KR102552195B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치(1)는 제1 층(14a) 및 제2 층(14b)이 교호식으로 적층되어 있는 초격자 의사 혼정 영역(14a, 14b)을 포함하는 p형 영역(14)을 포함한다. 제1 층은 산화갈륨계 반도체를 포함한다. 제2 층은 제1 층과는 상이한 재료로 구성되는 p형 반도체를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 명세서에 개시된 기술은 산화갈륨 반도체로 구성되는 반도체 장치에 관한 것이다.
산화갈륨계 반도체를 사용해서 제조되는 반도체 장치는, 고 내전압, 저 손실 및 고 내열성을 발휘할 것으로 기대된다. 특허문헌 1 내지 3은 산화갈륨계 반도체를 사용해서 제조되는 반도체 장치의 일례를 개시하고 있다.
JP 2018-170509 A JP 2019-36593 A JP 2019-192871 A
특허문헌 1 내지 3에 지적된 바와 같이, 고활성 p형 산화갈륨계 반도체를 형성하는 기술이 아직 확립되어 있지 않고, 우수한 전도성을 갖는 p형 영역을 구비한 반도체 장치가 제조되지 않는다. 본 명세서의 목적은, 산화갈륨계 반도체를 사용해서 제조되는 반도체 장치에서 우수한 전도성을 갖는 p형 영역을 구비한 반도체 장치를 제공하는 것이다.
본 실시예의 반도체 장치는 제1 층 및 제2 층이 교호식으로 적층되어 있는 초격자 의사 혼정(superlattice pseudo-mixed crystal)으로 구성되는 영역을 갖는 p형 영역을 포함한다. 제1 층은 산화갈륨계 반도체로 구성된다. 제2 층은 제1 층의 재료와는 상이한 재료로 구성되는 p형 반도체이다.
상기 반도체 장치에서는, p형 영역은 산화갈륨계 반도체와 p형 반도체가 교호식으로 적층되어 있는 초격자 의사 혼정으로 구성된다. 따라서, 산화갈륨계 반도체와 p형 반도체의 각각의 두께는 초격자 의사 혼정의 특성을 가질만큼 충분히 얇다. 따라서, 이들의 두께는 정공 캐리어가 터널 효과를 제공할 수 있게 할만큼 충분히 얇기 때문에, p형 영역 전체가 p형 전도성을 가질 수 있다. 전술한 바와 같이, 반도체 장치에는 우수한 전도성을 갖는 p형 영역이 제공된다.
본 개시내용의 상기 및 다른 목적, 특징 및 장점은 첨부 도면을 참고하여 이루어지는 다음의 상세한 설명으로부터 더 명확해질 것이다.
도 1은 제1 실시예의 반도체 장치의 주요부의 단면도를 개략적으로 도시한다.
도 2는 pn 접합 경계 근방의 전계 분포를 개략적으로 도시하는 도면이다.
도 3은 제2 실시예의 반도체 장치의 주요부 단면도를 개략적으로 도시하는 도면이다.
도 4는 제3 실시예의 반도체 장치의 주요부 단면도를 개략적으로 도시하는 도면이다.
도 5는 제4 실시예의 반도체 장치의 주요부 단면도를 개략적으로 도시하는 도면이다.
도 6은 제5 실시예의 반도체 장치의 주요부의 단면도를 개략적으로 도시하는 도면이다.
본 명세서에 개시되는 기술 요소를 이하에 열거한다. 이하의 기술 요소는 독립적으로 유용한 것이다.
본 명세서에 개시되는 반도체 장치는 제1 층과 제2 층이 교호식으로 적층되어 있는 초격자 의사 혼정으로 구성되는 영역을 갖는 p형 영역을 포함할 수 있다. 제1 층은 산화갈륨계 반도체로 구성된다. 산화갈륨계 반도체는 산화갈륨 및 일부 원자 사이트가 다른 원자로 치환된 산화갈륨을 포함한다. 제2 층은 제1 층의 재료와는 상이한 재료로 구성되는 p형 반도체이다. 제2 층의 결정 구조는 특별히 한정되지 않고, p형 전도성을 갖는 다양한 반도체가 제2 층에 사용될 수 있다. 예를 들어, 제2 층의 결정 구조는 N, Mg, Zn, Ni, Cu, Rh, Ir, Cr, Fe, Co, Li, Bi, In, Al, Ga, P, Mn, As, Sb, S, 및 Se의 군으로부터 선택되는 적어도 하나를 포함할 수 있다. 이들 원자를 포함하는 제2 층은 고활성 p형을 형성하는 기술이 확립되어 있는 결정 구조를 갖는다.
제2 층은 p형 산화물 반도체 또는 p형 비산화물 Ga계 반도체로 구성될 수 있다. 제2 층이 산화물 반도체로 구성되는 경우, 제2 층은 NiO, Cu2O, Rh2O3, Ir2O3, Cr2O3, ZnMgO, ZnO, ZnGa2O4, ZnRh2O4, Fe2O3, ZnCo2O4, Li2O, Bi2O3, In2O3, 및 Mn2O3의 군으로부터 선택되는 적어도 하나를 포함할 수 있다. 제2 층이 비산화물 Ga계 반도체로 구성되는 경우, 제2 층은 GaN, GaP, GaAs, GaSb, CuGaS2, and Ga2Se3의 군으로부터 선택되는 적어도 하나를 포함할 수 있다. 이 예시된 재료의 밴드갭 폭은 제1 층의 산화갈륨계 반도체의 밴드갭 폭보다 좁다. 통상, 밴드갭 폭이 좁으면, p형 전도성을 갖는 경향이 있다. 따라서, 예를 들어 이들 예시된 재료만을 사용하면, 우수한 p형 전도성을 갖는 영역을 형성할 수 있다. 여기서, 이들 예시된 재료만으로 형성되는 영역은 좁은 밴드갭 폭 및 낮은 절연 파괴 전계 강도를 갖는다. 본 실시예의 반도체 장치에서는, p형 영역은 제1 층과 제2 층의 초격자 의사 혼정으로 구성되는 영역을 포함한다. 따라서, p형 영역의 밴드갭 폭은 제1 층의 재료의 밴드갭 폭과 제2 층의 재료의 밴드갭 폭 사이의 밴드갭 폭에 의해 제공된다. 따라서, p형 영역은 p형 영역이 제2 층만(즉, 위에서 예시된 재료만)을 포함하는 경우에 비해 넓은 밴드갭 폭 및 높은 절연 파괴 전계 강도를 가질 수 있다.
반도체 장치는 p형 영역에 접촉하는 n형 영역을 더 포함할 수 있다. p형 영역은 높은 절연 파괴 전계 강도를 갖기 때문에, p형 영역과 n형 영역 사이의 pn 접합면에서의 파괴가 억제될 수 있다. 이러한 실시예의 반도체 장치는 고 내전압 특성을 가질 수 있다.
반도체 장치에서는, p형 영역의 단위 체적에 대한 제1 층의 비율인 의사 혼정비는, n형 영역으로부터의 거리가 증가함에 따라 단조롭게 감소할 수 있다. 예를 들어, 제1 층의 두께는, n형 영역으로부터의 거리가 증가함에 따라 감소할 수 있다. 대안적으로 또는 추가적으로, 제2 층의 두께는, n형 영역으로부터 이격됨에 따라 증가할 수 있다. p형 영역 내의 전계 분포에 따라 제1 층과 제2 층의 의사 혼정비가 조정되고, 이러한 실시예의 반도체 장치는 고 내전압 및 저 저항 양자 모두를 달성할 수 있다.
p형 영역과 n형 영역 사이의 pn 접합 경계에서는, p형 영역의 제1 층은 n형 영역에 접촉할 수 있다. p형 영역과 n형 영역 사이의 pn 접합 경계에서의 파괴가 억제된다. 이러한 실시예의 반도체 장치는 고 내전압 특성을 가질 수 있다.
실시예
이하, 일례로서 본 실시예에 개시되는 기술이 p형 애노드 영역에 적용되는 다이오드에 따라서, 본 실시예에 개시되는 기술에 대해서 설명한다. 그러나, 본 실시예에 개시되는 기술은, 반도체 장치의 종류에는 한정되지 않고, 각 반도체 장치에 포함되는 다양한 p형 영역에 적용될 수 있다. 일례로서, 본 명세서에 개시되는 기술은, MOSFET 및 IGBT의 p형 영역(예를 들어, 바디 영역 및 가드 링 영역)에 적용 가능하다.
(제1 실시예)
도 1에 도시되는 바와 같이, 다이오드(1)는, 반도체 기판(10), 반도체 기판(10)의 하면을 피복하도록 제공되는 캐소드 전극(22), 및 반도체 기판(10)의 상면의 일부를 피복하기 위한 애노드 전극(24)을 포함한다. 반도체 기판(10)은 n형 캐소드 영역(12) 및 p형 애노드 영역(14)을 갖는다. 다이오드(1)는, n형 캐소드 영역(12) 및 p형 애노드 영역(14)이 pn 접합면(13)을 형성하는 pn 접합 다이오드이며, 애노드 전극(24)으로부터 캐소드 전극(22)까지만 전류를 유동시키는 정류 기능을 갖는다. 캐소드 영역(12)은 n형 영역의 일례이며, 애노드 영역(14)은 p형 영역의 일례이다.
캐소드 영역(12)은, 반도체 기판(10)의 하면에서 노출되며, 캐소드 전극(22)에 옴 접촉(ohmic contact)하고 있다. 캐소드 영역(12)의 결정 구조는 산화갈륨(Ga2O3)으로 구성된다. 결정상은 특별히 한정되는 것은 아니지만, 예를 들어 α 상 또는 β 상일 수 있다. 또한, 갈륨 사이트 또는 산소 사이트가 다른 원자로 치환될 수 있다. 예를 들어, 캐소드 영역(12)의 결정 구조는 (InAlGa)2O3으로 구성될 수 있다.
애노드 영역(14)은, 캐소드 영역(12)의 표면 상에 제공되고, 반도체 기판(10)의 상면에서 노출되며, 애노드 전극(24)에 옴 접촉하고 있다. 애노드 영역(14)은 복수의 제1 층(14a)과 복수의 제2 층(14b)을 가지며, 제1 층(14a)과 제2 층(14b)은 교호식으로 적층된다. 제1 층(14a)과 제2 층(14b)은, 공지된 결정 성장 기술을 이용해서 애노드 영역(14)의 표면 상으로부터 교호식으로 성장하는 결정에 의해 형성된다. 공지된 결정 성장 기술로서는, 예를 들어 CVD법(미스트 CVD법을 포함함) 또는 MBE법이 사용될 수 있다.
제1 층(14a)은 산화갈륨계 반도체로 구성된다. 예를 들어, 제1 층(14a)의 결정 구조는 산화갈륨(Ga2O3)으로 구성된다. 결정상은 특별히 한정되는 것은 아니지만, 예를 들어 α 상 또는 β 상일 수 있다. 또한, 갈륨 사이트 또는 산소 사이트가 다른 원자로 치환될 수 있다. 예를 들어, 제1 층(14a)의 결정 구조는 (InAlGa)2O3으로 구성될 수 있다.
제1 층(14a)은 비도핑형(undoped) 또는 p형이다. 제1 층(14a)이 p형인 경우, 제1 층(14a)에 도입되는 도펀트는 N, Mg, Zn, Ni, Cu, Rh, Ir, Cr, Fe, Co, Li, Bi, H, Be, Na, P, S, K, Ca, Mn, As, Se, Rb, Sr, Ru, Pd, Ag, Cd, Sb, Te, Cs, Ba, Pt, Au, Hg, TI, Pb, Po, Fr, 및 Ra를 포함하는 군으로부터 선택되는 적어도 하나를 포함한다. 도펀트는 결정 성장 동안 도입될 수 있거나 또는 이온 주입 기술을 사용하여 결정 성장 후에 도입될 수 있다. 고활성 p형 산화갈륨을 형성하는 기술은 아직 확립되어 있지 않다. 따라서, 제1 층(14a)에 포함되는 도펀트의 활성화율은 낮다.
제2 층(14b)의 결정 구조는 N, Mg, Zn, Ni, Cu, Rh, Ir, Cr, Fe, Co, Li, Bi, In, Al, Ga, P, Mn, As, Sb, S, 및 Se의 군으로부터 선택되는 적어도 하나를 포함하는 금속 산화물 반도체 또는 비산화물 Ga계 반도체이다. 제2 층(14b)의 재료로서, 고활성 p형을 형성하는 기술이 확립되어 있는 금속 산화물 반도체 또는 비산화물 Ga계 반도체가 채용된다. 따라서, 제2 층(14b)은 고활성 p형이다. 도펀트는 결정 성장 동안 도입될 수 있거나 또는 이온 주입 기술을 사용하여 결정 성장 후에 도입될 수 있다.
제2 층(14b)가 금속 산화물 반도체로 구성되는 경우, 제2 층(14b)은 NiO, Cu2O, Rh2O3, Ir2O3, Cr2O3, ZnMgO, ZnO, ZnGa2O4, ZnRh2O4, Fe2O3, ZnCo2O4, Li2O, Bi2O3, In2O3, 및 Mn2O3의 군으로부터 선택되는 적어도 하나를 포함할 수 있다. 제2 층(14b)이 비산화물 Ga계 반도체인 경우, 제2 층(14b)은 GaN, GaP, GaAs, GaSb, CuGaS2, 및 Ga2Se3의 군으로부터 선택되는 적어도 하나를 포함할 수 있다.
제1 층(14a)과 제2 층(14b)의 각각의 두께(즉, 적층 방향의 두께이며, 지면의 수직 방향의 두께)는 극도로 얇게 형성된다. 따라서, 제1 층(14a)과 제2 층(14b)을 교호식으로 적층함으로써 형성되는 애노드 영역(14)은 초격자 의사 혼정의 특성을 갖는다. 제1 층(14a)과 제2 층(14b)의 각각의 두께는, 초격자 의사 혼정으로서의 특성이 얻어질 수 있는 한 특별히 한정되는 것은 아니고, 예를 들어 5 nm 이하, 4 nm 이하, 3 nm 이하, 또는 2 nm 이하이다.
본 실시예에서 언급되는 초격자 의사 혼정이란, 상이한 재료로 구성되는 제1 층(14a)과 제2 층(14b)을 포함하는 애노드 영역(14)의 밴드갭이 하나의 등가 밴드갭으로서 인정되는 상태를 의미한다. 구체적으로는, 광발광법을 사용해서 애노드 영역(14)을 측정할 때, 결정 결함 및 불순물의 영향을 제외하고 관찰되는 광의 피크가 1개일 때에, 애노드 영역(14)이 초격자 의사 혼정의 상태로서 평가된다.
전술한 바와 같이, 다이오드(1)에서는, 애노드 영역(14)을 구성하는 제1 층(14a)과 제2 층(14b)의 각각의 두께는 초격자 의사 혼정의 특성을 갖는 정도로 얇게 형성된다. 따라서, 이들 두께는 정공 캐리어가 터널링될 수 있을 정도로 얇기 때문에, 애노드 영역(14) 전체는 p형 전도를 가질 수 있다. 전술한 바와 같이, 애노드 영역(14)을 구성하는 제1 층(14a)의 재료가 산화갈륨(Ga2O3)이지만, 재료는 실질적으로 p형 전도를 가질 수 있다. 다이오드(1)는 우수한 p형 전도를 갖는 애노드 영역(14)을 갖기 때문에, 이는 저 저항에서 동작할 수 있다.
또한, 애노드 영역(14)은 초격자 의사 혼정의 특성을 갖기 때문에, 이는 이하의 특성을 가질 수 있다. 초격자 의사 혼정의 애노드 영역(14)의 밴드갭 폭은, 제1 층(14a)의 밴드갭 폭과 제2 층(14b)의 밴드갭 폭의 사이의 레벨이다. 예를 들어, 제1 층(14a)이 β-산화갈륨(β-Ga2O3)로 구성되는 경우, 그 밴드갭 폭은 4.5 eV 내지 4.9 eV이다. 제2 층(14b)의 밴드갭 폭은 사용되는 금속 산화물 반도체에 따라 다르지만, 제1 층(14a)의 밴드갭 폭보다 좁다. 예를 들어, 제2 층(14b)이 산화니켈(NiO)로 구성되는 경우, 그 밴드갭 폭은 4eV보다 좁다. 제1 층(14a)이 β-산화갈륨(β-Ga2O3)이며 제2 층(14b)이 산화니켈(NiO)인 경우, 초격자 의사 혼정의 애노드 영역(14)의 밴드갭 폭은 4 eV 이상이 된다.
전술한 바와 같이, 애노드 영역(14)은 제1 층(14a)과 제2 층(14b)의 초격자 의사 혼정으로 구성되기 때문에, 애노드 영역(14)이 제2 층(14b)만으로 구성되는(즉, 산화니켈(NiO)만으로 구성되는) 구성의 경우에 비하여 밴드갭 폭이 넓어지고 절연 파괴 전계 강도가 높아진다. 결과적으로, 다이오드(1)는 고 내전압 특성을 가질 수 있다.
도 2는 본 실시예 및 비교예 1 및 2에 따른 다이오드(1)의 pn 접합면 근방의 전계 분포를 개략적으로 도시한다. pn 접합의 상측은 애노드 영역(14)의 범위에 대응하며, pn 접합의 하측은 캐소드 영역(12)의 범위에 대응한다. 비교예 1은, 애노드 영역(14) 전체가 제1 층(14a)의 재료만으로 구성되는 예(즉, 애노드 영역(14) 전체가 β-산화갈륨(β-Ga2O3)만으로 구성되는 예)이다. 비교예 2는, 애노드 영역(14) 전체가 제2 층(14b)의 재료만으로 구성되는 예(즉, 애노드 영역(14) 전체가 산화니켈(NiO)만으로 구성되는 예)이다. 비교예 1에 대해서는, 고활성 p형 산화갈륨을 형성하는 기술은 아직 확립되지 않았기 때문에, 현재 이러한 다이오드를 실현할 수는 없다.
Eref1, Eref2, 및 E실시예는 각각 비교예 1, 비교예 2, 및 본 실시예의 절연 파괴 강도를 나타낸다. 비교예 1에서는, 애노드 영역(14)에 사용되는 재료가 넓은 밴드갭 폭이을 갖는 β-산화갈륨(β-Ga2O3)이기 때문에, 절연 파괴 강도(Eref1)가 높다. 비교예 2에서는, 애노드 영역(14)에 사용되는 재료가 좁은 밴드갭 폭을 갖는 산화니켈(NiO)이기 때문에, 절연 파괴 강도(Eref2)가 낮다. 본 실시예에서는, 애노드 영역(14)에 사용되는 재료가 β-산화갈륨(β-Ga2O3)과 산화니켈(NiO)의 초격자 의사 혼정이기 때문에, 절연 파괴 강도(E실시예)는 Eref1과 Eref2 사이에 있다.
이러한 종류의 다이오드에서는, pn 접합면에서 전계 강도가 피크가 된다. 따라서, pn 접합면의 전계가 절연 파괴 강도를 초과할 때에 파괴가 발생한다. 비교예 1은 가장 높은 절연 파괴 강도(Eref1)를 갖기 때문에, 애노드와 캐소드 사이에서 유지될 수 있는 전압(전계 분포의 애노드와 캐소드 사이의 적분값이며, 전계 분포의 삼각형의 면적에 대응함)이 크다. 그러나, 비교예 1은 현시점에서는 제조될 수 없는 다이오드이다. 비교예 2는 가장 낮은 절연 파괴 강도(Eref2)를 갖고 있으므로, 유지될 수 있는 전압이 작다. 따라서, 비교예 2는 고 내전압 특성을 가질 수 없다. 본 실시예는 비교예 2보다 높은 절연 파괴 강도(E실시예)를 갖는다. 따라서, 본 실시예는 비교예 2보다 높은 내전압 특성을 가질 수 있다.
전술한 바와 같이, 다이오드(1)의 애노드 영역(14)은, 넓은 밴드갭을 갖는 제1 층(14a)과 우수한 p형 전도를 갖는 제2 층(14b)을 교호식으로 적층함으로써 형성되는 초격자 의사 혼정으로 구성된다. 따라서, 애노드 영역(14)의 재료 특성은 등가적으로 넓은 밴드갭 및 양호한 p형 전도를 가질 수 있다. 다이오드(1)에서는, 애노드 영역(14)을 초격자 의사 혼정으로서 구성함으로써, 고 내전압 및 저 저항 양자 모두를 달성할 수 있다.
또한, 본 실시예의 다이오드(1)에서는, 애노드 영역(14) 중 제1 층(14a)은 pn 접합면에 위치하고 있으며, n형 캐소드 영역(12)에 접촉하고 있다. 넓은 밴드갭 폭을 갖는 β-산화갈륨(β-Ga2O3)으로 구성되는 제1 층(14a)은 전계가 가장 높은 pn 접합면에 접촉하도록 위치되기 때문에, pn 접합면에서의 파괴가 억제된다. 따라서, 다이오드(1)는 고 내전압 특성을 가질 수 있다.
또한, 본 실시예의 다이오드(1)는 애노드 영역(14)의 결정성이 양호한 특징을 갖는다. 예를 들어, 전술한 비교예 2에서와 같이, 애노드 영역(14) 전체가 산화니켈(NiO)만으로 구성되는 경우, 애노드 영역(14)은 양호한 p형 전도를 가질 수 있다. 그러나, 이러한 비교예 2에서는, 산화니켈(NiO)의 애노드 영역(14)은 하부 β-산화갈륨(β-Ga2O3)의 캐소드 영역(12)과는 상이한 재료이다. 따라서, 비교예 2에서는, 캐소드 영역(12) 상에 형성되는 애노드 영역(14)의 결정성은 양호하지 않고, 전기적 특성이 악화될 수 있다. 한편, 본 실시예의 다이오드(1)에서는, 애노드 영역(14)이 β-산화갈륨(β-Ga2O3)과 산화니켈(NiO)의 초격자 의사 혼정이기 때문에, 애노드 영역(14)의 결정 구조는 캐소드 영역(12)의 결정 구조에 가깝다. 결과적으로, 본 실시예의 다이오드(1)에서는, 캐소드 영역(12) 상에 형성되는 애노드 영역(14)의 결정성은 양호하고, 전기적 특성이 양호하다.
제2 실시예
도 3에 나타내는 다이오드(2)에서는, 제1 층(14a)의 두께는 캐소드 영역(12)으로부터의 거리가 증가함에 따라서 감소하도록 구성된다. 복수의 제2 층(14b)의 각각의 두께는 동일하다. 따라서, 다이오드(2)는, 애노드 영역(14)의 단위 체적에 대한 제1 층(14a)의 비율인 의사 혼정비가 캐소드 영역(12)으로부터의 거리가 증가함에 따라 단조롭게 감소하도록 구성된다. 또한, 이 예에서도, 애노드 영역(14)이 초격자 의사 혼정의 특성을 갖도록, 제1 층(14a)과 제2 층(14b)의 각각의 두께가 얇게 형성된다.
도 2를 참조하여 설명한 바와 같이, 이러한 종류의 다이오드에서는, 캐소드 영역(12)과 애노드 영역(14) 사이의 pn 접합면에서 전계 강도가 피크가 되고, 애노드 영역(14) 내의 전계 분포는 pn 접합면으로부터의 거리가 증가함에 따라서 감소한다. 도 3에 나타내는 다이오드(2)에서는, 이러한 전계 분포에 대응하여 전계 강도가 높은 캐소드 영역(12)에 가까운 측에서 제1 층(14a)의 두께가 크게 형성되며, 전계 강도가 낮은 캐소드 영역(12)으로부터 먼 측에서 제1 층(14a)의 두께가 작아지게 형성된다. 캐소드 영역(12)에 가까운 측에서 제1 층(14a)의 의사 혼정비가 크게 조정되기 때문에, 다이오드(2)는 고 내전압 특성을 가질 수 있다. 또한, 캐소드 영역(12)으로부터 먼 측에서 제1 층(14a)의 의사 혼정비가 작기 때문에, 즉 제2 층(14b)의 의사 혼정비가 크게 조정되기 때문에, 다이오드(2)는 저 저항 특성을 가질 수 있다. 이와 같이, 다이오드(2)는 고 내전압과 저 저항 사이의 트레이드오프 관계를 개선할 수 있다.
도 3에 나타내는 다이오드(2)는, 제1 층(14a)의 의사 혼정비가 캐소드 영역(12)으로부터의 거리가 증가함에 따라 단조롭게 감소하고, 제1 층(14a)의 두께는 캐소드 영역(12)으로부터의 거리가 증가함에 따라 감소하도록 구성된다. 이 예 대신에, 복수의 제1 층(14a)의 각각의 두께를 동일하게 할 수 있지만, 제2 층(14b)의 두께는 캐소드 영역(12)으로부터의 거리가 증가함에 따라 증가할 수 있다. 대안적으로, 제1 층(14a)의 두께는 캐소드 영역(12)으로부터의 거리가 증가함에 따라 감소할 수 있고, 제2 층(14b)의 두께는 캐소드 영역(12)으로부터의 거리가 증가함에 따라 증가할 수 있다. 제1 층(14a)의 의사 혼정비가 캐소드 영역(12)으로부터의 거리가 증가함에 따라 단조롭게 감소하는 한, 제1 층(14a)과 제2 층(14b)의 각각의 두께는 적절하게 조정될 수 있다.
제3 실시예
도 4에 나타내는 다이오드(3)는, 애노드 영역(14)이 p형 캡층(14c)을 더 포함하는 것을 특징으로 한다. 캡층(14c)은, 애노드 영역(14)의 최상면에 제공되고, 반도체 기판(10)의 상면에서 노출되며, 애노드 전극(24)에 옴 접촉하고 있다. 캡층(14c)은 제2 층(14b)과 동일한 재료(예를 들어, 산화니켈(NiO))로 구성된다. 따라서, 캡층(14c)은 고활성 p형이다. 캡층(14c)의 두께는 비교적으로 크고, 제1 층(14a) 및 제2 층(14b)과 함께 초격자 의사 혼정을 형성하지 않는다. 캡층(14c)은, 캐소드 영역(12)으로부터 충분히 이격되고 있고, 전계가 작은 영역에 대응해서 배치된다. 이러한 캡층(14c)이 제공되어 있는 다이오드(3)는 저 저항 특성을 가질 수 있다.
제4 실시예
도 5에 나타내는 다이오드(4)는, 애노드 영역(14)이 비도핑형 또는 p형 스페이서층(14d)을 더 포함하는 것을 특징으로 한다. 스페이서층(14d)은 캐소드 영역(12)과 애노드 영역(14) 사이에 제공된다. 스페이서층(14d)은, 애노드 영역(14)의 최하면에 제공되어 있고, 캐소드 영역(12)에 접촉하고 있다. 스페이서층(14d)은, 제1 층(14a)과 동일한 재료(예를 들어, β-산화갈륨(β-Ga2O3))로 구성된다. 스페이서층(14d)의 두께는 비교적으로 크고, 제1 층(14a) 및 제2 층(14b)과 함께 초격자 의사 혼정을 형성하지 않는다. 본 명세서에 개시되는 기술에서는, 애노드 영역(14)에 초격자 의사 혼정의 영역이 형성되므로, 상이한 종류의 재료가 접합되는 헤테로 접합면이 형성된다. 다이오드(4)에서는, 스페이서층(14d)이 제공되기 때문에, 헤테로 접합면은 캐소드 영역(12)과 애노드 영역(14)의 pn 접합면(13)으로부터 이격된 위치에 위치된다. 전계 강도가 최대화되는 pn 접합면으로부터 이격된 위치에 많은 계면 상태를 갖는 헤테로 접합면이 형성되기 때문에, 전기적 특성의 악화가 억제될 수 있다.
제5 실시예
도 6에 나타내는 다이오드(5)는, 캐소드 영역(12)이 저농도층(12a)을 더 포함하는 것을 특징으로 한다. 저농도층(12a)은, 캐소드 영역(12)의 최상면에 제공되어 있고 애노드 영역(14)에 접촉하고 있다. 저농도층(12a)은, 다른 캐소드 영역(12)과 동일한 재료로 구성되며, 다른 캐소드 영역(12)보다 낮은 캐리어 농도를 갖는다. 이 다이오드(5)에서는, 캐소드 영역(12)과 애노드 영역(14) 사이의 pn 접합면(13)이 헤테로 접합면이기도 하다. 그러나, 저농도층(12a)이 제공되기 때문에, 계면 상태를 통한 누설 전류가 억제된다.
이상 본 명세서에 개시되는 기술의 구체예를 상세하게 설명했지만, 이것들은 예시에 지나지 않고 청구항 범위를 한정하는 것은 아니다. 청구항에 기재된 기술은 위에서 예시된 구체예의 다양한 변형 및 변경을 포함한다. 본 명세서 또는 도면에 설명된 기술 요소는, 단독으로 또는 다양한 조합으로 기술적 유용성을 발휘하는 것이며, 출원 시의 청구항에 기재된 조합으로 한정되는 것은 아니다. 본 명세서 또는 도면에 예시된 기술은, 복수의 목적을 동시에 달성할 수 있으며, 목적 중 하나를 달성하는 것 자체가 기술적 유용성을 갖는 것이다.
본 개시내용을 그 실시예를 참고하여 설명하였지만, 개시내용은 그 실시예 및 구성으로 한정되는 것은 아니라는 것을 이해해야 한다. 본 개시내용은 다양한 변형 및 동등한 배치를 커버하도록 의도된다. 또한, 다양한 조합 및 구성이 있지만, 더 많거나, 더 적거나 또는 오직 하나의 요소를 포함하는 다른 조합 및 구성 또한 본 개시내용의 사상 및 범위 내에 있다.

Claims (12)

  1. 반도체 장치(1, 2, 3, 4, 5)이며,
    제1 층(14a)과 제2 층(14b)이 교호식으로 적층되어 있는 초격자 의사 혼정 영역(14a, 14b)을 포함하는 p형 영역(14)을 포함하고,
    제1 층은 산화갈륨계 반도체를 포함하며;
    제2 층은 제1 층과는 상이한 재료로 구성되는 p형 반도체를 포함하고,
    초격자 의사 혼정 영역은 상이한 재료로 구성되는 제1 층과 제2 층을 포함하는 초격자 의사 혼정 영역의 밴드갭이 하나의 등가 밴드갭으로서 인정되는 상태를 나타내는 반도체 장치.
  2. 제1항에 있어서,
    제2 층의 결정 구조는 N, Mg, Zn, Ni, Cu, Rh, Ir, Cr, Fe, Co, Li, Bi, In, Al, Ga, P, Mn, As, Sb, S, 및 Se의 군으로부터 선택되는 적어도 하나를 포함하는 반도체 장치.
  3. 제2항에 있어서,
    제2 층은 p형 산화물 반도체 또는 p형 비산화물 Ga계 반도체로 구성되는 반도체 장치.
  4. 제3항에 있어서,
    제2 층이 산화물 반도체로 구성되는 경우, 제2 층은 NiO, Cu2O, Rh2O3, Ir2O3, Cr2O3, ZnMgO, ZnO, ZnGa2O4, ZnRh2O4, Fe2O3, ZnCo2O4, Li2O, Bi2O3, In2O3, 및 Mn2O3의 군으로부터 선택되는 적어도 하나를 포함하며;
    제2 층이 비산화물 Ga계 반도체로 구성되는 경우, 제2 층은 GaN, GaP, GaAs, GaSb, CuGaS2, 및 Ga2Se3의 군으로부터 선택되는 적어도 하나를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    p형 영역에 접촉하는 n형 영역(12)을 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    p형 영역의 단위 체적에 대한 제1 층의 비인 의사 혼정비가, n형 영역으로부터의 거리가 증가함에 따라 단조롭게 감소하는 반도체 장치.
  7. 제6항에 있어서,
    제1 층의 두께가, n형 영역으로부터의 거리가 증가함에 따라 감소하는 반도체 장치.
  8. 제6항에 있어서,
    제2 층의 두께가, n형 영역으로부터의 거리가 증가함에 따라 증가하는 반도체 장치.
  9. 제5항에 있어서,
    p형 영역의 제1 층은 p형 영역과 n형 영역 사이의 pn 접합 경계(13)에서 n형 영역에 접촉하는 반도체 장치.
  10. 제1항에 있어서,
    제1 층 및 제2 층의 각각의 두께가 5 nm 이하인 반도체 장치.
  11. 제10항에 있어서,
    제1 층 및 제2 층의 각각의 두께가 2 nm 이하인 반도체 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    제1 층은 β-Ga2O3으로 구성되는 반도체 장치.
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