KR102329576B1 - ｐ형 산화물 반도체 및 그 제조 방법 - Google Patents

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켄타로 카네코
마사야 오다
토시미 히토라
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가부시키가이샤 플로스피아
고쿠리츠 다이가쿠 호진 교토 다이가쿠
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Abstract

넓은 밴드 갭과 양호한 도전성을 갖는 신규하고 또한 유용한 p형 산화물 반도체와 그 제조 방법을 제공한다. 이리듐 및 원한다면 다른 금속을 포함하는 원료 용액을 안개화하여 미스트를 생성하고, 캐리어 가스를 이용하여, 기체의 표면 근방까지 상기 미스트를 반송한 후, 상기 미스트를 상기 기체 표면 근방에서 열 반응시킴으로써, 상기 기체 상에 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 형성하여, p형 산화물 반도체를 제조한다.

Description

ｐ형 산화물 반도체 및 그 제조 방법
본 발명은, p형 산화물 반도체 및 그 제조 방법 그리고 상기 p형 산화물 반도체를 이용한 반도체 장치 및 시스템에 관한 것이다.
고 내압, 저 손실 및 고 내열을 실현할 수 있는 차세대의 스위칭 소자로서, 밴드 갭이 큰 산화 갈륨(Ga2O3)을 이용한 반도체 장치가 주목받고 있으며, 인버터 등의 전력용 반도체 장치로의 적용이 기대되고 있다. 게다가, 넓은 밴드 갭으로부터 LED나 센서 등의 수발광(受發光) 장치로서의 응용도 기대되고 있다. 당해 산화 갈륨은 비특허문헌 1에 따르면, 인듐이나 알루미늄을 각각 또는 조합시켜 혼정(混晶)함으로써 밴드 갭 제어하는 것이 가능하며, InAlGaO계 반도체로서 매우 매력적인 재료 계통을 구성하고 있다. 여기서 InAlGaO계 반도체란 InXAlYGaZO3(0≤Ｘ≤2, 0≤Ｙ≤2, 0≤Ｚ≤2, X+Y+Z=1.5~2.5)를 나타내며, 산화 갈륨을 내포하는 동일 재료 계통으로서 부감할 수 있다.
그리고, 근년에 있어서는, 산화 갈륨계의 p형 반도체가 검토되고 있으며, 예를 들어 특허문헌 1에는, β-Ga2O3계 결정을, MgO(p형 도판트원)를 이용하여 FZ법에 의해 형성하거나 하면, p형 도전성을 나타내는 기판이 얻어지는 경우가 기재되어 있다. 또한, 특허문헌 2에는, MBE법에 의해 형성한 α-(AlXGa1-X)2O3 단결정막에 p형 도판트를 이온 주입하고 p형 반도체를 형성하는 것이 기재되어 있다. 그러나, 이러한 방법에서는, p형 반도체의 제작은 실현 곤란하며(비특허문헌 2), 실제로 이들 방법으로 p형 반도체의 제작에 성공했다는 보고는 이루어지지 않았다. 따라서, 실현 가능한 p형 산화물 반도체 및 그 제조 방법이 고대되고 있었다.
또한, 비특허문헌 3이나 비특허문헌 4에 기재되어 있듯이, 예를 들어 Rh2O3나 ZnRh2O4 등을 p형 반도체에 이용하는 것도 검토되고 있지만, Rh2O3는 성막시에 특히 원료 농도가 옅어져 버려, 성막에 영향주는 문제가 있으며, 유기 용매를 이용하여도 Rh2O3 단결정이 제작 곤란하였다. 또한, 홀 효과 측정을 실시하더라도 p형으로는 판정되지 않아, 측정 자체도 할 수 없는 문제도 있으며, 또한 측정치에 대해서도, 예를 들어 홀 계수가 측정 한계(0.2cm3/C) 이하 밖에 없어, 사용할 수 있는 것으로는 도저히 되지 않았다. 또한, ZnRh2O4는 이동도가 낮고, 밴드 갭도 좁기 때문에, LED나 파워 디바이스에 이용할 수 없는 문제가 있으며, 이들은 반드시 만족스러운 것은 아니었다.
와이드 밴드 갭 반도체로서, Rh2O3나 ZnRh2O4 등 외에도, p형의 산화물 반도체가 다수 검토되고 있다. 특허문헌 3에는, 델라포사이트나 옥시칼코게나이드 등을 p형 반도체로서 이용하는 것이 기재되어 있다. 그러나, 이들 반도체는, 이동도가 1cm2/V·s 정도이거나 또는 그 이하이며, 전기 특성이 불량하고, α-Ga2O3 등의 n형 차세대 산화물 반도체와의 pn 접합이 잘 될 수 없는 문제도 있었다.
또, 종래부터 Ir2O3이 알려져 있다. 예를 들어, 특허문헌 4에는 이리듐 촉매로서 Ir2O3를 사용하는 것이 기재되어 있다. 또한, 특허문헌 5에는 Ir2O3를 유전체에 사용하는 것이 기재되어 있다. 또한, 특허문헌 6에는 전극에 Ir2O3를 사용하는 것이 기재되어 있다. 그러나, Ir2O3를 p형 반도체에 사용하는 것은 알려지지 않았다.
특허문헌 1: 일본공개특허공보 2005-340308호 특허문헌 2: 일본공개특허공보 2013-58637호 특허문헌 3: 일본공개특허공보 2016-25256호 특허문헌 4: 일본공개특허공보 평9-25255호 특허문헌 5: 일본공개특허공보 평8-227793호 특허문헌 6: 일본공개특허공보 평11-21687호
비특허문헌 1: 카네코 켄타로우, 「코런덤 구조 산화 갈륨계 혼정 박막의 성장과 물성」, 교토대학 박사 논문, 평성 25년 3월 비특허문헌 2: 타케모토 타츠야, EE Times Japan "파워 반도체 산화 갈륨" 열전도율, P형???? 과제를 극복하고 실용화로, [online], 2014년 2월 27일, 아이티미디어주식회사, [평성 28년 6월 21일 검색], 인터넷 〈URL: http://eetimes.jp/ee/articles/1402/27/news028_2.html〉 비특허문헌 3: F.P.KOFFYBERG et al., "optical bandgaps and electron affinities of semiconducting Rh2O3(I) and Rh2O3(Ⅲ)", J. Phys. Chem. Solids Vol.53, No.10, pp.1285-1288, 1992 비특허문헌 4: 호소노 히데오, "산화물 반도체의 기능 개척", 물성 연구·전자판 Vol.3, No.1, 031211(2013년 11월·2014년 2월 합병호)
본 발명은, 넓은 밴드 갭과 양호한 도전성을 갖는 신규하고 또한 유용한 p형 산화물 반도체와 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은, 상기 목적을 달성하기 위해 예의 검토한 결과, 이리듐을 포함하는 원료 용액을 안개화하여 미스트를 생성하는 안개화 공정과, 캐리어 가스를 이용하여, 기체(base)의 표면 근방까지 상기 미스트를 반송하는 반송 공정과, 상기 미스트를 상기 기체 표면 근방에서 열 반응시킴으로써, 상기 기체 상에 이리듐 산화물의 결정을 제막하면, 2.4eV 이상의 넓은 밴드 갭과 이동도 2cm2/Vs 이상의 양호한 도전성을 갖는 p형 산화물 반도체를 형성할 수 있는 것을 알아내고, 이렇게 하여 얻어진 p형 산화물 반도체는, 밴드 갭이 큰 산화 갈륨(Ga2O3) 등의 와이드 밴드 갭 반도체를 이용한 반도체 장치에 p형 반도체로서 유용한 것 등을 알아내어, 상기 p형 산화물 반도체 및 그 제조 방법이, 상기한 종래의 과제를 일거에 해결할 수 있는 것을 알아내었다.
또한, 본 발명자들은, 상기 지견을 얻은 후, 더욱 검토를 거듭하여, 본 발명을 완성시켰다. 즉, 본 발명은 이하의 발명에 관한 것이다.
[1] 금속 산화물의 결정 또는 혼정을 형성하여 결정성 산화물 반도체를 주성분으로 하는 p형 산화물 반도체를 제조하는 방법으로서, 이리듐 및 원한다면 다른 금속을 포함하는 원료 용액을 안개화하여 미스트를 생성하고, 캐리어 가스를 이용하여, 기체의 표면 근방까지 상기 미스트를 반송한 후, 상기 미스트를 상기 기체 표면 근방에서 열 반응시킴으로써, 상기 기체 상에 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 형성하는 것을 특징으로 하는 p형 산화물 반도체의 제조방법.
[2] 상기 원료 용액이 이리듐 및 다른 금속을 포함하되, 상기 다른 금속이, 주기율표의 제2족 금속, 이리듐 이외의 제9족 금속 또는 제13족 금속인 상기 [1] 기재의 제조 방법.
[3] 상기의 열 반응을, 대기압 하에서 행하는 상기 [1] 또는 [2]에 기재된 제조 방법.
[4] 상기 기체가 코런덤 구조를 갖는 기판인 상기 [1]~[3] 중 어느 하나에 기재된 제조 방법.
[5] 결정성 산화물 반도체를 주성분으로 하는 p형 산화물 반도체로서, 상기 결정성 산화물 반도체가, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 포함하는 것을 특징으로 하는 p형 산화물 반도체.
[6] 상기 금속 산화물이 Ir2O3인 상기 [5] 기재의 p형 산화물 반도체.
[7] 상기 결정성 산화물 반도체가, 이리듐과, 주기율표의 제2족 금속, 이리듐 이외의 제9족 금속 또는 제13족 금속을 함유하는 혼정인 상기 [5] 또는 [6]에 기재된 p형 산화물 반도체.
[8] 상기 결정성 산화물 반도체가, 코런덤 구조 또는 β갈리아 구조를 갖는 상기 [5]~[7] 중 어느 하나에 기재된 p형 산화물 반도체.
[9] 결정성 산화물 반도체를 주성분으로 하는 p형 산화물 반도체로서, 밴드 갭이 2.4eV 이상인 것을 특징으로 하는 p형 산화물 반도체.
[10] 반도체층 및 전극을 적어도 구비하는 반도체 장치로서, 상기 반도체층이, 상기 [5]~[9] 중 어느 하나에 기재된 p형 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 장치.
[11] n형 반도체층을 더 구비하고 있으며, 해당 n형 반도체층은 산화물 반도체를 주성분으로 하는 상기 [10] 기재의 반도체 장치.
[12] 상기 n형 반도체층이, 주기율표의 제2족 금속, 제9족 금속 또는 제13족 금속을 포함하는 산화물 반도체를 주성분으로 하는 상기 [11] 기재의 반도체 장치.
[13] 상기 n형 반도체층의 주성분인 산화물 반도체와, 상기 p형 산화물 반도체와의 격자 정수차가 1.0% 이하인 상기 [11] 또는 [12]에 기재된 반도체 장치.
[14] 상기 n형 반도체층이, Ga를 포함하는 결정성 산화물 반도체를 주성분으로 하는 상기 [11]~[13] 중 어느 하나에 기재된 반도체 장치.
[15] 헤테로 접합형 바이폴라 트랜지스터(HBT)인 상기 [10]~[14] 중 어느 하나에 기재된 반도체 장치.
[16] 적어도 p형 반도체층과 n형 반도체층을 적층하는 공정을 포함하는 상기 [11]~[15] 중 어느 하나에 기재된 반도체 장치의 제조 방법으로서, 상기 p형 반도체층이, 상기 [5]~[9] 중 어느 하나에 기재된 p형 산화물 반도체를 주성분으로 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
[17] 상기 n형 반도체층이, 상기 p형 산화물 반도체와의 격자 정수차가 1.0% 이내인 산화물 반도체를 주성분으로 포함하는 상기 [16] 기재의 제조 방법.
[18] 상기 n형 반도체층이, Ga를 포함하는 결정성 산화물 반도체를 주성분으로 하는 상기 [16] 또는 [17]에 기재된 제조 방법.
[19] 반도체 장치를 구비하는 반도체 시스템으로서, 상기 반도체 장치가 상기 [10]~[15] 중 어느 하나에 기재된 반도체 장치인 반도체 시스템.
[20] 금속 산화물의 결정 또는 혼정을 형성함으로써 산화물 반도체를 제조하는 방법으로서, 상기 금속 산화물의 결정 또는 혼정의 형성을, 이리듐 및 원한다면 기타 금속을 포함하는 원료를 이용하여, 코런덤 구조를 갖는 기체 상에, 직접 또는 다른 층을 통해서, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 결정 성장시킴으로써 행하는 것을 특징으로 하는 산화물 반도체의 제조 방법.
[21] 상기 원료가, 할로겐화 이리듐을 포함하는 상기 [20] 기재의 제조 방법.
본 발명의 p형 산화물 반도체는, 넓은 밴드 갭과 양호한 도전성을 갖고 있으며, p형 반도체로서의 반도체 특성이 우수하다. 또한, 본 발명의 제조 방법은, 이러한 p형 산화물 반도체를 공업적으로 유리하게 제조할 수 있는 것이다.
[도 1] 실시예에 있어서 이용되는 제막 장치(미스트 CVD 장치)의 개략 구성도이다.
[도 2] 실시예의 있어서의 XRD 측정 결과를 나타내는 도면이다. 가로축이 회절 각(deg.), 세로축이 회절 강도(arb.unit)를 나타낸다.
[도 3] 쇼트키 배리어 다이오드(SBD)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 4] 고 전자 이동도 트랜지스터(HEMT)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 5] 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 6] 접합 전계 효과 트랜지스터(JFET)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 7] 절연 게이트형 바이폴라 트랜지스터(IGBT)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 8] 발광 소자(LED)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 9] 발광 소자(LED)의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 10] 전원 시스템의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 11] 시스템 장치의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 12] 전원 장치의 전원 회로도의 호적한 일 예를 모식적으로 나타내는 도면이다.
[도 13] 헤테로 접합형 바이폴라 트랜지스터(HBT)의 호적한 일례를 모식적으로 나타내는 도면이다.
[도 14] 실시예에 있어서의 TEM 측정결과(전자선 회절상)를 나타내는 도면이다.
[도 15] 실시예에 있어서의 XRD 측정결과를 나타내는 도면이다. 가로축이 회절 각(deg.), 세로축이 회절 강도(arb.unit)를 나타낸다.
이하, 본 발명의 호적한 실시 형태에 대해서 설명한다.
본 발명의 p형 산화물 반도체는, 결정성 산화물 반도체를 주성분으로 하는 p형 산화물 반도체로서, 상기 결정성 산화물 반도체가, 이리듐(Ir)을 함유하는 금속 산화물의 결정 또는 혼정을 포함하는 것을 특징으로 한다. 「주성분」이란, 상기 결정성 산화물 반도체가, 원자비로, p형 산화물 반도체의 전체 성분에 대해, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%이어도 되는 것을 의미한다. 상기 결정성 산화물 반도체는, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 포함하고만 있으면 그것으로 된다. 「이리듐을 함유하는 금속 산화물」은, 이리듐 원소와 산소를 포함하는 것을 말하지만, 본 발명에 있어서는, Ir2O3인 것이 바람직하고, α-Ir2O3인 것이 보다 바람직하다. 또, 상기 결정성 산화물 반도체가 혼정인 경우에는, 이리듐과, 주기율표의 제2족 금속, 이리듐 이외의 제9족 금속 또는 제13족 금속을 함유하는 혼정인 것이 바람직하다. 상기한 바와 같은 바람직한 것에 의하면, 예를 들어 이동도가 2cm2/Vs 이상의 것이 얻어지거나, 또는 밴드 갭이 2.4eV 이상의 것이 얻어지거나 하므로, 보다 넓은 밴드 갭이나 보다 우수한 전기 특성을 p형 산화물 반도체에서 발휘할 수 있다.
또, 「주기율표」는, 국제 순정 응용 화학 연합(International Union of Pure and Applied Chemistry)(IUPAC)에서 정해놓은 주기율표를 의미한다. 또한, 「제2족 금속」은, 주기율표의 제2족 금속이라면 그것으로 되고, 제2족 금속으로는, 예를 들어 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 바륨(Ba) 또는 이들의 2종 이상의 금속 등을 들 수 있다. 「이리듐 이외의 제9족 금속」은, 주기율표의 제9족 금속으로서, 이리듐은 아닌 금속이라면 그것으로 되고, 이러한 제9족 금속으로는, 예를 들어 코발트(Co), 로듐(Rh) 또는 이들의 2종 이상의 금속 등을 들 수 있다. 또한, 「제13족 금속」은, 주기율표의 제13족 금속이라면 특별히 한정되지 않고, 제13족 금속으로는 예를 들어 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl) 또는 이들의 2종 이상의 금속 등을 들 수 있지만, 본 발명에 있어서는, 알루미늄(Al), 갈륨(Ga) 및 인듐(In)으로부터 선택되는 1종 또는 2종 이상이 바람직하다.
상기 결정성 산화물 반도체는, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 포함하지만, 그 함유율 등은 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 상기 결정성 산화물 반도체에 있어서의 이리듐을 함유하는 금속 산화물의 호적한 함유율은, 원자비로, 상기 결정성 산화물 반도체의 전체 성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 가장 바람직하게는 90% 이상이다. 이리듐을 함유하는 금속 산화물에서의 이리듐의 함유율은, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 원자비로, 바람직하게는 0.1% 이상, 보다 바람직하게는 1% 이상, 가장 바람직하게는 10% 이상이다.
또한, 상기 결정성 산화물 반도체는, 본 발명의 목적을 저해하지 않는 한, 결정 구조 등에 대하여 특별히 제한되지 않고, 보다 양호한 반도체 특성의 발현을 위해, 코런덤 구조 또는 β갈리아 구조를 갖는 것이 바람직하고, 코런덤 구조를 갖는 것이 보다 바람직하다. 또, 상기 결정성 산화물 반도체를 주성분으로 하는 p형 산화물 반도체는, 단결정이어도 되고, 다결정이어도 된다. 또한, p형 산화물 반도체는, 통상 막상이지만, 본 발명의 목적을 저해하지 않는한 특별히 한정되지 않고, 판상이어도 되고, 시트상이어도 된다.
본 발명의 p형 산화물 반도체는, 호적하게는 이하의 방법에 의해 얻어질 수 있지만, 이러한 p형 산화물 반도체의 제조 방법도 신규하고 또한 유용하며, 본 발명의 하나로서 포함된다.
본 발명의 p형 산화물 반도체의 제조 방법은, 금속 산화물의 결정 또는 혼정을 형성하여 결정성 산화물 반도체를 주성분으로 하는 p형 산화물 반도체를 제조하는 방법으로서, 이리듐 및 원한다면 다른 금속을 포함하는 원료 용액을 안개화하여 미스트를 생성하고(안개화 공정), 캐리어 가스를 이용하여, 기체의 표면 근방까지 상기 미스트를 반송한(반송 공정) 다음, 상기 미스트를 상기 기체 표면 근방에서 열 반응시키는 것에 의해, 상기 기체 상에 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 형성하는 것(제막 공정)을 특징으로 한다.
(안개화 공정)
안개화 공정은, 이리듐 및 원한다면 다른 금속을 포함하는 원료 용액을 안개화한다. 안개화 수단은, 상기 원료 용액을 안개화할 수만 있으면 특별히 한정되지 않고, 공지의 수단이어도 되지만, 본 발명에 있어서는, 초음파를 이용하는 안개화 수단이 바람직하다. 초음파를 이용하여 얻어진 미스트는, 초기 속도가 제로이며, 공중에 부유하므로 바람직하고, 예를 들어 스프레이처럼 분사하는 것이 아니라, 공간에 부유하여 가스로서 반송하는 것이 가능한 미스트이므로 충돌 에너지에 의한 손상이 없어, 매우 호적하다. 미스트의 액적의 사이즈는, 특별히 한정되지 않고, 수 mm 정도이어도 되고, 바람직하게는 50㎛ 이하이며, 보다 바람직하게는 100㎚~10㎛이다.
(원료 용액)
상기 원료 용액은, 이리듐 및 원한다면 다른 금속을 포함하고 있다면 특별히 한정되지 않고, 무기 재료가 포함되어 있어도, 유기 재료가 포함되어 있어도 된다. 상기 원료 용액이 이리듐 및 다른 금속을 포함하는 경우에는, 해당 다른 금속이, 주기율표의 제2족 금속, 이리듐 이외의 제9족 금속 또는 제13족 금속인 것이 바람직하다. 또한, 상기 원료 용액이 이리듐 및 다른 금속을 포함하는 경우에는, 이리듐을 포함하는 원료 용액과, 다른 금속을 포함하는 원료 용액으로 나누어 각각 안개화 공정 처리하고, 반송 공정 또는 제막 공정에서 각각의 원료 용액으로부터 얻어진 미스트를 합류시켜도 된다. 본 발명에 있어서는, 이리듐 및 원한다면 다른 금속을 착체 또는 염의 형태로 유기 용매 또는 물에 용해 또는 분산시킨 것을 상기 원료 용액으로서 호적하게 사용할 수 있다. 착체의 형태로는, 예를 들어 아세틸아세토네이트 착체, 카르보닐 착체, 안민 착체, 히드리드 착체 등을 들 수 있다. 염의 형태로는, 예를 들어, 유기 금속염(예를 들어 금속 초산염, 금속 옥살산염, 금속 구연산염 등), 황화 금속염, 질화 금속염, 인산화 금속염, 할로겐화 금속염(예를 들어 염화 금속염, 브롬화 금속염, 요오드화 금속염 등) 등을 들 수 있다. 또, 본 발명의 미스트 CVD법에 의하면, 원료 농도가 낮더라도, 호적하게 제막할 수 있다.
상기 원료 용액의 용매는, 특별히 한정되지 않고, 물 등의 무기 용매이어도 되고, 알코올 등의 유기 용매이어도 되고, 무기 용매와 유기 용매의 혼합 용액이어도 된다. 본 발명에 있어서는, 다른 종래의 제막 방법과는 달리, 상기 용매가 물을 포함하는 것이 바람직하고, 물과 산의 혼합 용매인 것도 바람직하다. 상기 물로는, 보다 구체적으로는, 예를 들어 순수, 초순수, 수돗물, 우물물, 광천수, 광수(鑛水), 온천수, 용수, 담수, 해수 등을 들 수 있고, 본 발명에 있어서는, 초순수가 바람직하다. 또한, 상기 산으로는, 보다 구체적으로는, 예를 들어 초산, 프로피온산, 부탄산 등의 유기산; 삼불화붕소, 삼불화붕소 에테레이트, 삼염화붕소, 삼브롬화붕소, 트리플루오로초산, 트리플루오로메탄술폰산, p-톨루엔술폰산 등을 들 수 있고, 본 발명에서는, 초산이 바람직하다.
(기체)
상기 기체는, 상기 p형 산화물 반도체를 지지할 수 있으면 특별히 한정되지 않는다. 상기 기체 재료도, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 공지의 기체이어도 되고, 유기 화합물이어도 되고, 무기 화합물이어도 된다. 상기 기체의 형상으로는, 어떤 형상의 것이어도 되고, 모든 형상에 대해서 유효하며, 예를 들어 평판이나 원판 등의 판상, 섬유상, 봉상, 원주상, 각주상, 통상, 나선상, 구상, 링상 등을 들 수 있고, 본 발명에 있어서는, 기판이 바람직하다. 기판의 두께는 본 발명에 있어서는 특별히 한정되지 않는다.
상기 기판은, 판상으로서, 상기 p형 산화물 반도체의 지지체가 되는 것이라면 특별히 한정되지 않는다. 절연체 기판이어도 되고, 반도체 기판이어도 되고, 도전성 기판이어도 되지만, 상기 기판이, 절연체 기판인 것이 바람직하고, 또한 표면에 금속막을 갖는 기판인 것도 바람직하다. 상기 기판으로는, 호적하게는 예를 들어, 코런덤 구조를 갖는 기판 등을 들 수 있다. 기판 재료는, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않고, 공지의 것이어도 된다. 상기 코런덤 구조를 갖는 기판으로는, 예를 들어 코런덤 구조를 갖는 기판 재료를 주성분으로 하는 하지(下地) 기판 등을 들 수 있고, 보다 구체적으로는 예를 들어, 사파이어 기판(바람직하게는 c면 사파이어 기판)이나 α형 산화 갈륨 기판 등을 들 수 있다. 여기서, 「주성분」이란, 상기 특정의 결정 구조를 갖는 기판 재료가, 원자비로, 기판 재료의 전체 성분에 대해서, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%이어도 되는 것을 의미한다.
(반송 공정)
반송 공정에서는, 상기 캐리어 가스에 의해서 상기 미스트를 기체로 반송한다. 캐리어 가스의 종류로는, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 예를 들어 산소, 오존, 질소나 아르곤 등의 불활성 가스, 또는 수소 가스나 포밍 가스 등의 환원 가스 등을 들 수 있고, 본 발명에 있어서는, 캐리어 가스로서 산소를 이용하는 것이 바람직하다. 산소가 이용되고 있는 캐리어 가스로는, 예를 들어 공기, 산소 가스, 오존 가스 등을 들 수 있지만, 특히 산소 가스 및/또는 오존 가스가 바람직하다. 또한, 캐리어 가스의 종류는 1종류이어도 되고, 2종류 이상이어도 되며, 캐리어 가스 농도를 변화시킨 희석 가스(예를 들어 10배 희석 가스 등) 등을, 제2의 캐리어 가스로서 더 사용하여도 된다. 또한, 캐리어 가스의 공급 개소도 1개소뿐만 아니라, 2개소 이상이어도 된다. 본 발명에 있어서는, 안개화실, 공급관 및 제막실을 이용하는 경우에는, 상기 안개화실 및 상기 공급관에 각각 캐리어 가스의 공급 개소를 마련하는 것이 바람직하고, 상기 안개화실에는 캐리어 가스의 공급 개소를 마련하고, 상기 공급관에는 희석 가스의 공급 개소를 마련하는 것이 보다 바람직하다. 또한, 캐리어 가스의 유량은, 특별히 한정되지 않고, 0.01~20L/분인 것이 바람직하고, 1~10L/분인 것이 보다 바람직하다. 희석 가스의 경우에는, 희석 가스의 유량이, 0.001~2L/분인 것이 바람직하고, 0.1~1L/분인 것이 보다 바람직하다.
(제막 공정)
제막 공정에서는, 상기 미스트를 상기 기체 표면 근방에서 반응시키고, 상기 기체 표면의 일부 또는 전부에 제막한다. 상기 열 반응은, 상기 미스트로부터 막이 형성되는 열 반응이면 특별히 한정되지 않고, 열로써 상기 미스트가 반응하면 그것으로 좋고, 반응 조건 등도 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않는다. 본 공정에 있어서는, 상기 열 반응을, 통상 용매의 증발 온도 이상의 온도에서 행하지만, 너무 높지 않는 온도 이하가 바람직하다. 본 발명에 있어서는, 상기 열 반응을, 1200℃ 이하에서 행하는 것이 바람직하고, 300℃~700℃ 또는 750℃~1200℃의 온도에서 행하는 것이 보다 바람직하며, 350℃~600℃ 또는 750℃~1100℃에서 행하는 것이 가장 바람직하다. 또한, 열 반응은, 본 발명의 목적을 저해하지 않는 한, 진공 하, 비산소 분위기 하, 환원 가스 분위기 하 및 산화 분위기 하의 어느 분위기 하에서 행해져도 되고, 또한, 대기압 하, 가압 하 및 감압 하의 어느 조건 하에서 행해져도 되지만, 본 발명에 있어서는, 산화 분위기 하에서 행해지는 것이 바람직하고, 대기압 하에서 행해지는 것도 바람직하며, 산화 분위기 하에서 또한 대기압 하에서 행해지는 것이 보다 바람직하다. 또 「산화 분위기」는, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정이 상기 열 반응에 의해 형성할 수 있는 분위기라면 특별히 한정되지 않는다. 예를 들어, 산소를 포함하는 캐리어 가스를 이용하거나, 산화제를 포함하는 원료 용액으로 이루어지는 미스트를 이용하거나 하여 산화 분위기로 하는 것 등을 들 수 있다. 또한, 막 두께는 제막 시간을 조정함으로써, 설정할 수 있고, 본 발명에 있어서는, 막 두께가 1㎚~1mm인 것이 바람직하고, 1㎚~100㎛인 것이, 반도체 특성이 보다 향상되기 때문에 보다 바람직하고, 1㎚~10㎛인 것이 가장 바람직하다.
본 발명에 있어서는, 상기 기체 상에 그대로 제막해도 되지만, 상기 기체 상에, 상기 p형 산화물 반도체층과는 다른 반도체층(예를 들어, n형 반도체층, n＋형 반도체층, n-형 반도체층 등)이나 절연체층(반 절연체층도 포함), 버퍼층 등의 다른 층을 적층한 후, 상기 기체 상에 다른 층을 통해서 제막해도 된다. 반도체층이나 절연체층으로는, 예를 들어 상기 제13족 금속을 포함하는 반도체층이나 절연체층 등을 들 수 있다. 버퍼층으로는, 예를 들어 코런덤 구조를 포함하는 반도체층, 절연체층 또는 도전체층 등이 호적한 예로서 들어진다. 상기의 코런덤 구조를 포함하는 반도체층으로는, 예를 들어 α-Fe2O3, α-Ga2O3, α-Al2O3 등을 들 수 있다. 상기 버퍼층의 적층 수단은 특별히 한정되지 않고, 상기 p형 산화물 반도체의 형성 수단과 마찬가지여도 된다.
또, 본 발명에 있어서는, 상기 p형 반도체층의 제막 전이나 제막 후에, n형 반도체층을 형성하는 것이 바람직하다. 보다 구체적으로는, 상기 반도체 장치의 제조 방법에 있어서, 적어도 p형 반도체층과 n형 반도체층을 적층하는 공정을 포함하는 것이 바람직하다. n형 반도체층의 형성 방법은 특별히 한정되지 않고, 공지의 수단이어도 되지만, 본 발명에 있어서는 미스트 CVD법이 바람직하다. 상기 n형 반도체층은, 산화물 반도체를 주성분으로 하는 것이 바람직하고, 주기율표의 제2족 금속(예를 들어, Be, Mg, Ca, Sr, Ba 등), 제9족 금속(예를 들어, Co, Rh, Ir 등) 또는 제13족 금속(예를 들어, Al, Ga, In, Tl 등)을 포함하는 산화물 반도체를 주성분으로 하는 것이 보다 바람직하다. 또한, 상기 n형 반도체층은, 결정성 산화물 반도체를 주성분으로 하는 것도 바람직하고, Ga를 포함하는 결정성 산화물 반도체를 주성분으로 하는 것이 보다 바람직하며, 코런덤 구조를 갖고 또한 Ga를 포함하는 결정성 산화물 반도체를 주성분으로 하는 것이 가장 바람직하다. 또한, 본 발명에 있어서는, 상기 n형 반도체의 주성분인 산화물 반도체와, 상기 p형 산화물 반도체의 격자 정수차가 1.0% 이하인 것도, 양호한 pn접합을 형성할 수 있기 때문에 바람직하고, 0.3% 이하인 것이 보다 바람직하다. 여기서, 「격자 정수차」란, 상기 n형 반도체의 주성분인 산화물 반도체의 격자 정수로부터 상기 p형 산화물 반도체의 격자 정수를 뺀 값을, 상기 p형 산화물 반도체의 격자 정수로 나눈 수치의 절대치를 100배한 수치(%)로 정의된다. 상기 격자 정수차가 1.0% 이하인 경우의 예로는, p형 산화물 반도체가 코런덤 구조를 갖는 경우로서, n형 반도체의 주성분인 산화물 반도체도 코런덤 구조를 갖는 경우 등을 들 수 있고, 보다 호적하게는, p형 산화물 반도체가 Ir2O3의 단결정 또는 혼정으로서, n형 반도체의 주 성분인 산화물 반도체가 Ga2O3의 단결정 또는 혼정인 경우 등을 들 수 있다.
상기처럼 하여 얻어지는 p형 산화물 반도체는, p형 반도체층으로서 반도체 장치에 이용할 수 있다. 특히, 파워 디바이스에 유용하다. 또한, 반도체 장치는, 전극이 반도체층의 편면 측에 형성된 가로형의 소자(가로형 디바이스)와, 반도체층의 표리 양면 측에 각각 전극을 갖는 세로형의 소자(세로형 디바이스)로 분류할 수 있으며, 본 발명에 있어서는, 가로형 디바이스에도 세로형 디바이스에도 호적하게 사용할 수 있지만, 그 중에서도, 세로형 디바이스에 사용하는 것이 바람직하다. 상기 반도체 장치로는, 예를 들어 쇼트키 배리어 다이오드(SBD), 금속 반도체 전계 효과 트랜지스터(MESFET), 고 전자 이동도 트랜지스터(HEMT), 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET), 정전 유도 트랜지스터(SIT), 접합 전계 효과 트랜지스터(JFET), 절연 게이트형 바이폴라 트랜지스터(IGBT) 또는 발광 다이오드 등을 들 수 있다.
상기 p형 산화물 반도체를 p형 반도체층에 사용한 예를 도 3~9에 나타낸다. 여기서, n형 반도체는, p형 산화물 반도체와 같은 주성분이어도 n형 도판트를 포함하는 것이어도 되고, p형 산화물 반도체와는 주성분 등이 다른 n형 반도체여도 된다. 또한, 상기 n형 반도체는, n형 도판트의 함유량을 조정하는 것 등의 공지의 수단을 이용함으로써, n-형 반도체층, n＋형 반도체층 등으로서 적당히 이용된다.
도 3은, n-형 반도체층(101a), n＋형 반도체층(101b), p형 반도체층(102), 금속층(103), 절연체층(104), 쇼트키 전극(105a) 및 오믹 전극(105b)을 구비하고 있는 쇼트키 배리어 다이오드(SBD)의 호적한 일 예를 나타낸다. 또, 금속층(103)은, 예를 들어 Al 등의 금속으로 이루어지고, 쇼트키 전극(105a)을 덮고 있다. 도 4는, 밴드 갭이 넓은 n형 반도체층(121a), 밴드 갭이 좁은 n형 반도체층(121b), n＋형 반도체층(121c), p형 반도체층(123), 게이트 전극(125a), 소스 전극(125b), 드레인 전극(125c) 및 기판(129)을 구비하고 있는 고 전자 이동도 트랜지스터(HEMT)의 호적한 일 예를 나타낸다.
쇼트키 전극 및 오믹 전극의 재료는, 공지의 전극 재료이어도 되고, 상기 전극 재료로는, 예를 들어 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 또는 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜 또는 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물 등을 들 수 있다.
쇼트키 전극 및 오믹 전극의 형성은, 예를 들어 진공 증착법 또는 스퍼터링법 등의 공지의 수단에 의해 행할 수 있다. 보다 구체적으로 예를 들면, 쇼트키 전극을 형성하는 경우, Mo로 이루어지는 층과 Al로 이루어지는 층을 적층시키고, Mo로 이루어지는 층 및 Al로 이루어지는 층에 대해, 포토리소그래피의 수법을 이용한 패터닝을 실시함으로써 행할 수 있다.
절연체층의 재료로는, 예를 들어 GaO, AlGaO, InAlGaO, AlInZnGaO4, AlN, Hf2O3, SiN, SiON, Al2O3, MgO, GdO, SiO2 또는 Si3N4 등이 있으며, 본 발명에 있어서는 코런덤 구조를 갖는 것이 바람직하다. 절연체층의 형성은, 예를 들어 스퍼터링법, 진공 증착법 또는 CVD법 등의 공지의 수단에 의해 행할 수 있다.
도 5는, n-형 반도체층(131a), 제1의 n＋형 반도체층(131b), 제2의 n＋형 반도체층(131c), p형 반도체층(132), p＋형 반도체층(132a), 게이트 절연막(134), 게이트 전극(135a), 소스 전극(135b) 및 드레인 전극(135c)을 구비하고 있는 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET)의 호적한 일 예를 나타낸다. 또, p＋형 반도체층(132a)은, p형 반도체층이어도 되고, p형 반도체층(132)과 동일해도 된다. 도 6은, n-형 반도체층(141a), 제1의 n＋형 반도체층(141b), 제2의 n＋형 반도체층(141c), p형 반도체층(142), 게이트 전극(145a), 소스 전극(145b) 및 드레인 전극(145c)을 구비하고 있는 접합 전계 효과 트랜지스터(JFET)의 호적한 일 예를 나타낸다. 도 7은, n형 반도체층(151), n-형 반도체층(151a), n＋형 반도체층(151b), p형 반도체층(152), 게이트 절연막(154), 게이트 전극(155a), 이미터 전극(155b) 및 컬렉터 전극(155c)을 구비하고 있는 절연 게이트형 바이폴라 트랜지스터(IGBT)의 호적한 일 예를 나타낸다.
(LED)
본 발명의 반도체 장치가 발광 다이오드(LED)인 경우의 일 예를 도 8에 나타낸다. 도 8의 반도체 발광 소자는, 제2의 전극(165b) 상에 n형 반도체층(161)을 구비하고 있으며, n형 반도체층(161) 상에는, 발광층(163)이 적층되어 있다. 그리고, 발광층(163) 상에는, p형 반도체층(162)이 적층되어 있다. p형 반도체층(162) 상에는, 발광층(163)에서 발생하는 빛을 투과하는 투광성 전극(167)을 구비하고 있으며, 투광성 전극(167) 상에는, 제1의 전극(165a)이 적층되어 있다. 발광층에 이용되는 발광체는 공지의 것이어도 된다. 또, 도 8의 반도체 발광 소자는, 전극 부분을 제외하고 보호층으로 덮여 있어도 된다.
투광성 전극의 재료로는, 인듐(In) 또는 티탄(Ti)을 포함하는 산화물의 도전성 재료 등을 들 수 있다. 보다 구체적으로는, 예를 들어 In2O3, ZnO, SnO2, Ga2O3, TiO2, CeO2 또는 이들의 2 이상의 혼정 또는 이들에 도핑된 것 등을 들 수 있다. 이들 재료를, 스퍼터링 등의 공지의 수단으로 설치함으로써, 투광성 전극을 형성할 수 있다. 또한, 투광성 전극을 형성한 후에, 투광성 전극의 투명화를 목적으로 한 열 어닐(anneal)을 실시해도 된다.
도 8의 반도체 발광 소자에 의하면, 제1의 전극(165a)을 정극, 제2의 전극(165b)을 부극으로 하고, 양자를 통해서 p형 반도체층(162), 발광층(163) 및 n형 반도체층(161)에 전류를 흘림으로써, 발광층(163)이 발광하게 되어 있다.
제1의 전극(165a) 및 제2의 전극(165b)의 재료로는, 예를 들어 Al, Mo, Co, Zr, Sn, Nb, Fe, Cr, Ta, Ti, Au, Pt, V, Mn, Ni, Cu, Hf, W, Ir, Zn, In, Pd, Nd 또는 Ag 등의 금속 또는 이들의 합금, 산화 주석, 산화 아연, 산화 인듐, 산화 인듐 주석(ITO), 산화 아연 인듐(IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜 또는 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물 등을 들 수 있다. 전극의 성막법은 특별히 한정되는 것 없이, 인쇄 방식, 스프레이법, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중으로부터, 상기 재료와의 적성을 고려하여 적당히 선택한 방법에 따라서 상기 기판 상에 형성할 수 있다.
또, 발광 소자의 다른 양태를 도 9에 나타낸다. 도 9의 발광 소자에서는, 기판(169) 상에 n형 반도체층(161)이 적층되어 있으며, p형 반도체층(162), 발광층(163) 및 n형 반도체층(161)의 일부를 노치한 것에 의해서 노출된 n형 반도체층(161)의 반도체층 노출면 상의 일부에 제2의 전극(165b)이 적층되어 있다.
(HBT)
본 발명의 반도체 장치가 헤테로 접합형 바이폴라 트랜지스터(HBT)인 경우의 일 예를 도 13에 나타낸다. 도 13의 HBT는, npn 구조 및 pnp 구조 중 어느 구조를 취할 수도 있다. 이하, npn 구조에 대해서 상세히 설명하지만, pnp 구조의 경우도 마찬가지로서, npn 구조의 p형층을 pnp 구조의 n형층으로 치환할 수 있고, 그 반대도 행할 수 있다. 기판(60)은, 반 절연성의 기체로 좋고, 높은 저항률(예를 들어 105Ωcm를 초과하는 저항률 등)을 가질 수 있다. 또, 기판(60)은 n형이어도 된다.
기판(60)의 상방에 컬렉터층(42)이 형성된다. 컬렉터층(42)은, 예를 들어 200㎚~100㎛, 더욱 바람직하게는 400㎚~20㎛의 두께를 갖고 있다. 컬렉터층(42)은, 코런덤 구조를 갖는 n형 산화물 반도체를 주성분으로서 포함하는 것이 바람직하고, 해당 n형 산화물 반도체가, 주기율표의 제2족 금속(예를 들어, Be, Mg, Ca, Sr, Ba 등), 제9족 금속(예를 들어, Co, Rh, Ir 등) 또는 제13족 금속(예를 들어, Al, Ga, In, Tl 등)을 포함하는 산화물 반도체를 주성분으로 하는 것이 보다 바람직하고, 알루미늄, 인듐 및 갈륨으로부터 선택되는 1종 또는 2종 이상의 금속을 포함하는 것이 더욱 더 바람직하며, 산화 갈륨 또는 그 혼정인 것이 가장 바람직하다. 여기서, 「주성분」은 상기한 「주성분」과 마찬가지이다. 또한, 본 실시형태에 있어서, 상기 n형 산화물 반도체 중의 도판트(예를 들어, 주석, 게르마늄, 규소, 티탄 등)의 농도는, 통상 약 1×1016/cm3~1×1022/cm3이지만, 예를 들면 약 1×1017/cm3 이하의 저농도로 해서, n-형 반도체로 할 수 있다. 또한, 본 발명에 의하면, 약 1×1020/cm3 이상의 고농도로 함유시키고, n＋형 반도체로 할 수도 있다.
본 실시형태에서는, 특히 기판(60)이 반 절연성인 경우, 컬렉터층(42)과 기판(60)의 사이에 서브 컬렉터층(40)을 형성해도 된다. 서브 컬렉터층(40)은, 코런덤 구조를 갖는 n＋형 산화물 반도체를 주성분으로서 포함하는 것이 바람직하고, 해당 n＋형 산화물 반도체가 주기율표의 제2족 금속(예를 들어, Be, Mg, Ca, Sr, Ba 등), 제9족 금속(예를 들어, Co, Rh, Ir 등) 또는 제13족 금속(예를 들어, Al, Ga, In, Tl 등)을 포함하는 산화물 반도체를 주성분으로 하는 것이 보다 바람직하고, 알루미늄, 인듐 및 갈륨으로부터 선택되는 1종 또는 2종 이상의 금속을 포함하는 것이 더욱 더 바람직하며, 산화 갈륨 또는 그 혼정인 것이 가장 바람직하다. 여기서, 「주성분」은, 상기한 「주성분」과 마찬가지이다. 서브 컬렉터층(40)의 두께는, 약 0.1~100㎛인 것이 바람직하다. 서브 컬렉터층(40)의 표면 상에는, 컬렉터 전극(52)이 형성된다. 서브 컬렉터층(40)의 목적은, 옴(ohm)성 컬렉터 전극(52)의 성능을 향상시키는 것에 있다. 또, 서브 컬렉터층(40)은, 기판(60)이 도전성인 경우에는, 생략할 수 있다.
컬렉터층(42) 상에 베이스층(44)이 형성된다. 베이스층(44)은, 통상 본 발명의 p형 산화물 반도체를 주성분으로 포함하고만 있으면 특별히 한정되지 않는다. 베이스층(44)의 두께는, 특별히 한정되지 않지만, 10㎚~10㎛이 바람직하고, 10㎚~1㎛이 보다 바람직하다. 베이스층(44)은, 컬렉터층의 접촉부로부터, 베이스층(44)의 상면 부근까지 서서히 변화시키는 것도 바람직하다. 또한, 다른 양태로서, 베이스층(44)의 상면에 초격자를 퇴적할 수도 있다.
베이스층(44) 상에 이미터층(46)이 형성된다. 이미터층(46)은, 코런덤 구조를 갖는 n형 산화물 반도체를 주성분으로서 포함하는 것이 바람직하고, 해당 n형 산화물 반도체가, 주기율표의 제2족 금속(예를 들어, Be, Mg, Ca, Sr, Ba 등), 제9족 금속(예를 들어, Co, Rh, Ir 등) 또는 제13족 금속(예를 들어, Al, Ga, In, Tl 등)을 포함하는 산화물 반도체를 주성분으로 하는 것이 보다 바람직하고, 알루미늄, 인듐 및 갈륨으로부터 선택되는 1종 또는 2종 이상의 금속을 포함하는 것이 더욱 더 바람직하며, 산화 갈륨 또는 그 혼정인 것이 가장 바람직하다. 여기서, 「주성분」은, 상기한 「주성분」과 마찬가지이다. 또, 이미터층(46)의 두께는, 특별히 한정되지 않지만, 10㎚~100㎛이 바람직하다. 이미터층(46)은, 통상 베이스층(44)보다 넓은 밴드 갭을 갖는다. 이미터층(46)은, 임의로 이미터층(46)의 조성을, 베이스층(44)과의 접촉부로부터, 이미터층(46)의 상면 부근까지 서서히 변화시키는 것도 바람직하다.
이미터층(46) 상에 캡층(48)이 형성되어 있는 것이 바람직하다. 캡층(48)은 코런덤 구조를 갖는 n＋형 산화물 반도체가 바람직하고, 알루미늄, 인듐 및 갈륨으로부터 선택되는 1종 또는 2종 이상의 금속을 포함하는 n＋형 산화물 반도체가 보다 바람직하고, n＋형 도프 산화 갈륨 또는 그 혼정이 가장 바람직하다. 또, 두께는 특별히 한정되지 않지만, 10㎚~100㎛이 바람직하다. 이들 층에 예를 들어 에칭 등을 실시하여 베이스층(44)을 노출시키는 동시에, 상향의 컬렉터 전극을 마련하는 경우에는, 예를 들어 에칭 등으로 더욱 깊은 스루홀을 만드는 것으로 서브 컬렉터층(40)을 노출시킬 수 있다.
컬렉터 전극(52), 베이스 전극(54) 및 이미터 전극(56)의 각 전극은, 바람직하게는 옴성 금속 전극이다. 이미터 전극(56)은 캡층(48) 상에 퇴적되고, 베이스 전극(54)은 예를 들어 에칭 등으로 노출시킨 베이스층(44) 상에 퇴적된다. 컬렉터 전극(52)은 상술한 것처럼 서브 컬렉터층(40) 상에 퇴적된다. 다른 실시형태로는, 기판이 n형의 반도체 등인 경우에는, 통상 디바이스 구조와 반대측에 있는 기판(60)의 배면 상에 컬렉터 전극(미도시)이 마련된다.
각 전극 재료는, 특별히 한정되지 않고, 각각 공지의 전극 재료를 사용할 수 있다. 전극용의 호적한 조성물로는, 공지의 오믹 전극 재료(예를 들어 Ni, Al, Ti, Pt, Au 및 이들의 적층체 등)를 들 수 있다. 각 전극의 두께는, 특별히 한정되지 않지만 약 10~약 100㎛의 두께가 바람직하고, 각 전극의 퇴적은 전자 빔 증착, 열 증착, 스퍼터링 또는 다른 기술로 실현할 수 있다. 또, 각 전극 재료의 퇴적 후, 옴 접촉을 달성하기 위해, 어닐(anneal)처리해도 된다. 어닐 온도는, 특별히 한정되지 않지만, 약 300~1000℃가 바람직하다.
또, pnp HBT는, pnp HBT의 p형층을 npn HBT의 n형층으로 치환하는 동시에, 그 반대도 행하는 것으로 형성할 수 있다.
상기 반도체 장치는, 예를 들어 전원 장치를 이용한 반도체 시스템 등에 이용된다. 상기 전원 장치는, 공지의 수단을 이용하여, 상기 반도체 장치를 배선 패턴 등에 접속하는 등으로 제작할 수 있다. 도 10에 전원 시스템의 예를 나타낸다. 도 10은, 복수의 상기 전원 장치와 제어 회로를 이용하여 전원 시스템을 구성하고 있다. 상기 전원 시스템은, 도 11에 나타낸 것처럼, 전자 회로와 조합해서 시스템 장치에 이용할 수 있다. 또, 전원 장치의 전원 회로도의 일 예를 도 12에 나타낸다. 도 12는, 파워 회로와 제어 회로로 이루어지는 전원 장치의 전원 회로를 나타내고 있으며, 인버터(MOSFET A~D로 구성)에 의해 DC전압을 고주파로 스위칭하여 AC로 변환 후, 트란스에서 절연 및 변압을 실시하고, 정류 MOSFET(A~B')에서 정류 후, DCL(평활용 코일 L1, L2)과 콘덴서에서 평활하고, 직류 전압을 출력한다. 이 때에 전압 비교기로 출력 전압을 기준 전압과 비교하고, 원하는 출력 전압이 되도록 PWM 제어 회로로 인버터 및 정류 MOSFET를 제어한다.
실시예
(실시예 1)
1. 제막 장치
도 1을 이용하여, 본 실시예에서 사용한 미스트 CVD 장치를 설명한다. 미스트 CVD 장치(19)는, 기판(20)을 올려놓는 서셉터(susceptor, 21)와, 캐리어 가스를 공급하는 캐리어 가스 공급 수단(22a)과, 캐리어 가스 공급 수단(22a)으로부터 송출되는 캐리어 가스의 유량을 조절하기 위한 유량 조절밸브(23a)와, 캐리어 가스(희석)를 공급하는 캐리어 가스(희석) 공급 수단(22b)과, 캐리어 가스(희석) 공급 수단(22b)으로부터 송출되는 캐리어 가스의 유량을 조절하기 위한 유량 조절밸브(23b)와, 원료 용액(24a)이 수용되는 미스트 발생원(24)과, 물(25a)이 들어가는 용기(25)와, 용기(25)의 저면에 설치된 초음파 진동자(26)와, 내경 40mm의 석영관으로 이루어지는 공급관(27)과, 공급관(27)의 주변부에 설치된 히터(28)를 구비하고 있다. 서셉터(21)는, 석영으로 이루어지고, 기판(20)을 올려놓는 면이 수평면에서 경사져 있다. 성막실이 되는 공급관(27)과 서셉터(21)를 모두 석영으로 제작함으로써, 기판(20) 상에 형성되는 막 내에 장치 유래의 불순물이 혼입되는 것을 억제하고 있다.
2. 원료 용액의 제작
이리듐 아세틸 아세토네이트(이리듐 농도 0.005mol/L)에, 마그네슘 아세틸 아세토네이트를 몰 비로 1%, 염산을 같은 몰 수가 되도록 가하여 수용액을 조정하고, 이를 원료 용액으로 했다.
3. 제막 준비
상기 2.에서 얻어진 원료 용액(24a)을 미스트 발생원(24) 내에 수용했다. 이어서, 기판(20)으로서, c면 사파이어 기판을 서셉터(21) 상에 설치하고, 히터(28)의 온도를 500℃까지 승온시켰다. 이어서, 유량 조절밸브(23a, 23b)를 열어서, 캐리어 가스원인 캐리어 가스 공급 수단(22a, 22b)으로부터 캐리어 가스를 공급관(27) 내에 공급하고, 공급관(27) 내의 분위기를 캐리어 가스로 충분히 치환한 후, 캐리어 가스의 유량을 5.0L/분으로, 캐리어 가스(희석)의 유량을 0.5L/분으로 각각 조절했다. 또, 캐리어 가스로서 산소를 이용했다.
4. 막 형성
이어서, 초음파 진동자를 진동시키고, 그 진동을, 물(25)을 통해서 원료 용액(24a)에 전파시킴으로써, 원료 용액(24a)을 안개화시켜 미스트를 생성시켰다. 이 미스트가, 캐리어 가스에 의해서, 공급관(27)에 반송되고, 대기압 하, 500℃에서, 미스트가 열 반응해서 기판(20) 상에 막이 형성되었다. 또, 제막 시간은 1시간이고, 막 두께는 20㎚이었다.
상기 4.에서 얻어진 막에 대해서, X선 회절 장치를 이용하여 막의 동정(同定)을 행한 결과, 얻어진 막은, α-Ir2O3 막이었다. 또, XRD의 결과를 도 2에 나타낸다. 또한, 얻어진 α-Ir2O3 막에 대해서 홀 효과 측정을 행한 결과, F값이 0.997이고, 캐리어 타입은 「p」이고, p형 반도체인 것으로 판명되었다. 또한, 캐리어 농도는 1.7×1021(/cm3)이며, 이동도는 2.3(cm2/V·s)이었다. 또한, 투과율 측정에 의해 구한 밴드 갭은, 3.0eV이었다. 또, 겉보기 밴드 갭은 2.5eV이었다.
또한, 상기 4.에서 얻어진 막에 대해서, TEM을 이용하여 도 14대로, 전자선 회절상을 얻었다. 도 14의 전자선 회절상으로부터도, 상기 4.에서 얻어진 막이, 기판에서 이용한 사파이어의 코런덤 구조와 동일한 구조를 갖는 것을 알 수 있다.
(참고예)
실시예 1의 실험치를 이용해서, α-Ir2O3의 격자 정수를 산출한 결과, α-Ga2O3와 격자 정수차가 0.3%인 것으로 판명되었다. 그 때문에, n형 반도체의 주성분인 산화물 반도체로서, α-Ga2O3의 결정을 이용하는 것이 유용한 것을 알 수 있다.
(실시예 2)
원료 용액으로, 염화이리듐(Ⅲ)(이리듐 농도 0.05mol/L)에 염산을 체적비로 20%가 되도록 가하여 조정한 수용액을 사용한 것, 캐리어 가스의 유량을 1.0L/min으로 한 것, 제막 온도를 1000℃로 한 것, 그리고 제막 시간을 20분으로 한 것 이외는, 실시예 1와 마찬가지로 하여, 제막을 행하였다. 얻어진 막에 대해서, 실시예 1과 마찬가지로 하여 막의 동정을 행한 결과, 얻어진 막은 α-Ir2O3막이었다. 또, XRD의 결과를 도 15에 나타낸다. 또한, 얻어진 α-Ir2O3막의 막 두께는 2㎛이었다.
(실시예 3)
원료 용액으로, 염화이리듐(Ⅲ)(이리듐 농도 0.02mol/L) 및 염화 갈륨(Ⅲ)(갈륨 농도 0.02mol/L)을 혼합하고, 염산을 체적 비로 20%가 되도록 더 가하여 조정한 수용액을 사용한 것, 캐리어 가스의 유량을 1.5L/min으로 한 것, 제막 온도를 750℃로 한 것, 제막 시간을 20분으로 한 것 이외는, 실시예 1과 마찬가지로 하여, 제막을 행하였다. 얻어진 막에 대해서, 실시예 1과 마찬가지로 하여 막의 동정을 행한 결과, 얻어진 막은 α-(Ir0.95, Ga0.05)2O3이었다. 또, 막 두께는 2㎛이었다. 또한, 얻어진 α-(Ir0.95, Ga0.05)2O3에 대해서, 실시예 1과 마찬가지로 하여 홀 효과 측정을 실시하고, p형 반도체인 것을 확인하였다. 또한, F값은 0.905이었다. 또한, 캐리어 농도는 3.7×1020(/cm3)이고, 이동도는 2.9(cm2/V·s)이었다.
(실시예 4)
재현성을 확인하기 위해, 실시예 3과 마찬가지로 하여, 제막을 행하였다. 얻어진 막에 대해서, 실시예 1과 마찬가지로 하여 막의 동정을 행한 결과, 얻어진 막은 α-(Ir0.95, Ga00.05)2O3이었다. 또, 막 두께는 2㎛이었다. 또한, 얻어진 α-(Ir0.95, Ga0.05)2O3에 대해서, 실시예 1과 마찬가지로 하여 홀 효과 측정을 실시하고, p형 반도체인 것을 확인하였다. 또, F값은 0.927이었다. 또한, 캐리어 농도는 2.0×1020(/cm3)이고, 이동도는 5.8(cm2/V·s)이었다.
본 발명의 p형 산화물 반도체는, 반도체(예를 들어 화합물 반도체 전자 디바이스 등), 전자 부품·전기 기기 부품, 광학·전자사진 관련 장치, 공업 부재 등 모든 분야에 이용할 수 있지만, p형 반도체 특성이 우수하기 때문에, 특히 반도체 장치 등에 유용하다.
19 미스트 CVD 장치
20 기판
21 서셉터
22a 캐리어 가스 공급 수단
22b 캐리어 가스(희석) 공급 수단
23a 유량 조절밸브
23b 유량 조절밸브
24 미스트 발생원
24a 원료 용액
25 용기
25a 물
26 초음파 진동자
27 공급관
28 히터
29 배기구
40 서브 컬렉터층
42 컬렉터층
44 베이스층
46 이미터층
48 캡층
52 컬렉터 전극
54 베이스 전극
56 이미터 전극
60 기판
101a n-형 반도체층
101b n＋형 반도체층
102 p형 반도체층
103 금속층
104 절연체층
105a 쇼트키 전극
105b 오믹 전극
121a 밴드 갭이 넓은 n형 반도체층
121b 밴드 갭이 좁은 n형 반도체층
121c n＋형 반도체층
123 p형 반도체층
125a 게이트 전극
125b 소스 전극
125c 드레인 전극
128 완충층
129 기판
131a n-형 반도체층
131b 제1의 n＋형 반도체층
131c 제2의 n＋형 반도체층
132 p형 반도체층
134 게이트 절연막
135a 게이트 전극
135b 소스 전극
135c 드레인 전극
138 완충층
139 반 절연체층
141a n-형 반도체층
141b 제1의 n＋형 반도체층
141c 제2의 n＋형 반도체층
142 p형 반도체층
145a 게이트 전극
145b 소스 전극
145c 드레인 전극
151 n형 반도체층
151a n-형 반도체층
151b n＋형 반도체층
152 p형 반도체층
154 게이트 절연막
155a 게이트 전극
155b 이미터 전극
155c 컬렉터 전극
161 n형 반도체층
162 p형 반도체층
163 발광층
165a 제1의 전극
165b 제2의 전극
167 투광성 전극
169 기판

Claims (21)

  1. 금속 산화물의 결정 또는 혼정을 형성하여 결정성 산화물 반도체를 포함하는 p형 산화물 반도체를 제조하는 방법으로서,
    이리듐 단독, 또는 이리듐 및 다른 금속을 포함하는 원료 용액을 안개화하여 미스트를 생성하고, 캐리어 가스를 이용하여, 기체의 표면 근방까지 상기 미스트를 반송한 후, 상기 미스트를 상기 기체 표면 근방에서 열 반응시킴으로써, 상기 기체 상에 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 형성하는 것을 특징으로 하는 p형 산화물 반도체의 제조방법.
  2. 제 1 항에 있어서,
    상기 원료 용액이 이리듐 및 다른 금속을 포함하되, 상기 다른 금속이, 주기율표의 제2족 금속, 이리듐 이외의 제9족 금속 또는 제13족 금속인 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 열 반응을, 대기압 하에서 행하는 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 기체가 코런덤 구조를 갖는 기판인 제조 방법.
  5. 결정성 산화물 반도체를 포함하는 p형 산화물 반도체로서,
    상기 결정성 산화물 반도체가, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 포함하는 것을 특징으로 하는 p형 산화물 반도체.
  6. 제 5 항에 있어서,
    상기 금속 산화물이 Ir2O3인 p형 산화물 반도체.
  7. 제 5 항에 있어서,
    상기 결정성 산화물 반도체가, 이리듐과, 주기율표의 제2족 금속, 이리듐 이외의 제9족 금속 또는 제13족 금속을 함유하는 혼정인 p형 산화물 반도체.
  8. 제 5 항에 있어서,
    상기 결정성 산화물 반도체가, 코런덤 구조 또는 β갈리아 구조를 갖는 p형 산화물 반도체.
  9. 제 5 항에 있어서,
    상기 결정성 산화물 반도체를 포함하는 p형 산화물 반도체의 밴드 갭이 2.4eV 이상인 것을 특징으로 하는 p형 산화물 반도체.
  10. 반도체층 및 전극을 적어도 구비하는 반도체 장치로서,
    상기 반도체층이, 제 5 항 내지 제 9 항 중 어느 한 항에 기재된 p형 산화물 반도체를 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서,
    n형 반도체층을 더 구비하고 있으며, 해당 n형 반도체층은 산화물 반도체를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 n형 반도체층이, 주기율표의 제2족 금속, 제9족 금속 또는 제13족 금속을 포함하는 산화물 반도체를 포함하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 n형 반도체층에 포함된 산화물 반도체와, 상기 p형 산화물 반도체와의 격자 정수차가 1.0% 이하인 반도체 장치.
  14. 제 11 항에 있어서,
    상기 n형 반도체층이, Ga를 포함하는 결정성 산화물 반도체를 포함하는 반도체 장치.
  15. 제 10 항에 있어서,
    헤테로 접합형 바이폴라 트랜지스터(HBT)인 반도체 장치.
  16. 적어도 p형 반도체층과 n형 반도체층을 적층하는 공정을 포함하는 제 11 항에 기재된 반도체 장치의 제조 방법으로서,
    상기 p형 반도체층이, 제 5 항 내지 제 9 항 중 어느 한 항에 기재된 p형 산화물 반도체를 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 n형 반도체층이, 상기 p형 산화물 반도체와의 격자 정수차가 1.0% 이내인 산화물 반도체를 포함하는 제조 방법.
  18. 제 16 항에 있어서,
    상기 n형 반도체층이, Ga를 포함하는 결정성 산화물 반도체를 포함하는 제조 방법.
  19. 반도체 장치를 구비하는 반도체 시스템으로서,
    상기 반도체 장치가 제 10 항에 기재된 반도체 장치인 반도체 시스템.
  20. 금속 산화물의 결정 또는 혼정을 형성함으로써 산화물 반도체를 제조하는 방법으로서,
    상기 금속 산화물의 결정 또는 혼정의 형성을, 이리듐 단독, 또는 이리듐 및 기타 금속을 포함하는 원료를 이용하여, 코런덤 구조를 갖는 기체 상에, 직접 또는 다른 층을 통해서, 이리듐을 함유하는 금속 산화물의 결정 또는 혼정을 결정 성장시킴으로써 행하는 것을 특징으로 하는 산화물 반도체의 제조 방법.
  21. 제 20 항에 있어서,
    상기 원료가, 할로겐화 이리듐을 포함하는 제조 방법.
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