JP2014192236A - 半導体装置 - Google Patents

Abstract

【課題】オン抵抗の増加と耐圧の低下とを同時に抑制する半導体装置を提供すること。
【解決手段】基板上に形成された窒化物系半導体からなる第１半導体層と、前記第１半導体層の表面に形成され、前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層と、前記第２半導体層の表面に形成された絶縁体からなる保護膜と、前記第２半導体層上に形成された第１電極と、前記第２半導体層の表面に接触する第２電極と、を備え、前記第１半導体層の前記第２半導体層との界面にはキャリアが発生しており、前記第１半導体層は、少なくとも前記第１電極の前記第２電極側端部の直下において、前記第１電極から前記第２電極に向かう第１方向と交差する第２方向において、前記キャリアのキャリア密度が所定値である第１領域と該所定値よりも低い第２領域とを有する半導体装置。
【選択図】図１

Description

本発明は、半導体装置に関するものである。

ワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温環境用、大パワー用、あるいは高周波用半導体デバイスの材料として非常に魅力的である。代表的なワイドバンドギャップ半導体として、ＧａＮ、ＡｌＮ、ＩｎＮ、ＢＮまたはこれらのうち２以上の混晶である窒化物系半導体がある。また、たとえばＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置は、ピエゾ効果によって、ヘテロ接合界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有している。そのため、このようなＡｌＧａＮ／ＧａＮヘテロ接合構造を有する半導体装置、たとえばショットキーバリアダイオードや電界効果トランジスタは、高耐圧、低いオン抵抗、および速いスイッチング速度を有し、パワースイッチング応用に非常に好適である。

また、より高い耐圧を実現するために、ＡｌＧａＮ／ＧａＮヘテロ接合構造を有する素子において、ショットキー電極が、半導体層の表面に形成された絶縁体からなる表面保護膜上に乗り上げてフィールドプレート構造を形成した電界効果トランジスタが開示されている（特許文献１参照）。

特表２００７−５０５５０１号公報

しかしながら、特許文献１に記載される構成の場合、ゲート電極−ドレイン電極間に逆電圧を印加すると、ゲート電極側から２次元電子ガスが徐々に空乏化していく際に、フィールドプレート部のドレイン電極側端部と、空乏化した領域に隣接するまだ空乏化していない２次元電子ガスとの間に強い電界集中が発生する。このとき表面保護膜中での電界が絶縁破壊電界を超えると、素子特性が劣化する。このため、素子の耐圧が低下するという問題が生じる。

一方、電界集中を緩和するために、２次元電子ガスのキャリア密度を低くして、ピンチオフ電圧を低下させることで強い電界集中を抑制する方法も考えられる。しかし、２次元電子ガスのキャリア密度を低くすると、順電圧印加時のオン抵抗が高くなるという問題が生じる。

本発明は、上記に鑑みてなされたものであって、オン抵抗の増加と耐圧の低下とを同時に抑制する半導体装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明に係る半導体装置は、基板上に形成された窒化物系半導体からなる第１半導体層と、前記第１半導体層の表面に形成され、前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層と、前記第２半導体層の表面に形成された絶縁体からなる保護膜と、前記第２半導体層上に形成された第１電極と、前記第２半導体層の表面に接触する第２電極と、を備え、前記第１半導体層の前記第２半導体層との界面にはキャリアが発生しており、前記第１半導体層は、少なくとも前記第１電極の前記第２電極側端部の直下において、前記第１電極から前記第２電極に向かう第１方向と交差する第２方向において、前記キャリアのキャリア密度が所定値である第１領域と該所定値よりも低い第２領域とを有することを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第２領域上の前記第２半導体層の表面に形成され、前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなる第３半導体層をさらに備えることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第３半導体層の厚さが５ｎｍ〜１００ｎｍであることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１および第２領域上において前記第２半導体層の表面に形成され、前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなり、前記第２領域上における厚さが、前記第１領域上における厚さよりも厚い第３半導体層をさらに備えることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１領域上における前記第３半導体層の厚さが０ｎｍより大きく５ｎｍ以下であり、前記第２領域上における前記第３半導体層の厚さが５ｎｍ〜１００ｎｍであることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第２領域上における前記第２半導体層の厚さが、前記第１領域上における前記第２半導体層の厚さよりも薄いことを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第２半導体層は、前記第２領域上におけるバンドギャップが、前記第１領域上におけるバンドギャップよりも狭いことを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１領域は２つの前記第２領域の間に位置することを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１領域の前記第２方向おける幅が０．１μｍ〜２μｍであることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１電極は前記第２半導体層とショットキー接触するアノード電極であり、ショットキーダイオードであることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１電極はゲート電極であり、電界効果トランジスタであることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１電極は前記第２半導体層とショットキー接触していることを特徴とする。

本発明に係る半導体装置は、上記発明において、前記第１電極は前記第１半導体層とゲート絶縁膜を介して接触していることを特徴とする。

本発明によれば、オン抵抗の増加と耐圧の低下とを同時に抑制する半導体装置を実現できるという効果を奏する。

図１は、実施の形態１に係る半導体装置の模式的な平面図である。 図２は、図１に示す半導体装置のＡ−Ａ線断面図である。 図３は、図１に示す半導体装置のＢ−Ｂ線断面図である。 図４は、図１に示す半導体装置に掛かる電界の説明図である。 図５は、実施の形態２に係る半導体装置の模式的な平面図である。 図６は、図５に示す半導体装置のＡ−Ａ線断面図である。 図７は、図５に示す半導体装置のＢ−Ｂ線断面図である。 図８は、図５に示す半導体装置のＢ−Ｂ線断面に沿ったエネルギーバンドおよびキャリア密度の一例を示す図である。 図９は、図５に示す半導体装置のＡ−Ａ線断面に沿ったエネルギーバンドおよびキャリア密度の一例を示す図である。 図１０は、実施の形態３に係る半導体装置の模式的な平面図である。 図１１は、図１０に示す半導体装置のＡ−Ａ線断面図である。 図１２は、図１０に示す半導体装置のＢ−Ｂ線断面図である。 図１３は、実施の形態４に係る半導体装置の模式的な平面図である。 図１４は、図１３に示す半導体装置のＡ−Ａ線断面図である。 図１５は、図１３に示す半導体装置のＢ−Ｂ線断面図である。 図１６は、実施の形態５に係る半導体装置の模式的な平面図である。 図１７は、図１６に示す半導体装置のＡ−Ａ線断面図である。 図１８は、図１６に示す半導体装置のＢ−Ｂ線断面図である。 図１９は、実施の形態６に係る半導体装置の模式的な平面図である。 図２０は、図１９に示す半導体装置のＡ−Ａ線断面図である。 図２１は、図１９に示す半導体装置のＢ−Ｂ線断面図である。 図２２は、実施の形態７に係る半導体装置の模式的な平面図である。 図２３は、図２２に示す半導体装置のＡ−Ａ線断面図である。 図２４は、図２２に示す半導体装置のＢ−Ｂ線断面図である。

以下に、図面を参照して本発明に係る半導体装置の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、各図面において、同一または対応する要素には適宜同一の符号を付している。さらに、図面は模式的なものであり、各要素の寸法の関係などは、現実のものとは異なる場合があることに留意する必要がある。図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれている場合がある。

（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の模式的な平面図である。図２は、図１に示す半導体装置のＡ−Ａ線断面図である。図３は、図１に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０は、ショットキーバリアダイオードであって、基体１上に形成された、第１半導体層２、第２半導体層３、第１電極４、第２電極５および保護膜６を備えている。

基体１は、第１半導体層２の下地となる層であり、たとえば、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ等からなる基板上に、適宜バッファ層等の所望の半導体層が形成された構成を有する。

第１半導体層２は、窒化物系半導体からなる層であり、電子走行層として機能する。第２半導体層３は、第１半導体層２の表面に形成され、第１半導体層２よりもバンドギャップが広い窒化物系半導体からなり、電子供給層として機能する。たとえば、第１半導体層２はＧａＮからなり、第２半導体層３はＡｌＧａＮからなるが、第１半導体層２および第２半導体層３を構成する窒化物系半導体材料は、バンドギャップが所望の関係を満たすものであれば特に限定はされない。また、第２半導体層３はＡｌＧａＮ単層に限らず、ＡｌＮ層とＧａＮ層を複数層交互に積層させた疑似混晶層であってもよい。その場合は、疑似混晶層を厚さ方向で平均した時のバンドギャップエネルギーが電子走行層より大きければ良い。また、疑似混晶層中に２ＤＥＧが発生しない程度にＡｌＮ層とＧａＮ層の厚さを調整してもよい。

第２半導体層３の層厚はたとえば１０ｎｍ〜５０ｎｍ、好ましくは２０〜２５ｎｍである。また、第２半導体層３の平均Ａｌ組成はたとえば２５％であるが、１％〜９９％でもよく、２０％〜３５％であればより好ましい。

保護膜６は、第２半導体層３の表面に形成されており、たとえばＳｉＮやＳｉＯ_２、Ａｌ_２Ｏ_３等の絶縁体からなる。尚、本明細書において、ＳｉＮやＳｉＯ_２と記載しているものは、一般的な呼称としてＳｉＮ、あるいは、ＳｉＯ_２と呼ばれるものの集合を指す。つまり、例えば、ＳｉＮ_ｘやＳｉＯＮなども含む。

第１電極４は、第２半導体層３とショットキー接触している。第１電極４はたとえばＮｉ／Ａｕ構造を有する。この第１電極４はアノード電極として機能する。一方、第２電極５は、第１電極４とは保護膜６を隔てて第２半導体層３の表面に形成されており、第２半導体層３にオーミック接触している。第２電極５はたとえばＴｉ／Ａｌ構造を有する。この第２電極５はカソード電極として機能する。

第１半導体層２の第２半導体層３との界面にはキャリアである２次元電子ガス２ａが発生している。ここで、第１半導体層２は、少なくとも第１電極４の第２電極５側端部の直下において、第１電極４から第２電極５に向かう第１方向と直角に交差する第２方向において、第２領域２ｂ、２ｃと、第２領域２ｂ、２ｃの間に位置する第１領域２ｄとを有している。なお、第２領域２ｂ、２ｃの第１方向における幅は、０．５μｍ〜１．５μｍであることが好ましい。

図１に示すように、Ａ−Ａ線断面は第２領域２ｂを横断し、Ｂ−Ｂ線断面は第１領域２ｄを横断している。ここで、図１〜３では、キャリア密度を破線の太さで表している。図２に示すように、Ａ−Ａ線断面では、第２領域２ｂの２次元電子ガス２ａｂのキャリア密度は、Ａ−Ａ線断面の他の領域の２次元電子ガス２ａのキャリア密度よりも低くなっている。一方、図３に示すように、Ｂ−Ｂ線断面では、第１領域２ｄを含めて２次元電子ガス２ａのキャリア密度は或る一定の所定値である。このように、第１半導体層２は、キャリ密度が所定値である第１領域２ｄとこの所定値よりも低い第２領域２ｂとを有している。なお、第２領域２ｃについても、第２領域２ｂと同程度または等しいキャリア密度であるとする。

図４は、図１に示す半導体装置１０に掛かる電界の説明図であって、Ｃ−Ｃ線断面を示している。半導体装置１０のアノード電極（第１電極４）−カソード電極（第２電極５）間に逆電圧を印加すると、第１電極４側から２次元電子ガス２ａ、２ａｂが徐々に空乏化していく。このとき、第１電極４の第２電極５側端部と、その直下であって距離が近い第１領域２ｄ、第２領域２ｂ、２ｃの２次元電子ガス２ａ、２ａｂ、２ａｃとの間に強い電界が発生する。しかしながら、第２領域２ｂ、２ｃでは、２次元電子ガス２ａｂ、２ａｃのキャリア密度が低くされているので空乏化しやすいため、第１電極４の第２電極５側端部との間の電界が強くなる前に空乏化する。さらに、空乏化した第２領域２ｂ、２ｃの電位は空乏化したときの第２電極５の電位で固定されるため、空乏化した第２領域２ｂ、２ｃと、２次元電子ガス２ａのキャリア密度が高くまだ空乏化していない第１領域２ｄとの間に、電界Ｅが発生する。その結果、第１領域２ｄは縦方向及び横方向からの電界Ｅによって空乏化が促進され、より低い電界強度で空乏化する。これによって、保護膜６中での強い電界の発生が抑制ないし防止される。その結果、半導体装置１０の耐圧の低下が抑制され、素子特性の劣化も抑制される。

一方、アノード電極（第１電極４）−カソード電極（第２電極５）間に順電圧を印加した場合には、キャリア密度が高い第１領域２ｄが存在するため、第１領域２ｄ、第２領域２ｂ、２ｃ全体のキャリア密度を低下させる場合に比して、アノード−カソード間のオン抵抗の増大は抑制される。このように、半導体装置１０は、オン抵抗の増加と耐圧の低下とが同時に抑制されたものとなっている。

なお、第２領域２ｂ、２ｃの間に位置する第１領域２ｄの第２方向における幅Ｗ（図１参照）は、０．１μｍ〜２μｍであることが好ましい。０．１μｍ以上であればオン抵抗増大抑制の効果が好適に発揮され、２μｍ以下であれば第２領域２ｂ、２ｃからの電界Ｅによる空乏化の効果が十分であり、耐圧の低下が好適に発揮される。

以上説明したように、本実施の形態１に係る半導体装置１０は、オン抵抗の増加と耐圧の低下とが同時に抑制されたものである。

以下、本発明の実施の形態２〜７として、実施の形態１に係る半導体装置１０のような第１領域２ｄと第２領域２ｂ、２ｃとのキャリア密度差を実現する構成を有する半導体装置を説明する。

（実施の形態２）
図５は、本発明の実施の形態２に係る半導体装置の模式的な平面図である。図６は、図５に示す半導体装置のＡ−Ａ線断面図である。図７は、図５に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０Ａは、図１に示す半導体装置１０において、第１電極４を第１電極４Ａに置き換え、さらに、第２半導体層３の表面に形成された第３半導体層７ｂ、７ｃを備えているものである。第３半導体層７ｂ、７ｃは、第２領域２ｂ、２ｃ（図１参照）上に形成されている。また、第１電極４Ａは、第２電極５側端部が第３半導体層７ｂ、７ｃに乗り上げているフィールドプレート部４Ａａを備えている。また、図６において、保護膜６は第２電極５と第３半導体層７ｂとの間に形成されているが、一部が第３半導体層７ｂの上に乗り上げるように形成されていても良い。

第３半導体層７ｂ、７ｃは、第２半導体層３よりもバンドギャップが狭い窒化物系半導体からなる。第３半導体層７ｂ、７ｃはたとえばＧａＮからなるが、バンドギャップが所望の関係を満たす窒化物系半導体であれば特に限定はされず、たとえばＩｎＧａＮ等のＩｎを含むものでもよい。

第３半導体層７ｂ、７ｃは、第２半導体層３よりもバンドギャップが狭いため、第１半導体層２と第２半導体層３との界面に働くピエゾ効果を弱める働きがある。これによって、第２領域２ｂ、２ｃにおける２次元電子ガス２ａｂ、２ａｃのキャリア密度の低減が実現される。なお、第１領域２ｄでは、第１半導体層２と第２半導体層３との関係で定まる、界面に働くピエゾ効果によって、高いキャリア密度の２次元電子ガス２ａとなっている。

第３半導体層７ｂ、７ｃの厚さｔは、２次元電子ガス２ａｂ、２ａｃのキャリア密度を所望の値に低減できる程度の厚さであればよいが、たとえば第３半導体層７ｂ、７ｃがＧａＮからなる場合は、たとえば５ｎｍ〜１００ｎｍが好ましい。第３半導体層７ｂ、７ｃの厚さをより厚くするか、第２半導体層３とのバンドギャップ差をより大きくすることで、２次元電子ガス２ａｂ、２ａｃのキャリア密度をより低減することができる。

図８は、半導体装置１０ＡのＢ−Ｂ線断面において第２領域における厚さ方向に沿ったエネルギーバンドおよびキャリア密度の一例を示す図である。図９は、半導体装置１０Ａの半導体装置のＡ−Ａ線断面において第１領域における厚さ方向に沿ったエネルギーバンドおよびキャリア密度の一例を示す図である。図８に示すように、第３半導体層７ｂ、７ｃの無いＢ−Ｂ線断面においては、第１半導体層２の第２半導体層３との界面にピーク値が２．５Ｅ＋１９ｃｍ^−３（すなわち２．５×１０^１９ｃｍ^−３）程度の高密度の２次元電子ガスが発生している。一方、図９に示すように、第３半導体層７ｂを有するＡ−Ａ線断面においては、第１半導体層２の第２半導体層３との界面での２次元電子ガスのピーク値が５Ｅ＋１８ｃｍ^−３（すなわち５×１０^１８ｃｍ^−３）程度に低減されている。

（実施の形態３）
図１０は、本発明の実施の形態３に係る半導体装置の模式的な平面図である。図１１は、図１０に示す半導体装置のＡ−Ａ線断面図である。図１２は、図１０に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０Ｂは、図１に示す半導体装置１０において、第２半導体層３、第１電極４を第２半導体層３Ｂ、第１電極４Ｂに置き換えたものである。第２半導体層３Ｂでは、第２領域２ｂ、２ｃ上における厚さが、第１領域２ｄやその他の領域上における厚さよりも薄くなるようにリセス部３Ｂｂ、３Ｂｃが形成されている。

リセス部３Ｂｂ、３Ｂｃの直下では、第１半導体層２と第２半導体層３Ｂとの界面に働くピエゾ効果が弱まる。これによって、第２領域２ｂ、２ｃにおける２次元電子ガス２ａｂ、２ａｃのキャリア密度の低減が実現される。

リセス部３Ｂｂ、３Ｂｃにおける第２半導体層３Ｂの層厚は、２次元電子ガス２ａｂ、２ａｃのキャリア密度を所望の値に低減できる程度の厚さであればよいが、たとえば第２半導体層３Ｂが、Ａｌ組成が２５％のＡｌＧａＮからなる場合は、１ｎｍ〜４０ｎｍ、好ましくは１０ｎｍ〜２０ｎｍである。リセス部３Ｂｂ、３Ｂｃにおける第２半導体層３Ｂの層厚をより薄くすることで、２次元電子ガス２ａｂ、２ａｃのキャリア密度をより低減することができる。

（実施の形態４）
図１３は、本発明の実施の形態４に係る半導体装置の模式的な平面図である。図１４は、図１３に示す半導体装置のＡ−Ａ線断面図である。図１５は、図１３に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０Ｃは、図１に示す半導体装置１０において、第２半導体層３を第２半導体層３Ｃに置き換えたものである。第２半導体層３Ｃは、第２領域２ｂ、２ｃ上に部分３Ｃｂ、３Ｃｃを有し、部分３Ｃｂにおけるバンドギャップは、第１領域２ｄやその他の領域上における第２半導体層３Ｃのバンドギャップよりも狭くなっている。

部分３Ｃｂ、３Ｃｃの直下では、第１半導体層２と第２半導体層３Ｃとの界面に働くピエゾ効果が弱まる。これによって、第２領域２ｂ、２ｃにおける２次元電子ガス２ａｂ、２ａｃのキャリア密度の低減が実現される。

部分３Ｃｂ、３Ｃｃのバンドギャップは、２次元電子ガス２ａｂ、２ａｃのキャリア密度を所望の値に低減できる程度の値であればよいが、たとえば第２半導体層３Ｃが、その他の領域におけるＡｌ組成が２５％のＡｌＧａＮからなる場合は、部分３Ｃｂ、３ＣｃにおけるＡｌＧａＮのＡｌ組成は、１％〜２４％、好ましくは１０％〜２０％である。このように、第２半導体層３Ｃおよびその部分３Ｃｂ、３ＣｃがＡｌＧａＮからなる場合は、部分３Ｃｂ、３ＣｃにおけるＡｌ組成をより小さくすることで、バンドギャップがより狭くなるので、２次元電子ガス２ａｂ、２ａｃのキャリア密度をより低減することができる。

なお、このような部分３Ｃｂ、３Ｃｃは、まず第２半導体層３Ｃを形成し、その後部分３Ｃｂ、３Ｃｃを形成すべき領域の第２半導体層２Ｃを選択的にエッチング等によって除去し、除去した箇所に部分３Ｃｂ、３Ｃｃを選択再成長することで、実現することができる。

（実施の形態５）
図１６は、本発明の実施の形態５に係る半導体装置の模式的な平面図である。図１７は、図１６に示す半導体装置のＡ−Ａ線断面図である。図１８は、図１６に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０Ｄは、図５に示す半導体装置１０Ａにおいて、第１電極４Ａを第１電極４Ｄに置き換えたものである。

第１電極４Ｄは、保護膜６に乗り上げて多段の階段状をなしているフィールドプレート部４Ｄａを備えている。このように、フィールドプレート部４Ｄａが多段の階段状をなしており、電界が集中しやすい角部を複数備えていることによって、フィールドプレート部４Ｄａの角部一箇所あたりに掛かる電界が分散されるので、半導体装置１０Ｄの耐圧は向上する。

（実施の形態６）
図１９は、本発明の実施の形態６に係る半導体装置の模式的な平面図である。図２０は、図１９に示す半導体装置のＡ−Ａ線断面図である。図２１は、図１９に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０Ｅは、電界効果トランジスタである高移動度トランジスタ（ＨＥＭＴ）であって、基体１上に形成された、第１半導体層２、第２半導体層３、第１電極４Ｅ、第２電極５、第３電極８、第３半導体層７ｂ、７ｃ、および保護膜６を備えている。

第３半導体層７ｂ、７ｃは、第２半導体層３の表面の第２領域２ｂ、２ｃ上に形成されている。

第３電極８は、第１電極４Ｅを挟んで第２電極５とは反対側の位置にて第２半導体層３の表面に形成されており、第２半導体層３にオーミック接触している。第３電極８はたとえばＴｉ／Ａｌ構造を有する。この第３電極８はソース電極として機能する。また、第２電極５はドレイン電極として機能する。

第１電極４Ｅは、第２半導体層３とショットキー接触するとともに、第３半導体層７ｂ、７ｃおよび保護膜６に乗り上げて階段形状を成すフィールドプレート部４Ｅａ、４Ｅｂを有する。フィールドプレート部４Ｅａは第２電極５側に伸び、フィールドプレート部４Ｅｂは第３電極８側に伸びている。第１電極４ＥはたとえばＮｉ／Ａｕ構造を有する。この第１電極４Ｅはゲート電極として機能する。

この半導体装置１０Ｅにおいても、第３半導体層７ｂ、７ｃによって、第２領域２ｂ、２ｃにおける２次元電子ガス２ａｂ、２ａｃのキャリア密度の低減が実現される。その結果、ソース電極（第３電極８）−ドレイン電極（第２電極５）間に逆電圧を印加したときに、第２領域２ｂ、２ｃおよびその間の第１領域２ｄの２次元電子ガス２ａｂ、２ａｃ、２ａの空乏化が低い電界強度で行われる。その結果、半導体装置１０Ｅの耐圧の低下が抑制され、素子特性の劣化も抑制される。

一方、ソース電極（第３電極８）−ドレイン電極（第２電極５）間に順電圧を印加した場合には、キャリア密度が高い第１領域２ｄが存在するため、オン抵抗の増大は抑制される。このように、半導体装置１０Ｅは、オン抵抗の増加と耐圧の低下とが同時に抑制されたものとなっている。

（実施の形態７）
図２２は、実施の形態７に係る半導体装置の模式的な平面図である。図２３は、図２２に示す半導体装置のＡ−Ａ線断面図である。図２４は、図２２に示す半導体装置のＢ−Ｂ線断面図である。この半導体装置１０Ｆは、ＭＯＳ構造を有するＨＥＭＴであって、図１９〜２１に示す半導体装置１０Ｅと比較して、第２半導体層３Ｆの表面から第１半導体層２Ｆに到る深さを有するリセス部Ｒが形成され、リセス部Ｒにゲート絶縁膜９が形成されている点が異なる。なお、第１電極４Ｆは第１半導体層２Ｆとはゲート絶縁膜９を介して接触している。ゲート絶縁膜９は保護膜６と同様の材料で形成することができる。また、第１電極４Ｆは、第３半導体層７Ｆｂ、７Ｆｃおよび保護膜６に乗り上げて階段形状を成すフィールドプレート部４Ｆａ、４Ｆｂを有する。フィールドプレート部４Ｆａは第２電極５側に伸び、フィールドプレート部４Ｆｂは第３電極８側に伸びている。第１電極４ＦはたとえばＮｉ／Ａｕ構造を有する。この第１電極４Ｆはゲート電極として機能する。

この半導体装置１０Ｆにおいても、第３半導体層７Ｆｂ、７Ｆｃによって、第２領域２Ｆｂ、２Ｆｃにおける２次元電子ガス２Ｆａｂ等のキャリア密度の、第２領域２Ｆｄの２次元電子ガス２Ｆａに対する低減が実現される。その結果、半導体装置１０Ｆは、オン抵抗の増加と耐圧の低下とが同時に抑制されたものとなっている。

ところで、上記各実施の形態において、電子供給層としての第２半導体層はたとえばＡｌＧａＮの混晶からなる。この電子供給層としての第２半導体層としては、疑似混晶構造で構成してもよい。疑似混晶構造は、たとえばＡｌＮ層／ＧａＮ層等の、異なる２つの組成の窒化物系半導体層を交互に複数層だけ積層してなる超格子構造によって実現できる。この場合の第２半導体層のバンドギャップは、たとえば積層方向における平均的なバンドギャップによって規定される値となる。尚、第２半導体層のＡｌ組成は、積層方向における平均的なＡｌ組成とする。また、電子供給層としての第２半導体層は、電子供給層内に２次元電子ガスが発生しない範囲で、組成の異なるＡｌＧａＮ層を複数層だけ積層してなる超格子構造で構成しても良い。この場合も第２半導体層のバンドギャップは、たとえば積層方向における平均的なバンドギャップによって規定される値となる。また、第２半導体層のＡｌ組成は、積層方向における平均的なＡｌ組成とする。

なお、２次元電子ガスのキャリア密度が低い領域を形成する方法としては、上記実施の形態で採用している各方法に限定されず、たとえば第１半導体層に、イオン注入法等にて２次元電子ガスを中和する不純物を導入する方法でもよい。

また、上記実施の形態２、５〜７では、第２領域上に第３半導体層が形成されており、第１領域上には第３半導体層が形成されていないが、第１領域上にも第３半導体層を形成してもよい。この場合、第２領域上における第３半導体層の厚さを、第１領域上における第３半導体層の厚さよりも厚くする。これによって、第１領域と第２領域とで所望のキャリア密度差を形成することができる。この場合、たとえば第２領域上における第３半導体層の厚さを５ｎｍ〜１００ｎｍとし、第１領域上における第３半導体層の厚さを、０ｎｍより大きく５ｎｍ以下とすればよい。

また、上記実施の形態では、第１半導体層は、少なくとも第１電極の第２電極側端部の直下において、第１電極から第２電極に向かう第１方向と交差する第２方向において、第１領域と、第１領域よりもキャリア密度が低い第２領域とを有しているが、さらに第１領域および第２領域のキャリア密度とは異なるキャリア密度を有する第３領域とを有していてもよい。また、上記実施の形態では、第１領域が１つ、第２領域が２つであるが、第１領域および第２領域、さらには第３領域の数は特に限定されない。さらには、上記実施の形態では、第１領域および第２領域のそれぞれではキャリア密度が一様であり、その境界ではステップ状のキャリア密度プロファイルとなっているが、領域の内部または境界において、連続的に変化するキャリア密度プロファイルとなっていてもよい。

また、上記実施の形態により本発明が限定されるものではない。上述した各構成要素を適宜組み合わせて構成したものも本発明に含まれる。また、さらなる効果や変形例は、当業者によって容易に導き出すことができる。よって、本発明のより広範な態様は、上記の実施の形態に限定されるものではなく、様々な変更が可能である。

１ 基体
２、２Ｆ 第１半導体層
２ａ、２ａｂ、２ａｃ、２Ｆａ、２Ｆａｂ ２次元電子ガス
２ｂ、２ｃ、２Ｆｂ、２Ｆｃ 第２領域
２ｄ、２Ｆｄ 第１領域
３、３Ｂ、３Ｃ、３Ｆ 第２半導体層
３Ｂｂ、３Ｂｃ リセス部
３Ｃｂ、３Ｃｃ 部分
４Ａａ、４Ｄａ、４Ｅａ、４Ｅｂ 、４Ｆａ、４Ｆｂ フィールドプレート部
４、４Ａ、４Ｂ、４Ｄ、４Ｅ、４Ｆ 第１電極
５ 第２電極
７ｂ、７ｃ、７Ｆｂ、７Ｆｃ 第３半導体層
８ 第３電極
９ ゲート絶縁膜
１０、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、１０Ｅ、１０Ｆ 半導体装置
Ｅ 電界
Ｒ リセス部
ｔ 厚さ
Ｗ 幅

Claims (13)

1. 基板上に形成された窒化物系半導体からなる第１半導体層と、
   前記第１半導体層の表面に形成され、前記第１半導体層よりもバンドギャップが広い窒化物系半導体からなる第２半導体層と、
   前記第２半導体層の表面に形成された絶縁体からなる保護膜と、
   前記第２半導体層上に形成された第１電極と、
   前記第２半導体層の表面に接触する第２電極と、
   を備え、前記第１半導体層の前記第２半導体層との界面にはキャリアが発生しており、
   前記第１半導体層は、少なくとも前記第１電極の前記第２電極側端部の直下において、前記第１電極から前記第２電極に向かう第１方向と交差する第２方向において、前記キャリアのキャリア密度が所定値である第１領域と該所定値よりも低い第２領域とを有することを特徴とする半導体装置。
2. 前記第２領域上の前記第２半導体層の表面に形成され、前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなる第３半導体層をさらに備えることを特徴とする請求項１に記載の半導体装置。
3. 前記第３半導体層の厚さが５ｎｍ〜１００ｎｍであることを特徴とする請求項２に記載の半導体装置。
4. 前記第１および第２領域上において前記第２半導体層の表面に形成され、前記第２半導体層よりもバンドギャップが狭い窒化物系半導体からなり、前記第２領域上における厚さが、前記第１領域上における厚さよりも厚い第３半導体層をさらに備えることを特徴とする請求項１に記載の半導体装置。
5. 前記第１領域上における前記第３半導体層の厚さが０ｎｍより大きく５ｎｍ以下であり、前記第２領域上における前記第３半導体層の厚さが５ｎｍ〜１００ｎｍであることを特徴とする請求項４に記載の半導体装置。
6. 前記第２領域上における前記第２半導体層の厚さが、前記第１領域上における前記第２半導体層の厚さよりも薄いことを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
7. 前記第２半導体層は、前記第２領域上におけるバンドギャップが、前記第１領域上におけるバンドギャップよりも狭いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
8. 前記第１領域は２つの前記第２領域の間に位置することを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
9. 前記第１領域の前記第２方向おける幅が０．１μｍ〜２μｍであることを特徴とする請求項８に記載の半導体装置。
10. 前記第１電極は前記第２半導体層とショットキー接触するアノード電極、ショットキーダイオードであることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
11. 前記第１電極はゲート電極であり、電界効果トランジスタであることを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
12. 前記第１電極は前記第２半導体層とショットキー接触していることを特徴とする請求項１１に記載の半導体装置。
13. 前記第１電極は前記第１半導体層とゲート絶縁膜を介して接触していることを特徴とする請求項１１に記載の半導体装置。

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