KR20180097546A - 반도체 소자 및 그것을 사용한 전기 기기 - Google Patents

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Abstract

이간되는 1 쌍의 오믹 전극 (20) 및 쇼트키 전극 (10) 과, 상기 오믹 전극 (20) 과 상기 쇼트키 전극 (10) 에 접하는 반도체층 (30) 을 갖고, 하기 식 (Ⅰ)
Figure pct00020

(식 중, n 은 상기 반도체층의 캐리어 농도 (㎝-3), ε 은 상기 반도체층의 유전율 (F/㎝), Ve 는 상기 오믹 전극과 상기 쇼트키 전극 사이의 순방향 실효 전압 (V), q 는 소전하 (C), L 은 상기 오믹 전극과 상기 쇼트키 전극 사이의 거리 (㎝) 이다) 을 만족하는 것을 특징으로 하는 반도체 소자 (1).

Description

반도체 소자 및 그것을 사용한 전기 기기
본 발명은, 반도체 소자, 그리고 그것을 사용한 쇼트키 배리어 다이오드, 정션 트랜지스터, 전자 회로 및 전기 기기에 관한 것이다.
대전류, 저소비 전력을 실현하는 파워 반도체 재료로서, Si 를 비롯하여 SiC, GaN 등의 신재료를 들 수 있다. 또, 산화갈륨, 다이아몬드도 차세대 재료로서 주목받고 있다. 한편으로, 이것들은 단결정에서의 이용을 기본으로 하고 있기 때문에, 이종 기판 상에서의 단결정 성장이 곤란하여, 기판의 선정이 제한되는 결점을 갖는다.
SiC 에 관해서는, 파워 반도체로서 바람직한 결정 구조는 4H-SiC 로 되고, 절연 파괴 전계로서 3 ㎹/㎝ 이상을 실현하고 있다. 그러나, 격자의 부정합이 크기 때문에, Si 상에 결함이 적은 단결정을 양호한 수율로 에피택셜 성장시키는 것은 곤란하다. 3C-SiC 이면, Si 웨이퍼에 미세 가공을 실시하거나, Si (211) 면을 사용함으로써 에피택셜 성장시킬 수 있지만, 밴드 갭이 좁아지기 때문에, 절연 파괴 전계는 1.2 ㎹/㎝ 에 머물고 있다. 또, GaN 도 4H-SiC 와 동일하게 절연 파괴 전계가 3 ㎹/㎝ 이상으로서, 양산을 위해 Si 상에 결정 성장시키는 시도가 이루어지고 있다. 그러나, Si 와 격자의 부정합의 면에서는 SiC 만큼은 아니기는 하지만, AlN 등의 버퍼층을 개재시키지 않으면 결정 성장이 곤란하고, 양산성에 과제가 있었다.
그래서, 특허문헌 1 과 같은 다결정 또는 아모르퍼스의 산화물 반도체를 사용한 이종 기판과의 정합을 도모한 파워 디바이스로의 전개가 실시되고 있다. 일반적으로 비특허문헌 1 에 기재되어 있는 바와 같이, 유니폴러의 파워 디바이스에서는, 최저 On 저항을 얻기 위해 하기 식의 관계가 성립하고, 내압 설계 및 반도체 재료종이 결정되면, 최적의 캐리어 농도가 결정된다. 그러나, 아모르퍼스 또는 다결정 반도체에서는 캐리어 농도의 제어가 곤란하였다.
Figure pct00001
(식 중, εS 는 재료의 유전율, EC 는 최대 절연 파괴 전계, q 는 소전하, BV 는 설계값인 내압, ND 는 캐리어 농도이다)
WO2015/025499A1
"Fundamentals of Power Semiconductor Devices", B. Jayant Baliga, Springer Science ＆ Business Media, 2010/04/02
본 발명의 목적은, 초기 캐리어 농도 제어를 필요로 하지 않는 고내압 또한 저저항의 반도체 소자를 제공하는 것이다.
본 발명자들은, 초기 캐리어의 농도 조정이 곤란하였던 과제에 대하여, 예의 연구의 결과, 반도체층과 전극이 소정의 관계식을 만족하면, 종래의 유니폴러 파워 디바이스에 관한 설계 지침과는 상이한 동작 원리에 의해, 캐리어 농도에 의존하지 않고 외인성 캐리어를 이용하여, 고내압 또한 저저항의 반도체 소자가 얻어지는 것을 알아내어, 본 발명을 완성시켰다.
본 발명에 의하면, 이하의 반도체 소자 등이 제공된다.
1. 이간되는 1 쌍의 오믹 전극 및 쇼트키 전극과,
상기 오믹 전극과 상기 쇼트키 전극에 접하는 반도체층을 갖고,
하기 식 (Ⅰ) 을 만족하는 것을 특징으로 하는 반도체 소자.
Figure pct00002
(식 중, n 은 상기 반도체층의 캐리어 농도 (㎝-3), ε 은 상기 반도체층의 유전율 (F/㎝), Ve 는 상기 오믹 전극과 상기 쇼트키 전극 사이의 순방향 실효 전압 (V), q 는 소전하 (C), L 은 상기 오믹 전극과 상기 쇼트키 전극 사이의 거리 (㎝) 이다)
2. 상기 반도체층이, 금속 산화물로 이루어지는 것을 특징으로 하는 1 에 기재된 반도체 소자.
3. 상기 금속 산화물이, In, Zn, Ga, Sn 및 Al 에서 선택되는 1 이상의 원소를 함유하는 것을 특징으로 하는 2 에 기재된 반도체 소자.
4. 상기 쇼트키 전극이, Pd, Mo, Pt, Ir, Ru, W, Cr, Re, Te, Mn, Os, Fe, Rh, Co 및 Ni 에서 선택되는 1 이상의 금속 또는 그 산화물을 포함하는 것을 특징으로 하는 1 ∼ 3 중 어느 하나에 기재된 반도체 소자.
5. 상기 오믹 전극이, Ti, Mo, Ag, In, Al, W, Co 및 Ni 에서 선택되는 1 이상의 금속 또는 그 화합물을 포함하는 것을 특징으로 하는 1 ∼ 4 중 어느 하나에 기재된 반도체 소자.
6. 상기 반도체층이, 아모르퍼스 또는 다결정을 포함하는 것을 특징으로 하는 1 ∼ 5 중 어느 하나에 기재된 반도체 소자.
7. 상기 반도체층의 특성 온도가, 1500 K 이하인 것을 특징으로 하는 1 ∼ 6 중 어느 하나에 기재된 반도체 소자.
8. 쇼트키 전극면의 외주부에서 오믹 전극면을 향하여 수선 (垂線) 을 그었을 때에, 상기 오믹 전극면이 상기 수선의 내측에 있는 것을 특징으로 하는 1 ∼ 7 중 어느 하나에 기재된 반도체 소자.
9. 내압이 0.5 ㎹/㎝ 이상인 것을 특징으로 하는 1 ∼ 8 중 어느 하나에 기재된 반도체 소자.
10. 상기 반도체층이, 상기 오믹 전극과 상기 쇼트키 전극 사이에 개재되는 것을 특징으로 하는 1 ∼ 9 중 어느 하나에 기재된 반도체 소자.
11. 추가로, 도전성 실리콘 기판을 갖고,
상기 오믹 전극 또는 상기 쇼트키 전극이 상기 도전성 실리콘 기판에 접하는 것을 특징으로 하는 10 에 기재된 반도체 소자.
12. 상기 반도체층의 일 표면 상에, 상기 오믹 전극과 상기 쇼트키 전극이 간격을 두고 존재하는 것을 특징으로 하는 1 ∼ 9 중 어느 하나에 기재된 반도체 소자.
13. 1 ∼ 12 중 어느 하나에 기재된 반도체 소자를 사용한 것을 특징으로 하는 쇼트키 배리어 다이오드.
14. 1 ∼ 12 중 어느 하나에 기재된 반도체 소자를 사용한 것을 특징으로 하는 정션 트랜지스터.
15. 1 ∼ 12 중 어느 하나에 기재된 반도체 소자, 13 에 기재된 쇼트키 배리어 다이오드 또는 14 에 기재된 정션 트랜지스터를 사용한 것을 특징으로 하는 전자 회로.
16. 15 에 기재된 전자 회로를 사용한 것을 특징으로 하는 전기 기기, 전자 기기, 차량, 또는 동력 기관.
본 발명에 의하면, 초기 캐리어 농도 제어를 필요로 하지 않는 고내압 또한 저저항의 반도체 소자를 제공할 수 있다.
도 1 은 본 발명의 일 실시형태인 반도체 소자의 개략 단면도이다.
도 2 는 본 발명의 다른 실시형태인 반도체 소자의 개략 단면도이다.
도 3 은 본 발명의 다른 실시형태인 반도체 소자의 개략 사시도이다.
도 4 는 본 발명의 다른 실시형태인 반도체 소자의 개략 사시도이다.
도 5 는 도 2 의 반도체 소자의 전극면을 설명하기 위한 도면이다.
본 발명의 반도체 소자는, 이간되는 1 쌍의 오믹 전극 및 쇼트키 전극과, 오믹 전극과 쇼트키 전극에 접하는 반도체층을 갖고, 하기 식 (Ⅰ) 을 만족한다.
Figure pct00003
(식 중, n 은 상기 반도체층의 캐리어 농도 (㎝-3), ε 은 상기 반도체층의 유전율 (F/㎝), Ve 는 상기 오믹 전극과 상기 쇼트키 전극 사이의 순방향 실효 전압 (V), q 는 소전하 (1.602 × 10-19 C), L 은 상기 오믹 전극과 상기 쇼트키 전극 사이의 거리 (㎝) 이다)
n 의 하한은 0 이어도 되지만, 바람직하게는 1 × 1010 이상이다.
보다 바람직하게는 이하의 식 (Ⅰ-1) 을 만족하고, 더욱 바람직하게는 이하의 식 (Ⅰ-2) 를 만족한다.
Figure pct00004
Figure pct00005
상기 식에 있어서, 캐리어 농도는 하기 식을 사용하여 CV (커패시턴스-볼티지) 측정에 의해 산출한다 (APPLIED PHYSICS LETTERS, 101, 113505 (2012) 참조).
Figure pct00006
A : 쇼트키 전극 및 오믹 전극이 중복되는 부분의 면적 (㎠)
C : 측정된 커패시턴스값 (F)
εs : 비유전율 (－)
ε0 : 진공의 유전율 (8.854 × 10-14 F/㎝)
Ndepl : 캐리어 농도 (㎝-3)
Vbi : 빌트인 전압 (V)
k : 볼츠만 정수 (定數) (8.617 × 10-5 eV/K)
T : 측정시의 샘플 온도 (K)
q : 소전하 (1.602 × 10-19 C)
V : 인가 전압 (V)
L 은 실시예에 기재된 방법으로 구할 수 있다.
Ve 는, 후술하는 바와 같이, 0.1 V 로 할 수 있다.
유전율 ε 에 관해서는, 반도체종의 조성 및 결정계가 결정되면, 문헌값의 비유전율을 이용하여, 비유전율 및 진공의 유전율의 곱으로부터 결정할 수 있다. 또, 문헌에서의 보고예가 적거나, 보고예에 의해 편차가 큰 경우, 실측할 수도 있다. 실측하는 경우, CV 측정의 막두께 의존성으로부터, 3 점 이상의 막두께 (L) 의 커패시턴스값을 측정하고, 종축에 C/A, 횡축에 1/L 을 플롯하면 그 기울기가 유전율 ε 이 되는 것을 이용하여 산출하는 것이 가능하다.
반도체 소자가 식 (Ⅰ) 을 만족하도록 되기 위해서는, 반도체층 중의 캐리어 농도를 저감시킨다. 구체적으로는, 반도체 중의 도펀트 농도를 저감시킨다. 예를 들어, 산화물 반도체와 같이, 반도체 중에 존재하는 수소 원자 또는 산소 결손이 도펀트로서 기능하는 반도체의 경우, 결함이 적고 막 밀도가 높은 막을 형성하는 것이 캐리어 농도 저감에 효과가 있다.
도 1 은 본 발명의 일 실시형태인 반도체 소자의 개략 단면도이다.
이 반도체 소자 (1) (종형) 는, 쇼트키 전극 (10), 반도체층 (30), 오믹 전극 (20) 을 이 순서로 갖는다. 또한, 쇼트키 전극 (10) 의 반도체층 (30) 측과 반대측에 도전성 기판 (40) 을 갖는다.
도 2 는 본 발명의 다른 실시형태인 반도체 소자의 개략 단면도이다.
이 반도체 소자 (2) (종형) 는, 쇼트키 전극 (10), 반도체층 (30), 오믹 전극 (20) 을 이 순서로 갖는다. 또한, 오믹 전극 (20) 의 반도체층 (30) 측과 반대측에 도전성 기판 (40) 을 갖는다. 또, 오믹 전극 (20) 의 양측에는 절연층 (50) 이 있고, 오믹 전극 (20) 과 양측의 절연층 (50) 으로 1 층을 형성하고 있다. 도 3 의 반도체 소자 (3) 는, 도 2 의 소자 (2) 와 오믹 전극 (20) 의 폭이 넓은 것만이 상이하다.
도 4 는 본 발명의 다른 실시형태인 반도체 소자의 개략 단면도이다.
이 반도체 소자 (4) (횡형) 는, 반도체층 (30) 의 대향하는 제 1 및 제 2 면 중, 제 1 면 상에 쇼트키 전극 (10) 과 오믹 전극 (20) 이 간격을 두고 배치되어 있다. 또한, 반도체층 (30) 의 제 2 면에 절연성 기판 (60) 을 갖는다.
상기 식 (Ⅰ) 을 만족하는 본 발명의 반도체 소자에서는, 반도체층의 초기 캐리어 농도가 작고, 외인성 캐리어가 전기 전도의 주 (主) 인자로서 기능한다. 반도체층은 트랩 밀도가 작고, 외인성 캐리어의 전도를 방해하지 않는다.
또한, 특허문헌 1 에서는, 하기 식의 관계에 있고, 종래의 유니폴러 파워 디바이스의 캐리어 농도 설계 지침에 기초하고 있어, 캐리어 농도의 제어성에 문제가 있었다.
Figure pct00007
(식 중, n, ε, Ve, q 및 L 은 식 (Ⅰ) 과 동일하다)
본 발명의 반도체 소자는, 역방향 누설 전류가 작고, 순방향 On 저항이 낮아, 대전류를 취출할 수 있다. 또, 도전성 기판으로서 염가의 실리콘 기판이나 금속 기판을 사용해도, 양호한 정류 특성을 발현한다. 또한, 산화물 반도체층을 스퍼터 등의 생산성이 우수한 방식으로 제막해도, 양호한 정류 특성을 발현한다. 본 발명의 반도체 소자는, 특히 종형 쇼트키 배리어 다이오드 용도에 우수하다.
＜식 (Ⅰ) 에 대해＞
일반적으로 캐리어가 존재하지 않는 절연체에 있어서 하기 식 (1) 이 성립한다.
Jins ＝ (9/8)με(V2/L3) (1)
Jins : 전류 밀도 (A/㎠)
μ : 이동도 (㎠/V·s)
ε : 물질의 유전율 (F/㎝)
V : 인가 전압 (V)
L : 전류가 흐르는 영역의 두께 (㎝).
한편으로, 캐리어가 존재하는 도전체에 관해서는 하기 식 (2) 가 성립한다.
Johm ＝ qnμ(V/L) (2)
Johm : 전류 밀도 (A/㎠)
q : 소전하 (1.602 × 10-19 C)
n : 캐리어 농도 (㎝-3)
μ : 이동도 (㎠/V·s)
V : 인가 전압 (V)
L : 전류가 흐르는 영역의 두께 (㎝).
Jins ＝ Johm 이 되는 조건에 있어서는, 하기 식 (3) 이 성립한다.
Figure pct00008
(식 중, n, ε, V, q 및 L 은 식 (1), (2) 와 동일하다)
따라서, 하기 식 (4) 가 성립하는 경우, Jins ＞ Johm 이 되어 절연성 전도의 기여가 큰 것을 의미한다. 즉, 외인성 캐리어가 전기 전도의 주인자로서 기능하는 것을 의미한다.
Figure pct00009
(식 중, n, ε, V, q 및 L 은 식 (1), (2) 와 동일하다)
유니폴러에서 정류 특성을 나타내는, 쇼트키 배리어 다이오드, 접합형 전계 효과 트랜지스터 (JFET), 금속 산화막 반도체 전계 효과 트랜지스터 (MOSFET) 에 있어서는, 드리프트 영역이 존재하고, 일반적으로는, 드리프트 영역에 있어서 상기 식 (2) 의 관계가 성립되고 있다. 이 경우, 인가 전압 V 는 드리프트층에 인가되는 전압을 의미한다. 상기 식 (Ⅰ) 에 있어서 Ve 를 순방향 실효 전압으로 정의하는데, 이것은 실제의 디바이스 구성을 생각한 경우, 인가 전압 V 에 대하여, 밴드 벤딩을 해소하기 위한 빌트인 전압 Vbi 등의 기여를 제외한 드리프트층으로의 실효적인 전압을 의미한다.
쇼트키 배리어 다이오드, 접합형 전계 효과 트랜지스터 (JFET), 금속 산화막 반도체 전계 효과 트랜지스터 (MOSFET) 등의 디바이스에 있어서, 반도체층 사이에 1 쌍의 오믹 전극 및 쇼트키 전극을 갖고, 상기 식 (Ⅰ) 이 성립되고 있으면, 외인성 캐리어가 전기 전도의 주인자로서 기능한다.
유전율 ε 은, 반도체의 비유전율 εr 과 진공의 유전율 ε0 (8.854 × 10-14 (8.854E-14) [F/㎝]) 의 곱이다. εr 은 재료에 따라 상이한 파라미터이지만, 바람직하게는 3 ∼ 20, 보다 바람직하게는 5 ∼ 16, 더욱 바람직하게는 9 ∼ 13 이다. 비유전율이 지나치게 낮으면, 외인성 캐리어의 주입이 적어져, 고전류가 얻어지지 않을 우려가 있다. 비유전율이 지나치게 크면, 기생 용량의 증가나 전류 특성에 히스테리시스가 발생할 우려가 있다.
순방향 실효 전압 Ve 에 관해서는, 실제의 순방향 특성 사용시의 유니폴러 디바이스로의 인가 전압이 통상적으로 0.5 V ∼ 1.5 V 정도이며, 빌트인 전압 Vbi 가 통상적으로 0.7 ∼ 1.3 V 정도인 것을 고려하면, Ve 는 0.1 V 정도로 간주할 수 있다. 소전하의 값은 1.602 × 10-19 C/개이므로, εr 을 10 으로 가정하면, 식 (Ⅰ) 을 감안하여, 캐리어 농도 n 의 상한값은, 반도체층의 1 쌍의 오믹 전극 및 쇼트키 전극의 간격 L 로 결정되며, 표 1 과 같이 된다.
[표 1]
Figure pct00010
L 은, 바람직하게는 10 ㎚ ＜ L ＜ 100000 ㎚, 보다 바람직하게는 20 ㎚ ＜ L ＜ 10000 ㎚, 더욱 바람직하게는 30 ㎚ ＜ L ＜ 1000 ㎚, 가장 바람직하게는 50 ㎚ ＜ L ＜ 300 ㎚ 이다. 전극 간 간격 L 이 지나치게 짧으면, 내압의 관점에서 문제가 발생할 우려가 있고, L 이 지나치게 크면 전류값의 저하 또는 종형 소자에서는 반도체층의 막두께가 증가하여 성막에 시간이 걸릴 우려가 있다.
L 과 n 은, 바람직하게는 하기 식 (Ⅰ-a), 보다 바람직하게는 하기 식 (Ⅰ-b), 더욱 바람직하게는 하기 식 (Ⅰ-c), 특히 바람직하게는 하기 식 (Ⅰ-d) 에 나타내는 관계를 만족한다.
Figure pct00011
(식 중, n, ε, Ve, q 및 L 은 식 (Ⅰ) 과 동일하다)
n 이 지나치게 낮으면, 반도체층 내부에 존재하는 트랩이 영향을 주어 확산 전류의 기여가 커지고, 전류 특성이 열화될 우려가 있다. 한편, n 이 식 (Ⅰ) 의 εVe/qL2 이상이 되면, 드리프트 전류의 기여가 커지고, 종래의 동작 특성에 가까워져 본 발명의 효과가 잘 발생하지 않는다.
＜반도체 소자의 내압＞
본 발명의 반도체 소자는, 반도체층 사이에 1 쌍의 오믹 전극 및 쇼트키 전극을 갖는다. 종래의 파워 디바이스와 비교하여, 설계 캐리어 농도가 낮아졌기 때문에, 내압 VBD 의 설계가, VBD ∼ EcL/2 였던 것에 대하여, VBD ∼ EcL 이 되어, 동일 L 대비에서 2 배 정도의 내압 향상을 기대할 수 있다. 여기서, Ec 는 최대 절연 파괴 전계이고, L 은 전극 간 길이이다.
또, 종래의 파워 디바이스에서는, 초기 캐리어 농도가 높기 때문에, 역바이어스를 인가하였을 때의 리크 전류가 크고, 쇼트키 전극면의 외주부 (측면) 에서 오믹 전극면을 향하여 수선을 그었을 때에 오믹 전극면이 쇼트키면으로부터의 수선에 내포되는 소자 구성을 취하는 것이 곤란하였다. 본 발명에서는, 반도체층 중의 초기 캐리어 농도가 낮아, 순방향 전압 인가시에는 외인성 캐리어가, 쇼트키 전극면의 외주부에서 오믹면을 향하여 수선을 그었을 때에 오믹 전극면이 쇼트키면으로부터의 수선에 내포되는 범위 내만 주입된다. 한편으로, 역바이어스 인가시에는 반도체층의 전체에 걸쳐서 캐리어가 존재하지 않기 때문에, 돌아 들어가는 것에 의한 리크 전류의 영향이 적다.
도 5 는 도 2 의 반도체 소자의 전극면을 설명하기 위한 도면이다. 도 5 에 있어서, 쇼트키 전극면의 외주부는 부호 12 로 나타내는 부분이고, 오믹 전극면은 부호 22 로 나타내는 부분이다. 쇼트키 전극면의 외주부 (12) 에서 오믹 전극면 (22) 을 향하여 그은 수선은 부호 A 로 나타낸다.
종형의 파워 디바이스에서는, 반도체층 하부가 오믹 전극으로 되어 있는 것이 일반적이지만, 오믹 전극이 쇼트키 전극으로부터의 수선의 내측에 있을 때, 반도체층 하부에 용이하게 쇼트키 전극을 사용하는 것이 가능해진다. 또, 통상적인 파워 디바이스에서는 가드 링 등의 전계 완화 구조를 사용하여 역방향 리크 전류의 저감을 도모하고 있는 것이 알려져 있는데, 이와 같은 구성에 의해 프로세스 디메리트가 되었던 이들 전계 완화 구조를 생략 혹은 삭감하는 것이 가능하다.
외인성 캐리어가 지배적인 유니폴러의 파워 디바이스에서는, 전술한 바와 같이 내압은 VBD ∼ EcL 이 되기 때문에, 전극 간 길이 L 과 내압 VBD 의 측정 결과로부터 절연 파괴 전계를 용이하게 결정할 수 있다. 여기서 L 당의 내압이 절연 파괴 전계에 상당한다. 막두께당의 내압이 높으면, 동일 내압 소자를 설계하는 데에 있어서 L 을 작게 할 수 있으므로 외인성 캐리어의 주입이 증가하고, 보다 저저항의 소자를 제공할 수 있다. L 당의 내압에 관하여, 바람직하게는 0.5 ㎹/㎝ 이상, 보다 바람직하게는 0.8 ㎹/㎝ 이상, 더욱 바람직하게는 1.0 ㎹/㎝ 이상, 특히 바람직하게는 3.0 ㎹/㎝ 이상이다. L 당의 내압은, 브레이크다운 전압 (V) 을 측정하고, L 의 길이로 나눔으로써 구할 수 있다. 예를 들어, 쇼트키 배리어 다이오드의 경우, 역방향 전압을 소인 (掃引) 한 경우, 1 × 10-3 A 의 전류값에 도달한 최초의 전압값을 브레이크다운 전압으로 정의한다.
또, L 당의 내압은 반도체층의 재료 선택에 의해 조정할 수 있다. 본 발명에 있어서, 반도체층의 재료가 밴드 갭 1 eV 이상 또한 아모르퍼스 또는 다결정을 포함하는 반도체층일 때, 0.5 ㎹/㎝ 이상이 될 수 있다. 밴드 갭 2 eV 이상의 재료일 때 1.0 ㎹/㎝ 이상이 되고, 밴드 갭 2 eV 이상 또한 아모르퍼스 또는 다결정을 포함하는 반도체층일 때, 3.0 ㎹/㎝ 이상이 될 수 있다.
＜특성 온도＞
특성 온도는 아모르퍼스나 다결정체에 특유의 전도대 하단의 스커트부 준위의 특징을 나타내는 파라미터이며, 전도대 하단에 스커트부 준위를 갖는 외인성 캐리어가 지배적인 반도체에 관해서는, 하기 식 (5) 의 특성에 따른다.
Figure pct00012
J : 전류 밀도 (A/㎠)
u : 이동도 (㎠/V·s)
Nc : 반도체의 유효 상태 밀도 (㎝-3)
Nt : 전도대 하단부에 있어서의 스커트부 준위 밀도 (㎝-3)
ε : 물질의 유전율 (F/㎝)
V : 인가 전압 (V)
L : 전류가 흐르는 영역의 두께 (㎝)
e : 소전하 (1.602 × 10-19 C)
l : Tc/T
Tc : 특성 온도 (K)
T : 실 (實) 온도 (K)
특성 온도 Tc 는, Tc ＞ T 가 되는 파라미터이며, 스커트부 준위수가 많아, 트랩에 의해 주입된 외인성 캐리어의 전도가 방해되는 경우, 큰 값이 된다. 전류-전압 측정을 실시하여, Log (J)-Log (V) 의 그래프의 기울기가 l ＋ 1 인 것을 식 (5) 로부터 알 수 있으므로, 기울기로부터 l 을 구하여 Tc 를 산출한다. 단, 어느 연속된 범위의 인가 전압에 대하여 Tc 의 값이 일정한 것이, 반도체층이 스커트부 준위를 갖는 지표가 된다. Tc ＜ 1500 K 인 것이 바람직하고, 보다 바람직하게는 Tc ＜ 900 K, 더욱 바람직하게는 Tc ＜ 600 K 이다. Tc 의 값이 크면 스커트부 준위에 트랩되는 외인성 캐리어수가 증가하여, 디바이스 특성이 고저항화될 우려가 있다.
특성 온도는 전류-전압 측정을 실시하여, Log (J)-Log (V) 의 그래프의 기울기로부터 구할 수 있다. 특성 온도는 아모르퍼스 또는 다결정 반도체에 있어서 원자 구조의 단거리 질서성을 향상시킴으로써 저감시킬 수 있다. 예를 들어, 아모르퍼스 금속 산화물 반도체의 경우, 밀도가 낮은 막에서는 단거리 질서성이 낮아, 특성 온도가 높아지는 경향이 있다. 스퍼터링에 의해 성막된 아모르퍼스 금속 산화물 반도체에 있어서 밀도와 성막 조건에는 관계성이 확인된다. 타깃-기판 거리가 가까울수록, 스퍼터링 압력이 낮을수록, 성막시의 기판 온도가 높을수록 혹은 성막 후의 어닐 온도가 높을수록, 또는 스퍼터링 성막시의 타깃에 대한 인가 전압이 높을수록, 고밀도의 막이 형성되기 쉽다. 또 스퍼터링 성막시에 스퍼터링 가스로서 H2 또는 H2O 를 0.1 ∼ 10 체적％ 첨가하면 고밀도의 막이 얻어지기 쉽다. 아모르퍼스 또는 다결정 반도체층이 In, Zn, Ga 및 Sn 에서 선택되는 1 이상의 원소를 함유하는 금속 산화물 반도체이면, 대상성이 높은 s 궤도를 이용할 수 있기 때문에, 주기 포텐셜의 흐트러짐의 영향을 잘 받지 않고, 특성 온도가 낮아지기 쉽다.
＜드리프트층의 적층화 (종형의 소자 한정)＞
하기 식 (6) 이 되는 캐리어 농도 nL 이 낮은 반도체층 (L1, L2, … Ln) (nL 및 Ln 은 쇼트키 전극에서 오믹 전극을 향하여 세었을 때에 n 번째에 위치하는 캐리어 농도가 낮은 층의 캐리어 농도 및 막두께를 나타낸다) 과 캐리어 농도 nh 가 높은 반도체층 (d1, d2, … dn-1) (nh 및 dn 은 쇼트키 전극에서 오믹 전극을 향하여 세었을 때에 n 번째에 위치하는 캐리어 농도가 높은 층의 캐리어 농도 및 막두께를 나타낸다) 으로 드리프트층에 반복 구조를 갖는 반도체 소자 (종형) 를 얻을 수 있다.
Figure pct00013
(식 중, nL 은 쇼트키 전극에서 오믹 전극을 향하여 세었을 때에 n 번째에 위치하는 캐리어 농도가 낮은 층의 캐리어 농도를 나타내고, ε 은 n 번째의 캐리어 농도가 낮은 반도체층의 유전율을 나타내고, Ve 는 n 번째의 캐리어 농도가 낮은 반도체층에 인가되는 실효 전압 (Ve ＝ 0.1 V 로 해도 된다) 을 나타내고, q 는 소전하를 나타내고, Ln 은 n 번째의 캐리어 농도가 낮은 반도체층의 막두께를 나타낸다)
단층의 드리프트 구성보다, 적층화함으로써 내압의 향상 및 저항값의 감소를 기대할 수 있다. 이 경우, Ln 은, 바람직하게는 10 ㎚ ＜ Ln ＜ 1000 ㎚, 보다 바람직하게는 20 ㎚ ＜ Ln ＜ 300 ㎚, 더욱 바람직하게는 30 ㎚ ＜ Ln ＜ 200 ㎚, 특히 바람직하게는 30 ㎚ ＜ Ln ＜ 100 ㎚ 이다. Ln 이 지나치게 짧으면 편차가 커지고, Ln 이 지나치게 길면 저항값이 높아질 우려가 있다. 또, dn 은, 바람직하게는 3 ㎚ ＜ dn ＜ 30 ㎚, 보다 바람직하게는 5 ㎚ ＜ dn ＜ 10 ㎚ 이다. dn 이 지나치게 길면, 역바이어스 인가시에 공핍층이 쇼트키 전극에서 오믹 전극까지의 전역에 확산되지 않아 내압의 관점에서 문제가 발생할 우려가 있다. dn 이 지나치게 짧으면, Ln 과 Ln＋1 의 칸막이층으로서의 역할을 하지 않아 적층 구성으로서 기능하지 않을 우려가 있다. nh 는, 바람직하게는 하기 식 (6-a), 보다 바람직하게는 하기 식 (6-b), 더욱 바람직하게는 하기 식 (6-c) 이다.
Figure pct00014
(식 중, ε 은 n 번째의 캐리어 농도가 높은 반도체층의 유전율을 나타내고, Ve 는 n 번째의 캐리어 농도가 높은 반도체층에 인가되는 실효 전압 (Ve ＝ 0.1 V 로 해도 된다) 을 나타내고, q 는 소전하를 나타내고, dn 은 n 번째의 캐리어 농도가 높은 반도체층의 막두께를 나타낸다)
nh 가 지나치게 크면, 캐리어 농도가 높은 반도체층에서 역바이어스 인가시의 공핍층의 퍼짐이 억제되어 내압의 유지가 곤란해질 우려가 있다. nh 가 지나치게 작으면, 순방향 인가시에 캐리어 농도가 높은 층에도 외인성 캐리어의 주입이 필요해지고, 결과적으로 복수의 캐리어 농도가 낮은 반도체층이 하나의 캐리어 농도가 낮은 층으로서 작용하여 저항값이 높아질 우려가 있다.
쇼트키 전극에 접하는 것은 캐리어 농도가 낮은 층이 바람직하다.
＜반도체 소자의 직렬 연결＞
종래의 유니폴러 파워 디바이스의 내압 설계에서는, 정격 내압의 전압이 인가되었을 때에 쇼트키 메탈측의 반도체 계면의 전계 강도가 절연 파괴 전계 부근에 도달하고 있어, 반도체 소자의 연결이 곤란하였다. 예를 들어, 쇼트키 배리어 다이오드의 경우, 600 V 내압의 소자를 복수 직렬로 연결해도 600 V 이상의 내압을 얻는 것은 곤란하였다. 본 발명의 초기 캐리어 농도가 낮고 외부 주입 캐리어를 사용하는 반도체 소자 (파워 디바이스) 에서는, 복수 직렬로 접속시킨 경우, 연결된 개수만큼 내압이 정격 내압의 곱으로 증가한다. 따라서, 용이하게 원하는 내압의 소자를 제공할 수 있다.
＜반도체 소자의 구성층＞
(1) 반도체층
반도체층은, 특별히 한정되지 않지만, 다결정 또는 아모르퍼스로 구성되는 것이 바람직하다. 또, 금속 산화물 반도체로 구성되는 것이 바람직하고, In, Zn, Ga, Sn 및 Al 에서 선택되는 1 이상의 원소를 함유하는 금속 산화물 반도체로 구성되는 것이 보다 바람직하다. 아모르퍼스이면, 대면적 균일성이 우수하고, 역바이어스 인가시의 임팩트 이온화를 저감시켜 내압 향상에 효과가 있다. 다결정이면, 대면적 균일성 또한 전도 특성이 양호하다. 반도체층을 금속 산화물 반도체로 제조할 때에는, 소결체 스퍼터링 타깃을 사용한 대면적성이 우수한 성막 방법을 채용할 수 있다. 반도체층에 In, Zn, Ga, Sn 및 Al 에서 선택되는 1 이상의 원소를 함유하는 금속 산화물 반도체를 이용함으로써, 금속 원소의 s 궤도의 전도 특성을 이용할 수 있기 때문에 아모르퍼스, 다결정으로 되어도, 궤도가 중첩되어, 전도 특성이 우수한 반도체층이 된다.
금속 산화물 반도체는, 1 또는 2 이상의 금속 산화물을 함유할 수 있다. 금속 산화물로서, In, Sn, Ge, Ti, Zn, Y, Sm, Ce, Nd, Ga 또는 Al 의 산화물 등을 들 수 있다. In, Zn, Ga 및 Sn 에서 선택되는 1 이상의 원소로 구성되는 것이 바람직하다.
금속 산화물 반도체의 금속은, 본질적으로, In, Sn, Ge, Ti, Zn, Y, Sm, Ce, Nd, Ga 및 Al 에서 선택되는 1 이상으로 이루어져도 된다. 또, 금속의 예를 들어, 95 원자％ 이상, 98 원자％ 이상, 또는 99 원자％ 이상이, In, Sn, Ge, Ti, Zn, Y, Sm, Ce, Nd, Ga 및 Al 에서 선택되는 1 이상이어도 된다.
금속 산화물 반도체를 구성하는 금속 산화물은, 하기 식 (A) ∼ (C) 의 원자비를 만족하면 바람직하다. 이와 같은 조성이면, 고내압, 저 On 저항으로 할 수 있다.
0 ≤ x/(x ＋ y ＋ z) ≤ 0.8 (A)
0 ≤ y/(x ＋ y ＋ z) ≤ 0.8 (B)
0 ≤ z/(x ＋ y ＋ z) ≤ 1.0 (C)
(식 중, x 는 In, Sn, Ge 및 Ti 에서 선택되는 1 종 이상의 원소의 원자수를 나타내고,
y 는 Zn, Y, Sm, Ce 및 Nd 에서 선택되는 1 종 이상의 원소의 원자수를 나타내고,
z 는 Ga 및 Al 에서 선택되는 1 종 이상의 원자수를 나타낸다)
x 가 0.8 을 초과하면, x 가 In 또는 Sn 인 경우에는, 금속 산화물의 절연성이 낮아지고, 쇼트키 접합이 잘 얻어지지 않게 될 우려가 있으며, x 가 Ge 또는 Ti 인 경우에는, 금속 산화물의 절연성이 높아지고, 옴 손실에 의한 발열의 원인이 될 우려가 있다.
보다 바람직하게는, 상기 조성 (A) ∼ (C) 는, 각각 하기 식 (A-1) ∼ (C-1) 이다.
0 ≤ x/(x ＋ y ＋ z) ≤ 0.7 (A-1)
0 ≤ y/(x ＋ y ＋ z) ≤ 0.8 (B-1)
z 가 Ga 일 때 : 0.02 ≤ z/(x ＋ y ＋ z) ≤ 1.0
z 가 Al 일 때 : 0.005 ≤ z/(x ＋ y ＋ z) ≤ 0.5 (C-1)
(식 중, x, y 및 z 는 상기 식 (A) ∼ (C) 와 동일하다)
z 가 Ga 일 때, 0.02 를 하회하면, 금속 산화물 중의 산소가 탈리되기 쉬워지고, 전기적 특성이 불균일해질 우려가 있다.
더욱 바람직하게는, 상기 조성 (A) ∼ (C) 는, 각각 하기 식 (A-2) ∼ (C-2) 이다.
0.1 ≤ x/(x ＋ y ＋ z) ≤ 0.5 (A-2)
0.1 ≤ y/(x ＋ y ＋ z) ≤ 0.5 (B-2)
0.03 ≤ z/(x ＋ y ＋ z) ≤ 0.5 (C-2)
(식 중, x 및 y 는 상기 식 (A) ∼ (C) 와 동일하고, z 는 Ga 이다)
또, 상기 조성 (A) 및 (C) 는, 바람직하게는 각각 하기 식 (A-3) 및 (C-3) 이다.
0 ≤ x/(x ＋ y ＋ z) ≤ 0.25 (A-3)
0.3 ≤ z/(x ＋ y ＋ z) ≤ 1.0 (C-3)
(식 중, x, y 및 z 는 상기 식 (A), (C) 와 동일하다)
금속 산화물 반도체층을 구성하는 금속 산화물은, 비정질이어도 되고 결정질이어도 되며, 결정은 미결정이어도 되고 단결정이어도 된다. 바람직하게는, 금속 산화물은 비정질 또는 미결정이다. 금속 산화물을 단결정으로 할 때에는, 종결정을 기점으로 하여 결정 성장시키거나, MBE (분자선 에피택시) 나 PLD (펄스 레이저 퇴적) 등의 방법을 사용한다. SiO2 표면이나 금속 표면 상에서 결정 성장시키면, 결정 결함이 발생하기 쉽고, 종방향으로 전기를 흐르게 하는 디바이스로서 사용하였을 때에 이 결정 결함이 문제의 원인이 될 우려가 있다. SiO2 표면이나 금속 표면 상에서 결정 성장시키는 경우에는, 입경이 지나치게 커지지 않도록 가열 온도, 시간 등을 적절히 조정한다.
한편, 비정질의 경우, 미결합손이 존재해도 결정 결함으로서 존재하지 않기 때문에, 전기 특성의 불균일이나 대폭적인 특성 열화를 완화시킬 수 있다. 또한 금속 산화물은 Si 반도체 등의 공유 결합과 달리 이온 결합성이 강하기 때문에, 미결합손에 의해 생성되는 준위는 도전대나 충만체에 가깝다. 따라서, 금속 산화물은, Si 나 SiC 등과 비교하여, 구조에 따른 이동도 등의 전기 특성의 차가 작다. 금속 산화물의 이와 같은 성질을 적극적으로 이용하면, 단결정에 상관없이도, 고내압이고 신뢰성이 높은 대전류 다이오드나 스위칭 소자를 높은 수율로 제공할 수 있다.
여기서,「비정질」이란, 금속 산화물층의 막두께 방향의 단면을 취득하고, 투과 전자 현미경 등의 전자선 회절 수법에 의해 평가한 경우에 명료한 회절 스폿이 얻어지지 않는 것임을 말한다. 전자선의 조사 에어리어 10 ㎚ 정도의 브로드한 영역으로부터, 회절 이미지를 취득하는 것이 바람직하다. 명료한 스폿이란 대칭성을 갖는 회절점이 회절 이미지로부터 관찰되는 것을 의미한다.
또,「비정질」은 일부에 결정화나 미결정화된 부분이 있는 경우도 포함한다. 일부 결정화된 부분에 전자선을 조사하면, 회절 이미지가 확인되는 경우가 있다.
「미결정 구조」란, 결정 입경의 사이즈가 서브미크론 이하이며, 명해한 입계가 존재하지 않는 것을 말한다.
「다결정」이란, 결정 입경의 사이즈가 미크론 사이즈를 초과하며, 명해한 입계가 존재하는 것을 말한다.
금속 산화물 반도체층을 구성하는 각 층의 캐리어 농도는, 통상적으로 1 × 1011 ∼ 1 × 1018 ㎝-3 이며, 예를 들어 1 × 1013 ∼ 1 × 1018 ㎝-3 이다. 캐리어 농도는, 예를 들어 CV 측정에 의해 구할 수 있다.
다이오드에 요구되는 성질에는, 고속 스위칭이나 고내압, 저 On 저항이 있는데, 금속 산화물을 사용한 반도체 소자를 사용하면 이들 특성을 양립시킬 수 있다. 금속 산화물은 원래 밴드 갭이 넓고, 고내압이기 때문이다. 또, 산소 결손에 의해 n 형이 되기 쉽고, p 형이 잘 생성되지 않는 점도 고속 스위칭에 적합하다.
On 저항을 낮추려면 이동도를 높이기 위해 결정화시키면 되는데, 결정 입계가 생성되지 않을 정도에 그치는 것이 바람직하다. 결정 입계에는 종종 포어가 존재하여, 전계가 가해졌을 때에 분극이 발생하고, 이 분극이 내압 성능을 저하시킬 우려가 있다. 내전압의 저하가 현저한 경우에는, 비정질인 채로 사용하는 편이 바람직하다. 비정질로서 사용하는 경우에는, 금속 산화물층을 형성하는 원소의 종류에 따라 상이하기도 하지만, 가열 처리 조건을 예를 들어 500 ℃ 이하, 1 시간 이내로 설정하면 된다. 500 ℃ 이하의 저온에서 가열함으로써, 안정적인 비정질 상태를 얻을 수 있다.
반도체층의 막두께는 한정되지 않지만, 통상적으로 100 ∼ 8000 ㎚ 이다.
(2) 쇼트키 전극
쇼트키 전극을 구성하는 금속은, 특별히 한정되지 않지만, 바람직하게는 Pd, Mo, Pt, Ir, Ru, Ni, W, Cr, Re, Te, Mn, Os, Fe, Rh 및 Co 에서 선택되는 1 이상의 금속 (합금을 포함한다) 또는 이 금속의 산화물이고, 보다 바람직하게는 Pd, Pt, Ir 및 Ru 에서 선택되는 1 이상의 금속 (합금을 포함한다) 또는 이 금속의 산화물이다.
또, 전술한 산화물 반도체층의 내압층과 양호한 쇼트키 접촉을 형성하는 금속 또는 금속 산화물이 바람직하다. 보다 바람직하게는, 산화물 반도체와의 조합에 있어서, 높은 쇼트키 장벽을 형성하는 Pd 산화물, Pt 산화물, Ir 산화물, Ru 산화물이다.
이들 산화물은, 일반적으로는 산화의 상태에 따라 반도체나 절연체를 형성하는 경우가 있지만, 조성이나 제막 조건을 선택함으로써 고캐리어 밀도의 금속 상태를 유지하고, 산화물 반도체와의 접촉으로, 양호한 쇼트키 접촉을 형성하는 것이 가능하다. 산화물이 양호한 쇼트키 전극을 형성하기 위해서는, 바람직하게는, 쇼트키 전극의 캐리어 농도는 1018 ㎝-3 이상인 것이 바람직하다. 1018 ㎝-3 미만이면, 산화물 반도체층과의 접촉은 p-n 접합이 되어, 고속 응답 등의 쇼트키 다이오드의 특장이 저해되는 경우가 있다. 캐리어 농도는, 예를 들어 홀 측정 등으로 구할 수 있다.
금속 산화물층을 얻기 위한 제조 방법으로는 특별히 한정되지 않지만, 산소 함입 분위기하에서, 당해 금속 타깃의 반응성 스퍼터를 실시하는 방법을 바람직하게 사용할 수 있다.
쇼트키 전극의 두께는 통상적으로 2 ㎚ ∼ 500 ㎚, 바람직하게는 5 ㎚ ∼ 200 ㎚ 이다. 지나치게 얇으면 접촉하는 금속에 의해 영향을 받아 순방향 바이어스시의 On 저항이 증가할 우려가 있다. 지나치게 두꺼우면 자체의 저항으로, 역시 순방향 바이어스시의 On 저항이 증가하거나, 쇼트키 계면의 평탄성이 나빠져, 내전압성이 저하될 우려가 있다.
쇼트키 전극은, 기판이나 전류 취출 전극과의 접촉 저항의 저감이나, 밀착성을 향상시키기 위해, 반도체층과 접하는 측의 반대측에, 복수의 조성이 상이한 금속이나 금속 산화물로 이루어지는 층을 적층시킬 수 있다.
(3) 오믹 전극
오믹 전극의 재료는, 반도체층과 양호한 오믹 접속이 가능하면 특별히 한정되지 않지만, 바람직하게는 Ti, Mo, Ag, In, Al, W, Co 및 Ni 에서 선택되는 1 이상의 금속 (합금을 포함한다) 또는 그 화합물 (산화물 등) 이고, 보다 바람직하게는 Mo, Ti, Au, Ag 및 Al 에서 선택되는 1 이상의 금속 (합금을 포함한다) 또는 그 화합물이다. 또, 오믹 전극을 복수의 층으로 구성할 수도 있다. 예를 들어, 반도체층에 접하는 쪽에 Mo 전극층을 사용하고, 대전류를 취출하기 위해, 추가로 Au 나 Al 등의 금속층을 두껍게 적층시켜, 이 층을 와이어 본딩의 토대로 할 수 있다.
오믹 전극의 두께는 통상적으로 10 ㎚ ∼ 5 ㎛ 이다.
(4) 제막 방법
각 층의 제막 방법은 특별히 한정되지 않지만, 열 CVD 법, CAT-CVD 법, 광 CVD 법, 미스트 CVD 법, MO-CVD 법, 플라즈마 CVD 법 등의 CVD 법, MBE, ALD 등의 원자 레벨 제어의 제막 방법, 이온 플레이팅, 이온 빔 스퍼터링, 마그네트론 스퍼터링 등의 PVD 법, 닥터 블레이드법, 사출법, 압출법, 열간 가압법, 졸겔법, 에어로졸 디포지션법 등의 종래 공지된 세라믹스 공정을 사용하는 방법, 도포법, 스핀 코트법, 인쇄법, 스프레이법, 전착법, 도금법, 미셀 전해법 등의 습식법 등을 사용할 수 있다.
반도체층의 성막 방법은, 금속 산화물 반도체를 선택하는 경우, 스퍼터링이 바람직하다. 성막 가스는, 희가스, 산소, 수소, 물 중에서 적어도 1 종류 이상을 선택하는 것이 바람직하다. 스퍼터링 타깃과 기판 거리 (TS 간격) 는 바람직하게는 10 ㎜ ∼ 200 ㎜ 이다. TS 간격이 지나치게 짧으면 방전이 불가능할 우려가 있다. TS 간격이 지나치게 긴 경우, 반도체의 막질이 성기게 되고, 특성 온도가 큰 막이 될 가능성이 있다.
(5) 기판
반도체 소자의 기판은 특별히 한정되지 않고 공지된 것을 사용할 수 있다. 기판으로는, 도전성 기판, 반도체 기판, 절연성 기판 등을 들 수 있다.
종형 반도체 소자에서는, 도 1, 2 에 나타내는 바와 같이, 도전성 기판을 사용할 수 있다. 도전성 기판은, 쇼트키 전극 또는 오믹 전극과 접촉시켜 배치할 수 있다. 도전성 기판으로서, 실리콘 단결정 기판, 실리콘 다결정 기판, 실리콘 결정 기판 등, 종래 공지된 표면 평활성이 우수한 기판을 사용할 수 있다. 또 실리콘 기판 이외에도 SiC 기판, GaN 기판, GaAs 기판 등의 반도체 기판을 사용할 수 있다. Al 기판, Cu 기판, Ni 기판 등의 도전성이 우수한 금속 기판도 이용할 수 있다. 양산성이나 비용을 고려하면 실리콘 기판이 바람직하다. 실리콘 기판은 도핑의 유무, 종류에 따라 n 형, i 형, p 형이 존재하는데, 종방향으로 전류를 흐르게 하는 데에 있어서는, 전기 저항이 작은 n 형 또는 p 형이 바람직하다. 도펀트로는 종래 공지된 B, P, Sb 등을 사용할 수 있다. 특히 저항을 낮추고자 하는 경우에는, As 나 적린을 도펀트로 해도 된다.
횡형 반도체 소자에서는, 도 4 에 나타내는 바와 같이, 절연성 기판을 사용할 수 있다. 절연성 기판은 반도체층과 접촉시켜 배치할 수 있다. 절연성 기판으로서, 절연성을 갖는 것이면 특별히 제한은 없으며, 본 발명의 효과를 소실하지 않는 범위에서 일반적으로 사용되고 있는 것을 임의로 선택할 수 있다. 예를 들어, 석영 유리, 바륨붕규산 유리, 알루미노붕규산 유리, 알루미노실리케이트 유리 등, 퓨전법이나 플로트법으로 제조되는 무알칼리 유리 기판, 세라믹 기판 외에, 본 제조 공정의 처리 온도에 견딜 수 있는 내열성을 갖는 플라스틱 기판 등을 사용할 수 있다.
또, 절연성 기판으로서 유전성 기판도 사용해도 된다.
유전성 기판으로는, 니오브산리튬 기판, 탄탈산리튬 기판, 산화아연 기판, 수정 기판, 사파이어 기판 등을 들 수 있다.
또, 스테인리스 합금 등의 금속 기판의 표면에 절연막이나 유전막을 형성한 기판을 사용해도 된다. 또 기판에 하지막으로서 절연막을 형성해도 된다. 하지막으로서, CVD 법이나 스퍼터링법 등을 사용하여, 산화규소막, 질화규소막, 산화질화규소막, 또는 질화산화규소막 등의 단층 또는 적층을 형성할 수 있다.
반도체 기판은, 표면의 평활성이 유지되고 있으면, 재료는 특별히 한정되지 않는다.
반도체 기판으로는, 캐리어 농도를 1 × 1018 ㎝-3 이하로 조정한 Si 기판, GaN 기판, SiC 기판, GaP 기판, GaAs 기판, ZnO 기판, Ga2O3 기판, GaSb 기판, InP 기판, InAs 기판, InSb 기판, ZnS 기판, ZnTe 기판, 다이아몬드 기판 등을 들 수 있다.
반도체 기판은 단결정이어도 되고, 다결정이어도 된다. 또, 비정질 기판 또는 비정질을 부분적으로 포함하는 기판이어도 된다. 도전체 기판, 반도체 기판, 절연성 기판 상에, CVD (화학 기상 성장) 등의 수법을 사용하여 반도체막을 형성한 기판을 사용해도 된다.
기판으로서, 상기 서술한 도전성 기판, 반도체 기판 또는 절연성 기판 상에, 복수의 재료로 이루어지는 임의의 구조, 층 구조, 회로, 배선, 전극 등을 갖는 기재를 사용해도 된다.
임의의 구조의 재료로는, 예를 들어, 대규모 집적 회로 (LSI) 상의 백엔드 오브 라인을 형성하는 금속, 층간 절연막 등의 다양한 금속이나 절연물의 복합 재료를 들 수 있다.
층 구조의 층으로는, 특별히 한정되지 않으며, 전극층, 절연층, 반도체층, 유전체층, 보호막층, 응력 완충층, 차광층, 전자/홀 주입층, 전자/홀 수송층, 발광층, 전자/홀 블로킹층, 결정 성장층, 밀착성 향상층, 메모리층 액정층, 커패시터층, 축전층 등의 공지된 층을 사용할 수 있다.
전극층으로는, 일반적으로 Al 층, Si 층, Sc 층, Ti 층, V 층, Cr 층, Ni 층, Cu 층, Zn 층, Ga 층, Ge 층, Y 층, Zr 층, Nb 층, Mo 층, Tc 층, Ru 층, Rh 층, Pd 층, Ag 층, Cd 층, In 층, Sn 층, Sb 층, Te 층, Hf 층, Ta 층, W 층, Re 층, Os 층, Ir 층, Pt 층, Au 층, 이들 층의 금속을 1 이상 함유하는 합금층, 및 산화물 전극층 등을 들 수 있다. 산화물 반도체나 Si 등의 반도체의 캐리어 농도를 증가시켜, 전극층에 사용하는 것도 가능하다.
절연층으로는, 일반적으로 Al, Si, Sc, Ti, V, Cr, Ni, Cu, Zn, Ga, Ge, Y, Zr, Nb, Mo, Tc, Ru, Rh, Pd, Ag, Cd, In, Sn, Sb, Te, Hf, Ta, W, Re, Os, Ir, Pt 및 Au 로 이루어지는 군에서 선택되는 1 이상의 금속을 함유하는 산화물 절연막, 질화막 등을 들 수 있다.
반도체층으로는, Si 층, GaN 층, SiC 층, GaP 층, GaAs 층, GaSb 층, InP 층, InAs 층, InSb 층, ZnS 층, ZnTe 층, 다이아몬드층, Ga2O3, ZnO, InGaZnO 등의 산화물 반도체층, 펜타센 등의 유기 반도체층 등, 단결정, 다결정, 아모르퍼스의 결정 상태에 상관없이 넓게 들 수 있다.
유전체층으로는, 니오브산리튬층, 탄탈산리튬층, 산화아연층, 수정 기판층, 사파이어층, BaTiO3층, Pb(Zr,Ti)O3 (PZT) 층, (Pb,La)(Zr,Ti)O3 (PLZT) 층, Pb(Zr,Ti,Nb)O3 (PZTN) 층, Pb(Ni,Nb)O3-PbTiO3 (PNN-PT) 층, Pb(Ni,Nb)O3-PbZnO3 (PNN-PZ) 층, Pb(Mg,Nb)O3-PbTiO3 (PMN-PT) 층, SrBi2Ta2O9 (SBT) 층, (K,Na)TaO3 층, (K,Na)NbO3 층, BiFeO3 층, Bi(Nd,La)TiOx 층 (x ＝ 2.5 ∼ 3.0), HfSiO(N) 층, HfO2-Al2O3 층, La2O3 층, La2O3-Al2O3 층 등을 들 수 있다.
보호막층의 막으로는, 무기물, 유기물을 불문하고 절연성이 우수하고, 물 등의 투과성이 낮은 막을 들 수 있다. 보호막층으로는, 예를 들어, SiO2 층, SiNx 층 (x ＝ 1.20 ∼ 1.33), SiON 층, Al2O3 층 등을 들 수 있다.
응력 완충층으로는, AlGaN 층 등을 들 수 있다.
차광층으로는, 예를 들어 금속, 금속-유기물 등을 함유하는 블랙 매트릭스층, 컬러 필터층을 들 수 있다.
전자/홀 주입층으로는, 산화물 반도체층, 유기 반도체층 등을 들 수 있다.
전자/홀 수송층으로는, 산화물 반도체층, 유기 반도체층 등을 들 수 있다.
발광층으로는, 무기 반도체층, 유기 반도체층 등을 들 수 있다.
전자/홀 블로킹층으로는, 산화물 반도체층 등을 들 수 있다.
기재로는, 발전 디바이스, 발광 디바이스, 센서, 전력 변환 디바이스, 연산 디바이스, 보호 디바이스, 옵토일렉트로닉스 디바이스, 디스플레이, 메모리, 백엔드 오브 라인을 갖는 반도체 디바이스, 축전 디바이스 등을 들 수 있다.
층 구조의 층은, 단층이어도 되고, 2 이상의 층이어도 된다.
본 발명의 반도체 소자는, 파워 반도체 소자, (정류) 다이오드 소자, 쇼트키 배리어 다이오드 소자, 정전기 방전 (ESD) 보호 다이오드, 과도 전압 보호 (TVS) 보호 다이오드, 발광 다이오드, 금속 반도체 전계 효과 트랜지스터 (MESFET), 접합형 전계 효과 트랜지스터 (JFET), 금속 산화막 반도체 전계 효과 트랜지스터 (MOSFET), 쇼트키 소스/드레인 MOSFET, 애벌란시 증배형 광전 변환 소자, 고체 촬상 소자, 태양 전지 소자, 광 센서 소자, 표시 소자, 저항 변화 메모리 등으로서 사용할 수 있다. 특히, 대전류를 취출할 수 있기 때문에, 파워 용도에도 적합하다. 이 소자를 사용한 전자 회로는, 전기 기기, 전자 기기, 차량, 동력 기관 등에 사용할 수 있다.
실시예
실시예 1
저항률 0.001 Ω·㎝ 의 n 형 Si 기판 (직경 4 인치, 두께 250 ㎛) 을 스퍼터링 장치 (아넬바 제조 : E-200S) 에 장착하고, 이하의 적층 전극을 성막하였다. 단 기판 이면에 대해서는 측정시 프로버와의 컨택트 저항을 해소하기 위해, Ti 100 ㎚/Au 50 ㎚ 처리를 하였다. 먼저 Ti 를 DC 50 W, Ar 분위기에서 15 ㎚ 성막하고, 이어서 Pd 를 DC 50 W, Ar 분위기에서 50 ㎚ 성막하고, 마지막으로 쇼트키 전극으로서 PdO 를 DC 50 W, Ar 과 O2 의 혼합 가스 분위기에서 20 ㎚ 성막하였다.
다음으로, 이 기판을 반도체용 에어리어맥스와 함께 스퍼터링 장치 (ULVAC 제조 : CS-200) 에 세팅하고, 내압층 (반도체층) 으로서 InGaZnO (In : Ga : Zn (원자비) ＝ 1 : 1 : 1, 이 조성의 산화물을 이하「InGaZnO (1 : 1 : 1)」로 기재한다. 다른 복합 산화물에 대해서도 산소 이외의 원자비를 동일하게 기재한다.) 를 200 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 과 H2O 의 혼합 가스 분위기 (H2O 농도 : 1 체적％) 로 하였다. 스퍼터링 타깃-기판 간 거리 (TS 간격) 는 80 ㎜ 로 하였다. 이 기판을 꺼내어, 전기로에 의해 공기 중 300 ℃ 의 조건으로 1 시간 어닐하였다. 이 기판을 다시 전극용 에어리어맥스 (구멍 직경 50 ㎛) 와 함께 스퍼터링 장치에 세팅한 후, 오믹 전극 (직경 50 ㎛) 으로서 Mo 를 150 ㎚ 성막하였다. 그 후, Al 전극을 동일한 마스크를 사용하여 2 ㎛ 성막하였다. 성막 조건은 어느 쪽도 DC 100 W, Ar 분위기로 하였다. 최종 처리로서 200 ℃ 1 시간의 대기하 에이징 처리를 실시하였다.
또한, 소자 구성은 도 1 에 나타내는 바와 같이, 반도체층 하부에 쇼트키 전극을 갖고, 쇼트키 전극의 외주부에서 오믹 전극면을 향하여 수선을 그었을 때에 오믹 전극면이 상기 수선의 내측에 있는 것을 특징으로 하는 구성으로 되어 있었다.
＜전극 간 거리 L＞
전극 간 거리 L 은 단면 TEM (투과 전자 현미경) 이미지 및 단면 TEM 의 EDX (에너지 분산형 X 선 분광법) 이미지로부터 취득하였다. InGaZnO 를 함유하는 층을 반도체층으로 하고, 쇼트키 전극을 PdO 층, 오믹 전극을 Mo 로서 가정하고, TEM 단면 이미지의 콘트라스트가 EDX 에서 InGaZnO 를 함유하는 층과 일치하는 지점을 반도체층으로 하여 전극 간 거리 L 로 정의하였다. 또 상기 반도체층은 EDX 에 의해 Pd 와 Mo 사이에 끼워져 있으며, 전극 간 거리 L 은 200 ㎚ 였다.
반도체층이 역방향 바이어스로 공핍화되어 있고, 순방향 바이어스화로 저항층으로서 기능하는 것을 이용하여, 반도체로서 기능해야 할 두께가 상기 L 로 문제없음을 CV (용량-전압) 측정에 의해 확인하였다. 역방향 전압 인가시의 최소의 용량값 Cmin 및 순방향 전압 인가시의 최대의 용량값 Cmax 로부터, C/A ＝ εr × ε0/d 의 관계식을 사용하여, Cmin 에 대한 막두께 dmin, Cmax 에 대한 막두께 dmax 를 구하고, 그 차분이 L 에 대하여 L ± 50 ％ 의 값에 들어갔으므로, 전극 간 거리 L 은 200 ㎚ 이라고 검증하였다. 단, 본 성막 수법의 InGaZnO (1 : 1 : 1) 의 비유전율은, 막두께 측정으로부터 16 임을 확인하였으므로, εr ＝ 16 을 사용하였다. 일반적으로 InGaZnO 의 비유전율은 10 ∼ 19 정도의 값인 것이 보고되어 있다.
C : 용량값 (F)
A : 전극의 실효 면적 (㎠)
d : 반도체로서 기능하고 있는 막두께 (㎝)
εr : 비유전율
ε0 : 진공의 유전율, 8.854E-14 [F/㎝]
여기서, 전극의 실효 면적 A 는, 이간되는 1 쌍의 오믹 전극 및 쇼트키 전극 중, 반도체층에 대하여 서로 내포하는 면적을 나타낸다. 본 실시예에 관해서는 직경 50 ㎛ 의 오믹 전극의 면적을 A 로 간주할 수 있다.
또한, CV 측정시에는 하기 B1505 의 CMU 유닛을 사용하여, 바이어스 T 에 의해 전압을 중첩시켜 측정을 실시하였다. 측정 주파수는 1 ㎑ 를 사용하고, AC 진폭은 0.03 V 로 하였다.
＜전극종의 동정＞
전극종의 동정은, 상기 반도체층의 동정 후, 반도체층 재료를 사이에 두는 전극종을 오믹 전극 및 쇼트키 전극으로 간주하여 실시되었다. 단면 EDX 이미지에서, Mo 및 Pd 를 포함하는 금속 또는 금속 화합물이 오믹 전극 또는 쇼트키 전극인 것으로 추정되었다. 정류 특성의 확인으로부터, Mo 측이 오믹, Pd 측이 쇼트키 전극종인 것으로 판단하였다. 또한, 깊이 방향 XPS (X 선 광 전자 분광법) 에 의해, 소자를 깊이 방법으로 Ar 스퍼터링하면서 XPS 스펙트럼을 확인하였다. Mo/InGaZnO 계면을 향하여 Mo 측으로부터 XPS 의 Mo 스펙트럼 중의 산소 유래의 피크가, InGaZnO 에 함유되는 산소 농도에 수반하여 완만하게 증가하고, 또한 InGaZnO 로부터 떨어진 Mo 층에서는 Mo 에 주목한 XPS 스펙트럼의 9 할 이상이 순 Mo 에 귀속될 수 있었으므로, 오믹 전극은 Mo 이라고 하였다.
한편, InGaZnO/PdO 계면에서는 InGaZnO 측에서 Pd 를 향하여 XPS 의 Pd 스펙트럼 중의 산소 유래의 피크가, InGaZnO 에 함유되는 산소 농도에 수반하여 완만하게 감소하지 않아, 어느 일정 정도의 산소가 Pd 중에 함유된 상태였다. 또, EDX 이미지에서 Pd 가 관찰되는 영역 중, 명확하게 TEM 이미지의 콘트라스트가 확인되고, 깊이 방향 XPS 에서 순 Pd 의 영역과 InGaZnO 의 영역 간에 20 ㎚ 의 전자 밀도가 순 Pd 에 비해 적은 Pd 를 함유하는 영역이 존재하였다. 이러한 점에서, 쇼트키 전극은 20 ㎚ 정도의 Pd 또는 PdO 로 이루어지는 층으로 하였다. 표 2-1 에 나타내는 바와 같이 Pd (PdO) 로 표기하였다.
＜결정성의 평가＞
반도체층의 단면 TEM 관찰시에 전자선 회절 수법에 의해, 결정성의 평가를 실시하였다. 전자선의 조사 에어리어는 직경 10 ㎚ 이상의 영역으로부터 회절 이미지를 취득하였다. 막두께 방향 및 단면과는 평행한 방향의 복수 점에 있어서, 회절 이미지에 스폿 형상을 확인할 수 없었기 때문에, 반도체층은 비정질, 즉 아모르퍼스로 판단하였다.
＜전기 특성 결과＞
얻어진 소자에 대해, 키사이트·테크놀로지사 제조의 B1505 (HVSMU, HCSMU, MFCMU, MPSMU 탑재), 바이어스 T (N1272A), 회로 전환기 (N1258A), 및 캐스케이드사 제조의 고전압 프로버 EPS 150 TESLA 를 사용하여 전압 (V)-전류 특성 (J) 및 전압 (V)-용량 (C) 특성을 측정하였다. 또, 이하의 각 항목에 대해 평가를 실시하였다. 결과를 표 2-1 에 나타낸다.
단, 측정시에는 쇼트키 전극측에 상기 각 SMU 또는 CMU 가 배치되고, 바이어스가 인가된다. 오믹 전극측은 0 V 인가의 상태이다.
(1) 캐리어 농도의 측정
상기 장치 및 전술한 CV 측정을 사용하여 캐리어 농도를 취득하였다. 종축에 A2/C2 를 취하고, 횡축에 인가 전압 V 를 취한 그래프를 제조하고, 0 V ∼ 2 V 간을 기점으로 하는, 직선의 기울기가 －2/(εrε0 Ndepl) 에 비례하는 것을 이용하여, 캐리어 농도 n ＝ Ndepl 로 하여 반도체층의 캐리어 농도를 구하였다. 캐리어 농도는 표 2-1 에 나타내는 바와 같이 1.0 × 1014 ㎝-3 이었다. 또, CV 측정의 거동으로부터 반도체는 n 형인 것을 확인할 수 있었다.
또한, CV 측정시에는 하기 B1505 의 CMU 유닛을 사용하여, 바이어스 T 에 의해 전압을 중첩시켜 측정을 실시하였다. 측정 주파수는 1 ㎑ 를 사용하고, AC 진폭은 0.03 V 로 하였다.
본 반도체 소자는, 이하의 식 (Ⅰ) 을 만족하는 것을 확인할 수 있었다. 또한, 상기로부터 유전율은 InGaZnO 의 비유전율 16 으로부터 산출하고, Ve 는 0.1 V, L 은 200 ㎚ 로 하여, 대소 관계를 결정하였다.
Figure pct00015
(2) 특성 온도의 측정
전술한 방법에 따라 특성 온도를 구하였다. 상기 장치의 HCSMU 를 이용하여, 순방향 바이어스가 소자에 인가되도록 (HCSMU 는 정의 전압을 인가한다) 0 V ∼ 3 V 까지 인가하였다. 종축에 LogJ-LogV 의 차분값 (LogJ1 － LogJ2)/(LogV1 － LogV2) 즉 J-V 특성의『멱』을 취하고, 횡축에 V 를 취하였다. 여기서, J 는 전류 밀도 (A/㎠) 를 의미하며, 측정 전류값 (A) 을 상기 전극의 실효 면적으로 나눈 값이다. J1, J2, V1, V2 는 측정점 1, 2 의 전류 밀도 및 인가 전압값이다. 2 V ∼ 3 V 의 범위에서 평균의『멱』이 2.5 가 되어, 본 구간에서의『멱』의 최대 최소값이 평균값에 대하여 ± 0.5 가 되었으므로, 본 반도체층은 전도도 하단에 스커트부 준위를 갖는 반도체로서 전술한 식 (5) 를 적용할 수 있는 것으로 간주하였다. 전술한 식 (5) 에 의해,『멱』2.5 가 l ＋ 1 과 동등하고, l ＝ Tc/T 이고, 측정시의 실온도는 300 K 였으므로, 특성 온도는 450 K 로 구해졌다.
(3) 내압의 결정
전술한 바와 같이, 내압은, 브레이크다운 전압 (V) 을 측정하고, L 의 길이로 나눔으로써 구할 수 있다. 본 쇼트키 배리어 다이오드의 경우, 역방향 전압을 소인한 경우, 1 × 10-3 A 의 전류값에 도달한 최초의 전압값을 브레이크다운 전압으로 정의하였다. HVSMU 를 사용하여 역방향으로 전압을 인가하였을 때, -62 V 에서 전류값이 1 × 10-3 A 가 되었으므로 브레이크다운 전압을 -62 V 로 정의하였다. L 당의 내압은 200 ㎚ 로 나눈 절대값인 3.1 ㎹/㎝ 이다.
(4) 순방향 온 저항 Ron ＠ 2 V 의 결정
전술한 바와 같이, 상기 장치의 HCSMU 를 이용하여, 순방향 바이어스가 소자에 인가되도록 (HCSMU 는 정의 전압을 인가한다) 0 V ∼ 2 V 까지 인가하였다. 2 V 인가시의 전류 밀도 J2V 를 측정하고, 순방향 온 저항 Ron ＠ 2 V ＝ 2 [V]/J2V [A/㎠] 로 정의하여 산출하였다.
(5) 리크 전류값 ＠ -5 V 의 결정
HVSMU 를 사용하여 역방향으로 -5 V 의 전압을 인가하였을 때의 전류 밀도를 구하였다. -5.0 × 10-8 A/㎠ 였으므로 절대값을 취하고, 리크 전류값 ＠ -5 V 를 5.0 × 10-8 A/㎠ 로 결정하였다.
실시예 2 ∼ 5, 9, 18 ∼ 19
표 2-1, 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-1, 2-2 에 기재한다. 또, 이들 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
실시예 6
표 2-1 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-1 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 실시예 1 의 오믹 전극을 Mo 에서 Ti 로 변경하였다.
L 의 평가시에, Ti 전극의 산소 인발에 의해 InGaZnO 를 함유하는 TEM 이미지 콘트라스트가 200 ㎚ 보다 짧아졌으며, 반도체층의 두께가 180 ㎚ 인 것이 확인되었다.
실시예 7
표 2-1 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-1 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 쇼트키 전극 제조시의 Pd 의 스퍼터링시에, Ar 및 O2 혼합 가스에서 스퍼터링하지 않고, 70 ㎚ 일관하여 Ar 만에서 성막하였다.
그 결과, InGaZnO/PdO 계면에서는 InGaZnO 측에서 Pd 를 향하여 XPS 의 Pd 스펙트럼 중의 산소 유래의 피크가, InGaZnO 에 함유되는 산소 농도에 수반하여 완만하게 감소하고 있어, Pd 중에 산소가 함유되어 있다고 단정할 수 없었다. 또, EDX 이미지에서 Pd 가 관찰되는 영역 중, 명확하게 TEM 이미지의 콘트라스트가 확인되는 영역이 존재하지 않았다. 이러한 점에서, 쇼트키 전극은 70 ㎚ 정도의 Pd 로 이루어지는 층으로 판단하였다. 표 2-1 에 나타내는 바와 같이 Pd 로 표기하였다.
실시예 8
저항률 0.001 Ω·㎝ 의 n 형 Si 기판 (직경 4 인치, 두께 250 ㎛) 을 스퍼터링 장치 (아넬바 제조 : E-200S) 에 장착하고, 오믹층으로서 이하의 적층 전극을 성막하였다. 단 기판 이면에 대해서는 측정시 프로버와의 컨택트 저항을 해소하기 위해, Ti 100 ㎚/Au 50 ㎚ 처리를 하였다. 먼저 Ti 를 DC 50 W, Ar 분위기에서 15 ㎚ 성막하고, 이어서 Ni 를 DC 50 W, Ar 분위기에서 50 ㎚ 성막하고, 마지막으로, 오믹 전극으로서 Mo 를 DC 50 W, Ar 분위기에서 20 ㎚ 성막하였다.
다음으로, 이 기판을 반도체용 에어리어맥스와 함께 스퍼터링 장치 (ULVAC 제조 : CS-200) 에 세팅하고, 내압층 (반도체층) 으로서 InGaZnO (1 : 1 : 1) 를 200 ㎚ 성막하였다. 성막 조건은, DC 300 W, Ar 과 H2O 의 혼합 가스 분위기 (H2O 농도 : 1 체적％) 로 하였다. 스퍼터링 타깃-기판 간 거리 (TS 간격) 는 80 ㎜ 로 하였다. 이 기판을 꺼내어, 전기로에 의해 공기 중 300 ℃ 의 조건으로 1 시간 어닐하였다. 이 기판을 다시 전극용 에어리어맥스 (구멍 직경 50 ㎛) 와 함께 스퍼터링 장치에 세팅한 후, 쇼트키 전극 (직경 50 ㎛) 으로서, Pd 타깃을 아르곤 및 산소의 혼합 가스에서 PdO 를 50 ㎚ 성막하였다. 그 후, Pd 전극을 동일한 마스크를 사용하여 100 ㎚ 성막하였다. 성막 조건은 어느 쪽도 DC 100 W, Ar 분위기로 하였다. 최종 처리로서 200 ℃ 1 시간의 대기하 에이징 처리를 실시하였다.
또한, 소자 구성은 도 2 에 나타내는 바와 같이, 반도체층 하부에 오믹 전극을 갖고, 쇼트키 전극의 외주부에서 오믹 전극면을 향하여 수선을 그었을 때에 오믹 전극면이 상기 수선의 내측에 있는 것을 특징으로 하는 구성으로 되어 있었다.
얻어진 반도체 소자에 대해 실시예 1 과 동일하게 하여 평가하였다. 결과를 표 2-1 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
실시예 10
표 2-1 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-1 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 반도체층 성막 후의 어닐 온도를 500 ℃ 로 상승시킨 결과, 단면 TEM 측정시의 회절 이미지에 변화가 보여졌다. 회절 스폿이 브로드하면서도 존재하여, 복수 점의 측정 지점에 대하여 스폿 위치가 변화하였다. 따라서 본 반도체막은 다결정인 것으로 판단하였다. 또, 결정화에 수반하여, 반도체층의 두께도 190 ㎚ 로 변화한 것이 관찰되었다.
실시예 11
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 쇼트키 전극에 Ru 를 사용하였다. Si/Ti/Ru/RuO/InGaZnO/Mo 의 구성으로 되어 있다. RuO 는 Ar 과 산소의 혼합 가스에 의한 스퍼터링에 의해 형성하였다.
실시예 12
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 쇼트키 전극에 Ni 를 사용하였다. Si/Ti/Ni/NiO/InGaZnO/Mo 의 구성으로 되어 있다. NiO 는 Ar 과 산소의 혼합 가스에 의한 스퍼터링에 의해 형성하였다.
실시예 13
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 반도체층에 InSnZnO (1 : 1 : 1) 타깃을 사용하여 스퍼터링하였다.
실시예 14
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
반도체층에 Ga2O3 타깃을 사용하여 스퍼터링하였다. 절연성의 스퍼터링 타깃이었기 때문에, DC 300 W 대신에 RF 300 W 의 성막 조건을 사용하였다.
실시예 15
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 반도체층 성막시의 분위기를 Ar 100 체적％ 로 하고, 반도체 어닐의 온도를 대역 중 150 ℃ 로 하였다. 반도체층에 Ga2O3 타깃을 사용하여 스퍼터링하였다. 절연성의 스퍼터링 타깃이었기 때문에, DC 300 W 대신에 RF 300 W 의 성막 조건을 사용하였다.
실시예 16
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 반도체층에 InAlO (93 : 7) 타깃을 사용하여 스퍼터링하였다. 얻어진 단면 TEM 측정시의 회절 이미지에 변화가 보여졌다. 회절 스폿이 브로드하면서 존재하여, 복수 점의 측정 지점에 대하여 스폿 위치가 변화하였다. 단, 막두께 방향으로 회절 이미지를 취해도 스폿 위치의 변화는 관찰되지 않았다. 따라서 본 반도체막은 다결정 (기둥상) 인 것으로 판단하였다.
실시예 17
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다. 또, 이 실시예의 반도체 소자는 식 (Ⅰ) 은 만족하였다.
이 실시예에서는, 반도체층에 InGaO (1 : 1) 타깃을 사용하여 스퍼터링하였다. 또, 결정성을 얻기 위해 어닐 온도를 600 ℃ 로 고온화하였다. 그것에 수반하여, 실시예 8 과 동일하게, 도 2 에 나타내는 바와 같이, 반도체층 상부에 PdO 쇼트키 전극이 위치하는 구성으로 하였다. 이것은 PdO 가 고온에서는 환원되어 Pd 가 되어, 쇼트키 배리어성이 저감되는 것을 억제하기 때문이다.
얻어진 단면 TEM 측정시의 회절 이미지에 변화가 보여졌다. 회절 스폿이 브로드하면서 존재하여, 복수 점의 측정 지점에 대하여 스폿 위치가 변화하였다. 단, 막두께 방향으로 회절 이미지를 취해도 스폿 위치의 변화는 관찰되지 않았다. 따라서 본 반도체막은 다결정 (기둥상) 인 것으로 판단하였다.
실시예 20
표 2-2 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 2-2 에 기재한다.
이 실시예에서는, 도 3 에 나타내는 바와 같이, 반도체층 상부에 쇼트키 전극을 갖고, 쇼트키 전극의 외주부에서 오믹 전극면을 향하여 수선을 그었을 때에 오믹 전극면이 상기 수선의 외측에 있는 것을 특징으로 하는 구성으로 하였다.
식 (Ⅰ) 은 만족하였지만, 실시예 8 에 비해 내압의 저하 및 리크 전류의 상승이 관찰되었다.
[표 2-1]
Figure pct00016
[표 2-2]
Figure pct00017
비교예 1
표 3 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 3 에 기재한다.
이 실시예에서는, InGaZnO 의 성막시의 분위기를 Ar 100 체적％ 로 하였다. 또, 반도체 성막 후의 어닐을 실시하지 않았다. 이 결과, 캐리어 농도가 식 (Ⅰ) 의 범위 외가 되었다. 또, 내압도 0.1 ㎹/㎝ 가 되어 파워 용도로의 적응이 곤란한 특성이 되었다. 리크 전류는 -5 V 인가시에 측정 장치의 컴플라이언스 전류값 100 ㎃ 를 상회하고 있어, 측정 불가능하였다. 따라서, 표 3 에서는 ＞ 1.0 × 10-3 A 로 표기하였다.
비교예 2
표 3 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 3 에 기재한다.
이 실시예에서는, Pd/PdO 층의 성막을 생략하고, 쇼트키 전극이 Ti 가 되도록 하였다. 결과, 정류 특성은 관찰되었지만, 캐리어 농도가 식 (Ⅰ) 의 범위 외가 되었다. 또, 리크 전류가 높고, 내압도 0.3 ㎹/㎝ 가 되어 파워 용도로의 적응이 곤란한 특성이 되었다.
비교예 3
표 3 에 나타내는 바와 같이 성막 조건을 변경한 것 외에는, 실시예 1 과 동일하게 하여 반도체 소자를 제조하고 평가하였다. 결과를 표 3 에 기재한다.
이 실시예에서는, 반도체층에 In2O3 타깃을 사용하여 스퍼터링하였다. 얻어진 단면 TEM 측정시의 회절 이미지에 변화가 보여졌다. 회절 스폿이 브로드하면서 존재하여, 복수 점의 측정 지점에 대하여 스폿 위치가 변화하였다. 단, 막두께 방향으로 회절 이미지를 취해도 스폿 위치의 변화는 관찰되지 않았다. 따라서 본 반도체막은 다결정 (기둥상) 인 것으로 판단하였다.
전기 특성은, 캐리어 농도가 높고, 제조된 쇼트키 다이오드는 정류비가 얻어지지 않아, 캐리어 농도 측정이 CV 측정으로는 불가능하였다. 또, 순방향의『멱』도 2 ∼ 3 V 범위에서 2 이하의 값을 계속해서 유지하였으므로, 식 (5) 의 관계성은 성립되지 않은 것으로 판단하고, 특성 온도는 평가할 수 없는 것으로 간주하였다. 내압의 저하 및 리크 전류의 상승이 관찰되었다.
[표 3]
Figure pct00018
산업상 이용가능성
본 발명의 반도체 소자는, 쇼트키 배리어 다이오드나 정션 트랜지스터에 사용할 수 있다. 또한, 이것들은 전자 회로에 사용할 수 있고, 각종 전기 기기에 이용된다.
상기에 본 발명의 실시형태 및/또는 실시예를 몇 가지 상세하게 설명하였지만, 당업자는, 본 발명의 신규한 교시 및 효과로부터 실질적으로 이탈하지 않고, 이들 예시인 실시형태 및/또는 실시예에 많은 변경을 부가하는 것이 용이하다. 따라서, 이들 많은 변경은 본 발명의 범위에 포함된다.
본원의 파리 우선의 기초가 되는 일본 출원 명세서의 내용을 전부 여기에 원용한다.

Claims (16)

  1. 이간되는 1 쌍의 오믹 전극 및 쇼트키 전극과,
    상기 오믹 전극과 상기 쇼트키 전극에 접하는 반도체층을 갖고,
    하기 식 (Ⅰ) 을 만족하는 것을 특징으로 하는 반도체 소자.
    [수학식 15]
    Figure pct00019

    (식 중, n 은 상기 반도체층의 캐리어 농도 (㎝-3), ε 은 상기 반도체층의 유전율 (F/㎝), Ve 는 상기 오믹 전극과 상기 쇼트키 전극 사이의 순방향 실효 전압 (V), q 는 소전하 (C), L 은 상기 오믹 전극과 상기 쇼트키 전극 사이의 거리 (㎝) 이다)
  2. 제 1 항에 있어서,
    상기 반도체층이 금속 산화물로 이루어지는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 금속 산화물이, In, Zn, Ga, Sn 및 Al 에서 선택되는 1 이상의 원소를 함유하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 쇼트키 전극이, Pd, Mo, Pt, Ir, Ru, W, Cr, Re, Te, Mn, Os, Fe, Rh, Co 및 Ni 에서 선택되는 1 이상의 금속 또는 그 산화물을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 오믹 전극이, Ti, Mo, Ag, In, Al, W, Co 및 Ni 에서 선택되는 1 이상의 금속 또는 그 화합물을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체층이 아모르퍼스 또는 다결정을 포함하는 것을 특징으로 하는 반도체 소자.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층의 특성 온도가 1500 K 이하인 것을 특징으로 하는 반도체 소자.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    쇼트키 전극면의 외주부에서 오믹 전극면을 향하여 수선을 그었을 때에, 상기 오믹 전극면이 상기 수선의 내측에 있는 것을 특징으로 하는 반도체 소자.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    내압이 0.5 ㎹/㎝ 이상인 것을 특징으로 하는 반도체 소자.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체층이, 상기 오믹 전극과 상기 쇼트키 전극 사이에 개재되는 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서,
    추가로, 도전성 실리콘 기판을 갖고,
    상기 오믹 전극 또는 상기 쇼트키 전극이 상기 도전성 실리콘 기판에 접하는 것을 특징으로 하는 반도체 소자.
  12. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체층의 일 표면 상에, 상기 오믹 전극과 상기 쇼트키 전극이 간격을 두고 존재하는 것을 특징으로 하는 반도체 소자.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 반도체 소자를 사용한 것을 특징으로 하는 쇼트키 배리어 다이오드.
  14. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 반도체 소자를 사용한 것을 특징으로 하는 정션 트랜지스터.
  15. 제 1 항 내지 제 12 항 중 어느 한 항에 기재된 반도체 소자, 제 13 항에 기재된 쇼트키 배리어 다이오드 또는 제 14 항에 기재된 정션 트랜지스터를 사용한 것을 특징으로 하는 전자 회로.
  16. 제 15 항에 기재된 전자 회로를 사용한 것을 특징으로 하는 전기 기기, 전자 기기, 차량, 또는 동력 기관.
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