KR20180015759A - 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기 - Google Patents

구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명의 목적은 노멀리 온 박막 트랜지스터를 포함하는 구동 회로로서, 적은 오동작 및 신뢰성 높은 동작을 보장하는 구동 회로를 제공하는 것이다. 상기 구동 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 인버터 회로와, 제3 트랜지스터를 포함하는 스위치를 포함하는 스태틱형의 시프트 레지스터를 포함한다. 상기 제1 내지 제3 트랜지스터는 각각 산화물 반도체로 된 반도체층를 포함하며, 공핍형의 트랜지스터이다. 상기 제3 트랜지스터를 구동하기 위한 클록 신호의 진폭 전압은, 상기 인버터 회로를 구동하기 위한 전원 전압보다 크다.

Description

구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기{DRIVER CIRCUIT, DISPLAY DEVICE INCLUDING THE DRIVER CIRCUIT, AND ELECTRONIC APPLIANCE INCLUDING THE DISPLAY DEVICE}
본 발명은 구동 회로(시프트 레지스터 회로라고도 함), 화소 영역과 동일한 기판 위에 형성되는 구동 회로를 포함하는 표시 장치, 또는 상기 표시 장치를 포함하는 전자 기기에 관한 것이다.
액정 텔레비전 등의 대형 표시 장치가 널리 사용되는 것에 수반하여, 보다 부가 가치가 높은 제품이 요구되고 있어, 개발이 진행되고 있다. 특히, 채널 영역이 비정질 반도체, 구체적으로 산화물 반도체로 이루어지는 박막 트랜지스터(TFT)를 이용하여, 화소 영역과 동일한 기판 위에 주사선 구동 회로 등의 구동 회로를 형성하는 기술에 대해 활발한 개발이 진행되고 있다.
구동 회로의 구성의 예로서 특허 문헌1(도 2 등 참조)에 개시된 스태틱형의(static) 시프트 레지스터 회로를 포함한다.
[특허 문헌1] 일본 공개특허출원 S64-89810호
스태틱형의 시프트 레지스터 회로는, 스위치로서 기능하는 박막 트랜지스터, 및 인버터 회로를 포함한다. 박막 트랜지스터 및 인버터 회로로서 사용되는 트랜지스터에서 산화물 반도체를 반도체층에 이용하는 것은 높은 전계 효과 이동도와 같은 우수한 전기적 특성 등의 실질적인 이점을 제공한다. 그러나, 산화물 반도체에 외인성의(extrinsic) 불순물이 첨가되지 않아도 산소의 결핍에 의한 보이드(void) 결함(defect)에 의해 산화물 반도체의 임계값 전압이 변동되어, 산화물 반도체로 된 반도체층을 구비하는 박막 트랜지스터가 공핍형(depletion mode)[노멀리 온(normally on)이라고도 함]이 되는 경우도 있다.
이를 고려하여, 본 발명의 일 실시 형태의 목적은, 예를 들어 채널이 산화물 반도체를 포함하는 것에 의해 노멀리 온으로 되고, 모두가 동일한 도전형인 박막 트랜지스터를 이용하여 구동 회로를 제공하는 경우에도, 오동작을 저감할 수 있는 구동 회로를 제공하는 것이다.
본 발명의 일 실시 형태는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 인버터 회로와, 제3 트랜지스터를 포함하는 스위치를 포함하는 스태틱형의 시프트 레지스터를 포함하는 구동 회로이다. 상기 제1 내지 제3 트랜지스터는 각각 산화물 반도체를 포함하는 반도체층을 포함하며, 공핍형의 트랜지스터이다. 상기 제3 트랜지스터를 구동하기 위한 클록 신호의 진폭 전압은, 상기 인버터 회로를 구동하기 위한 전원 전압보다 크다.
본 발명의 일 실시 형태는 제1 트랜지스터 및 제2 트랜지스터를 포함하는 인버터 회로와, 제3 트랜지스터를 포함하는 스위치를 포함하는 스태틱형의 시프트 레지스터와, 상기 시프트 레지스터의 출력 단자에 접속되는 디멀티플렉서 회로를 포함하는 구동 회로이다. 상기 제1 내지 제3 트랜지스터는 각각 산화물 반도체를 포함하는 반도체층을 포함하며, 공핍형의 트랜지스터이다. 상기 제1 트랜지스터를 구동하기 위한 클록 신호의 진폭 전압은, 상기 인버터 회로를 구동하기 위한 전원 전압보다 크다. 상기 디멀티플렉서 회로의 출력 단자는 각각 상기 출력 단자의 전위를 고정하기 위한 제4 트랜지스터에 접속된다.
본 발명의 일 실시 형태는, 상기 클록 신호는 제1 클록 신호 및 제2 클록 신호이고, 상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호인 구동 회로일 수 있다.
본 발명의 일 실시 형태는, 상기 제1 트랜지스터의 L/W비는 상기 제2 트랜지스터의 L/W비보다 큰 구동 회로일 수 있다.
본 발명의 일 실시 형태는, 상기 제1 트랜지스터의 반도체층의 막두께는 상기 제2 트랜지스터의 반도체층의 막두께보다 큰 구동 회로일 수 있다.
본 발명의 일 실시 형태는, 상기 디멀티플렉서 회로 내의 제5 트랜지스터의 L/W비는 상기 제4 트랜지스터의 L/W비보다 작은 구동 회로일 수 있다.
본 발명의 일 실시 형태는, 상기 제4 트랜지스터의 게이트는 포지티브 전원 전압이 공급되는 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 제1 단자는 네거티브 전원 전압이 공급되는 배선에 전기적으로 접속되고, 상기 제4 트랜지스터의 제2 단자는 상기 디멀티플렉서 회로의 출력 단자에 전기적으로 접속되는 구동 회로일 수 있다.
본 발명의 일 실시 형태는, 상기 제1 내지 제4 트랜지스터는 n채널형의 트랜지스터인 구동 회로일 수 있다.
본 발명의 일 실시 형태에 따르면, 예를 들어 채널이 산화물 반도체를 포함하는 것에 의해 노멀리 온으로 되고, 모두가 동일한 도전형인 박막 트랜지스터를 이용하여 구동 회로를 제공하는 경우에도, 오동작을 저감할 수 있는 구동 회로를 제공할 수 있다.
도 1a 및 도 1b는 구동 회로의 일례를 도시하는 도면.
도 2a 및 도 2b는 인버터 회로를 도시하고, 도 2c는 스위치를 도시하고, 도 2d 및 도 2e는 각각 신호의 파형의 일례를 도시하는 도면.
도 3은 인버터 회로의 상면도의 일례를 도시하는 도면.
도 4는 구동 회로의 일례를 도시하는 도면.
도 5는 구동 회로의 일례를 도시하는 도면.
도 6은 구동 회로의 타이밍 차트의 일례를 도시하는 도면.
도 7은 인버터 회로의 상면도의 일례를 도시하는 도면.
도 8은 인버터 회로의 단면도의 일례를 도시하는 도면.
도 9a 및 도 9b는 표시 장치의 일례를 도시하는 도면.
도 10a 내지 도 10c는 각각 전자 기기의 일례를 도시하는 도면.
도 11은 구동 회로의 일례를 도시하는 도면.
도 12는 구동 회로의 타이밍 차트의 일례를 도시하는 도면.
이하, 본 발명의 실시 형태에 대해서 첨부 도면을 참조하여 설명한다. 그러나, 본 발명은 많은 다른 양태로 실시하는 것이 가능하므로, 본 발명의 취지 및 범위에서 일탈하지 않고 본 발명의 형태 및 상세를 여러 가지로 변경할 수 있다는 것은 당업자라면 용이하게 이해한다. 따라서, 본 발명은 이하의 본 실시 형태의 기재 내용에 한정해서 해석되지 않는다. 또한, 이하에 설명되는 본 발명의 구성을 도시하는 모든 도면에서 동일한 부분 또는 동일한 기능을 갖는 부분은 동일한 참조 부호로 표시된다.
또한, 실시 형태의 도면 등에 나타내는 각 구성의 크기, 층의 두께, 또는 영역은 단순화를 위해 과장되어 표시되는 경우가 있다. 따라서, 본 발명의 실시 형태는 그 스케일(scale)에 한정되지 않는다.
또한, 본 명세서에서 이용되는 제1, 제2, 제3, 내지 제N(N은 2 이상의 자연수) 등의 용어는 구성 요소 간의 혼동을 피하기 위해 사용되는 것이며, 수적으로 한정하는 것은 아니다.
(실시 형태1)
본 실시 형태에서는, 우선, 복수 단의 펄스 출력 회로를 포함하는 스태틱형의 시프트 레지스터 회로인 구동 회로의 구성에 대해서 도면을 참조하여 설명한다. 본 실시 형태에 따른 구동 회로는 스위치로서 기능하는 박막 트랜지스터, 및 인버터 회로를 사용하여 형성된다.
본 실시 형태에서의 구동 회로(100)는 제1 클록 신호(CLK1)를 공급하는 배선(101), 제2 클록 신호(CLK2)를 공급하는 배선(102), 복수 단의 펄스 출력 회로(103), 스타트 펄스(SP, 전단으로부터의 신호, 또는 입력 신호라고도 함)를 공급하는 배선(104)을 포함한다. 또한, 본 실시 형태에 따른 구동 회로는 펄스 신호 out1 내지 outN을 출력한다. 또한, 주사 방향을 전환시키는 주사 방향 전환 신호 등을 입력하는 구성으로 해도 된다. 또한, 본 실시 형태에서는 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)를 포함하는 2상의 클록 신호에 의해 구동 회로가 구동되는 예를 나타내지만, 2상 클록 신호 이외의 다른 클록 신호에 의해 구동 회로가 구동되는 것으로 하여도 된다.
도 1a의 구동 회로가 게이트선을 구동하는 구동 회로이면, 버퍼 회로 등이 펄스 출력 회로의 각 출력 단자에 접속된다. 대안적으로, 도 1a의 구동 회로가 신호선을 구동하는 구동 회로이면, 영상 신호를 샘플링하는 샘플링 스위치, 래치(latch) 회로 등이 펄스 출력 회로의 각 출력 단자에 접속된다.
또한, 구동 회로(100) 내의 각 트랜지스터의 반도체층에는 산화물 반도체를 이용하는 것이 바람직하다. 산화물 반도체를 트랜지스터의 반도체층으로 이용함으로써, 비정질의 실리콘 등의 실리콘계 반도체 재료에 비해 높은 전계 효과 이동도를 제공한다. 또한, 산화물 반도체는 산화아연(ZnO), 산화주석(SnO2) 등일 수도 있다. 또한, ZnO에 In 또는 Ga를 첨가할 수도 있다.
산화물 반도체는 InMO3(ZnO)x(x>0)로 표기되는 박막을 이용할 수 있다. 또한, M은 갈륨(Ga), 철(Fe), 니켈(Ni), 망간(Mn) 및 코발트(Co)로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들면, M은 Ga를 나타내는 경우가 있고, M은 Ga 이외의 Ni 또는 Fe 등의 상기 금속 원소(Ga와 Ni 또는 Ga와 Fe)를 나타내는 경우도 있다. 또한, 상기 산화물 반도체는 M으로서 포함되는 금속 원소 이외에, 불순물 원소로서 Fe 또는 Ni, 다른 천이 금속 원소, 또는 천이 금속의 산화물을 포함할 수 있다. 예를 들면, 산화물 반도체는 In-Ga-Zn-O계 비-단결정막을 이용할 수 있다.
In-Ga-Zn-O계 비-단결정막인 산화물 반도체(InMO3(ZnO)x(x>0)막) 대신에, M이 다른 금속 원소인 InMO3(ZnO)x(x>0)막을 이용해도 된다. 또한, 산화물 반도체는 상기 외에도, 이하의 산화물 반도체 중 임의의 것을 이용할 수도 있다: In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체, In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, In-O계 산화물 반도체, Sn-O계 산화물 반도체, 및 Zn-O계 산화물 반도체.
또한, 박막 트랜지스터는 게이트 단자와, 드레인 단자와, 소스 단자를 포함하는 적어도 3개의 단자를 갖는 소자이며, 드레인 영역과 소스 영역 사이에 채널 영역을 갖는다. 드레인 영역과, 채널 영역과, 소스 영역을 통해 전류를 흘릴 수 있다. 본 명세서에서는, 포지티브 전원 전압 Vdd를 공급하는 배선에 접속되는 단자를 드레인 단자, 네거티브 전원 전압 Vss를 공급하는 배선에 접속되는 단자를 소스 단자로 한다. 또한, 소스 단자 및 드레인 단자를 제1 단자 및 제2 단자라 하는 경우도 있다.
또한, 박막 트랜지스터의 구성은 다양한 형태를 취할 수 있고, 특정한 구성에 한정되지 않는다. 예를 들면, 박막 트랜지스터의 구성은, 게이트 전극이 2개 이상인 멀티 게이트 구조를 채용할 수 있다.
또한, 박막 트랜지스터의 구성은 채널 영역의 상하로 게이트 전극이 형성되어 있는 구조를 채용할 수 있다. 또한, 채널 영역의 상하로 게이트 전극이 형성되는 구성에 의해, 복수의 박막 트랜지스터가 병렬로 접속된 구성으로 하는 것도 가능하다.
또한, "A"가 "B"에 접속되어 있다고 명시적으로 기재하는 경우는, A가 B에 전기적으로 접속되어 있는 경우와, A가 B에 기능적으로 접속되어 있는 경우와, A가 B에 직접 접속되어 있는 경우를 포함하는 경우를 나타낸다. 여기서, A 및 B는 각각 대상물(예를 들면, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)을 나타낸다. 따라서, 이러한 설명의 의미는 소정의 접속 관계, 예를 들면, 도면 또는 문장에 나타내어진 접속 관계에 한정되지 않고, 이러한 설명의 의미는 도면 또는 문장에 나타내어진 접속 관계 이외의 다른 접속 관계도 포함한다.
다음, 펄스 출력 회로(103)의 구성에 대해서 도 1b를 참조하여 설명한다. 펄스 출력 회로(103)는 예를 들어 스타트 펄스 SP가 입력되는 단자에 접속된 제1 스위치(111)와, 제1 스위치(111)를 통해 제1 인버터 회로(112)에 입력되는 신호를 반전해서 출력하는 제1 인버터 회로(112)와, 제1 인버터 회로(112)에 의해 반전된 신호를 반전해서 출력하는 제2 인버터 회로(113)와, 제2 인버터 회로(113)에 의해 반전된 신호가 입력되는 단자에 접속된 제2 스위치(114)와, 제1 인버터 회로(112)에 의해 반전된 신호가 출력되는 단자에 접속된 제3 스위치(115)와, 제3 스위치(115)를 통해 제3 인버터 회로(116)에 입력되는 신호를 반전해서 출력하는 제3 인버터 회로(116)와, 제3 인버터 회로(116)에 의해 반전된 신호를 반전해서 출력하는 제4 인버터 회로(117)와, 제4 인버터 회로(117)에 의해 반전된 신호가 입력되는 단자에 접속된 제4 스위치(118)를 포함한다. 도 1b에 도시한 회로도에서, 점선으로 나타낸 블록은 1단으로부터 펄스 신호를 출력하는 펄스 출력 회로(103)에 해당한다. 도 1a의 시프트 레지스터는 N단(N은 2 이상의 자연수)의 펄스 출력 회로를 포함한다. N단의 펄스 출력 회로는 각각의 제3 인버터 회로(116)의 출력 단자를 통해 출력 신호 out1 내지 outN를 출력한다.
또한, 상기 설명한 제1 스위치(111) 및 제4 스위치(118)는 제1 클록 신호 CLK1에 의해 온(도통 상태) 또는 오프(비-도통 상태)가 제어되도록 배선(101)에 접속되고, 제2 스위치(114) 및 제3 스위치(115)는 제2 클록 신호 CLK2에 의해 온 또는 오프가 제어되도록 배선(102)에 접속된다.
다음, 도 1b에 도시되는 제1 내지 제4 인버터 회로(112 내지 117)의 회로 구성의 예에 대해서 도 2a 내지 도 2e를 참조하여 설명한다. 박막 트랜지스터의 반도체층이 산화물 반도체로 이루어짐으로써, 도 2a 및 도 2b에 도시한 바와 같이 모두가 동일한 도전형인 박막 트랜지스터를 사용하여 인버터 회로가 각각 형성된다. 도 2a의 인버터 회로(120)는 제1 트랜지스터(121) 및 제2 트랜지스터(123)를 포함한다. 제1 트랜지스터(121)의 제1 단자(여기서는 드레인 단자)가, 포지티브 전원 전압 Vdd를 공급하는 배선(122)에 접속되고, 제1 트랜지스터(121)의 제2 단자(여기서는 소스 단자)가 제1 트랜지스터(121)의 게이트에 접속되어, 제1 트랜지스터(121)의 제2 단자가 인버터 회로(120)의 출력 단자이다. 제2 트랜지스터(123)의 제1 단자(여기서는 드레인 단자)가 제1 트랜지스터(121)의 제2 단자 및 게이트에 접속되고, 제2 트랜지스터(123)의 제2 단자(여기서는 소스 단자)가, 네거티브 전원 전압 Vss를 공급하는 배선(124)에 접속되어, 제2 트랜지스터(123)의 게이트가 인버터 회로(120)의 입력 단자이다.
또한, 도 2a와 다른 구성을 갖는 인버터 회로에 대해 도 2b에 도시한다. 도 2b의 인버터 회로(130)는 제1 트랜지스터(131) 및 제2 트랜지스터(132)를 포함한다. 제1 트랜지스터(131)의 제1 단자(여기서는 드레인 단자)가, 포지티브 전원 전압 Vdd를 공급하는 배선(122) 및 제1 트랜지스터(131)의 게이트에 접속되어, 제1 트랜지스터(131)의 제2 단자(여기서는 소스 단자)가 인버터 회로(130)의 출력 단자이다. 제2 트랜지스터(132)의 제1 단자(여기서는 드레인 단자)가 제1 트랜지스터(131)의 제2 단자에 접속되고, 제2 트랜지스터(132)의 제2 단자(여기서는 소스 단자)가, 네거티브 전원 전압 Vss를 공급하는 배선(124)에 접속되어, 제2 트랜지스터(132)의 게이트가 인버터 회로(130)의 입력 단자이다.
또한, 포지티브 전원 전압은 기준 전위보다 높고, 네거티브 전원 전압은 기준 전위보다 낮다. 또한, 포지티브 전원 전압 및 네거티브 전원 전압 모두 트랜지스터를 동작할 수 있는 정도, 즉, 포지티브 전원 전압이 게이트에 공급되어 원하는 트랜지스터(임계값 전압이 0V)가 온 상태로 되고, 네거티브 전원 전압이 게이트에 공급되어 원하는 트랜지스터가 오프 상태로 되는 것이 바람직하다.
또한, 전압은 어떤 전위와 기준 전위 간의 전위차를 의미하는 경우가 많다. 따라서, 전압, 전위 및 전위차를 각각 전위, 전압, 전압차라고 할 수도 있다.
다음, 도 1b의 제1 내지 제4 스위치(111 내지 118)의 회로 구성의 예에 대해서 설명한다. 도 2c에 도시한 바와 같이, 스위치는 산화물 반도체로 된 반도체층을 구비하는 트랜지스터(140)(제3 트랜지스터라고도 함)를 사용하여 각각 형성된다. 도 2c에 도시되는 스위치로서 기능하는 트랜지스터(140)의 제1 단자(소스 단자 및 드레인 단자 중 하나)가 스위치의 입력 단자 IN이고, 트랜지스터(140)의 제2 단자(소스 단자 및 드레인 단자 중 다른 하나)가 스위치의 출력 단자 OUT이고, 트랜지스터(140)의 게이트에는, 트랜지스터의 온 또는 오프를 제어하는 배선(101) 또는 배선(102)으로부터의 제1 클록 신호 CLK1 또는 제2 클록 신호 CLK2(도 2c는 일례로서 제1 클록 신호 CLK1을 나타냄)가 공급된다.
다음, 도 2a 내지 도 2c에 나타내는 각 회로에 입력되는 포지티브 전원 전압 Vdd, 네거티브 전원 전압 Vss, 및 제1 클록 신호 CLK1의 전압의 진폭에 대한 모식도를 도 2d에 도시한다. 도 2d에서는, 종축이 전위를 나타내고, 파형(141)은 제1 클록 신호 CLK1에 대해서 나타낸 것이며, 파형(142)은 포지티브 전원 전압 Vdd에 대해서 나타낸 것이며, 파형(143)은 네거티브 전원 전압 Vss에 대해서 나타낸 것이며, 파형(144)은 스타트 펄스 SP에 대해서 나타낸 것이다.
도 2e는 제1 클록 신호 CLK1의 전압의 진폭 대신에, 제2 클록 신호 CLK2의 전압의 진폭을 도시한다. 도 2e에는, 도 2d와 마찬가지로, 종축은 전위를 나타내고, 파형(145)은 제2 클록 신호 CLK2에 대해서 나타낸 것이며, 파형(142)은 포지티브 전원 전압 Vdd에 대해서 나타낸 것이며, 파형(143)은 네거티브 전원 전압 Vss에 대해서 나타낸 것이며, 파형(144)은 스타트 펄스 SP에 대해서 나타낸 것이다. 또한, 제2 클록 신호 CLK2는 제1 클록 신호 CLK1의 반전 신호이다.
도 2d 및 도 2e에 나타낸 바와 같이, 제1 클록 신호 CLK1 및 제2 클록 신호 CLK2의 전압의 진폭의 범위는 하이 레벨 신호 VH로부터 로우 레벨 신호 VL까지이다. 또한, 포지티브 전원 전압 Vdd의 전위, 네거티브 전원 전압 Vss의 전위 및 스타트 펄스 SP의 전압의 진폭의 범위는 로우 레벨 신호 VL보다 높은 Vss로부터, 하이 레벨 신호 VH보다 낮은 Vdd까지이다.
산화물 반도체로 된 반도체층을 구비하는 제1 내지 제4 인버터 회로(112 내지 117)가 노멀리 온 트랜지스터를 구비하는 경우, 관통 전류가 증가하여, 소비 전력이 증가하게 된다. 따라서, 포지티브 전원 전압 Vdd, 네거티브 전원 전압 Vss 및 스타트 펄스 SP의 진폭 전압을 미리 낮게 설정함으로써 소비 전력을 저감할 수 있다. 또한, 제1 내지 제4 스위치(111 내지 118)에는 구동 회로의 오동작을 방지하기 위해 온 상태 또는 오프의 상태를 확실하게 유지하는 것이 요청된다. 따라서, 제1 클록 신호 CLK 및 제2 클록 신호 CLK2의 전압 진폭을 인버터 회로의 전원 전압보다 높게 설정함으로써, 보다 확실하게 제1 내지 제4 스위치(111 내지 118)의 온 상태 또는 오프의 상태를 유지할 수 있다.
또한, 도 2a에 도시된 제1 내지 제4 인버터 회로(112 내지 117)에 포함되는 제1 트랜지스터(121) 및 제2 트랜지스터(123)가 노멀리 온인 경우, 배선(122) 및 배선(124)에 공급되는 전원 전위의 전압을 작게 해도, 소비 전력이 증가된다. 그 때문에, 산화물 반도체로 된 반도체층을 구비하는 트랜지스터를 이용하여 인버터 회로를 형성하는 때에는, 제2 트랜지스터(123)의 저항값을 제1 트랜지스터(121)보다 높게 하는 것이 바람직한데, 즉, 제2 트랜지스터(123)의 L/W비를 제1 트랜지스터(121)의 L/W비보다 높게 하는 것이 바람직하다.
구체적 설명을 위해, 제2 트랜지스터(123)의 L/W비를 제1 트랜지스터(121)의 L/W비보다 높게 한 인버터 회로(120)의 상면도를 도 3에 나타낸다. 도 3에 나타내는 인버터 회로(120)에서는, 포지티브 전원 전압 Vdd를 공급하는 배선(122), 네거티브 전원 전압 Vss를 공급하는 배선(124), 제1 트랜지스터(121), 제2 트랜지스터(123), 제1 트랜지스터(121)의 게이트 배선(201), 제2 트랜지스터(123)의 게이트 배선(202), 제1 트랜지스터(121)의 반도체층(203), 제2 트랜지스터(123)의 반도체층(204), 및 제1 트랜지스터(121)의 소스 단자 및 제2 트랜지스터(123)의 드레인 단자인 배선(205)에 대해서 나타내고 있다. 배선의 접속에 대해서는 도 2a와 마찬가지이다. 예를 들면, 게이트 배선(201)과 배선(205)은 컨택트 홀을 통해 서로 접속된다. 또한, 게이트 배선(202)은 인버터 회로(120)의 입력 단자 IN이고, 배선(205)은 인버터 회로(120)의 출력 단자이다.
또한, 제2 트랜지스터(123)의 반도체층의 막 두께를 제1 트랜지스터(121)의 반도체층의 막 두께보다 작게 할 수 있다. 이 구성은 상술한 저항값을 상이하게 할 수 있기 때문에 바람직하다. 또한, 게이트 길이 L은 트랜지스터의 게이트와 반도체층이 서로 겹치는 영역에서의 소스와 드레인 사이의 부분의 길이이고; 게이트 폭 W은 트랜지스터의 게이트와 반도체층이 서로 겹치는 영역에서의 소스와 드레인 사이의 부분의 폭이다. 따라서, L/W비는 게이트 길이와 게이트 폭의 비이다.
또한, 본 실시 형태에서는, 산화물 반도체로 된 반도체층을 구비하는 박막 트랜지스터의 예에 대해서 설명했지만, 본 실시 형태에 개시되는 구성은 구동 회로내의 박막 트랜지스터가 노멀리 온에서도 동작하는 것을 허용한다. 따라서, 상기 구성은 예를 들면 비정질 실리콘으로 된 반도체층에 의도적 또는 비의도적으로 n형의 도전성을 부여하는 불순물이 첨가되는 것에 의해 노멀리 온으로 된 트랜지스터에도 적용될 수 있다. 또한, 상기 구성은 채널 영역을 형성하는 반도체층의 게이트 절연막과는 반대측(백 채널측)에서 발생하는 전하의 축적에 의해 형성되는 기생 채널에 의해 노멀리 온으로 된 트랜지스터에도 적용될 수 있다.
본 실시 형태의 구성은, 모든 트랜지스터가 동일한 도전형인 구동 회로내의 트랜지스터가 노멀리 온인 경우에도 트랜지스터의 온 또는 오프를 제어할 수 있다. 따라서, 구동 회로내의 트랜지스터가 노멀리 온인 경우에도, 정확도가 높고 오동작이 저감된 구동 회로를 제공할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태2)
본 실시 형태에서는, 상술된 구동 회로의 구성 이외에, 디멀티플렉서 회로에 펄스 출력 회로의 각 출력 단자를 접속하는 구동 회로의 구성에 대해서 도면을 참조하여 설명한다. 실시 형태1에 따른 구동 회로의 구성인 스위치로서 기능하는 박막 트랜지스터 및 인버터 회로를 포함하는 구동 회로에, 본 실시 형태에서 설명하는 구성을 부가하는 것은 전력 소비를 더욱 감소할 수 있으므로 바람직하다.
도 4에 나타내는 본 실시 형태에 따른 구동 회로(400)는 제1 클록 신호(CLK1)를 공급하는 배선(401), 제2 클록 신호(CLK2)를 공급하는 배선(402), 복수 단의 펄스 출력 회로(403), 및 스타트 펄스(SP 또는 입력 신호라고도 함)를 공급하는 배선(404)을 포함한다. 본 실시 형태에 따른 구동 회로는 펄스 신호 out1 내지 outN을 출력하는 출력 단자를 구비하고, 이들은 각각 디멀티플렉서 회로(405)에 접속된다. 디멀티플렉서 회로(405)는 다른 타이밍에서 발생하는 M(2 이상의 자연수)개의 신호를 생성하고, 디멀티플렉서 회로(405)의 출력 단자인 배선(406)을 통해 N×M의 펄스 신호를 출력한다.
즉, 상기 실시 형태1에서 설명한 펄스 출력 회로의 단의 개수는 N/M으로 감소될 수 있다. 그 결과, 구동 회로를 구동하기 위한 클록 신호의 주파수의 저감이 이루어진다. 그 때문에, 노멀리 온 트랜지스터에 의해서도 전력 소비를 대폭 감소할 수 있다.
디멀티플렉서 회로(405)는, 스태틱형의 시프트 레지스터의 출력 신호 out1 내지 outN의 각각과 디멀티플렉서 회로의 제어 신호와의 논리합을 취함으로써((ORing), 배선(406)을 통과하는 하이 레벨 신호 VH와 로우 레벨 신호 VL로 각각 형성되는 복수의 펄스 신호를 생성하는 회로이다. 디멀티플렉서 회로(405)에 의해, 배선은 하이 레벨 신호가 공급되는 배선에 단락하는 상태, 로우 레벨 신호가 공급되는 배선에 단락하는 상태, 또는 전기적으로 부유 상태가 된다. 이로써, 디멀티플렉서 회로(405) 내의 트랜지스터가 노멀리 온인 경우에도 오동작이 저감된 회로가 제공된다.
구체적으로 디멀티플렉서 회로의 구성에 대해서 도 5를 참조하여 설명한다. 또한, 도 5에 도시된 디멀티플렉서 회로(405)는 하나의 입력 신호 및 복수의 제어 신호를 사용하여, 서로 다른 타이밍에서 발생하는 복수의 신호(여기서는 4개)를 생성한다.
디멀티플렉서 회로(405)의 구체적인 일례로서는, 제1 트랜지스터(501), 제2 트랜지스터(502), 제3 트랜지스터(503), 제4 트랜지스터(504), 제5 트랜지스터(505), 제6 트랜지스터(506), 제7 트랜지스터(507), 제8 트랜지스터(508), 제9 트랜지스터(509), 제10 트랜지스터(510), 제11 트랜지스터(511), 제12 트랜지스터(512), 제13 트랜지스터(513), 제14 트랜지스터(514), 하이 레벨 신호를 공급하는 배선(515) 및 배선(517), 로우 레벨 신호를 공급하는 배선(516) 및 배선(518)을 포함한다. 제3 트랜지스터(503)의 온 또는 오프는 제1 제어 신호 MUX1이 제3 트랜지스터(503)의 게이트에 인가됨으로써 제어된다. 제4 트랜지스터(504)의 온 또는 오프는 제2 제어 신호 MUX2가 제4 트랜지스터(504)의 게이트에 인가됨으로써 제어된다. 제5 트랜지스터(505)의 온 또는 오프는 제3 제어 신호 MUX3이 제5 트랜지스터(505)의 게이트에 인가됨으로써 제어된다. 제6 트랜지스터(506)의 온 또는 오프는 제4 제어 신호 MUX4이 제6 트랜지스터(506)의 게이트에 인가됨으로써 제어된다. 제7 트랜지스터(507)의 온 또는 오프는 제1 반전 제어 신호 MUX1B가 제7 트랜지스터(507)의 게이트에 인가됨으로써 제어된다. 제8 트랜지스터(508)의 온 또는 오프는 제2 반전 제어 신호 MUX2B가 제8 트랜지스터(508)의 게이트에 인가됨으로써 제어된다. 제9 트랜지스터(509)의 온 또는 오프는 제3 반전 제어 신호 MUX3B가 제9 트랜지스터(509)의 게이트에 인가됨으로써 제어된다. 제10 트랜지스터(510)의 온 또는 오프는 제4 반전 제어 신호 MUX4B가 제10 트랜지스터(510)의 게이트에 인가됨으로써 제어된다. 제1 트랜지스터(501)의 제1 단자는 배선(515)에 접속되고, 제1 트랜지스터(501)의 게이트는 구동 회로(400)의 출력 단자에 접속된다. 제2 트랜지스터(502)의 제1 단자는 배선(516)에 접속되고, 제2 트랜지스터(502)의 게이트는 제1 트랜지스터(501)와 같은 구동 회로(400)의 출력 단자에 접속된다. 제3 트랜지스터(503)의 제1 단자는 제1 트랜지스터(501)의 제2 단자에 접속되고, 제3 트랜지스터(503)의 제2 단자는 배선 G1에 접속된다. 제4 트랜지스터(504)의 제1 단자는 제1 트랜지스터(501)의 제2 단자에 접속되고, 제4 트랜지스터(504)의 제2 단자는 배선 G2에 접속된다. 제5 트랜지스터(505)의 제1 단자는 제1 트랜지스터(501)의 제2 단자에 접속되고, 제5 트랜지스터(505)의 제2 단자는 배선 G3에 접속된다. 제6 트랜지스터(506)의 제1 단자는 제1 트랜지스터(501)의 제2 단자에 접속되고, 제6 트랜지스터(506)의 제2 단자는 배선 G4에 접속된다. 제7 트랜지스터(507)의 제1 단자는 제2 트랜지스터(502)의 제2 단자에 접속되고, 제7 트랜지스터(507)의 제2 단자는 배선 G1에 접속된다. 제8 트랜지스터(508)의 제1 단자는 제2 트랜지스터(502)의 제2 단자에 접속되고, 제8 트랜지스터(508)의 제2 단자는 배선 G2에 접속된다. 제9 트랜지스터(509)의 제1 단자는 제2 트랜지스터(502)의 제2 단자에 접속되고, 제9 트랜지스터(509)의 제2 단자는 배선 G3에 접속된다. 제10 트랜지스터(510)의 제1 단자는 제2 트랜지스터(502)의 제2 단자에 접속되고, 제10 트랜지스터(510)의 제2 단자는 배선 G4에 접속된다. 제11 트랜지스터(511)의 제1 단자는 배선 G1에 접속되고, 제11 트랜지스터(511)의 게이트는 배선(517)에 접속되고, 제11 트랜지스터(511)의 제2 단자는 배선(518)에 접속된다. 제12 트랜지스터(512)의 제1 단자는 배선 G2에 접속되고, 제12 트랜지스터(512)의 게이트는 배선(517)에 접속되고, 제12 트랜지스터(512)의 제2 단자는 배선(518)에 접속된다. 제13 트랜지스터(513)의 제1 단자는 배선 G3에 접속되고, 제13 트랜지스터(513)의 게이트는 배선(517)에 접속되고, 제13 트랜지스터(513)의 제2 단자는 배선(518)에 접속된다. 제14 트랜지스터(514)의 제1 단자는 배선 G4에 접속되고, 제14 트랜지스터(514)의 게이트는 배선(517)에 접속되고, 제14 트랜지스터(514)의 제2 단자는 배선(518)에 접속된다.
또한, 도 5에 도시된 디멀티플렉서 회로(405)에서, 제1 내지 제10 트랜지스터(501 내지 510)는 L/W비가 제11 내지 제14 트랜지스터(511 내지 514)보다 작도록 설계된다. 바꾸어 말하면, 제1 내지 제10 트랜지스터(501 내지 510)는 전류 공급 능력이 제11 내지 제14 트랜지스터(511 내지 514)보다 높도록 설계된다.
구체적으로는, 산화물 반도체로 된 반도체층을 구비하는 트랜지스터를 이용하여 디멀티플렉서 회로를 구성하는 때에는, 제11 내지 제14 트랜지스터(511 내지 514)는 커패시턴스가 제1 내지 제10 트랜지스터(501 내지 510)보다 높도록 설계되는 것이 바람직하다. 즉, 제11 내지 제14 트랜지스터(511 내지 514)는 L/W비가 제1 내지 제10 트랜지스터(501 내지 510)보다 크도록 설계하는 것이 바람직하다. 또한, 제11 내지 제14 트랜지스터(511 내지 514)는 반도체층의 두께를 제1 내지 제10 트랜지스터(501 내지 510)의 반도체층의 두께보다 작게 할 수 있다. 이러한 구성은 상술한 커패시턴스를 상이하게 할 수 있기 때문에 바람직하다.
도 5에서, 배선 G1 내지 G4가 제1 내지 제10 트랜지스터(501 내지 510)에 의해 공급되는 하이 레벨 신호 VH일 때는, 제1 내지 제10 트랜지스터(501 내지 510)의 전류 공급 능력이 제11 내지 제14 트랜지스터(511 내지 514)의 전류 공급 능력보다 높으므로 배선 G1 내지 G4는 하이 레벨 신호 VH를 갖는다. 또한, 배선 G1 내지 G4가 플로팅인 기간에, 제11 내지 제14 트랜지스터(511 내지 514)의 게이트에는 하이 레벨 신호 VH가 공급되어, 제11 내지 제14 트랜지스터(511 내지 514)는 배선 G1 내지 G4가 로우 레벨 신호 VL를 유지하게 할 수 있다. 즉, 제11 내지 제14 트랜지스터(511 내지 514)는, 배선 G1 내지 G4가 하이 레벨 신호 VH의 전위를 갖는 경우 이외에, 로우 레벨 신호의 전위를 유지하는 기능을 갖는다. 또한, 제11 내지 제14 트랜지스터(511 내지 514)의 각각은 구동 회로(400)의 인버터 회로에 포함되는 제1 트랜지스터 및 제2 트랜지스터, 및 구동 회로(400)의 스위치인 제3 트랜지스터에 따라 제4 트랜지스터로 불리는 경우도 있다. 또한, 제1 내지 제10 트랜지스터(501 내지 510)의 각각은 구동 회로(400)의 인버터 회로에 포함되는 제1 트랜지스터 및 제2 트랜지스터, 및 구동 회로(400)의 스위치인 제3 트랜지스터, 및 제4 트랜지스터에 따라 제5 트랜지스터로 불리는 경우도 있다.
상술한 바와 같이, 디멀티플렉서 회로(405)에 포함되는 각 트랜지스터도 노멀리 온인 경우, 배선이 플로팅인 기간에 발생하는 리크 전류 등에 의해, 로우 레벨 신호 VL의 전위를 유지할 수 없을 수 있다. 도 5에 도시된 회로 구성에 의해, 배선 G1 내지 G4에 리크 전류가 발생해도 로우 레벨 신호 VL의 전위를 유지할 수 있어, 오동작을 저감할 수 있다.
다음, 도 5에 도시된 동작에 대해서 도 6의 타이밍 차트를 참조하여 설명한다. 도 6에 나타내는 신호는 구동 회로(400)에 공급되는 제1 클록 신호 CLK1 및 제2 클록 신호 CLK2; 구동 회로(400)로부터 출력되는 출력 신호 out1, 출력 신호 out2, 출력 신호 out3, 및 출력 신호 out4; 도 5에 도시되는 제1 제어 신호 MUX1, 제2 제어 신호 MUX2, 제3 제어 신호 MUX3, 제4 제어 신호 MUX4, 제1 반전 제어 신호 MUX1B, 제2 반전 제어 신호 MUX2B, 제3 반전 제어 신호 MUX3B, 제4 반전 제어 신호 MUX4B; 및 디멀티플렉서 회로(405)로부터 출력되는 출력 신호 GOUT1, GOUT2 및 GOUT3 이다.
도 6에 도시한 바와 같이, 제1 클록 신호 CLK1 및 제2 클록 신호 CLK2에 응답하여 펄스 신호로서 출력 신호 out1 내지 out4가 순차적으로 출력된다. out1의 펄스 신호는 제1 제어 신호 MUX1, 제2 제어 신호 MUX2, 제3 제어 신호 MUX3, 또는 제4 제어 신호 MUX4와 논리합되어(ORed), 배선 G1 내지 G3을 통해 신호 GOUT1, GOUT2, 및 GOUT3을 출력한다. 또한, 제1 반전 제어 신호 MUX1B, 제2 반전 제어 신호 MUX2B, 제3 반전 제어 신호 MUX3B, 및 제4 반전 제어 신호 MUX4B 는 제1 제어 신호 MUX1, 제2 제어 신호 MUX2, 제3 제어 신호 MUX3, 및 제4 제어 신호 MUX4에 각각 역위상이다.
또한, 제1 반전 제어 신호 MUX1B, 제2 반전 제어 신호 MUX2B, 제3 반전 제어 신호 MUX3B, 및 제4 반전 제어 신호 MUX4B 대신에, 출력 신호 out1의 반전 신호인 반전 출력 신호 out1B를 이용해도, 유사한 출력 신호를 배선 G1 내지 G4를 통해 출력할 수 있다. 도 11은 구체예로서 회로 구성에 대해서 나타낸다. 또한, 도 11에 나타내는 디멀티플렉서 회로(450)는 도 5와 마찬가지로 하나의 입력 신호 및 복수의 제어 신호를 사용하여, 서로 다른 타이밍에서 발생하는 복수의 신호(여기서는 4개)를 생성한다.
구체적으로, 디멀티플렉서 회로(450)는 예를 들어, 제1 트랜지스터(451), 제2 트랜지스터(452), 제3 트랜지스터(453), 제4 트랜지스터(454), 제5 트랜지스터(455), 제6 트랜지스터(456), 제7 트랜지스터(457), 제8 트랜지스터(458)에 로우 레벨 신호 VL을 공급하는 배선(459); 반전 출력 신호 out1B을 출력하는 인버터 회로(460)를 포함한다. 또한, 제1 제어 신호 MUX1을 공급하는 배선(461), 제2 제어 신호 MUX2을 공급하는 배선(462), 제3 제어 신호 MUX3을 공급하는 배선(463), 및 제4 제어 신호 MUX4을 공급하는 배선(464)을 포함한다. 제1 트랜지스터(451)의 제1 단자는 배선(461)에 접속되고, 제1 트랜지스터(451)의 게이트는 구동 회로(400)의 출력 단자에 접속되고, 제1 트랜지스터(451)의 제2 단자는 배선 G1에 접속된다. 제2 트랜지스터(452)의 제1 단자는 배선(462)에 접속되고, 제2 트랜지스터(452)의 게이트는 구동 회로(400)의 출력 단자에 접속되고, 제2 트랜지스터(452)의 제2 단자는 배선 G2에 접속된다. 제3 트랜지스터(453)의 제1 단자는 배선(463)에 접속되고, 제3 트랜지스터(453)의 게이트는 구동 회로(400)의 출력 단자에 접속되고, 제3 트랜지스터(453)의 제2 단자는 배선 G3에 접속된다. 제4 트랜지스터(454)의 제1 단자는 배선(464)에 접속되고, 제4 트랜지스터(454)의 게이트는 구동 회로(400)의 출력 단자에 접속되고, 제4 트랜지스터(454)의 제2 단자는 배선 G4에 접속된다. 또한, 인버터 회로(460)의 입력 단자는 구동 회로(400)의 출력 단자에 접속된다. 또한, 제5 트랜지스터(455)의 제1 단자는 배선(459)에 접속되고, 제5 트랜지스터(455)의 게이트는 인버터 회로(460)의 출력 단자에 접속되고, 제5 트랜지스터(455)의 제2 단자는 배선 G1에 접속된다. 제6 트랜지스터(456)의 제1 단자는 배선(459)에 접속되고, 제6 트랜지스터(456)의 게이트는 인버터 회로(460)의 출력 단자에 접속되고, 제6 트랜지스터(456)의 제2 단자는 배선 G2에 접속된다. 제7 트랜지스터(457)의 제1 단자는 배선(459)에 접속되고, 제7 트랜지스터(457)의 게이트는 인버터 회로(460)의 출력 단자에 접속되고, 제7 트랜지스터(457)의 제2 단자는 배선 G3에 접속된다. 제8 트랜지스터(458)의 제1 단자는 배선(459)에 접속되고, 제8 트랜지스터(458)의 게이트는 인버터 회로(460)의 출력 단자에 접속되고, 제8 트랜지스터(458)의 제2 단자는 배선 G4에 접속된다.
도 11에 도시된 신호의 타이밍 차트를 도 6에 대응하는 도 12에 나타낸다. 도 12는 도 6에서와 동일한 출력 신호를 얻을 수 있다는 것을 나타낸다.
또한, 도 11에 도시된 디멀티플렉서 회로(450)에서, 제1 내지 제4 트랜지스터(451 내지 454)는 L/W비가 제5 내지 제8 트랜지스터(455 내지 458)보다 작도록 설계된다. 바꾸어 말하면, 제1 내지 제4 트랜지스터(451 내지 454)는 전류 공급 능력이 제5 내지 제8 트랜지스터(455 내지 458)의 전류 공급 능력보다 높도록 설계된다.
구체적으로는, 산화물 반도체로 된 반도체층을 구비하는 트랜지스터를 이용하여 디멀티플렉서 회로를 구성하는 때에는, 제5 내지 제8 트랜지스터(455 내지 458)는 커패시턴스가 제1 내지 제4 트랜지스터(451 내지 454)보다 높도록 설계하는 것이 바람직하다. 즉, 제5 내지 제8 트랜지스터(455 내지 458)는 L/W비가 제1 내지 제4 트랜지스터(501 내지 454)의 L/W비보다 크도록 설계하는 것이 바람직하다. 또한, 제5 내지 제8 트랜지스터(455 내지 458)는 반도체층의 두께를 제1 내지 제4 트랜지스터(451 내지 454)의 반도체층의 두께보다 작게 할 수 있다. 이러한 구성은 전술한 커패시턴스를 상이하게 할 수 있기 때문에 바람직하다. 또한, 제5 내지 제8 트랜지스터(455 내지 458)의 각각은 구동 회로(400)의 인버터 회로에 포함되는 제1 트랜지스터 및 제2 트랜지스터, 및 구동 회로(400)의 스위치인 제3 트랜지스터에 따라 제4 트랜지스터라 불리는 경우도 있다. 또한, 제1 내지 제4 트랜지스터(451 내지 454)의 각각은 구동 회로(400)의 인버터 회로에 포함되는 제1 트랜지스터 및 제2 트랜지스터, 구동 회로(400)의 스위치를 구성하는 제3 트랜지스터, 및 제4 트랜지스터에 따라 제5 트랜지스터라 불리는 경우도 있다.
반전 출력 신호 out1B을 디멀티플렉서 회로(405)에 적용함으로써, 입력 신호의 개수를 저감한다. 또한, 신호 개수의 저감에 수반되는 배선의 주회 면적의 감소에 의해 공간 절약을 달성할 수 있어, 구동 회로의 소형화 및 소비 전력의 감소가 이루어진다.
본 실시 형태에 따른 구성은 모든 트랜지스터가 동일한 도전형인 구동 회로의 트랜지스터가 노멀리 온인 경우에도, 구동 회로의 트랜지스터의 온 또는 오프를 제어할 수 있다. 따라서, 구동 회로 내의 트랜지스터가 노멀리 온인 경우에도, 정확도가 높고 오동작이 저감된 구동 회로를 제공할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태3)
본 실시 형태에서는, 상기 실시 형태에서 설명한 구동 회로의 제작 공정, 특히 산화물 반도체로 된 반도체층을 구비하는 박막 트랜지스터의 상면도 및 단면도에 대해서 설명한다. 또한, 본 실시 형태의 구동 회로를 포함하는 표시 장치는 액정 표시 장치, 및 유기 EL 등의 발광 소자를 포함하는 표시 장치에 적용될 수 있다. 상기 실시 형태에서 설명한 구동 회로는 전기 영동 소자를 포함하는 전자 페이퍼의 구동 회로에 적용되는 것이 가능하다. 또한, 상기 실시 형태에서 설명한 구동 회로는 표시 장치의 구동 회로뿐만 아니라 광 센서용 구동 회로 등의 다른 장치에도 적용 가능하다.
도 7은, 도 3을 참조하여 실시 형태1에 설명된 제1 트랜지스터(121) 및 제2 트랜지스터(123)를 포함하는 인버터 회로(120)의 상면도이다. 도 8은 제1 트랜지스터(121) 및 제2 트랜지스터(123)의 단면도이다. 또한, 제1 트랜지스터(121) 및 제2 트랜지스터(123)의 단면도는 도 7에 나타내는 인버터 회로(120)의 상면도에서의 단면 A-A'、B-B', 및 C-C'에 대응한다. 또한, 본 실시 형태에서는, 특히 산화물 반도체로 된 반도체층을 구비하는 박막 트랜지스터의 형성 방법의 일례에 대해서 설명한다.
우선, 기판(901) 위에 기초막(902)을 성막한다. 다음으로, 기초막(902) 위에 도전막을 형성한 후, 포토리소그래피 공정에 의해 게이트 전극층(903A, 903B)을 형성한다.
또한, 레지스트 마스크를 잉크 제트법에 의해 형성할 수 있다. 레지스트 마스크를 잉크 제트법에 의해 형성하면 포토마스크를 사용하지 않고, 그 결과 제조 비용을 저감할 수 있다.
게이트 전극층(903A, 903B)에 사용되는 도전막의 재료의 예는 Al, Cr, Ta, Ti, Mo, 및 W로부터 선택된 원소, 이들 원소의 임의의 것을 성분으로 포함하는 합금, 및 이들 원소의 임의의 것을 조합하여 포함하는 합금막을 포함한다.
기판(901)으로서 글래스 기판을 이용하는 경우에는, 이후에 행해지는 가열 처리의 온도가 높은 경우에는, 왜곡점이 730℃ 이상인 글래스 기판을 이용하는 것이 양호하다. 글래스 기판에는, 예를 들면, 알루미노실리케이트 글래스, 알루미노보로실리케이트 글래스, 또는 바륨 보로실리케이트 글래스 등의 글래스 재료가 이용된다.
기초막(902)은 기판(901)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고, 질화규소막, 산화규소막, 질화산화규소막, 및 산화질화규소막의 단일층 또는 이들 중 하나 이상의 복수층 구조를 갖도록 형성될 수 있다.
다음으로, 게이트 전극층(903A, 903B) 위에 게이트 절연층(904)을 형성한다.
게이트 절연층(904)은 플라즈마 CVD법, 스퍼터링법 등에 의해, 산화규소층, 질화규소층, 산화질화규소층 및 질화산화규소층의 단일층 또는 이들 중 임의의 것의 복수층 구조를 이용하여 형성될 수 있다. 예를 들면, SiH4, 산소 및 질소를 포함하는 성막 가스를 이용해서 플라즈마 CVD법에 의해 산화질화규소층을 형성할 수 있다.
다음, 포토리소그래피 공정에 의해 게이트 절연층(904)을 선택적으로 에칭해서, 게이트 전극층(903B)에 도달하는 컨택트 홀을 형성한다.
다음, 게이트 절연층(904) 위에 산화물 반도체막을 형성한다. 산화물 반도체막의 형성 후에 탈수화 또는 탈수소화를 위한 가열 처리를 행하여도 산화물 반도체막이 비정질 구조를 가질 수 있도록, 양호한 두께는 50nm 이하이다.
산화물 반도체막으로서 이하의 것들 중 임의의 것이 사용된다: In-Ga-Zn-O계 비-단결정막, In-Sn-Zn-O계 산화물 반도체막, In-Al-Zn-O계 산화물 반도체막, Sn-Ga-Zn-O계 산화물 반도체막, Al-Ga-Zn-O계 산화물 반도체막, Sn-Al-Zn-O계 산화물 반도체막, In-Zn-O계 산화물 반도체막, Sn-Zn-O계 산화물 반도체막, Al-Zn-O계 산화물 반도체막, In-O계 산화물 반도체막, Sn-O계 산화물 반도체막, 및 Zn-O계 산화물 반도체막. 산화물 반도체막은 희가스(rare gas)(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기에서 스퍼터링법에 의해 형성할 수 있다.
여기에서는, In, Ga 및 Zn을 포함하는 산화물 반도체 타깃(In2O3:Ga2O3:ZnO=1:1:1 [mol%]、In:Ga:Zn=1:1:0.5 [at%])을 이용하여 기판과 타깃 간의 거리를 100mm, 압력을 0.6Pa, 직류(DC) 전원을 0.5kW, 분위기는 산소(산소 유량 비율 100%) 분위기의 조건 하에서 성막한다. 또한, 펄스 직류(DC) 전원을 이용하면, 먼지(dust)를 감소하고 막 두께를 균일하게 하므로 바람직하다.
스퍼터링법의 예로서, 스퍼터용 전원에 고주파 전원을 이용하는 RF 스퍼터링법과, DC 스퍼터링법과, 펄스적으로 바이어스를 인가하는 펄스 DC 스퍼터링법을 포함한다. RF 스퍼터링법은 주로 절연막을 성막하는 경우에 이용되고, DC 스퍼터링법은 주로 금속 도전막을 성막하는 경우에 이용된다.
또한, 재료가 다른 타깃을 복수 설치할 수 있는 다원(multi-source) 스퍼터링 장치도 있다. 다원 스퍼터링 장치는 동일 챔버에서, 다른 재료로 된 다층막이 성막되는 것 또는 동일 챔버에서 복수 종류의 재료가 동시에 방전에 의해 성막되는 것을 허용한다.
또한, 챔버 내부에 자석 기구를 구비하여 마그네트론 스퍼터링법에 이용되는 스퍼터링 장치, 및 글로우 방전을 사용하지 않고 마이크로파를 이용해서 발생시킨 플라즈마를 이용하는 ECR 스퍼터링법에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링법을 이용하는 성막 방법으로서, 성막 중에 타깃 물질과 스퍼터 가스 성분을 서로 화학 반응시켜 이들의 화합물 박막을 형성하는 반응성 스퍼터링법, 및 성막 중에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해서 플라즈마를 발생시키는 역 스퍼터링을 행하여, 게이트 절연층(904)의 표면의 먼지를 제거하는 것이 바람직하다. 역 스퍼터링은 타깃측에 전압을 인가하지 않고, 아르곤 분위기에서 기판측에 RF 전원을 이용해서 전압을 인가하여 기판 근방에 플라즈마를 형성해서 표면을 개질하는 방법을 나타낸다. 또한, 아르곤 분위기 대신에, 질소, 헬륨, 산소 등을 이용해도 된다.
다음으로, 산화물 반도체막을 포토리소그래피 공정에 의해 섬 형상의 산화물 반도체층(905A, 905B)으로 가공한다. 또한, 섬 형상의 산화물 반도체층(905A, 905B)을 형성하기 위한 레지스트 마스크를 잉크 제트법에 의해 형성해도 좋다.
다음으로, 산화물 반도체층의 탈수화 또는 탈수소화를 행한다. 탈수화 또는 탈수소화를 행하는 가열 처리의 온도는 400℃ 이상 750℃ 이하, 바람직하게는 425℃ 이상 기판의 왜곡점 이하이다. 또한, 425℃ 이상의 온도의 경우에는, 열처리 시간은 1시간 이하일 수 있지만, 425℃보다 낮은 온도의 경우에는, 가열 처리 시간은 1시간보다 길다. 여기에서는, 가열 처리 장치의 하나인 전기로에 기판을 도입하고, 산화물 반도체층에 대해 질소 분위기에서 가열 처리를 행한다. 그 후, 산화물 반도체층을 대기에 노출하지 않고, 산화물 반도체층이 물 또는 수소를 재혼입하는 것을 방지하고, 이에 따라 산화물 반도체층을 얻는다. 본 실시 형태에서는, 가열 처리에 이용되는 하나의 노를, 산화물 반도체층의 탈수화 또는 탈수소화를 행하는 가열 온도 T로부터, 다시 물이 들어가는 것(reincorporation)을 방지하기에 충분한 온도까지 온도가 낮아질 때까지 계속해서 사용한다. 구체적으로는, 온도가 가열 온도 T보다 100℃ 이상 내려갈 때까지 질소 분위기에서 서냉한다. 탈수화 또는 탈수소화를 행하는 분위기는 질소 분위기에 한정되지 않고, 희가스 분위기(헬륨, 네온, 아르곤 등)에서 탈수화 또는 탈수소화를 행한다. 소정의 가열 조건에서는, 산화물 반도체의 결정화율이 90% 이상 또는 80% 이상이 되는 경우가 있다.
가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 구비할 수도 있다. 예를 들면, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프 등의 램프로부터 출사되는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 기체로서, 아르곤 등의 희가스 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
다음으로, 게이트 절연층(904) 및 산화물 반도체층(905A, 905B) 위에 도전막을 형성한다. 그 후, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 그 후 도전막을 선택적으로 에칭하여 전극층(906)을 형성한다. 도전막의 재료로서는, Ti, Mo, W, Al, Cr, Cu, 및 Ta로부터 선택된 원소, 이들 원소 중 임의의 것을 성분으로 포함하는 합금, 이들 원소를 조합하여 포함하는 합금 등을 이용한다. 도전막은 상기 원소를 포함하는 단층막에 한정되지 않고, 2층 이상의 다층막일 수 있다. 또한, 도 8에서는, 산화물 반도체층 위에서 접하는 도전막만을 선택적으로 제거한다. 따라서, 산화물 반도체층 위에서 접하는 도전막만을 선택적으로 제거하기 위해서, 알카리성의 에천트(etchant)로서 암모니아 과산화물 혼합물(과산화수소:암모니아수:물=5:2:2) 등을 이용하면, 도전막을 선택적으로 제거하여, In-Ga-Zn-O계 산화물 반도체를 포함하는 산화물 반도체층을 잔존시킬 수 있다.
다음으로, 게이트 절연층(904), 산화물 반도체층(905A, 905B) 및 전극층(906) 위에 절연층(907)을 형성한다. 절연층(907)은 스퍼터링법 등, 산화물 절연막에 물 및 수소 등의 불순물이 포함되지 않는 방법을 적절히 이용해서 적어도 1nm 이상의 두께로 형성될 수 있다. 산화물 반도체층(905A, 905B)과 접하도록 형성되는 절연층(907)으로서, 수분, 수소 이온 및 OH- 등의 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용한다. 구체적으로는, 산화규소막, 질화산화규소막, 산화알루미늄막 또는 산화질화알루미늄막 등을 이용한다.
이상의 공정에 의해, 제1 트랜지스터(121) 및 제2 트랜지스터(123)를 형성할 수 있다.
또한, 도 8에 나타내는 제1 트랜지스터(121) 및 제2 트랜지스터(123)는 산화물 반도체로 된 반도체층을 구비하는 보텀 게이트형의 TFT이다. 그러나, 본 발명의 실시 형태는 이에 한정되지 않고, 제1 트랜지스터(121) 및 제2 트랜지스터(123)는 톱 게이트형의 TFT일 수 있다.
본 실시 형태에 따른 구성은 구동 회로 내의 트랜지스터가 노멀리 온인 경우에도 트랜지스터의 온 또는 오프를 제어할 수 있다. 따라서, 구동 회로 내의 트랜지스터가 노멀리 온인 경우에도, 정확도가 높고 오동작이 저감된 구동 회로를 제공할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태4)
본 실시 형태에서는, 동일 기판 위에 적어도 구동 회로의 일부와, 화소부에 배치하는 박막 트랜지스터를 형성하는 예에 대해서 이하에 설명한다. 화소부에 배치하는 박막 트랜지스터는 실시 형태3과 마찬가지로 형성된다.
도 9a는 액티브 매트릭스형 표시 장치의 블록도의 일례를 도시한다. 표시 장치의 기판(5300) 위에는, 화소 영역(5301), 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)를 구비한다. 화소 영역(5301)에는, 복수의 신호선이 신호선 구동 회로(5304)로부터 연장해서 배치되고, 복수의 주사선이 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303)로부터 연장해서 배치되어 있다. 또한, 주사선과 신호선이 서로 교차하는 각 영역에는, 표시 소자를 포함하는 화소가 매트릭스 형상으로 구비되어 있다. 또한, 표시 장치의 기판(5300)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해 타이밍 제어 회로(5305)(컨트롤러 또는 제어 IC라고도 함)에 접속되어 있다.
도 9a에서는, 제1 주사선 구동 회로(5302), 제2 주사선 구동 회로(5303) 및 신호선 구동 회로(5304)는, 화소 영역(5301)이 형성되어 있는 기판(5300) 위에 형성된다. 따라서, 외부에 설치되는 구동 회로 등의 부품의 개수가 감소되어, 비용의 저감을 도모할 수 있다. 또한, 기판(5300) 외부에 구동 회로를 설치했을 경우, 배선을 연장시킬 필요가 있고, 배선 접속의 개수가 증가하지만, 기판(5300) 위에 구동 회로를 설치했을 경우, 배선 접속의 개수를 줄일 수 있다. 결과적으로, 신뢰성 및 수율의 향상을 도모할 수 있다.
또한, 타이밍 제어 회로(5305)는 제1 주사선 구동 회로(5302)에 대하여 예를 들어 제1 주사선 구동 회로용 스타트 신호(GSP1) 및 주사선 구동 회로용 클록 신호(GCLK1)를 공급한다. 또한, 타이밍 제어 회로(5305)는 제2 주사선 구동 회로(5303)에 대하여 예를 들어 제2 주사선 구동 회로용 스타트 신호(GSP2)(스타트 펄스라고도 함) 및 주사선 구동 회로용 클록 신호(GCLK2)를 공급한다. 타이밍 제어 회로(5305)는 신호선 구동 회로(5304)에 대하여 신호선 구동 회로용 스타트 신호(SSP), 신호선 구동 회로용 클록 신호(SCLK), 비디오 신호용 데이터(DATA)(간단히 비디오 신호라고도 함) 및 래치 신호(LAT)를 공급한다. 또한, 각 클록 신호는, 주기가 다른 복수의 클록 신호일 수 있거나, 또는 클록 신호를 반전시켜 얻은 신호(CLKB)와 함께 공급될 수 있다. 또한, 제1 주사선 구동 회로(5302)와 제2 주사선 구동 회로(5303) 중 하나를 생략하는 것이 가능하다.
도 9b는 구동 주파수가 낮은 회로(예를 들면, 제1 주사선 구동 회로(5302) 및 제2 주사선 구동 회로(5303))를 화소 영역(5301)과 같은 기판(5300) 위에 형성하고, 신호선 구동 회로(5304)를, 화소 영역(5301)이 형성된 기판과는 다른 기판 위에 형성하는 구성에 대해서 나타내고 있다. 이러한 구성에 의해, 단결정 반도체를 이용한 트랜지스터에 비해 전계 효과 이동도가 작은 박막 트랜지스터를 이용하여, 기판(5300) 위에 형성되는 구동 회로를 구성할 수 있다. 따라서, 표시 장치의 대형화, 공정 개수의 삭감, 비용의 저감, 수율의 향상 등을 도모할 수 있다.
본 실시 형태는 다른 실시 형태에 기재된 구성과 적절히 조합해서 실시하는 것이 가능하다.
(실시 형태5)
본 실시 형태에서는, 상기 실시 형태에서 설명한 표시 장치를 표시부에 구비하는 전자 기기의 예에 대해서 설명한다.
상기 실시 형태의 각각의 도면에서 설명한 내용(또는 그 내용의 일부)을 다양한 전자 기기에 적용할 수 있는데, 구체적으로, 전자 기기의 표시부에 적용할 수 있다. 그러한 전자 기기의 예로서, 비디오 카메라, 디지털 카메라, 고글형 디스플레이, 네비게이션 시스템, 음향 재생 장치(예를 들어, 카 오디오 컴포넌트 또는 오디오 컴포넌트), 컴퓨터, 게임 기기, 개인 휴대 정보 단말기(예를 들어, 모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적), 및 기록 매체를 구비한 화상 재생 장치(구체적으로는, DVD(digital versatile disc) 등의 기록 매체를 재생하고, 그 재생 화상을 표시하기 위한 디스플레이를 구비하는 장치)를 포함한다.
도 10a는 하우징(1211), 지지대(1212) 및 표시부(1213)를 포함하는 디스플레이 장치를 나타낸다. 도 10a에 도시하는 디스플레이 장치는 다양한 정보(예를 들어, 정지 화상, 동화상 및 텍스트 화상)를 표시부에 표시하는 기능을 갖는다. 또한, 도 10a에 도시하는 디스플레이 장치가 갖는 기능은 이에 한정되지 않고; 도 10a에 도시하는 디스플레이 장치는 다양한 기능을 가질 수 있다.
도 10b는 본체(1231), 표시부(1232), 수상부(image receiving portion)(1233), 조작 키(1234), 외부 접속 포트(1235) 및 셔터 버튼(1236)을 포함하는 카메라를 나타낸다. 도 10b에 도시하는 카메라는 정지 화상을 촬영하는 기능 및 동화상을 촬영하는 기능을 갖는다. 또한, 도 10b에 도시하는 카메라는 이러한 기능을 갖는 것으로 한정되지 않는다. 도 10b에 도시하는 카메라의 기능은 이러한 기능에 한정되지 않고, 카메라는 다양한 기능을 가질 수 있다.
도 10c는 본체(1251), 하우징(1252), 표시부(1253), 키보드(1254), 외부 접속 포트(1255) 및 포인팅 디바이스(1256)를 포함하는 컴퓨터를 나타낸다. 도 10c에 도시하는 컴퓨터는 다양한 정보(예를 들어, 정지 화상, 동화상 및 텍스트 화상)를 표시부에 표시하는 기능을 갖는다. 또한, 도 10c에 도시하는 컴퓨터의 기능은 이러한 기능에 한정되지 않고, 컴퓨터는 다양한 기능을 가질 수 있다.
본 실시 형태의 표시부에, 상기 실시 형태에서 설명한 표시 장치를 적용함으로써, 도 10a 내지 도 10c에 도시된 구동 회로 내의 트랜지스터가 노멀리 온인 경우에도 트랜지스터가 온 상태 또는 오프 상태로 될 수 있다. 따라서, 구동 회로 내의 트랜지스터가 노멀리 온인 경우에도, 정확도가 높고 오동작이 저감된 구동 회로를 제공할 수 있다. 또한, 구동 회로의 클록 신호의 주파수를 감소함으로써 저소비 전력화를 도모하는 것도 가능하다.
본 실시 형태는 임의의 다른 실시 형태와 적절히 조합해서 실시하는 것이 가능하다.
본 출원은 2009년 9월 24일자로 출원된 일본 특허 출원 제2009-219066호를 기초로 하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
100: 구동 회로
101: 배선
102: 배선
103: 펄스 출력 회로
104: 배선
111: 제1 스위치
112: 제1 인버터 회로
113: 제2 인버터 회로
114: 제2 스위치
115: 제3 스위치
116: 제3 인버터 회로
117: 제4 인버터 회로
118: 제4 스위치
120: 인버터 회로
121: 제1 트랜지스터
122: 배선
123: 제2 트랜지스터
124: 배선
130: 인버터 회로
131: 제1 트랜지스터
132: 제2 트랜지스터
140: 트랜지스터
141: 파형
142: 파형
143: 파형
144: 파형
145: 파형
201: 게이트 배선
202: 게이트 배선
203: 반도체층
204: 반도체층
205: 배선
400: 구동 회로
401: 배선
402: 배선
403: 펄스 출력 회로
404: 배선
405: 디멀티플렉서 회로
406: 배선
501: 제1 트랜지스터
502: 제2 트랜지스터
503: 제3 트랜지스터
504: 제4 트랜지스터
505: 제5 트랜지스터
506: 제6 트랜지스터
507: 제7 트랜지스터
508: 제8 트랜지스터
509: 제9 트랜지스터
510: 제10 트랜지스터
511: 제11 트랜지스터
512: 제12 트랜지스터
513: 제13 트랜지스터
514: 제14 트랜지스터
515: 배선
516: 배선
517: 배선
518: 배선
901: 기판
902: 기초막
904: 게이트 절연층
906: 전극층
907: 절연층
1211: 케이스
1212: 지지대
1213: 표시부
1231: 본체
1232: 표시부
1233: 수상부
1234: 조작 키
1235: 외부 접속 포트
1236: 셔터 버튼
1251: 본체
1252: 하우징
1253: 표시부
1254: 키보드
1255: 외부 접속 포트
1256: 포인팅 디바이스
5300: 기판
5301: 화소부
5302: 주사선 구동 회로
5303: 주사선 구동 회로
5304: 신호선 구동 회로
5305: 타이밍 제어 회로
903A: 게이트 전극층
903B: 게이트 전극층
905A: 산화물 반도체층
450: 디멀티플렉서 회로
451: 제1 트랜지스터
452: 제2 트랜지스터
453: 제3 트랜지스터
454: 제4 트랜지스터
455: 제5 트랜지스터
456: 제6 트랜지스터
457: 제7 트랜지스터
458: 제8 트랜지스터
459: 배선
460: 인버터 회로
461: 배선
462: 배선
463: 배선
464: 배선

Claims (7)

  1. 반도체 장치로서,
    제1 게이트 전극층;
    제2 게이트 전극층;
    상기 제1 게이트 전극층 위, 및 상기 제2 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 제1 산화물 반도체층;
    상기 게이트 절연층 위의 제2 산화물 반도체층;
    상기 제1 산화물 반도체층 위의 제1 전극층;
    상기 제2 산화물 반도체층 위의 제2 전극층;
    상기 제1 산화물 반도체층 위, 및 상기 제2 산화물 반도체층 위의 제3 전극층; 및
    상기 제1 산화물 반도체층 위, 상기 제2 산화물 반도체층 위, 상기 제1 전극층 위, 상기 제2 전극층 위, 및 상기 제3 전극층 위의 절연층을 포함하고,
    상기 게이트 절연층은 상기 제1 게이트 전극층과 상기 제1 산화물 반도체층 사이의 영역을 포함하고,
    상기 게이트 절연층은 상기 제2 게이트 전극층과 상기 제2 산화물 반도체층 사이의 영역을 포함하고,
    상기 게이트 절연층은 컨택트 홀을 포함하고,
    상기 제1 전극층은 상기 제1 산화물 반도체층과 전기적으로 접속되고,
    상기 제2 전극층은 상기 제2 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 전극층은 상기 제1 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 전극층은 상기 제2 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 전극층은 상기 컨택트 홀을 통해 상기 제1 게이트 전극층과 전기적으로 접속되고,
    상기 절연층은 상기 제1 산화물 반도체층과 접하는 영역을 포함하고,
    상기 절연층은 상기 제2 산화물 반도체층과 접하는 영역을 포함하고,
    상기 절연층은 산소, 및 규소를 포함하고,
    상기 제1 산화물 반도체층을 포함하는 트랜지스터는 노멀리 온(normally on)이고,
    상기 제2 산화물 반도체층을 포함하는 트랜지스터는 노멀리 온인, 반도체 장치.
  2. 반도체 장치로서,
    제1 게이트 전극층;
    제2 게이트 전극층;
    상기 제1 게이트 전극층 위, 및 상기 제2 게이트 전극층 위의 게이트 절연층;
    상기 게이트 절연층 위의 제1 산화물 반도체층;
    상기 게이트 절연층 위의 제2 산화물 반도체층;
    상기 제1 산화물 반도체층 위의 제1 전극층;
    상기 제2 산화물 반도체층 위의 제2 전극층;
    상기 제1 산화물 반도체층 위, 및 상기 제2 산화물 반도체층 위의 제3 전극층; 및
    상기 제1 산화물 반도체층 위, 상기 제2 산화물 반도체층 위, 상기 제1 전극층 위, 상기 제2 전극층 위, 및 상기 제3 전극층 위의 절연층을 포함하고,
    상기 게이트 절연층은 상기 제1 게이트 전극층과 상기 제1 산화물 반도체층 사이의 영역을 포함하고,
    상기 게이트 절연층은 상기 제2 게이트 전극층과 상기 제2 산화물 반도체층 사이의 영역을 포함하고,
    상기 게이트 절연층은 컨택트 홀을 포함하고,
    상기 제1 전극층은 상기 제1 산화물 반도체층과 전기적으로 접속되고,
    상기 제2 전극층은 상기 제2 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 전극층은 상기 제1 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 전극층은 상기 제2 산화물 반도체층과 전기적으로 접속되고,
    상기 제3 전극층은 상기 컨택트 홀을 통해 상기 제1 게이트 전극층과 전기적으로 접속되고,
    상기 절연층은 상기 제1 산화물 반도체층과 접하는 영역을 포함하고,
    상기 절연층은 상기 제2 산화물 반도체층과 접하는 영역을 포함하고,
    상기 절연층은 산소, 및 규소를 포함하고,
    상기 제1 산화물 반도체층은 산화물 반도체막을 가공하는 것에 의해 형성된 것이고,
    상기 제2 산화물 반도체층은 상기 산화물 반도체막을 가공하는 것에 의해 형성된 것인, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 산화물 반도체층은 산화물 반도체막을 가공하는 것에 의해 형성된 것이고,
    상기 제2 산화물 반도체층은 상기 산화물 반도체막을 가공하는 것에 의해 형성된 것인, 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 산화물 반도체층, 및 상기 제2 산화물 반도체층은 각각 In, Ga, 및 Zn을 포함하는, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제1 게이트 전극층, 및 상기 제2 게이트 전극층은 각각 Al, Cr, Ta, Ti, Mo, 및 W로부터 선택된 원소를 포함하는, 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 전극층, 상기 제2 전극층, 및 상기 제3 전극층은 각각 Ti, Mo, W, Al, Cr, Cu, 및 Ta로부터 선택된 원소를 포함하는, 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 전극층, 상기 제2 전극층, 및 상기 제3 전극층은 각각 적층인, 반도체 장치.
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