CN102474256A - 驱动器电路、包括驱动器电路的显示设备以及包括显示设备的电子电器 - Google Patents

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Abstract

本发明的目的是提供包括正常导通的薄膜晶体管的驱动器电路，其中该驱动器电路确保了故障少的且高可靠性的操作。该驱动器电路包括包含具有第一晶体管和第二晶体管的反相器电路以及具有第三晶体管的开关的静态移位寄存器。第一至第三晶体管各自包括包含氧化物半导体的半导体层并且是耗尽模式晶体管。用于驱动第三晶体管的时钟信号的振幅电压高于用于驱动反相器电路的电源电压。

Description

驱动器电路、包括驱动器电路的显示设备以及包括显示设备的电子电器
技术领域
本发明涉及驱动器电路(也称为移位寄存器电路)，包括形成于与像素区相同的基板之上的驱动器电路的显示设备，或者包括显示设备的电子电器。
背景技术
随着诸如液晶电视之类的大显示设备的广泛使用，人们需要更高附加值的产品并因此正进行相关研发。特别是，人们正在积极研发通过使用具有非晶半导体的，尤其是氧化物半导体的沟道区的薄膜晶体管(TFT)将驱动器电路(例如，扫描线驱动器电路)形成于与像素区相同的基板之上的技术。
驱动器电路的结构的实例包括专利文献1所公开的静态移位寄存器电路(参见图2等)。
[参考文献]
[专利文献1]日本公开专利申请No.S64-89810
发明内容
静态移位寄存器电路包括起着开关作用的薄膜晶体管和反相器电路。将氧化物半导体用于用作薄膜晶体管和反相器电路的晶体管的半导体层提供了显著的优点：具有诸如高场效应迁移率之类的良好的电特性。但是，氧化物半导体的阈值电压即使在没有对氧化物半导体添加外来杂质的情况下也由于因缺少氧所致的空隙缺陷而波动，并且因而具有氧化物半导体的半导体层的薄膜晶体管在某些情况下是耗尽模式(也称为正常导通(normally on))。
鉴于此，本发明的一种实施例的目的是提供即使在驱动器电路使用薄膜晶体管来提供时也仅少有故障的驱动器电路，所述薄膜晶体管全部是相同导电类型的并且由于例如它们的沟道包含氧化物半导体而为正常导通的。
本发明的一种实施例是包括静态移位寄存器的驱动器电路，该静态移位寄存器包括包含第一晶体管和第二晶体管的反相器电路以及包含第三晶体管的开关。第一至第三晶体管各自包括包含氧化物半导体的半导体层并且是耗尽模式晶体管。用于驱动第三晶体管的时钟信号的振幅电压比用于驱动反相器电路的电源电压高。
本发明的一种实施例是一种驱动器电路，该驱动器电路包括静态移位寄存器，其中该静态移位寄存器包括包含第一晶体管和第二晶体管的反相器电路以及包含第三晶体管的开关；以及与移位寄存器的输出端连接的多路分解器电路。第一至第三晶体管各自包括包含氧化物半导体的半导体层，并且是耗尽模式晶体管。用于驱动第一晶体管的时钟信号的振幅电压比用于驱动反相器电路的电源电压高。多路分解器电路的输出端各自连接至用于保持输出端的电位的第四晶体管。
本发明的一种实施例能够是其中时钟信号为第一时钟信号和第二时钟信号的驱动器电路，以及第二时钟信号是第一时钟信号的反信号。
本发明的一种实施例能够是其中第一晶体管的L/W比高于第二晶体管的L/W比的驱动器电路。
本发明的一种实施例能够是其中第一晶体管的半导体层的膜厚大于第二晶体管的半导体层的膜厚的驱动器电路。
本发明的一种实施例能够是其中在多路分解器电路内的第五晶体管的L/W比低于第四晶体管的L/W比的驱动器电路。
本发明的一种实施例能够是一种驱动器电路，在该驱动器电路中，第四晶体管的栅极与用以供应正电源电压的线路电连接；第四晶体管的第一端与用以供应负电源电压的线路电连接；并且第四晶体管的第二端是与多路分解器电路的输出端电连接。
本发明的一种实施例能够是其中第一到第四晶体管是n沟道晶体管的驱动器电路。
本发明的一种实施例能够提供即使在驱动器电路使用薄膜晶体管来提供时也少有故障的驱动器电路，所述薄膜晶体管全部是相同导电类型的并且由于例如它们的沟道包含氧化物半导体而为正常导通的。
附图说明
图1A和1B示出了驱动器电路的实例。
图2A和2B示出了反相器电路，图2C示出了开关，以及图2D和2E各自示出了信号的波形的实例。
图3示出了反相器电路的顶视图的实例。
图4示出了驱动器电路的实例。
图5示出了驱动器电路的实例。
图6示出了驱动器电路的时序图的实例。
图7示出了反相器电路的顶视图的实例。
图8示出了反相器电路的截面的实例。
图9A和9B示出了显示设备的实例。
图10A至10C各自示出了电子电器的实例。
图11示出了驱动器电路的实例。
图12示出了驱动器电路的时序图的实例。
具体实施方式
在下文中，本发明的实施例如将参照附图来描述。但是，本发明能够以许多不同的实施方式来实现，并且本领域技术人员应当理解，本发明的实施方式和细节能够在不脱离本发明的目的和范围的情况下以不同的方式来修改。因此，本发明不应被理解为仅限于下面关于实施例的描述。注意，在示出下面所描述的本发明的结构的全部附图中的相同部分或具有相同功能的部分以相同的参考数字来指示。
注意，在实施例的附图等中所示出的每种结构的尺寸、层厚或区域在某些情况下为简单起见而夸大。因此，本发明的实施例并不限于这样的比例。
注意，本说明书所采用的诸如第一、第二、第三到第N(N是大于等于2的自然数)之类的术语是为了避免零件之间的混淆而使用的，而并没有对编号进行限制。
(实施例1)
在本实施例中，首先，将参照附图来描述作为包括多个级的脉冲输出电路的静态移位寄存器电路的驱动器电路的结构。根据本实施例的驱动器电路使用用作开关和反相器电路的薄膜晶体管来形成。
在本实施例中的驱动器电路100包括用以供应第一时钟信号(CLK1)的线路101、用以供应第二时钟信号(CLK2)的线路102、多个级的脉冲输出电路103以及用以供应起始脉冲(也称为SP，来自前级的信号，或输入信号)的线路104。另外，根据本实施例的驱动器电路输出脉冲信号out1到outN。注意，其中输入了用于转换扫描方向的扫描方向切换信号等的结构同样是可接受的。另外，虽然本实施例示出了其中驱动器电路由包括第一时钟信号(CLK1)和第二时钟信号(CLK2)的两相时钟信号所驱动的实例，但是驱动电路由不同于两相时钟信号的时钟信号来驱动也是可接受的。
如果在图1A中的驱动器电路是用于驱动栅极线的驱动器电路，则缓冲电路等与脉冲输出电路的每个输出端连接。作为选择，如果在图1A中的驱动器电路是用于驱动信号线的驱动器电路，则用于采集图像信号的采样开关、锁定电路等与脉冲输出电路的每个输出端连接。
注意，氧化物半导体优选用于在驱动器电路100中的每个晶体管的半导体层。将氧化物半导体用于晶体管的半导体层提供了比诸如非晶硅之类的硅基半导体材料的场效应迁移率高的场效应迁移率。注意，氧化物半导体能够是氧化锌(ZnO)、氧化锡(SnO2)等。另外，还能够将In或Ga添加到ZnO中。
氧化物半导体使用表示为InMO3(ZnO)x(x＞0)的薄膜。注意，M表示一种或多种选自鎵(Ga)、铁(Fe)、镍(Ni)、锰(Mn)和钴(Co)的金属元素。例如，在某些情况下M表示Ga，在其它情况下M表示除Ga外另加的诸如Ni或Fe之类的以上金属元素(Ga和Ni或者Ga和Fe)。而且，以上氧化物半导体可以含有Fe或Ni，另一种过渡金属元素，或者过渡金属的氧化物，作为除了作为M所包含的金属元素之外的杂质元素。例如，氧化物半导体能够使用In-Ga-Zn-O基非单晶膜。
代替作为In-Ga-Zn-O基非单晶膜的氧化物半导体层(InMO3(ZnO)x(x＞0)膜)，能够使用其中M是另一种金属元素的InMO3(ZnO)x(x＞0)膜。另外，除以上半导体外，氧化物半导体还能够使用下列氧化物半导体中的任一种：In-Sn-Zn-O基氧化物半导体、In-Al-Zn-O基氧化物半导体、Sn-Ga-Zn-O基氧化物半导体、Al-Ga-Zn-O基氧化物半导体、Sn-Al-Zn-O基氧化物半导体、In-Zn-O基氧化物半导体、Sn-Zn-O基氧化物半导体、Al-Zn-O基氧化物半导体、In-O基氧化物半导体、Sn-O基氧化物半导体和Zn-O基氧化物半导体。
注意，薄膜晶体管是具有至少三个端子：栅极端、漏极端和源极端的元件，并且具有在漏极端和源极端之间的沟道区。能够将电流馈入漏区、沟道区和源区。在本说明书中，与用于供应正电源电压Vdd的线路连接的端子是漏极端，与用于供应负电源电压Vss的线路连接的端子是源极端。注意，源极端和漏极端在某些情况下被称为第一端子和第二端子。
注意，薄膜晶体管的结构能够采用各种模式，并不仅限于特定的结构。例如，薄膜晶体管的结构能够采用具有两个或更多个栅电极的多栅极结构。
而且，薄膜晶体管的结构采用其中栅电极形成于沟道区之上及之下的结构。注意，其中栅电极形成于沟道区之上及之下的结构能够导致其中多个薄膜晶体管并联连接的结构。
注意，明确的描述“A与B连接”表示以下情形，包括：A与B电连接的情形，A与B功能性连接的情形，以及A与B直接连接的情形。在此，A和B各自表示一个对象(例如，器件、元件、电路、线路、电极、端子、导电膜或层)。因此，该描述的意义并不限于预定的连接关系，例如，在附图或正文中所示出的连接关系；该描述的意义包括与在附图或正文中所示出的连接关系不同的连接关系。
下面，脉冲输出电路103的结构将参照图1B来描述。脉冲输出电路103包括，例如，与起始脉冲SP被输入其中的端子连接的第一开关111；第一反相器电路112，用于反转和输出经由第一开关111输入第一反相器电路112的信号；用于反转和输出由第一反相器电路112所反转的信号的第二反相器电路113；与被输入由第二反相器电路113所反转的信号的端子连接的第二开关114；与输出由第一反相器电路112所反转的信号的端子连接的第三开关115；第三反相器电路116，用于反转和输出通过第三开关115输入第三反相器电路116的信号；用于反转和输出由第三反相器电路116所反转的信号的第四反相器电路117；以及与被输入由第四反相器电路117所反转的信号的端子连接的第四开关118。在图1B所示的电路图中，由虚线所指示的方框对应于用于输出来自单个级的脉冲信号的脉冲输出电路103。在图1A中的移位寄存器包括N级的脉冲输出电路(N为大于等于2的自然数)。N级的脉冲输出电路通过它们的第三反相器电路116的输出端来输出输出信号out1到outN。
注意，以上所描述的第一开关111和第四开关118与线路101连接，使得它们的导通(导电状态)或截止(非导电状态)由第一时钟信号CLK1所控制，并且第二开关114和第三开关115与线路102连接，使得它们的导通或截止由第二时钟信号CLK2所控制。
下面，如图1B所示的第一至第四反相器电路112至117的电路结构的实例将参照图2A到2E来描述。反相器电路各自使用薄膜晶体管来形成，所述薄膜晶体管全部都是与图2A和2B所示的薄膜晶体管的导电类型相同的导电类型的，因为薄膜晶体管的半导体层是由氧化物半导体制成的。在图2A中的反相器电路120包括第一晶体管121和第二晶体管123。第一晶体管121的第一端子(在此为漏极端)与用以供应正电源电压Vdd的线路122连接，第一晶体管121的第二端子(在此为源极端)与第一晶体管121的栅极连接，并且第一晶体管121的第二端子是反相器电路120的输出端。第二晶体管123的第一端子(在此为漏极端)与第一晶体管121的第二端子和栅极连接，第二晶体管123的第二端子(在此为源极端)与用以供应负电源电压Vss的线路124连接，并且第二晶体管123的栅极是反相器电路120的输入端。
另外，在图2B中示出了具有与图2A中的结构不同的结构的反相器电路。在图2B中的反相器电路130包括第一晶体管131和第二晶体管132。第一晶体管131的第一端子(在此漏极端)与用以供应正电源电压Vdd的线路122以及第一晶体管131的栅极连接，并且第一晶体管131的第二端子(在此为源极端)是反相器电路130的输出端。第二晶体管132的第一端子(在此为漏极端)与第一晶体管131的第二端子连接，第二晶体管132的第二端子(在此为源极端)与用以供应负电源电压Vss的线路124连接，并且第二晶体管132的栅极是反相器电路130的输入端。
注意，正电源电压高于参考电位，并且负电源电压低于参考电位。注意，优选地，正电源电压和负极电压是使晶体管这样操作的，即，给栅极供应正电源电压使得所期望的晶体管(其阈值电压为0V)得以导通，并且给栅极供应负电源电压使得所期望的晶体管得以截止。
注意，电压在许多情况下意指在电位和参考电位之间的电位差。因此，电压、电位和电位差能够分别称为电位、电压和电压差。
接下来，以下将描述在图1B中的第一至第四开关111至118的电路结构的实例。开关每个都使用具有氧化物半导体的半导体层的晶体管140(也称为第三晶体管)来形成，如图2C所示。起着开关作用的图2C所示的晶体管140的第一端子(源极端和漏极端之一)是该开关的输入端IN，晶体管140的第二端子(源极端和漏极端中的另一个)是该开关的输出端OUT，并且晶体管140的栅极由控制晶体管的导通或截止的线路101或线路102供应以第一时钟信号CLK1或第二时钟信号CLK2(图2C示出了作为实例的第一时钟信号CLK1)。
接下来，在图2D中示出了被输入图2A到2C所示的每个电路的正电源电压Vdd、负电源电压Vss和第一时钟信号CLK1的电压振幅。在图2D中，纵轴表示电位，波形141表示第一时钟信号，波形142表示正电源电压Vdd，波形143表示负电源电压Vss，并且波形144表示起始脉冲SP。
图2E示出了代替第一时钟信号CLK1的电压振幅的第二时钟信号CLK2的电压振幅。在图2E中，如同在2D中那样，纵轴表示电位，波形145表示第二时钟信号CLK2，波形142表示正电源电压Vdd，波形143表示负电源电压Vss，并且波形144表示起始脉冲SP。注意，第二时钟信号CLK2是第一时钟信号CLK1的反信号。
如图2D和2E所示，第一时钟信号和第二时钟信号的电压振幅在高电平信号VH与低电平信号VL之间变化。另外，正电源电压Vdd的电位、负电源电压Vss的电位以及起始脉冲SP的电压振幅在高于低电平信号VL的Vss与低于高电平信号VH的Vdd之间变化。
如果具有氧化物半导体的半导体层的第一到第四反相器电路112到117具有正常导通的晶体管，则流过的电流增大，这导致功率消耗增大。因此，功率消耗能够通过预先调低正电源电压Vdd、负电源电压Vss和起始脉冲SP的振幅电压来降低。另外，第一到第四开关111到118需要可靠地保持导通状态或截止状态以便防止驱动器电路失效。从而将第一时钟信号CLK1和第二时钟信号CLK2的电压振幅设置为高于反相器电路的电源电压的电压振幅，使得第一到第四开关111到118能够更加可靠地保持导通状态或截止状态。
注意，在包含于图2A所示的第一到第四反相器电路112到117中的第一晶体管121和第二晶体管123为正常导通的情况下，功率消耗被增大，即使供应给线路122和线路124的电源电压的电压被降低。因而，当反相器电路使用具有氧化物半导体的半导体层的晶体管来形成时，第二晶体管123的电阻高于第一晶体管121的电阻，即，第二晶体管123的L/W比优选高于第一晶体管121的L/W比.
为了具体描述，在图3中示出了其中第二晶体管123的L/W比高于第一晶体管121的L/W比的反相器电路120的顶视图。在图3所示的反相器电路120中，示出了用以供应正电源电压Vdd的线路122、用以供应负电源电压Vss的线路124、第一晶体管121、第二晶体管123、第一晶体管121的栅极线201、第二晶体管123的栅极线202、第一晶体管121的半导体层203、第二晶体管123的半导体层204以及作为第一晶体管121的源极端和第二晶体管123的漏极端的线路205。线路的连接与图2A相同。例如，栅极线201和线路205通过接触孔来相互连接。注意，栅极线202是反相器电路120的输入端IN，并且线路205是反相器电路120的输出端。
注意，第二晶体管123的半导体层的膜厚能够小于第一晶体管121的半导体层的膜厚。这种结构是优选的，因为它能够区分(differentiate)上述电阻。注意，栅极长度L是在源极和漏极之间的部分的长度，该部分位于其中晶体管的栅极和半导体层彼此重叠的区域内；并且栅极宽度W是在源极和漏极之间的部分的宽度，该部分位于其中晶体管的栅极和半导体层彼此重叠的区域内。因而，L/W比是栅极长度对栅极宽度之比。
注意，虽然在本实施例中描述了具有氧化物半导体的半导体层的薄膜晶体管的实例，但是在本实施例中所公开的结构使得在驱动器电路中的薄膜晶体管即使在薄膜晶体管为常通导时也能够工作。因此，该结构能够应用于例如正常导通的晶体管，因为给出n型导电性的杂质被有意或无意地添加至其非晶硅的半导体层。而且，该结构能够应用于正常导通的晶体管(因为通过发生于形成沟道区的半导体层的相对侧的来自栅极绝缘膜(在背沟道一侧)的电荷积累而形成的寄生沟道)。
即使在晶体管为正常导通时，本实施例的结构也能够控制在驱动器电路中的晶体管的导通或截止，其中该驱动器电路的全部晶体管都具有相同导电类型。因此，即使在驱动器电路中的正常导通的晶体管，也能够提供具有高精度的且故障少的驱动器电路。
本实施例能够适当地结合其它实施例中所描述的结构来实现。
(实施例2)
在本实施例中，除了以上所描述的驱动器电路的结构外，还将参照附图来描述具有脉冲输出电路的驱动器电路的结构，该脉冲输出电路的输出端各自连接至多路分解器电路。将在本实施例中所描述的组成部分添加到包括反相器电路和用作开关的薄膜晶体管的驱动器电路中是优选的，因为这能够进一步降低功率消耗，其中所述反相器电路和薄膜晶体管是根据实施例1的驱动器电路的组成部分。
图4所示的根据本实施例的驱动器电路400包括用以供应第一时钟信号(CLK1)的线路401、用以供应第二时钟信号(CLK2)的线路402、多个级的脉冲输出电路403，以及用以供应起始脉冲(也称为SP或输入信号)的线路404。根据本实施例的驱动器电路具有用于输出脉冲信号out1到outN的输出端，每个输出端连接到多路分解器(demultiplexer)电路405。多路分解器电路405生成在不同定时产生的M(大于等于2的自然数)个信号，并且通过作为多路分解器电路405的输出端的线路406输出N×M个脉冲信号。
换言之，在实施例1中所描述的脉冲输出电路的级数能够被减少到N/M。这导致用于驱动此驱动器电路的时钟信号的频率降低。因此，即使以正常导通的晶体管，也能够实现功率消耗的显著降低。
多路分解器电路405是用于通过使静态移位寄存器的每个输出信号out1到outN与多路分解器电路的控制信号一起进行或运算来生成分别由通过线路406的高电平信号VH和低电平信号VL形成的多个脉冲信号的电路。通过多路分解器电路405，使线路与用以供应高电平信号的线路短接，与用以供应低电平信号的线路短接，或者电浮置。这提供了故障少的电路，即使在多路分解器电路405中的晶体管同样是正常导通的。
多路分解器电路的结构将参照图5来具体描述。注意，图5所示的多路分解器电路405通过使用单输入信号和多个控制信号来生成在不同定时产生的多个信号(在此为四个信号)。
多路分解器电路405的具体实例包括第一晶体管501、第二晶体管502、第三晶体管503、第四晶体管504、第五晶体管505、第六晶体管506、第七晶体管507、第八晶体管508，第九晶体管509、第十晶体管510、第十一晶体管511、第十二晶体管512、第十三晶体管513、第十四晶体管514、用以供应高电平信号的线路515和线路517，以及用以供应低电平信号的线路516和线路518。第三晶体管503的导通或截止通过对第三晶体管503的栅极施加第一控制信号MUX1来控制。第四晶体管504的导通或截止通过对第四晶体管504的栅极施加第二控制信号MUX2来控制。第五晶体管505的导通或截止通过对第五晶体管505的栅极施加第三控制信号MUX3来控制。第六晶体管506的导通或截止通过对第六晶体管506的栅极施加第四控制信号MUX4来控制。第七晶体管507的导通或截止通过对第七晶体管507的栅极施加第一反控制信号MUX1B来控制。第八晶体管508的导通或截止通过对第八晶体管508的栅极施加第二反控制信号MUX2B控制的。第九晶体管509的导通或截止通过对第九晶体管509的栅极施加第三反控制信号MUX3B控制的。第十晶体管510的导通或截止通过对第十晶体管510的栅极施加第四反控制信号MUX4B控制的。第一晶体管501的第一端子与线路515连接，并且第一晶体管501的栅极与驱动器电路400的输出端连接。第二晶体管502的第一端子与线路516连接，并且第二晶体管502的栅极像第一晶体管501那样与驱动器电路400的输出端连接。第三晶体管503的第一端子与第一晶体管501的第二端子连接，并且第三晶体管503的第二端子与线路G1连接。第四晶体管504的第一端子与第一晶体管501的第二端子连接，并且第四晶体管504的第二端子与线路G2连接。第五晶体管505的第一端子与第一晶体管501的第二端子连接，并且第五晶体管505的第二端子与线路G3连接。第六晶体管506的第一端子与第一晶体管501的第二端子连接，并且第六晶体管506的第二端子与线路G4连接。第七晶体管507的第一端子与第二晶体管502的第二端子连接，并且第七晶体管507的第二端子与线路G1连接。第八晶体管508的第一端子与第二晶体管502的第二端子连接，并且第八晶体管508的第二端子与线路G2连接。第九晶体管509的第一端子与第二晶体管502的第二端子连接，并且第九晶体管509的第二端子与线路G3连接。第十晶体管510的第一端子与第二晶体管502的第二端子连接，并且第十晶体管510的第二端子与线路G4连接。第十一晶体管511的第一端子与线路G1连接，第十一晶体管511的栅极与线路517连接，并且第十一晶体管511的第二端子与线路518连接。第十二晶体管512的第一端子与G2连接，第十二晶体管512的栅极与线路517连接，并且第十二晶体管512的第二端子与线路518连接。第十三晶体管513的第一端子与线路G3连接，第十三晶体管513的栅极与线路517连接，并且第十三晶体管513的第二端子与线路518连接。第十四晶体管514的第一端子与线路G4连接，第十四晶体管514的栅极与线路517连接，并且第十四晶体管514的第二端子与线路518连接。
注意，在图5所示的多路分解器电路405中，第一至第十晶体管501至510被设计成具有比第十一至第十四晶体管511至514的L/W比低的L/W比。换言之，第一至第十晶体管501至510被设计成具有比第十一至第十四晶体管511至514的供电能力高的供电能力。
特别地，在多路分解器电路被配置成使用具有氧化物半导体的半导体层的晶体管的情况下，第十一至第十四晶体管511至514优选地设计为具有比第一至第十晶体管501至510的电容高的电容。换言之，第十一至第十四晶体管511至514优选地设计为具有比第一至第十晶体管501至510的L/W比高的L/W比。注意，第十一至第十四晶体管511至514能够具有半导体层，该半导体层的厚度小于第一至第十晶体管501至510的半导体层的厚度。这种结构是优选的，因为它能够区分上述电容。
如图5，当线路G1至G4具有由第一至第十晶体管501至510所给出的高电平信号VH时，线路G1至G4具有高电平信号VH，因为第一至第十晶体管501至510与第十一至第十四晶体管511至514相比具有更高的供电能力。此外，在线路G1至G4为浮置的期间内，高电平信号VH被供应给第十一至十四晶体管511至514的栅极，由此第十一至第十四晶体管511至514能够使线路G1至G4保持低电平信号VL。换言之，除了当线路G1至G4具有高电平信号VH的电位时，第十一至第十四晶体管511至514具有保持低电平信号的电位的功能。注意，根据包含于驱动器电路400的反相器电路中的第一晶体管和第二晶体管以及作为驱动器电路400的开关的第三晶体管，第十一至第十四晶体管511至514在某些情况下每个都称为第四晶体管。另外，根据包含于驱动器电路400的反相器电路中的第一晶体管和第二晶体管，作为驱动器电路400的开关的第三晶体管，以及第四晶体管，第一至第十晶体管501至510在某些情况下每个都称为第五晶体管。
如上所述，如果包含于多路分解器电路405中的晶体管也是正常导通的，则由于在线路为浮置的期间内发生的泄漏电流等，低电平信号VL的电位有可能无法保持。图5所示的电路结构使得低电平信号VL的电位即使在线路G1至G4中出现泄漏电流时也得以保持，由此故障可以是少的。
下面，图5所示的操作将参照图6中的时序图来描述。图6所示的信号是被供应给驱动器电路400的第一时钟信号CLK1和第二时钟信号CLK2；由驱动器电路400输出的输出信号out1、输出信号out2、输出信号out3和输出信号out4；示出于图5中的第一控制信号MUX1、第二控制信号MUX2、第三控制信号MUX3、第四控制信号MUX4、第一反控制信号MUX1B、第二反控制信号MUX2B、第三反控制信号MUX3B、第四反控制信号MUX4B；以及由多路分解器电路405输出的输出信号GOUT1、GOUT2和GOUT3。
输出信号out1至out4响应于第一时钟信号CLK1和第二时钟信号CLK2作为脉冲信号依次输出，如图6所示。out1的脉冲信号与第一控制信号MUX1、第二控制信号MUX2、第三控制信号MUX3或第四控制信号MUX4进行或运算，使得信号GOUT1、GOUT2和GOUT3通过线路G1至G3来输出。注意，第一反控制信号MUX1B、第二反控制信号MUX2B、第三反控制信号MUX3B和第四反控制信号MUX4B分别是与第一控制信号MUX1、第二控制信号MUX2、第三控制信号MUX3和第四控制信号MUX4反相的。
另外，即使作为输出信号out1的反信号的反输出信号out1B代替第一反控制信号MUX1B、第二反控制信号MUX2B、第三反控制信号MUX3B和第四反控制信号MUX4B来使用，相似的输出信号也能够通过线路G1至G4来输出。图11示出了作为特定实例的电路结构。注意，图11所示的多路分解器电路450通过使用单个输入信号和多个控制信号来生成在不同定时产生的多个信号(在此为4个信号)，如图5所示。
具体而言，多路分解器电路450包括用以将低电平信号VL供应给第一晶体管451、第二晶体管452、第三晶体管453、第四晶体管454、第五晶体管455、第六晶体管456、第七晶体管457、第八晶体管458的线路459；以及输出例如反输出信号OUT1B的反相器电路460。此外，多路分解器电路450包括用以供应第一控制信号MUX1的线路461，用以供应第二控制信号MUX2的线路462，用以供应第三控制信号MUX3的线路463，以及用以供应第四控制信号MUX4的线路464。第一晶体管451的第一端子与线路461连接，第一晶体管451的栅极与驱动器电路400的输出端连接，并且第一晶体管451的第二端子与线路G1连接。第二晶体管452的第一端子与线路462连接，第二晶体管452的栅极与驱动器电路400的输出端连接，并且第二晶体管452的第二端子与线路G2连接。第三晶体管453的第一端子与线路463连接，第三晶体管453的栅极与驱动器电路400的输出端连接，并且第三晶体管453的第二端子与线路G3连接。第四晶体管454的第一端子与线路464连接，第四晶体管454的栅极与驱动器电路400的输出端连接，并且第四晶体管454的第二端子与G4连接。此外，反相器电路460的输入端与驱动器电路400的输出端连接。此外，第五晶体管455的第一端子与线路459连接，第五晶体管455的栅极与反相器电路460的输出端连接，并且第五晶体管455的第二端子与线路G1连接。第六晶体管456的第一端子与线路459连接，第六晶体管456的栅极与反相器电路460的输出端连接，并且第六晶体管456的第二端子与线路G2连接。第七晶体管457的第一端子与线路459连接，第七晶体管457的栅极与反相器电路460的输出端连接，并且第七晶体管457的第二端子与线路G3连接。第八晶体管458的第一端子与线路459连接，第八晶体管458的栅极与反相器电路460的输出端连接，并且第八晶体管458的第二端子与线路G4连接。
图11所示出的信号的时序图根据图6来示出于图12中。图12表明，能够获得与图6中的输出信号相同的输出信号。
注意，在图11所示的多路分解器电路450中，第一至第四晶体管451至454被设计为具有比第五至第八晶体管455至458的L/W比低的L/W比。换言之，第一至第四晶体管451至454被设计为具有比第五至第八晶体管455至458的供电能力高的供电能力。
具体而言，在多路分解器电路使用具有氧化物半导体的半导体层的晶体管来配置的情况下，第五至第八晶体管455至458优选地设计为具有比第一至第四晶体管451至454的电容高的电容。换言之，第五至第八晶体管455至458优选地设计为具有比第一至第四晶体管451至454的L/W比高的L/W比。注意，第五至第八晶体管455至458能够具有半导体层，该半导体层的厚度小于第一至第四晶体管451至454的半导体层的厚度。这种结构是优选的，因为它能区分上述电容。注意，根据包含于驱动器电路400的反相器电路内的第一晶体管和第二晶体管以及作为驱动器电路400的开关的第三晶体管，第五至第八晶体管455至458在某些情况下每个都称为第四晶体管。另外，根据包含于驱动器电路400的反相器电路内的第一晶体管和第二晶体管，作为驱动器电路400的开关的第三晶体管，以及第四晶体管，第一至第四晶体管451至454在某些情况下每个都称为第五晶体管。
输入信号的数量通过将反输出信号out1B施加于多路分解器电路405而被减少。此外，空间节省能够通过减少用于路由布线的面积而实现，其中面积的减少伴随有信号数的减少，由此缩小了驱动器电路的尺寸并降低了功率消耗。
即使在晶体管为正常导通时，根据本实施例的结构也能够控制在驱动器电路中的晶体管的导通或截止，其中该驱动器电路的所有晶体管都是相同导电类型的。因此，即使在驱动器电路中的正常导通的晶体管，也能够提供具有高精度的且故障少的驱动器电路。
本实施例能够适当地结合其它实施例中所描述的结构来实现。
(实施例3)
在本实施例中，将描述在以上实施例中所描述的驱动器电路的制造过程，尤其是具有氧化物半导体的半导体层的薄膜晶体管的顶视图和截面图。注意，在本实施例中包括驱动器电路的显示设备能够应用于液晶显示设备以及包括发光元件(例如，有机EL)的显示设备。在以上实施例中所描述的驱动器电路能够应用于包括电泳元件的电子纸的驱动器电路。注意，在以上实施例中所描述的驱动器电路不仅能够应用于显示设备的驱动器电路，还能够应用于其它设备，例如，用于光电传感器的驱动器电路。
图7是包括在实施例1中参照图3来描述的第一晶体管121和第二晶体管123的反相器电路120的顶视图。图8是第一晶体管121和第二晶体管123的截面图。另外，第一晶体管121和第二晶体管123的截面图对应于在图7所示的反相器电路120的顶视图中的截面A-A′、B-B′和C-C′。注意，在本实施例中，将特别地描述用于形成具有氧化物半导体的半导体层的薄膜晶体管的方法的实例。
首先，在基板901上沉积基膜902。然后，在基膜902上形成导电膜，并且然后通过光刻工艺来形成栅电极层903A和903B。
注意，抗蚀剂掩模能够通过喷墨法来形成。在通过喷墨法来形成抗蚀剂掩模时不使用光掩模，这引起了制造成本的降低。
用于栅电极层903A和903B的导电膜的材料的实例包括选自Al、Cr、Ta、Ti、Mo和W的元素，含有任意这些元素作为其组分的合金，以及含有任意这些元素的组合的合金。
在将玻璃基板用作基板901的情形中，如果在后面执行的热处理的温度是高的，则优选使用具有730℃或更高的应变点的玻璃基板。对于玻璃基板，可使用诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃之类的玻璃材料。
基膜902具有防止杂质元素从基板901中扩散的功能，并且能够被形成为具有氮化硅膜、氧化硅膜、氮氧化硅膜和氧氮化硅膜中的一种或多种膜的单层或多层结构。
然后，在栅电极层903A和903B上形成栅极绝缘层904。
栅极绝缘层904能够通过等离子体CVD、溅射等使用氧化硅层、氮化硅层、氧氮化硅层和氮氧化硅层中的任何种的单层或多层结构来形成。例如，能够通过等离子体CVD使用含有SiH4、氧气和氮气的沉积气体来形成氧氮化硅层。
然后，通过光刻工艺选择性地蚀刻栅极绝缘层904，从而形成达到栅电极层903B的接触孔。
然后，在栅极绝缘层904上形成氧化物半导体膜。优选的厚度为50nm或更小，使得即使当用于脱水或脱氢的热处理在氧化物半导体膜形成之后执行时，氧化物半导体膜也能够具有非晶结构。
下列膜中的任一种被用作氧化物半导体膜：In-Ga-Zn-O基非单晶膜、In-Sn-Zn-O基氧化物半导体膜、In-Al-Zn-O基氧化物半导体膜、Sn-Ga-Zn-O基氧化物半导体膜、Al-Ga-Zn-O基氧化物半导体膜，、Sn-Al-Zn-O基氧化物半导体膜、In-Zn-O基氧化物半导体膜、Sn-Zn-O基氧化物半导体膜、Al-Zn-O基氧化物半导体膜、In-O基氧化物半导体膜、Sn-O基氧化物半导体膜和Zn-O基氧化物半导体膜。氧化物半导体膜能够通过溅射在稀有气体(典型为氩气)气氛、氧气气氛或者稀有气体(典型为氩气)和氧气的气氛中形成。
在此，沉积使用含有In、Ga和Zn(In2O3∶Ga2O3∶ZnO＝1∶1∶1[mol％]，In∶Ga∶Zn＝1∶1∶0.5[at％])的氧化物半导体靶子在以下条件下执行：基板和靶子之间的距离为100mm，压力为0.6Pa，直流(DC)电源为0.5kW，并且气氛为氧气气氛(氧气流量为100％)。注意，脉冲直流(DC)电源是优选的，因为它减少了灰尘并使得膜厚变得均匀。
溅射的实例包括其中将高频功率源用作溅射源功率源的RF溅射、DC溅射、以及其中偏压以脉冲方式施加的脉冲DC溅射。RF溅射主要在形成绝缘膜的情形中使用，并且DC溅射主要在形成金属导电膜的情形中使用。
另外，还有其中能够设置多个不同材料的靶子的多源溅射装置。多源溅射装置使得不同材料的多层膜能够在同一腔室内沉积，或者使得多种材料能够通过放电在同一腔室内同时沉积。
另外，还有在腔室中设置有磁体系统的并用于磁控溅射的溅射装置，以及用于其中在不使用辉光放电的情况下使用通过使用微波来生成的等离子体的ECR溅射的溅射装置。
而且，作为利用溅射的沉积方法，还有其中靶物质和溅射气体组分在沉积期间彼此化学反应以形成它们的化合物薄膜的反应溅射法，以及其中在沉积期间还将电压施加于基板的偏压溅射。
注意，在通过溅射形成氧化物半导体膜之前，在栅极绝缘层904的表面上的尘埃优选通过其中引入了氩气气体并生成了等离子体的反溅射来去除。反溅射指的是其中在没有对靶子一侧施加电压的情况下，RF功率源被用来对在氩气气氛中的基板一侧施加电压并且在基板附近生成等离子体以使表面改性的方法。注意，代替氩气气氛，可以使用氮气、氦气、氧气等。
接下来，通过光刻工艺将氧化物半导体膜处理成岛形氧化物半导体层905A和905B。另外，用于形成岛形氧化物半导体层905A和905B的抗蚀剂掩模可以通过喷墨法来形成。
接下来，氧化物半导体层将经受到脱水或脱氢。用于脱水或脱氢的热处理的温度大于或等于400℃且小于或等于750℃，优选为大于或等于425℃且小于或等于基板的应变点。注意，在温度为425℃或更高的情况下，热处理时间可以是1小时或更短，在温度低于425℃的情况下，热处理时间比1小时长。这里，基板被引入作为热处理装置之一的电炉内，并且氧化物半导体层的热处理在氮气气氛中执行。之后，氧化物半导体层没有暴露于空气，这防止氧化物半导体层再次含有水或氢；因而，获得了氧化物半导体层。在本实施例中，在热处理中使用的电炉被连续使用，直到温度从氧化物半导体层的脱水或脱氢于其下执行的加热温度T降低到足以防止再结合水的温度的时候。具体而言，在氮气气氛中执行缓慢冷却，直到温度变得比加热温度T低100℃或更大的时候。脱水或脱氢被执行于其中的气氛并不仅限于氮气气氛；脱水或脱氢可在稀有气体气氛(氦气、氖气、氩气等)中执行。氧化物半导体的结晶度在某些加热条件下变为90％或更高或者为80％或更高。
热处理装置不仅限于电炉，而能够设置有通过来自诸如电阻加热器等的加热器的热传导或热辐射来加热物体的设备。例如，能够使用RTA(快速热退火)装置，例如GRTA(气体快速热退火)装置或LRTA(灯快速热退火)装置。LRTA装置是用于通过由诸如卤素灯、金属卤化物灯、氙弧灯、碳弧灯、高压钠灯或高压汞灯之类的灯所发出的光的辐射(电磁波)来加热物体的装置。GRTA装置是用于使用高温气体来热处理的装置。作为气体，可使用不与热处理的处理目标反应的惰性气体，例如，氮气或稀有气体(例如，氩气)。
接下来，在栅极绝缘层904以及氧化物半导体层905A和905B之上形成导电膜。之后，通过光刻工艺形成抗蚀剂掩模，并且然后选择性地蚀刻导电膜以形成电极层906。作为导电膜的材料，可使用选自Ti、Mo、W、Al、Cr、Cu和Ta的元素，含有任意这些元素作为组分的合金，含有这些元素组合的合金等。导电膜并不限于含有以上元素的单层膜，而能够是两个或更多个层的多层膜。注意，在图8中，仅选择性地去除在氧化物半导体层上并与之接触的导电膜。因此，当为了选择性地只去除在氧化物半导体层之上并与之接触的导电层而使用作为碱性蚀刻剂的氨和过氧化氢的混合物(过氧化氢∶氨∶水＝5∶2∶2)等时，导电膜能被选择性地去除使得能够留下含有In-Ga-Zn-O基氧化物半导体的氧化物半导体层。
接下来，绝缘层907被形成于栅极绝缘层904、氧化物半导体层905A和905B和电极层906之上。绝缘层907能够适当地使用由此在氧化物绝缘膜中没有含有诸如水和氢之类的杂质的方法(例如，溅射)来形成，以达至少1nm或更大的厚度。作为被形成使得与氧化物半导体层905A和905B接触的绝缘层907，可使用不含有诸如水分、氢离子和OH-之类的杂质的并且阻挡这些杂质从外部进入的无机绝缘膜。具体而言，可使用氧化硅膜、氮氧化硅膜、氧化铝膜或氧氮化铝膜。
通过上述过程，能够形成第一晶体管121和第二晶体管123。
注意，在图8中示出的第一晶体管121和第二晶体管123是具有氧化物半导体的半导体层的底栅TFT。但是，本发明的本实施例并不限于此；第一晶体管121和第二晶体管123能够是顶栅TFT。
即使晶体管为正常导通的，根据本实施例的结构也能够控制在驱动器电路中的晶体管的导通或截止。因此，尽管在驱动器电路中的正常导通的晶体管，也能够提供具有高精度的且故障少的驱动器电路。
本实施例能够适当地结合其它实施例所描述的结构来实现。
(实施例4)
在本实施例中，其中布置于像素区内的驱动器电路的至少一部分和薄膜晶体管被形成于同一基板之上的实例将在下面进行描述。布置于像素区内的薄膜晶体管以与实施例3中的那些薄膜晶体管类似的方式来形成。
图9A示出了有源矩阵显示设备的框图的实例。在显示设备中的基板5300之上，设置了像素区5301、第一扫描线驱动器电路5302、第二扫描线驱动器电路5303和信号线驱动器电路5304。在像素区5301内，布置了自信号线驱动器电路5304延伸出的多根信号线，并且布置了自第一扫描线驱动器电路5302和第二扫描线驱动器电路5303延伸出的多根扫描线。注意，包括显示元件的像素按阵列设置于其中扫描线和信号彼此相交的各个区域内。此外，在显示设备中的基板5300通过诸如柔性印制电路(FPC)之类的连接部分连接至时序控制电路5305(也称为控制器或控制器IC)。
在图9A中，第一扫描线驱动器电路5302、第二扫描线驱动器电路5303和信号线驱动器电路5304被形成于像素区5301形成于其上的基板5300之上。因而，设置于外部的驱动器电路等的零件数得以减少，从而能够实现成本的减少。此外，如果将驱动器电路设置于基板5300之外，则布线将需要延长并且将增加布线连接的数量，但是如果将驱动器电路设置于基板5300之上，则能够减少布线连接的数量。因此，能够实现可靠性和成品率的提高。
注意，时序控制电路5305将例如第一扫描线驱动器电路起始信号(GSP1)和扫描线驱动器电路时钟信号(GCLK1)供应给第一扫描线驱动器电路5302。而且，时序控制电路5305将例如第二扫描线驱动器电路起始信号(GSP2)(该信号也称为起始脉冲)和扫描线驱动器电路时钟信号(GCLK2)供应给第二扫描线驱动器电路5303。时序控制电路5305将信号线驱动器电路起始信号(SSP)、信号线驱动器电路时钟信号(SCLK)、视频信号数据(DATA)(也简称为视频信号)和锁存信号(LAT)供应给信号线驱动器电路5304。注意，每种时钟信号都能够是具有不同周期的多个时钟信号，或者能够与通过反转时钟信号而获得的信号(CLKB)一起供应。注意，有可能省略第一扫描线驱动器电路5302和第二扫描线驱动器电路5303之一。
图9B示出了其中具有低驱动频率的电路(例如，第一扫描线驱动器电路5302和第二扫描线驱动器电路5303)被形成于像素区5301形成于其上的基板5300之上，以及信号线驱动器电路5304被形成于与像素区5301形成于其上的基板不同的基板之上的结构。以该结构，形成于基板5300之上的驱动器电路能够通过使用具有与使用单晶半导体形成的晶体管的场效应迁移率相比较低的场效应迁移率的薄膜晶体管来构成。因而，能够实现显示设备的尺寸的增大，步骤数的减少，成本的降低，成品率的提高等。
本实施例能够适当地结合其它实施例所描述的结构来实现。
(实施例5)
在本实施例中，将描述其显示部分设置有以上实施例所示出的显示设备的电子装置的实例。
在以上实施例的每个附图中所描述的内容(或部分内容)能够应用于各种电子设备，尤其是电子设备的显示部分。此类电子设备的实例包括摄像机、数码相机、风镜型显示器(goggle-type display)、导航系统、音频再现设备(例如，汽车音频零件或音频零件)、计算机、游戏机、个人数字助理(例如，移动计算机、移动电话、便携式游戏机或电子书阅读器)，以及设置有记录介质的图像再现设备(特别地，用于再现诸如数字通用光盘(DVD)的记录介质并且具有用于显示所再现的图像的显示器的设备)。
图10A示出了包括外壳1211、支座1212和显示部分1213的显示设备。图10A所示的显示设备具有在显示设备上显示各种信息(例如，静止图像、运动图像和文本图像)的功能。注意，在图10A中示出的显示设备所具有的功能并不限于此；图10A所示的显示设备能够具有不同的功能。
图10B示出了包括主体1231、显示部分1232、图像接收部分1233、操作键1234、外部连接端口1235和快门按钮1236的相机(camera)。图10B所示的相机具有拍摄静止图像的功能以及拍摄运动图像的功能。注意，图10B所示的相机并不限于这些功能。注意，图10所示的相机的功能不限于这些功能；相机可以具有不同的功能。
图10C示出了包括主体1251、外壳1252、显示部分1253、键盘1254、外部连接端口1255和指点设备1256的计算机。图10C所示的计算机具有在显示部分上显示各种信息(例如，静止图像、运动图像和文本图像)的功能。注意，图10C所示的计算机的功能并不限于这些功能；计算机能够具有不同的功能。
将以上实施例所描述的显示设备应用于本实施例的显示部分使得在图10A至10C所示出的驱动器电路中的晶体管即使晶体管为正常导通也能够导通或截止。因而，即便是在驱动器电路中的正常导通的晶体管，也能够提供具有较高精度的且故障少的驱动器电路。另外，还有可能通过降低驱动器电路的时钟信号的频率来降低功率消耗。
本实施例能够与其它实施例中的任一实施例适当地结合。
本申请基于在2009年9月24日提交日本专利局的专利申请系列号no.2009-219066，在此该专利申请no.2009-219066以提及的方式全文并入本文中。

Claims (23)

1.一种驱动器电路，包括：
包含反相器电路和开关的静态移位寄存器，
其中所述反相器电路包括第一晶体管和第二晶体管，
其中所述开关包括第三晶体管，
其中所述第一至第三晶体管各自包括氧化物半导体层并且为耗尽模式晶体管，并且
其中用于驱动所述第三晶体管的时钟信号的振幅电压高于用于驱动所述反相器电路的电源电压。
2.根据权利要求1所述的驱动器电路，
其中所述时钟信号是第一时钟信号和第二时钟信号，并且
其中所述第二时钟信号是所述第一时钟信号的反信号。
3.根据权利要求1所述的驱动器电路，其中所述第一晶体管的L/W比高于所述第二晶体管的L/W比。
4.根据权利要求1所述的驱动器电路，其中所述第一晶体管的半导体层的膜厚大于所述第二晶体管的半导体层的膜厚。
5.根据权利要求1所述的驱动器电路，其中所述第一至第三晶体管是n沟道晶体管。
6.一种包括根据权利要求1所述的驱动器电路的显示设备。
7.一种包括根据权利要求6所述的显示设备的电子电器。
8.一种驱动器电路，包括：
包含反相器电路和开关的静态移位寄存器；以及
与所述移位寄存器的输出端子连接的多路分解器电路，
其中所述反相器电路包括第一晶体管和第二晶体管，
其中所述开关包括第三晶体管，
其中所述第一至第三晶体管各自包括氧化物半导体层并且为耗尽模式晶体管，
其中用于驱动所述第一晶体管的时钟信号的振幅电压高于用于驱动所述反相器电路的电源电压，并且
其中所述多路分解器电路的输出端子各自连接至用于保持所述输出端子的电位的第四晶体管。
9.根据权利要求8所述的驱动器电路，
其中所述时钟信号是第一时钟信号和第二时钟信号，并且
其中所述第二时钟信号是所述第一时钟信号的反信号。
10.根据权利要求8所述的驱动器电路，其中所述第一晶体管的L/W比高于第二晶体管的L/W比。
11.根据权利要求8所述的驱动器电路，其中所述第一晶体管的半导体层的膜厚大于所述第二晶体管的半导体层的膜厚。
12.根据权利要求8所述的驱动器电路，其中在所述多路分解器电路中的第五晶体管的L/W比低于所述第四晶体管的L/W比。
13.根据权利要求8所述的驱动器电路，
其中所述第四晶体管的栅极与用以供应正电源电压的线路电连接，
其中所述第四晶体管的第一端子与用以供应负电源电压的线路电连接，并且
其中所述第四晶体管的第二端子与所述多路分解器电路的输出端子电连接。
14.根据权利要求8所述的驱动器电路，其中所述第一至第四晶体管是n沟道晶体管。
15.一种包括根据权利要求8所述的驱动器电路的显示设备。
16.一种包括根据权利要求15所述的显示设备的电子电器。
17.一种用于驱动驱动器电路的方法，所述驱动器电路包括静态移位寄存器，所述静态移位寄存器包含反相器电路和开关，
其中所述反相器电路包括第一晶体管和第二晶体管，
其中所述开关包括第三晶体管，并且
其中所述第一至第三晶体管各自包括氧化物半导体层并且为耗尽模式晶体管，
所述方法包括以下步骤：
将时钟信号输入所述开关，
其中用于驱动所述第三晶体管的所述时钟信号的振幅电压高于用于驱动所述反相器电路的电源电压。
18.根据权利要求17所述的驱动器电路，
其中所述时钟信号是第一时钟信号和第二时钟信号，并且
其中所述第二时钟信号是第一时钟信号的反信号。
19.根据权利要求17所述的驱动器电路，其中所述第一晶体管的L/W比高于所述第二晶体管的L/W比。
20.根据权利要求17所述的驱动器电路，其中所述第一晶体管的半导体层的膜厚大于所述第二晶体管的半导体层的膜厚。
21.根据权利要求17所述的驱动器电路，其中所述第一至第三晶体管是n沟道晶体管。
22.一种包括根据权利要求17所述的驱动器电路的显示设备。
23.一种包括根据权利要求22所述的显示设备的电子电器。
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