TWI576807B - 半導體裝置 - Google Patents

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TWI576807B
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小山潤
三宅博之
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半導體能源研究所股份有限公司
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Description

半導體裝置
本發明有關驅動器電路(亦稱為移位暫存器電路)，包括形成於與像素區相同基板上之驅動器電路的顯示裝置，或包括該顯示裝置的電子設備。
伴隨著諸如液晶電視之大的顯示裝置之普及使用，需要更高價值附加的產品，且正執行發展。特別地，透過具有非晶半導體(特定地，氧化物半導體)之通道區的薄膜電晶體的使用，而形成諸如掃描線驅動器電路之驅動器電路於與像素區相同的基板上之技術正積極發展著。
驅動器電路之結構的實例包含靜態移位暫存器電路，其係揭示於專利文獻1之中(請參閱第2圖及其類似圖式)。
[參考文件]
[專利文獻1]日本公開專利申請案第S64-89810號
靜態移位暫存器電路包括作用成為開關之薄膜電晶體，以及反相器電路。針對用作薄膜電晶體及反相器電路之電晶體的半導體層之氧化物半導體的使用提供實質的優點：諸如高的場效應遷移率之良好的電性特徵。然而，因為缺少氧之空隙的缺陷，所以甚至無需添加非本徵雜質至氧化物半導體亦會使氧化物半導體的臨限電壓變動；且因此，在某些情況中，具有氧化物半導體之半導體層的薄膜電晶體係空乏模式(亦稱作常態導通)。
有鑑於此，本發明的一實施例之目的在於提供具有很小故障的驅動器電路，即使當驅動器電路係使用薄膜電晶體而提供，所有該等薄膜電晶體係相同的導電型，且例如因為其通道包括氧化物半導體而係常態導通時，亦然。
本發明之一實施例係包括靜態移位暫存器的驅動器電路，該靜態移位暫存器包含反相器電路及開關，反相器電路包含第一電晶體及第二電晶體，以及開關包含第三電晶體。第一至第三電晶體各包含包括氧化物半導體之半導體層，且係空乏模式電晶體。用以驅動第三電晶體之時脈信號的振幅電壓係比用以驅動反相器電路的電源供應電壓更高。
本發明之一實施例係包括靜態移位暫存器及解多工器電路的驅動器電路，該靜態移位暫存器包含反相器電路及開關，反相器電路包含第一電晶體及第二電晶體，開關包 含第三電晶體，以及解多工器電路係連接至移位暫存器的輸出端子。第一至第三電晶體各包含包括氧化物半導體之半導體層，且係空乏模式電晶體。用以驅動第一電晶體之時脈信號的振幅電壓係比用以驅動反相器電路的電源供應電壓更高。解多工器電路的輸出端子係各自地連接至用以保持該輸出端子之電位的第四電晶體。
本發明之一實施例可為驅動器電路，其中時脈信號係第一時脈信號及第二時脈信號，且第二時脈信號係第一時脈信號的反相信號。
本發明之一實施例可為驅動器電路，其中第一電晶體的L/W比係比第二電晶體的L/W比更高。
本發明之一實施例可為驅動器電路，其中第一電晶體之半導體層的膜厚度係比第二電晶體之半導體層的膜厚度更大。
本發明之一實施例可為驅動器電路，其中在解多工器電路中之第五電晶體的L/W比係比第四電晶體的L/W比更低。
本發明之一實施例可為驅動器電路，其中第四電晶體的閘極係電性連接至供應正電源供應電壓的線路；第四電晶體的第一端子係電性連接至供應負電源供應電壓的線路；以及第四電晶體的第二端子係電性連接至解多工器電路的輸出端子。
本發明之一實施例可為驅動器電路，其中第一至第四電晶體係n通道電晶體。
本發明之一實施例可提供具有很小故障的驅動器電路，即使當驅動器電路係使用薄膜電晶體而提供，所有的薄膜電晶體係相同的導電類型，且例如因為其通道包括氧化物半導體而係常態導通時，亦然。
100‧‧‧驅動器電路
101、102、104、122、124、205、401、402、404、515~518、459、461~464‧‧‧線路
103、403‧‧‧脈波輸出電路
111‧‧‧第一開關
112‧‧‧第一反相器電路
113‧‧‧第二反相器電路
114‧‧‧第二開關
115‧‧‧第三開關
116‧‧‧第三反相器電路
117‧‧‧第四反相器電路
118‧‧‧第四開關
120、130、460‧‧‧反相器電路
121、131、451‧‧‧第一電晶體
123、132、452‧‧‧第二電晶體
140‧‧‧電晶體
141~145‧‧‧波形
201、202‧‧‧閘極線
203、204‧‧‧半導體層
400‧‧‧驅動器電路
405、450‧‧‧解多工器電路
503、453‧‧‧第三電晶體
504、454‧‧‧第四電晶體
505、455‧‧‧第五電晶體
506、456‧‧‧第六電晶體
507、457‧‧‧第七電晶體
508、458‧‧‧第八電晶體
509‧‧‧第九電晶體
510‧‧‧第十電晶體
511‧‧‧第十一電晶體
512‧‧‧第十二電晶體
513‧‧‧第十三電晶體
514‧‧‧第十四電晶體
901、5300‧‧‧基板
902‧‧‧基底膜
904‧‧‧閘極絕緣層
906‧‧‧電極層
907‧‧‧絕緣層
1211、1252‧‧‧外殼
1212‧‧‧支架
1213、1232、1253‧‧‧顯示部
1231、1251‧‧‧主體
1233‧‧‧影像接收器
1234‧‧‧控制鍵
1235、1255‧‧‧外部連接埠
1236‧‧‧快門鈕
1254‧‧‧鍵盤
1256‧‧‧指標裝置
5301‧‧‧像素區
5302、5303‧‧‧掃描線驅動器電路
5304‧‧‧信號線驅動器電路
5305‧‧‧時序控制電路
903A、903B‧‧‧閘極電極層
905A‧‧‧氧化物半導體層
第1A及1B圖顯示驅動器電路的實例；第2A及2B圖顯示反相器電路，第2C圖顯示開關，以及第2D及2E圖各顯示信號波形的實例；第3圖顯示反相器電路之頂視圖的實例；第4圖顯示驅動器電路的實例；第5圖顯示驅動器電路的實例；第6圖顯示驅動器電路之時序圖的實例；第7圖顯示反相器電路之頂視圖的實例；第8圖顯示反相器電路之橫剖面視圖的實例；第9A及9B圖顯示顯示裝置的實例；第10A至10C圖各顯示電子設備的實例；第11圖顯示驅動器電路的實例；以及第12圖顯示驅動器電路之時序圖的實例。
在下文中，將參照附圖來敘述本發明的實施例。然而，本發明可以以許多不同的模式而實行，且由熟習於本項技藝之該等人士所易於瞭解的是，本發明的模式及細節 可以以各式各樣不同的方式來加以修正，而不致背離本發明之目的以及範疇。因此，此發明不應被解讀成為受限於下文該等實施例之說明。注意的是，在描繪下文所敘述之本發明結構的所有圖式中之相同部分或具有相同功能的部分係藉由相同的參考符號來予以表示。
注意的是，在若干情況中，為簡明之緣故，在實施例之圖式或其類似者中所描繪的各個結構之尺寸、層的厚度、及區域係誇大的。因此，本發明的實施例並未受限於該等比例。
注意的是，在此說明書中所使用之諸如第一、第二、第三、至第N(N係二或更大的自然數)的用語係為避免組件之間的混淆而被使用，且並非在數目上設限。
(實施例1)
在此實施例中，首先，將參照附圖來敘述驅動器電路的結構，該驅動器電路係靜態移位暫存器，其包括複數個級之脈波輸出電路。依據此實施例之驅動器電路係使用用作開關之薄膜電晶體，及反相器電路而形成。
在此實施例中之驅動器電路100包含供應第一時脈信號(CLK1)之線路101，供應第二時脈信號(CLK2)之線路102，複數個級之脈波輸出電路103，及供應起始脈波(亦稱為SP，來自前一級之信號，或輸入信號)之線路104。此外，依據此實施例之驅動器電路可輸出脈波信號out1至outN。注意的是，其中輸入可移動掃描方向之 掃描方向切換信號或其類似信號的結構亦係可接受的。此外，雖然此實施例顯示其中驅動器電路係由包括第一時脈信號(CLK1)及第二時脈信號(CLK2)之二相時脈信號所驅動，但亦係可接受的是，驅動器電路係藉由除了二相時脈信號之外的時脈信號而被驅動。
若第1A圖中之驅動器電路係驅動閘極線的驅動器電路時，則緩衝器電路及其類似電路係連接至脈波輸出電路的各個輸出端子。選擇性地，若第1A圖中之驅動器電路係驅動信號線的驅動器電路時，則取樣影像信號的取樣開關、閂鎖電路、或其類似電路係連接至脈波輸出電路的各個輸出端子。
注意的是，較佳為將氧化物半導體使用於驅動器電路100中之各個電晶體的半導體層。針對電晶體的半導體層之氧化物半導體的使用提供比諸如非晶矽之以矽為主的半導體材料之場效應遷移率更高的場效應遷移率。注意的是，氧化物半導體可為氧化鋅(ZnO)、氧化錫(SnO2)、或其類似物。此外，可將In或Ga添加至ZnO。
氧化物半導體可使用藉由InMO3(ZnO)x(x>0)所表示的薄膜。注意的是，M表示選擇自鎵(Ga)、鐵(Fe)、鎳(Ni)、錳(Mn)、及鈷(Co)的一或更多個金屬元素。例如，在某些情況中，M表示Ga；以及在其他情況中，M表示除了Ga之外之諸如Ni或Fe的上述金屬元素(Ga及Ni或Ga及Fe)。此外，上述氧化物半 導體可包含Fe或Ni、另一過渡金屬元素、或該過渡金屬的氧化物，做為除了包含成為M之金屬元素外的雜質元素。例如，氧化物半導體可使用以In-Ga-Zn-O為主的非單晶膜。
取代以In-Ga-Zn-O為主之非單晶膜的氧化物半導體層(InMO3(ZnO)x(x>0)膜)，可使用其中M係另一金屬元素的InMO3(ZnO)x(x>0)膜。此外，除了上述之外，氧化物半導體可使用以下之氧化物半導體的任一者：以In-Sn-Zn-O為主的氧化物半導體；以In-Al-Zn-O為主的氧化物半導體；以Sn-Ga-Zn-O為主的氧化物半導體；以Al-Ga-Zn-O為主的氧化物半導體；以Sn-Al-Zn-O為主的氧化物半導體；以In-Zn-O為主的氧化物半導體；以Sn-Zn-O為主的氧化物半導體；以Al-Zn-O為主的氧化物半導體；以In-O為主的氧化物半導體；以Sn-O為主的氧化物半導體；以及以Zn-O為主的氧化物半導體。
注意的是，薄膜電晶體係具有至少三個端子的元件：閘極端子、汲極端子、及源極端子，且具有通道區於汲極區與源極區之間。電流可透過汲極區，通道區，及源極區而饋給。在此說明書中，連接至供應正的電源供應電壓Vdd之線路的端子係汲極端子，以及連接至供應負的電源供應電壓Vss之線路的端子係源極端子。注意的是，在某些情況中，源極端子及汲極端子係稱為第一端子及第二端子。
注意的是，薄膜電晶體的結構可使用各式各樣的模 式，而無需受限於特定的結構。例如，薄膜電晶體的結構可使用具有二或更多個閘極電極之多重閘極結構。
此外，薄膜電晶體之結構可使用其中閘極電極係形成於通道區的上面及下面的結構。注意的是，其中閘極電極係形成於通道區的上面及下面的結構可導致其中複數個薄膜電晶體可並聯連接於該處的結構。
注意的是，“A係連接至B”之直言明確的說明指示包括其中A係電性連接至B的情況，其中A係功能性地連接至B的情況，以及A係直接連接至B的情況之情形。在此，A及B各表示物件(例如，裝置、元件、電路、線路、電極、端子、導電膜、或層)。因此，此說明之意義並未受限於預定的連接關係，例如在圖式或本文中所顯示的連接關係；此說明之意義包含除了在圖式或本文中所顯示的連接關係之外的連接關係。
其次，將參照第1B圖來敘述脈波輸出電路103。例如，脈波輸出電路103包含：第一開關111，係連接至輸入起始脈波SP的端子；第一反相器電路112，其反相且輸出透過第一開關111而輸入至第一反相器電路112的信號；第二反相器電路113，其反相且輸出由第一反相器電路112所反相的信號；第二開關114，係連接至輸入由第二反相器電路113所反相的信號之端子；第三開關115，係連接至輸出由第一反相器電路112所反相的信號之端子；第三反相器電路116，其反相且輸出透過第三開關115而輸入至第三反相器電路116的信號；第四反相器電 路117，其反相且輸出由第三反相器電路116所反相的信號；以及第四開關118，係連接至輸入由第四反相器電路117所反相的信號之端子。在第1B圖中所示的電路圖之中，由點線所指示之區塊對應於自單一級輸出脈波信號的脈波輸出電路103。第1A圖中之移位暫存器包含N級(N係二或更大的自然數)的脈波輸出電路。該N級的脈波輸出電路透過它們的第三反相器電路116之輸出端子輸出該等輸出信號out1至outN。
注意的是，上述之第一開關111及第四開關118係連接至線路101，以致使其之開啟(導通狀態)或關閉(非導通狀態)係由第一時脈信號CLK1所控制，且第二開關114及第三開關115係連接至線路102，以致使其之開啟或關閉係由第二時脈信號CLK2所控制。
其次，將參照第2A至2E圖來敘述第1B圖中所示之第一至第四反相器電路112至117的電路組態之實例。該等反相器電路係各自使用薄膜電晶體而形成，因為該等薄膜電晶體的半導體層係由解碼器半導體所製成，所以所有該等薄膜電晶體係相同的導電類型，如第2A及2B圖中所示。第2A圖中的反相器電路120包含第一電晶體121及第二電晶體123。第一電晶體121的第一端子(在此係汲極端子)係連接至供應正的電源供應電壓Vdd之線路122，第一電晶體121的第二端子(在此係源極端子)係連接至第一電晶體121的閘極，且第一電晶體121之該第二端子係反相器電路120的輸出端子。第二電晶體123的 第一端子(在此係汲極端子)係連接至第一電晶體121的第二端子及閘極，第二電晶體123的第二端子(在此係源極端子)係連接至供應負的電源供應電壓Vss之線路124，以及第二電晶體123的閘極係反相器電路120的輸入端子。
此外，具有不同於第2A圖中之結構的反相器電路係顯示於第2B圖之中。第2B圖中的反相器電路130包含第一電晶體131及第二電晶體132。第一電晶體131的第一端子(在此係汲極端子)係連接至供應正的電源供應電壓Vdd之線路122且至該第一電晶體131的閘極，以及第一電晶體131的第二端子(在此係源極端子)係反相器電路130的輸出端子。第二電晶體132的第一端子(在此係汲極端子)係連接至第一電晶體131的第二端子，第二電晶體132的第二端子(在此係源極端子)係連接至供應負的電源供應電壓Vss之線路124，且第二電晶體132的閘極係反相器電路130的輸入端子。
注意的是，正的電源供應電壓係高於參考電位，以及負的電源供應電壓係低於參考電位。注意的是，較佳地，正的電源供應電壓及負的電源供應電壓二者係使得電晶體操作，亦即，對閘極之正的電源供應電壓之供應允許所欲的電晶體(其之臨限電壓係0V)被開啟，以及對閘極之負的電源供應電壓之供應允許所欲的電晶體被關閉。
注意的是，在許多情況中，電壓意指電位與參考電位之間的電位差。因此，電壓、電位、及電位差可分別稱為 電位、電壓、及電壓差。
接著，將敘述第1B圖中的第一至第四開關111至118之電路組態的實例。該等開關係各自地使用具有氧化物半導體之半導體層的電晶體140(亦稱為第三電晶體)而形成，如第2C圖中所示地。第2C圖中所示之作用成為開關的電晶體140之第一端子(源極端子及汲極端子的其中一者)係開關的輸入端子IN，電晶體140之第二端子(源極端子及汲極端子的另一者)係開關的輸出端子OUT，以及電晶體140之閘極係供應以來自線路101或線路102之控制電晶體開啟或關閉的第一時脈信號CLK1或第二時脈信號CLK2(第2C圖顯示第一時脈信號CLK1做為實例)。
其次，輸入至第2A至2C圖中所示的各個電路之正的電源供應電壓Vdd、負的電源供應電壓Vss、及第一時脈信號CLK1的電壓振幅之概略視圖係顯示於第2D圖之中。在第2D圖中，垂直軸表示電位，波形141表示第一時脈信號CLK1，波形142表示正的電源供應電壓Vdd，波形143表示負的電源供應電壓Vss，以及波形144表示起始脈波SP。
第2E圖顯示取代第一時脈信號CLK1之電壓振幅的第二時脈信號CLK2之電壓振幅。在第2E圖中，如在第2D圖中似地，垂直軸表示電位，波形145表示第二時脈信號CLK2，波形142表示正的電源供應電壓Vdd，波形143表示負的電源供應電壓Vss，以及波形144表示起始 脈波SP。注意的是，第二時脈信號CLK2係第一時脈信號CLK1的反相信號。
第一時脈信號CLK1及第二時脈信號CLK2的電壓係在自高位準信號VH至低位準信號VL的範圍，如第2D及2E圖中所示地。此外，正的電源供應電壓Vdd之電位、負的電源供應電壓Vss之電位、及起始脈波SP之電壓振幅係在自高於低位準信號VL之Vss至低於高位準信號VH之Vdd的範圍。
若具有氧化物半導體之半導體層的第一至第四反相器電路112至117具有常態導通之電晶體時，流過的電流會增加，而導致功率消耗的增加。因此，功率消耗可藉由預先將正的電源供應電壓Vdd、負的電源供應電壓Vss、及起始脈波SP設定低而予以降低。此外，第一至第四開關111至118必須可靠地保持開啟狀態或關閉狀態，以防止驅動器電路之故障。因而，第一時脈信號CLK1及第二時脈信號CLK2的電壓振幅係設定為比反相器電路之電源供應電壓的電壓振幅更高，以允許第一至第四開關111至118更可靠地保持開啟狀態或關閉狀態。
注意的是，在其中第2A圖中所示之包含於第一至第四反相器電路112至117中的第一電晶體121及第二電晶體123係常態導通的情況中，即使使供應至線路122及線路124之電源供應電壓的電壓變低，功率消耗亦會增加。因此，當使用具有氧化物半導體之半導體層的電晶體來形成反相器電路時，第二電晶體123的電阻應較佳地比第一 電晶體121的電阻更高，亦即，第二電晶體123的L/W比應較佳地比第一電晶體121的L/W比更高。
針對特定的說明，其中第二電晶體123的L/W比係比第一電晶體121的L/W比更高之反相器電路120的頂視圖係顯示於第3圖之中。在第3圖中所示的反相器電路120中，係顯示供應正的電源供應電壓Vdd的線路122，供應負的電源供應電壓Vss的線路124，第一電晶體121，第二電晶體123，第一電晶體121的閘極線201，第二電晶體123的閘極線202，第一電晶體121的半導體層203，第二電晶體123的半導體層204，以及第一電晶體121之源極端子及第二電晶體123之汲極端子的線路205。該等線路的連接係與第2A圖中相同。例如，閘極線201及線路205係透過接觸孔而彼此相互連接。注意的是，閘極線202係反相器電路120的輸入端子IN，以及線路205係反相器電路120的輸出端子。
注意的是，第二電晶體123之半導體層的膜厚度可比第一電晶體121之半導體層的膜厚度更小。因為可區分上述之電阻，所以此組態係較佳的。注意的是，閘極長度L係源極與汲極之間的一部分之長度，該部分係在其中電晶體的閘極及半導體層相互重疊於該處的區域中；以及閘極寬度W係源極與汲極之間的一部分之寬度，該部分係在其中電晶體的閘極及半導體層相互重疊於該處的區域中。因此，L/W比係閘極長度對閘極寬度的比例。
注意的是，雖然在此實施例中係描述具有氧化物半導 體之半導體層的薄膜電晶體之實例，但在此實施例中所揭示的組態允許驅動器電路中之薄膜電晶體即使在當該薄膜電晶體係常態導通時，亦可操作。因此，可將該組態施加至例如，因為給予n型導電性之雜質被故意地或非故意地添加至其之非晶矽半導體層而常態導通的電晶體。此外，可將該組態施加至因為寄生通道而常態導通的電晶體，該寄生通道係由於發生在半導體層的相反側之自閘極絕緣膜(在通道背面)的電荷累積(其形成通道區)而形成。
此實施例之組態可控制所有電晶體係相同導電類型的驅動器電路中之電晶體的開啟或關閉，即使當電晶體係常態導通時，亦然。因此，可提供具有更高準確性及更小故障的驅動器電路，而不管該驅動器電路中之常態導通的電晶體。
此實施例可以與其他實施例中所描述之結構適當結合而實施。
(實施例2)
在此實施例中，除了上述之驅動器電路的組態之外，將參照圖式來敘述具有脈波輸出電路的驅動器電路的組態，而該脈波輸出電路的輸出端子係各自地連接至解多工器電路。添加此實施例中所述之組件至包括依據實施例1之驅動器電路組件的反相器電路及用作開關之薄膜電晶體的驅動器電路係較佳的，因為可降低功率消耗。
第4圖中所示之依據此實施例的驅動器電路400包含 供應第一時脈信號(CLK1)的線路401，供應第二時脈信號(CLK2)的線路402，複數個級的脈波輸出電路403，及供應起始脈波(亦稱為SP或輸入信號)的線路404。依據此實施例之驅動器電路具有輸出端子，其輸出脈波信號out1至outN，各輸出端子係連接至解多工器電路405。解多工器電路405產生在不同時序上升的M個(二或更大的自然數)信號，且透過線路406而輸出N×M個脈波信號，該線路406係解多工器電路405的輸出端子。
換言之，在實施例1中所述之脈波輸出電路的級數可縮減為N/M。此導致用以驅動該驅動器電路之時脈信號的頻率之降低。因此，即使具有常態導通的電晶體，亦可達成功率消耗的有效降低。
解多工器電路405係藉由將靜態移位暫存器的各個輸出信號out1至outN與解多工器電路的控制信號一起作邏輯或(OR)運算，而產生各由高位準信號VH及低位準信號VL所形成的複數個脈波信號通過線路406之電路。藉由解多工器電路405，可使該等線路短路至供應高位準信號的線路、短路至供應低位準信號的線路、或電性浮接。此提供具有更小故障的電路，即使在解多工器電路405中的電晶體亦係常態導通時，亦然。
將參照第5圖而特定地敘述解多工器電路的組態。注意的是，在第5圖中所示的解多工器電路405藉由使用單一的輸入信號及複數個控制信號而產生在不同時序上升之複數個信號(在此係四個信號)。
解多工器電路405的特定實例包含第一電晶體501，第二電晶體502，第三電晶體503，第四電晶體504，第五電晶體505，第六電晶體506，第七電晶體507，第八電晶體508，第九電晶體509，第十電晶體510，第十一電晶體511，第十二電晶體512，第十三電晶體513，第十四電晶體514，供應高位準信號之線路515及線路517，以及供應低位準信號之線路516及線路518。第三電晶體503的開啟或關閉係藉由第一控制信號MUX1對第三電晶體503之閘極的施加而控制。第四電晶體504的開啟或關閉係藉由第二控制信號MUX2對第四電晶體504之閘極的施加而控制。第五電晶體505的開啟或關閉係藉由第三控制信號MUX3對第五電晶體505之閘極的施加而控制。第六電晶體506的開啟或關閉係藉由第四控制信號MUX4對第六電晶體506之閘極的施加而控制。第七電晶體507的開啟或關閉係藉由第一反相控制信號MUX1B對第七電晶體507之閘極的施加而控制。第八電晶體508的開啟或關閉係藉由第二反相控制信號MUX2B對第八電晶體508之閘極的施加而控制。第九電晶體509的開啟或關閉係藉由第三反相控制信號MUX3B對第九電晶體509之閘極的施加而控制。第十電晶體510的開啟或關閉係藉由第四反相控制信號MUX4B對第十電晶體510之閘極的施加而控制。第一電晶體501的第一端子係連接至線路515，以及第一電晶體501的閘極係連接至驅動器電路400的輸出端子。第二電晶體502的第一端子係連接至線 路516，以及第二電晶體502的閘極係如第一電晶體501一樣地連接至驅動器電路400的輸出端子。第三電晶體503的第一端子係連接至第一電晶體501的第二端子，以及第三電晶體503的第二端子係連接至線路G1。第四電晶體504的第一端子係連接至第一電晶體501的第二端子，以及第四電晶體504的第二端子係連接至線路G2。第五電晶體505的第一端子係連接至第一電晶體501的第二端子，以及第五電晶體505的第二端子係連接至線路G3。第六電晶體506的第一端子係連接至第一電晶體501的第二端子，以及第六電晶體506的第二端子係連接至線路G4。第七電晶體507的第一端子係連接至第二電晶體502的第二端子，以及第七電晶體507的第二端子係連接至線路G1。第八電晶體508的第一端子係連接至第二電晶體502的第二端子，以及第八電晶體508的第二端子係連接至線路G2。第九電晶體509的第一端子係連接至第二電晶體502的第二端子，以及第九電晶體509的第二端子係連接至線路G3。第十電晶體510的第一端子係連接至第二電晶體502的第二端子，以及第十電晶體510的第二端子係連接至線路G4。第十一電晶體511的第一端子係連接至線路G1，第十一電晶體511的閘極係連接至線路517，以及第十一電晶體511的第二端子係連接至線路518。第十二電晶體512的第一端子係連接至線路G2，第十二電晶體512的閘極係連接至線路517，以及第十二電晶體512的第二端子係連接至線路518。第十三電晶體 513的第一端子係連接至線路G3，第十三電晶體513的閘極係連接至線路517，以及第十三電晶體513的第二端子係連接至線路518。第十四電晶體514的第一端子係連接至線路G4，第十四電晶體514的閘極係連接至線路517，以及第十四電晶體514的第二端子係連接至線路518。
注意的是，在第5圖中所示的解多工器電路405之中，第一至第十電晶體501至510係設計為具有比第十一至第十四電晶體511至514更低的L/W比。換言之，第一至第十電晶體501至510係設計為具有比第十一至第十四電晶體511至514更高的電流供應能力。
特定地，在其中解多工器電路係使用具有氧化物半導體之半導體層的電晶體而組構之情況中，第十一至第十四電晶體511至514係較佳地設計為具有比第一至第十電晶體501至510更高的電容。換言之，第十一至第十四電晶體511至514係較佳地設計為具有比第一至第十電晶體501至510更高的L/W比。注意的是，第十一至第十四電晶體511至514可具有半導體層，該半導體層的厚度係比第一至第十電晶體501至510之半導體層的厚度更小。此組態係較佳的，因為可區分上述之電容。
在第5圖中，當線路G1至G4具有藉由第一至第十電晶體501至510所給定之高位準信號VH時，因為第一至第十電晶體501至510具有比第十一至第十四電晶體511至514更高的電流供應能力，所以線路G1至G4具有高位準信號VH。進一步地，在其中線路G1至G4係浮接 的週期中，高位準信號VH係供應至第十一至第十四電晶體511至514的閘極，該第十一至第十四電晶體511至514可藉以使線路G1至G4維持低位準信號VL。換言之，第十一至第十四電晶體511至514具有保持低位準信號之電位的功能，除非當線路G1至G4具有高位準信號VH的電位。注意的是，依據包含於驅動器電路400的反相器電路中之第一電晶體及第二電晶體，以及其係驅動器電路400的開關之第三電晶體，在某些情況中，第十一至第十四電晶體511至514係各自地稱為第四電晶體。此外，依據包含於驅動器電路400的反相器電路中之第一電晶體及第二電晶體、其係驅動器電路400的開關之第三電晶體、以及第四電晶體，在某些情況中，第一至第十電晶體501至510係各自地稱為第五電晶體。
如上述地，若包含於解多工器電路405中之電晶體亦係常態導通時，則低位準信號VL的電位可能會因為發生在其中線路係浮接之週期中的漏電流或其類似物而無法保持。第5圖中所示之電路組態允許低位準信號VL的電位被保持，即使當漏電流發生於線路G1至G4時，亦然；故障可藉以變小。
其次，將參照第6圖中之時序圖來敘述第5圖中所示的操作。第6圖中所示之信號係施加至驅動器電路400的第一時脈信號CLK1及第二時脈信號CLK2；來自驅動器電路400所輸出的輸出信號out1，輸出信號ou2，輸出信號out3，及輸出信號out4；顯示於第5圖中之第一控制信 號MUX1，第二控制信號MUX2，第三控制信號MUX3，第四控制信號MUX4，第一反相控制信號MUX1B，第二反相控制信號MUX2B，第三反相控制信號MUX3B，第四反相控制信號MUX4B；來自解多工器電路405所輸出的輸出信號GOUT1、GOUT2、及GOUT3。
如第6圖中所示地，輸出信號out1至out4係順序地輸出成為脈波信號，以回應於第一時脈信號CLK1及第二時脈信號CLK2。該out1的脈波信號係與第一控制信號MUX1、第二控制信號MUX2、第三控制信號MUX3、或第四控制信號MUX4作邏輯或(OR)運算，以致使信號GOUT1、GOUT2、及GOUT3透過線路G1至G3而輸出。注意的是，第一反相控制信號MUX1B、第二反相控制信號MUX2B、第三反相控制信號MUX3B、及第四反相控制信號MUX4B係分別相反相位於第一控制信號MUX1、第二控制信號MUX2、第三控制信號MUX3、及第四控制信號MUX4。
此外，即使使用其係輸出信號out1之反相信號的反相輸出信號out1B以取代第一反相控制信號MUX1B、第二反相控制信號MUX2B、第三反相控制信號MUX3B、及第四反相控制信號MUX4B，亦可透過線路G1至G4輸出相似的輸出信號。第11圖顯示電路組態做為特定實例。注意的是，第11圖中所示的解多工器電路450藉由第5圖中一樣地使用單一輸入信號及複數個控制信號，而產生在不同時序上升的複數個信號(在此係四個信號)。
特定地，例如，解多工器電路450包含：線路459及反相器電路460，低位準信號VL係透過線路459而被供應至第一電晶體451、第二電晶體452、第三電晶體453、第四電晶體454、第五電晶體455、第六電晶體456、第七電晶體457、及第八電晶體458，以及反相器電路460輸出反相輸出信號out1B。進一步地，解多工器電路450包含線路461至464，第一控制信號MUX1係透過線路461而供應，第二控制信號MUX2係透過線路462而供應，第三控制信號MUX3係透過線路463而供應，以及第四控制信號MUX4係透過線路464而供應。第一電晶體451的第一端子係連接至線路461，該第一電晶體451的閘極係連接至驅動器電路400的輸出端子，以及該第一電晶體451的第二端子係連接至線路G1。第二電晶體452的第一端子係連接至線路462，該第二電晶體452的閘極係連接至驅動器電路400的輸出端子，以及該第二電晶體452的第二端子係連接至線路G2。第三電晶體453的第一端子係連接至線路463，該第三電晶體453的閘極係連接至驅動器電路400的輸出端子，以及該第三電晶體453的第二端子係連接至線路G3。第四電晶體454的第一端子係連接至線路464，該第四電晶體454的閘極係連接至驅動器電路400的輸出端子，以及該第四電晶體454的第二端子係連接至線路G4。進一步地，反相器電路460的輸入端子係連接至驅動器電路400的輸出端子。進一步地，第五電晶體455的第一端子係連接至線路459，該第五電 晶體455的閘極係連接至反相器電路460的輸出端子，以及該第五電晶體455的第二端子係連接至線路G1。第六電晶體456的第一端子係連接至線路459，該第六電晶體456的閘極係連接至反相器電路460的輸出端子，以及該第六電晶體456的第二端子係連接至線路G2。第七電晶體457的第一端子係連接至線路459，該第七電晶體457的閘極係連接至反相器電路460的輸出端子，以及該第七電晶體457的第二端子係連接至線路G3。第八電晶體458的第一端子係連接至線路459，該第八電晶體458的閘極係連接至反相器電路460的輸出端子，以及該第八電晶體458的第二端子係連接至線路G4。
第11圖中所示之信號的時序圖係依據第6圖而顯示於第12圖之中。第12圖顯示可獲得與第6圖中之輸出信號相同的輸出信號。
注意的是，在第11圖中所示的解多工器電路450中，第一至第四電晶體451至454係設計為具有比第五至第八電晶體455至458更低的L/W比。換言之，第一至第四電晶體451至454係設計為具有比第五至第八電晶體455至458更高的電流供應能力。
特定地，在其中解多工器電路係使用具有氧化物半導體之半導體層的電晶體而組構之情況中，第五至第八電晶體455至458係較佳地設計為具有比第一至第四電晶體451至454更高的電容。換言之，第五至第八電晶體455至458係較佳地設計為具有比第一至第四電晶體451至 454更高的L/W比。注意的是，第五至第八電晶體455至458可具有半導體層，該半導體層的厚度係比第一至第四電晶體451至454之半導體層的厚度更小。此組態係較佳的，因為可區分上述之電容。注意的是，依據包含於驅動器電路400的反相器電路中之第一電晶體及第二電晶體，以及其係驅動器電路400的開關之第三電晶體，在某些情況中，第五至第八電晶體455至458係各自地稱為第四電晶體。此外，依據包含於驅動器電路400的反相器電路中之第一電晶體及第二電晶體、其係驅動器電路400的開關之第三電晶體、以及第四電晶體，在某些情況中，第一至第四電晶體451至454係各自地稱為第五電晶體。
輸入信號的數目係藉由施加反相輸出信號out1B至解多工器電路405而縮減。進一步地，空間節省可藉由用以路由導線之區域的縮減而達成，而該縮減係伴隨信號數目之縮減所發生；因而，使驅動器電路之尺寸縮減且功率降低。
依據此實施例之組態可控制所有電晶體係相同導電類型的驅動器電路中之電晶體的開啟或關閉，即使當電晶體係常態導通時，亦然。因此，可提具有更高準確性及更小故障的驅動器電路，而不管該驅動器電路中之常態導通的電晶體。
此實施例可以與其他實施例中所描述之結構適當結合而實施。
(實施例3)
在此實施例中，將敘述上述實施例中所描述之驅動器電路的製造方法，特定地，具有氧化物半導體之半導體層的薄膜電晶體的頂視圖及橫剖面視圖。注意的是，包含此實施例中之驅動器電路的顯示裝置可施加至液晶顯示裝置及包括諸如有機EL之發光元件的顯示裝置。在上述實施例中所描述之驅動器電路可施加至包括電泳元件之電子紙的驅動器電路。注意的是，在上述實施例中所描述之驅動器電路不僅可施加至顯示裝置的驅動器電路，而且可施加至諸如用於光感測器之驅動器電路的其他裝置。
第7圖係參照第3圖而描述於實施例1中之包括第一電晶體121及第二電晶體123的反相器電路120之頂視圖。第8圖係第一電晶體121及第二電晶體123的橫剖面視圖。此外，第一電晶體121及第二電晶體123的橫剖面視圖對應於第7圖中所示之反相器電路120的頂視圖中之剖面A-A’、B-B’、及C-C’。注意的是，在此實施例中，特別地，將敘述具有氧化物半導體之半導體層的薄膜電晶體之形成方法的實例。
首先，使基底膜902沉積於基板901之上。接著，形成導電膜於基底膜902之上，且然後，藉由光微影術處理而形成閘極電極層903A及903B。
注意的是，阻體罩幕可藉由噴墨法而形成。當阻體罩幕係由噴墨法所形成時，並不使用光罩，此將產生製造成本的降低。
使用於閘極電極層903A及903B之導電膜的材料之實例包含：選擇自Al、Cr、Ta、Ti、Mo、及W之元素；包含該等元素之任一者做為成分的合金；以及包含任何該等元素之組合的合金膜。
在其中使用玻璃基板做為基板901的情況中，若稍後所執行之熱處理的溫度係夠高時，則較佳地使用具有730℃或更高之應變點的玻璃基板。針對該玻璃基板，例如可使用諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或鋇硼矽酸鹽玻璃。
基底膜902具有防止來自基板901之雜質元素擴散的功能，且可形成為具有氮化矽膜、氧化矽膜、氧化氮化矽膜、及氮氧化矽膜的其中一者或更多者之單層或多層結構。
接著，形成閘極絕緣層904於閘極電極層903A及903B之上。
閘極絕緣層904可使用氧化矽層、氮化矽層、氮氧化矽層、及氧化氮化矽層之任一者的單層或多層結構，而藉由電漿CVD、濺鍍法、或其類似方法以形成。例如，氮氧化矽層可使用包含SiH4、氧、及氮之沉積氣體，而由電漿CVD所形成。
接著，藉由光微影術處理以選擇性地蝕刻閘極絕緣層904，使得到達閘極電極層903B的接觸孔被形成。
其次，形成氧化物半導體膜於閘極絕緣層904之上。較佳的厚度係50奈米(nm)或更小，以致使氧化物半導 體膜可具有非晶結構，即使當用於脫水或脫氫之熱處理係執行於該氧化物半導體膜的形成之後時，亦然。
可使用以下之任一者做為氧化物半導體膜：以In-Ga-Zn-O為主的非單晶膜，以In-Sn-Zn-O為主的氧化物半導體膜，以In-Al-Zn-O為主的氧化物半導體膜，以Sn-Ga-Zn-O為主的氧化物半導體膜，以Al-Ga-Zn-O為主的氧化物半導體膜，以Sn-Al-Zn-O為主的氧化物半導體膜，以In-Zn-O為主的氧化物半導體膜，以Sn-Zn-O為主的氧化物半導體膜，以Al-Zn-O為主的氧化物半導體膜，以In-O為主的氧化物半導體膜，以Sn-O為主的氧化物半導體膜，以及以Zn-O為主的氧化物半導體膜。該氧化物半導體膜可藉由濺鍍法而形成於稀有氣體(典型地，氬)氛圍，氧氛圍，或稀有氣體(典型地，氬)與氧的氛圍中。
在此，沉積係在其中基板與靶極之間的距離係100毫米(mm)，壓力係0.6帕(Pa)，直流(DC)電源係0.5千瓦(kW)，及氛圍係氧氛圍(100%的氧流動率)的條件下，使用包含In、Ga、及Zn之氧化物半導體靶極(In2O3：Ga2O3：ZnO=1：1：1[克分子百分比]，In：Ga：Zn=1：1：0.5[原子百分比])而執行。注意的是，脈波直流(DC)電源係較佳的，因為其可減少灰塵且可使膜厚度均勻。
濺鍍法的實例包含其中使用高頻電源做為濺鍍電源的RF濺鍍法、DC濺鍍法、及其中偏壓係以脈波方式施加的脈波式DC濺鍍法。RF濺鍍法係主要使用於形成絕緣膜 的情況中，以及DC濺鍍法係主要使用於形成金屬導電膜的情況中。
此外，亦具有其中可設定複數個不同材料之靶極的多源濺鍍設備。該多源濺鍍設備允許不同材料的多層膜被沉積在同一室之中，或允許複數種材料藉由放電而同時沉積在同一室之中。
此外，具有以磁性系統設置於室的內部且使用於磁控管濺鍍法的濺鍍設備；以及使用ECR濺鍍法之濺鍍設備，其中使用藉由微波所產生之電漿而不使用輝光放電。
再者，做為藉由濺鍍法之沉積方法，亦具有其中靶極物質及濺鍍氣體成分係在沉積期間彼此相互化學反應而形成其之薄的化合物膜之反應性濺鍍法，以及其中電壓亦係在沉積期間施加至基板之偏壓濺鍍法。
注意的是，在藉由濺鍍法而形成氧化物半導體膜之前，較佳地，閘極絕緣層904之表面上的灰塵係藉由其中引進氬氣體且產生電漿之逆向濺鍍法來予以去除。逆向濺鍍法意指其中無需施加電壓至靶極側，而在氬氛圍中使用RF電源以供施加電壓至基板側之用，且產生電漿於基板的附近以修正表面的方法。注意的是，可使用氮、氦、氧、或其類似物以取代氬氛圍。
接著，氧化物半導體膜係藉由光微影術處理而被處理成為島狀氧化物半導體層905A及905B。此外，用以形成島狀氧化物半導體層905A及905B之阻體罩幕可藉由噴墨法而形成。
接著，使氧化物半導體層接受脫水或脫氫。用於脫水或脫氫之熱處理的溫度係大於或等於400℃且小於或等於750℃，較佳地，大於或等於425℃且小於或等於基板的應變點。注意的是，在425℃或更高溫度的情況中，熱處理時間可為一小時或更短；然而，在低於425℃之溫度的情況中，熱處理時間係比一小時更長。在此，基板被引入至熱處理設備的其中一者之電爐內，且氧化物半導體層的熱處理係執行於氮氛圍之中。之後，並未將氧化物半導體層暴露至空氣，而防止氧化物半導體層再包含水或氫；因而，可獲得氧化物半導體層。在此實施例中，係連續使用熱處理中所使用之一爐，直至當溫度係自執行氧化物半導體層的脫水或脫氫之熱溫度T降低至足以防止水的再結合之溫度時的時間為止。特定地，緩慢冷卻係執行於氮氛圍中，直至當溫度變成小於熱溫度T 100℃或更多時的時間為止。其中執行脫水或脫氫的氛圍並未受限於氮氛圍；脫水或脫氫可執行於稀有氣體氛圍(氦、氖、氬、或其類似物)之中。在某些熱條件之中，氧化物半導體之晶體性的程度變成90%或更高，或80%或更高。
熱處理設備並未受限於電爐，且可透過藉由來自諸如電阻加熱器或其類似物之熱傳導或熱輻射而加熱物件的裝置來加以設置。例如，可使用諸如GRTA(氣體快速熱退火)設備或LRTA(燈快速熱退火)設備之RTA(快速熱退火)設備。LRTA設備係用以藉由自諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈、或高壓水銀燈之 燈所發射出的光(電磁波)之輻射而加熱物件的設備。GRTA設備係使用高溫氣體的熱處理設備。做為該氣體，係使用氮或諸如氬的稀有氣體之並未由於熱處理而與處理物件反應的惰性氣體。
其次，形成導電膜於閘極絕緣層904以及氧化物半導體層905A及905B之上。之後，透過光微影術處理而形成阻體罩幕，且然後，選擇性地蝕刻該導電膜而形成電極層906。做為導電膜之材料，係使用選擇自Ti、Mo、W、Al、Cr、Cu、及Ta之元素；包含任何該等元件當作成分的合金；包含該等元素的組合之合金；或其類似物。該導電膜並未受限於包含上述元素之單層膜，且可為二或更多層的多層膜。注意的是，在第8圖中，僅選擇性地去除在氧化物半導體層上且與該氧化物半導體層接觸的導電膜。 因此，當使用過氧化銨混合物(過氧化氫：氨：水=5：2：2)或其類似物做為鹼性蝕刻劑，以便僅選擇性地去除在氧化物半導體層上且與該氧化物半導體層接觸的導電膜時，則可選擇性地去除該導電膜，以致可留下包含以In-Ga-Zn-O為主之氧化物半導體的氧化物半導體層。
接著，形成絕緣層907於閘極絕緣層904、氧化物半導體層905A及905B、以及電極層906之上。絕緣層907可適當地使用諸如濺鍍法之不包含諸如水及氫之雜質於氧化物絕緣膜中的方法，而形成為至少1奈米或更大的厚度。做為與氧化物半導體層905A及905B接觸而形成的絕緣層907，係使用不包含諸如水分、氫離子、及OH-之 雜質且可阻擋該等雜質自外面進入的無機絕緣膜。特定地，可使用氧化矽膜、氧化氮化矽膜、氧化鋁膜、或氮氧化鋁膜。
透過上述處理，可形成第一電晶體121及第二電晶體123。
注意的是，第8圖中所示的第一電晶體121及第二電晶體123係具有氧化物半導體之半導體層的底部閘極TFT。惟，本發明的實施例並未受限於此；該第一電晶體121及第二電晶體123可為頂部閘極TFT。
依據此實施例的組態可控制驅動器電路中之電晶體的開啟或關閉，即使該電晶體係常態導通時，亦然。因此，可提供具有更高準確度及更小故障的驅動器電路，而不管驅動器電路中之常態導通的電晶體。
此實施例可與其他實施例中所描述的結構適當地結合而實施。
(實施例4)
在此實施例中，將敘述其中至少一部分的驅動器電路及將被配置於像素區之中的薄膜電晶體於同一基板上之實例於下文。將被配置於像素區之中的薄膜電晶體係以與實施例3中之該等薄膜電晶體相似的方式而形成。
第9A圖顯示主動矩陣顯示裝置之方塊圖的實例。在顯示裝置中的基板5300上，係設置像素區5301、第一掃描線驅動器電路5302、第二掃描線驅動器電路5303、及 信號線驅動器電路5304。在像素區5301之中，係配置延伸自信號線驅動器電路5304之複數個信號線，以及配置延伸自第一掃描線驅動器電路5302及第二掃描線驅動器電路5303之複數個掃描線。注意的是，包含顯示元件的像素係以矩陣而設置於其中掃描線及信號線相互交叉於該處的個別區域中。進一步地，在顯示裝置中的基板5300係透過諸如撓性印刷電路(FPC)之連接部而連接至時序控制電路5305(亦稱為控制器或控制器IC)。
在第9A圖之中，第一掃描線驅動器電路5302、第二掃描線驅動器電路5303、及信號線驅動器電路5304係形成於形成像素區5301於上的基板5300之上。因而，可縮減設置於外部的驅動器電路及其類似電路之組件的數目，以致可達成成本的降低。進一步地，若驅動器電路係設置於基板5300之外面時，將需延伸導線且將增加導線連接的數目；但若將驅動器電路設置於基板5300之上時，則可縮減導線連接的數目。因此，可達成可靠度及產能的改善。
注意的是，時序控制電路5305供應例如，第一掃描線驅動器電路起始信號(GSP1)及掃描線驅動器電路時脈信號(GCLK1)至第一掃描線驅動器電路5302。此外，時序控制電路5305供應例如，第二掃描線驅動器電路起始信號(GSP2)(亦稱為起始脈波)及掃描線驅動器電路時脈信號(GCLK2)至第二掃描線驅動器電路5303。時序控制電路5305供應信號線驅動器電路起始信 號(SSP)，信號線驅動器電路時脈信號(SCLK)，視頻信號資料(DATA)(亦簡稱為視頻信號)，及閂鎖信號(LAT)至信號線驅動器電路5304。注意的是，各個時脈信號可為具有不同週期之複數個時脈信號，或可與藉由反相時脈信號所獲得的信號(CLKB)一起供應。注意的是，可將第一掃描線驅動器電路5302及第二掃描線驅動器電路5303的其中一者予以省略。
第9B圖顯示其中有低驅動頻率的電路(例如，第一掃描線驅動器電路5302及第二掃描線驅動器電路5303)係形成於形成像素區5301於上的基板5300之上，以及信號線驅動器電路5304係形成於與形成像素區5301於上的基板不同的基板上的結構。透過此結構，當與使用單晶半導體所形成之電晶體的場效應遷移率相較時，形成於基板5300上的驅動器電路可使用具備更低的場效應遷移率之薄膜電晶體而予以替代。因此，可達成顯示裝置之尺寸的增加、步驟之數目的縮減、成本的降低、產能的改善、或其類似者。
此實施例可與其他實施例中所描述的結構適當結合而實施。
(實施例5)
在此實施例中，將敘述其中顯示部係設置有上述實施例中所示的顯示裝置之電子設備的實例。
在上述實施例之各個圖式中所描繪的內容(或一部分 的內容)可施加至各式各樣的電子裝置，特定地，至電子裝置的顯示部。該電子裝置的實例包含攝影機、數位相機、眼鏡型顯示器、導航系統、聲頻再生裝置(例如，車用音響組件或聲頻組件)、電腦、遊戲機、個人數位助理(例如，行動電腦、行動電話、可攜帶式遊戲控制台、或電子書閱讀器)，以及設置有記錄媒體的影像再生裝置(特定地，再生諸如數位多功能碟片(DVD)且具有顯示再生影像之顯示器的裝置)。
第10A圖顯示包含外殼1211、支架1212、及顯示部1213的顯示裝置。第10A圖中所示的顯示裝置具有顯示各式各樣資訊(例如，靜像、移動影像、及文字影像)於顯示部上的功能。注意的是，第10A圖中所示的顯示裝置所具有的功能並未受限於此；第10A圖中所示的顯示裝置可具有各式各樣的功能。
第10B圖顯示包含主體1231、顯示部1232、影像接收部1233、操作鍵1234、外部連接埠1235、及快門鈕1236的相機。第10B圖中所示之相機具有拍攝靜像的功能及拍攝移動影像的功能。注意的是，第10B圖中所描繪的相機並未受限於具有該等功能。注意的是，第10B圖中所示之相機的功能並未受限於該等功能；該相機可具有各式各樣的功能。
第10C圖顯示包含主體1251、外殼1252、顯示部1253、鍵盤1254、外部連接埠1255、及指標裝置1256的電腦。第10C圖中所示的電腦具有顯示各式各樣種類之資 訊(例如，靜像、移動影像、及文字影像)於顯示部上的功能。注意的是，第10C圖中所描繪之電腦的功能並未受限於該等功能；該電腦可具有各式各樣的功能。
施加上述實施例中所描述的顯示裝置至此實施例的顯示部允許第10A至10C圖中所示之顯示裝置中的電晶體開啟或關閉，即使該電晶體係常態導通時，亦然。因此，可提供具有更高準確度及更小故障的驅動器電路，而不管驅動器電路中之常態導通的電晶體。此外，可藉由減低驅動器電路之時脈信號的頻率而降低功率消耗。
此實施例可與任何其他的實施例適當地結合。
此申請案係根據2009年9月24日在日本專利局所申請的日本專利申請案序號2009-219066，該申請案的全部內容係結合於本文供參考之用。
100‧‧‧驅動器電路
101、102、104‧‧‧線路
103‧‧‧脈波輸出電路
CLK1‧‧‧第一時脈信號
CLK2‧‧‧第二時脈信號
SP‧‧‧起始脈波
out1、out2、outN‧‧‧輸出脈波信號

Claims (7)

  1. 一種半導體裝置，具有：第一至第六電晶體；前述第一電晶體的源極或汲極中的一方，電連接至前述第二電晶體的源極或汲極中的一方；前述第一電晶體的源極或汲極中的一方，電連接至前述第三電晶體的源極或汲極中的一方；前述第四電晶體的源極或汲極中的一方，電連接至前述第五電晶體的源極或汲極中的一方；前述第四電晶體的源極或汲極中的一方，電連接至前述第六電晶體的源極或汲極中的一方；前述第一電晶體的閘極，電連接至前述第四電晶體的閘極；前述第二電晶體的源極或汲極中的另一方，電連接至前述第五電晶體的源極或汲極中的另一方；前述第三電晶體的源極或汲極中的另一方，電連接至前述第六電晶體的源極或汲極中的另一方。
  2. 一種半導體裝置，具有：設於複數脈衝輸出電路的各輸出端子之解多工器電路；前述解多工器電路具有第一至第六電晶體；前述第一電晶體的源極或汲極中的一方，電連接至前述第二電晶體的源極或汲極中的一方；前述第一電晶體的源極或汲極中的一方，電連接至前述第三電晶體的源極或汲極中的一方；前述第四電晶體的源極或汲極中的一方，電連接至前 述第五電晶體的源極或汲極中的一方；前述第四電晶體的源極或汲極中的一方，電連接至前述第六電晶體的源極或汲極中的一方；前述第一電晶體的閘極，電連接至前述第四電晶體的閘極；前述第二電晶體的源極或汲極中的另一方，電連接至前述第五電晶體的源極或汲極中的另一方；前述第三電晶體的源極或汲極中的另一方，電連接至前述第六電晶體的源極或汲極中的另一方；前述第一電晶體的閘極，電連接至前述脈衝輸出電路的輸出端子；前述第一電晶體的源極或汲極中的另一方，電連接至提供H等級信號的第一配線；前述第四電晶體的源極或汲極中的另一方，電連接至提供L等級信號的第二配線；前述第二電晶體的閘極，電連接至提供第一控制信號的第三配線；前述第三電晶體的閘極，電連接至提供第二控制信號的第四配線；前述第五電晶體的閘極，電連接至提供前述第一控制信號之反相信號的第五配線；前述第六電晶體的閘極，電連接至提供前述第二控制信號之反相信號的第六配線；前述第二電晶體的源極或汲極中的另一方，電連接至 第一輸出端子；前述第三電晶體的源極或汲極中的另一方，電連接至第二輸出端子。
  3. 如請求項1之半導體裝置，更具有：第七及第八電晶體；前述第七電晶體的源極或汲極中的一方，電連接至前述第二電晶體的源極或汲極中的另一方；前述第八電晶體的源極或汲極中的一方，電連接至前述第三電晶體的源極或汲極中的另一方；前述第七電晶體的源極或汲極中的另一方，電連接至前述第八電晶體的源極或汲極中的另一方。
  4. 如請求項2之半導體裝置，其中，前述解多工器電路具有第七及第八電晶體；前述第七電晶體的源極或汲極中的一方，電連接至前述第二電晶體的源極或汲極中的另一方；前述第八電晶體的源極或汲極中的一方，電連接至前述第三電晶體的源極或汲極中的另一方；前述第七電晶體的源極或汲極中的另一方，電連接至前述第八電晶體的源極或汲極中的另一方；前述第七電晶體的閘極，電連接至前述第八電晶體的閘極；前述第七電晶體的源極或汲極中的另一方，電連接至提供L等級信號的第七配線；前述第七電晶體的閘極，電連接至提供H等級信號的 第八配線。
  5. 一種半導體裝置，具有：第一至第五導電層、絕緣層；前述第一導電層，具有作為第一電晶體的閘極電極功能的區域；前述第二導電層，具有作為第二電晶體的閘極電極功能的區域；前述第三導電層，具有作為前述第一電晶體的源極電極或汲極電極的一方功能的區域；前述第三導電層，具有作為前述第二電晶體的源極電極或汲極電極的一方功能的區域；前述第四導電層，具有作為前述第一電晶體的源極電極或汲極電極的另一方功能的區域；前述第五導電層，具有作為前述第二電晶體的源極電極或汲極電極的另一方功能的區域；前述第一電晶體的通道形成區域，具有氧化物半導體；前述第二電晶體的通道形成區域，具有氧化物半導體；前述絕緣層，設於前述第一導電層上方及前述第二導電層上方；前述絕緣層，具有接觸孔；前述第三導電層，通過前述接觸孔電連接至前述第一導電層。
  6. 如請求項5之半導體裝置，其中，前述第三導電層，具有：第一區域、第二區域；前述第一區域與氧化物半導體層重疊；前述第一區域未接觸前述氧化物半導體層；前述第二區域未與前述氧化物半導體層重疊；前述第二區域與前述絕緣層重疊；前述第二區域未接觸前述絕緣層；前述氧化物半導體層，具有前述第一電晶體的通道形成區域或前述第二電晶體的通道形成區域。
  7. 如請求項5之半導體裝置，其中，前述第三導電層，具有：第一區域、第二區域、第三區域；前述第一區域與氧化物半導體層重疊；前述第一區域未接觸前述氧化物半導體層；前述第二區域未與前述氧化物半導體層重疊；前述第二區域與前述絕緣層重疊；前述第二區域未接觸前述絕緣層；前述第三區域未與前述氧化物半導體層重疊；前述第三區域未與前述絕緣層重疊；前述第三區域接觸前述第一導電層；前述氧化物半導體層，具有前述第一電晶體的通道形成區域或前述第二電晶體的通道形成區域。
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