JP5616176B2 - 半導体装置、表示装置及び電子機器 - Google Patents

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Description

本発明は、駆動回路（シフトレジスタ回路ともいう）に関する。または、画素部と同じ基板に形成される駆動回路を有する表示装置に関する。または、当該表示装置を具備する電子機器に関する。
表示装置は、液晶テレビなどの大型表示装置の普及に伴い、より付加価値の高い製品が求められており、開発が進められている。特に、チャネル領域が非晶質半導体、特に酸化物半導体によって構成される薄膜トランジスタ（ＴＦＴ）を用いて、画素部と同じ基板に走査線駆動回路などの駆動回路を構成する技術は、活発に開発が進められている。
駆動回路の構成としては、例えば特許文献１（第２図等参照）に記載のスタティック型のシフトレジスタ回路がある。
特開昭６４−８９８１０号公報
スタティック型のシフトレジスタ回路では、スイッチとして機能する薄膜トランジスタ、及びインバータ回路（反転回路ともいう）によって構成される。薄膜トランジスタ、及びインバータ回路を構成するトランジスタに、酸化物半導体を半導体層に用いることは、電界効果移動度が高いといった電気的特性に優れているといった点で、採用することの利点が大きい。一方で、酸化物半導体は外因性の不純物が添加されなくても、酸素が抜けた空孔欠陥によりしきい値電圧の変動が生じ、酸化物半導体を半導体層に用いる薄膜トランジスタが、ディプレッション型（ノーマリーオンともいう）になることもある。
そこで本発明の一態様は、チャネルが酸化物半導体によって構成される等によりノーマリーオンとなった薄膜トランジスタを単極性の駆動回路に用いる際、回路内の誤動作を低減できる駆動回路を提供することを課題の一とする。
本発明の一態様は、第１のトランジスタ及び第２のトランジスタを有するインバータ回路と、第３のトランジスタを有するスイッチと、を含むスタティックのシフトレジスタ回路を有し、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体を有する半導体層を有し、且つディプレッション型のトランジスタであり、前記第３のトランジスタを駆動するクロック信号の振幅電圧は、前記インバータ回路を駆動するための電源電圧より大きい駆動回路である。
本発明の一態様は、第１のトランジスタ及び第２のトランジスタを有するインバータ回路と、第３のトランジスタを有するスイッチと、を含むスタティックのシフトレジスタ回路と、前記シフトレジスタ回路の出力端子にはデマルチプレクサ回路を有し、前記第１のトランジスタ乃至前記第３のトランジスタは、酸化物半導体を有する半導体層を有し、且つディプレッション型のトランジスタであり、前記第１のトランジスタを駆動するクロック信号の振幅電圧は、前記インバータ回路を駆動するための電源電圧より大きく、前記デマルチプレクサ回路の出力端子には、当該出力端子の電位を固定するための第４のトランジスタはそれぞれ設けられている駆動回路である。
本発明の一態様において、前記クロック信号は、第１のクロック信号、及び第２のクロック信号であり、前記第２のクロック信号は、前記第１のクロック信号の反転信号である駆動回路でもよい。
本発明の一態様において、前記第１のトランジスタのＬ／Ｗ比は、前記第２のトランジスタのＬ／Ｗ比より大きい駆動回路でもよい。
本発明の一態様において、前記第１のトランジスタの半導体層の膜厚は、前記第２のトランジスタの半導体層の膜厚より大きい駆動回路でもよい。
本発明の一態様において、前記デマルチプレクサ回路を構成する第５のトランジスタのＬ／Ｗ比は、前記第４のトランジスタのＬ／Ｗ比より小さい駆動回路でもよい。
本発明の一態様において、前記第４のトランジスタは、ゲートは高電源電位が供給される配線に電気的に接続され、第１端子は低電源電位が供給される配線に電気的に接続され、第２端子は前記デマルチプレクサ回路の出力端子に電気的に接続されている駆動回路でもよい。
本発明の一態様において、前記第１乃至前記第４のトランジスタは、ｎチャネル型のトランジスタである駆動回路でもよい。
本発明の一態様により、チャネルが酸化物半導体によって構成される等によりノーマリーオンとなった薄膜トランジスタを単極性の駆動回路に用いる際、回路内の誤動作を低減できる駆動回路を提供することができる。
駆動回路の一例を示す図。 インバータ回路、スイッチ、各信号の波形の一例を示す図。 インバータ回路の上面図の一例を示す図。 駆動回路の一例を示す図。 駆動回路の一例を示す図。 駆動回路のタイミングチャートの一例を示す図。 インバータ回路の上面図の一例を示す図。 インバータ回路の断面図の一例を示す図。 表示装置の一例を示す図。 電子機器の一例を示す図。 駆動回路の一例を示す図。 駆動回路のタイミングチャートの一例を示す図。
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じ物を指し示す符号は異なる図面間において共通とする。
なお、各実施の形態の図面等において示す各構成の、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されて表記している場合がある。よって、必ずしもそのスケールに限定されない。
なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは２以上の自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、まず、複数段のパルス出力回路を有するスタティック型のシフトレジスタ回路である駆動回路の構成について図面を参照して説明する。本実施の形態で示す駆動回路では、スイッチとして機能する薄膜トランジスタ、及びインバータ回路（反転回路ともいう）によって構成される。
本実施の形態で示す駆動回路１００は、第１のクロック信号（ＣＬＫ１）を供給する配線１０１、第２のクロック信号（ＣＬＫ２）を供給する配線１０２、複数段にわたって設けられるパルス出力回路１０３、スタートパルス（ＳＰ、前段信号、または入力信号ともいう）を供給する配線１０４を有している。また、本実施の形態の駆動回路は、一例として、ｏｕｔ１乃至ｏｕｔＮ列分のパルス信号を出力するものとして説明する。なお、他にも走査方向を切り替えるための走査方向切り替え信号等を入力する構成としても良い。また本実施の形態では、クロック信号として第１のクロック信号（ＣＬＫ１）、第２のクロック信号（ＣＬＫ２）の２相のクロック信号により駆動する例を示すが、２相以外のクロック信号の入力により駆動回路を駆動する構成としてもよい。
図１（Ａ）に示す駆動回路がゲート線側駆動回路であれば、例えば、バッファ回路等がパルス出力回路の各出力端子に設けられる構成となる。また図１（Ａ）に示す駆動回路が信号線側駆動回路であれば、例えば、映像信号をサンプリングするためのサンプリングスイッチ、ラッチ回路等がパルス出力回路の各出力端子に設けられる構成となる。
なお駆動回路１００を構成する各トランジスタの半導体層には、酸化物半導体を用いることが好適である。酸化物半導体をトランジスタの半導体層として用いることにより、アモルファスシリコン等のシリコン系半導体材料と比較して電界効果移動度を高めることが出来る。なお酸化物半導体としては、例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）なども用いることができる。また、ＺｎＯにＩｎやＧａなどを添加することもできる。
なお酸化物半導体としてＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）で表記される薄膜を用いることができる。なお、Ｍは、ガリウム（Ｇａ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びコバルト（Ｃｏ）から選ばれた一の金属元素又は複数の金属元素を示す。例えばＭとして、Ｇａの場合があることの他、ＧａとＮｉ又はＧａとＦｅなど、Ｇａ以外の上記金属元素が含まれる場合がある。また、上記酸化物半導体において、Ｍとして含まれる金属元素の他に、不純物元素としてＦｅ、Ｎｉその他の遷移金属元素、又は該遷移金属の酸化物が含まれているものがある。例えば、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜を用いることができる。
酸化物半導体（ＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜）としてＩｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜のかわりに、Ｍを他の金属元素とするＩｎＭＯ３（ＺｎＯ）ｘ（ｘ＞０）膜を用いてもよい。また、酸化物半導体として上記の他にも、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体を適用することができる。
なお、薄膜トランジスタは、ゲート端子と、ドレイン端子と、ソース端子とを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。本明細書においては、高電源電位Ｖｄｄを供給するための配線側に接続される端子をドレイン端子、低電源電位Ｖｓｓが供給される側に接続される端子をソース端子として説明することとする。なお、ソース端子とドレイン端子を、第１端子、第２端子と表記する場合がある。
なお、薄膜トランジスタの構成は、様々な形態をとることができ、特定の構成に限定されない。例えば、ゲート電極が２個以上のマルチゲート構造を適用することができる。
また、チャネル領域の上下にゲート電極が配置されている構造を適用することができる。なお、チャネル領域の上下にゲート電極が配置される構成にすることにより、複数の薄膜トランジスタが並列に接続されたような構成とすることも可能である。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。ここで、Ａ、Ｂは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
次いで、パルス出力回路１０３の構成について図１（Ｂ）に示す。パルス出力回路１０３は、一例として、スタートパルスＳＰが入力される端子に接続された第１のスイッチ１１１と、第１のスイッチ１１１を介して入力される信号を反転して出力する第１のインバータ回路１１２と、第１のインバータ回路１１２で反転された信号を反転して出力する第２のインバータ回路１１３と、第２のインバータ回路１１３で反転された信号が入力される端子に接続された第２のスイッチ１１４と、第１のインバータ回路１１２で反転された信号が出力される端子に接続された第３のスイッチ１１５と、第３のスイッチ１１５を介して入力される信号を反転して出力する第３のインバータ回路１１６と、第３のインバータ回路１１６で反転された信号を反転して出力する第４のインバータ回路１１７と、第４のインバータ回路１１７で反転された信号が入力される端子に接続された第４のスイッチ１１８と、で構成される。図１（Ｂ）に示した回路図において、点線で示したブロックが１段分のパルス信号を出力するパルス出力回路１０３であり、図１（Ａ）のシフトレジスタは、Ｎ段（Ｎは２以上の自然数）のパルス出力回路によって構成されている。Ｎ段のパルス出力回路からは、それぞれの第３のインバータ回路１１６の出力端子より、出力信号ｏｕｔ１乃至ｏｕｔＮが出力される。
なお、上記説明した第１のスイッチ１１１及び第４のスイッチ１１８では、第１のクロック信号ＣＬＫ１によってオン（導通）またはオフ（非導通）が制御され、第２のスイッチ１１４及び第３のスイッチ１１５では、第２のクロック信号ＣＬＫ２によってオンまたはオフが制御されるように、配線１０１または配線１０２と接続される。
次いで、図１（Ｂ）に用いる第１のインバータ回路１１２乃至第４のインバータ回路１１７の回路構成について、図２に一例を示す。半導体層を酸化物半導体で構成することにより、図２（Ａ）、（Ｂ）に示すように単極性の薄膜トランジスタで構成されるインバータ回路となる。図２（Ａ）に示すインバータ回路１２０は、第１のトランジスタ１２１、第２のトランジスタ１２３で構成されている。第１のトランジスタ１２１は、第１端子（ここではドレイン端子）が高電源電位Ｖｄｄを供給する配線１２２に接続され、第２端子（ここではソース端子）が第１のトランジスタ１２１のゲートに接続され、当該端子がインバータ回路１２０の出力端子となる。また第２のトランジスタ１２３は、第１端子（ここではドレイン端子）が第１のトランジスタ１２１の第２端子及びゲートに接続され、第２端子（ここではソース端子）が低電源電位Ｖｓｓを供給する配線１２４に接続され、ゲートがインバータ回路１２０の入力端子となる。
また、図２（Ａ）とは異なる構成のインバータ回路について図２（Ｂ）に示す。図２（Ｂ）に示すインバータ回路１３０は、第１のトランジスタ１３１、第２のトランジスタ１３２で構成されている。第１のトランジスタ１３１は、第１端子（ここではドレイン端子）が高電源電位Ｖｄｄを供給する配線１２２及び第１のトランジスタ１３１のゲートに接続され、第２端子（ここではソース端子）がインバータ回路１３０の出力端子となる。また第２のトランジスタ１３２は、第１端子（ここではドレイン端子）が第１のトランジスタ１３１の第２端子に接続され、第２端子（ここではソース端子）が低電源電位Ｖｓｓを供給する配線１２４に接続され、ゲートがインバータ回路１３０の入力端子となる。
なお高電源電位とは、基準電位より高い電位のことであり、低電源電位とは基準電位以下の電位のことをいう。なお高電源電位及び低電源電位ともに、トランジスタが動作できる程度の電位、すなわち高電源電位がゲートに印加されることで理想的なトランジスタ（しきい値電圧が’０Ｖ’）がオン状態となり、低電源電位が印加されることで理想的なトランジスタがオフ状態となる電位であることが望ましい。
なお、電圧とは、ある電位と、基準電位との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
次いで、図１（Ｂ）に用いる第１のスイッチ１１１乃至第４のスイッチ１１８の回路構成について、一例を示す。図２（Ｃ）に示すようにスイッチは、半導体層が酸化物半導体で構成されるトランジスタ１４０（第３のトランジスタということもある）で構成される。図２（Ｃ）に示すスイッチとして機能するトランジスタ１４０は、第１端子（ソース端子またはドレイン端子の一方）がスイッチの入力端子ＩＮとなり、第２端子（ソース端子またはドレイン端子の他方）がスイッチの出力端子ＯＵＴとなり、ゲートには配線１０１または配線１０２より供給される第１のクロック信号ＣＬＫ１または第２のクロック信号ＣＬＫ２（図２（Ｃ）では一例として第１のクロック信号ＣＬＫ１を示す）によりオン又はオフが制御される。
次いで、図２（Ａ）乃至（Ｃ）で示す各回路に入力される高電源電位Ｖｄｄ、低電源電位Ｖｓｓ、及び第１のクロック信号ＣＬＫ１の電圧の振幅について模式的に示した図を図２（Ｄ）に示す。図２（Ｄ）には、縦軸に電位について示し、波形１４１は、第１のクロック信号ＣＬＫ１について示したものであり、波形１４２は高電源電位Ｖｄｄについて示したものであり、波形１４３は低電源電位Ｖｓｓについて示したものであり、波形１４４はスタートパルスＳＰについて示したものである。
また図２（Ｅ）では、第１のクロック信号ＣＬＫ１の電圧の振幅の代わりに、第２のクロック信号ＣＬＫ２の電圧の振幅を示した図に相当する。図２（Ｅ）には、図２（Ｄ）と同様に、縦軸に電位について示し、波形１４５は、第２のクロック信号ＣＬＫ２について示したものであり、波形１４２は高電源電位Ｖｄｄについて示したものであり、波形１４３は低電源電位Ｖｓｓについて示したものであり、波形１４４はスタートパルスＳＰについて示したものである。なお第２のクロック信号ＣＬＫ２は、第１のクロック信号ＣＬＫ１の反転信号に相当する。
図２（Ｄ）、（Ｅ）で示すように、第１のクロック信号ＣＬＫ１、及び第２のクロック信号ＣＬＫ２の電圧振幅は、Ｈレベル信号ＶＨからＬレベル信号ＶＬとなる。また高電源電位Ｖｄｄの電位、低電源電位Ｖｓｓの電位、及びスタートパルスＳＰの電圧振幅は、Ｌレベル信号ＶＬより大きいＶｓｓからＨレベル信号ＶＨより小さいＶｄｄとなる。
半導体層を酸化物半導体で構成する第１のインバータ回路１１２乃至第４のインバータ回路１１７では、各トランジスタがノーマリーオンである場合、貫通電流が大きくなることにより、消費電力が増加することとなる。そのため、高電源電位Ｖｄｄ及び低電源電位Ｖｓｓ、及びスタートパルスＳＰの振幅電圧を予め小さく設定しておくことにより、消費電力を低減することができる。また一方で、第１のスイッチ１１１乃至第４のスイッチ１１８では、誤動作の低減される駆動回路とするために、オンまたはオフの状態を確実に保持することが求められる。そのため、第１のクロック信号ＣＬＫ、及び第２のクロック信号ＣＬＫ２の電圧振幅をインバータ回路の電源電圧より大きな電圧振幅とすることにより、より確実に第１のスイッチ１１１乃至第４のスイッチ１１８のオンまたはオフの状態を保持することができる。
なお、図２（Ａ）で説明した第１のインバータ回路１１２乃至第４のインバータ回路１１７を構成する第１のトランジスタ１２１、及び第２のトランジスタ１２３がノーマリーオンの場合、配線１２２及び配線１２４に供給する電源電位の電圧を小さくしても、消費電力が増加することとなる。そのため、酸化物半導体を半導体層に用いたトランジスタでインバータ回路を構成する際には、第２のトランジスタ１２３の抵抗値を、第１のトランジスタ１２１よりも高くなるように予めすることが好ましい。すなわち第２のトランジスタ１２３のＬ／Ｗ比を、第１のトランジスタ１２１のＬ／Ｗ比より大きくすることが好ましい。
具体的に、第２のトランジスタ１２３のＬ／Ｗ比を、第１のトランジスタ１２１のＬ／Ｗ比より大きくしたインバータ回路１２０の上面図を図３に示す。図３に示すインバータ回路１２０では、高電源電位Ｖｄｄを供給する配線１２２、低電源電位Ｖｓｓを供給する配線１２４、第１のトランジスタ１２１、第２のトランジスタ１２３、第１のトランジスタ１２１のゲート配線２０１、第２のトランジスタ１２３のゲート配線２０２、第１のトランジスタ１２１の半導体層２０３、第２のトランジスタ１２３の半導体層２０４、第１のトランジスタ１２１のソース端子及び第２のトランジスタ１２３のドレイン端子となる配線２０５について示している。各配線の接続については、図２（Ａ）と同様であり、例えば、ゲート配線２０１と配線２０５はコンタクトホールを介して接続されるといった構造となる。なおゲート配線２０２はインバータ回路１２０の入力端子ＩＮとなり、配線２０５がインバータ回路１２０の出力端子となる。
なお、第２のトランジスタ１２３の半導体層の膜厚を、第１のトランジスタ１２１の半導体層の膜厚より小さくする構成としてもよい。当該構成とすることにより上述の抵抗値を異ならせることができるため、好ましい。なおゲート長Ｌはトランジスタのゲートと半導体層が重なる領域でのソース、ドレイン間の長さに相当し、ゲート幅Ｗはトランジスタのゲートと半導体層が重なる領域でのソース、ドレイン間の幅に相当する。従って、Ｌ／Ｗ比は、ゲート長とゲート幅の比に相当する。
なお、本実施の形態では、酸化物半導体を半導体層に用いる薄膜トランジスタの例について説明したが、本実施の形態で開示する構成は、駆動回路を構成する薄膜トランジスタがノーマリーオンでも動作することができるというものである。従って、例えば、非晶質シリコンで形成される半導体層において、意図的または非意図的にｎ型の導電性を付与する不純物が含まれることによってノーマリーオンとして動作するトランジスタにも、用いることができる。また、チャネル領域を形成する半導体層のゲート絶縁膜とは反対側（バックチャネル側）に電荷が蓄積されることによって寄生チャネルが形成され、ノーマリーオンとして動作するトランジスタにおいても適用可能である。
本実施の形態の構成とすることによって、単極性の駆動回路を構成するトランジスタがノーマリーオンであってもトランジスタのオンまたはオフをとることができる。そのため、ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、上記実施の形態１で説明した駆動回路の構成に加え、デマルチプレクサ回路をパルス出力回路の各出力端子に設ける駆動回路の構成について図面を参照して説明する。実施の形態１の駆動回路の構成である、スイッチとして機能する薄膜トランジスタ、及びインバータ回路によって構成される駆動回路に、本実施の形態で説明する構成を付加することでさらなる低消費電力化が図ることができ好適である。
図４に示す本実施の形態の駆動回路４００は、第１のクロック信号（ＣＬＫ１）を供給する配線４０１、第２のクロック信号（ＣＬＫ２）を供給する配線４０２、複数段にわたって設けられるパルス出力回路４０３、スタートパルス（ＳＰ、または入力信号ともいう）を供給する配線４０４を有している。本実施の形態の駆動回路は、ｏｕｔ１乃至ｏｕｔＮ列分のパルス信号を出力する各出力端子に、デマルチプレクサ回路４０５を有する。そして、デマルチプレクサ回路４０５では、Ｍ個（２以上の自然数）の異なるタイミングの信号を生成した上で、出力端子にあたる配線４０６よりＮ×Ｍ列分のパルス信号を出力する。
つまり、上記実施の形態１で説明したパルス出力回路の段数Ｎ段をＮ／Ｍ段に削減することができる。その結果、駆動回路を駆動するためのクロック信号の周波数の低減も図ることができる。そのため、ノーマリーオンで構成されるトランジスタを用いても消費電極を大幅に削減することができる。
デマルチプレクサ回路４０５は、スタティック型のシフトレジスタ回路の出力信号ｏｕｔ１乃至ｏｕｔＮとデマルチプレクサ回路の制御信号との論理和を取ることで、配線４０６でのＨレベル信号ＶＨとＬレベル信号ＶＬとでなる複数のパルス信号を生成する回路である。デマルチプレクサ回路４０５によって、配線はＨレベル信号が供給される配線と短絡する状態、Ｌレベル信号が供給される配線と短絡する状態、電気的に浮遊状態（フローティング）となるように設定する。そして当該デマルチプレクサ回路４０５を構成するトランジスタもノーマリーオンで構成されていても、誤動作が低減できる回路とすることができる構成である。
具体的なデマルチプレクサ回路の構成について、図５を用いて説明する。なお、図５に示すデマルチプレクサ回路４０５は、一つの入力信号及び複数の制御信号より、複数の異なるタイミングの信号（ここでは４つ）を生成する回路である。
デマルチプレクサ回路４０５の具体的な一例としては、第１のトランジスタ５０１、第２のトランジスタ５０２、第３のトランジスタ５０３、第４のトランジスタ５０４、第５のトランジスタ５０５、第６のトランジスタ５０６、第７のトランジスタ５０７、第８のトランジスタ５０８、第９のトランジスタ５０９、第１０のトランジスタ５１０、第１１のトランジスタ５１１、第１２のトランジスタ５１２、第１３のトランジスタ５１３、第１４のトランジスタ５１４、Ｈレベル信号を供給するための配線５１５及び配線５１７、Ｌレベル信号を供給するための配線５１６及び配線５１８を有する構成となる。第３のトランジスタ５０３は、第１の制御信号ＭＵＸ１がゲートに印加されることでオン又はオフが制御される。第４のトランジスタ５０４は、第２の制御信号ＭＵＸ２がゲートに印加されることでオン又はオフが制御される。第５のトランジスタ５０５は、第３の制御信号ＭＵＸ３がゲートに印加されることでオン又はオフが制御される。第６のトランジスタ５０６は、第４の制御信号ＭＵＸ４がゲートに印加されることでオン又はオフが制御される。第７のトランジスタ５０７は、第１の反転制御信号ＭＵＸ１Ｂがゲートに印加されることでオン又はオフが制御される。第８のトランジスタ５０８は、第２の反転制御信号ＭＵＸ２Ｂがゲートに印加されることでオン又はオフが制御される。第９のトランジスタ５０９は、第３の反転制御信号ＭＵＸ３Ｂがゲートに印加されることでオン又はオフが制御される。第１０のトランジスタ５１０は、第４の反転制御信号ＭＵＸ４Ｂがゲートに印加されることでオン又はオフが制御される。第１のトランジスタ５０１の第１端子は配線５１５に接続され、ゲートは駆動回路４００の出力端子に接続される。第２のトランジスタ５０２の第１端子は配線５１６に接続され、ゲートは第１のトランジスタ５０１と同じ駆動回路４００の出力端子に接続される。第３のトランジスタ５０３の第１端子は、第１のトランジスタ５０１の第２端子に接続され、第２端子は配線Ｇ１に接続される。第４のトランジスタ５０４の第１端子は、第１のトランジスタ５０１の第２端子に接続され、第２端子は配線Ｇ２に接続される。第５のトランジスタ５０５の第１端子は、第１のトランジスタ５０１の第２端子に接続され、第２端子は配線Ｇ３に接続される。第６のトランジスタ５０６の第１端子は、第１のトランジスタ５０１の第２端子に接続され、第２端子は配線Ｇ４に接続される。第７のトランジスタ５０７の第１端子は、第２のトランジスタ５０２の第２端子に接続され、第２端子は配線Ｇ１に接続される。第８のトランジスタ５０８の第１端子は、第２のトランジスタ５０２の第２端子に接続され、第２端子は配線Ｇ２に接続される。第９のトランジスタ５０９の第１端子は、第２のトランジスタ５０２の第２端子に接続され、第２端子は配線Ｇ３に接続される。第１０のトランジスタ５１０の第１端子は、第２のトランジスタ５０２の第２端子に接続され、第２端子は配線Ｇ４に接続される。第１１のトランジスタ５１１の第１端子は配線Ｇ１に接続され、ゲートは配線５１７に接続され、第２端子は配線５１８に接続される。第１２のトランジスタ５１２の第１端子は配線Ｇ２に接続され、ゲートは配線５１７に接続され、第２端子は配線５１８に接続される。第１３のトランジスタ５１３の第１端子は配線Ｇ３に接続され、ゲートは配線５１７に接続され、第２端子は配線５１８に接続される。第１４のトランジスタ５１４の第１端子は配線Ｇ４に接続され、ゲートは配線５１７に接続され、第２端子は配線５１８に接続される。
なお図５のデマルチプレクサ回路４０５において、第１のトランジスタ５０１乃至第１０のトランジスタ５１０にＬ／Ｗ比は、第１１のトランジスタ５１１乃至第１４のトランジスタ５１４より小さくなるように設計する。換言すれば、第１のトランジスタ５０１乃至第１０のトランジスタ５１０の電流供給能力は、第１１のトランジスタ５１１乃至第１４のトランジスタ５１４の電流供給能力より高くなるように設計する。
具体的には、酸化物半導体を半導体層に用いたトランジスタでデマルチプレクサ回路を構成する際には、第１１のトランジスタ５１１乃至第１４のトランジスタ５１４の抵抗値を、第１のトランジスタ５０１乃至第１０のトランジスタ５１０よりも高くなるように予めすることが好ましい。すなわち第１１のトランジスタ５１１乃至第１４のトランジスタ５１４のＬ／Ｗ比を、第１のトランジスタ５０１乃至第１０のトランジスタ５１０のＬ／Ｗ比より大きくすることが好ましい。なお、第１１のトランジスタ５１１乃至第１４のトランジスタ５１４の半導体層の膜厚を、第１のトランジスタ５０１乃至第１０のトランジスタ５１０の半導体層の膜厚より小さくする構成としてもよい。当該構成とすることにより上述の抵抗値を異ならせることができるため、好ましい。
図５において、配線Ｇ１乃至Ｇ４が、第１のトランジスタ５０１乃至第１０のトランジスタ５１０により供給されるＨレベル信号ＶＨであるときは、第１のトランジスタ５０１乃至第１０のトランジスタ５１０の電流供給能力が、第１１のトランジスタ５１１乃至第１４のトランジスタ５１４の電流供給能力より高くしておくことで、配線Ｇ１乃至Ｇ４をＨレベル信号ＶＨにすることができる。また第１１のトランジスタ５１１及び第１４のトランジスタ５１４は、配線Ｇ１乃至Ｇ４がフローティングとなる期間、Ｈレベル信号ＶＨがゲートに印加されることで配線Ｇ１乃至Ｇ４をＬレベル信号ＶＬに保持することができる。すなわち、第１１のトランジスタ５１１及び第１４のトランジスタ５１４は、配線Ｇ１乃至Ｇ４がＨレベル信号ＶＨの電位以外の期間に、Ｌレベル信号の電位を保持するための機能を有する。なお、第１１のトランジスタ５１１乃至第１４のトランジスタ５１４の各トランジスタは、駆動回路４００のインバータ回路を構成する第１のトランジスタ及び第２のトランジスタ、駆動回路４００のスイッチを構成する第３のトランジスタに倣って、第４のトランジスタと呼ぶこともある。また第１のトランジスタ５０１乃至第１０のトランジスタ５１０の各トランジスタは、駆動回路４００のインバータ回路を構成する第１のトランジスタ及び第２のトランジスタ、駆動回路４００のスイッチを構成する第３のトランジスタ、先述の第４のトランジスタに倣って、第５のトランジスタと呼ぶこともある。
前述のように、デマルチプレクサ回路４０５を構成する各トランジスタもノーマリーオンの場合、フローティング状態となる期間のリーク電流等で、Ｌレベル信号ＶＬの電位を保持できないことがあり得る。図５の回路構成とすることにより、配線Ｇ１乃至Ｇ４にリーク電流があってもＬレベル信号の電位を保持することができるため誤動作を低減することができる。
次いで、図５の動作について図６にタイミングチャートを示し、説明する。図６に示す信号は、駆動回路４００に供給される第１のクロック信号ＣＬＫ１、第２のクロック信号ＣＬＫ２、駆動回路４００から出力される出力信号ｏｕｔ１、出力信号ｏｕｔ２、出力信号ｏｕｔ３、及び出力信号ｏｕｔ４、並びに図５における第１の制御信号ＭＵＸ１、第２の制御信号ＭＵＸ２、第３の制御信号ＭＵＸ３、第４の制御信号ＭＵＸ４、第１の反転制御信号ＭＵＸ１Ｂ、第２の反転制御信号ＭＵＸ２Ｂ、第３の反転制御信号ＭＵＸ３Ｂ、第４の反転制御信号ＭＵＸ４Ｂ、デマルチプレクサ回路４０５から出力される出力信号ＧＯＵＴ１、出力信号ＧＯＵＴ２、出力信号ＧＯＵＴ３について示したものである。
図６に示すように、第１のクロック信号ＣＬＫ１及び第２のクロック信号ＣＬＫ２に応じて、パルス信号として出力信号ｏｕｔ１乃至ｏｕｔ４が順次出力されることとなる。ｏｕｔ１のパルス信号は、第１の制御信号ＭＵＸ１、第２の制御信号ＭＵＸ２、第３の制御信号ＭＵＸ３、第４の制御信号ＭＵＸ４と論理和をとることで、配線Ｇ１乃至Ｇ３よりパルス信号ＧＯＵＴ１、ＧＯＵＴ２、ＧＯＵＴ３を順次得るものとなる。なお、第１の反転制御信号ＭＵＸ１Ｂ、第２の反転制御信号ＭＵＸ２Ｂ、第３の反転制御信号ＭＵＸ３Ｂ、第４の反転制御信号ＭＵＸ４Ｂは、第１の制御信号ＭＵＸ１、第２の制御信号ＭＵＸ２、第３の制御信号ＭＵＸ３、第４の制御信号ＭＵＸ４の逆位相となる信号である。
また第１の反転制御信号ＭＵＸ１Ｂ、第２の反転制御信号ＭＵＸ２Ｂ、第３の反転制御信号ＭＵＸ３Ｂ、第４の反転制御信号ＭＵＸ４Ｂの代わりに、出力信号ｏｕｔ１の反転信号に相当する反転出力信号ｏｕｔ１Ｂを用いても同様の出力信号を配線Ｇ１乃至Ｇ４より得ることができる。図１１に具体例として回路構成について示す。なお、図１１に示すデマルチプレクサ回路４５０は、図５と同様に、一つの入力信号及び複数の制御信号より、複数の異なるタイミングの信号（ここでは４つ）を生成する回路である。
デマルチプレクサ回路４５０の具体的な一例としては、第１のトランジスタ４５１、第２のトランジスタ４５２、第３のトランジスタ４５３、第４のトランジスタ４５４、第５のトランジスタ４５５、第６のトランジスタ４５６、第７のトランジスタ４５７、第８のトランジスタ４５８に、Ｌレベル信号ＶＬを供給するための配線４５９、反転出力信号ＯＵＴ１Ｂを出力するインバータ回路４６０を有する構成となる。また第１の制御信号ＭＵＸ１を供給するための配線４６１、第２の制御信号ＭＵＸ２を供給するための配線４６２、第３の制御信号ＭＵＸ３を供給するための配線４６３、第４の制御信号ＭＵＸ４を供給するための配線４６４を有する。第１のトランジスタ４５１の第１端子は配線４６１に接続され、ゲートは駆動回路４００の出力端子に接続され、第２端子は配線Ｇ１に接続される。第２のトランジスタ４５２の第１端子は配線４６２に接続され、ゲートは駆動回路４００の出力端子に接続され、第２端子は配線Ｇ２に接続される。第３のトランジスタ４５３の第１端子は配線４６３に接続され、ゲートは駆動回路４００の出力端子に接続され、第２端子は配線Ｇ３に接続される。第４のトランジスタ４５４の第１端子は配線４６４に接続され、ゲートは駆動回路４００の出力端子に接続され、第２端子は配線Ｇ４に接続される。また、インバータ回路４６０の入力端子は、駆動回路４００の出力端子に接続される。また、第５のトランジスタ４５５の第１端子は配線４５９に接続され、ゲートはインバータ回路４６０の出力端子に接続され、第２端子は配線Ｇ１に接続される。第６のトランジスタ４５６の第１端子は配線４５９に接続され、ゲートはインバータ回路４６０の出力端子に接続され、第２端子は配線Ｇ２に接続される。第７のトランジスタ４５７の第１端子は配線４５９に接続され、ゲートはインバータ回路４６０の出力端子に接続され、第２端子は配線Ｇ３に接続される。第８のトランジスタ４５８の第１端子は配線４５９に接続され、ゲートはインバータ回路４６０の出力端子に接続され、第２端子は配線Ｇ４に接続される。
また図６に対応して、図１１での各信号のタイミングチャート図を図１２に示す。図１２に示すように図６と同じ出力信号を得られることがわかる。
なお図１１のデマルチプレクサ回路４５０において、第１のトランジスタ４５１乃至第４のトランジスタ４５４にＬ／Ｗ比は、第５のトランジスタ４５５乃至第８のトランジスタ４５８より小さくなるように設計する。換言すれば、第１のトランジスタ４５１乃至第４のトランジスタ４５４の電流供給能力は、第５のトランジスタ４５５乃至第８のトランジスタ４５８の電流供給能力より高くなるように設計する。
具体的には、酸化物半導体を半導体層に用いたトランジスタでデマルチプレクサ回路を構成する際には、第５のトランジスタ４５５乃至第８のトランジスタ４５８の抵抗値を、第１のトランジスタ４５１乃至第４のトランジスタ４５４よりも高くなるように予めすることが好ましい。すなわち第５のトランジスタ４５５乃至第８のトランジスタ４５８のＬ／Ｗ比を、第１のトランジスタ５０１乃至第４のトランジスタ４５４のＬ／Ｗ比より大きくすることが好ましい。なお、第５のトランジスタ４５５乃至第８のトランジスタ４５８の半導体層の膜厚を、第１のトランジスタ４５１乃至第４のトランジスタ４５４の半導体層の膜厚より小さくする構成としてもよい。当該構成とすることにより上述の抵抗値を異ならせることができるため、好ましい。なお、第５のトランジスタ４５５乃至第８のトランジスタ４５８の各トランジスタは、駆動回路４００のインバータ回路を構成する第１のトランジスタ及び第２のトランジスタ、駆動回路４００のスイッチを構成する第３のトランジスタに倣って、第４のトランジスタと呼ぶこともある。また第１のトランジスタ４５１乃至第４のトランジスタ４５４の各トランジスタは、駆動回路４００のインバータ回路を構成する第１のトランジスタ及び第２のトランジスタ、駆動回路４００のスイッチを構成する第３のトランジスタ、先述の第４のトランジスタに倣って、第５のトランジスタと呼ぶこともある。
図１１、図１２に示すように、反転出力信号ｏｕｔ１Ｂをデマルチプレクサ回路４０５に用いることにより、入力する信号数の低減を図ることができる。そして信号数の低減に伴う配線の引き回し面積の削減による省スペース化を図ることができるため、駆動回路の小型化、及び低消費電力化を図ることができる。
本実施の形態の構成とすることによって、単極性の駆動回路を構成するトランジスタがノーマリーオンであってもトランジスタのオンまたはオフをとることができる。そのため、ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した駆動回路の作製工程、特に酸化物半導体層を半導体層に具備する薄膜トランジスタの上面図及び断面図について説明する。また本実施の形態で説明する駆動回路を具備する表示装置では、液晶表示装置に適用することができる。なお他にも、有機ＥＬ等の発光素子を具備する表示装置に適用することができる。また、上記実施の形態で説明した駆動回路は電気泳動素子を具備する電子ペーパーの駆動回路として適用することが可能である。なお、表示装置の駆動回路に限らず、光センサ用駆動回路等の他の装置にも適用可能である。
図７は、上記実施の形態１の図３で説明した第１のトランジスタ１２１及び第２のトランジスタ１２３で構成されるインバータ回路１２０の上面図である。図８は、第１のトランジスタ１２１及び第２のトランジスタ１２３の断面図である。また、図８に示す第１のトランジスタ１２１及び第２のトランジスタ１２３の断面図は、図７に示すインバータ回路１２０の上面図における線分Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’に対応している。なお本実施の形態においては特に半導体層を酸化物半導体で形成する際の薄膜トランジスタの形成方法の一例について説明する。
まず、基板９０１に下地膜９０２を成膜する。次いで下地膜９０２上に導電膜を形成した後、フォトリソグラフィ工程によりゲート電極層９０３Ａ、９０３Ｂを形成する。
なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
ゲート電極層９０３Ａ、９０３Ｂを形成する導電膜としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。
また、基板９０１としてガラス基板用いる際は、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。
下地膜９０２は、基板９０１からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素膜、窒化酸化珪素膜、又は酸化窒化珪素膜から選ばれた一又は複数の膜による積層構造により形成することができる。
次いで、ゲート電極層９０３Ａ、９０３Ｂ上にゲート絶縁層９０４を形成する。
ゲート絶縁層９０４は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化珪素層、窒化珪素層、酸化窒化珪素層又は窒化酸化珪素層を単層で又は積層して形成することができる。例えば、成膜ガスとして、ＳｉＨ４、酸素及び窒素を用いてプラズマＣＶＤ法により酸化窒化珪素層を形成すればよい。
次いで、フォトリソグラフィ工程によりゲート絶縁層９０４を選択的にエッチングしてゲート電極層９０３Ｂに達するコンタクトホールを形成する。
次いで、ゲート絶縁層９０４上に、酸化物半導体膜を形成する。酸化物半導体膜の形成後に脱水化または脱水素化のための加熱処理を行っても酸化物半導体膜を非晶質な状態とする際には、膜厚を５０ｎｍ以下と薄くすることが好ましい。
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非単結晶膜、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸化物半導体膜を用いる。また、酸化物半導体膜は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアルゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ％］、Ｉｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔ％］）を用いて、基板とターゲットの間との距離を１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、ごみが軽減でき、膜厚分布も均一となるために好ましい。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法と、ＤＣスパッタ法があり、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法もある。ＲＦスパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属導電膜を成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に基板にも電圧をかけるバイアススパッタ法もある。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層９０４の表面に付着しているゴミを除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などを用いてもよい。
次いで、酸化物半導体膜をフォトリソグラフィ工程により島状の酸化物半導体層９０５Ａ、９０５Ｂに加工する。また、島状の酸化物半導体層９０５Ａ、９０５Ｂを形成するためのレジストマスクをインクジェット法で形成してもよい。
次いで、酸化物半導体層の脱水化または脱水素化を行う。脱水化または脱水素化を行う加熱処理の温度は、４００℃以上７５０℃以下、好ましくは４２５℃以上基板の歪み点以下とする。なお、４２５℃以上であれば熱処理時間は１時間以下でよいが、４２５℃以下であれば加熱処理時間は、１時間よりも長時間行うこととする。ここでは、加熱処理装置の一つである電気炉に基板を導入し、酸化物半導体層に対して窒素雰囲気下において加熱処理を行った後、大気に触れることなく、酸化物半導体層への水や水素の再混入を防ぎ、酸化物半導体層を得る。本実施の形態では、酸化物半導体層の脱水化または脱水素化を行う加熱温度Ｔから、再び水が入らないような十分な温度まで同じ炉を用い、具体的には加熱温度Ｔよりも１００℃以上下がるまで窒素雰囲気下で徐冷する。また、窒素雰囲気に限定されず、希ガス（ヘリウム、ネオン、アルゴン等）下において脱水化または脱水素化を行う。なお、加熱条件によっては、酸化物半導体の結晶化率が９０％以上、または８０％以上となる場合がある。
なお、加熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。気体には、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
次いで、ゲート絶縁層９０４及び酸化物半導体層９０５Ａ、９０５Ｂ上に、導電膜を形成した後、フォトリソグラフィ工程によりレジストマスクを形成し、選択的にエッチングを行って電極層９０６を形成する。導電膜としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等を用いる。導電膜は、上述した元素を含む単層に限定されず、二層以上の積層を用いることができる。なお図８では、酸化物半導体層上に接する導電膜のみを選択的に除去することとなる。従って、酸化物半導体層上に接する導電膜のみを選択的に除去するため、アルカリ性のエッチャントとしてアンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いれば、導電膜を選択的に除去し、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体からなる酸化物半導体層を残存させることができる。
次いで、ゲート絶縁層９０４、酸化物半導体層９０５Ａ、９０５Ｂ、電極層９０６上に絶縁層９０７を形成する。絶縁層９０７は、少なくとも１ｎｍ以上の膜厚とし、スパッタリング法など、酸化物絶縁膜に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。酸化物半導体層９０５Ａ、９０５Ｂに接して形成する絶縁層９０７は、水分や、水素イオンや、ＯＨ−などの不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜を用い、代表的には酸化珪素膜、窒化酸化珪素膜、酸化アルミニウム膜、または酸化窒化アルミニウムなどを用いる。
以上の工程により、第１のトランジスタ１２１、第２のトランジスタ１２３を作製することができる。
なお、図８に示す第１のトランジスタ１２１及び第２のトランジスタ１２３は、酸化物半導体を半導体層に用いたボトムゲート型のＴＦＴである。しかし、これに限定されず、トップゲート型のＴＦＴでも良い。
本実施の形態の構成とすることによって、駆動回路を構成するトランジスタがノーマリーオンであってもトランジスタがオン状態またはオフ状態をとることができる。そのため、ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とすることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置する薄膜トランジスタを作製する例について以下に説明する。画素部に配置する薄膜トランジスタは、実施の形態３と同様に形成すればよい。
アクティブマトリクス型表示装置のブロック図の一例を図９（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御ＩＣともいう）に接続されている。
図９（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例として、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号（ＧＣＬＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＬＫ２）を供給する。信号線駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロック信号（ＳＣＬＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数のクロック信号でもよいし、クロック信号を反転させた信号（ＣＬＫＢ）とともに供給されるものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３０３との一方を省略することが可能である。
図９（Ｂ）では、駆動周波数が低い回路（例えば、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、信号線駆動回路５３０４を画素部５３０１とは別の基板に形成する構成について示している。当該構成により、単結晶半導体を用いたトランジスタと比較すると電界効果移動度が小さい薄膜トランジスタによって、基板５３００に形成する駆動回路を構成することができる。したがって、表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることができる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施形態においては、上記実施の形態で説明した表示装置を表示部に具備する電子機器の例について説明する。
上記実施の形態の各々の図で述べた内容（一部でもよい）を様々な電子機器に適用することができる。具体的には、電子機器の表示部に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。
図１０（Ａ）はディスプレイであり、筐体１２１１、支持台１２１２、表示部１２１３を含む。図１０（Ａ）に示すディスプレイは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図１０（Ａ）に示すディスプレイが有する機能はこれに限定されず、様々な機能を有することができる。
図１０（Ｂ）はカメラであり、本体１２３１、表示部１２３２、受像部１２３３、操作キー１２３４、外部接続ポート１２３５、シャッターボタン１２３６を含む。図１０（Ｂ）に示すカメラは、静止画を撮影する機能を有する。動画を撮影する機能を有する。なお、図１０（Ｂ）に示すカメラが有する機能はこれに限定されず、様々な機能を有することができる。
図１０（Ｃ）はコンピュータであり、本体１２５１、筐体１２５２、表示部１２５３、キーボード１２５４、外部接続ポート１２５５、ポインティングデバイス１２５６を含む。図１０（Ｃ）に示すコンピュータは、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能を有する。なお、図１０（Ｃ）に示すコンピュータが有する機能はこれに限定されず、様々な機能を有することができる。
本実施形態の表示部に上記実施の形態で説明した表示装置を用いる構成とすることで、上述の図１０（Ａ）乃至図１０（Ｃ）の駆動回路を構成するトランジスタがノーマリーオンであってもトランジスタがオン状態またはオフ状態をとることができる。そのため、ノーマリーオンであっても、確度が高く誤動作を低減することのできる駆動回路とすることができる。また、駆動回路のクロック信号の周波数の低減を行うことで、低消費電力化を図ることも可能である。
本実施の形態は他の実施の形態と適宜組み合わせて実施することが可能である。
１００ 駆動回路
１０１ 配線
１０２ 配線
１０３ パルス出力回路
１０４ 配線
１１１ 第１のスイッチ
１１２ 第１のインバータ回路
１１３ 第２のインバータ回路
１１４ 第２のスイッチ
１１５ 第３のスイッチ
１１６ 第３のインバータ回路
１１７ 第４のインバータ回路
１１８ 第４のスイッチ
１２０ インバータ回路
１２１ 第１のトランジスタ
１２２ 配線
１２３ 第２のトランジスタ
１２４ 配線
１３０ インバータ回路
１３１ 第１のトランジスタ
１３２ 第２のトランジスタ
１４０ トランジスタ
１４１ 波形
１４２ 波形
１４３ 波形
１４４ 波形
１４５ 波形
２０１ ゲート配線
２０２ ゲート配線
２０３ 半導体層
２０４ 半導体層
２０５ 配線
４００ 駆動回路
４０１ 配線
４０２ 配線
４０３ パルス出力回路
４０４ 配線
４０５ デマルチプレクサ回路
４０６ 配線
５０１ 第１のトランジスタ
５０２ 第２のトランジスタ
５０３ 第３のトランジスタ
５０４ 第４のトランジスタ
５０５ 第５のトランジスタ
５０６ 第６のトランジスタ
５０７ 第７のトランジスタ
５０８ 第８のトランジスタ
５０９ 第９のトランジスタ
５１０ 第１０のトランジスタ
５１１ 第１１のトランジスタ
５１２ 第１２のトランジスタ
５１３ 第１３のトランジスタ
５１４ 第１４のトランジスタ
５１５ 配線
５１６ 配線
５１７ 配線
５１８ 配線
９０１ 基板
９０２ 下地膜
９０４ ゲート絶縁層
９０６ 電極層
９０７ 絶縁層
１２１１ 筐体
１２１２ 支持台
１２１３ 表示部
１２３１ 本体
１２３２ 表示部
１２３３ 受像部
１２３４ 操作キー
１２３５ 外部接続ポート
１２３６ シャッターボタン
１２５１ 本体
１２５２ 筐体
１２５３ 表示部
１２５４ キーボード
１２５５ 外部接続ポート
１２５６ ポインティングデバイス
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
９０３Ａ ゲート電極層
９０３Ｂ ゲート電極層
９０５Ａ 酸化物半導体層
４５０ デマルチプレクサ回路
４５１ 第１のトランジスタ
４５２ 第２のトランジスタ
４５３ 第３のトランジスタ
４５４ 第４のトランジスタ
４５５ 第５のトランジスタ
４５６ 第６のトランジスタ
４５７ 第７のトランジスタ
４５８ 第８のトランジスタ
４５９ 配線
４６０ インバータ回路
４６１ 配線
４６２ 配線
４６３ 配線
４６４ 配線

Claims (6)

  1. シフトレジスタ回路を有し、
    前記シフトレジスタ回路は、第１乃至第４のトランジスタを有し、
    前記第１乃至第４のトランジスタは、同じ極性であり、
    前記第１乃至第４のトランジスタのそれぞれは、酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートには、第１の信号が入力され、
    前記第４のトランジスタのゲートには、第２の信号が入力され、
    前記第１の信号の振幅電圧は、前記第１のトランジスタのソース又はドレインの他方と前記第２のトランジスタのソース又はドレインの他方との電位差よりも大きい値を有し、
    前記第２の信号の振幅電圧は、前記第１のトランジスタのソース又はドレインの他方と前記第２のトランジスタのソース又はドレインの他方との電位差よりも大きい値を有し、
    前記第２のトランジスタのＬ（Ｌはチャネル長）／Ｗ（Ｗはチャネル幅）は、前記第１のトランジスタのＬ／Ｗよりも大きいことを特徴とする半導体装置。
  2. シフトレジスタ回路を有し、
    前記シフトレジスタ回路は、第１乃至第５のトランジスタを有し、
    前記第１乃至第５のトランジスタは、同じ極性であり、
    前記第１乃至第５のトランジスタのそれぞれは、酸化物半導体を有し、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第４のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのゲートと電気的に接続され、
    前記第３のトランジスタのゲートには、第１の信号が入力され、
    前記第４のトランジスタのゲートには、第２の信号が入力され、
    前記第５のトランジスタのゲートには、前記第２の信号が入力され、
    前記第１の信号の振幅電圧は、前記第１のトランジスタのソース又はドレインの他方と前記第２のトランジスタのソース又はドレインの他方との電位差よりも大きい値を有し、
    前記第２の信号の振幅電圧は、前記第１のトランジスタのソース又はドレインの他方と前記第２のトランジスタのソース又はドレインの他方との電位差よりも大きい値を有し、
    前記第２のトランジスタのＬ（Ｌはチャネル長）／Ｗ（Ｗはチャネル幅）は、前記第１のトランジスタのＬ／Ｗよりも大きいことを特徴とする半導体装置。
  3. 請求項１又は２において、
    前記酸化物半導体は、結晶を有することを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一において、
    前記第２のトランジスタの酸化物半導体の膜厚は、前記第１のトランジスタの酸化物半導体の膜厚よりも小さいことを特徴とする半導体装置。
  5. 駆動回路と、
    画素と、を有し、
    前記駆動回路は、請求項１乃至４のいずれか一に記載の半導体装置を有することを特徴とする表示装置。
  6. 表示部と、
    操作キー、受像部、筐体又はキーボードと、を有し、
    前記表示部は、請求項５に記載の表示装置を有することを特徴とする電子機器。
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