KR20170068476A - 어레이 기판, 그것의 제조 방법, 및 디스플레이 장치 - Google Patents

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KR20170068476A
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layer
forming
insulating layer
array
array substrate
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KR1020177009789A
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웨이린 라이
위청 찬
젠방 황
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보에 테크놀로지 그룹 컴퍼니 리미티드
오르도스 위엔셩 옵토일렉트로닉스 컴퍼니 리미티드
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Abstract

본 개시내용은 어레이 기판, 그것의 제조 방법, 및 디스플레이 장치를 제공한다. 어레이 기판은 단결정 실리콘 층 및 어레이 회로 층을 포함한다. 어레이 회로 층은 단결정 실리콘 층 위에 배치된다. 어레이 회로 층은 스캔 구동 회로, 데이터 구동 회로, 및 복수의 픽셀 회로들을 포함한다. 스캔 구동 회로 및 데이터 구동 회로는 복수의 픽셀들을 차례로 구동하기 위해 복수의 스캔 라인들 및 복수의 데이터 라인들을 각각 제어하도록 구성된다. 복수의 픽셀 회로들 각각은 복수의 스캔 라인들 중 적어도 하나 및 복수의 데이터 라인들 중 적어도 하나의 제어 하에 광을 방출하도록 복수의 픽셀들 중 하나를 구동하도록 구성되고; 스캔 구동 회로, 데이터 구동 회로, 및 복수의 픽셀 회로들은 단결정 실리콘 층에 배치되는 활성 영역을 각각 갖는 복수의 박막 트랜지스터들(TFTs)을 포함한다.

Description

어레이 기판, 그것의 제조 방법, 및 디스플레이 장치{ARRAY SUBSTRATE, MANUFACTURING METHOD THEREOF, AND DISPLAY APPARATUS}
관련 출원에 대한 상호 참조들
본 출원은 2015년 10월 15일에 출원된 중국 특허 출원 제201510665742.0호에 대한 우선권을 주장하며, 그것의 개시내용은 이로써 전체적으로 참조로 포함된다.
기술 분야
본 개시내용은 일반적으로 디스플레이 기술들의 분야에 관한 것으로, 더 구체적으로는 어레이 기판, 그것의 제조 방법, 및 디스플레이 장치에 관한 것이다.
오디오 및 비디오 전자 제품들에 대한 고객들 사이의 점점 더 높은 요구에 따라, 고해상도 및 고품질 디스플레이 디바이스들의 개발은 제조자들 사이의 추세가 되고 있다.
장점들 예컨대 자기 조명, 고휘도, 넓은 시야각, 빠른 응답 시간, 및 R, G 및 B 풀 컬러 성분들을 제조하는 허용성으로 인해, AMOLED는 하나의 중요한 차세대 디스플레이 패널 기술로 간주되었다. 현재의 시장들에서, 소형 및 중형 AMOLED를 디스플레이 패널들로 이용하는 오디오 패널들 및 이동 전화들이 있었고, AMOLED의 응용은 다른 분야들, 특히 이동 제품들, 노트북 컴퓨터들, 모니터들, 벽걸이 TV 등을 포함하는 대면적 디스플레이 패널들로 확대될 수 있는 것으로 예상된다.
AMOLED 기술들은 비정질 실리콘 박막 트랜지스터(thin film transistor)(TFT) 유리 기판들로부터 다결정 실리콘 박막 트랜지스터 유리 기판들로, 및 특히 저온 다결정 실리콘 박막 트랜지스터 유리 기판들, 현재 주류 기술로 전이되었다. "저온"은 600℃ 아래의 제조 공정 온도를 언급한다. 이러한 공정 동안, 엑시머 레이저들은 열원으로 이용되며; 투사 시스템을 통과한 후에, 균일한 에너지 분포를 갖는 레이저 빔들이 생성되며, 레이저 빔들은 비정질 실리콘 구조체를 갖는 유리 기판 상에 투사된다. 비정질 실리콘 박막의 원자들은 레이저 에너지의 흡수 시에 재배열되어, 감소된 결함들을 갖는 폴리실리콘 구조체를 형성하며, 이 구조체는 50-300 cm2/v-sec의 높은 전자 이동도를 갖는다.
그와 같이, 박막 트랜지스터 구성요소들은 더 작게 제조될 수 있어, 증가된 개구비, 패널의 개선된 광 투과도, 및 감소된 전력 소비를 야기한다. 그 때문에, 비정질 실리콘 기술과 비교하여, 저온 다결정 실리콘 박막 트랜지스터 디스플레이는 100배 초과의 캐리어 이동도 속도를 갖고, 더 낮은 전력 소비, 더 높은 휘도, 및 더 높은 해상도를 갖고, 또한 더 가볍고, 더 얇고, 더 작고, 품질이 더 높고, 구동 회로 모듈의 집적을 구현하기 더 용이하다.
상기 언급된 바와 같은 구동 회로 모듈의 집적에 대해 말하자면, 스캔 (게이트) 구동 회로, 또는 스캔 (게이트) 드라이버는 게이트 드라이버 온 어레이(Gate driver On Array)(GOA) 또는 게이트 드라이버 온 패널(Gate driver On Panel)(GOP)로 불려지는 공정을 통해, TFT 어레이와 함께 유리 기판에 집적된다.
GOA 기술은 스캔 구동 회로를 어레이 기판 내에 집적하는 것에 의해, 전용 스캔 구동 집적 회로에 대한 요구를 제거한다. 그와 같이, GOA 기술은 재료들을 잠재적으로 절약하고, 제조 공정들을 단순화하고, 제조 비용을 감소시킬 수 있다.
본 개시내용의 발명자들은 주로 다른 회로들(예컨대 데이터 구동 회로들)의 구조체들이 스캔 구동 회로의 구조체보다 더 복잡하기 때문에, 기존 기술들이 스캔 구동 회로들 외엔 어레이 기판 회로들로 통상 집적하지 않는다는 것을 인식했다. 더 복잡한 회로들은 유리 기판 위에 제조되면 비교적 큰 구역들을 점유할 수 있고, 따라서 디스플레이 구역의 크기를 감소시킬 수 있다.
게다가, 데이터 구동 회로들은 대용량의 디스플레이 데이터를 정확히 및 신속히 처리할 수 있어야 한다. 그와 같이, 구성요소들의 성능에 대한 엄격한 요건들(특히 반응 속도)이 있다. 그러므로, 기존 기술들의 어레이 기판은 일반적으로 다른 회로들을 어레이 기판과 집적하는 성능 요건들을 만족시킬 수 없다.
본 개시내용은 어레이 기판, 그것의 제조 방법, 및 디스플레이 장치를 제공한다. 스캔 구동 회로 및 데이터 구동 회로는 본원에 개시되는 일부 실시예들에 따른 어레이 기판 내에 집적될 수 있다.
제1 양태에서, 어레이 기판이 본원에 제공된다. 어레이 기판은 단결정 실리콘 층 및 어레이 회로 층을 포함한다. 어레이 회로 층은 단결정 실리콘 층 위에 배치된다. 어레이 회로 층은 스캔 구동 회로, 데이터 구동 회로, 및 복수의 픽셀 회로들을 포함한다.
스캔 구동 회로 및 데이터 구동 회로는 복수의 픽셀들을 차례로 구동하기 위해 복수의 스캔 라인들 및 복수의 데이터 라인들을 각각 제어하도록 구성된다. 복수의 픽셀 회로들 각각은 복수의 스캔 라인들 중 적어도 하나 및 복수의 데이터 라인들 중 적어도 하나의 제어 하에 광을 방출하도록 복수의 픽셀들 중 하나를 구동하도록 구성되고; 스캔 구동 회로, 데이터 구동 회로, 및 복수의 픽셀 회로들은 단결정 실리콘 층에 배치되는 활성 영역을 각각 갖는 복수의 박막 트랜지스터들(TFTs)을 포함한다.
본 개시내용의 일부 실시예들에서, 어레이 회로 층은 단결정 실리콘 층 위에 배치되는 제1 절연 층; 제1 절연 층 위에 배치되고 복수의 박막 트랜지스터들(TFTs)의 게이트 전극 패턴을 포함하는 제1 금속 층; 제1 금속 층 및 제1 절연 층 위에 배치되고 제1 금속 층 및 제1 절연 층을 커버하는 제2 절연 층; 제2 절연 층 위에 배치되고 복수의 박막 트랜지스터들(TFTs)의 드레인 전극 패턴 및 소스 전극 패턴을 포함하는 제2 금속 층; 및 제1 절연 층 및 제2 절연 층을 관통하도록 배열되고, 복수의 박막 트랜지스터들(TFTs)의 드레인 전극 패턴 또는 소스 전극 패턴을 단결정 실리콘 층 내의 활성 영역에 결합하도록 구성되는 복수의 제1 비아들을 더 포함한다.
상기 설명된 바와 같은 어레이 기판은 애노드 전도성 층을 더 포함할 수 있다. 애노드 전도성 층은 복수의 픽셀들 각각에 대한 영역에 배열될 수 있고, 어레이 회로 층의 제2 금속 층 위에 배치될 수 있다. 애노드 전도성 층은 복수의 픽셀들 각각에서 유기 발광 층의 구동 전류를 출력하도록 구성된다.
상기 설명된 바와 같은 어레이 기판에서, 어레이 회로 층은 평탄화 층을 더 포함할 수 있다. 평탄화 층은 제2 금속 층 및 제2 절연 층 위에 제2 금속 층 및 제2 절연 층을 커버하면서 애노드 전도성 층 아래에 배치된다. 복수의 픽셀들 각각에 대한 영역 내에서, 평탄화 층은 제2 금속 층 내의 복수의 트랜지스터의 소스 전극 패턴 또는 드레인 전극 패턴을 애노드 전도성 층에 결합하도록 구성되는 제2 비아를 가지고 배열된다.
상기 설명된 바와 같은 어레이 기판에서, 반사 표면은 애노드 전도성 층의 상부 표면 상에 배열될 수 있으며, 반사 표면은 유기 발광 층으로부터 방출되는 광을 반사시키도록 구성된다.
상기 설명된 바와 같은 어레이 회로 층의 일부 실시예들에서, 제1 금속 층은 복수의 스캔 라인들의 패턴 및 복수의 데이터 라인들의 패턴 중 하나를 포함하고, 제2 금속 층은 복수의 스캔 라인들의 패턴 및 복수의 데이터 라인들의 패턴 중 다른 하나를 포함한다.
상기 설명된 바와 같은 어레이 회로 층의 일부 실시예들에서, 제1 절연 층 및 제2 절연 층 중 적어도 하나는 실리콘 산화물(SiOx) 층 및 실리콘 질화물(SiNx) 층을 포함할 수 있다. 실리콘 산화물(SiOx) 층 및 실리콘 질화물(SiNx) 층은 제1 절연 층 및 제2 절연 층 중 적어도 하나의 하단 및 상단에 각각 배치된다.
상기 설명된 바와 같은 어레이 회로 층에서, 복수의 박막 트랜지스터들(TFTs) 각각은 본 개시내용의 일부 실시예들에 따른 P 타입일 수 있지만, 또한 본 개시내용의 일부 다른 실시예들에 따른 N 타입일 수 있다.
본원에 개시되는 어레이 기판에서, 단결정 실리콘 층 자체는 본 개시내용의 일부 실시예들에서 어레이 기판을 위한 기판일 수 있지만, 일부 다른 실시예들에서, 어레이 기판은 단결정 실리콘 층 아래에 배치되고 단결정 실리콘 층의 지지를 제공하도록 구성되는 기판을 더 포함할 수 있다.
어레이 기판의 일부 실시예들에서, 복수의 픽셀 회로들, 복수의 스캔 라인들, 및 복수의 데이터 라인들은 중심 디스플레이 구역에 배열될 수 있고; 스캔 구동 회로 및 데이터 구동 회로는 둘 다 중심 디스플레이 구역 외측에 배열된다. 다른 배열들이 가능할 수 있고 본원에서 제한들이 없다.
제2 양태에서, 본 개시내용은 디스플레이 장치를 제공하며, 디스플레이 장치는 상기 설명된 바와 같은 실시예들 중 어느 것에 따른 어레이 기판을 포함할 수 있다.
일부 실시예들에서, 디스플레이 장치는 복수의 픽셀들 각각에 대한 영역에서 어레이 기판 위에 배치될 수 있고, 구동 전류의 인가 시에 광을 방출하도록 구성되는 유기 발광 층을 더 포함할 수 있다.
상기 설명된 바와 같은 디스플레이 장치는 투명 캐소드 전도성 층을 더 포함할 수 있으며, 투명 캐소드 전도성 층은 복수의 픽셀들 각각에 대한 영역에서 유기 발광 층 위에 배치될 수 있다.
상기 설명된 바와 같은 디스플레이 장치는 어레이 기판 위에 배치되는 픽셀 정의 층을 더 포함할 수 있다. 픽셀 정의 층에는 복수의 픽셀들 각각에 유기 발광 층 및 투명 캐소드 전도성 층을 배치하기 위한 개구부가 제공될 수 있다.
제3 양태에서, 본 개시내용은 상기 설명된 바와 같은 어레이 기판을 제조하는 방법을 더 제공한다. 방법은 이하의 단계들, 즉
단결정 실리콘 층에 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역을 형성하는 단계; 및
단결정 실리콘 층 위에 어레이 회로 층을 형성하는 단계를 포함할 수 있다.
방법의 일부 실시예들에서, 단결정 실리콘 층에 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역을 형성하는 단계는 이하의 서브단계들, 즉
단결정 실리콘 층 위에 마스크 패턴을 형성하는 단계 - 마스크 패턴은 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역 외측의 구역들을 커버함 -; 및
마스크 패턴의 커버 하에 단결정 실리콘 층에 이온 주입을 수행하여, 단결정 실리콘 층 내측에 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역을 형성하는 단계를 포함할 수 있다.
상기 설명된 바와 같은 방법에서, 단결정 실리콘 층 위에 어레이 회로 층을 형성하는 단계는 이하의 서브단계들, 즉
단결정 실리콘 층 위에 제1 절연 층을 형성하고; 제1 절연 층 위에 제1 금속 층을 형성하는 단계 - 제1 금속 층은 복수의 박막 트랜지스터들(TFTs)의 게이트 전극 패턴을 포함함 -;
제1 금속 층 및 제1 절연 층 위에 제2 절연 층을 형성하는 단계 - 제2 절연 층은 제1 금속 층 및 제1 절연 층을 커버함 -;
복수의 제1 비아들 각각이 상기 제1 절연 층 및 상기 제2 절연 층을 관통하도록 상기 복수의 제1 비아들을 형성하는 단계; 및
복수의 제1 비아들에 그리고 제2 절연 층 위에 제2 금속 층을 형성하는 단계 - 제2 절연 층은 복수의 박막 트랜지스터들(TFTs)의 소스 전극 패턴 및 드레인 전극 패턴을 포함하고, 복수의 박막 트랜지스터들(TFTs)의 소스 전극 패턴 및 드레인 전극 패턴은 복수의 제1 비아들을 통해 단결정 층 내의 활성 영역에 결합됨 - 를 포함할 수 있다.
상기 설명된 바와 같은 방법에서, 단결정 실리콘 층 위에 어레이 회로 층을 형성하는 단계는 제2 금속 층 및 제2 절연 층 위에 평탄화 층을 형성하는 단계를 더 포함할 수 있으며, 평탄화 층은 제2 금속 층 및 제2 절연 층을 커버한다.
일부 실시예들에서, 방법은 단결정 실리콘 층 위에 어레이 회로 층을 형성한 후에, 어레이 회로 층 위에 애노드 전도성 층을 형성하는 단계를 더 포함할 수 있다. 어레이 회로 층 위에 애노드 전도성 층을 형성하는 단계는 이하의 서브단계들, 즉
복수의 제2 비아들을 형성하는 단계 - 복수의 제2 비아들 각각은 복수의 픽셀들 각각에 대한 영역 내의 평탄화 층을 관통함 -; 및
복수의 제2 비아들에 그리고 평탄화 층 위에, 그리고 복수의 픽셀들 각각에 대한 영역 내에 애노드 전도성 층을 형성하는 단계를 포함할 수 있다.
방법의 일부 실시예들에서, 제1 절연 층 및 제2 절연 층 중 적어도 하나는 이중 퇴적 공정에 의해 형성될 수 있으며, 이하의 서브단계들, 즉
실리콘 산화물(SiOx) 층을 형성하는 단계; 및
실리콘 산화물(SiOx) 층 위에 실리콘 질화물(SiNx) 층을 형성하는 단계를 포함한다.
다른 실시예들은 이하의 설명 및 도면들을 고려하여 분명해질 수 있다.
실시예들의 일부를 더 분명히 예시하기 위해, 이하는 도면들의 간단한 설명이다. 이하의 설명들의 도면들은 일부 실시예들을 단지 예시된다. 본 기술분야의 통상의 기술자들을 위해, 다른 실시예들의 다른 도면들은 이러한 도면들에 기초하여 분명해질 수 있다.
도 1a는 본 개시내용의 일부 실시예들에 따른 어레이 기판을 예시하는 평면도이다.
도 1b는 본 개시내용의 일부 실시예들에 따른 어레이 기판의 단면도이다.
도 2는 본 개시내용의 일부 실시예들에 따른 디스플레이 구역을 증가시키는 효과를 예시하는 개략도이다.
도 3은 본 개시내용의 일부 실시예들에 따른 디바이스의 크기를 감소시키는 효과를 예시하는 개략도이다.
도 4a는 비정질 Si 공정으로 제조되는 디스플레이 장치의 디스플레이 해상도를 예시한다.
도 4b는 폴리 Si 공정으로 제조되는 디스플레이 장치의 디스플레이 해상도를 예시한다.
도 4c는 도 4a 및 도 4b와의 비교를 위해, 본 개시내용의 일부 실시예들에 따른 공정으로 제조되는 디스플레이 장치의 디스플레이 해상도를 예시한다.
도 5는 본 개시내용의 일부 실시예들에 따른 어레이 기판의 구조체의 단면도이다.
도 6은 본 개시내용의 일부 실시예들에 따른 어레이 기판의 전기 연결들의 개략도이다.
도 7은 본 개시내용의 일부 실시예들에 따른 디스플레이 장치의 단면도이다.
도 8은 본 개시내용의 일부 실시예들에 따른 어레이 기판을 제조하는 방법의 단계들을 예시하는 흐름도이다.
도 9는 본 개시내용의 일부 실시예들에 따른 제1 주변 구역 내의 활성 영역의 개략도이다.
도 10은 본 개시내용의 일부 실시예들에 따른 활성 영역의 제조 후에 단결정 실리콘 기판의 구조체의 단면도이다.
도 11은 제1 제조 공정에서의 어레이 회로 층의 단면도이다.
도 12는 제2 제조 공정에서의 어레이 회로 층의 단면도이다.
도 13은 제3 제조 공정에서의 어레이 회로 층의 단면도이다.
도 14는 제4 제조 공정에서의 어레이 회로 층의 단면도이다.
도 15는 제5 제조 공정에서의 어레이 회로 층의 단면도이다.
도 16은 제6 제조 공정에서의 어레이 회로 층의 단면도이다.
이하에서, 본원에 개시되는 다양한 실시예들의 도면들에 도시된 바와 같이, 본 개시내용의 실시예들의 기술적 해결법들은 분명하고 완전히 이해가능한 방식으로 설명될 것이다. 설명된 실시예들은 단지 일부일 뿐이며 본 개시내용의 실시예들의 전부가 아닌 것이 분명하다. 본 개시내용의 설명된 실시예들에 기초하여, 본 기술분야의 통상의 기술자들은 본 개시내용에 의해 추구되는 보호 범위 내에 있는 다른 실시예(들)를 획득할 수 있다.
전류 게이트 드라이버 온 어레이(GOA)(또한 게이트 드라이버 온 패널(GOP)로 불려짐) 기술들은 어레이 공정, 그 후속의 마스크 패턴화 및 황색 광 제조 공정에서 스캔 구동 회로를 제조함으로써 스캔 구동 회로를 어레이 기판 내에 집적한다.
그러나, 현재 GOA 기술들은 주로 다른 회로들, 예컨대 데이터 구동 회로의 구조체들이 스캔 구동 회로의 구조체보다 더 복잡하기 때문에, 스캔 구동 회로들 외엔 어레이 기판 회로들로 통상 집적하지 않는다. 더 복잡한 회로들은 유리 기판 위에 제조되면 비교적 큰 구역을 점유할 수 있고, 따라서 디스플레이 구역의 크기를 감소시킬 것이다. 게다가, 데이터 구동 회로들은 대용량의 디스플레이 데이터를 정확히 및 신속히 처리할 수 있어야 한다. 그와 같이, 구성요소들의 성능에 대한 엄격 요건들(특히 반응 속도)이 있다. 그러므로, 기존 기술들의 어레이 기판은 일반적으로 다른 회로들을 어레이 기판과 집적하는 성능 요건들을 만족시킬 수 없다.
스캔 구동 회로들 및 데이터 구동 회로들이 현재 비정질 실리콘 또는 다결정 실리콘 GOA 기술들에 의해 어레이 기판에 동시에 제조되고 집적되면, 어레이 기판 상에 비교적 큰 구역이 점유될 필요가 있을 것이다. 그것은 비정질 실리콘 또는 다결정 실리콘 기술들에 의해 제조되는 박막 트랜지스터들(TFTs)이 더 작은 크기들을 달성할 수 없기 때문이며, 따라서 디스플레이 패널 상에 압축된 디스플레이 구역을 초래한다. 그와 같이, 스캔 구동 회로들만이 어레이 기판에 집적될 수 있는 반면, 데이터 구동 회로들이 집적 회로(integrated circuit)(IC) 상에 제조되며, 집적 회로는 어레이 기판의 측면 상에 부착되어, 비교적 큰 디스플레이 구역을 남긴다.
도 1a 및 도 1b는 본 개시내용의 일부 실시예들에 따른 어레이 기판의 구조도들이다. 도 1a 및 도 1b에 도시된 바와 같이, 어레이 기판은 단결정 실리콘 기판(11), 어레이 회로 층(12), 및 애노드 전도성 층(13)을 포함한다. 중심 디스플레이 구역(A1), 제1 주변 구역(A2), 및 제2 주변 구역(A3)은 단결정 실리콘 기판(11) 위에 구성된다. 중심 디스플레이 구역(A1)은 복수의 픽셀 영역들(P0)을 포함한다. 중심 디스플레이 구역(A1) 내의 복수의 픽셀 영역들(P0)의 구성은 특정 디스플레이 응용들의 요구들에 기초하여 결정될 수 있다.
어레이 회로 층(12)은 단결정 실리콘 기판(11) 위에 형성되고 단결정 실리콘 기판(11)에서 활성 영역에 형성되는 복수의 트랜지스터들을 포함한다. 어레이 회로 층(12)에서, 스캔 구동 회로(12b)는 제1 주변 구역(A2) 내에 형성되고, 데이터 구동 회로(12c)는 제2 주변 구역(A3) 내에 형성되고, 픽셀 회로(12a)는 픽셀 영역들(P0) 각각에 형성된다. 게다가, 애노드 전도성 층(13)은 픽셀 영역들(P0) 각각 내의 어레이 회로 층(12) 위에 형성되고, 픽셀 영역들(P0) 각각에서 유기 발광 층의 구동 전류를 출력하고, 유기 발광 층으로부터 광을 반사시키도록 구성된다.
스캔 구동 회로(12b), 데이터 구동 회로(12c), 및 픽셀 회로(12a)는 애노드 전도성 층(13)의 구동 전류를 출력하도록 서로 조정되며, 그 각각은 그들의 각각의 회로 기능성을 실현하기 위해 상기 설명된 복수의 트랜지스터들의 일부를 각각 포함한다는 점이 이해될 수 있다. 그러한 기능성을 달성하기 위해, 어레이 회로 층(12)은 필요한 회로 연결 라인들 및 다른 전자 구성요소들을 더 포함할 수 있다.
본원에 개시되는 어레이 기판은 유기 발광 다이오드(organic light-emitting diode)(OLED) 디스플레이를 형성하기 위해 주로 이용되며, 따라서 어레이 기판의 특정 구조체는 이전과 같이 OLED 디스플레이 장치에 구성될 수 있다. 예를 들어, 데이터 구동 회로의 디지털 회로 구조체는 트랜지스터들을 포함하는 로직 게이트 회로들을 이용함으로써 실현될 수 있고, 스캔 구동 회로의 시프트 레지스터 유닛은 기존 트랜지스터 회로들을 이용함으로써 실현될 수 있다.
기존 OLED 디스플레이 장치들과 비교하면, 본원에 개시되는 일부 실시예들에 따른 어레이 기판은 기판으로서 단결정 실리콘 기판을 이용하고, 스캔 구동 회로(12b), 데이터 구동 회로(12c), 및 픽셀 회로(12a)를 포함하는 어레이 회로 층(12)에 복수의 트랜지스터들을 포함하는 활성 영역은 단결정 실리콘 기판(11)에 형성된다.
단결정 실리콘의 캐리어 이동도가 >600 cm2/V-sec일 수 있기 때문에, 데이터 구동 회로 및 스캔 구동 회로 내의 트랜지스터들은 충분히 높은 성능을 가질 수 있고, 그들의 크기들은 성능을 보장하면서 기존 기술들과 비교하여 감소될 수 있다. 그와 같이, 데이터 구동 회로 및 스캔 구동 회로는 기판의 큰 구역을 점유하지 않고, 대신에, 디스플레이 구역 외측의 구역은 감소될 수 있는 것에 의해, 디스플레이 구역을 증가시킨다.
예를 들어, 도 2는 본 개시내용의 일부 실시예들에 따른 증가된 디스플레이 구역의 효과를 도시하는 개략도이다. 도 2에 도시된 바와 같이, 단결정 실리콘 기판이 이용되고 트랜지스터들의 활성 영역이 단결정 실리콘 기판에 형성되기 때문에, 기존 회로들과 비교하여, 스캔 구동 회로 내의 트랜지스터들의 크기들은 성능을 여전히 보장하면서 감소될 수 있다.
그와 같이, 스캔 구동 회로를 형성하도록 구성되는 제1 주변 구역(A2)의 면적은 감소될 수 있고, 기판 면적이 변경되지 않는 조건 하에, 중심 디스플레이 구역(A1)은 화살표들의 방향을 따라 양 측면들을 향해 확대될 수 있는 것에 의해, 점선 박스에서 면적을 증가시키고, 제1 주변 구역(A2)이 위치되는 경계 영역들을 좁히는 것에 유익하다.
도 3은 본 개시내용의 일부 실시예들에 따른 디바이스의 크기를 감소시키는 효과를 예시하는 개략도이다. 도 3에 도시된 바와 같이, 픽셀 회로 및 스캔 구동 회로 내의 모든 트랜지스터들의 크기들은 기존 기술들과 비교하여 감소될 수 있고, 따라서 그들이 기판 위에 점유하는 구역은 회로 성능이 보장되고 픽셀들의 수가 변화되지 않는 조건 하에 전체적으로 감소될 수 있다.
더욱이, 단결정 실리콘 기판 위에 형성되는 데이터 구동 회로는 트랜지스터들이 양호한 성능을 갖는다는 조건 하에 기판 위에 큰 구역을 점유하지 않는다. 그와 같이, 본 개시내용의 실시예들에 따른 어레이 기판에 의해 형성되는 디스플레이 장치의 크기는 크기가 도 3의 점선 박스에 의해 도시되는 종래의 디스플레이 장치와 비교하여 더 작을 수 있다.
본원에 개시되는 바와 같은 트랜지스터들은 단결정 실리콘 기판 상에 제조되기 때문에, a-Si 공정 및 p-Si 공정에 의해 제조되는 디스플레이 장치와 비교하여, 이러한 개시내용에서의 공정에 의해 제조되는 디스플레이 장치 내의 픽셀 영역들 각각에서의 트랜지스터들의 크기들은 성능을 여전히 보장하면서 감소될 수 있고, 따라서 더 많은 픽셀 유닛들이 더 높은 해상도를 달성하기 위해 동일한 크기의 구역에 구성될 수 있다.
도 4a, 도 4b 및 도 4c는 비정질 실리콘(a-Si) 공정(도 4a), 다결정 실리콘(p-Si) 공정(도 4b), 및 본 개시내용의 일 실시예에 따른 공정(c-Si, 도 4c)에 의해 제조되는 디스플레이 장치의 해상도들을 비교하는 개략도들이다.
도 5는 상기 설명된 어레이 회로 층(12)의 구조체를 예시하는 일 예인, 본 개시내용의 일부 실시예들에 따른 어레이 기판의 구조체의 단면도이다. 도 5에 도시된 바와 같이, 어레이 회로 층(12)은 구체적으로, 단결정 실리콘 기판(11) 위에 형성되는 제1 절연 층(21); 제1 절연 층 위에 형성되는 제1 금속 층(22); 제1 금속 층(22) 및 제1 절연 층(21)을 커버하는 제2 절연 층(23); 제2 절연 층(23) 위에 형성되는 제2 금속 층(24); 및 제2 금속 층(24) 및 제2 절연 층(23)을 커버하는 평탄화 층(25)을 포함한다.
제1 금속 층(22)은 복수의 트랜지스터들의 게이트 전극들에 대한 패턴들을 포함한다. 제2 금속 층(24)은 복수의 트랜지스터들의 소스 전극들 및 드레인 전극들에 대한 패턴들을 포함한다. 활성 영역(11a)은 단결정 실리콘 기판(11) 내측의 복수의 트랜지스터들의 형성 구역 내에 형성된다.
복수의 제1 비아들(H1)은 제1 절연 층(21) 및 제2 절연 층(23)을 통해 형성되어, 복수의 트랜지스터들의 소스 전극들의 패턴들 및 드레인 전극들의 패턴들은 복수의 제1 비아들(H1)을 통해 단결정 실리콘 기판(11) 내의 활성 영역(11a)과 접촉할 수 있다.
그와 같이, 제1 절연 층(21) 및 제2 절연 층(23)은 게이트 전극들과 활성 영역이 서로 분리되는 것, 및 게이트 전극들과 소스 전극들 또는 드레인 전극들이 서로 분리되는 것을 보장하는 상기 설명된 복수의 트랜지스터들의 게이트 절연 층들의 기능을 할 수 있다.
도 5에 도시된 바와 같이, 소스 전극들 및 드레인 전극들은 활성 영역(11a)에서 소스 및 드레인 전류를 발생시킬 수 있는 채널 구역을 형성하고, 채널 구역의 대응하는 위치들에 게이트 전극들을 구성하여 트랜지스터들의 기능성을 실현하기 위해 상이한 위치들에서 활성 영역(11a)과 접촉할 수 있다. 상기 설명된 트랜지스터들의 특정 타입들은 활성 영역(11a)의 구성들에 따라 결정될 필요가 있고, 그들은 제조 공정이 제조 비용들을 감소시키고 트랜지스터들의 성능의 안정성을 개선하기 위해 균일해지도록 모두 P 타입 박막 트랜지스터들(TFTs)일 수 있다. 트랜지스터들을 N 타입 또는 P 타입으로 결정한 후에, 소스 전극들 및 드레인 전극들을 연결하는 방식들은 본 기술분야의 통상의 기술자들에 의해 특정 응용들에 따라 결정될 수 있고 본원에 반복되지 않는다는 점이 이해될 수 있다.
게다가, 각각의 픽셀 영역에서, 제2 비아들(H2)은 평탄화 층(25)에 배열되고, 제2 금속 층(24) 내의 적어도 하나의 트랜지스터의 소스 전극들 또는 드레인 전극들의 패턴들을 애노드 전도성 층(13)에 연결하기 위해 이용된다. 즉, 애노드 전도성 층(13)에 연결되는 픽셀 영역(P0) 내의 픽셀 회로(12a)에 적어도 하나의 트랜지스터가 있고, 트랜지스터들의 소스 전극들 또는 드레인 전극들은 유기 발광 층의 구동 전류의 출력을 실현하기 위해, 평탄화 층(25) 내측의 제2 비아들(H2)을 통해 애노드 전도성 층(13)에 연결될 수 있다.
상기 설명된 복수의 트랜지스터들의 특정 수는 선택된 스캔 구동 회로(12b), 데이터 구동 회로(12c) 및 픽셀 회로(12a)의 특정 회로 구조체에 따라 결정될 수 있다는 점이 이해될 수 있다.
다른 한편, 어레이 회로 층(12) 내의 회로 연결 관계의 예시로서, 도 6은 본 개시내용의 일 실시예에 따른 어레이 기판의 회로 연결 관계의 개략도이다. 도 6에 도시된 바와 같이, 상기 설명된 스캔 구동 회로(12b)는 G1, G2, G3, G4에 의해 제시되는 바와 같은 스캔 라인들의 다수의 행들에 연결되고; 상기 설명된 데이터 구동 회로(12c)는 D1, D2, D3, D4, D5에 의해 제시되는 바와 같은 데이터 라인들의 다수의 열들에 연결되고; 상기 설명된 복수의 픽셀 영역들(P0)은 중심 디스플레이 구역(A1)에 형성되는 스캔 라인들의 행들 및 데이터 라인들의 열들의 교차점에 의해 정의된다.
픽셀 영역들(P0) 각각 내의 픽셀 회로(12a)는 스캔 라인의 하나의 행 및 데이터 라인의 하나의 열 각각에 결합된다. 픽셀 회로(12a)는 스캔 라인들의 신호들의 제어 하에 데이터 라인들로부터의 데이터 전압에 따라 애노드 전도성 층(13)에 흐르는 구동 전류를 발생시키기 위해 이용된다. 따라서, 스캔 구동 회로(12b), 데이터 구동 회로(12c), 및 픽셀 회로(12a)의 조정 하에, 어레이 회로 층(12)은 픽셀 영역들(P0) 각각에서 애노드 전도성 층(13)의 구동 전류의 출력을 실현할 수 있다.
스캔 라인들의 수, 데이터 라인들의 수, 픽셀 영역들의 수, 스캔 구동 회로(12b)의 신호 출력 단자들의 수, 및 데이터 구동 회로(12c)의 데이터 전압의 출력 단자들의 수는 특정 응용들에 따라 구성될 수 있다는 점이 이해될 수 있다.
게다가, 도 5에 도시된 바와 같은 단면 구조체에서, 제1 금속 층(22)은 스캔 라인들의 다수의 행들의 패턴들을 포함할 수 있고; 제2 금속 층(24)은 데이터 라인들의 다수의 열들의 패턴들을 포함할 수 있어, 도 7에 도시된 바와 같은 동일 층 연결들을 통해 회로 연결 관계들을 실현한다.
제2 금속 층(24)은 또한 스캔 라인들의 상기 설명된 다수의 행들의 패턴들을 포함할 수 있고, 제1 금속 층(22)은 또한 데이터 라인들의 상기 설명된 다수의 열들의 패턴들을 포함할 수 있으며, 따라서 특정 상황들 하에 게이트 전극들의 패턴들의 증가된 두께의 문제들, 또는 일부 다른 상황들 하에 금속 층들 사이의 너무 큰 결합 커패시턴스의 문제들을 해결한다. 이러한 실시예에서, 도 6에 도시된 바와 같은 회로 연결 관계들은 제2 절연 층(23) 내의 새로운 연결 비아들의 구성에 의해 달성될 수 있다.
상기 설명된 어레이 기판들 중 어느 것에서, 어레이 기판 위에 복수의 트랜지스터들 내의 트랜지스터들 중 어느 하나에 대한 형성 구역은 제1 사전 설정 값보다 더 작을 수 있다는 점이 이해될 수 있다. 제1 사전 설정 값은 모든 트랜지스터들의 상한을 표현하고, 채널의 상이한 폭 대 길이 비율들에 따라 상이한 값들을 가질 수 있다는 점이 주목되어야 한다.
특정 구현들에서, 제1 사전 설정 값은 단결정 실리콘 기판의 실제 파라미터들을 측정함으로써 결정될 수 있다. a-Si 및 p-Si와 비교하여, 본 개시내용의 실시예들 내의 제1 사전 설정 값은 더 작은 제1 사전 설정 값을 갖는 것에 의해, 디스플레이 구역을 증가시키고, 디바이스의 크기를 감소시키고, 디스플레이 해상도를 개선한다는 점이 이해될 수 있다.
상기 설명된 어레이 기판들 중 어느 하나에 기초하여, 본 개시내용은 상기 설명된 어레이 기판들 중 어느 하나를 포함하는 디스플레이 장치를 더 제공한다. 본원에 개시되는 디스플레이 장치는 디스플레이 기능을 갖는 임의의 제품들 또는 구성요소들, 예컨대 디스플레이 패널, 전자 종이, 휴대 전화, 태블릿 컴퓨터, 텔레비전, 노트북 컴퓨터, 디지털 전화 프레임, 및 내비게이션 시스템일 수 있다는 점이 주목되어야 한다.
본원에 개시되는 디스플레이 장치는 또한, 회로들의 기능성 및 픽셀들의 수들에 영향을 미치는 것 없이, 기판 위에 스캔 구동 회로 및 데이터 구동 회로의 집적된 제조를 달성할 수 있고, 디스플레이 구역 외측의 구역을 감소시키고, 디스플레이 구역을 증가시키고, 디바이스의 크기를 감소시킬 수 있으며, 이것은 디스플레이 해상도의 개선에 유익하다는 점이 이해될 수 있다.
특정 예로서, 도 7은 본 개시내용의 일부 실시예들에 따른 디스플레이 장치의 단면도이다. 도 7에 도시된 바와 같이, 도 5에 도시된 바와 같은 어레이 기판의 구조체에 기초하여, 디스플레이 장치는 평탄화 층(25) 및 애노드 전도성 층(13)을 커버하는 픽셀 정의 층(31)을 더 포함한다. 픽셀 정의 층(31)에는 픽셀 영역(P0)에서 애노드 전도성 층(13)을 노출시키도록 구성되는 개구부 구역이 제공되고, 또한 유기 발광 층(32)이 제공되는데, 그것의 한 측면이 개구부 구역 내의 애노드 전도성 층(13)과 접촉하고, 그것의 다른 측면에는 유기 발광 층(32)과 접촉하는 투명 캐소드 전도성 층(33)이 제공된다.
픽셀 영역들(P0) 각각에서, 애노드 전도성 층(13)은 구동 전류를 유기 발광 층(32)에 제공할 수 있고, 캐소드 전도성 층(33)은 대응하는 바이어스 전기 전위를 제공할 수 있어, 유기 발광 층(32)이 구동 전류의 강도에 따라 대응하는 휘도를 갖는 광을 방출할 수 있게 한다는 점이 이해되어야 한다. 애노드 전도성 층(13)은 또한 유기 발광 층(32)으로부터 광을 반사시킬 수 있으므로, 유기 발광 층(32)으로부터 방출되는 광의 대부분은 전면 방출 OLED(top-emitting OLED)(TEOLED) 디스플레이를 형성하기 위해 투명 캐소드 전도성 층(33)을 통해 방출될 수 있다.
본 개시내용의 실시예들의 디스플레이 장치는 예를 들어 지지, 연결 및 보호의 기능들을 갖는 패키지 구조체들을 포함하는, 도면들에 도시되지 않은 다른 구조체들, 및 전력을 공급하기 위해 사용되는 전원 회로들을 더 포함할 수 있다.
상기 설명된 어레이 기판들 중 어느 하나에 대해, 도 8은 본 개시내용의 일부 실시예들에 따른 어레이 기판의 제조 방법을 예시하는 흐름도이다. 도 8에 도시된 바와 같이, 방법은,
101: 단결정 실리콘 기판에 복수의 트랜지스터들을 포함하는 활성 영역을 형성하는 단계;
102: 단결정 실리콘 기판 위에 어레이 회로 층을 형성하는 단계;
103: 어레이 전도성 층 위의 픽셀 영역들 각각 내에 애노드 전도성 층을 형성하는 단계를 포함한다.
본원에 개시되는 제조 방법은 상기 설명된 어레이 기판들 중 어느 하나를 제조하기 위해 이용될 수 있다는 점이 이해될 수 있다.
일부 실시예에서, 단결정 실리콘 기판에 복수의 트랜지스터들을 포함하는 활성 영역을 형성하는 단계(101)는 이하의 서브단계들(도면들에 도시되지 않음), 즉
101a: 단결정 실리콘 기판 위에 마스크 패턴을 형성하는 단계 - 마스크 패턴은 복수의 트랜지스터들을 포함하는 활성 영역 외측의 구역들을 커버함 -;
101b: 마스크 패턴에 의한 커버링 하에 단결정 실리콘 기판에 이온 주입을 수행하여, 단결정 실리콘 기판에 위치되는 복수의 트랜지스터들을 포함하는 활성 영역을 형성하는 단계;
101c: 마스크 패턴을 제거하는 단계를 포함한다.
특정 예로서, 도 9는 본 개시내용의 일부 실시예들에 따른 제1 주변 구역 내측에 활성 영역을 예시하는 도면이다. 도 9에 도시된 바와 같이, 제1 주변 구역(A2)의 일부 내측에서, 6개의 트랜지스터들을 포함하는 활성 영역(11a)은 단결정 실리콘 기판(11) 위에 구성된다. 트랜지스터들 중 어느 하나에 대한 활성 영역(11a)은 도 9에 도시된 바와 같이 단결정 실리콘 기판(11)의 특정 구역을 점유할 수 있고, 도 5에 도시된 바와 같이 단결정 실리콘 기판(11)의 두께의 방향에 특정 깊이를 갖는다는 점이 이해될 수 있다. N 타입 또는 P 타입 이온 중 적어도 하나의 타입은 트랜지스터들의 타입에 따라 활성 영역(11a)에서 혼합된다.
상기 설명된 단계(101a)는 도 9에 도시된 활성 영역(11a) 외측의 단결정 실리콘 기판(11) 위에 배열되는 마스크 패턴을 형성하는 단계를 포함할 수 있다는 점이 이해될 수 있다. 예를 들어, 마스크 패턴은 포토리소그래픽 공정을 통해 형성되는 포토레지스트 층, 및 활성 영역(11a)을 형성하기 위해 이용되는 단결정 실리콘 기판 위의 구역을 노출시키는 포토레지스트 층에 구성되는 다수의 개구부 구역들일 수 있다. 그와 같이, 트랜지스터들 각각의 활성 영역(11a)은 단계(101b)에서 이온 주입 공정을 통해 이러한 구역에 형성될 수 있고, 상기 설명된 마스크 패턴은 단계(101c)에서 포토레지스트 층의 제거를 통해 제거될 수 있다.
상기 설명된 공정을 통해 형성되었던 상기 설명된 단결정 실리콘 기판(11)의 구조체는 도 10에 도시된다. 도 10에서, 중심 디스플레이 구역(A1), 제1 주변 구역(A2), 및 제2 주변 구역(A3)은 도 1a에 도시된 바와 같은 방법에 따른 단결정 실리콘 기판(11) 위에 이미 구성되어 있다. 중심 디스플레이 구역(A1)은 복수의 픽셀 영역들(P0)을 포함한다. 복수의 트랜지스터들의 형성 구역은 이미 사전 설정되고, 각각의 트랜지스터의 활성 영역(11a)은 단계(101)를 통해 형성되고, 다른 구조체들은 이를 기초로 제조될 수 있다.
일부 실시예에서, 단결정 실리콘 기판 위에 어레이 회로 층을 형성하는 상기 설명된 단계(102)는 이하의 서브단계들(도면들에 도시되지 않음), 즉
102a: 단결정 실리콘 기판 위에 제1 절연 층을 형성하는 단계;
102b: 제1 절연 층 상에 제1 금속 층을 형성하는 단계 - 제1 금속 층은 복수의 트랜지스터들을 포함하는 게이트 전극 패턴을 포함함 -;
102c: 제1 금속 층 및 제1 절연 층 위에 제2 절연 층을 형성하는 단계 - 제2 절연 층은 제1 금속 층 및 제1 절연 층을 커버함 -;
102d: 제1 절연 층 및 제2 절연 층에 복수의 제1 비아들을 형성하는 단계;
102e: 복수의 제1 비아들 내측에 그리고 제2 절연 층 상에 제2 금속 층을 형성하는 단계 - 제2 금속 층은 복수의 트랜지스터들의 소스 전극 패턴 및 드레인 전극 패턴을 포함하고; 복수의 트랜지스터들의 소스 전극 패턴 및 드레인 전극 패턴은 복수의 제1 비아들을 통해 단결정 실리콘 기판 내의 활성 영역들과 접촉함 - 를 특히 포함할 수 있다.
임의로, 단계(102)는 이하의 서브단계(도면들에 도시되지 않음), 즉
102f: 제2 금속 층 및 제2 절연 층 위에 평탄화 층을 형성하는 단계 - 평탄화 층은 제2 금속 층 및 제2 절연 층을 커버하고; 픽셀 영역들 각각에서, 제2 비아는 평탄화 층에 형성되고 제2 금속 층 내의 적어도 하나의 트랜지스터들의 소스 전극 또는 드레인 전극을 애노드 전도성 층에 연결하도록 구성됨 - 를 더 포함할 수 있다.
도 11 내지 도 16은 제조 공정 내의 어레이 회로 층의 구조체들의 개략도들이다.
도 11은 단계(102a) 후에 형성되는 구조체를 도시한다. 도 11에 도시된 바와 같이, 제1 절연 층(21)은 단계(102a)에서 도 10에 도시된 바와 같은 구조체 위에 형성된다. 제1 절연 층(21)은 하단에 배치되는 실리콘 산화물(SiOx) 층, 및 상단에 배치되는 실리콘 질화물(SiNx) 층을 포함할 수 있고, 이중 퇴적 공정을 통해 형성될 수 있다.
도 12는 단계(102b) 후에 형성되는 구조체를 도시한다. 도 12에 도시된 바와 같이, 게이트 전극 패턴을 형성하는 제1 금속 층(22)은 단계(102b)에서 도 11에 도시된 바와 같은 구조체 위에 형성된다. 게이트 전극 패턴의 형성 구역은 활성 영역(11a)의 형성 구역에 대응한다는 점이 이행될 수 있다. 구체적으로, 제1 금속 층(22)은 패턴화 공정을 통해 형성될 수 있다: 예를 들어, 금속 층이 우선 퇴적될 수 있으며, 그 다음에 이러한 금속 층은 제1 금속 층(22)에 패턴을 형성하기 위해 포토레지스트 패턴을 마스크로 이용하여 에칭된다.
도 13은 단계(102c) 후에 형성되는 구조체를 도시한다. 도 13에 도시된 바와 같이, 제2 절연 층(23)은 단계(102c)에서 도 12에 도시된 바와 같은 구조체 위에 형성된다. 예를 들어, 제1 절연 층(23)은 하단에 배치되는 실리콘 산화물(SiOx) 층, 및 상단에 배치되는 실리콘 질화물(SiNx) 층을 포함할 수 있고, 이중 퇴적 공정을 통해 형성될 수 있다.
도 14는 단계(102d) 후에 형성되는 구조체를 도시한다. 도 14에 도시된 바와 같이, 복수의 제1 비아들(H1)은 도 13에 도시된 바와 같이 제1 절연 층(21) 및 제2 절연 층(23)에 형성된다. 구체적으로, 그것은 방법들 예컨대 에칭을 통해 형성될 수 있다. 제1 비아들(H1)의 형성 후에, 활성 영역(11a)의 일부는 소스 전극들 및 드레인 전극들에 연결될 수 있도록 노출된다는 점이 이해될 수 있다.
도 15는 단계(102e) 후에 형성되는 구조체를 도시한다. 도 12에 도시된 바와 같이, 제2 금속 층(24)은 도 14에 도시된 바와 같이, 복수의 비아들(H1) 내측에 그리고 제2 절연 층(23) 위에, 그리고 구체적으로 금속 퇴적의 패턴화 공정에 의해 형성된다. 제2 금속 층(24)은 복수의 트랜지스터들의 소스 전극 패턴 및 드레인 전극 패턴을 포함하고, 소스 전극 패턴 및 드레인 전극 패턴은 복수의 제1 비아들(H1)을 통해 단결정 실리콘 기판(11) 내측의 활성 영역(11a)과 접촉한다. 그와 같이, 상기 설명된 복수의 트랜지스터들의 기본 구조체가 형성된다.
도 16은 단계(102f) 후에 형성되는 구조체를 도시한다. 도 16에 도시된 바와 같이, 평탄화 층(25)은 단계(102f)에서 도 15에 도시된 바와 같이 제2 금속 층(24) 및 제2 절연 층(23) 위에 형성되어, 어레이 회로 층(12)의 표면을 평활하게 한다. 평탄화 층(25)은 제2 금속 층(24) 및 제2 절연 층(23)을 커버하고, 그 안에, 제2 금속 층(24) 내의 적어도 하나의 트랜지스터의 소스 전극 또는 드레인 전극을 픽셀 영역들(P0) 각각 내의 애노드 전도성 층(13)에 연결하기 위해 이용되는 제2 비아들(H2)이 형성될 수 있다. 평탄화 층(25) 및 제2 비아들(H2)은 기존 기술들에 의해 형성될 수 있고 본원에서 반복되지 않을 것이다.
도 16에 도시된 바와 같이 어레이 회로 층에 평탄화 층(25)을 형성한 후에, 추가 단계들은 도 7에 도시된 바와 같이 디스플레이 장치의 다양한 구성요소들을 형성하기 위해 취해질 수 있다.
제1 추가 단계에서, 패턴화 및 퇴적에 의해, 애노드 전도성 층(13)은 도 5에 예시된 바와 같이, 픽셀 영역들(P0) 각각에 형성될 수 있어, 애노드 전도성 층(13)은 제2 비아들(H2)을 통해 제2 금속 층(24) 내의 적어도 하나의 트랜지스터의 소스 전극 또는 드레인 전극과 접촉한다.
제2 추가 단계에서, 패턴화 및 퇴적에 의해, 픽셀 정의 층(31)은 픽셀 정의 층(31)이 평탄화 층(25)을 커버하는 반면에 애노드 전도성 층(13)이 노출되도록 평탄화 층(25) 위에 형성될 수 있다(도면에 도시되지 않음).
제3 추가 단계에서, 증발에 의해, 유기 발광 층(32)은 애노드 전도성 층(13) 위에 형성될 수 있고, 또한 증발에 의해, 캐소드 전도성 층(33)은 유기 발광 층(32) 위에 형성될 수 있다(도면에 도시되지 않음).
제4 추가 단계에서, 캡슐화에 의해, 커버 유리는 디스플레이 패널을 최종적으로 형성하기 위해 제1 주변 구역, 제2 주변 구역, 및 디스플레이 구역 위에 배치된다(도면에 도시되지 않음).
다른 대안 구조체들을 갖는 어레이 기판들 또는 디스플레이 장치는 또한 본원에 개시되는 제조 방법에 의해 제조될 수 있다는 점이 주목되어야 한다.
본 개시내용 도처에서, 용어들 예컨대 "상단" 및 "하단"에 의해 표시되는 바와 같은 배향 또는 위치 관계는 도면들에 기초한 배향 또는 위치 관계이고, 본 설명을 용이하게 하고 단순화하는 역할만을 하고, 디바이스 또는 요소가 특정 배향을 가져야 하거나, 특정 배향으로 구성되거나 동작되어야 하는 것을 표시하거나 암시하지 않고, 따라서 그것은 본 개시내용을 제한하는 것으로 해석될 수 없다는 점이 주목되어야 한다. 달리 분명히 정의되고 제한되지 않는 한, 용어 "연결된", "연결", 및 "결합된"은 광범위하게 해석되어야 하며, 예를 들어 그것은 고정 연결일 수 있거나, 제거가능 연결, 또는 일체 연결일 수 있거나; 기계 연결일 수 있거나, 전기 연결일 수 있거나; 직접 연결일 수 있거나, 중개를 통한 연결, 또는 2개의 구성요소들의 내부 연결일 수 있다. 본 기술분야의 통상의 기술자들은 특정 맥락에 따른 개시내용에서 상술한 용어들의 의미들을 이해할 수 있다.
본 개시내용의 설명에서, 다수의 특정 상세들이 설명된다. 그러나, 본 개시내용의 실시예들은 이러한 특정 상세들 없이 구현될 수 있다는 점이 이해될 수 있다. 일부 실시예들에서, 널리 공지된 방법들, 구조체들 및 기술들은 이러한 설명에 대한 이해를 모호하게 하지 않도록, 상세히 설명되지 않는다.
유사하게, 본 개시내용을 단순화하고 본 개시내용의 하나의 양태 또는 다수의 양태들의 이해를 돕기 위해, 본 개시내용의 실시예들의 설명에서, 본 개시내용의 다양한 특징들은 때때로 단일 실시예, 도면, 또는 그것의 설명에 함께 그룹화된다는 점이 이해되어야 한다. 그러나, 본 개시내용의 방법들이 다음의 의도들, 즉, 본 개시내용이 청구항들 각각에 명확히 기재되는 특징들보다 더 많은 특징들을 필요로 한다는 것을 반영하는 것으로 해석되지 않아야 한다. 더 구체적으로 청구항들에 반영되는 바와 같이, 발명의 양태들은 상기 개시된 단일 실시예의 모든 특징들보다 더 적다. 따라서, 특정 실시예들의 요건들을 따른 청구항들은 이로써 이러한 특정 실시예들에 명확히 포함되며, 각각의 청구항 자체는 본 개시내용의 개별 실시예로 간주된다.
본 개시내용의 상기 실시예들은 본 개시내용을 제한하는 것보다는 오히려 설명하도록 의도되고, 본 기술분야의 통상의 기술자들은 청구항의 범위로부터 벗어나는 것 없이 대안 실시예들을 설계할 수 있다는 점이 주목되어야 한다. 청구항들에서, 괄호들 사이에 배치되는 임의의 참조 부호들은 청구항들에 대한 제한으로 해석되지 않아야 한다. 단어 "포함한다", "구비한다", "포함하는" 및 "구비하는"은 청구항들에 열거되지 않은 구성요소들 또는 단계들을 배제하지 않는다. 단어 하나의("a" 또는 "an")는 복수의 그러한 구성요소들의 존재를 배제하지 않는다. 본 개시내용은 수개의 별개 구성요소들을 포함하는 하드웨어에 의해 구현되고 적절히 프로그래밍되는 컴퓨터에 의해 구현될 수 있다. 수개의 장치들을 열거하는 단일 청구항에서, 이러한 구성요소들 중 수개는 단일 하드웨어를 통해 구현될 수 있다. 단어 제1, 제2, 및 제3 들의 사용은 임의의 순서를 표시하지 않는다. 이러한 단어들은 명칭들로 해석될 수 있다.
특정 실시예들이 상세히 위에 설명되었지만, 설명은 단지 예시의 목적들을 위한 것이다. 그러므로, 상기 설명된 많은 양태들은 달리 분명히 명시되지 않는 한 요구되거나 필수적 요소들로 의도되지 않는다는 점이 이해되어야 한다. 상기 설명된 것들에 더하여, 예시적 실시예들의 개시된 양태들의 다양한 수정들, 및 개시된 양태들에 대응하는 균등 동작들은 이하의 청구항들에 정의되는 본 개시내용의 사상 및 범위로부터 벗어나는 것 없이, 본 개시내용의 이득을 갖는 본 기술분야의 통상의 기술자에 의해 이루어질 수 있으며, 그것의 범위는 그러한 수정들 및 균등 구조체들을 포괄하도록 가장 넓은 해석에 따라야 한다.

Claims (21)

  1. 어레이 기판으로서,
    단결정 실리콘 층; 및
    상기 단결정 실리콘 층 위에 배치되는 어레이 회로 층을 포함하며;
    상기 어레이 회로 층은 스캔 구동 회로, 데이터 구동 회로, 및 복수의 픽셀 회로들을 포함하고,
    상기 스캔 구동 회로 및 상기 데이터 구동 회로는 복수의 픽셀들을 차례로 구동하기 위해 복수의 스캔 라인들 및 복수의 데이터 라인들을 각각 제어하도록 구성되고;
    상기 복수의 픽셀 회로들 각각은 상기 복수의 스캔 라인들 중 적어도 하나 및 상기 복수의 데이터 라인들 중 적어도 하나의 제어 하에 광을 방출하도록 상기 복수의 픽셀들 중 하나를 구동하도록 구성되고;
    상기 스캔 구동 회로, 상기 데이터 구동 회로, 및 상기 복수의 픽셀 회로들은 상기 단결정 실리콘 층에 배치되는 활성 영역을 각각 갖는 복수의 박막 트랜지스터들(TFTs)을 포함하는,
    어레이 기판.
  2. 제1항에 있어서, 상기 어레이 회로 층은,
    상기 단결정 실리콘 층 위에 배치되는 제1 절연 층;
    상기 제1 절연 층 위에 배치되고 상기 복수의 박막 트랜지스터들(TFTs)의 게이트 전극 패턴을 포함하는 제1 금속 층;
    상기 제1 금속 층 및 상기 제1 절연 층 위에 배치되고 상기 제1 금속 층 및 상기 제1 절연 층을 커버하는 제2 절연 층;
    상기 제2 절연 층 위에 배치되고 상기 복수의 박막 트랜지스터들(TFTs)의 드레인 전극 패턴 및 소스 전극 패턴을 포함하는 제2 금속 층; 및
    상기 제1 절연 층 및 상기 제2 절연 층을 관통하도록 배열되고, 상기 복수의 박막 트랜지스터들(TFTs)의 드레인 전극 패턴 또는 소스 전극 패턴을 상기 단결정 실리콘 층 내의 활성 영역에 결합하도록 구성되는 복수의 제1 비아들을 더 포함하는, 어레이 기판.
  3. 제2항에 있어서, 애노드 전도성 층을 더 포함하며, 상기 애노드 전도성 층은 상기 복수의 픽셀들 각각에 대한 영역에 배열되며, 상기 어레이 회로 층의 제2 금속 층 위에 배치되고, 상기 복수의 픽셀들 각각에서 유기 발광 층의 구동 전류를 출력하도록 구성되는, 어레이 기판.
  4. 제3항에 있어서, 상기 어레이 회로 층은 평탄화 층을 더 포함하며,
    상기 평탄화 층은 상기 제2 금속 층 및 상기 제2 절연 층 위에 그리고 상기 애노드 전도성 층 아래에 배치되고, 상기 제2 금속 층 및 상기 제2 절연 층을 커버하고;
    상기 복수의 픽셀들 각각에 대한 영역 내에서, 상기 평탄화 층에는 상기 제2 금속 층 내의 복수의 트랜지스터의 소스 전극 패턴 또는 드레인 전극 패턴을 상기 애노드 전도성 층에 결합하도록 구성되는 제2 비아가 배열되는, 어레이 기판.
  5. 제4항에 있어서, 반사 표면은 상기 애노드 전도성 층의 상부 표면 상에 배열되고, 상기 유기 발광 층으로부터 방출되는 광을 반사시키도록 구성되는, 어레이 기판.
  6. 제2항에 있어서, 상기 제1 금속 층은 상기 복수의 스캔 라인들의 패턴 및 상기 복수의 데이터 라인들의 패턴 중 하나를 포함하고, 상기 제2 금속 층은 상기 복수의 스캔 라인들의 패턴 및 상기 복수의 데이터 라인들의 패턴 중 다른 하나를 포함하는, 어레이 기판.
  7. 제2항에 있어서, 상기 제1 절연 층 및 상기 제2 절연 층 중 적어도 하나는 실리콘 산화물(SiOx) 층 및 실리콘 질화물(SiNx) 층을 포함하며, 상기 실리콘 산화물(SiOx) 층 및 상기 실리콘 질화물(SiNx) 층은 상기 제1 절연 층 및 상기 제2 절연 층 중 적어도 하나의 하단 및 상단에 각각 배치되는, 어레이 기판.
  8. 제1항에 있어서, 상기 복수의 박막 트랜지스터들(TFTs) 각각은 P 타입인, 어레이 기판.
  9. 제1항에 있어서, 상기 단결정 실리콘 층 아래에 배치되고, 상기 단결정 실리콘 층의 지지를 제공하도록 구성되는 기판을 더 포함하는, 어레이 기판.
  10. 제1항에 있어서, 상기 단결정 실리콘 층은 상기 어레이 기판을 위한 기판인, 어레이 기판.
  11. 제1항에 있어서,
    상기 복수의 픽셀 회로들, 상기 복수의 스캔 라인들, 및 상기 복수의 데이터 라인들은 중심 디스플레이 구역에 배열되고;
    상기 스캔 구동 회로 및 상기 데이터 구동 회로는 둘 다 상기 중심 디스플레이 구역 외측에 배열되는, 어레이 기판.
  12. 디스플레이 장치로서, 제1항 내지 제11항 중 어느 한 항에 따른 어레이 기판을 포함하는, 디스플레이 장치.
  13. 제12항에 있어서, 상기 복수의 픽셀들 각각에 대한 영역에서 상기 어레이 기판 위에 배치되고 구동 전류의 인가 시에 광을 방출하도록 구성되는 유기 발광 층을 더 포함하는, 디스플레이 장치.
  14. 제13항에 있어서, 상기 복수의 픽셀들 각각에 대한 영역에서 상기 유기 발광 층 위에 배치되는 투명 캐소드 전도성 층을 더 포함하는, 디스플레이 장치.
  15. 제14항에 있어서, 상기 어레이 기판 위에 배치되는 픽셀 정의 층을 더 포함하며,
    상기 픽셀 정의 층에는 상기 복수의 픽셀들 각각에 상기 유기 발광 층 및 상기 투명 캐소드 전도성 층을 배치하기 위한 개구부가 제공되는, 디스플레이 장치.
  16. 제1항에 따른 어레이 기판을 제조하는 방법으로서,
    상기 단결정 실리콘 층에 상기 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역을 형성하는 단계; 및
    상기 단결정 실리콘 층 위에 상기 어레이 회로 층을 형성하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 단결정 실리콘 층에 상기 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역을 형성하는 단계는,
    상기 단결정 실리콘 층 위에 마스크 패턴을 형성하는 단계 - 상기 마스크 패턴은 상기 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역 외측의 구역들을 커버함 -; 및
    상기 단결정 실리콘 층 내측에 상기 복수의 박막 트랜지스터들(TFTs) 각각에 대한 활성 영역을 형성하기 위해 상기 마스크 패턴의 커버 하에 상기 단결정 실리콘 층에 이온 주입을 수행하는 단계를 포함하는, 방법.
  18. 제16항 또는 제17항에 있어서, 상기 단결정 실리콘 층 위에 상기 어레이 회로 층을 형성하는 단계는,
    상기 단결정 실리콘 층 위에 제1 절연 층을 형성하고;
    상기 제1 절연 층 위에 제1 금속 층을 형성하는 단계 - 상기 제1 금속 층은 상기 복수의 박막 트랜지스터들(TFTs)의 게이트 전극 패턴을 포함함 -;
    상기 제1 금속 층 및 상기 제1 절연 층 위에 제2 절연 층을 형성하는 단계 - 상기 제2 절연 층은 상기 제1 금속 층 및 상기 제1 절연 층을 커버함 -;
    복수의 제1 비아들 각각이 상기 제1 절연 층 및 상기 제2 절연 층을 관통하도록 상기 복수의 제1 비아들을 형성하는 단계; 및
    상기 복수의 제1 비아들에 그리고 상기 제2 절연 층 위에 제2 금속 층을 형성하는 단계 - 상기 제2 절연 층은 상기 복수의 박막 트랜지스터들(TFTs)의 소스 전극 패턴 및 드레인 전극 패턴을 포함하고, 상기 복수의 박막 트랜지스터들(TFTs)의 소스 전극 패턴 및 드레인 전극 패턴은 상기 복수의 제1 비아들을 통해 상기 단결정 층 내의 활성 영역에 결합됨 - 을 포함하는, 방법.
  19. 제18항에 있어서, 상기 단결정 실리콘 층 위에 상기 어레이 회로 층을 형성하는 단계는,
    상기 제2 금속 층 및 상기 제2 절연 층 위에 평탄화 층을 형성하는 단계를 더 포함하며, 상기 평탄화 층은 상기 제2 금속 층 및 상기 제2 절연 층을 커버하는, 방법.
  20. 제19항에 있어서, 상기 단결정 실리콘 층 위에 상기 어레이 회로 층을 형성하는 단계 후에,
    상기 어레이 회로 층 위에 애노드 전도성 층을 형성하는 단계를 더 포함하며, 이 단계는,
    복수의 제2 비아들을 형성하는 단계 - 상기 복수의 제2 비아들 각각은 상기 복수의 픽셀들 각각에 대한 영역 내의 상기 평탄화 층을 관통함 -; 및
    상기 복수의 제2 비아들에 그리고 상기 평탄화 층 위에, 그리고 상기 복수의 픽셀들 각각에 대한 영역 내에 애노드 전도성 층을 형성하는 단계를 포함하는, 방법.
  21. 제18항에 있어서, 상기 제1 절연 층 및 상기 제2 절연 층 중 적어도 하나는 이중 퇴적 공정에 의해 형성되며, 상기 이중 퇴적 공정은
    실리콘 산화물(SiOx) 층을 형성하는 단계; 및
    상기 실리콘 산화물(SiOx) 층 위에 실리콘 질화물(SiNx) 층을 형성하는 단계를 포함하는, 방법.
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