JP2019501400A - アレイ基板、その製造方法及び表示装置 - Google Patents

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ユチェン・チャン
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Abstract

本開示はアレイ基板、その製造方法及び表示装置を提供する。アレイ基板は、単結晶シリコン層とアレイ回路層を備える。アレイ回路層は単結晶シリコン層上に配置され、スキャン駆動回路、データ駆動回路及び複数の画素回路を含む。スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成される。複数の画素回路の各々は、複数の画素のひとつを駆動し、複数のスキャンラインのうちの少なくともひとつ及び複数のデータラインのうちの少なくともひとつの制御下で発光するように構成される。スキャン駆動回路、データ駆動回路及び複数の画素回路は、単結晶シリコン層内に配置される活性領域をそれぞれ有する複数の薄膜トランジスタ（ＴＦＴ）を含む。

Description

関連出願の相互参照
本願は２０１５年１０月１５日に提出した中国特許出願Ｎｏ．２０１５１０６６５７４２．０の優先権を主張し、その全体が参照により本願に援用される。
本開示は表示技術に関し、特にアレイ基板、その製造方法及び表示装置に関する。
音響及び映像電気製品に対する顧客需要の高まりを受け、高解像度、高品質ディスプレイ装置を開発する傾向が製造者の間で強くなっている。
ＡＭＯＬＥＤは、自己照明、高輝度、広視野角、応答時間の速さ、Ｒ、Ｇ及びＢフルカラーコンポーネントが製造可能であるといった利点のために、重要な次世代表示パネル技術のひとつとみなされている。現在市場では中小のＡＭＯＬＥＤを表示パネルに用いたオーディオパネルや携帯電話が出回っているが、他の領域、特にモバイル製品、ノートパソコン、モニタ、壁掛けテレビ等を含む大面積表示パネルにＡＭＯＬＥＤの応用を拡大することが期待されている。
ＡＭＯＬＥＤ技術は、アモルファスシリコン薄膜トランジスタ（ＴＦＴ）ガラス基板から多結晶質シリコン薄膜トランジスタガラス基板へ、特に現在の主流技術である低温多結晶質シリコン薄膜トランジスタガラス基板へと変化している。「低温」というのは６００℃未満の温度での作製プロセスを指す。このプロセスでは熱源としてエキシマーレーザーが用いられ、投射系を通過するとエネルギーが均一に分布されたレーザービームが発生し、アモルファスシリコン構造を有するガラス基板に投射する。レーザエネルギーが吸収されるとアモルファスシリコン薄膜の原子が再配列され、５０〜３００ｃｍ２／ｖ‐ｓｅｃと電子移動度が高く、欠陥の少ないポリシリコン構造が形成される。
よって、薄膜トランジスタコンポーネントをより小さく製造できるので、口径比を高め、パネルの光線透過率を改善し、電力消費を低減できる。従って、低温多結晶質シリコン薄膜トランジスタディスプレイはアモルファスシリコン技術に比べ、キャリア移動度率が１００倍を超え、電力消費が少なく、輝度が高く、解像度が高く、軽量で、薄く、小さく、高品質で、駆動回路モジュールの統合を実施し易い。
上記の駆動回路モジュールの統合に関しては、ＧＯＡ（ゲートドライバオンアレイ）又はＧＯＰ（ゲートドライバオンパネル）と呼ばれるプロセスにより、ＴＦＴアレイとともにスキャン（ゲート）駆動回路又はスキャン（ゲート）ドライバーがガラス基板に統合される。
ＧＯＡ技術はアレイ基板にスキャン駆動回路を統合するので専用のスキャン駆動集積回路が不要となる。よって、ＧＯＡ技術は材料を減らし、製造プロセスを簡素化し、製造コストを低減できる。
本開示の発明者らは、従来技術では一般的にスキャン駆動回路以外をアレイ基板回路に統合せず、その主な理由は他の回路（例えばデータ駆動回路）はスキャン駆動回路より構造が複雑であることを確認した。より複雑な回路をガラス基板に製造するとかなり大きな面積を占めるので、その結果表示領域が減少してしまう。
さらに、データ駆動回路は大量の表示データを正確かつ迅速に処理できなければならない。よって、コンポーネントの性能（特に反応速度）に関して厳格な要件が設けられている。従って、従来技術によるアレイ基板は、一般的に、アレイ基板への他の回路の統合にかかる性能要件を満たすことができない。
本開示ではアレイ基板、その製造方法及び表示装置を提供する。スキャン駆動回路とデータ駆動回路を、本開示のいくつかの実施形態によるアレイ基板に統合することができる。
本開示の第一の方面は、アレイ基板を提供する。アレイ基板は単結晶シリコン層とアレイ回路層を備える。アレイ回路層は単結晶シリコン層上に配置されている。アレイ回路層は、スキャン駆動回路、データ駆動回路及び複数の画素回路を含む。
スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して複数の画素を順に駆動するように構成される。複数の画素回路の各々は、複数のスキャンラインのうちの少なくともひとつと複数のデータラインのうちの少なくともひとつの制御下で複数の画素のひとつを駆動して光線を発光させるように構成される。さらに、スキャン駆動回路、データ駆動回路及び複数の画素回路は、単結晶シリコン層に配置される活性領域をそれぞれ有する、複数の薄膜トランジスタ（ＴＦＴ）を含む。
本開示のいくつかの実施形態において、アレイ回路層は、単結晶シリコン層上に配置される第１絶縁層と、第１絶縁層上に配置され、複数の薄膜トランジスタ（ＴＦＴ）のゲート電極パターンを含む第１金属層と、第１金属層と第１絶縁層上にこれらを覆うように配置される第２絶縁層と、第２絶縁層上に配置され、複数の薄膜トランジスタ（ＴＦＴ）のドレイン電極パターンとソース電極パターンを含む第２金属層と、第１絶縁層と第２絶縁層を貫通するように設けられ、複数の薄膜トランジスタ（ＴＦＴ）のドレイン電極パターン又はソース電極パターンを単結晶シリコン層における活性領域に結合するように構成される複数の第１ビアとをさらに含む。
上記アレイ基板は陽極導電層をさらに備えることができる。陽極導電層は複数の画素の各々の領域に設け、アレイ回路層の第２金属層上に配置することができる。陽極導電層は複数の画素の各々における有機発光層の駆動電流を出力するように構成される。
上記アレイ基板において、アレイ回路層は平坦化層をさらに含むことができる。平坦化層は第２金属層と第２絶縁層を覆い、かつ陽極導電層の下方に配置される。複数の画素の各々の領域内には、第２金属層における複数のトランジスタのソース電極パターン又はドレイン電極パターンを陽極導電層に結合するように構成された第２ビアを平坦化層に設ける。
上記アレイ基板には、有機発光層から発光される光線を反射するように構成された反射面を陽極導電層の上面に設けることができる。
上記のアレイ回路層のいくつかの実施形態において、第１金属層は複数のスキャンラインのパターンと複数のデータラインのパターンのひとつを含み、第２金属層は複数のスキャンラインのパターンと複数のデータラインのパターンの別のひとつを含む。
上記のアレイ回路層のいくつかの実施形態において、第１絶縁層と第２絶縁層の少なくともひとつは二酸化ケイ素（ＳｉＯｘ）層と窒化ケイ素（ＳｉＮｘ）層を含むことができる。二酸化ケイ素（ＳｉＯｘ）層と窒化ケイ素（ＳｉＮｘ）層は第１絶縁層と第２絶縁層の少なくともひとつの底部と上部にそれぞれ配置される。
上記アレイ回路層において、複数の薄膜トランジスタ（ＴＦＴ）の各々は本開示のいくつかの実施形態によるＰ‐型であってよいが、本開示の他のいくつかの実施形態によるＮ‐型であってもよい。
本開示のアレイ基板において、単結晶シリコン層自体は本開示のいくつかの実施形態におけるアレイ基板の基板であってよいが、他のいくつかの実施形態において、アレイ基板は単結晶シリコン層の下方に配置され、単結晶シリコン層を支持するように構成された基板をさらに備えてもよい。
アレイ基板のいくつかの実施形態において、複数の画素回路、複数のスキャンライン及び複数のデータラインを中央表示領域に設けることができ、スキャン駆動回路とデータ駆動回路は両方とも中央表示領域の外に設けられる。他の配置も可能であるが、本開示では限定しない。
第二の方面において、本開示は表示装置を提供する。当該表示装置は、上記の任意の実施形態によるアレイ基板を備えることができる。
いくつかの実施形態において、表示装置は複数の画素の各々の領域内のアレイ基板上に配置でき、駆動電流を印加されると光線を発光するように構成される有機発光層をさらに備えることができる。
上記表示装置は、有機発光層上で複数の画素の各々の領域内に配置可能な透明陰極導電層をさらに備えることができる。
上記表示装置は、アレイ基板上に配置される画素定義層をさらに備えることができる。画素定義層は、有機発光層と透明陰極導電層を複数の画素の各々に配置する開口を有してもよい。
第三の方面において、本開示は上記のアレイ基板の製造方法をさらに提供する。当該方法は次の工程を含むことができる。
単結晶シリコン層に複数の薄膜トランジスタ（ＴＦＴ）の各々のための活性領域を形成する工程と、
単結晶シリコン層上にアレイ回路層を形成する工程。
当該方法のいくつかの実施形態において、単結晶シリコン層に複数の薄膜トランジスタ（ＴＦＴ）の各々のための活性領域を形成する工程は次のサブ工程を含んでもよい。
複数の薄膜トランジスタ（ＴＦＴ）の各々のための活性領域外の領域を覆うマスクパターンを単結晶シリコン層上に形成するサブ工程と、
単結晶シリコン層内の複数の薄膜トランジスタ（ＴＦＴ）の各々のための活性領域を形成するように、マスクパターンに覆われた状態で単結晶シリコン層にイオン注入を行うサブ工程。
上記の方法において、単結晶シリコン層上にアレイ回路層を形成する工程は次のサブ工程を含むことができる。
単結晶シリコン層上に第１絶縁層を形成し、複数の薄膜トランジスタ（ＴＦＴ）のゲート電極パターンを含む第１金属層を第１絶縁層上に形成するサブ工程と、
第１金属層と第１絶縁層上にそれらを覆うように第２絶縁層を形成するサブ工程と、
それぞれが第１絶縁層と第２絶縁層を貫通するように複数の第１ビアを形成するサブ工程と、
複数の第１ビア中であって第２絶縁層上に第２金属層を形成するサブ工程。ここで、第２絶縁層は複数の薄膜トランジスタ（ＴＦＴ）のソース電極パターンとドレイン電極パターンを含み、複数の薄膜トランジスタ（ＴＦＴ）のソース電極パターンとドレイン電極パターンは複数の第１ビアを介して単結晶層における活性領域に結合される。
上記の方法において、単結晶シリコン層上にアレイ回路層を形成する工程は、第２金属層と第２絶縁層上にこれらを覆うように平坦化層を形成する工程をさらに含むことができる。
いくつかの実施形態において、当該方法は、単結晶シリコン層上にアレイ回路層を形成した後、アレイ回路層上に陽極導電層を形成する工程をさらに含むことができる。アレイ回路層上に陽極導電層を形成する工程は次のサブ工程を含むことができる。
それぞれが複数の画素の各々のための領域内において平坦化層を貫通する、複数の第２ビアを形成するサブ工程と、
複数の第２ビア内で平坦化層上であって複数の画素の各々のための領域内に陽極導電層を形成するサブ工程。
当該方法のいくつかの実施形態においては、第１絶縁層と第２絶縁層の少なくともひとつを二重積層プロセスにより形成できる。二重積層プロセスは次のサブ工程を含む。
二酸化ケイ素（ＳｉＯｘ）層を形成するサブ工程と、
二酸化ケイ素（ＳｉＯｘ）層上に窒化ケイ素（ＳｉＮｘ）層を形成するサブ工程。
次の説明と図面から他の実施形態も明らかとなろう。
いくつかの実施形態を明らかにするために、以下では図面の簡単な説明を行う。以下の図面は実施形態の例にすぎず、これらの図面を基にすれば他の実施形態の他の図面も当業者には明らかであろう。
図１Ａは本開示のいくつかの実施形態によるアレイ基板を示す平面図である。 図１Ｂは本開示のいくつかの実施形態によるアレイ基板を示す断面図である。 図２は本開示のいくつかの実施形態による表示面積の拡大がもたらす効果を示す概略図である。 図３は本開示のいくつかの実施形態による装置の縮小がもたらす効果を示す概略図である。 図４Ａはアモルファスシリコンプロセスにより製造した表示装置のディスプレイ解像度を示す。 図４Ｂはポリシリコンプロセスにより製造した表示装置のディスプレイ解像度を示す。 図４Ｃは、図４Ａ及び４Ｂとの比較を目的として、本開示のいくつかの実施形態によるプロセスにより製造した表示装置のディスプレイ解像度を示す。 図５は本開示のいくつかの実施形態によるアレイ基板の構造の断面図である。 図６は本開示のいくつかの実施形態によるアレイ基板の電気配線の概略図である。 図７は本開示のいくつかの実施形態による表示装置の断面図である。 図８は本開示のいくつかの実施形態によるアレイ基板の製造方法の工程を示すフローチャートである。 図９は本開示のいくつかの実施形態による第１周辺領域における活性領域の概略図である。 図１０は本開示のいくつかの実施形態による活性領域作製後の単結晶シリコン基板の構造の概略図である。 図１１は第１作製プロセスにおけるアレイ回路層の断面図である。 図１２は第２作製プロセスにおけるアレイ回路層の断面図である。 図１３は第３作製プロセスにおけるアレイ回路層の断面図である。 図１４は第４作製プロセスにおけるアレイ回路層の断面図である。 図１５は第５作製プロセスにおけるアレイ回路層の断面図である。 図１６は第６作製プロセスにおけるアレイ回路層の断面図である。
以下では、本開示の様々な実施形態の図面に示すように、本開示の実施形態の技術案を明確で十分理解可能になるように説明する。記載する実施形態が本開示の一部にすぎないことは明らかであり、本開示に記載の実施形態を基にすれば、当業者は本開示によって保護を求める請求の範囲内にある他の実施形態を得ることができる。
従来のゲートドライバオンアレイ（ＧＯＡ。ゲートドライバオンパネル、ＧＯＰともいう）技術では、アレイプロセスでスキャン駆動回路を製造してからマスクパターニングと黄信号作製プロセスを実施することでスキャン駆動回路をアレイ基板に統合する。
しかし、従来のＧＯＡ技術ではスキャン駆動回路以外をアレイ基板回路に統合しないのが一般的であり、その主な理由はデータ駆動回路等の他の回路は構造がスキャン駆動回路よりも複雑であるということである。より複雑な回路はガラス基板上に製造されるとかなり大きな面積を占めるので、その結果表示領域が減少してしまう。また、データ駆動回路は大量の表示データを正確かつ迅速に処理できなければならない。よって、コンポーネントの性能（特に反応速度）に関して厳格な要件が設けられている。このため従来技術によるアレイ基板は、他の回路のアレイ基板への統合にかかる性能要件を一般的に満たさない。
従来のアモルファスシリコン又は多結晶質シリコンＧＯＡ技術によりスキャン駆動回路とデータ駆動回路を同時に製造しアレイ基板に統合すると、アレイ基板のかなり大きな領域を占めることになる。アモルファスシリコン又は多結晶質シリコン技術により製造される薄膜トランジスタ（ＴＦＴ）を小さくできないため、表示パネルの表示領域を縮小せざるを得ない。よって、アレイ基板に統合できるのはスキャン駆動回路のみである一方で、比較的に大きな表示領域を確保すべくデータ駆動回路はアレイ基板の一方の側に付置される集積回路（ＩＣ）上に作製される。
図１Ａと図１Ｂは本開示のいくつかの実施形態によるアレイ基板の構造図である。図１Ａと図１Ｂに示すように、アレイ基板は、単結晶シリコン基板１１と、アレイ回路層１２と、陽極導電層１３を含む。中央表示領域Ａ１と、第１周辺領域Ａ２と、第２周辺領域Ａ３が単結晶シリコン基板１１上に設けられている。中央表示領域Ａ１は複数の画素領域Ｐ０を含む。中央表示領域Ａ１における複数の画素領域Ｐ０は具体的なディスプレー応用の必要性に応じて設定できる。
アレイ回路層１２は単結晶シリコン基板１１上に形成され、単結晶シリコン基板１１の活性領域内に形成される複数のトランジスタを含む。アレイ回路層１２では、スキャン駆動回路１２ｂを第１周辺領域Ａ２に、データ駆動回路１２ｃを第２周辺領域Ａ３に、画素回路１２ａを各画素領域Ｐ０に形成する。さらに、陽極導電層１３は、各画素領域Ｐ０におけるアレイ回路層１２に形成され、各画素領域Ｐ０における有機発光層の駆動電流を出力し有機発光層からの光を反射するように構成される。
スキャン駆動回路１２ｂ、データ駆動回路１２ｃ及び画素回路１２ａを互いに連動させて陽極導電層１３の駆動電流を出力させて、それぞれが上記複数のトランジスタの一部を構成して各自の回路機能を発揮させていることが理解できる。上記機能を果たすために、アレイ回路層１２は必要な回路接続線及び他の電子コンポーネントをさらに含んでもよい。
ここで開示するアレイ基板は主に有機発光ダイオード（ＯＬＥＤ）ディスプレイの形成に用いるのであるから、従来のＯＬＥＤ表示装置と同様にアレイ基板の具体的な構造を設けてもよい。例えば、データ駆動回路のデジタル回路構造はトランジスタを含むロジックゲート回路により、スキャン駆動回路のシフトレジスタユニットはトランジスタ回路により実現される。
従来のＯＬＥＤ表示装置と異なり、本開示のいくつかの実施形態によるアレイ基板では基板として単結晶シリコン基板を用い、スキャン駆動回路１２ｂ、データ駆動回路１２ｃ及び画素回路１２ａを含むアレイ回路層１２における複数のトランジスタを備える活性領域が単結晶シリコン基板１１に形成される。
単結晶シリコンのキャリア移動度が６００ｃｍ２／Ｖ‐ｓｅｃを超え得るため、データ駆動回路とスキャン駆動回路におけるトランジスタは十分に高い性能を持ち、性能を確保しながらも従来技術に比べその寸法を縮小することができる。よって、データ駆動回路とスキャン駆動回路は基板において大きな面積を占めず、むしろ表示領域外の領域を縮小できるので表示領域が拡大する。
例えば、図２は本開示のいくつかの実施形態による表示領域の拡大がもたらす効果を示す概略図である。図２に示すように、単結晶シリコン基板を用いるとともにトランジスタの活性領域を単結晶シリコン基板に形成することで、従来技術と比べ、性能を確保しながらスキャン駆動回路におけるトランジスタの寸法を縮小することができる。
よって、スキャン駆動回路を形成するための第１周辺領域Ａ２の面積を縮小し、基板領域を変更しない前提において、両矢印方向に中央表示領域Ａ１を拡大できるので、破線で囲まれた部分を拡大し、また第１周辺領域Ａ２が位置する境界領域を狭めやすくなる。
図３は本開示のいくつかの実施形態による装置の寸法縮小に伴う効果を示す概略図である。図３に示すように、画素回路とスキャン駆動回路における全てのトランジスタの寸法を従来技術と比べ縮小できるため、回路性能が確保され画素数が変更されない前提においてそれらが基板に占める面積を全体的に縮小できる。
さらに、トランジスタの性能が優れている前提において、単結晶シリコン基板上に形成されるデータ駆動回路は基板に占める面積が小さい。よって、本開示の実施形態によるアレイ基板により形成される表示装置の寸法は、図３の破線に囲まれた部分により示される従来の表示装置と比べ小さい。
本開示のトランジスタは単結晶シリコン基板上に製造されるため、ａ‐Ｓｉプロセスとｐ‐Ｓｉプロセスにより製造される表示装置に比べ、本開示のプロセスにより製造された表示装置の各画素領域におけるトランジスタは、性能を確保しつつ寸法を縮小できる。こうして同じ大きさの領域により多くの画素ユニットを含むことができるので、より高い解像度が実現される。
図４Ａ、図４Ｂ及び図４Ｃは、アモルファスシリコン（ａ‐Ｓｉ）プロセス（図４Ａ）、多結晶質シリコン（ｐ‐Ｓｉ）プロセス（図４Ｂ）、及び本開示の一実施形態によるプロセス（ｃ‐Ｓｉ、図４Ｃ）により作製した表示装置の解像度を比較した概略図である。
図５は、本開示のいくつかの実施形態によるアレイ基板の構造を示す断面図であり、上記アレイ回路層１２の構造を例示するものである。図５に示すように、アレイ回路層１２は具体的に、単結晶シリコン基板１１上に形成される第１絶縁層２１と、第１絶縁層上に形成される第１金属層２２と、第１金属層２２と第１絶縁層２１を覆う第２絶縁層２３と、第２絶縁層２３上に形成される第２金属層２４と、第２金属層２４及び第２絶縁層２３を覆う平坦化層２５を含む。
第１金属層２２は、複数のトランジスタのゲート電極のためのパターンを含む。第２金属層２４は複数のトランジスタのソース電極とドレイン電極のためのパターンを含む。活性領域１１ａは単結晶シリコン基板１１内の複数のトランジスタの形成領域内に形成される。
複数のトランジスタのソース電極のパターンとドレイン電極のパターンが複数の第１ビアＨ１を介して単結晶シリコン基板１１における活性領域１１と接触するよう、複数の第１ビアＨ１は第１絶縁層２１と第２絶縁層２３を貫通して形成される。
よって、第１絶縁層２１と第２絶縁層２３が上記複数のトランジスタのゲート絶縁層として機能することで、ゲート電極と活性領域が互いに絶縁されることと、ゲート電極とソース電極又はドレイン電極が互いに絶縁されることを確保する。
図５に示すように、ソース及びドレイン電流を発生可能なチャネル領域を活性領域１１ａ内に形成しチャネル領域の対応する位置にゲート電極を設けることでトランジスタの機能を実現するように、ソース電極及びドレイン電極を異なる位置で活性領域１１ａと接触させることができる。上記トランジスタの具体的な種類は、活性領域１１ａの構成物により決める必要があり、製造工程を統一して製造コストを削減しトランジスタの性能の安定性を改善するために、すべてＰ‐型薄膜トランジスタ（ＴＦＴ）としてもよい。トランジスタをＮ‐型又はＰ‐型に決定した後、当業者は具体的な応用に応じてソース電極とドレイン電極の接続方法を決定できることが理解できるが、ここでは説明を省略する。
さらに、各画素領域では第２ビアＨ２が平坦化層２５に設けられ、第２金属層２４における少なくともひとつのトランジスタのソース電極又はドレイン電極のパターンを陽極導電層１３に接続するのに用いられる。即ち、画素領域Ｐ０における画素回路１２ａにおけるトランジスタのうち少なくともひとつが陽極導電層１３に接続され、また、有機発光層の駆動電流の出力が実現されるように、トランジスタのソース電極又はドレイン電極を平坦化層２５内の第２ビアＨ２を介して陽極導電層１３に接続できる。
上記の複数のトランジスタの具体的な数は、選択するスキャン駆動回路１２ｂ、データ駆動回路１２ｃ及び画素回路１２ａの具体的な構造により決定されることが理解できる。
一方、アレイ回路層１２における回路接続関係を示すものとして、図６は本開示の一実施形態によるアレイ基板の回路接続関係の概略図である。図６に示すように、上記スキャン駆動回路１２ｂはＧ１、Ｇ２、Ｇ３、Ｇ４により示される複数行のスキャンラインに接続される。上記データ駆動回路１２ｃは、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５により示される複数列のデータラインに接続される。さらに、上記複数の画素領域Ｐ０は中央表示領域Ａ１に形成されるスキャンラインの列とデータラインの行の交点により定義される。
各画素領域Ｐ０内の画素回路１２ａは１列のスキャンラインと１行のデータラインにそれぞれ結合される。画素回路１２ａは、スキャンラインの信号の制御を受け、データラインからのデータ電圧に応じて陽極導電層１３へ向かって流れる駆動電流を発生させるのに用いられる。従って、スキャン駆動回路１２ｂ、データ駆動回路１２ｃ、及び画素回路１２ａに調整されて、アレイ回路層１２は各画素領域Ｐ０内における陽極導電層１３の駆動電流の出力を実現できる。
スキャンラインの数、データラインの数、画素領域の数、スキャン駆動回路１２ｂの信号出力端子の数、及びデータ駆動回路１２ｃのデータ電圧の出力端子の数は具体的な応用に応じて設定可能であることが理解できる。
さらに、図５に示す断面構造では、同層接続により図７に示す回路接続関係を実現できるように、第１金属層２２は複数行のスキャンラインのパターンを含むことができ、そして第２金属層２４は複数列のデータラインのパターンを含むことができる。
第２金属層２４は、上記複数行のスキャンラインのパターンをさらに含むことができ、また第１金属層２２は上記複数列のデータラインのパターンをさらに含むことができるので、特定の状況下でゲート電極のパターンの厚みが増すという課題、又は他の状況下で金属層間の結合容量が過大になるという課題が解決される。この実施形態では、第２絶縁層２３に新たに接続ビアを設けることで図６に示す回路接続関係が実現される。
上記アレイ基板のいずれにおいても、アレイ基板上の複数のトランジスタのいずれの形成領域も第１規定値より小さくてもよいことが理解できる。なお、第１規定値は全トランジスタの寸法の上限を表し、チャネルの幅長比によって異なる。
特定の実施例では、単結晶シリコン基板の実パラメータを測定して第１規定値を決めることができる。Ａ‐ＳｉとＰ‐Ｓｉに比べ、本開示の実施形態における第１規定値は値が小さいため、表示面積が増大し、装置が小さく、ディスプレイ解像度が改善されることが理解できる。
本開示では、上記アレイ基板の任意のひとつを基に、上記アレイ基板の任意のひとつを含む表示装置をさらに提供する。なお、本開示の表示装置は、表示パネル、電子ペーパー、携帯電話、タブレットコンピュータ、テレビ、ノートパソコン、デジタルフォトフレーム及びナビゲーションシステム等、表示機能を有する任意の製品又はコンポーネントであってよい。
本開示の表示装置はスキャン駆動回路とデータ駆動回路の基板へ統合した製造をさらに実現できるほか、表示領域外の領域をさらに縮小し、表示領域を増大し、回路の機能、画素数に影響することなく装置の寸法を縮小できるので、ディスプレイ解像度の改善に有利であることが理解できる。
具体例を挙げると、図７は本開示のいくつかの実施形態による表示装置の断面図である。図７に示すように、表示装置は、図５に示すアレイ基板の構造を基に、平坦化層２５と陽極導電層１３を覆う画素定義層３１をさらに含む。画素定義層３１は、画素領域Ｐ０における陽極導電層１３を露出するように設けられた開口領域を有し、開口領域には、一つの側が陽極導電層１３と接触する有機発光層３２と、有機発光層３２のもう一つの側と接触する透明陰極導電層３３を有する。
有機発光層３２が駆動電流の強度に応じ対応する輝度を有する光線を発光できるように、各画素領域Ｐ０内において、陽極導電層１３は有機発光層３２に駆動電流を供給し、陰極導電層３３は対応するバイアス電位を提供できるということが理解されるだろう。陽極導電層１３はさらに有機発光層３２からの光線を反射できるため、有機発光層３２より発光される光線の大部分は透明陰極導電層３３を通過してトップエミッション型ＯＬＥＤ（ＴＥＯＬＥＤ）ディスプレイを形成できる。
本開示の実施形態の表示装置は例えば、支持、接続及び保護機能を有するパッケージ構造や電力供給に用いる電源回路等、図示しない他の構造をさらに含むことができる。
任意の上記アレイ基板について、図８は本開示のいくつかの実施形態によるアレイ基板の製造方法を示すフローチャートである。図８に示すように、上記方法には以下の工程が含まれる。
１０１：単結晶シリコン基板内にトランジスタを複数含む活性領域を形成する工程。
１０２：単結晶シリコン基板上にアレイ回路層を形成する工程。
１０３：アレイ導電層上の各画素領域内に陽極導電層を形成する工程。
本開示の製造方法は上記アレイ基板のいずれを製造するのにも用い得ることが理解できる。
いくつかの実施形態では、単結晶シリコン基板内にトランジスタを複数含む活性領域を形成する工程１０１に次のサブ工程が含まれる（図示せず）。
１０１ａ：単結晶シリコン基板上にマスクパターンを形成するサブ工程。ここで、マスクパターンはトランジスタを複数含む活性領域外の領域を覆う。
１０１ｂ： 単結晶シリコン基板に位置する複数のトランジスタを含む活性領域を形成するように、マスクパターンに覆われた状態で単結晶シリコン基板へイオン注入を行うサブ工程。
１０１ｃ：マスクパターンを除去するサブ工程。
具体例を挙げると、図９は本開示のいくつかの実施形態による第１周辺領域内の活性領域を示す模式図である。図９に示すように、第１周辺領域Ａ２の一部において、６つのトランジスタを含む活性領域１１ａが単結晶シリコン基板１１上に設けられている。トランジスタの活性領域１１ａはいずれも、図９に示すように単結晶シリコン基板１１の一定の面積を占め、図５に示すように単結晶シリコン基板１１の厚み方向において一定の深さを有することが理解できる。トランジスタの種類に応じてＮ‐型又はＰ‐型イオンの少なくともひとつを活性領域１１ａに混合する。
上記工程１０１ａは、図９に示す活性領域１１ａの外に、単結晶シリコン基板１１上に設けられたマスクパターンを形成する工程を含むことが理解できる。例えば、マスクパターンはフォトリソグラフィ工程により形成されたフォトレジスト層であってもよく、フォトレジスト層内に設けられて単結晶シリコン基板上の領域を露出する複数の開口領域を用いて活性領域１１ａを形成する。よって、工程１０１ｂのイオン注入プロセスにより各トランジスタの活性領域１１ａをこれらの領域に形成することができ、工程１０１ｃでフォトレジスト層の除去によって上記マスクパターンを除去することができる。
上記プロセスにより形成する上記単結晶シリコン基板１１の構造を図１０に示す。図１０では、中央表示領域Ａ１、第１周辺領域Ａ２、及び第２周辺領域Ａ３が図１Ａに示す方法により単結晶シリコン基板１１上に既に設けられている。中央表示領域Ａ１は複数の画素領域Ｐ０を含む。複数のトランジスタの形成領域は事前に設定されており、各トランジスタの活性領域１１ａは工程１０１により形成されるが、これを踏まえて他の構造を製造すればよい。
いくつかの実施形態では、単結晶シリコン基板上にアレイ回路層を形成する上記工程１０２に以下のサブ工程を特に含んでもよい（図示せず）。
１０２ａ：単結晶シリコン基板上に第１絶縁層を形成するサブ工程と、
１０２ｂ：トランジスタを複数備えるゲート電極パターンを含む第１金属層を第１絶縁層上に形成するサブ工程と、
１０２ｃ：第１金属層と第１絶縁層上にこれらを覆うように第２絶縁層を形成するサブ工程と、
１０２ｄ：第１絶縁層と第２絶縁層に複数の第１ビアを形成するサブ工程と、
１０２ｅ：複数の第１ビア内であって第２絶縁層上に、複数のトランジスタのソース電極パターンとドレイン電極パターンを含む第２金属層を形成し、さらに複数のトランジスタのソース電極パターンとドレイン電極パターンを、複数の第１ビアを介して単結晶シリコン基板内の活性領域と接触させるサブ工程。
工程１０２に次のサブ工程をさらに含んでもよい（図示せず）。
１０２ｆ：第２金属層と第２絶縁層上にこれらを覆う平坦化層を形成し、また各画素領域内において、平坦化層中に第２ビアを形成し、第２金属層における少なくともひとつのトランジスタのソース電極又はドレイン電極が陽極導電層に接続するように第２ビアを構成する工程。
図１１〜１６は製造プロセスにおけるアレイ回路層の構造を示す概略図である。
図１１は、工程１０２ａの後に形成される構造を示す。図１１に示すように、工程１０２ａでは図１０に示す構造上に第１絶縁層２１が形成される。第１絶縁層２１は底部に配置される二酸化ケイ素（ＳｉＯｘ）層と上部に配置される窒化ケイ素（ＳｉＮｘ）層を含んでもよく、二重積層プロセスにより形成できる。
図１２は工程１０２ｂの後に形成される構造を示す。図１２に示すように、工程１０２ｂでは、図１１に示す構造上にゲート電極パターンを含む第１金属層２２を形成する。ゲート電極パターンの形成領域は活性領域１１ａの形成領域に対応することが理解できる。特に、パターンニングプロセスにより第１金属層２２を形成できる。例えば、まず金属の層を積層し、続いてマスクとしてフォトレジストパターンを用いてこの金属の層をエッチングして第１金属層２２のパターンを形成する。
図１３は工程１０２ｃの後に形成される構造を示す。図１３に示すように、工程１０２ｃでは図１２に示す構造上に第２絶縁層２３を形成する。例えば、第１絶縁層２３は底部に配置される二酸化ケイ素（ＳｉＯｘ）層と上部に配置される窒化ケイ素（ＳｉＮｘ）層を含んでもよく、二重積層プロセスにより形成できる。
図１４は工程１０２ｄの後に形成される構造を示す。図１４に示すように、図１３に示す第１絶縁層２１と第２絶縁層２３に複数の第１ビアＨ１が形成される。具体的には、複数の第１ビアＨ１をエッチング等の方法により形成できる。第１ビアＨ１の形成後、ソース電極とドレイン電極に接続できるように活性領域１１ａの一部を露出することが理解できる。
図１５は工程１０２ｅの後に形成される構造を示す。図１２に示すように、図１４に示す複数のビアＨ１内であって第２絶縁層２３上に第２金属層２４が形成され、具体的には金属付着のパターンニングプロセスにより行われる。第２金属層２４は複数のトランジスタのソース電極パターンとドレイン電極パターンを含み、ソース電極パターンとドレイン電極パターンは複数の第１ビアＨ１を介して単結晶シリコン基板１１内の活性領域１１と接触する。こうして、上記複数のトランジスタの基本構造が形成される。
図１６は工程１０２ｆの後に形成される構造を示す。図１６に示すように、工程１０２ｆでは、アレイ回路層１２の表面を平らにするように図１５に示す第２金属層２４と第２絶縁層２３上に平坦化層２５を形成する。平坦化層２５は第２金属層２４と第２絶縁層２３を覆い、平坦化層２５には第２金属層２４のうちの少なくともひとつのトランジスタのソース電極又はドレイン電極を各画素領域Ｐ０における陽極導電層１３に接続する第２ビアＨ２を形成することができる。平坦化層２５と第２ビアＨ２は従来技術により形成できるものであり、ここでは繰り返さない。
図１６に示すアレイ回路層に平坦化層２５を形成した後、図７に示す表示装置の様々なコンポーネントを形成する追加工程を実施できる。
第１追加工程では、図５に示すように、陽極導電層１３が第２金属層２４における少なくともひとつのトランジスタのソース電極又はドレイン電極と第２ビアＨ２を介して接触するよう、パターンニング及び積層により各画素領域Ｐ０に陽極導電層１３を形成できる。
第２追加工程では、平坦化層２５を覆うが陽極導電層１３が露出させるように、パターンニング及び積層により平坦化層２５上に画素定義層３１を形成できる（図示せず）。
第３追加工程では、蒸着により陽極導電層１３上に有機発光層３２を形成することができ、さらに蒸着により有機発光層３２上に陰極導電層３３を形成することができる（図示せず）。
第４追加工程では、カプセル封入により第１周辺領域、第２周辺領域及び表示領域上にカバーガラスが配置され、表示パネルの形成が完成する（図示せず）。
なお、他の代替構造を有するアレイ基板又は表示装置も本開示の製造方法により製造できる。
なお、本開示を通して、「上部」と「底部」という用語により示される方位又は位置関係は図面を基にしたものであり、本発明についての記載がしやすく、また記載を簡潔にするためのものに過ぎず、装置或いは素子が特定の方位を有し、又はこれらを特定の方位に構成し或いは操作しなければならないことを示さず又は示唆しないため、本開示を限定するものと理解されない。別途明らかに定義され限定されない限り、「接続」及び「結合」という用語は広く解釈すべきであり、例えば、固定接続、取り外し可能な接続又は一体的接続であってもよいし、機械的結合であっても、電気接続であってもよいし、直接接続でも、仲介物を介した接続であってもよいし、又は２つのコンポーネントの内部接続であってもよい。当業者であれば具体的な文脈に基づき本開示における上記用語の意味を理解できる。
本開示の説明では、具体的詳細を数多く記載した。しかし、本開示の実施形態はこれら具体的詳細なしに実施し得ると理解される。説明に対する理解が曖昧になるのを避けるために、いくつかの実施形態では、公知の方法、構造及び技術の詳細を省略した。
同様に、本開示を簡潔にし本開示の一つ以上の方面に対する理解を助けるために、実施形態に対する説明では、様々な特徴をひとつの実施形態、図又は説明にまとめる場合があることを理解されたい。但し、本開示が各請求項に明確に記載された以上の特徴を意図していると理解してはならない。より具体的に述べると、請求項に反映されているように、発明の方面は上記で開示された一実施形態の全特徴より少ない。従って、特定の実施形態の要件に従う請求項をここでこれら特定の実施形態に明確に加え、各請求項自体が本開示の単独の実施形態であるものとみなす。
なお、本開示の上記実施形態は本開示を限定するのではなく説明するためのものであり、当業者は請求項の範囲から逸脱せずに代替実施形態を設計できる。請求項の括弧内の参考符号は請求項を限定すると理解してはならない。「含む」、「備える」という用語は請求項に列挙されないコンポーネント又は工程を除外しない。「ひとつ」という用語はそのようなコンポーネントが複数存在するのを除外しない。本開示は複数の別個のコンポーネントを含むハードウェア、及び適切にプログラミングされたコンピュータにより実施できる。複数の装置が列挙されたひとつの請求項において、これらのコンポーネントのいくつかをひとつのハードウェアにより実施することができる。第１、第２、第３等の用語は何らかの順序を示すものではない。これらの用語は名称であると理解することができる。
以上、具体的な実施形態について詳しく記載したが、説明のみを目的としている。従って、別途明確に記載しない限り、上記の方面の多くが要請されている、或いは不可欠であることを意図するものではないことが理解されよう。実施形態で例示した方面に対応する様々な変更及び同等の行為は、上記したものに加え、従来技術のおかげで、以下の請求項で定義される本開示の精神と範囲から逸脱せずに当業者が行えるものである。本開示の範囲については、かかる変更及び同等の構造が網羅されるように最も広範囲に解釈すべきである。
１１ 単結晶シリコン基板
１１ａ 活性領域
１２ アレイ回路層
１２ａ 画素回路
１２ｂ スキャン駆動回路
１２ｃ データ駆動回路
１３ 陽極導電層
２１ 絶縁層
２２ 金属層
２３ 絶縁層
２４ 金属層
２５ 平坦化層
３１ 画素定義層
３２ 有機発光層
３３ 陰極導電層
Ａ１ 中央表示領域
Ａ２、Ａ３ 周辺領域
Ｈ１ ビア
Ｈ２ ビア
Ｐ０ 画素領域

Claims (21)

  1. 単結晶シリコン層と、
    前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板であって、
    前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含み、
    前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、
    前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され、
    前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数の薄膜トランジスタ（ＴＦＴ）を含むことを特徴とするアレイ基板。
  2. 前記アレイ回路層が、
    前記単結晶シリコン層上に配置される第１絶縁層と、
    前記第１絶縁層上に配置され、前記複数の薄膜トランジスタ（ＴＦＴ）のゲート電極パターンを含む第１金属層と、
    前記第１金属層と前記第１絶縁層上にこれらを覆うように配置されている第２絶縁層と、
    前記第２絶縁層上に配置され、前記複数の薄膜トランジスタ（ＴＦＴ）のドレイン電極パターンとソース電極パターンを含む第２金属層と、
    前記第１絶縁層と前記第２絶縁層を貫通するように設けられ、前記複数の薄膜トランジスタ（ＴＦＴ）の前記ドレイン電極パターン又は前記ソース電極パターンを前記単結晶シリコン層における活性領域に結合するように構成されている複数の第１ビアと、をさらに含むことを特徴とする請求項１に記載のアレイ基板。
  3. 陽極導電層をさらに含み、
    前記陽極導電層は、複数の画素の各々の領域内に設けられ、前記アレイ回路層の前記第２金属層上に配置され、複数の画素の各々の有機発光層の駆動電流を出力するように構成されていることを特徴とする請求項２に記載のアレイ基板。
  4. 前記アレイ回路層が平坦化層をさらに含み、
    前記平坦化層は前記第２金属層と前記第２絶縁層上にこれらを覆うようにかつ前記陽極導電層の下方に配置され、
    前記複数の画素の各々の領域内において、前記平坦化層に、前記第２金属層における前記複数のトランジスタの前記ソース電極パターン又は前記ドレイン電極パターンを前記陽極導電層に結合するように構成された第２ビアが設けられていることを特徴とする請求項３に記載のアレイ基板。
  5. 反射面が、前記陽極導電層の上面に設けられて前記有機発光層から発光される光線を反射するように構成されていることを特徴とする請求項４に記載のアレイ基板。
  6. 前記第１金属層が前記複数のスキャンラインのパターンと前記複数のデータラインのパターンのひとつを含み、前記第２金属層が前記複数のスキャンラインのパターンと前記複数のデータラインのパターンの別のひとつを含むことを特徴とする請求項２に記載のアレイ基板。
  7. 前記第１絶縁層と前記第２絶縁層の少なくともひとつが二酸化ケイ素（ＳｉＯｘ）層と窒化ケイ素（ＳｉＮｘ）層を含み、
    前記二酸化ケイ素（ＳｉＯｘ）層と前記窒化ケイ素（ＳｉＮｘ）層がそれぞれ前記第１絶縁層と前記第２絶縁層の少なくともひとつの底部と上部に配置されていることを特徴とする請求項２に記載のアレイ基板。
  8. 前記複数の薄膜トランジスタ（ＴＦＴ）がいずれもＰ‐型であることを特徴とする請求項１に記載のアレイ基板。
  9. 前記単結晶シリコン層の下方に配置され、前記単結晶シリコン層を支持するように構成された基板をさらに含む請求項１に記載のアレイ基板。
  10. 前記単結晶シリコン層がアレイ基板に用いる基板であることを特徴とする請求項１に記載のアレイ基板。
  11. 前記複数の画素回路、前記複数のスキャンライン及び前記複数のデータラインが中央表示領域内に設けられ、
    前記スキャン駆動回路と前記データ駆動回路の両方が中央表示領域外に設けられていることを特徴とする請求項１に記載のアレイ基板。
  12. 請求項１〜１１のいずれか１項に記載のアレイ基板を含む表示装置。
  13. 前記アレイ基板上で前記複数の画素の各々の領域内に配置され、駆動電流を印加されると光線を発光するように構成されている有機発光層をさらに含む請求項１２に記載の表示装置。
  14. 前記有機発光層上で前記複数の画素の各々の領域内に配置される透明陰極導電層をさらに含む請求項１３に記載の表示装置。
  15. 前記アレイ基板上に配置された画素定義層をさらに含み、
    前記画素定義層は、前記有機発光層と前記透明陰極導電層を前記複数の画素の各々に配置するための開口を有することを特徴とする請求項１４に記載の表示装置。
  16. 前記単結晶シリコン層に前記複数の薄膜トランジスタ（ＴＦＴ）の各々のための活性領域を形成する工程と、
    前記単結晶シリコン層上に前記アレイ回路層を形成する工程と、を含むことを特徴とする請求項１に記載のアレイ基板の製造方法。
  17. 前記単結晶シリコン層に前記複数の薄膜トランジスタ（ＴＦＴ）の各々のための活性領を形成する工程は、
    前記単結晶シリコン層上に、前記複数の薄膜トランジスタ（ＴＦＴ）の各々のための前記活性領域外の領域を覆うようにマスクパターンを形成する工程と、
    前記マスクパターンに覆われた状態で前記単結晶シリコン層へイオン注入を行い、前記単結晶シリコン層内で前記複数の薄膜トランジスタ（ＴＦＴ）の各々のための前記活性領域を形成する工程と、を含むことを特徴とする請求項１６に記載のアレイ基板の製造方法。
  18. 前記単結晶シリコン層上に前記アレイ回路層を形成する工程は、
    前記単結晶シリコン層上に第１絶縁層を形成し、前記複数の薄膜トランジスタ（ＴＦＴ）のゲート電極パターンを含む第１金属層を前記第１絶縁層上に形成する工程と、
    前記第１金属層と前記第１絶縁層上に、前記第１金属層と前記第１絶縁層を覆うように第２絶縁層を形成する工程と、
    それぞれ前記第１絶縁層と前記第２絶縁層を貫通するように複数の第１ビアを形成する工程と、
    前記複数の第１ビア中であって前記第２絶縁層上に第２金属層を形成する工程と、を含み、
    前記第２絶縁層は前記複数の薄膜トランジスタ（ＴＦＴ）のソース電極パターンとドレイン電極パターンを含み、前記複数の薄膜トランジスタ（ＴＦＴ）の前記ソース電極パターンと前記ドレイン電極パターンは前記複数の第１ビアを介して前記単結晶層における前記活性領域に結合されることを特徴とする請求項１６又は１７に記載のアレイ基板の製造方法。
  19. 前記単結晶シリコン層上に前記アレイ回路層を形成する工程は、
    前記第２金属層と前記第２絶縁層上に、前記第２金属層と前記第２絶縁層を覆うように平坦化層を形成する工程をさらに含むことを特徴とする請求項１８に記載のアレイ基板の製造方法。
  20. 前記単結晶シリコン層上に前記アレイ回路層を形成した後、
    前記アレイ回路層上に陽極導電層を形成する工程をさらに含み、
    前記アレイ回路層上に陽極導電層を形成する工程は、
    それぞれが前記複数の画素の各々のための領域内において前記平坦化層を貫通する複数の第２ビアを形成する工程と、
    前記複数の第２ビア内と前記平坦化層上であって前記複数の画素の各々のための領域内に陽極導電層を形成する工程と、を含む請求項１９に記載のアレイ基板の製造方法。
  21. 前記第１絶縁層と前記第２絶縁層の少なくともひとつが二重積層プロセスにより形成され、
    前記二重積層プロセスは、
    二酸化ケイ素（ＳｉＯｘ）層を形成する工程と、
    前記二酸化ケイ素（ＳｉＯｘ）層上に窒化ケイ素（ＳｉＮｘ）層を形成する工程と、を含むことを特徴とする請求項１８に記載のアレイ基板の製造方法。
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