KR20150001829A - 다중 단계 및 비대칭적으로 성형된 레이저 빔 스크라이빙 - Google Patents

다중 단계 및 비대칭적으로 성형된 레이저 빔 스크라이빙 Download PDF

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Abstract

레이저 스크라이빙과 플라즈마 에칭 양자 모두에 의해 기판들을 다이싱하는 방법들이 개시된다. 방법은, 재료 층들을 레이저 어블레이팅하는 단계를 포함하며, 어블레이팅은 제 1 방사조도로 선행하고 제 1 방사조도보다 더 낮은 제 2 방사조도로 뒤따른다. 다양한 플루엔스 레벨들을 갖는 다수의 레이저 빔들 또는 상이한 플루엔스 레벨을 갖도록 조정된 빔의 다수의 통과들은, 제 1 플루엔스 레벨로 기판을 노출시키도록 마스크 및 IC 층들을 어블레이팅하고, 그 후에, 제 2 플루엔스 레벨로 트렌치 저부로부터 재증착된 재료들을 깨끗하게 제거하기 위해 활용될 수 있다. 빔 스플리터를 채용하는 레이저 스크라이브 장치는 단일 레이저로부터 상이한 플루엔스의 제 1 및 제 2 빔들을 제공할 수 있다.

Description

다중 단계 및 비대칭적으로 성형된 레이저 빔 스크라이빙{MULTI-STEP AND ASYMMETRICALLY SHAPED LASER BEAM SCRIBING}
관련 출원들에 대한 상호참조
본 출원은 2011년 6월 15일자로 출원되고 발명의 명칭이 "Multi-step and Asymmetrically Shaped Laser Beam Scribing"인 미국 특허 출원 제 13/160,822 호의 부분 계속(continuation-in-part; CIP)이며, 그 미국 특허 출원의 전체 내용은 이로써 모든 목적들에 대해 그 전체가 인용에 의해 포함된다.
본 발명의 실시예들은 반도체 프로세싱의 분야에 관한 것이고, 특히, 각각의 기판이 그 위에 집적 회로(IC)를 갖는 기판들을 다이싱(dicing)하기 위한 방법들에 관한 것이다.
반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 IC들이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 박막 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전(photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.
디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 "다이싱된다(diced)". 현재, 2개의 가장 대중적인 다이싱 기법들은 스크라이빙(scribing) 및 소잉(sawing)이다. 스크라이빙에 있어서, 다이아몬드 팁형(tipped) 스크라이브가, 미리 형성된 스크라이브 라인들을 따라 기판 표면에 걸쳐 이동된다. 예컨대 롤러로 압력을 가할 시에, 기판은 스크라이브 라인들을 따라 분리된다. 소잉에 있어서, 다이아몬드 팁형 소우(saw)가 스트리트(street)들을 따라 기판을 커팅한다. < 150 ㎛s(㎛) 두께의 벌크 실리콘 싱귤레이션(singulation)과 같은 얇은 기판 싱귤레이션에 있어서, 통상적인(conventional) 접근법들은 빈약한 프로세스 품질만을 산출하여 왔다. 얇은 기판들로부터 다이를 싱귤레이팅(singulating)하는 경우에 직면될 수 있는 난제들 중 몇몇은, 상이한 층들 사이의 박리(delamination) 또는 미세균열(microcrack) 형성, 무기 유전체 층들의 치핑(chipping), 엄격한 커프(kerf) 폭 제어의 유지, 또는 정밀한 어블레이션(ablation) 깊이 제어를 포함할 수 있다.
또한 플라즈마 다이싱이 고려되어 왔지만, 레지스트를 패터닝하기 위한 표준 리소그래피 동작이 구현 비용을 과중하게 만들 수 있다. 플라즈마 다이싱의 구현을 방해하는 것이 가능한 다른 제한은, 스트리트들을 따르는 다이싱에서 일반적으로 조우되는 인터커넥트(interconnect) 금속들(예컨대, 구리)의 플라즈마 프로세싱이, 생산 문제들 또는 스루풋(throughput) 제한들을 생성할 수 있다는 것이다. 마지막으로, 플라즈마 다이싱 프로세스의 마스킹은, 특히, 기판의 상단 표면 토포그래피(topography) 및 두께, 플라즈마 에칭의 선택성(selectivity), 및 기판의 상단 표면 상에 존재하는 재료들에 따라 문제가 있을 수 있다.
본 발명의 실시예들은 기판들을 레이저 스크라이빙(scribing)하는 방법들을 포함한다. 예시적인 실시예에서, 레이저 스크라이빙은 레이저 스크라이빙과 플라즈마 에칭 양자 모두를 포함하는 하이브리드(hybrid) 다이싱 프로세스에서 제 1 동작으로서 구현된다.
실시예에서, 복수의 IC들을 갖는 반도체 기판을 다이싱하는 방법은 마스킹된(masked) 반도체 기판을 수용하는 단계를 포함하며, 그 마스크는 기판 상의 IC들을 덮고 보호한다. 증가하는 방사조도(irradiance)에 기판 상의 포인트(point)가 노출되면서, IC들 사이의 스트리트들을 따라, 마스킹된 기판이 어블레이팅된다(ablated). 일 실시예에서, 갭들 또는 트렌치들을 갖는 패터닝된 마스크를 제공하기 위해, 스트리트에서의 마스크 두께의 적어도 일부가 제 1 방사조도(광학 강도)의 전자기 방사선(electromagnetic radiation)에 대한 노출을 통해 어블레이팅된다. 그 후에, IC들 사이의 기판의 구역들을 노출시키기 위해, 마스크 아래에 배치된 박막 디바이스 층 스택의 적어도 일부가 제 2 방사조도를 갖는 전자기 방사선에 대한 노출을 통해 어블레이팅된다. 그 후에, IC들은, 예컨대 패터닝된 마스크에서의 트렌치들에 뒤따르는 노출된 기판을 통한 플라즈마 에칭에 의해 칩들로 싱귤레이팅된다.
다른 실시예에서, 반도체 기판을 다이싱(dicing)하기 위한 시스템은 동일한 플랫폼 상에 통합된, 레이저 스크라이브 모듈 및 플라즈마 에칭 챔버를 포함한다. 레이저 스크라이브 모듈은 기판을 반복적으로 스크라이빙하기 위한 것이고, 플라즈마 챔버는 기판을 통해 에칭하고 IC 칩들을 싱귤레이팅하기 위한 것이다. 레이저 스크라이브 모듈은, 복수의 광학 강도들에 대한 노출을 통해 기판을 스크라이빙하기 위해, 다수의 레이저들, 다중 통과 제어기, 또는 빔 성형기(shaper) 중 하나 또는 그 초과를 포함할 수 있다.
다른 실시예에서, 복수의 IC들을 갖는 기판을 다이싱하는 방법은 마스킹된 실리콘 기판을 수용하는 단계를 포함한다. IC들은 폴리이미드(PI)와 같은 패시베이션 층에 의해 둘러싸인 범프(bump)들을 갖는 구리 범프형(bumped) 상단 표면을 포함한다. 패시베이션 및 범프들 아래의 표면하(subsurface) 박막들은 로우-k(low-k) 층간 유전체(ILD) 층 및 구리 인터커넥트의 층을 포함하며, 층들의 전체 세트는 디바이스 필름 층 스택을 포함한다. 펨토초 레이저는, 조사를 통해, 트렌치들의 미리 결정된 패턴을 하나 또는 그 초과의 순차적인 레이저 조사 단계들에 의해 필름 층 스택 내로 그리고 제 2 방사조도로 마스크 아래에 배치된 박막 IC 스택 내로 어블레이팅하여, 기판의 부분을 노출시키며, 추가로, 트렌치 저부들에서의 기판 상에 잔여의 필름 층 스택의 충분히 작은 양들이 남도록 동일한 기판 내로 어블레이팅할 수 있다. 어블레이션은 제 1 방사조도로 선행(lead)하고, 제 1 방사조도보다 더 큰, 제 1 방사조도 미만의, 또는 본질적으로 제 1 방사조도와 동등한 제 2 방사조도로 뒤따른다. 방사조도가 변화함에 따라, 커프 폭이 부가적으로 감소 또는 증가될 수 있다. 단일 기판으로부터 개별적인 IC들을 싱귤레이팅하기 위해, 제거된 필름 층 스택 아래의 기판 재료를 부가적으로 제거하기 위하여, 플라즈마 에칭 챔버에서 플라즈마 에칭이 수행된다. 그 후에, 적합한 방법, 예컨대 용매에 의한 세척 또는 드라이 플라즈마 세정에 의해 임의의 남아있는 마스크 재료가 제거된다.
본 발명의 실시예들은 첨부 도면들의 도면들에서 제한이 아닌 예로서 예시된다.
도 1은 본 발명의 실시예에 따른, 제 1 방사조도로 선행하고 제 2 방사조도로 뒤따르는 레이저 스크라이빙 프로세스를 갖는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
도 2a는 본 발명의 실시예에 따른, 도 1에서 활용될 수 있는 레이저 스크라이빙 프로세스를 예시하는 흐름도이다.
도 2b는 본 발명의 실시예에 따른, 도 1에서 활용될 수 있는 레이저 스크라이빙 프로세스를 예시하는 흐름도이다.
도 2c는 본 발명의 실시예에 따른, 도 1에서 활용될 수 있는 레이저 스크라이빙 프로세스를 예시하는 흐름도이다.
도 3a는 본 발명의 실시예에 따른, 레이저 스크라이빙 프로세스에 대한 시간에 걸친 방사조도의 그래프이다.
도 3b는 본 발명의 실시예에 따른, 단일-통과 레이저 스크라이빙 프로세스에 대한 비대칭적인 레이저 빔의 공간적인 프로파일의 그래프이다.
도 3c는 본 발명의 실시예에 따른, 다중-통과 레이저 스크라이빙 프로세스에 대한 레이저 빔들의 공간적인 프로파일들의 그래프이다.
도 4a는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(101)에 대응하는, 복수의 IC들을 포함하는 기판의 단면도를 예시한다.
도 4b는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(103)에 대응하는, 복수의 IC들을 포함하는 기판의 단면도를 예시한다.
도 4c는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(104)에 대응하는, 복수의 IC들을 포함하는 기판의 단면도를 예시한다.
도 4d는 본 발명의 실시예에 따른, 도 1에 예시된 다이싱 방법의 동작(105)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
도 5는 본 발명의 실시예들에 따른, 레이저에 의해 어블레이팅되고 플라즈마 에칭된 박막 디바이스 층 스택 및 마스크의 확대된 단면도를 예시한다.
도 6a는 본 발명의 실시예에 따른, 기판들의 레이저 및 플라즈마 다이싱을 위한 통합된 플랫폼 레이아웃의 블록도를 예시한다.
도 6b는 본 발명의 실시예에 따른, 레이저 스크라이빙을 위한 레이저 스크라이빙 모듈의 블록도를 예시한다.
도 7은 본 발명의 실시예에 따른, 여기에서 설명된 레이저 스크라이빙 방법들에서의 하나 또는 그 초과의 동작의 자동화된 수행을 제어하는 예시적인 컴퓨터 시스템의 블록도를 예시한다.
도 8a는 본 발명의 실시예에 따른, 제 1 방사조도로 선행하고 제 1 방사조도보다 더 낮은 제 2 방사조도로 뒤따르는 레이저 스크라이빙 프로세스를 갖는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
도 8b, 도 8c, 및 도 8d는 본 발명의 실시예에 따른, 도 8a에 예시된 다이싱 방법의 동작들에 대응하는 기판의 단면도들을 예시한다.
도 9a는 본 발명의 실시예에 따른, 제 1 방사조도로 선행하고 제 2 방사조도로 뒤따르는 분할된 빔 레이저 스크라이빙 프로세스를 갖는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
도 9b는 본 발명의 실시예에 따른, 분할된 빔 레이저 스크라이빙을 위한 레이저 스크라이빙 모듈의 개략도를 예시한다.
도 10은 본 발명의 실시예에 따른, 빔-스플리터의 개략도를 예시한다.
각각의 기판이 그 위에 복수의 IC들을 갖는 기판들을 다이싱하는 방법들이 설명된다. 다음의 설명에서, 본 발명의 예시적인 실시예들을 설명하기 위해, 펨토초 레이저 스크라이빙 및 딥 실리콘 플라즈마 에칭 조건들과 같은 다수의 특정 세부사항들이 설명된다. 그러나, 이들 특정 세부사항들 없이 본 발명의 실시예들이 실시될 수 있다는 것이 당업자에게는 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 공연히 불명료하게 하는 것을 피하기 위해, IC 제조, 기판 박형화, 테이핑 등과 같은 잘 알려진 양태들은 상세히 설명되지 않는다. 본 명세서 전반에 걸친 "실시예(an embodiment)"에 대한 언급은, 그 실시예와 관련하여 설명되는 특정한 피처(feature), 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 개소들에서의 "실시예에서(in an embodiment)"라는 문구의 출현들이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 특정한 피처들, 구조들, 재료들, 또는 특성들이 조합될 수 있다. 또한, 도면들에 도시된 다양한 예시적인 실시예들은 단지 예시적인 표현들일 뿐이고 반드시 실척대로 도시된 것이 아니라는 것이 이해될 것이다.
"커플링된(coupled)" 및 "연결된(connected)"이라는 용어들은, 이들의 파생어들과 함께, 컴포넌트들 사이의 구조적인 관계들을 설명하기 위해 여기에서 사용될 수 있다. 이들 용어들이 서로에 대한 동의어들로서 의도되지 않는다는 것이 이해되어야 한다. 더 정확히는, 특정한 실시예들에서, "연결된"은 2개 또는 그 초과의 엘리먼트들이 서로 직접적으로 물리 또는 전기 접촉하는 것을 나타내기 위해 사용될 수 있다. "커플링된"은, 2개 또는 그 초과의 엘리먼트들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 엘리먼트들이 존재하면서) 물리 또는 전기 접촉하는 것, 그리고/또는 2개 또는 그 초과의 엘리먼트들이 서로 협력 또는 상호작용하는 것(예컨대, 인과 관계에서와 같음)을 나타내기 위해 사용될 수 있다.
여기에서 사용되는 바와 같은 "위(over)", "아래(under)", "사이(between)", 및 "상(on)"이라는 용어들은 하나의 재료 층의 다른 재료 층들에 대한 상대적인 위치를 지칭한다. 따라서, 예컨대, 다른 층 위 또는 아래에 배치된 하나의 층이 다른 층과 직접적으로 접촉할 수 있거나, 또는 하나 또는 그 초과의 개재하는 층들을 가질 수 있다. 더욱이, 2개의 층들 사이에 배치된 하나의 층이 2개의 층들과 직접적으로 접촉할 수 있거나, 또는 하나 또는 그 초과의 개재하는 층들을 가질 수 있다. 반대로, 제 2 층 "상"의 제 1 층은 그 제 2 층과 접촉한다. 부가적으로, 하나의 층의 다른 층들에 대한 상대적인 위치는, 동작들이 기판의 절대적인 배향(orientation)을 고려하지 않고 기판에 관하여 수행된다고 상정하여 제공된다.
일반적으로, 패터닝되지 않은(즉, 블랭킷(blanket)) 마스크 층, 패시베이션 층, 및 표면하 박막 디바이스 층들을 통해 미리 결정된 경로를 깨끗하게(cleanly) 어블레이팅하기 위해, 복수의 광학 강도들을 채용하는 레이저 스크라이브 프로세스가 여기에서 설명된다. 그 후에, 기판의 노출 또는 부분적인 어블레이션 시에, 레이저 스크라이브 프로세스가 종료될 수 있다. 어블레이션 프로세싱은, 기판 및/또는 다른 박막 디바이스 층들에 비해 더 쉽게 손상되는 상측 층들(예컨대, 마스크 및 박막 디바이스 층들)을 제거하기 위해, 복수의 광학 강도들 중 첫번째 것을 채용한다. 그 후에, 기판의 부분을 포함하는 그리고 기판의 부분까지 아래로의 후속적인 어블레이션이, 채용되는 더 높은 강도의 방사선에, 쉽게 손상되는 층들을 노출시키지 않으면서 진행될 수 있다. 여기에서 채용되는 바와 같이, "반복적인 어블레이션(iterative ablation)"이라는 용어는, 복수의 광학 강도들을 갖는 레이저 방사선에 기판 상의 포인트를 노출시키는 어블레이션 프로세스를 지칭한다.
본 발명의 실시예에 따르면, 반복적인 레이저 스크라이빙 프로세스의 적어도 일부가 펨토초 레이저를 채용한다. 펨토초 레이저 스크라이빙은, 본질적으로, 그렇지 않으면 완전히, 비평형 프로세스(non-equilibrium)이다. 예컨대, 펨토초 기반 레이저 스크라이빙은 무시가능한 열적 손상 구역으로 국한될 수 있다. 실시예에서, 펨토초 레이저 스크라이빙은 울트라 로우-k 필름들(즉, 3.0 아래의 유전 상수를 가짐)을 갖는 IC들을 싱귤레이팅하기 위해 사용된다. 일 실시예에서, 레이저를 이용하는 직접적인 라이팅(writing)은 리소그래피 패터닝 동작을 제거하여, 마스킹 재료가 포토리소그래피에서 사용되는 것과 같은 포토레지스트 이외의 다른 것이 되게 허용한다. 예시적인 하이브리드 다이싱 실시예에서, 반복적인 레이저 스크라이빙 프로세스 후에, 기판의 벌크를 통한 플라즈마 에칭이 후속된다. 일 그러한 실시예에서, 플라즈마 에칭 챔버에서 다이싱 프로세스를 완료하기 위해, 실질적으로 이방성인 에칭이 사용되며, 이방성 에칭은 에칭되는 트렌치의 측벽들 상에 에칭 폴리머를 증착함으로써 기판 내로의 높은 방향성(directionality)을 달성한다.
도 1은 본 발명의 실시예에 따른, 반복적인 레이저 스크라이빙을 채용하는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법(100)을 예시하는 흐름도이다. 도 4a 내지 도 4d는 본 발명의 실시예에 따른, 방법(100)에서의 동작들에 대응하는, 제 1 및 제 2 IC들(425, 426)을 포함하는 기판(406)의 단면도들을 예시한다.
도 1의 동작(101) 및 대응하는 도 4a를 참조하면, 기판(406)이 수용된다. 기판(406)은 IC들(425, 426)과 IC들(425, 426) 사이의 개재하는 스트리트(427) 양자 모두에서 발견되는 복수의 별개의 재료들을 포함하는 박막 디바이스 층 스택(401)을 덮는 마스크(402)를 포함한다. 일반적으로, 기판(406)은 그 위에 형성되는 박막 디바이스 층들의 제조 프로세스를 견디는데 적합한 재료로 구성되고, 또한, 예컨대 기판이 능동 디바이스들의 부분을 형성하는 실리콘-계 트랜지스터 IC들에서 다른 특성 요건들을 가질 수 있다. 예컨대, 일 실시예에서, 기판(406)은 단결정질 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은(그러나, 이에 제한되지 않는) Ⅳ 족-계 재료이다. 다른 실시예에서, 기판(406)은, 예컨대 발광 다이오드들(LEDs)의 제조에서 사용되는 Ⅲ-Ⅴ 재료 기판과 같이 Ⅲ-Ⅴ 재료이다. 디바이스 제조 동안에, 기판(406)은 전형적으로 두께가 600 ㎛ - 800 ㎛이지만, 도 4a에 예시된 바와 같이, 400 ㎛ 미만으로 그리고 종종 150 ㎛보다 더 얇게 박형화되었을 수 있고, 그 박형화된 기판은 지금은, 다이 부착 필름(DAF)(408)으로 기판의 배면에 접착되고 다이싱 프레임(미도시)의 지지 구조에 걸쳐 신장된 배킹 테이프(backing tape)(410)와 같은 캐리어(411)에 의해 지지되어 있다.
실시예들에서, 제 1 및 제 2 IC들(425, 426)은, 실리콘 기판(406)에 제조되고 유전체 스택에 매립된(encased) 상보적 금속-산화물-반도체(CMOS) 트랜지스터들 또는 메모리 디바이스들을 포함한다. 복수의 금속 인터커넥트들이 디바이스들 또는 트랜지스터들 위에 그리고 둘러싸는 유전체 층들에 형성될 수 있고, IC들(425, 426)을 형성하기 위하여 디바이스들 또는 트랜지스터들을 전기적으로 커플링시키기 위해 사용될 수 있다. 스트리트(427)를 형성하는 재료들은 IC들(425, 426)을 형성하기 위해 사용되는 재료들과 동일할 수 있거나 또는 유사할 수 있다. 예컨대, 스트리트(427)는 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 박막 층들을 포함할 수 있다. 일 실시예에서, 스트리트(427)는 IC들(425, 426)과 유사한 테스트 디바이스를 포함한다. 스트리트(427)의 폭은, 박막 디바이스 층 스택/기판 인터페이스에서 측정하여, 10 ㎛ 내지 200 ㎛일 수 있다.
실시예들에서, 마스크(402)는, 플라즈마 증착된 폴리머(예컨대, CxFy), 수용성 재료(예컨대, 폴리(비닐 알코올)), 포토레지스트, 또는 종종 폴리이미드(PI)인 아래놓인 패시베이션 층 및/또는 종종 구리인 범프들을 손상시키지 않고 제거될 수 있는 유사한 폴리머릭 재료 중 임의의 것을 포함하는 하나 또는 그 초과의 재료 층들일 수 있다. 마스크(402)는 플라즈마 에칭 프로세스를 견뎌내고(마스크(402)가 거의 다 소모될 수 있지만), 그에 의해, 기판 에칭 플라즈마에 노출되는 경우에 손상, 산화, 또는 그렇지 않으면 오염될 수 있는 구리 범프들을 보호하기에 충분한 두께로 이루어져야 한다.
도 5는 본 발명의 실시예들에 따른, 스트리트(427) 및 IC(426)의 상단 표면과 접촉하는 마스크 층(402A)(예컨대, 수용성 재료) 위에 적용된 마스크 층(402B)(예컨대, CxFy 폴리머)을 포함하는 이중층 마스크의 확대된 단면도(500)를 예시한다. 도 5에 도시된 바와 같이, 기판(406)은, DAF(408)(도 4a)와 인터페이스(interface)하는 저부 표면(502) 반대편에 있는 상단 표면(503)을 가지며, 그 상단 표면(503) 상에는 박막 디바이스 층들이 배치된다. 일반적으로, 박막 디바이스 층 재료들은 유기 재료들(예컨대, 폴리머들), 금속들, 또는 무기 유전체들, 예컨대 실리콘 이산화물 및 실리콘 질화물을 포함할 수 있다(그러나, 이에 제한되지 않는다). 도 5에 예시된 예시적인 박막 디바이스 층들은, 실리콘 이산화물 층(504), 실리콘 질화물 층(505), 구리 인터커넥트 층들(508)과, 이들 사이에 배치된 탄소 도핑된 산화물(CDO)과 같은 로우-k(예컨대, 3.5 미만) 또는 울트라 로우-k(예컨대, 3.0 미만) 층간 유전체 층들(507)(ILD)을 포함한다. IC(426)의 상단 표면은, 전형적으로 폴리이미드(PI) 또는 유사한 폴리머인 패시베이션 층(511)에 의해 둘러싸인 전형적으로 구리인 범프(512)를 포함한다. 따라서, 범프(512) 및 패시베이션 층(511)이 IC의 상단 표면을 형성하며, 박막 디바이스 층들은 표면하 IC 층들을 형성한다. 범프(512)는 패시베이션 층(511)의 상단 표면으로부터 범프 높이(HB) 만큼 연장되며, 범프 높이(HB)는 예시적인 실시예들에서 10 ㎛ 내지 50 ㎛의 범위를 갖는다. 마스크의 하나 또는 그 초과의 층들이 범프(512)의 상단 표면을 완전히 덮지 않을 수 있다.
도 1을 다시 참조하면, 동작(103)에서, 기판(406)에 관하여 제어되는 경로를 따라 제 1 어블레이션으로 마스크(402) 내로, 미리 결정된 패턴이 직접적으로 라이팅된다. 대응하는 도 4b에 예시된 바와 같이, 마스크 두께의 적어도 일부를 통해 연장되는 트렌치(414A)를 형성하기 위해, 레이저 방사선(411)에 의해 제 1 어블레이션에서 마스크(402)가 패터닝된다. 도 5에 예시된 예시적인 실시예에서, 레이저 스크라이빙 깊이(DL1)은, 마스크 층들(402A 및 402B)의 두께에 따라, 대략 깊이가 5 ㎛ 내지 30 ㎛의 범위, 유리하게는 깊이가 10 ㎛ 내지 20 ㎛의 범위에 있다. 제 1 방사조도(I1)는 박막 디바이스 층 스택(401)의 일부 층을 어블레이팅하기에 불충분하고, 따라서, 동작(103) 후에 박막 디바이스 층 스택(401)의 적어도 일부 부분이 트렌치(414A)의 저부에 남는다. 일 그러한 실시예에서, 제 1 방사조도(I1)는 박막 디바이스 층 스택(401)의 유전체 층(예컨대, 실리콘 이산화물 층(504)) 및/또는 인터커넥트 금속(예컨대, 인터커넥트 구리 층(508))을 어블레이팅하기에 불충분하다.
동작(104)에서, 기판(406)에 관하여 제어되는 경로를 따라 제 2 어블레이션 반복으로, 미리 결정된 패턴이 직접적으로 라이팅된다. 도 4c에서의 예시적인 실시예를 참조하면, 레이저 방사선(412)에 의해 제 2 어블레이션 반복에 기판(406)이 노출되어, 박막 디바이스 층 스택(401)의 적어도 일부를 통해 연장되는 트렌치(414B)가 형성된다. 제 1 실시예에서, 도 5에 예시된 바와 같이, 레이저 스크라이빙 깊이(DL2)는 다시, 기판을 노출시키기 위해, 마스크 층들(402A 및 402B)의 두께에 따라, 대략 깊이가 5 ㎛ 내지 30 ㎛의 범위, 유리하게는 깊이가 10 ㎛ 내지 20 ㎛의 범위에 있다.
실시예에 따라, 레이저 방사선(412)(도 4c)은 제 1 방사조도(I1)와 동일한 또는 상이한 제 2 방사조도(I2)를 갖는다. 방사조도(I2)가 I1과 동일한 실시예들에서, 연속적인 스크라이빙은 스크라이빙 프로세스의 손상을 감소시키기 위해 시간에 걸쳐 확산되도록 가해지는 총 에너지를 허용한다. 특정 그러한 실시예들에 있어서, 어블레이팅된 에지의 깨끗함에서의 추가적인 개선을 위해 I1과I2 사이에서 커프 폭이 상이할 수 있다. 방사조도(I2)가 I1과 상이한 제 1 실시예에서, 방사조도(I2)는 I1보다 더 크며, 예컨대 제 2 방사조도(I2)가 박막 디바이스 층 스택(401)의 유전체 층 및/또는 인터커넥트 금속을 어블레이팅하기에 충분하다. 예시적인 실시예에서, 제 2 방사조도(I2)는 박막 디바이스 층 스택(401)의 모든 각각의 층을 어블레이팅하기에 충분하고, 따라서, 동작(103)은 트렌치(414B)의 저부에서 노출된 기판(406)을 남긴다. 추가적인 실시예에서, 제 2 방사조도는 트렌치(414B)의 저부를 기판(406)의 상단 표면 아래로 연장시키도록 기판(406)(예컨대, 단결정질 실리콘)의 부분을 어블레이팅하기에 충분하다.
도 4b 및 도 4c에서 추가로 예시되는 바와 같이, 트렌치(414A)는 마스크(402)의 특정한 재료에 대해 연관된 임계치(threshold)보다 더 큰 에너지를 보유하는 빔 폭과 상관되는 제 1 커프 폭(KW1)을 갖고, 트렌치(414B)는 박막 디바이스 층 스택(401)에서의 재료들에 대해 연관된 가장 큰 임계치보다 더 큰 에너지를 보유하는 빔 폭과 상관되는 제 2 커프 폭(KW2)을 갖는다. 제 1 실시예에서, 제 1 커프 폭(KW1)은 제 2 커프 폭(KW2)보다 더 크고, 따라서, 제 1 방사조도(I1)로 어블레이팅된 박막 디바이스 스택(401)의 상측 층들 및 마스크(402)는, 더 높은 방사조도(I2)로 어블레이팅되는 아래놓인 재료 층들의 어블레이션에 의해 추가로 침해되지(disturbed) 않는다. 특히, 예시적인 실시예에서, 전체 제 1 커프 폭(KW1)은, (이동의 방향에 수직한) 커프 폭(KW1)을 정의하는 빔 프로파일 내의 어떠한 포인트도 디바이스 스택의 전체 두께를 어블레이팅하기에 충분한 방사조도를 갖지 않기 때문에, 실질적으로 동일한 깊이로 어블레이팅된다. 이는, 빔이 이동할 때 빔의 선행 에지가 제 1 커프 폭(KW1)을 내측 빔 직경의 것보다 더 작게 만들도록 빔 직경의 외측 둘레에서의 제 1 방사조도 및 빔의 내측 직경 내의 제 2 방사조도를 갖는 가우시안 공간적인 프로파일을 갖는 빔과 대조적이다. 특정 그러한 실시예들에서, 제 2 폭(KW2)은 제 2 커프 폭(KW2)보다 10 % 내지 50 % 더 작다. 일 예시적인 실시예로서, 제 1 커프 폭(KW1)은 15 ㎛ 미만인 한편, 제 2 커프 폭(KW2)은 6 ㎛ 내지 10 ㎛이다.
*도 3a는 본 발명의 실시예에 따른, 반복적인 레이저 스크라이빙 프로세스에 대한 시간에 걸친 방사조도의 그래프이다. 도시된 바와 같이, 방사조도(W/㎠) 커브(305)가 어블레이션 경로를 따르는 기판 상의 특정한 포인트에 대해 플롯된다(plotted). 시간(t0)에서 시작하여, 포인트는 선행 부분(315)의 지속기간 동안 제 1 방사조도(I1)를 갖는 방사선에 노출된다. 시간(t1)에서, 방사선의 조사는 임계치(T), 예컨대 단결정질 기판 재료의 임계 에너지(TSi) 위로 증가하고, 여기서, 어블레이션 레이트가 실질적으로 증가하기 시작하며, 이는 일반적으로, 0.01 GW/㎠ 내지 1 GW/㎠의 범위에 있을 수 있다. 시간(t1)에서 시작하여, 포인트는 후행(trailing) 부분(310)의 지속기간 동안 제 2 방사조도(I2)를 갖는 방사선에 노출되어, 시간(t2)에서 종료된다. 예시적인 실시예에 있어서, 제 2 방사조도(I2)는 단결정질 기판 재료의 임계 에너지(TSi) 위에 있다. 대안적인 실시예들에서, I1과 I2 사이의 임계치는 (일반적으로 0.0001 GW/㎠ 내지 0.001 GW/㎠의 범위에서의) 마스크 재료, (일반적으로 0.1 GW/㎠ 내지 10 GW/㎠의 범위에서의) 박막 디바이스 층 스택(401)의 유전체 층, 또는 (일반적으로 0.01 GW/㎠ 내지 0.1 GW/㎠의 범위에서의) 박막 디바이스 층 스택(401)의 인터커넥트 층 중 임의의 것에 대해 연관된 임계치에 의해 디마킹된다(demarked).
반복적인 어블레이션(예컨대, 동작들(103 및 104))은 도 3a에 예시된 방사조도에서의 변화를 달성하기 위해 다수의 방식들로 구현될 수 있다. 일 실시예에서, 레이저 빔은, 제 1 부분이 제 1 어블레이션 반복을 제공하고 제 2 부분이 제 2 어블레이션 반복을 제공하면서 이동의 방향을 따르는 공간적으로 변화하는 방사조도 프로파일을 갖도록 성형된다. 도 3b는 본 발명의 실시예에 따른, 단일-통과 반복적인 레이저 스크라이빙 프로세스에 대한 비대칭적으로 성형된 레이저 빔의 공간적인 프로파일(320)의 그래프이다. 전력(P)이 차원 x를 따라 플롯되고 x가 이동의 방향을 따라 증가되면서, 공간적인 프로파일(320)은 선행 에지 부분(315) 및 후행 에지 부분(310)을 포함한다. 선행 부분(315)은, 제 2 방사조도(I2)가 x0에서 x1까지의 거리에 걸치면서 x1에서 x2까지의 거리에 걸치는 제 1 방사조도(I1)를 제공하기 위해 후행 부분(310)보다 더 낮은 전력(P)을 갖는다. x0 내지 x2가 이동의 방향에 수직한 주어진 폭(즉, y)에 대한 (D4σ, 10/90 나이프-에지(knife-edge), 1/e2, FWHM 등 중 어느 하나에 의해 측정된) 이동의 방향을 따르는 빔 폭을 표현하면서, 예시된 예시적인 실시예에서, 후행 에지 부분(310)은 이동의 방향을 따르는 빔 폭 내에서 중심을 벗어난다(즉, 비대칭적이다). 도 3b에 추가로 도시된 바와 같이, x1에서, 전력은 실리콘 기판과 연관된 임계 에너지(TSi)를 초과하고, 그에 따라, 선행 부분(315)은 전체 박막 디바이스 층 스택(401)을 어블레이팅하기에 충분한 에너지를 갖지 않는 한편, 후행 부분(310)은 전체 박막 디바이스 층 스택(401)뿐만 아니라 실리콘 기판의 부분을 어블레이팅하기에 충분한 에너지를 갖는다.
도 2a는 단일 빔 및 단일 통과로 방법(100)(도 1)에서의 제 1 반복(동작(103)) 및 제 2 반복(동작(104))을 구현하기 위해 도 3b에 도시된 바와 같이 성형된 프로파일을 갖는 빔을 사용하는 반복적인 레이저 스크라이빙 프로세스(200)를 예시하는 흐름도이다. 도 2a를 참조하면, 동작(201)에서 단일 빔이 생성된다. 실시예에서, 빔은 여기에서 펨토초 레이저라고 지칭되는 펨토초 범위(즉, 10-15 초)에서의 펄스 폭(지속기간)을 갖는다. 펄스 폭과 같은 레이저 파라미터들의 선택은, 깨끗한 레이저 스크라이브 커팅들을 달성하기 위해 치핑, 미세균열들, 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개하는데 중요할 수 있다. 펨토초 범위에서의 레이저 펄스 폭은 유리하게, 더 긴 펄스 폭들(예컨대, 피코초 또는 나노초)에 관한 열 손상 문제들을 완화시킨다. 이론에 의해 구속되지 않지만, 현재 이해되는 바와 같이, 펨토초 에너지 소스는 피코초 소스들에 대해 존재하는 낮은 에너지 리커플링(recoupling) 메커니즘들을 피하고, 나노초 소스가 제공하는 것보다 더 큰 열적 비평형을 제공한다. 나노초 또는 피코초 레이저 소스들의 경우에, 스트리트(427)에 존재하는 다양한 박막 디바이스 층 재료들은 광학 흡수 및 어블레이션 메커니즘들에 관하여 상당히 상이하게 거동한다. 예컨대, 실리콘 이산화물과 같은 유전체 층들은 본질적으로, 정상적인(normal) 조건들 하에서 모든 상업적으로 이용가능한 레이저 파장들에 대해 투명하다. 반대로, 금속들, 유기물들(예컨대, 로우-k 재료들), 및 실리콘은, 특히 나노초 기반 또는 피코초 기반 레이저 조사에서, 광자들을 매우 쉽게 커플링시킬 수 있다. 비-최적의 레이저 파라미터들이 선택되는 경우에, 무기 유전체, 유기 유전체, 반도체, 또는 금속 중 2개 또는 그 초과를 수반하는 스택된 구조들에서, 스트리트(427)의 레이저 조사는 불리하게 박리를 야기할 수 있다. 예컨대, 측정가능한 정도의 흡수 없이 높은 밴드갭 에너지 유전체들(예컨대, 대략 9 eV 밴드갭을 갖는 실리콘 이산화물)을 관통하는 레이저는 아래놓인 금속 또는 실리콘 층에서 흡수될 수 있어서, 금속 또는 실리콘 층들의 상당한 기화(vaporization)가 야기될 수 있다. 기화는 심각한 층간 박리 및 미세균열을 야기할 가능성이 있는 높은 압력들을 생성할 수 있다. 펨토초 기반 레이저 조사 프로세스들은 그러한 재료 스택들의 그러한 미세균열 또는 박리를 피하거나 또는 완화시키는 것으로 입증되었다.
실시예에서, 동작(201)에 대한 레이저 소스는, 대략 200 ㎑ 내지 10 ㎒의 범위에서의, 그러나 바람직하게는 대략 500 ㎑ 내지 5 ㎒의 범위에서의 펄스 반복 레이트를 갖는다. 동작(201)에서 생성된 레이저 방출은, 넓은 또는 좁은 밴드의 광학 방출 스펙트럼에 대해, 가시 스펙트럼, 자외선(UV), 및/또는 적외선(IR) 스펙트럼들의 임의의 조합을 포괄할 수 있다. 펨토초 레이저 어블레이션에 있어서도, 어블레이팅될 재료들에 따라, 특정 파장들이 다른 파장들보다 더 우수한 성능을 제공할 수 있다. 특정 실시예에서, 반도체 기판 또는 기판 스크라이빙에 적합한 펨토초 레이저는, 대략 1570-200 나노미터와 동등한 또는 그 미만의, 그러나 바람직하게는 540 나노미터 내지 250 나노미터의 범위에서의 파장을 갖는 레이저에 기초한다. 특정한 실시예에서, 펄스 폭들은 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 레이저에 대해 400 펨토초와 동등하거나 또는 그 미만이다. 대안적인 실시예들에서, 동작(201)에서 빔을 생성하기 위해, 듀얼 레이저 파장들(예컨대, IR 레이저와 UV 레이저의 조합)이 사용된다. 실시예에서, 레이저 소스는, 대략 0.5 μJ 내지 100 μJ의 범위에서의, 그러나 바람직하게는 대략 1 μJ 내지 5 μJ의 범위에서의 작업 표면에서의 펄스 에너지를 전달한다.
동작(205)에서, 생성된 빔은 도 3b에 의해 예시된 바와 같이 광학 강도(방사조도) 공간적인 프로파일을 변화시키도록 성형된다. 비대칭적인 공간적인 프로파일을 제공하기 위한 당업계에 알려져 있는 임의의 기법이 동작(205)에서 적용될 수 있다. 예컨대, 알려진 빔 성형 옵틱들(optics)이 이동의 방향을 따르는 장축을 갖는 타원형 빔을 생성하기 위해 활용될 수 있다. 실시예에서, 타원형 빔은 빔의 단축보다 적어도 1.5 배 더 긴 장축을 갖는다. 대안적으로, 도 3a 내지 도 3c에서 설명된 바와 같은 공간적인 프로파일을 생성하기 위해, 코마(coma)가 의도적으로 도입될 수 있다. 부가적인 알려진 빔 성형 기법들은, 도 3b에 예시된 비대칭적인 프로파일을 제공하기 위해, 타원형 빔의 장축의 선행 및 후행 부분들 사이의 강도 또는 방사조도에서의 변화를 제공하도록, 동작(201)에서의 알려진 생성 기법들과 함께 동작(205)에서 적용될 수 있다.
동작들(210 및 215)에서, 공간적으로 성형된 빔은, (예컨대, 도 4b에 예시된 바와 같이) 먼저 빔의 선행 부분으로 마스크(402) 상의 포인트를 어블레이팅하고, 후속적으로, (예컨대, 도 4c에 예시된 바와 같이) 빔의 후행 부분으로 그 포인트에서의 기판 위에 배치된 임의의 아래놓인 박막 디바이스 스택을 어블레이팅하기 위해, 기판에 관하여 미리 결정된 경로를 이동하도록 제어된다. 실시예에서, 레이저 스크라이빙 프로세스는, 대략 200 ㎜/sec 내지 5 m/sec의 범위에서의 그러나 바람직하게는 대략 300 ㎜/sec 내지 2 m/sec의 범위에서의 속력으로 이동의 방향으로 작업 피스 표면을 따라 진행한다. 동작(220)에서, 방법(200)은 노출된 기판의 플라즈마 에칭을 위해 도 1로 돌아간다.
도 3c는 본 발명의 다중 통과 실시예에서 방법(100)(도 1)에서의 동작들(103 및 104)을 구현하기 위한 공간적인 프로파일들(330 및 340)의 그래프이다. 도 3c에 도시된 바와 같이, 복수의 빔들이 제공되며, 그 각각은 상이한 공간적인 프로파일을 갖는다. 빔 폭(W)을 따르는 제 1 프로파일은 임계 에너지(예컨대, 실리콘 기판의 어블레이션 에너지 임계치에 관하여 TSi) 아래의 최대 전력(P)을 갖는 가우시안(330) 또는 톱 해트(355) 형상을 갖는 한편, 동일한 폭(W)을 따르는 제 2 빔 프로파일은 임계 에너지 위의 최대 전력(P)을 갖는 가우시안(340) 또는 톱 해트(345) 형상을 갖는다. 도 3c에 추가로 예시된 바와 같이, 더 높은 방사조도와 연관된 공간적인 프로파일(340, 345)은, 더 낮은 방사조도와 연관된 공간적인 프로파일(330, 335)에 대한 등등하게 결정된 폭(W1)보다 더 작은 폭(W2)에 걸쳐 임계 에너지(TSi)를 초과하는 전력을 갖는다.
도 2b는 단일 빔의 다수의 통과들로 방법(100)(도 1)에서의 제 1 반복(동작(103)) 및 제 2 반복(동작(104))을 구현하기 위해 도 3c에 도시된 바와 같이 성형된 복수의 빔 프로파일들을 사용하는 레이저 스크라이빙 방법(250)을 예시하는 흐름도이다. 도 2b를 참조하면, 동작(225)에서, 단일 빔이 제 1 방사조도를 갖도록 생성된다. 빔 생성은, 실질적으로 동작(201)에 대해 이전에 설명된 것과 같이, 예컨대 동일한 펨토초 펄스 폭들, 파장들, 펄스 레이트들 등을 채용하여, 진행될 수 있고, 제 1 방사조도(I1)(예컨대, 도 3c로부터의 가우시안(330))를 갖는 빔이 생성된다. 동작(230)에서, 실질적으로 도 4b에 예시된 바와 같이, 마스크 내로 트렌치들을 어블레이팅하기 위해, 미리 결정된 경로를 따라, 빔이 이동된다. 실시예에서, 레이저 스크라이빙 동작(230)은, 대략 500 ㎜/sec 내지 5 m/sec의 범위에서의, 그러나 바람직하게는 대략 600 ㎜/sec 내지 2 m/sec의 범위에서의 속력으로 이동의 방향으로 작업 피스 표면을 따라 진행한다.
동작(240)에서, 빔이 제 2 방사조도, I2(예컨대, 도 3c로부터의 가우시안(340))를 갖도록 조정된다. 조정된 빔은, 실질적으로 동작(240)에 대한 것과 동일한 레이트로 실질적으로 도 4c에 예시된 바와 같이 동작(245)에서 기판을 노출시키기 위해 동일한 미리 결정된 경로를 리트레이스(retrace)한다. 동작(249)에서, 방법(250)은 노출된 기판의 후속적인 플라즈마 에칭을 위해 도 1로 돌아간다.
도 2c는 복수의 레이저들로부터의 빔들의 연속적인 통과들로 방법(100)(도 1)에서의 제 1 반복(동작(103)) 및 제 2 반복(동작(104))을 구현하기 위해 도 3c에 도시된 바와 같이 성형된 복수의 빔 프로파일들을 사용하는 반복적인 레이저 스크라이빙 프로세스(290)를 예시하는 흐름도이다. 도 2c를 참조하면, 동작(255)에서, 제 1 레이저는 제 1 방사조도(I1)(예컨대, 도 3b로부터의 가우시안(330))를 갖는 빔을 생성한다. 빔 생성은, 실질적으로 동작(201)에 대해 이전에 설명된 바와 같이, 예컨대 동일한 펨토초 펄스 폭들, 파장들, 펄스 레이트들 등을 채용하여, 진행될 수 있다. 그러나, 바람직한 실시예에서, 동작(255)에서 활용되는 레이저는 실질적으로 더 큰 펄스 폭을 갖고, 심지어, 연속하는 웨이브(CW) 소스일 수 있으며, 이는, 상대적으로 용이하게 트렌치들이 마스킹 재료 내로 어블레이팅될 수 있기 때문이다. 동작(260)에서, 실질적으로 도 4b에 예시된 바와 같이, 마스크 내로 트렌치들을 어블레이팅하기 위해, 미리 결정된 경로를 따라, 제 1 빔이 이동된다.
동작(265)에서, 제 2 레이저는 제 2 방사조도를 갖는 제 2 빔을 생성한다. 제 2 방사조도(I2)(예컨대, 도 3b로부터의 가우시안(335))를 갖는 제 2 빔의 생성은, 실질적으로 동작(201)에 대해 이전에 설명된 바와 같이, 예컨대 동일한 펨토초 펄스 폭들, 파장들, 펄스 레이트들 등을 채용하여, 진행될 수 있다. 제 1 레이저가 제 1 파장에서 제 1 펄스 폭(CW)을 갖는 제 1 펄스 트레인을 생성하는 특정한 실시예에서, 제 2 레이저는 제 2 파장 및 제 2 펄스 폭을 갖는 제 2 펄스 트레인을 생성하며, 제 2 펄스 폭 및 제 2 파장 중 적어도 하나는 제 1 펄스 폭 및 제 1 파장과 상이하다. 예컨대, 스크라이빙 동작(260)에서 CW 레이저가 활용되는 예시적인 실시예에서, 동작(265)에서, 펨토초 레이저가 제 2 빔을 생성한다.
동작(270)에서, 실질적으로 도 4c에 예시된 바와 같이, 박막 디바이스 스택을 완전히 어블레이팅하고 기판을 노출시키기 위해, 동일한 미리 결정된 경로를 따라, 제 2 레이저 빔이 이동된다. 실시예에서, 레이저 스크라이빙 동작(270)은, 동시에 기판을 따라 진행하는 레이저 빔들 양자 모두를 가지며, 각각은 대략 500 ㎜/sec 내지 5 m/sec의 범위에 있는, 그러나 바람직하게는 대략 600 ㎜/sec 내지 2 m/sec의 범위에 있는 이동의 방향에서의 속력을 갖는다. 동작(275)에서, 방법(290)은 노출된 기판의 플라즈마 에칭을 위해 도 1로 돌아간다.
도 1 및 도 4d로 돌아가면, 동작(105)에서, IC들(426)을 싱귤레이팅하도록 마스크(402)에서의 트렌치들(414)을 통해 에칭하기 위해, 기판(406)이 플라즈마(416)에 노출된다. 예시적인 인-시튜 마스크 증착 실시예에서, 기판은 플라즈마 마스크 증착 동작(102)을 수행하였던 것과 동일한 챔버에서 에칭된다. 본 발명의 실시예에 따르면, 동작(105)에서 기판(406)을 에칭하는 것은, 도 4d에 도시된 바와 같이, 궁극적으로 기판(406)을 완전히 통하여 에칭하기 위해, 레이저 스크라이빙 프로세스로 형성된 트렌치들(414B)을 에칭하는 것을 포함한다.
일 실시예에서, 에칭 동작(105)은 스루 비아 에칭 프로세스를 수반한다. 예컨대, 특정 실시예에서, 기판(406)의 재료의 에칭 레이트는 분당 25 ㎛보다 더 크다. 높은 전력들에서 동작하는 고밀도 플라즈마 소스가 플라즈마 에칭 동작(105)에 대해 사용될 수 있다. 예시적인 전력들은 3 ㎾ 내지 6 ㎾, 또는 그 초과의 범위를 갖는다.
예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽(scallop)이 없는 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40 %보다 더 큰 에칭 레이트로 단결정질 실리콘 기판 또는 기판(406)을 에칭하기 위해, 딥 실리콘 에칭(즉, 예컨대 스루 실리콘 비아(TSV) 에칭)이 사용된다. 플라즈마 에칭 프로세스의 지속기간 전반에 걸쳐 수용성 마스크 재료 층을 100 ℃ 아래의, 그리고 바람직하게는 70 ℃ 내지 80 ℃의 온도로 유지하기 위해, -10 ℃ 내지 -15 ℃로 칠링된(chilled) 정전 척(ESC)을 통해 냉각력을 가하는 것을 통하여, 마스크(402)에 존재하는 임의의 수용성 재료 층에 대한 높은 전력의 영향들이 제어된다. 그러한 온도들에서, 수용성이 유리하게 유지된다.
특정 실시예에서, 플라즈마 에칭 동작(105)은 추가로, 복수의 에칭 사이클들이 시간에 걸쳐 인터리빙된(interleaved) 복수의 보호 폴리머 증착 사이클들을 수반한다. 듀티 사이클은 변화될 수 있고, 예시적인 듀티 사이클은 대략 1:1 - 1:2(에칭:증착)이다. 예컨대, 에칭 프로세스는 250 ㎳ec - 750 ㎳ec의 지속기간을 갖는 증착 사이클, 및 250 ㎳ec - 750 ㎳ec의 에칭 사이클을 가질 수 있다. 증착 및 에칭 사이클들 사이에, 예컨대 예시적인 실리콘 에칭 실시예에 대해 SF6를 채용하는 에칭 프로세스 케미스트리(chemistry)가 C4F6 또는 C4F8와 같은(그러나, 이에 제한되지 않는) 중합(polymerizing) 플루오로카본(CxFy) 가스 또는 불화계 탄화수소(x >= 1인 CHxFy), 또는 XeF2를 채용하는 증착 프로세스 케미스트리와 교번된다. 당업계에 알려져 있는 바와 같이, 프로세스 압력들이 추가로 에칭 및 증착 사이클들 사이에서 교번될 수 있어서, 특정한 사이클에서 각각을 조력할 수 있다.
동작(107)에서, 방법(300)은 마스크(402)의 제거와 함께 완료된다. 실시예에서, 수용성 마스크 층은, 물로, 예컨대 탈이온수의 가압된 분사로, 또는 분위기(ambient) 또는 가열된 워터 배스(water bath) 내의 침수(submergence)를 통해 세척제거된다. 대안적인 실시예들에서, 마스크(402)는 에칭 폴리머 제거에 대해 효과적인 것으로 당업계에 알려져 있는 수성 용매 용액들로 세척제거될 수 있다. 플라즈마 싱귤레이션 동작(105) 또는 동작(107)에서의 마스크 제거 프로세스 중 어느 하나는 추가로 다이 부착 필름(408)을 패터닝할 수 있어서, 배킹 테이프(410)의 상단 부분을 노출시킬 수 있다.
단일 통합된 프로세스 툴(600)은 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)에서의 동작들 중 다수 또는 전부를 수행하도록 구성될 수 있다. 예컨대, 도 6은 본 발명의 실시예에 따른, 기판들의 레이저 및 플라즈마 다이싱을 위해 레이저 스크라이브 장치(610)와 커플링된 클러스터 툴(606)의 블록도를 예시한다. 도 6을 참조하면, 클러스터 툴(606)은 복수의 로드락들(604)을 갖는 팩토리 인터페이스(602)(FI)에 커플링된다. 팩토리 인터페이스(602)는 레이저 스크라이브 장치(610) 및 클러스터 툴(606)과 외부 제조 설비 사이에서 인터페이스하기 위한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(602)는 (전면 개방 통합 포드(front opening unified pod)들과 같은) 저장 유닛들로부터 클러스터 툴(606) 또는 레이저 스크라이브 장치(610), 또는 양자 모두 내로 기판들(또는 그 기판들의 캐리어들)을 이송하기 위한 암(arm)들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
레이저 스크라이브 장치(610)가 또한 FI(602)에 커플링된다. 도 6b는 레이저 스크라이브 장치(610)의 예시적인 기능적 블록도를 예시한다. 도 6b에 예시된 실시예에서, 레이저 스크라이브 장치(610)는 펨토초 레이저(665)를 포함한다. 펨토초 레이저(665)는 하이브리드 레이저 및 에칭 싱귤레이션 프로세스(100)의 레이저 어블레이션 부분을 수행한다. 스크라이브 라인을 생성하기 위한 레이저 빔과 기판 사이의 상대적인 모션(motion)은, 레이저 빔 스폿을 이동시키는 것에 의해, 기판을 이동시키는 것에 의해, 또는 이들 양자의 조합에 의해 실현될 수 있다. 일 실시예에서, 기판(406)을 지지하기 위한 이동가능한 스테이지(미도시)가 또한 레이저 스크라이브 장치(610)에 포함되며, 이동가능한 스테이지는 펨토초 레이저(665)에 관하여 기판(406)(또는 그 기판(406)의 캐리어)을 이동시키도록 구성된다. 추가로 예시된 바와 같이, 레이저 스크라이브 장치는, 제어기(680)로부터의 제어 신호들에 응답하여 레이저 빔을 스캐닝하도록 이동가능한 미러를 갖는 스캐너(670)(예컨대, 갈바노미터(galvanometer))를 포함한다. 일 실시예에서, 반복적인 레이저 스크라이빙 프로세스(200)를 수행하기 위해 실질적으로 도 3b에 도시된 바와 같은 비대칭적으로 성형된 빔 프로파일을 제공하는 빔 성형 옵틱들(660)이 펨토초 레이저(665)와 스캐너(670) 사이에 존재한다. 추가적인 실시예들에서, 스크라이빙 방법(250)을 수행하기 위해 실질적으로 도 3c에 예시된 바와 같이 공간에 걸쳐, 그리고/또는 실질적으로 도 3a에 예시된 바와 같이 시간에 걸쳐 복수의 비-제로(non-zero) 방사조도들에 걸쳐 펨토초 레이저(665)의 방사조도를 조절(modulate)하기 위하여, 제어기(680)가 펨토초 레이저(665)에 커플링된다. 다른 실시예에서, 레이저 스크라이브 장치(610)는 펨토초일 수 있거나 또는 다른 방식일 수 있는 제 2 레이저(666)를 더 포함한다. 제 2 레이저(666)가 제어기(680)에 커플링되고, 스크라이빙 프로세스(290)를 수행하도록 실질적으로 동일한 경로에 걸친 반복적인 어블레이션을 지시하기 위해 제어기(680)를 이용하여, 레이저들(665 및 666) 각각이 시간에서 연속적으로 스캐너(670)를 통해, 또는 동시에 분리된 스캐너들(즉, 스캐너(670)가 기판(406)과 레이저들 사이의 완전히 분리된 광학 경로들에 대해 복제된다(replicated))을 통해 동작된다.
도 6a로 돌아가면, 클러스터 툴(606)은, 레이저 스크라이브 장치(610), 플라즈마 에칭 챔버(608), 및/또는 마스크 모듈(612) 사이에서의 기판들의 진공-내 이송을 위한 로봇식 암을 하우징하는 로봇식 이송 챔버(650)에 의해 FI에 커플링된 하나 또는 그 초과의 플라즈마 에칭 챔버들(608)을 포함한다. 플라즈마 에칭 챔버들(608)은 하이브리드 레이저 및 에칭 싱귤레이션 프로세스(100)의 적어도 플라즈마 에칭 부분에 적합하고, 추가로 기판 위에 폴리머 마스크를 증착할 수 있다. 일 예시적인 실시예에서, 플라즈마 에칭 챔버(608)는 추가로, C4F8, C4F6, 또는 CH2F2 소스 중 적어도 하나 및 SF6 가스 소스에 커플링된다. 특정 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(608)은 미국, 캘리포니아, 서니베일의 Applied Materials로부터 이용가능한 Applied Centura® SilviaTM 에칭 시스템이지만, 다른 적합한 에칭 시스템들이 또한 상업적으로 이용가능하다. Applied Centura® SilviaTM 에칭 시스템은, 용량성 커플링만으로 가능한 것보다, 심지어 자성 강화에 의해 제공되는 개선들로 가능한 것보다 이온 에너지 및 이온 밀도의 독립적인 제어를 위한 용량성 및 유도성 RF 커플링을 제공한다. 이는, 매우 낮은 압력들(예컨대, 5 - 10 mTorr)에서도, 높은, 손상시키는 것이 가능한 DC 바이어스 레벨들 없이 상대적으로 높은 밀도의 플라즈마를 달성하기 위해 이온 에너지로부터 이온 밀도를 효과적으로 디커플링(decouple)시킬 수 있게 한다. 이는 특히 넓은 프로세스 윈도우를 발생시킨다. 그러나, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 사용될 수 있다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 스루풋을 가능하게 하기 위해, 하나보다 더 많은 플라즈마 에칭 챔버(608)가 단일 통합된 프로세스 툴(600)의 클러스터 툴(606) 부분에 포함된다.
클러스터 툴(606)은 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)에서의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 도 6에 예시된 예시적인 실시예에서, 마스크 모듈(612)은 여기에서 설명되는 수용성 마스크 층의 적용을 위한 임의의 상업적으로 이용가능한 스핀 코팅 모듈을 포함한다. 스핀 코팅 모듈은, 프레임 상에 탑재된 배킹 테이프와 같은 캐리어 상에 탑재된 박형화된 기판을 진공에 의해 또는 다른 방식으로 클램핑(clamp)하도록 적응된 회전가능한 척을 포함할 수 있다.
도 7은 컴퓨터 시스템(700)을 예시하며, 그 컴퓨터 시스템(700) 내에서, 머신으로 하여금 여기에서 논의되는 스크라이빙 방법들 중 하나 또는 그 초과를 실행하게 하기 위한 명령들의 세트가 실행될 수 있다. 예시적인 컴퓨터 시스템(700)은, 프로세서(702), 메인 메모리(704)(예컨대, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(706)(예컨대, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 이차 메모리(718)(예컨대, 데이터 저장 디바이스)를 포함하며, 이들은 버스(730)를 통해 서로 통신한다.
프로세서(702)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 또는 그 초과의 범용 프로세싱 디바이스들을 표현한다. 더 상세하게, 프로세서(702)는, 복잡 명령 세트 컴퓨팅(complex instruction set computing; CISC) 마이크로프로세서, 축약된 명령 세트 컴퓨팅(reduced instruction set computing; RISC) 마이크로프로세서, 매우 긴 명령어(very long instruction word; VLIW) 마이크로프로세서 등일 수 있다. 프로세서(702)는 또한, 주문형 집적 회로(application specific integrated circuit; ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 또는 그 초과의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(702)는 여기에서 논의되는 동작들 및 단계들을 수행하기 위한 프로세싱 로직(726)을 실행하도록 구성된다.
컴퓨터 시스템(700)은 네트워크 인터페이스 디바이스(708)를 더 포함할 수 있다. 컴퓨터 시스템(700)은 또한, 비디오 디스플레이 유닛(710)(예컨대, 액정 디스플레이(LCD) 또는 음극선관(CRT)), 알파뉴메릭 입력 디바이스(712)(예컨대, 키보드), 커서 제어 디바이스(714)(예컨대, 마우스), 및 신호 생성 디바이스(716)(예컨대, 스피커)를 포함할 수 있다.
이차 메모리(718)는 머신 액세스가능 저장 매체(또는 더 구체적으로, 컴퓨터 판독가능 저장 매체)(731)를 포함할 수 있으며, 그 머신 액세스가능 저장 매체(731) 상에는, 여기에서 설명되는 기능들 또는 방법들 중 임의의 하나 또는 그 초과를 구현하는 명령들의 하나 또는 그 초과의 세트들(예컨대, 소프트웨어(722))이 저장된다. 소프트웨어(722)는 또한, 컴퓨터 시스템(700)에 의한 그 소프트웨어(722)의 실행 동안에 프로세서(702) 내에 그리고/또는 메인 메모리(704) 내에, 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(704) 및 프로세서(702)가 또한 머신 판독가능 저장 매체들을 구성한다. 소프트웨어(722)는 추가로, 네트워크 인터페이스 디바이스(708)를 통하여 네트워크(720)를 통해 송신 또는 수신될 수 있다.
머신 액세스가능 저장 매체(731)는 또한, 패턴 인식 알고리즘들, 아티팩트 형상 데이터, 아티팩트 위치 데이터, 또는 입자 스파클(sparkle) 데이터를 저장하기 위해 사용될 수 있다. 예시적인 실시예에서 머신 액세스가능 저장 매체(731)가 단일 매체인 것으로 도시되지만, "머신 판독가능 저장 매체"라는 용어는 명령들의 하나 또는 그 초과의 세트들을 저장하는 다수의 매체들(예컨대, 중앙 집중식 또는 분산식 데이터베이스, 및/또는 연관된 캐시들 및 서버들) 또는 단일 매체를 포함하는 것으로 취해져야 한다. "머신-판독가능 저장 매체"라는 용어는 또한, 머신으로 하여금 본 발명의 방법들 중 임의의 하나 또는 그 초과를 수행하게 하는 그리고 머신에 의한 실행을 위한 명령들의 세트를 저장 또는 인코딩할 수 있는 임의의 매체를 포함하는 것으로 취해져야 한다. 따라서, "머신-판독가능 저장 매체"라는 용어는 솔리드-스테이트 메모리들 그리고 광학 및 자성 매체들을 포함하는(그러나, 이에 제한되지 않는) 것으로 취해져야 한다.
깨끗한 에칭 트렌치들을 생성하기 위해 다수의 통과들에 대해 고정된 보통의(moderate) 레벨로 레이저 빔 방사조도(또는 고정된 펄스 폭을 상정하면 플루엔스(fluence))를 유지하는 것이 실현가능하지만, 최적화된 플루엔스 레벨과 연관된 레이저 전력(또는 펄스 에너지) 레벨들의 범위가 좁다는 것이 발견되었다. 이는, 레이저 스크라이빙 프로세스 윈도우를 상대적으로 작게 하는 실질적인 효과를 갖는다. 또한, 제 2 레이저 통과가 제 1 통과에 의해 형성된 트렌치 상에 어블레이팅된 재료들을 재증착하는 것에 기인하는 것으로 현재 생각되는, 상대적으로 빈약한 트렌치 토폴로지(topology)를, 다수의 통과들에 대한 고정된 높은 플루엔스가 생성한다는 것이 발견되었다.
(도 1에 예시된 방법(100)에서와 같이) 낮은 플루엔스가 아래놓인 박막 IC 층(더 상세하게는 유전체 층)의 제한된 손상/어블레이션과 함께 마스크 및 폴리이미드 층들만을 제거하도록 제 1 통과에서 채용되고, 높은 플루엔스가 후속적으로, 기판을 노출시키기 위해 디바이스 층들을 제거하도록 채용되는 다수의 통과의 스크라이빙 프로세스로, 깨끗한 트렌치가 형성될 수 있지만, 박리가 발생할 수 있다. 부가적인 높은 플루엔스 통과들이, 언제나 그러한 박리를 보수 또는 제거하지는 않을 수 있다. 이론에 의해 구속되지 않지만, 현재, "낮은-플루엔스 우선(low-fluence first)" 다중 단계 스크라이빙 프로세스에서, 제 1 통과에서의 레이저 에너지의 부분이 유전체 재료들을 통해 투과하고(transmit), 유전체 층(들)과 인터페이스하는 기판 결정(예컨대, 실리콘) 또는 디바이스 층에서 금속들의 용융/증발을 야기한다고 생각된다. 낮은 플루엔스 레벨에서, 폴리머들의 어블레이션은 주로 레이저 에너지의 선형 흡수(linear absorption)에 의존한다. 다수의 폴리머 마스킹 및 패시베이션 재료들이 300 ㎚ UV 파장들에 대해서도 높은 광 투과율(light transmission ratio)(수십 퍼센트)을 갖는 한편, 일부 금속들 및 일부 기판들(예컨대, 실리콘)의 어블레이션 임계치가 다수의 폴리머들의 어블레이션 임계치에 매우 근접하기 때문에, 박막 디바이스 스택의 유전체 층(들)을 통해 투과되는 레이저 광자들이 유전체-금속 및/또는 유전체-기판 인터페이스에서 박리를 야기할 수 있다.
따라서, 특정 실시예들에서, 스크라이빙 방법은, 기판을 노출시키기 위해 트렌치에서의 재료들을 어블레이팅 및 제거하기 위한 높은 방사조도(플루엔스) 레벨에서의 제 1 (제 2의, 제 3의, 등) 통과, 그리고 그 후의, 기판을 상당히 손상시키지 않으면서, 어블레이팅된 트렌치에 남은 잔해(debris) 및 잔여물들을 제거하기 위한 낮은 방사조도(플루엔스) 레벨에서의 제 2 (제 3의, 제 4의, 등) 통과를 포함한다. "높은-플루엔스-우선(high-fluence-first)" 프로세스의 이러한 타입은, 고정된 플루엔스 다수 통과 프로세스 또는 낮은-플루엔스-우선 프로세스보다 더 넓은 프로세스 윈도우로 깨끗한 노출된 기판 표면을 만들 수 있다. 마스크 또는 폴리머릭 패시베이션 층들이 스크라이브 트렌치 폭에 비해 더 두꺼워짐에 따라(예컨대, 폭이 감소되거나 또는 층 두께가 증가됨), 높은-플루엔스-우선 접근법이 더 유리하게 된다.
도 8a는 본 발명의 실시예에 따른, 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법(801)을 예시하는 흐름도이며, 그 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법(801)에서, 레이저 스크라이빙 프로세스는 제 1 방사조도로 선행하고 제 1 방사조도보다 더 낮은 제 2 방사조도로 뒤따른다. 방법(801)은, 여기 다른 곳에서 설명되는 바와 같이, 동작(101)에서 마스킹된 기판과 함께 시작된다. 예시적인 기판은 도 4a에서 단면도에 의해 예시된다.
동작(255)에서, 제 1 방사조도를 갖는 제 1 빔이 생성된다. 빔은 여기 다른 곳에서 설명되는 방식들 중 임의의 것으로 생성된다. 일 실시예에서, 여기 다른 곳에서 설명되는 펨토초 펄스 폭들과 같은 미리 결정된 펄스 폭을 갖는 레이저가, 제 1 방사조도를 달성하기 위해, 10 ㎛ 직경의 스폿 사이즈에 대해, 1.0 μJ 이상의, 그리고 바람직하게는 1.5 μJ 또는 그 초과의 제 1 플루엔스 레벨로 동작된다. 이러한 플루엔스 레벨 범위는 박막 IC 스택의 유전체 층들(예컨대, 도 5에서의 층들(504 및 507))을 어블레이팅하기에 충분하다. 10 ㎛의 포커싱된(focused) 스폿 직경, 300 fs 내지 1.5 ps의 범위에서의 펄스 폭, 1570 ㎚ 내지 300 ㎚의 범위에서의 레이저 파장을 갖는 일 펨토초 레이저 빔 실시예에서, 높은 플루엔스 레벨은 1.5 μJ 또는 그 초과의 펄스 에너지 레벨에 대응하는 것으로 결정되었다.
동작(860)에서, 기판을 노출시키기 위해 마스킹 재료, IC 패시베이션, 및 박막 디바이스 층들을 통해 트렌치들을 어블레이팅하기 위하여, 제 1 플루엔스 레벨에서 동작하는 레이저로부터의 빔이 미리 결정된 경로를 따라 이동한다. 도 8b, 도 8c, 및 도 8d는 본 발명의 실시예에 따른, 도 8a에 예시된 다이싱 방법의 동작들이 수행될 때의, 도 4에 예시된 것과 같은, 기판의 단면도들을 예시한다.
도 8b에서, 동작(860)에서의 제 1 플루엔스 레벨로 동작되는 레이저의 제 1 통과가 트렌치(814A)를 어블레이팅하여, 제 1 커프 폭(KW1)을 따라 기판(406)을 노출시킨다. 예시적인 실시예에서, 제 1 플루엔스는 박막 디바이스 층 스택(401)의 모든 각각의 층을 어블레이팅하기에 충분하고, 따라서, 동작(103)은 트렌치(414A)의 저부에서 노출된 기판(406)을 남긴다. 위에서 논의된 바와 같이, 커프 폭(KW1)은, 박막 디바이스 층 스택(401)에서의 특정한 재료들에 대해 연관된 임계치, 특히 유전체 층 임계치(TD)보다 더 큰 강도 I1을 보유하는 빔 폭과 상관된다. 이러한 이유로, 더 낮은 임계치를 갖는 마스크(402)는 커프 폭(KW1)보다 더 넓은 커프 폭(KWM)을 가질 수 있다. 도 8b에 추가로 도시된 바와 같이, 동작(860)은, 트렌치(814A)의 저부에, 마스크 및 IC 패시베이션(예컨대, 유기물들)으로부터의 재증착된 재료들을 포함하는 잔여물(802)의 스플랫들(splats)을 남긴다. 박막 디바이스 층 스택(401)으로부터의 금속들 및 유전체들이 또한, 잔여물(802)에서의 마스크 및 패시베이션 재료와 혼합될 수 있다.
도 8a로 돌아가면, 동작(860)에서, 제 1 방사조도보다 더 낮은 제 2 방사조도를 갖는 제 2 레이저 빔이 생성된다. 동일한 펄스 폭이 채용되는 경우에(예컨대, 펨토초), 플루엔스에서의 감소에 따라 방사조도에서의 감소가 달성될 수 있다. 특정한 펨토초 실시예들에서, 동작(860)에서의 플루엔스는, 10 ㎛ 직경의 스폿 사이즈에 대해 1 μJ 이하이고, 바람직하게는 0.75 μJ 또는 그 미만이다. 이러한 플루엔스 레벨 범위는 박막 IC 스택의 유전체 층들(예컨대, 도 5에서의 층들(504 및 507))을 어블레이팅하기에 불충분하다. 10 ㎛의 포커싱된 스폿 직경, 300 fs 내지 1.5 ps의 범위에서의 펄스 폭, 및 1570 ㎚ 내지 300 ㎚의 범위에서의 레이저 파장을 갖는 일 특정한 실시예에서, 낮은 플루엔스 레벨은 0.75 μJ 또는 그 미만인 것으로 결정되었다.
동작(870)에서, 동작(860)에 의해 남겨진 잔여물(802)의 스플랫들을 제거하기 위해, 마스킹 재료, IC 패시베이션, 및 박막 디바이스 층들을 통해 트렌치들을 어블레이팅하기 위하여, 동작(860)에 뒤따라서, 동일한 미리 결정된 경로를 따라, 제 2 플루엔스 레벨에서 동작하는 레이저로부터의 빔이 이동한다. 도8c에 추가로 예시된 바와 같이, 방사선(411)은 (I1과 I2 사이의 차이의 예시로서 파선으로 도시된) I1의 강도 미만인 제 2 강도(I2)를 갖는다. 예시된 바와 같이, 제 2 플루엔스 레벨이 유전체 층 임계치(TD)를 초과하지 않기 때문에, 유전체 층들의 부가적인 직접적인 어블레이션이 존재하지 않고, 박막 디바이스 스택(401)을 통하는 커프 폭(KW1)이 상당히 변화하지는 않는다. 그러나, 마스크 및 패시베이션에 대해 전형적인 폴리머 재료들과 연관된 임계치들이 낮기 때문에, 제 2 플루엔스 레벨(방사조도)은 더 깨끗한 트렌치 저부(814B)를 제공하기 위해 트렌치의 전체 제 1 커프 폭에 걸쳐 잔여물들을 제거할 것이다.
도 8a로 돌아가면, 동작(105)에서, 여기 다른 곳에서 설명되는 바와 같이 플라즈마 에칭 동작이 수행된다. 도 8c에 의해 추가로 예시된 바와 같이, 플라즈마 에칭은 기판을 통해 깨끗하게 된 트렌치 저부(814B)를 전진시킨다(advance). 더 낮은 플루엔스 어블레이션에 의해 스플랫 잔여물들(802)이 제거되면서, 플라즈마 에칭된 트렌치는 높은 플루엔스 어블레이션에 의해 제공되는 것과 실질적으로 동일한 커프 폭(KW1)을 갖는다. 그 후에, 동작(107)(도 8a)에서, 여기 다른 곳에서 설명되는 바와 같이, 마스크가 제거될 수 있다.
방법(801)에 의해 예시된 높은-플루엔스-우선 실시예들이 예시적인 낮은-플루엔스-우선 프로세스에 관하여 여기 다른 곳에서 설명된 하드웨어 및 기법들 중 임의의 것으로 구현될 수 있다는 것이 유의되어야 한다. 예컨대, 일 실시예에서, 반복적인 어블레이팅 동작들(860 및 870)은, 하나 또는 그 초과의 통과를 수행하는 다수의 레이저들로 또는 상이한 플루엔스 레벨들에서 동작하는 동일한 레이저를 이용하는 다중 통과들로 수행될 수 있다. 유사하게, 빔의 공간적인 프로파일을 변화시키기 위해, 빔 성형 기법들이 수행될 수 있다. 예컨대, 낮은-플루엔스-우선 프로세스 대신에 높은-플루엔스-우선 프로세스를 실시하기 위해, 이동의 방향이 도 3b에 도시된 것으로부터 반전될 수 있다. 유사하게, 낮은-플루엔스-우선 실시예들(즉, 펄스 폭이 고정된 낮은-방사조도 우선 프로세스)의 컨텍스트에서 설명된 도 6a, 도 6b, 및 도 7에 예시된 모든 하드웨어가 높은-플루엔스-우선 실시예들을 구현하기 위해 실질적으로 동일한 방식으로 동작될 수 있다.
전력 재조정 또는 제 2 통과를 위한 제 2 레이저(동작들(265 및 870))를 수반하는 다중 단계 방법(801)에 대한 대안으로서, 빔 스플리터를 채용하는 도 9a에 예시된 다중 단계 방법(901)으로 더 높은 스루풋이 달성될 수 있다. 여기 다른 곳에서 설명되는 바와 같이, 도 9a에 예시된 예시적인 실시예는, 동작(101)에서의 마스크 기판의 수용 및 동작(201)에서의 빔의 생성과 함께 시작된다. 동작(965)에서, 빔은 상이한 방사조도(플루엔스) 레벨들(I1, I2)의 선행 및 후행 빔들로 분할되며, I1 및 I2는 여기 다른 곳에서 설명되는 임의의 실시예의 상대적인 레벨들을 갖는다. 동작(970)에서, 분할된 빔들은 여기에서 설명되는 방식들 중 임의의 것으로 미리 결정된 경로를 따라 기판에 관하여 일제히(in unison) 변위된다(displaced). 분할된 빔 스폿들의 상대적인 전력에 관한 기판에서의 상대적인 변위의 방향에 따라, 높은-플루엔스-우선 또는 높은-플루엔스-최종 반복적인 스크라이빙 방법이 단일 통과로 구현될 수 있다. 예시적인 실시예에서, 분할된 빔 방법(901)은 높은-플루엔스-우선 스크라이빙 방법을 구현한다. 방법(901)은 이전에 설명된 바와 같이, 플라즈마 에칭 및 마스크 제거 동작들(105 및 107)로 다이 싱귤레이션을 완료한다.
임의의 상업적으로 이용가능한 가변 빔 스플리터가 동작(965)에 대해 활용될 수 있다. 예컨대, 일 실시예에서, 디스크를 회전시킬 시에, 디바이스에 의해 생성되는 2개의 빔들 사이의 원하는 전력비를 선택할 수 있도록, 코팅의 반사율이 각도를 가지고 변화하는 글래스의 코팅된 디스크가 채용된다. 추가적인 실시예에서, 위상 격자(phase grating)가 2개의 회절 차수들 상에 레이저 에너지의 대부분을 집중시키는 회절 광학 소자(diffractive optical element; DOE)가 채용된다. 적당하게 특정된(well-specified) 각도들로 일차원 또는 이차원 어레이에 위치된 그리고 입력 빔의 직경과 동등한 직경들을 갖는 다수의 레플리카(replica) 빔들로 마스터 빔을 듀플리케이트(duplicate)하기 위해 회절성 빔 스플리터가 사용되는 실시예에서, 회절 차수들 사이의 전력비가 규정된 값을 갖도록, 동작(201)에서 생성되는 빔의 위상 프로파일이 선택된다. 추가적인 실시예들에서, 생성된 레플리카들 사이의 상이한 전력비들은 격자의 인접한 회절 엘리먼트들에 대해 선택될 수 있다. 따라서, DOE의 위치에서의 측방향(lateral) 시프트는, 분할된 빔 방법(901)을 구현하기 위해 사용되는 다수의 빔 레플리카들 사이에서 전력비의 원하는 값을 선택한다.
도 9b는 본 발명의 실시예에 따른, 분할된 빔 레이저 스크라이빙을 위한 레이저 스크라이빙 모듈(900)의 개략도를 예시한다. 도 9b에서, 레이저(902)는 빔 익스팬더(expander) 및 콜리메이터(collimator)(904)로 빔을 제공한다. 일 실시예에서, 레이저(902)는, M×N 도트 매트릭스의 각각의 포커스들에서의 요구되는 펄스 에너지를 전달할 최대 펄스 반복 레이트에서 또는 최대 펄스 반복 레이트에 근접하게 동작된다. 선택적으로, 빔은 가우시안 대 톱-해트(Gaussian to top-hat) 빔 성형 모듈(906)을 통해 통과될 수 있지만, 그러한 프로파일 변환은 전형적으로 인입 전력의 적어도 30 %를 손실할 것이고, 이는, 예컨대, 전력이 피코초 소스들과 비교하여 이미 상대적으로 낮은 펨토초 실시예들에 대해 수용가능하지 않을 수 있다. 빔 익스팬더 및 콜리메이터(904)로부터의 또는 가우시안 대 톱-해트 빔 성형 모듈(906)로부터의, 또는 양자 모두로부터의 결과적인 빔은, 가변 빔 분할 모듈(908)을 통해 통과되고, 그 후에, 분할된 빔들은 기판(912) 상으로의 투과를 위해 텔레센트릭 렌즈(telecentric lens)(910)를 통해 통과하고, 그에 따라, 포커싱된 스폿 대 스폿 거리는 적어도 하나의 차원에서의 스크라이빙을 위한 요구되는 다이 사이즈와 동등하게 된다.
도 9b에서의 빔 스폿 패턴의 B-B 뷰에 의해 예시된 바와 같이, 빔은 상이한 방사조도(플루엔스) 레벨들(I1, I2)의 선행 및 후행 빔들로 분할되며, I1 및 I2는 여기 다른 곳에서 설명되는 임의의 실시예의 상대적인 레벨들을 갖는다. 도 9b의 B-B 뷰에 예시된 분할된 빔 스폿들의 상대적인 전력에 관한 기판(912)에서의 상대적인 변위의 방향에 따라, 높은-플루엔스-우선 또는 높은-플루엔스-최종 반복적인 스크라이빙 방법이 단일 통과로 구현될 수 있다. 도 9b에 도시된 예시적인 실시예에서, 예시된 스크라이빙 방향은 높은-플루엔스-우선 스크라이빙 방법을 구현한다. 도 9b에서 정사각형 패턴들로서 도시되지만, A-A 뷰 및 B-B 뷰가 또한, 패턴이 직사각형 등일 수 있다는 것이 이해될 것이다.
도 10은 본 발명의 실시예에 따른, 회절성 빔 분할 장치(1000)를 추가로 예시한다. 입사 레이저(1002)는 회절 광학 소자(DOE)(1004)를 통해 통과하고, 다수의 포커스들을 갖는 포커싱 렌즈(1006)는 다수의 빔들, 포인트들, 또는 스폿들을 작업 영역(1008)에 제공한다. 일 실시예에서, 예컨대 회절성 빔 스플리터를 통해 레이저 빔을 분할한 후에 비-제로 분할된 각도가 존재할 수 있기 때문에, 작업 표면 상에 수직으로 입사 빔 포인트가 전달되는 것을 보장하기 위해, 포커싱 렌즈(1006)는 텔레센트릭형(telecentric)이다. 일 그러한 실시예에서, 하나의 차원에서의 피치가 d, 즉, 복수의 IC들 사이의 스트리트들의 피치와 동등한 N×N 빔들을 제공하기 위해, 적절한 포컬(focal) 길이의 텔레센트릭 포컬 렌즈가 채용된다.
따라서, 각각의 기판이 복수의 IC들을 갖는 반도체 기판들을 다이싱하는 방법들이 개시되었다. 요약서에서 설명된 것을 포함하는 본 발명의 예시적인 실시예들의 위의 설명은 포괄적이도록 의도되지 않거나, 또는 본 발명을 개시된 정밀한 형태들로 제한하도록 의도되지 않는다. 본 발명의 특정 구현들 그리고 본 발명에 대한 예들이 여기에서 예시적인 목적들을 위해 설명되지만, 당업자가 인식할 바와 같이, 본 발명의 범위 내에서 다양한 동등한 변형들이 가능하다. 따라서, 본 발명의 범위는 다음의 청구항들에 의해 전부 결정될 것이고, 그 청구항들은 청구항 해석의 확립된 원칙들에 따라 이해될 것이다.

Claims (29)

  1. 복수의 IC들을 포함하는 기판을 다이싱(dicing)하는 방법으로서,
    IC들을 덮고 보호하는 패터닝되지 않은 폴리머 마스크를 가진 기판을 수용하는 단계;
    기판의 일부를 노출시키기 위해, 마스크 내로 그리고 상기 마스크 아래에 배치된 박막 IC 스택 내로 트렌치들의 기결정된 패턴을 레이저로 어블레이팅(ablating)하는 단계 ― 상기 어블레이팅은 제 1 방사조도(irradiance)를 갖는 전자기 방사선(electromagnetic radiation)으로 선행되고, 상기 제 1 방사조도보다 낮은 제 2 방사조도를 갖는 전자기 방사선으로 후속되고, 상기 제 1 방사조도는 상기 마스크 아래의 상기 박막 IC 스택의 비-폴리머 층을 어블레이팅하기에 충분하고, 상기 제 2 방사조도는 상기 비-폴리머 층을 어블레이팅하기에 불충분함 ―; 및
    상기 IC들을 싱귤레이팅(singulate)하기 위해, 패터닝된 마스크 트렌치들에 의해 노출된 기판을 통해 플라즈마 에칭하는 단계
    를 포함하는,
    기판을 다이싱하는 방법.
  2. 제 1 항에 있어서,
    상기 전자기 방사선은 기결정된 펄스 폭을 가지는 하나의 레이저로부터 발생되고, 상기 레이저의 제 1 통과와 연관되는 상기 제 1 방사조도는 상기 제 2 방사조도와 연관된 제 2 플루엔스(fluence) 보다 높은 제 1 플루엔스로 동작되는,
    기판을 다이싱하는 방법.
  3. 제 2 항에 있어서,
    상기 제 2 플루엔스는 300 fs 및 1.5 ps 사이의 펄스 폭에서 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 작고, 상기 제 1 플루엔스는 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 큰,
    기판을 다이싱하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 방사조도를 가지는 전자기 방사선은 상기 마스크 내에 제 1 커프(kerf) 폭을 가지는 트렌치를 형성하고,
    상기 제 2 방사조도를 가지는 전자기 방사선은 상기 트렌치의 상기 제 1 커프 폭 내의 잔여물들을 제거하는,
    기판을 다이싱하는 방법.
  5. 제 1 항에 있어서,
    상기 어블레이팅하는 단계는,
    수용성 폴리머인 패터닝되지 않은 마스크, 상기 패터닝되지 않은 마스크 아래에 배치된 폴리머 패시베이션 층, 및 유전체 층을 포함하는 박막 디바이스 스택을 상기 제 1 방사조도를 가지는 방사선으로 어블레이팅하는 단계; 및
    상기 유전체 층을 어블레이팅하기에 불충분한 제 2 방사조도를 가지는 방사선으로, 재증착된 폴리머 마스크 또는 패시베이션 물질을 어블레이팅하는 단계
    를 더 포함하는,
    기판을 다이싱하는 방법.
  6. 제 2 항에 있어서,
    상기 어블레이팅은 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 가지는 레이저를 포함하는,
    기판을 다이싱하는 방법.
  7. 제 1 항에 있어서,
    상기 어블레이팅은 상기 레이저로부터의 빔을 빔들의 어레이로 스플리팅(splitting)하는 것을 포함하고,
    상기 어레이의 제 1 빔은 상기 제 1 방사조도를 가지며, 상기 어레이의 제 2 빔은 상기 제 2 방사조도를 가지는,
    기판을 다이싱하는 방법.
  8. 제 7 항에 있어서,
    상기 빔들의 어레이는 2차원이고, 적어도 하나의 차원에서의 빔들의 피치(pitch)는 상기 복수의 IC들 중 인접한 IC들을 분리시키는 스트리트(street)들의 피치와 동일한,
    기판을 다이싱하는 방법.
  9. 제 1 항에 있어서,
    상기 기판은 실리콘이고,
    상기 플라즈마 에칭은 순환적 에칭 및 폴리머 증착 프로세스를 사용하는 이방성 딥 실리콘 에칭 프로세스를 포함하는,
    기판을 다이싱하는 방법.
  10. 복수의 IC들을 포함하는 기판을 다이싱하는 방법으로서,
    IC들을 덮고 보호하는 패터닝되지 않은 마스크를 가진 기판을 수용하는 단계;
    기판의 일부를 노출시키기 위해, 마스크 내로 그리고 상기 마스크 아래에 배치된 박막 IC 스택 내로 트렌치들의 기결정된 패턴을 레이저로 어블레이팅하는 단계 ― 상기 어블레이팅은 제 1 방사조도를 갖는 전자기 방사선으로 선행되고, 상기 제 1 방사조도보다 낮은 제 2 방사조도를 갖는 전자기 방사선으로 후속되고, 상기 어블레이팅하는 단계는 상기 레이저로부터의 빔을 빔들의 어레이로 스플리팅하는 단계를 포함하고, 상기 어레이의 제 1 빔은 상기 제 1 방사조도를 가지고, 상기 어레이의 제 2 빔은 상기 제 2 방사조도를 가짐 ―; 및
    상기 IC들을 싱귤레이팅하기 위해, 패터닝된 마스크 트렌치들에 의해 노출된 기판을 통해 플라즈마 에칭하는 단계
    를 포함하는,
    기판을 다이싱하는 방법.
  11. 제 10 항에 있어서,
    상기 제 2 방사조도는 300 fs 및 1.5 ps 사이의 펄스 폭에서 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 작은 제 2 플루엔스와 연관되고, 상기 제 1 방사조도는 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 큰 제 1 플루엔스와 연관되는,
    기판을 다이싱하는 방법.
  12. 제 10 항에 있어서,
    상기 어블레이팅은 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 가지는 레이저를 포함하는,
    기판을 다이싱하는 방법.
  13. 제 10 항에 있어서,
    상기 빔들의 어레이는 2차원이고, 적어도 하나의 차원에서의 빔들의 피치는 상기 복수의 IC들 중 인접한 IC들을 분리시키는 스트리트들의 피치와 동일한,
    기판을 다이싱하는 방법.
  14. 복수의 IC들을 포함하는 반도체 기판을 다이싱하기 위한 시스템으로서,
    마스크를 패터닝하고, IC들 사이의 기판의 구역들을 기결정된 경로를 따라 노출시키기 위한 레이저 스크라이브 모듈 ― 상기 레이저 스크라이브 모듈은, 제 1 방사조도로 선행되고 상기 제 1 방사조도와는 다른 제 2 방사조도로 후속됨으로써, 상기 마스크 내로 그리고 상기 마스크 아래에 배치된 박막 IC 스택 내로 트렌치들의 기결정된 패턴을 어블레이팅함 ―;
    상기 레이저 스크라이브 모듈에 물리적으로 연결되고, 상기 기판을 이방성 플라즈마 에칭함으로써 상기 IC들을 싱귤레이팅하기 위한 플라즈마 에칭 모듈; 및
    진공에서 상기 레이저 스크라이브 모듈과 상기 플라즈마 에칭 모듈 사이에서 레이저 스크라이빙된 기판을 이송하기 위한 로봇식 이송 챔버
    를 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  15. 제 14 항에 있어서,
    상기 레이저 스크라이브는 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 가지는 적어도 하나의 레이저를 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  16. 제 15 항에 있어서,
    적어도 하나의 펨토초 레이저는 빔 성형 광학기를 통해 상기 기판에 광학적으로 연결되고,
    상기 빔 성형 광학기는, 제 1 방사조도를 가지는 선행 레이저 빔 부분 및 제 2 방사조도를 가지는 후속 레이저 빔 부분을 생성하기 위해, 빔 진행 방향을 따라 비대칭적으로 변화하는 방사조도 프로파일을 생성하는,
    반도체 기판을 다이싱하기 위한 시스템.
  17. 제 15 항에 있어서,
    상기 제 1 레이저는 상기 제 1 방사 조도로 동작하고,
    상기 레이저 스크라이브는 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 가지는 제 2 레이저를 포함하고, 상기 제 2 레이저는 상기 제 2 방사조도로 동작하는,
    반도체 기판을 다이싱하기 위한 시스템.
  18. 제 14 항에 있어서,
    상기 제 1 방사조도는 단결정질 기판을 어블레이팅하기에 불충분하고,
    상기 제 2 방사조도는 단결정질 기판을 어블레이팅하기에 충분한,
    반도체 기판을 다이싱하기 위한 시스템.
  19. 제 14 항에 있어서,
    상기 기판에 대해 기결정된 경로를 따라 반복적 어블레이팅을 제어하도록 동작가능한 스캐닝 디바이스; 및
    상기 스캐닝 디바이스에 연결되고, 실질적으로 동일한 경로 상에서 반복적 어블레이팅을 지시하기 위한 컨트롤러
    를 더 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  20. 복수의 IC들을 포함하는 반도체 기판을 다이싱하기 위한 시스템으로서,
    마스크를 패터닝하고, IC들 사이의 기판의 구역들을 기결정된 경로를 따라 노출시키기 위한 레이저 스크라이브 모듈 ― 상기 레이저 스크라이브 모듈은, 제 1 방사조도로 선행되고 상기 제 1 방사조도보다 낮은 제 2 방사조도로 후속됨으로써, 상기 마스크 내로 그리고 상기 마스크 아래에 배치된 박막 IC 스택 내로 트렌치들의 기결정된 패턴을 어블레이팅함 ―;
    상기 레이저 스크라이브 모듈에 물리적으로 연결되고, 상기 기판을 이방성 플라즈마 에칭함으로써 상기 IC들을 싱귤레이팅하기 위한 플라즈마 에칭 모듈; 및
    진공에서 상기 레이저 스크라이브 모듈과 상기 플라즈마 에칭 모듈 사이에서 레이저 스크라이빙된 기판을 이송하기 위한 로봇식 이송 챔버
    를 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  21. 제 20 항에 있어서,
    상기 레이저 스크라이브 모듈은 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 가지는 적어도 하나의 레이저를 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  22. 제 21 항에 있어서,
    상기 적어도 하나의 펨토초 레이저는 기결정된 패턴을 따르는 제 1 통과 동안 제 1 플루엔스로 동작하고,
    상기 제 1 플루엔스는 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 큰,
    반도체 기판을 다이싱하기 위한 시스템.
  23. 제 22 항에 있어서,
    상기 레이저 스크라이브 모듈은 540 나노미터 이하의 파장 및 400 펨토초 이하의 펄스 폭을 가지는 제 2 레이저를 포함하고,
    상기 제 2 레이저는 기결정된 패턴을 따르는 제 2 통과 동안 제 2 플루엔스로 동작하고,
    상기 제 2 플루엔스는 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 작은,
    반도체 기판을 다이싱하기 위한 시스템.
  24. 제 20 항에 있어서,
    상기 레이저로부터의 레이저 빔을 M×N 어레이의 빔들로 스플리팅하도록 구성된 빔 스플리터를 더 포함하고,
    상기 어레이 중 제 1 빔은 상기 제 1 방사조도를 가지고, 상기 어레이의 제 2 빔은 상기 제 2 방사조도를 가지는,
    반도체 기판을 다이싱하기 위한 시스템.
  25. 제 24 항에 있어서,
    상기 빔 스플리터는 회절 광학 소자를 더 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  26. 복수의 IC들을 포함하는 실리콘 기판을 다이싱하는 방법으로서,
    IC들을 덮고 보호하는 마스크를 가진 기판을 수용하는 단계;
    기판의 일부를 노출시키기 위해, 상기 마스크를 통해 그리고 상기 마스크 아래에 배치된 박막 IC 스택을 통해 트렌치들의 기결정된 패턴을, 제 1 방사조도를 가지는 제 1 펨토초 레이저 통과로 어블레이팅하는 단계;
    상기 제 1 펨토초 레이저 통과에 의해 남겨진 트렌치들 내의 재증착된 폴리머 마스크 또는 패시베이션 물질을, 제 2 방사조도를 가지는 제 2 펨토초 레이저 통과로 어블레이팅하는 단계; 및
    상기 IC들을 싱귤레이팅하기 위해 패터닝된 마스크 트렌치들에 의해 노출된 상기 실리콘 기판을 통해 플라즈마 에칭하는 단계
    를 포함하는,
    실리콘 기판을 다이싱하는 방법.
  27. 제 26 항에 있어서,
    상기 마스크 내의 트렌치들은 제 1 커프 폭으로 어블레이팅되고,
    상기 재증착된 폴리머 마스크 또는 패시베이션 물질은 상기 제 1 커프 폭과 실질적으로 동일한 폭으로 트렌치들로부터 제거되는,
    실리콘 기판을 다이싱하는 방법.
  28. 제 26 항에 있어서,
    상기 제 1 펨토초 레이저 통과는 10 ㎛에 대해 1.0 μJ 보다 큰 플루엔스를 가지며,
    상기 제 2 펨토초 레이저 통과는 10 ㎛ 직경 스폿 사이즈에 대해 1.0 μJ 보다 작은 플루엔스를 가지는,
    실리콘 기판을 다이싱하는 방법.
  29. 제 26 항에 있어서,
    상기 제 1 펨토초 레이저 통과 및 상기 제 2 펨토초 레이저 통과는 모두 하나의 레이저로 수행되는,
    실리콘 기판을 다이싱하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001666A (ko) * 2016-06-24 2018-01-05 에이피시스템 주식회사 전주도금법을 이용한 미세 금속 마스크 제조방법
KR20190104062A (ko) * 2017-02-16 2019-09-05 신에츠 폴리머 가부시키가이샤 박리 기판 제조 방법
US10871802B2 (en) 2019-03-21 2020-12-22 Samsung Display Co., Ltd. Display device and manufacturing method thereof

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5693074B2 (ja) * 2010-07-26 2015-04-01 浜松ホトニクス株式会社 レーザ加工方法
US9029242B2 (en) 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8557682B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US8951819B2 (en) * 2011-07-11 2015-02-10 Applied Materials, Inc. Wafer dicing using hybrid split-beam laser scribing process with plasma etch
JP2013102039A (ja) * 2011-11-08 2013-05-23 Disco Abrasive Syst Ltd 半導体ウエーハの加工方法
SG11201402324VA (en) * 2011-11-16 2014-06-27 Applied Materials Inc Laser scribing systems, apparatus, and methods
US8969177B2 (en) * 2012-06-29 2015-03-03 Applied Materials, Inc. Laser and plasma etch wafer dicing with a double sided UV-curable adhesive film
US8845854B2 (en) * 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
US9553021B2 (en) * 2012-09-03 2017-01-24 Infineon Technologies Ag Method for processing a wafer and method for dicing a wafer
DE102013005136A1 (de) * 2013-03-26 2014-10-02 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zurn Abtragen von sprödhartem Material mittels Laserstrahlung
US9105710B2 (en) * 2013-08-30 2015-08-11 Applied Materials, Inc. Wafer dicing method for improving die packaging quality
US9460966B2 (en) * 2013-10-10 2016-10-04 Applied Materials, Inc. Method and apparatus for dicing wafers having thick passivation polymer layer
US9041198B2 (en) * 2013-10-22 2015-05-26 Applied Materials, Inc. Maskless hybrid laser scribing and plasma etching wafer dicing process
EP2881808B1 (fr) * 2013-12-03 2020-08-19 Rolex Sa Procédé de fabrication d'un composant horloger
US9012305B1 (en) * 2014-01-29 2015-04-21 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate non-reactive post mask-opening clean
US9018079B1 (en) * 2014-01-29 2015-04-28 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate reactive post mask-opening clean
US11264206B2 (en) 2014-03-10 2022-03-01 D2S, Inc. Methods and systems for forming a pattern on a surface using multi-beam charged particle beam lithography
TWI661265B (zh) * 2014-03-10 2019-06-01 美商Ｄ２Ｓ公司 使用多重射束帶電粒子束微影術於表面上形成圖案之方法
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US20150287638A1 (en) * 2014-04-04 2015-10-08 Jungrae Park Hybrid wafer dicing approach using collimated laser scribing process and plasma etch
JP2016039280A (ja) * 2014-08-08 2016-03-22 株式会社ディスコ 加工方法
US20160074968A1 (en) * 2014-09-11 2016-03-17 Suss Microtec Photonic Systems Inc. Laser etching system including mask reticle for multi-depth etching
US9449877B2 (en) * 2014-09-17 2016-09-20 Asm Technology Singapore Pte Ltd Method of protecting a mounting tape during laser singulation of a wafer
US9196536B1 (en) * 2014-09-25 2015-11-24 Applied Materials, Inc. Hybrid wafer dicing approach using a phase modulated laser beam profile laser scribing process and plasma etch process
JP6347714B2 (ja) * 2014-10-02 2018-06-27 株式会社ディスコ ウエーハの加工方法
US11069627B2 (en) * 2014-11-06 2021-07-20 Texas Instruments Incorporated Scribe seals and methods of making
US20160184926A1 (en) * 2014-12-30 2016-06-30 Suss Microtec Photonic Systems Inc. Laser ablation system including variable energy beam to minimize etch-stop material damage
JP6510829B2 (ja) * 2015-02-05 2019-05-08 株式会社ディスコ レーザー加工装置
KR20160126175A (ko) * 2015-04-22 2016-11-02 삼성디스플레이 주식회사 기판 절단 방법 및 표시 장치 제조 방법
US11904410B2 (en) * 2015-10-07 2024-02-20 Corning Incorporated Laser surface preparation of coated substrate
JP6600254B2 (ja) * 2015-12-28 2019-10-30 株式会社ディスコ ウェーハの加工方法
US10549386B2 (en) * 2016-02-29 2020-02-04 Xerox Corporation Method for ablating openings in unsupported layers
US9972575B2 (en) * 2016-03-03 2018-05-15 Applied Materials, Inc. Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
KR20190019204A (ko) * 2016-07-15 2019-02-26 브레우어 사이언스 인코포레이션 레이저 절삭용 유전체 물질
US10720360B2 (en) 2016-07-29 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor die singulation and structures formed thereby
RU2639200C1 (ru) * 2016-10-14 2017-12-20 Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") Способ двухлучевой лазерной сварки
CN106653689B (zh) * 2016-12-26 2019-09-10 中国电子科技集团公司第五十五研究所 一种双脉冲频率激光分离复合SiC的方法
JP6467688B2 (ja) * 2017-02-08 2019-02-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP6903375B2 (ja) * 2017-04-19 2021-07-14 株式会社ディスコ デバイスチップの製造方法
KR102067983B1 (ko) * 2017-11-23 2020-01-20 주식회사 탑 엔지니어링 기판 절단 장치
DE102018100763A1 (de) 2018-01-15 2019-07-18 Osram Opto Semiconductors Gmbh Verfahren zum Vereinzeln von Halbleiterbauteilen und Halbleiterbauteil
US10535561B2 (en) * 2018-03-12 2020-01-14 Applied Materials, Inc. Hybrid wafer dicing approach using a multiple pass laser scribing process and plasma etch process
JP7142236B2 (ja) 2018-03-28 2022-09-27 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
JP7123652B2 (ja) * 2018-06-20 2022-08-23 株式会社ディスコ レーザー加工装置
CN113039628A (zh) * 2018-11-15 2021-06-25 东京应化工业株式会社 等离子体切割用保护膜形成剂及半导体芯片的制造方法
KR102158832B1 (ko) * 2018-11-20 2020-09-22 한화정밀기계 주식회사 웨이퍼 절단 방법 및 절단 장치
JP7328020B2 (ja) * 2019-06-21 2023-08-16 株式会社ディスコ レーザー加工装置
KR102152007B1 (ko) * 2020-03-18 2020-09-04 주식회사 탑 엔지니어링 기판 절단 방법 및 기판 절단 장치
US11854888B2 (en) * 2020-06-22 2023-12-26 Applied Materials, Inc. Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
JP7486379B2 (ja) 2020-08-13 2024-05-17 株式会社ディスコ レーザー加工方法およびチップの製造方法
CN113649709A (zh) * 2021-08-16 2021-11-16 湖北三维半导体集成创新中心有限责任公司 晶圆切割方法
KR20230045661A (ko) * 2021-09-27 2023-04-05 삼성전자주식회사 반도체 패키지의 제조 방법
WO2023067791A1 (ja) * 2021-10-22 2023-04-27 ギガフォトン株式会社 レーザ加工方法及びレーザ加工システム
US20230302572A1 (en) * 2022-03-22 2023-09-28 Sodick Co., Ltd. Laser processing method
JP7387791B2 (ja) * 2022-03-22 2023-11-28 株式会社ソディック レーザ加工装置
CN115841969B (zh) * 2022-12-12 2023-09-08 江苏宜兴德融科技有限公司 一种半导体器件激光钝化设备及钝化方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010035401A1 (en) * 1999-06-08 2001-11-01 Ran Manor Dual laser cutting of wafers
JP2005074485A (ja) * 2003-09-01 2005-03-24 Toshiba Corp レーザ加工装置、加工マスク、レーザ加工方法、半導体装置の製造方法及び半導体装置
JP2005523583A (ja) * 2002-04-19 2005-08-04 エグシル テクノロジー リミテッド パルスレーザを用いる、基板のプログラム制御ダイシング
US20060024924A1 (en) * 2004-08-02 2006-02-02 Hiroshi Haji Manufacturing method for semiconductor devices, and formation apparatus for semiconductor wafer dicing masks
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
KR20080069597A (ko) * 2005-10-07 2008-07-28 어플라이드 머티어리얼스, 인코포레이티드 박막 태양 전지 상호접속부를 개선하기 위한 시스템 및방법
KR20090115039A (ko) * 2007-02-08 2009-11-04 파나소닉 주식회사 반도체칩의 제조 방법
US20100197116A1 (en) * 2008-03-21 2010-08-05 Imra America, Inc. Laser-based material processing methods and systems
JP2011104633A (ja) * 2009-11-19 2011-06-02 Stanley Electric Co Ltd スクライブ方法

Family Cites Families (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
JPS51121592U (ko) * 1975-03-26 1976-10-01
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
JPS6014441A (ja) * 1983-07-04 1985-01-25 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
JPS63299173A (ja) * 1987-05-28 1988-12-06 Semiconductor Energy Lab Co Ltd 半導体装置作製方法
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
US5691794A (en) 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
JPH1027971A (ja) 1996-07-10 1998-01-27 Nec Corp 有機薄膜多層配線基板の切断方法
EP1357584A3 (en) 1996-08-01 2005-01-12 Surface Technology Systems Plc Method of surface treatment of semiconductor substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
US6420245B1 (en) * 1999-06-08 2002-07-16 Kulicke & Soffa Investments, Inc. Method for singulating semiconductor wafers
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
KR100850262B1 (ko) 2000-01-10 2008-08-04 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6383931B1 (en) 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
TW504425B (en) 2000-03-30 2002-10-01 Electro Scient Ind Inc Laser system and method for single pass micromachining of multilayer workpieces
ATE491288T1 (de) 2000-06-09 2010-12-15 Broadcom Corp Flexibler protokoll-header für netzwerk-switch
GB2386184B (en) 2000-07-12 2004-05-26 Electro Scient Ind Inc UV laser system and method for single pulse severing of IC fuses
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
JP4109823B2 (ja) 2000-10-10 2008-07-02 株式会社東芝 半導体装置の製造方法
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
DE60211728T2 (de) 2001-10-01 2007-05-03 Xsil Technology Ltd. Verfahren und vorrichtung zur bearbeitung von substraten
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
JP4006994B2 (ja) 2001-12-18 2007-11-14 株式会社リコー 立体構造体の加工方法、立体形状品の製造方法及び立体構造体
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
KR20040086725A (ko) 2002-02-25 2004-10-12 가부시기가이샤 디스코 반도체 웨이퍼의 분할 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
GB2402230B (en) * 2003-05-30 2006-05-03 Xsil Technology Ltd Focusing an optical beam to two foci
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) * 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
KR20060040277A (ko) * 2004-11-05 2006-05-10 엘지.필립스 엘시디 주식회사 펨토초 레이저를 이용한 기판의 절단방법
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
DE102005039479B3 (de) * 2005-08-18 2007-03-29 Infineon Technologies Ag Halbleiterbauteil mit gedünntem Halbleiterchip und Verfahren zur Herstellung des gedünnten Halbleiterbauteils
US9138913B2 (en) 2005-09-08 2015-09-22 Imra America, Inc. Transparent material processing with an ultrashort pulse laser
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP2007186757A (ja) * 2006-01-13 2007-07-26 Tokyo Electron Ltd 真空処理装置及び真空処理方法
JP2007305646A (ja) * 2006-05-09 2007-11-22 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
US8198566B2 (en) 2006-05-24 2012-06-12 Electro Scientific Industries, Inc. Laser processing of workpieces containing low-k dielectric material
US8624157B2 (en) * 2006-05-25 2014-01-07 Electro Scientific Industries, Inc. Ultrashort laser pulse wafer scribing
US20070272666A1 (en) 2006-05-25 2007-11-29 O'brien James N Infrared laser wafer scribing using short pulses
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
KR101262386B1 (ko) 2006-09-25 2013-05-08 엘지이노텍 주식회사 질화물 반도체 발광소자의 제조 방법
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) * 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
KR101634970B1 (ko) 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP4488037B2 (ja) 2007-07-24 2010-06-23 パナソニック株式会社 半導体ウェハの処理方法
JP2009034694A (ja) 2007-07-31 2009-02-19 Disco Abrasive Syst Ltd レーザ加工方法
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP2009147232A (ja) * 2007-12-17 2009-07-02 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体製造装置
US8614151B2 (en) 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP5225710B2 (ja) * 2008-02-28 2013-07-03 リンテック株式会社 レーザーダイシングシートおよびチップ体の製造方法
GB2458475B (en) * 2008-03-18 2011-10-26 Xsil Technology Ltd Processing of multilayer semiconductor wafers
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
TW201006600A (en) 2008-04-10 2010-02-16 Applied Materials Inc Laser-scribing platform and hybrid writing strategy
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
KR101026010B1 (ko) 2008-08-13 2011-03-30 삼성전기주식회사 레이저 가공장치 및 레이저 가공방법
JP2010165963A (ja) 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP5590642B2 (ja) * 2009-02-02 2014-09-17 独立行政法人国立高等専門学校機構 スクライブ加工装置及びスクライブ加工方法
US10307862B2 (en) 2009-03-27 2019-06-04 Electro Scientific Industries, Inc Laser micromachining with tailored bursts of short laser pulses
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
JP2010283213A (ja) * 2009-06-05 2010-12-16 Tokyo Electron Ltd 基板処理方法
US8642448B2 (en) * 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8557682B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010035401A1 (en) * 1999-06-08 2001-11-01 Ran Manor Dual laser cutting of wafers
JP2005523583A (ja) * 2002-04-19 2005-08-04 エグシル テクノロジー リミテッド パルスレーザを用いる、基板のプログラム制御ダイシング
US20110029124A1 (en) * 2002-04-19 2011-02-03 Electro Scientific Industries, Inc. Program controlled dicing of a substrate using a pulsed laser beam
KR101037142B1 (ko) * 2002-04-19 2011-05-26 일렉트로 사이언티픽 인더스트리즈, 아이엔씨 펄스 레이저를 이용한 기판의 프로그램 제어 다이싱
JP2005074485A (ja) * 2003-09-01 2005-03-24 Toshiba Corp レーザ加工装置、加工マスク、レーザ加工方法、半導体装置の製造方法及び半導体装置
US20060024924A1 (en) * 2004-08-02 2006-02-02 Hiroshi Haji Manufacturing method for semiconductor devices, and formation apparatus for semiconductor wafer dicing masks
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
KR20080069597A (ko) * 2005-10-07 2008-07-28 어플라이드 머티어리얼스, 인코포레이티드 박막 태양 전지 상호접속부를 개선하기 위한 시스템 및방법
KR20090115039A (ko) * 2007-02-08 2009-11-04 파나소닉 주식회사 반도체칩의 제조 방법
US7906410B2 (en) * 2007-02-08 2011-03-15 Panasonic Corporation Method of manufacturing semiconductor chip using laser light and plasma dicing
US20100197116A1 (en) * 2008-03-21 2010-08-05 Imra America, Inc. Laser-based material processing methods and systems
JP2011104633A (ja) * 2009-11-19 2011-06-02 Stanley Electric Co Ltd スクライブ方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180001666A (ko) * 2016-06-24 2018-01-05 에이피시스템 주식회사 전주도금법을 이용한 미세 금속 마스크 제조방법
KR20190104062A (ko) * 2017-02-16 2019-09-05 신에츠 폴리머 가부시키가이샤 박리 기판 제조 방법
US10871802B2 (en) 2019-03-21 2020-12-22 Samsung Display Co., Ltd. Display device and manufacturing method thereof

Also Published As

Publication number Publication date
KR101962456B1 (ko) 2019-03-26
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CN106077965A (zh) 2016-11-09
CN103582943A (zh) 2014-02-12
JP2015159297A (ja) 2015-09-03
TWI479558B (zh) 2015-04-01
TW201306110A (zh) 2013-02-01
US20120322242A1 (en) 2012-12-20
US9054176B2 (en) 2015-06-09
US8557683B2 (en) 2013-10-15
JP6089057B2 (ja) 2017-03-01
JP2014523113A (ja) 2014-09-08
TWI536438B (zh) 2016-06-01

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