KR102060024B1 - 레이저 스크라이빙 및 플라즈마 에칭에 의한 디바이스 싱귤레이션을 위한 인-시튜 증착된 마스크 층 - Google Patents

레이저 스크라이빙 및 플라즈마 에칭에 의한 디바이스 싱귤레이션을 위한 인-시튜 증착된 마스크 층 Download PDF

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Abstract

레이저 스크라이빙과 플라즈마 에칭 양자 모두에 의해 기판들을 다이싱하는 방법들이 개시된다. 방법은, 후속적인 플라즈마 에칭으로부터 IC 범프 표면들을 보호하기 위해, 플라즈마 증착된 폴리머의 두께를 축적함으로써, 플라즈마 에칭 챔버에서 인-시튜 마스크를 형성하는 단계를 포함한다. 수용성 마스크 재료와 같은 제 2 마스크 재료들이 플라즈마 증착된 폴리머와 함께 활용될 수 있다. 트렌치들을 갖는 패터닝된 마스크를 제공하기 위해, 펨토초 레이저 스크라이빙 프로세스로 마스크의 적어도 일부 부분이 패터닝된다. 패터닝은, IC들을 싱귤레이팅하기 위해 기판이 플라즈마 에칭되는 IC들 사이의 기판의 구역들을 노출시키고, 수용성 재료 층이 세척제거된다.

Description

레이저 스크라이빙 및 플라즈마 에칭에 의한 디바이스 싱귤레이션을 위한 인-시튜 증착된 마스크 층{IN-SITU DEPOSITED MASK LAYER FOR DEVICE SINGULATION BY LASER SCRIBING AND PLASMA ETCH}
본 발명의 실시예들은 반도체 프로세싱의 분야에 관한 것이고, 특히, 각각의 기판이 그 위에 집적 회로(IC)를 갖는 기판들을 다이싱(dicing)하기 위한 마스킹(masking) 방법들에 관한 것이다.
반도체 기판 프로세싱에서, 전형적으로 실리콘 또는 다른 반도체 재료로 구성된 기판(또한, 웨이퍼라고 지칭됨) 상에 IC들이 형성된다. 일반적으로, IC들을 형성하기 위해, 반전도성, 전도성, 또는 절연성인 다양한 재료들의 얇은 필름 층들이 활용된다. 동일한 기판 상에, 병행하여, 메모리 디바이스들, 로직 디바이스들, 광발전(photovoltaic) 디바이스들 등과 같은 복수의 IC들을 동시에 형성하기 위해, 다양한 잘 알려진 프로세스들을 사용하여 이들 재료들이 도핑, 증착, 및 에칭된다.
디바이스 형성 후에, 필름 프레임에 걸쳐 신장된(stretched) 접착성(adhesive) 필름과 같은 지지 부재 상에 기판이 탑재되고, 패키징 등을 위하여 각각의 개별적인 디바이스 또는 "다이(die)"를 서로로부터 분리시키기 위해 기판이 "다이싱된다(diced)". 현재, 2개의 가장 대중적인 다이싱 기법들은 스크라이빙(scribing) 및 소잉(sawing)이다. 스크라이빙에 있어서, 다이아몬드 팁형(tipped) 스크라이브가, 미리 형성된 스크라이브 라인들을 따라 기판 표면에 걸쳐 이동된다. 예컨대 롤러로 압력을 가할 시에, 기판은 스크라이브 라인들을 따라 분리된다. 소잉에 있어서, 다이아몬드 팁형 소우(saw)가 스트리트(street)들을 따라 기판을 커팅한다. 50-150 ㎛s(㎛) 두께의 벌크 실리콘 싱귤레이션(singulation)과 같은 얇은 기판 싱귤레이션에 있어서, 통상적인(conventional) 접근법들은 빈약한 프로세스 품질만을 산출하여 왔다. 얇은 기판들로부터 다이를 싱귤레이팅(singulating)하는 경우에 직면될 수 있는 난제들 중 몇몇은, 상이한 층들 사이의 박리(delamination) 또는 미세균열(microcrack) 형성, 무기 유전체 층들의 치핑(chipping), 엄격한 커프(kerf) 폭 제어의 유지, 또는 정밀한 어블레이션(ablation) 깊이 제어를 포함할 수 있다.
또한 플라즈마 다이싱이 고려되어 왔지만, 레지스트를 패터닝하기 위한 표준 리소그래피 동작이 구현 비용을 과중하게 만들 수 있다. 플라즈마 다이싱의 구현을 방해하는 것이 가능한 다른 제한은, 스트리트들을 따르는 다이싱에서 일반적으로 조우되는 금속들(예컨대, 구리)의 플라즈마 프로세싱이, 생산 문제들 또는 스루풋(throughput) 제한들을 생성할 수 있다는 것이다. 마지막으로, 플라즈마 다이싱 프로세스의 마스킹은, 특히, 기판의 상단 표면 토포그래피(topography) 및 두께, 플라즈마 에칭의 선택성(selectivity), 및 기판의 상단 표면 상에 존재하는 재료들에 따라 문제가 있을 수 있다.
본 발명의 실시예들은 레이저 스크라이빙과 플라즈마 에칭 양자 모두를 포함하는 하이브리드 다이싱 프로세스를 위해 반도체 기판들을 마스킹하는 방법들을 포함한다.
실시예에서, 복수의 IC들을 갖는 반도체 기판을 다이싱하는 방법은 반도체 기판 위에 마스크를 형성하는 단계를 포함하며, 그 마스크는 IC들을 덮고 보호하는 플라즈마 증착된 재료를 포함한다. IC들 사이의 기판의 구역들을 노출시키는 갭(gap)들 또는 트렌치(trench)들을 갖는 패터닝된 마스크를 제공하기 위해, 레이저 스크라이빙 프로세스로 스트리트에서의 마스크 두께의 적어도 일부가 패터닝된다. 그 후에, IC들을 칩들로 싱귤레이팅하기 위해, 패터닝된 마스크에서의 갭들을 통해 기판이 플라즈마 에칭된다.
다른 실시예에서, 반도체 기판을 다이싱하기 위한 시스템은, 동일한 플랫폼에 커플링된, 펨토초(femtosecond) 레이저 및 플라즈마 에칭 챔버를 포함한다. 플라즈마 에칭 챔버는 기판의 플라즈마 에칭과 폴리머릭(polymeric) 마스킹 재료의 인-시튜(in-situ) 증착 양자 모두를 위해 활용된다.
다른 실시예에서, 복수의 IC들을 갖는 기판을 다이싱하는 방법은 실리콘 기판의 전면(front side) 위에 수용성 마스크 층을 형성하는 단계를 포함한다. 수용성 마스크 층은 기판의 전면 상에 배치된 IC 표면들의 대부분을 덮고 보호한다. IC들은 폴리이미드(PI)와 같은 패시베이션 층에 의해 둘러싸인 범프(bump)들을 갖는 구리 범프형(bumped) 상단 표면을 포함한다. 패시베이션 및 범프들 아래의 표면하(subsurface) 얇은 필름들은 로우-k(low-k) 층간 유전체(ILD) 층 및 구리 인터커넥트(interconnect)의 층을 포함한다. IC들 사이의 실리콘 기판의 구역들을 노출시키기 위해, 펨토초 레이저 스크라이빙 프로세스로, 수용성 재료, 패시베이션 층, 및 표면하 얇은 필름들이 패터닝된다. 수용성 재료 두께는, 기판 에칭을 수행하기 위한 것인 에칭 챔버에서 인-시튜로 플라즈마 에칭하기 전에 플라즈마 증착된 폴리머릭 마스크 재료로 증대된다. IC들을 싱귤레이팅하기 위해, 딥 실리콘 플라즈마 에칭 프로세스(deep silicon plasma etch process)로 실리콘 기판이 관통 에칭된다. 그 후에, 수용성 층 및 인-시튜 증착된 폴리머릭 마스크 재료들은 물 또는 에칭 폴리머 잔여물의 제거에 적합한 다른 용매로 세척제거된다(washed off).
본 발명의 실시예들은 첨부 도면들의 도면들에서 제한이 아닌 예로서 예시된다.
도 1a는 본 발명의 실시예에 따른, 플라즈마 증착된 마스크 재료가 레이저 스크라이빙 전에 형성되는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
도 1b는 본 발명의 실시예에 따른, 플라즈마 증착된 마스크 재료가 레이저 스크라이빙 후에 형성되는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
도 1c는 본 발명의 실시예에 따른, 플라즈마 증착된 마스크 재료가 기판의 에칭과 함께 동적으로 형성되는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다.
도 2는 본 발명의 실시예에 따른, 엑스-시튜(ex-situ) 마스크로서 수용성 마스크 층을 적용하는 방법을 예시하는 흐름도이다.
도 3은 본 발명의 실시예에 따른, 웨이퍼 박형화 전에, 다이싱될 기판에 수용성 마스크 층을 적용하는 방법을 예시하는 흐름도이다.
도 4a는 본 발명의 실시예에 따른, 도 1a에 예시된 다이싱 방법의 동작(102)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
도 4b는 본 발명의 실시예에 따른, 도 1a에 예시된 다이싱 방법의 동작(103)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
도 4c는 본 발명의 실시예에 따른, 도 1a에 예시된 다이싱 방법의 동작(105)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
도 4d는 본 발명의 실시예에 따른, 도 1a에 예시된 다이싱 방법의 동작(107)에 대응하는, 복수의 IC들을 포함하는 반도체 기판의 단면도를 예시한다.
도 5a는 본 발명의 실시예들에 따른, 레이저 스크라이빙 전에, 수용성 마스크 위에 적용되는 플라즈마 증착된 폴리머 마스크의 단면도를 예시한다.
도 5b는 본 발명의 실시예들에 따른, 레이저 스크라이빙 후에, 수용성 마스크 위에 적용되는 플라즈마 증착된 폴리머 마스크의 단면도를 예시한다.
도 6은 본 발명의 실시예에 따른, 마스크 제거를 위한 통합된 웨트 스테이션을 갖는, 기판들의 레이저 및 플라즈마 다이싱을 위한 통합된 플랫폼 레이아웃의 블록도를 예시한다.
도 7은 본 발명의 실시예에 따른, 여기에서 설명된, 마스킹, 레이저 스크라이빙, 플라즈마 다이싱 방법들에서의 하나 또는 그 초과의 동작의 자동화된 수행을 제어하는 예시적인 컴퓨터 시스템의 블록도를 예시한다.
각각의 기판이 그 위에 복수의 IC들을 갖는 기판들을 다이싱하는 방법들이 설명된다. 다음의 설명에서, 본 발명의 예시적인 실시예들을 설명하기 위해, 펨토초 레이저 스크라이빙 및 딥 실리콘 플라즈마 에칭 조건들과 같은 다수의 특정 세부사항들이 설명된다. 그러나, 이들 특정 세부사항들 없이 본 발명의 실시예들이 실시될 수 있다는 것이 당업자에게는 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 공연히 불명료하게 하는 것을 피하기 위해, IC 제조, 기판 박형화, 테이핑 등과 같은 잘 알려진 양태들은 상세히 설명되지 않는다. 본 명세서 전반에 걸친 "실시예(an embodiment)"에 대한 언급은, 그 실시예와 관련하여 설명되는 특정한 피처(feature), 구조, 재료, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸친 다양한 개소들에서의 "실시예에서(in an embodiment)"라는 문구의 출현들이 반드시 본 발명의 동일한 실시예를 지칭하는 것은 아니다. 게다가, 하나 또는 그 초과의 실시예들에서 임의의 적합한 방식으로 특정한 피처들, 구조들, 재료들, 또는 특성들이 조합될 수 있다. 또한, 도면들에 도시된 다양한 예시적인 실시예들은 단지 예시적인 표현들일 뿐이고 반드시 실척대로 도시된 것이 아니라는 것이 이해될 것이다.
"커플링된(coupled)" 및 "연결된(connected)"이라는 용어들은, 이들의 파생어들과 함께, 컴포넌트들 사이의 구조적인 관계들을 설명하기 위해 여기에서 사용될 수 있다. 이들 용어들이 서로에 대한 동의어들로서 의도되지 않는다는 것이 이해되어야 한다. 더 정확히는, 특정한 실시예들에서, "연결된"은 2개 또는 그 초과의 엘리먼트들이 서로 직접적으로 물리 또는 전기 접촉하는 것을 나타내기 위해 사용될 수 있다. "커플링된"은, 2개 또는 그 초과의 엘리먼트들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 엘리먼트들이 존재하면서) 물리 또는 전기 접촉하는 것, 그리고/또는 2개 또는 그 초과의 엘리먼트들이 서로 협력 또는 상호작용하는 것(예컨대, 인과 관계에서와 같음)을 나타내기 위해 사용될 수 있다.
여기에서 사용되는 바와 같은 "위(over)", "아래(under)", "사이(between)", 및 "상(on)"이라는 용어들은 하나의 재료 층의 다른 재료 층들에 대한 상대적인 위치를 지칭한다. 따라서, 예컨대, 다른 층 위 또는 아래에 배치된 하나의 층이 다른 층과 직접적으로 접촉할 수 있거나, 또는 하나 또는 그 초과의 개재하는 층들을 가질 수 있다. 더욱이, 2개의 층들 사이에 배치된 하나의 층이 2개의 층들과 직접적으로 접촉할 수 있거나, 또는 하나 또는 그 초과의 개재하는 층들을 가질 수 있다. 반대로, 제 2 층 "상"의 제 1 층은 그 제 2 층과 접촉한다. 부가적으로, 하나의 층의 다른 층들에 대한 상대적인 위치는, 동작들이 기판의 절대적인 배향(orientation)을 고려하지 않고 기판에 관하여 수행된다고 상정하여 제공된다.
일반적으로, 플라즈마 증착된 재료 층을 포함하는 에칭 마스크로 구현되는, 다이 싱귤레이션을 위한 초기의 레이저 스크라이브 및 후속적인 플라즈마 에칭을 수반하는 하이브리드 기판 또는 기판 다이싱 프로세스가 여기에서 설명된다. 싱귤레이션을 위한 기판의 플라즈마 에칭 및 마스크 층의 플라즈마 증착이 동일한 플라즈마 챔버에 의해 수행되는/동일한 플라즈마 챔버 내에서 발생하는 특정 실시예들에 있어서, 마스크 층의 플라즈마 증착은 여기에서 "인-시튜(in-situ)"라고 지칭되는 한편, 플라즈마 에칭 챔버에 의해 형성되지 않는 마스크 재료들은 여기에서 "엑스-시튜(ex-situ)"라고 지칭된다. 레이저 스크라이브 프로세스는 패터닝되지 않은(즉, 블랭킷(blanket)) 마스크 층, 패시베이션 층, 및 표면하 얇은 필름 디바이스 층들의 적어도 부분적인 두께를 깨끗하게(cleanly) 제거하기 위해 사용될 수 있다. 그 후에, 기판의 노출 또는 부분적인 어블레이션 시에, 레이저 에칭 프로세스가 종료될 수 있다. 그 후에, 칩들의 다이싱 또는 싱귤레이션을 위하여, 기판의 벌크를 통해, 예컨대 벌크 단결정질 실리콘을 통해 에칭하기 위해, 하이브리드 다이싱 프로세스의 플라즈마 에칭 부분이 채용될 수 있다.
본 발명의 실시예에 따르면, 펨토초 레이저 스크라이빙과 플라즈마 에칭의 조합이 반도체 기판을 개별화된 또는 싱귤레이팅된 IC들로 다이싱하기 위해 사용된다. 일 실시예에서, 펨토초 레이저 스크라이빙은, 본질적으로, 그렇지 않다면 완전히, 비평형(non-equilibrium) 프로세스이다. 예컨대, 펨토초 기반 레이저 스크라이빙은 무시가능한 열적 손상 구역으로 국한될 수 있다. 실시예에서, 레이저 스크라이빙은 울트라 로우-k 필름들(즉, 3.0 아래의 유전 상수를 가짐)을 갖는 IC들을 싱귤레이팅하기 위해 사용된다. 일 실시예에서, 레이저를 이용하는 직접적인 라이팅(writing)은 리소그래피 패터닝 동작을 제거하여, 마스킹 재료가 비-감광성이 되게, 그리고 매우 적은 비용으로 구현되는 플라즈마 에칭 기반 다이싱 프로세싱이 기판을 분할하게 허용한다. 일 실시예에서, 스루 실리콘 비아(through silicon via; TSV)-타입 에칭이 플라즈마 에칭 챔버에서 다이싱 프로세스를 완료하기 위해 사용되며, 그 TSV-타입 에칭은 에칭 마스크로서 IC들의 상측에 플라즈마 증착된 것과 실질적으로 동일한 재료를 트렌치의 측벽들 상에 증착한다.
도 1a는 본 발명의 실시예에 따른, 플라즈마 증착된 마스크 재료가 레이저 스크라이빙 전에 형성되는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법을 예시하는 흐름도이다. 도 4a 내지 도 4d는 본 발명의 실시예에 따른, 방법(100)에서의 동작들에 대응하는, 제 1 및 제 2 IC들(425, 426)을 포함하는 기판(406)의 단면도들을 예시한다.
방법(100)은 IC들이 위에 형성된 기판의 수용과 함께 시작된다. 도 4a를 참조하면, 기판(406)은 그 위에 형성되는 얇은 필름 디바이스 층들의 제조 프로세스를 견디는데 적합한 임의의 재료로 구성된다. 예컨대, 일 실시예에서, 기판(406)은 단결정질 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은(그러나, 이에 제한되지 않는) Ⅳ 족-계 재료이다. 다른 실시예에서, 기판(406)은, 예컨대 발광 다이오드들(LEDs)의 제조에서 사용되는 Ⅲ-Ⅴ 재료 기판과 같이 Ⅲ-Ⅴ 재료이다. 디바이스 제조 동안에, 기판(406)은 전형적으로 두께가 600 ㎛-800 ㎛이지만, 도 4a에 예시된 바와 같이, 50 ㎛ 내지 100 ㎛로 박형화되었고, 그 박형화된 기판은 지금은, 다이 부착 필름(DAF)(408)으로 기판의 배면에 접착되고 프레임(미도시)에 걸쳐 신장된 배킹 테이프(backing tape)(410)와 같은 캐리어(411)에 의해 지지되어 있다.
실시예들에서, 제 1 및 제 2 IC들(425, 426)은, 실리콘 기판(406)에 제조되고 유전체 스택에 매립된(encased) 상보적 금속-산화물-반도체(CMOS) 트랜지스터들 또는 메모리 디바이스들을 포함한다. 복수의 금속 인터커넥트들이 디바이스들 또는 트랜지스터들 위에 그리고 둘러싸는 유전체 층들에 형성될 수 있고, IC들(425, 426)을 형성하기 위하여 디바이스들 또는 트랜지스터들을 전기적으로 커플링시키기 위해 사용될 수 있다. 스트리트(427)를 형성하는 재료들은 IC들(425, 426)을 형성하기 위해 사용되는 재료들과 동일할 수 있거나 또는 유사할 수 있다. 예컨대, 스트리트(427)는 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 얇은 필름 층들을 포함할 수 있다. 일 실시예에서, 스트리트(427)는 IC들(425, 426)과 유사한 테스트 디바이스를 포함한다. 스트리트(427)의 폭은 10 ㎛ 내지 100 ㎛일 수 있다.
동작(102)에서, IC들(425, 426) 사이의 개재하는 스트리트(427)와 IC들(425, 426) 양자 모두를 덮는, 플라즈마 증착된 층을 포함하는 마스크(402)가 기판(406) 위에 형성된다. 실시예에서, 마스크(402)를 형성하는 것은 기판 위에 폴리머를 플라즈마 증착하는 것을 포함한다. 플라즈마 에칭이 복수의 연속적인 에칭 및 증착 사이클들을 갖는 딥 트렌치 에칭 프로세스가 되는 특정 인-시튜 실시예들에 있어서, 에칭 동작(105) 동안의 각각의 증착 사이클은 마스킹 동작(102) 동안에 형성되는 것과 실질적으로 동일한 폴리머의 부가적인 양을 증착한다. 그러나, 전형적인 딥 트렌치 에칭 프로세스가 리소그래피적으로(lithographically) 정의된 포토레지스트 마스크로 수행되고 에칭 동안에 비-수직한(예컨대, 수평한) 표면들 상에 폴리머를 동적으로 축적하지 않는 반면에, 동작(102)에서의 플라즈마 증착은 포토레지스트 마스크를 대체하기 위한 것이고, 따라서, IC들(425, 426)의 수평한 표면들(예컨대, 상단 표면들) 위에 폴리머 보호 층을 축적하기 위해 기판 에칭의 개시 전에 충분한 지속기간 동안 수행된다.
실시예에 따르면, 마스크(402)는 동작(102)에서 형성된 플라즈마 증착된 폴리머 층으로만 구성되거나, 또는 도 4a에서 파선에 의해 예시된 바와 같이, 마스크(402)는 다수의 별개의 재료 층들(402A 및 402B)을 포함하며, 그 다수의 별개의 재료 층들(402A 및 402B) 중 적어도 하나는 동작(102)에서 형성된 플라즈마 증착된 폴리머 층인 한편, 다른 것은 동작(101)(도 1a)에서 형성된 엑스-시튜 마스크 재료이다. 그러한 다층화된 실시예들에 있어서, 플라즈마 증착된 폴리머 층은 IC들(425, 426)의 상단 표면과 접촉할 수 있거나(즉, 증착된 폴리머 층은 402A), 또는 아래놓인 마스크 재료 위에 배치될 수 있다(즉, 증착된 폴리머 층은 402B). 다른 더 통상적인 마스킹 재료들, 예컨대 포토레지스트, 무기 유전체 하드마스크들, 예컨대 실리콘 이산화물, 또는 실세스퀴옥산들(silsesquioxanes)과 달리, 플라즈마 증착된 폴리머를 포함하는 마스크는, 종종 폴리이미드(PI)인 아래놓인 패시베이션 층 및/또는 종종 구리인 범프들을 손상시키지 않고 용이하게 제거될 수 있다. 따라서, 마스크(402)는, 플라즈마 에칭 프로세스를 견뎌내어(마스크(402)가 거의 다 소모되지만), 심지어, 기판 에칭 플라즈마에 노출되는 경우에 손상, 산화, 또는 그렇지 않으면 오염될 수 있는 구리 범프들을 보호하기에 충분한 두께로 이루어져야 한다.
방법(100)이 엑스-시튜 마스크 형성 동작(101)을 포함하는 일 다층화된 마스크 실시예에서, 마스크(402)는 IC들(425, 426) 위에 배치된 수용성 재료를 포함한다. 그러한 실시예들에 있어서, 수용성 재료는, 동작(102)에서 형성되는 플라즈마 증착된 폴리머 층 아래 또는 위에 배치되기 위해, 각각, 폴리머릭 재료의 플라즈마 증착 전에 또는 후에 적용될 수 있다. 따라서, 도 4a를 참조하면, 제 1 실시예에서, 마스크 층(402A)은 수용성 재료인 한편, 마스크 층(402B)은 인-시튜 플라즈마 증착된 폴리머릭 마스크 재료이다. 그러한 실시예들에 있어서, 수용성 층의 존재는, 마스크 제거 프로세스를 보조할 수 있고 그리고/또는 후속적인 레이저 스크라이빙 동안에 IC들(425, 426)의 상단 표면의 보호를 제공할 수 있다. 제 2 실시예에서, 마스크 층(402A)은 인-시튜 플라즈마 증착된 폴리머릭 마스크 재료인 한편, 마스크 층(402A)은 수용성 재료이다.
실시예에서, 재료의 온도가 상승될 후속적인 플라즈마 에칭 프로세스 동안에 과도한 가교(crosslinking)를 피하기 위해, 수용성 마스크 층은, 적어도 60 ℃에 대해 열적으로 안정적이고, 바람직하게는 100 ℃에서 안정적이며, 이상적으로는 120 ℃에 대해 안정적이다. 일반적으로, 과도한 가교는 재료의 용해성(solubility)에 악영향을 미쳐서, 에칭-후 제거를 더 어렵게 한다. 실시예에 따라, 수용성 층이 습식 적용될 수 있거나, 또는 드라이 필름 적층물로서 적용될 수 있다. 어느 모드의 적용에 있어서도, 예시적인 재료들은, 폴리(비닐 알코올), 폴리(아크릴산), 폴리(메타크릴산), 폴리(아크릴아미드), 또는 폴리(에틸렌 산화물) 중 적어도 하나를 포함하며, 다수의 다른 수용성 재료들이 또한 용이하게 이용가능하다. 적층을 위한 드라이 필름들은 수용성 재료만을 포함할 수 있거나, 또는, 또한 수용성일 수 있거나 그렇지 않을 수 있는 접착성 층을 더 포함할 수 있다. 특정한 실시예에서, 드라이 필름은, UV 노출 시에 감소되는 접착성 본딩 세기를 갖는 UV 감응성 접착성 층을 포함한다. 그러한 UV 노출은 후속적인 플라즈마 스트리트 에칭 동안에 발생할 수 있다.
도 2는 본 발명의 실시예에 따른, 동작(101)에서 수행되는, 다이싱될 기판 상에 수용성 엑스-시튜 마스크 층을 스핀 코팅하기 위한 방법(200)을 예시하는 흐름도이다. 방법(200)은, 기판이 스핀 코트 시스템 상에 로딩되거나, 또는 통합된 플랫폼의 스핀 코트 모듈 내로 이송되면서 시작된다. 동작(204)에서, 수용성 폴리머의 수용액이 기판(406) 위에서 스피닝된다. 본 발명에 있어서, 수용액의 설계는 최대 필름 두께로 제약되고, 열적 안정성이 고려사항이다. 스트리트에서, 마스크(402) 그리고 특히 수용성 층의 최대 두께는 어블레이션에 의해 마스킹을 통해 패터닝하는 레이저의 능력에 의해 제한된다. 마스크(402)는 어블레이션에 의해 스트리트 패턴이 형성되지 않을 스트리트(427)의 에지들 및/또는 IC들(425, 426) 위에서 훨씬 더 두꺼울 수 있다.
도 5a는 본 발명의 실시예들에 따른, 스트리트(427) 및 IC(426)의 상단 표면과 접촉하는 수용성 마스크 층(402A) 위에 적용된 플라즈마 증착된 폴리머 마스크 층(402B)의 확대된 단면도(500)를 예시한다. 도 5a에 도시된 바와 같이, 기판(406)은, DAF(408)(도 4a)와 인터페이스(interface)하는 저부 표면(502) 반대편에 있는 상단 표면(503)을 가지며, 그 상단 표면(503) 상에는 얇은 필름 디바이스 층들이 배치된다. 일반적으로, 얇은 필름 디바이스 층 재료들은 유기 재료들(예컨대, 폴리머들), 금속들, 또는 무기 유전체들, 예컨대 실리콘 이산화물 및 실리콘 질화물을 포함할 수 있다(그러나, 이에 제한되지 않는다). 도 5에 예시된 예시적인 얇은 필름 디바이스 층들은, 실리콘 이산화물 층(504), 실리콘 질화물 층(505), 구리 인터커넥트 층들(508)과, 이들 사이에 배치된 탄소 도핑된 산화물(CDO)과 같은 로우-k(예컨대, 3.5 미만) 또는 울트라 로우-k(예컨대, 3.0 미만) 층간 유전체 층들(ILD)을 포함한다. IC(426)의 상단 표면은, 전형적으로 폴리이미드(PI) 또는 유사한 폴리머인 패시베이션 층(511)에 의해 둘러싸인 전형적으로 구리인 범프(512)를 포함한다. 따라서, 범프(512) 및 패시베이션 층(511)이 IC의 상단 표면을 형성하며, 얇은 필름 디바이스 층들은 표면하 IC 층들을 형성한다. 범프(512)는 패시베이션 층(511)의 상단 표면으로부터 범프 높이(HB) 만큼 연장되며, 범프 높이(HB)는 예시적인 실시예들에서 10 ㎛ 내지 50 ㎛의 범위를 갖는다.
스트리트에서의 마스크(402)의 최대 두께(Tmax)는 일반적으로, 레이저 파장과 연관된 광학 변환 효율 및 레이저 전력과 상관된다. Tmax가 스트리트(427)와 연관되기 때문에, 원하는 Tmax를 달성하도록, 스트리트 피처 토포그래피, 스트리트 폭, 및 수용성 층을 적용하는 방법이 설계될 수 있다. 특정한 실시예들에서, 마스크(402)는 30 ㎛ 미만 그리고 유리하게는 20 ㎛ 미만인 스트리트 두께 Tmax를 가지며, 더 두꺼운 에칭 마스크는 다수의 레이저 통과들(passes)을 요구한다.
마스크(402)의 최소 두께는 후속적인 플라즈마 에칭(예컨대, 도 1에서의 동작(105))에 의해 달성되는 선택성과 상관된다. 스핀 코팅 동작(204)에 대한 스핀 및 디스펜스 파라미터들은, 스트리트에서의 Tmax가 20 ㎛ 아래로 유지되는 한편 (실시예에서, 적어도 50 ㎛의 HB를 갖는) 범프의 상단 표면이 수용성 마스크 재료 층에 대한 에칭 선택성과 상관되는 최소 마스크 두께(Tmin)로 덮이는 작은 프로세스 윈도우만을 가질 수 있다. 예컨대, 폴리(비닐 알코올)(PVA)은, 대략 1:20 (PVA:실리콘)의 에칭 레이트 선택성에 대하여, 여기 다른 곳에서 설명되는 예시적인 실리콘 플라즈마 에칭 프로세스들에 대해 1 ㎛/min 내지 1.5 ㎛/min의 에칭 레이트를 제공하는 것으로 발견되었다. 따라서, IC의 상단 범프 표면 위의 최소 두께(예컨대, 도 5에서의 Tmin)는 레이저 스크라이브 깊이(DL) 및 기판의 두께(TSub) 양자 모두와 상관되는 플라즈마 에칭 깊이(DE)에 의해 결정될 수 있다. 예컨대, DE가 적어도 50 ㎛인 예시적인 실시예에서, 적어도 100 ㎛의 DE에 대한 충분한 마진(margin)을 제공하기 위해, Tmin이 적어도 3 ㎛이고, 유리하게는 적어도 6 ㎛일 것이다. 그러한 TMIN 값들은 TMAX 제약과 일치하지 않을 수 있다.
TMAX 아래의 두께로의 수용성 층의 스핀 코팅(도 2, 동작(204))이, 후속적인 플라즈마 에칭의 완전한 지속기간을 통해 범프(512)를 보호하기에 불충분한 Tmin 마스크 두께를 구리 범프(512)의 상단 표면에 남기는(또는, 도 5a에 예시되는 바와 같이, 심지어, 범프(512)를 전혀 덮지 못하는) 실시예들에 있어서, 인-시튜 플라즈마 증착된 폴리머 마스크 층(402B)은, 범프(512)를 보호하는데 필요한 Tmin을 달성하기에 충분한 두께로 증착된다.
스핀 코팅 방법(200)을 계속하면, 동작(208)에서, 예컨대 핫 플레이트 상에서 수용액이 건조된다. 건조 온도 및 시간은 후속적인 마스크 제거를 어렵게 할 수 있는 과도한 가교를 피하도록 선택되어야 한다. 예시적인 건조 온도들은 재료에 따라 60 ℃ 내지 150 ℃의 범위를 갖는다. 예컨대, PVA는 60 ℃에서 용해가능하게 유지되지만, 온도가 범위의 150 ℃ 제한에 접근함에 따라 더 용해가능하지 않게 된다는 것이 발견되었다. 스핀 코팅 방법(200)을 완료하면서, 기판은 제 2 마스크 재료의 인-시튜 플라즈마 증착을 위한 플라즈마 에칭 챔버로 또는 레이저 스크라이브 모듈로 진공 내에서 이송 또는 언로딩된다(각각, 도 1a에 예시된 방법(100) 또는 도 1b에 예시된 방법(150)으로 돌아간다). 수용성 층이 흡습성인 특정한 실시예들에서, 기판의 에칭 동안의 마스크 박리를 피하기 위해, 진공-내 이송이 특히 유리하다.
도 1a로 돌아가면, 마스크(402)가 플라즈마 증착된 재료만을 포함할 것이거나(동작(101) 생략), 또는 제 2 마스크 재료(예컨대, 동작(101)에서 형성된 수용성 재료 층)를 포함할 것인 실시예들에 있어서, 폴리머릭 재료의 플라즈마 증착이 당업계에 알려져 있는 방식으로 진행될 수 있다. 일 인-시튜 증착 실시예에 있어서, 동작(102)에서의 플라즈마 증착 프로세스는, 후속적인 기판 에칭 프로세스 동안에 활용되는 증착 사이클 동안에 채용되는 것들과 실질적으로 동일한 소스 가스들 및 플라즈마 조건들로 진행된다. 예시적인 소스 가스들은 기판 표면들 위에 CxFy 폴리머를 증착하기 위해, 플루오로카본들, 예컨대 C4F8 및 C4F6를 포함한다(그러나, 이에 제한되지 않는다). 대안적으로, 소스 가스는 기판 표면들 위에 CxHyFz 폴리머를 증착하기 위해, x 및 y가 변화하고 예시적인 실시예에서 CH2F2인 불화계 탄화수소(fluorinated hydrocarbon)(CHxFy)일 수 있다. 프로세스 압력 및 플라즈마 전력 양자 모두는, 소스 가스에 따른 설계 선택의 문제로서 변화할 수 있으며, 더 높은 압력들은 증착 레이트들을 증가시킨다. 예시적인 프로세스 압력들은 20 mTorr 내지 200 mTorr의 범위를 갖는다. 플라즈마 전력은 2 ㎾ 내지 6 ㎾의 소스(상단) 전력의 범위를 가질 수 있으며, 전형적으로 바이어스(저부) 전력은 인가되지 않는다.
에칭 챔버 내에서 폴리머 증착이 수행되기 때문에, 기판 온도 그리고 더 구체적으로는 기판 상에 배치된 임의의 수용성 층이 수용성 재료의 수용성을 유지하기에 충분히 낮은 온도들로 유지될 수 있다. 예시적인 실시예에서, 플라즈마 증착 프로세스의 지속기간 전반에 걸쳐 수용성 마스크 재료 층을 100 ℃ 아래의, 그리고 바람직하게는 70 ℃ 내지 80 ℃의 온도로 유지하기 위해, -10 ℃ 내지 -15 ℃로 칠링된(chilled) 정전 척(ESC)을 통해, 동작(102)에서의 폴리머의 플라즈마 증착 동안에 냉각력이 가해진다.
일반적으로, 플라즈마 증착된 폴리머는 1:20 내지 1:30(폴리머:기판)의 에칭 선택성을 제공할 것이다. 비교하면, 예컨대 포토레지스트로 유사한 내에칭성을 달성하기 위해, 150 ℃ 위의 온도에서의 하드 베이크가 필요할 수 있고, 그러한 높은 베이크 온도는 IC들(425, 426)과 접촉하는(예컨대, 과도한 가교를 야기하는) 수용성 층을 채용하는 실시예들에 대해 불리할 것이다. 따라서, IC의 상단 범프 표면 위의 최소 두께(예컨대, 도 5에서의 Tmin)는 레이저 스크라이브 깊이(DL) 및 기판의 두께(TSub) 양자 모두와 상관되는 플라즈마 에칭 깊이(DE)에 의해 결정될 수 있다. DE가 적어도 50 ㎛인 예시적인 실시예에서, 적어도 100 ㎛의 DE에 대한 충분한 마진을 제공하기 위해, Tmin이 적어도 2 ㎛이고, 유리하게는 적어도 4 ㎛이다. 수행될 플라즈마 에칭의 지속기간(즉, 에칭 깊이 DE)에 따라, 마스킹 폴리머는 10 ㎛ 또는 그 초과의 두께(Tmin)로 플라즈마 증착될 수 있다. 이상적으로, 플라즈마 증착된 폴리머의 두께는, 에칭-후 마스크 제거를 단순화하기 위해, 후속적인 기판 에칭 프로세스 동안에 플라즈마 증착된 폴리머의 두께가 거의 완전히 소모되도록 하는 정도이다.
방법(100)에 있어서, 스트리트(427) 위에 배치된 마스크(402)(예컨대, 수용성 층(402A) 및 플라즈마 증착된 층(402B))의 부분들을 어블레이팅함으로써 스크라이브 라인들의 직접적인 라이팅을 수행하기 위해 레이저 스크라이브를 이용하는 레이저 스크라이빙 동작(103) 전에는, 플라즈마 증착된 층을 포함하는 마스크(402)가 패터닝되지 않는다. 방법(100)의 동작(103) 및 대응하는 도 4b에서, 레이저 스크라이빙 프로세스로 어블레이션에 의해 마스크(402)가 패터닝되어, 표면하 얇은 필름 디바이스 층들로 연장되고 IC들(425, 426) 사이의 기판(406)의 구역들을 노출시키는 트렌치들(412)이 형성된다. 따라서, 레이저 스크라이빙 프로세스는 IC들(425, 426) 사이에 원래 형성된 스트리트들(427)의 얇은 필름 재료를 어블레이팅하기 위해 사용된다. 본 발명의 실시예에 따르면, 레이저 기반 스크라이빙 프로세스로 마스크(402)를 패터닝하는 것은, 도 4b에 도시된 바와 같이, IC들(425, 426) 사이의 기판(406)의 구역들 내측으로 부분적으로만 트렌치들(414)을 형성하는 것을 포함한다.
도 5에 예시된 예시적인 실시예에서, 표면하 얇은 필름 디바이스 층들과 패시베이션 층(511)의 두께(TF), 및 플라즈마 증착된 폴리머 마스크 재료와 마스크(402)(예컨대, 수용성 층)의 부분으로서 포함된 임의의 부가적인 재료 층의 두께(Tmax)에 따라, 레이저 스크라이빙 깊이(DL)는 대략, 깊이가 5 ㎛ 내지 50 ㎛의 범위 내에, 유리하게는 깊이가 10 ㎛ 내지 20 ㎛의 범위 내에 있다.
실시예에서, 마스크(402)는 펨토초 범위(즉, 10-15 초)에서의 펄스 폭(지속기간)을 갖는 레이저로 페터닝되며, 그 레이저는 여기에서 펨토초 레이저라고 지칭된다. 펄스 폭과 같은 레이저 파라미터들의 선택은, 깨끗한 레이저 스크라이브 커팅들을 달성하기 위해 치핑, 미세균열들, 및 박리를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 전개하는데 중요할 수 있다. 펨토초 범위에서의 레이저 펄스 폭은 유리하게, 더 긴 펄스 폭들(예컨대, 피코초 또는 나노초)에 관한 열 손상 문제들을 완화시킨다. 이론에 의해 구속되지 않지만, 현재 이해되는 바와 같이, 펨토초 에너지 소스는 피코초 소스들에 대해 존재하는 낮은 에너지 리커플링(recoupling) 메커니즘들을 피하고, 나노초 소스가 제공하는 것보다 더 큰 열적 비평형을 제공한다. 나노초 또는 피코초 레이저 소스들의 경우에, 스트리트(427)에 존재하는 다양한 얇은 필름 디바이스 층 재료들은 광학 흡수 및 어블레이션 메커니즘들에 관하여 상당히 상이하게 거동한다. 예컨대, 실리콘 이산화물과 같은 유전체 층들은 본질적으로, 정상적인(normal) 조건들 하에서 모든 상업적으로 이용가능한 레이저 파장들에 대해 투명하다. 반대로, 금속들, 유기물들(예컨대, 로우-k 재료들), 및 실리콘은, 특히 나노초 기반 또는 피코초 기반 레이저 조사(irradiation)에서, 광자들을 매우 쉽게 커플링시킬 수 있다. 비-최적의 레이저 파라미터들이 선택되는 경우에, 무기 유전체, 유기 유전체, 반도체, 또는 금속 중 2개 또는 그 초과를 수반하는 스택된 구조들에서, 스트리트(427)의 레이저 조사는 불리하게 박리를 야기할 수 있다. 예컨대, 측정가능한 정도의 흡수 없이 높은 밴드갭 에너지 유전체들(예컨대, 대략 9 eV 밴드갭을 갖는 실리콘 이산화물)을 관통하는 레이저는 아래놓인 금속 또는 실리콘 층에서 흡수될 수 있어서, 금속 또는 실리콘 층들의 상당한 기화(vaporization)가 야기될 수 있다. 기화는 심각한 층간 박리 및 미세균열을 야기할 가능성이 있는 높은 압력들을 생성할 수 있다. 펨토초 기반 레이저 조사 프로세스들은 그러한 재료 스택들의 그러한 미세균열 또는 박리를 피하거나 또는 완화시키는 것으로 입증되었다.
펨토초 레이저 기반 프로세스에 대한 파라미터들은, 무기 및 유기 유전체들, 금속들, 및 반도체들에 대해 실질적으로 동일한 어블레이션 특성들을 갖도록 선택될 수 있다. 예컨대, 실리콘 이산화물의 흡수성(absorptivity)/흡수율(absorptance)은 비선형이고, 유기 유전체들, 반도체들, 및 금속들의 흡수성/흡수율과 더 비슷하게 될 수 있다. 일 실시예에서, 유기 유전체, 반도체, 또는 금속 중 하나 또는 그 초과 및 실리콘 이산화물 층을 포함하는 얇은 필름 층들의 스택을 어블레이팅하기 위해, 높은 강도 및 짧은 펄스 폭의 펨토초 기반 레이저 프로세스가 사용된다. 본 발명의 실시예에 따르면, 적합한 펨토초 기반 레이저 프로세스들은, 일반적으로 다양한 재료들에서 비선형 상호작용들을 야기하는 높은 피크 강도(방사조도)를 특징으로 한다. 일 그러한 실시예에서, 펨토초 레이저 소스들은, 대략 50 펨토초 내지 500 펨토초의 범위에서의, 그러나 바람직하게는 100 펨토초 내지 400 펨토초의 범위에서의 펄스 폭을 갖는다.
특정 실시예들에서, 레이저 방출은, 넓은 또는 좁은 밴드의 광학 방출 스펙트럼에 대해, 가시 스펙트럼, 자외선(UV), 및/또는 적외선(IR) 스펙트럼들의 임의의 조합을 포괄한다. 펨토초 레이저 어블레이션에 있어서도, 특정 파장들이 다른 파장들보다 더 우수한 성능을 제공할 수 있다. 예컨대, 일 실시예에서, UV 범위에서의 또는 UV 범위에 더 근접한 파장을 갖는 펨토초 기반 레이저 프로세스가 IR 범위에서의 또는 IR 범위에 더 근접한 파장을 갖는 펨토초 기반 레이저 프로세스보다 더 깨끗한 어블레이션 프로세스를 제공한다. 특정 실시예에서, 반도체 기판 또는 기판 스크라이빙에 적합한 펨토초 레이저는, 대략 1570 내지 200 나노미터의, 그러나 바람직하게는 540 나노미터 내지 250 나노미터의 범위에서의 파장을 갖는 레이저에 기초한다. 특정한 실시예에서, 펄스 폭들은 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 레이저에 대해 500 펨토초와 동등하거나 또는 그 미만이다. 그러나, 대안적인 실시예에서, 듀얼 레이저 파장들(예컨대, IR 레이저와 UV 레이저의 조합)이 사용된다.
일 실시예에서, 레이저 및 연관된 광학 경로는, 대략 3 ㎛ 내지 15 ㎛의 범위에서의, 그러나 유리하게는 5 ㎛ 내지 10 ㎛의 범위에서의 작업 표면에서의 포컬 스폿(focal spot)을 제공한다. 작업 표면에서의 공간적인 빔 프로파일은 단일 모드(가우시안)일 수 있거나 또는 빔 성형된 톱-해트(top-hat) 프로파일을 가질 수 있다. 실시예에서, 레이저 소스는, 대략 200 ㎑ 내지 10 ㎒의 범위에서의, 그러나 바람직하게는 대략 500 ㎑ 내지 5 ㎒의 범위에서의 펄스 반복 레이트를 갖는다. 실시예에서, 레이저 소스는, 대략 0.5 μJ 내지 100 μJ의 범위에서의, 그러나 바람직하게는 대략 1 μJ 내지 5 μJ의 범위에서의 작업 표면에서의 펄스 에너지를 전달한다. 실시예에서, 레이저 스크라이빙 프로세스는, 대략 300 ㎜/sec 내지 5 m/sec의 범위에서의, 그러나 바람직하게는 대략 600 ㎜/sec 내지 2 m/sec의 범위에서의 속력으로 작업 피스 표면을 따라 진행한다.
스크라이빙 프로세스는 단일의 통과만으로 또는 다수의 통과들로 진행될 수 있지만, 2회의 통과들을 초과하지 않는 것이 유리하다. 레이저는 주어진 펄스 반복 레이트로 단일의 펄스들의 트레인(train)으로 또는 펄스 버스트(burst)들의 트레인으로 가해질 수 있다. 실시예에서, 생성된 레이저 빔의 커프 폭은, 디바이스/실리콘 인터페이스에서 측정하여, 실리콘 기판 스크라이빙/다이싱에서 바람직하게는 대략 6 ㎛ 내지 10 ㎛의 범위에 있지만, 대략 2 ㎛ 내지 15 ㎛의 범위에 있다.
도 1 및 도 4c를 진행하면, 동작(105)에서, IC들(426)을 싱귤레이팅하기 위하여, 마스크(402)에서의 트렌치들(412)을 통해 에칭하기 위해, 기판(406)이 플라즈마(416)에 노출된다. 예시적인 인-시튜 마스크 증착 실시예에서, 플라즈마 마스크 증착 동작(102)을 수행하였던 것과 동일한 챔버에서 기판이 에칭된다. 본 발명의 실시예에 따르면, 동작(105)에서 기판(406)을 에칭하는 것은, 도 4c에 도시된 바와 같이, 궁극적으로 기판(406)을 완전히 통하여 에칭하기 위해, 펨토초 기반 레이저 스크라이빙 프로세스로 형성된 트렌치들(412)을 에칭하는 것을 포함한다.
일 실시예에서, 에칭 동작(105)은 스루 비아 에칭 프로세스를 수반한다. 예컨대, 특정 실시예에서, 기판(406)의 재료의 에칭 레이트는 분당 25 ㎛보다 더 크다. 높은 전력들에서 동작하는 고밀도 플라즈마 소스가 플라즈마 에칭 동작(105)에 대해 사용될 수 있다. 예시적인 전력들은 3 ㎾ 내지 6 ㎾, 또는 그 초과의 범위를 갖는다.
예시적인 실시예에서, 본질적으로 정밀한 프로파일 제어 및 사실상 스캘럽(scallop)이 없는 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40 %보다 더 큰 에칭 레이트로 단결정질 실리콘 기판 또는 기판(406)을 에칭하기 위해, 딥 실리콘 에칭(즉, 예컨대 스루 실리콘 비아(TSV) 에칭)이 사용된다. 플라즈마 에칭 프로세스의 지속기간 전반에 걸쳐 수용성 마스크 재료 층을 100 ℃ 아래의, 그리고 바람직하게는 70 ℃ 내지 80 ℃의 온도로 유지하기 위해, -10 ℃ 내지 -15 ℃로 칠링된(chilled) 정전 척(ESC)을 통해 냉각력을 가하는 것을 통하여, 마스크(402)에 존재하는 임의의 수용성 재료 층에 대한 높은 전력의 영향들이 제어된다. 그러한 온도들에서, 수용성이 유리하게 유지된다.
특정 실시예에서, 플라즈마 에칭 동작(105)은 추가로, 복수의 에칭 사이클들이 시간에 걸쳐 인터리빙된(interleaved) 복수의 보호 폴리머 증착 사이클들을 수반한다. 증착 시간 대 에칭 시간 비율은 전형적으로 1:1 내지 1:1.4이다. 예컨대, 에칭 프로세스는 250 ㎳ - 750 ㎳의 지속기간을 갖는 증착 사이클, 및 250 ㎳ - 750 ㎳의 에칭 사이클을 가질 수 있다. 도 4c에 예시된 바와 같이, 그러한 증착 대 에칭 시간 비율의 경우에, 동작(102)에서 수평한 표면들 상에 증착된 폴리머 마스크 재료가 기판 에칭 동작(105) 동안에 소모 또는 부식되면서, 트렌치 측벽들과 같은 수직한 표면들 상에만 폴리머가 축적될 것이다. 증착 및 에칭 사이클들 사이에, 예컨대 예시적인 실리콘 에칭 실시예에 대해 SF6를 채용하는 에칭 프로세스 케미스트리(chemistry)가 C4F6 또는 C4F8와 같은(그러나, 이에 제한되지 않는) 중합(polymerizing) 플루오로카본(CxFy) 가스 또는 불화계 탄화수소(x > 1인 CHxFy)를 채용하는 증착 프로세스 케미스트리와 교번된다. 일 그러한 실시예에서, 동일한 중합 가스 케미스트리가 마스킹 동작(102)에 대한 것과 동일하다. 예컨대, 도 4c에 예시된 바와 같이, 동작(102)에서 IC 위의 상단 수평 표면들 상에 폴리머 마스크 층(402B)이 형성된 경우에, 에칭 동작(105)은 에칭된 트렌치의 측벽들 상에 동일한 폴리머 마스크 층(402B)을 형성하고, 또한, 폴리머 마스크 층(402B)(도 4a에서보다 더 얇은 것으로 예시됨)을 에칭한다. 당업계에 알려져 있는 바와 같이, 프로세스 압력들이 추가로 에칭 및 증착 사이클들 사이에서 교번될 수 있어서, 특정한 사이클에서 각각을 조력할 수 있다.
동작(107)에서, 방법(300)은 인-시튜 증착된 층을 포함하는 마스크(402)의 제거와 함께 종료된다. 실시예에서, 수용성 마스크 층은, 물로, 예컨대 탈이온수의 가압된 분사로, 또는 분위기(ambient) 또는 가열된 워터 배스(water bath) 내의 침수(submergence)를 통해 세척제거된다. 대안적인 실시예들에서, 마스크(402)는 에칭 폴리머 제거에 대해 효과적인 것으로 당업계에 알려져 있는 수용매 용액들로 세척제거될 수 있다. 도 4d에서 추가로 예시된 바와 같이, 플라즈마 싱귤레이션 동작(105) 또는 동작(107)에서의 마스크 제거 프로세스는 다이 부착 필름(908)을 추가로 패터닝할 수 있어서, 배킹 테이프(910)의 상단 부분을 노출시킬 수 있다.
도 1b는 본 발명의 실시예에 따른, 레이저 스크라이빙 동작(103) 후에 동작(102)에서 플라즈마 증착된 마스크 재료가 형성되는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법(150)을 예시하는 흐름도이다. 도 5b는 본 발명의 실시예들에 따른, 레이저 스크라이빙 후에 수용성 마스크 위에 적용되는 플라즈마 증착된 폴리머 마스크의 단면도(550)를 예시한다. 방법(150)을 구현하는 실시예들에 있어서, 엑스-시튜 마스크 재료 층(예컨대, 도 5b에서의 층(402A))은, 오염 보호 층으로서, 그리고, 또한, 기판을 노출시키는 레이저 스크라이빙된 트렌치의 저부 표면과 IC의 상단 표면 사이에 플라즈마 증착된 폴리머의 두께에서의 상당한 차이가 존재하도록 충분히 높은 애스펙트(AR)의 어블레이팅된 트렌치에 대한 기반으로서 기능하기 위한 것이다. 그러면, 플라즈마 증착된 폴리머에서의 이러한 차이는, IC들을 마스킹하기에 충분한 증착된 폴리머가 유지되면서, 트렌치 저부로부터 증착된 폴리머를 클리어링(clear)하기 위한 브레이크스루 에칭(break through etch)을 가능하게 한다.
도 1b에 의해 예시된 예시적인 실시예에서, 동작(101)에서, 이전에 설명된 기법들 중 임의의 것에 의해, 엑스-시튜 마스크(예컨대, 여기 다른 곳에서 설명되는 재료들 중 임의의 것 또는 수용성 재료)가 형성된다. 특정한 실시예에서, PVA가 2 ㎛ 내지 12 ㎛의 두께로 기판 위에 스핀 코팅된다. 동작(103)에서, 도 1a의 컨텍스트에서 이전에 설명된 바와 같이, 스트리트(427)에서의 얇은 필름 디바이스 층들(504, 505, 506, 507, 508, 및 511)과 함께, 엑스-시튜 마스크 층이 레이저에 의해 어블레이팅된다.
스크라이빙된 트렌치의 애스펙트 비(AR)는 레이저 스크라이빙된 깊이(DL)를 트렌치(412)의 폭으로 제산한 것이다. 트렌치 폭들이 6 ㎛ 내지 10 ㎛인 예시적인 실시예들에 있어서, AR은 1.5:1 내지 5:1일 수 있다. 도 1b를 진행하면, 동작(102)에서, 기판이 에칭 챔버 내로 로딩되고, 폴리머의 인-시튜 플라즈마 증착이 실질적으로 여기 다른 곳에서 설명된 바와 같이 수행된다. 도 5b를 참조하면, 스크라이빙된 트렌치의 AR은, 레이저 스크라이빙된 트렌치(412)의 저부 표면에서의 플라즈마 증착된 폴리머의 두께(Tbarrier)와 범프(512)의 상단 표면에서의 플라즈마 증착된 폴리머의 두께(Tmin)에서 상당한 차이를 만든다. 그러면, 플라즈마 증착된 폴리머에서의 이러한 차이(Tmin-Tbarrier)는, IC들을 마스킹하기에 충분한 증착된 폴리머가 트렌치 외부에 유지되면서, 트렌치 저부로부터 증착된 폴리머를 클리어링하기 위한 브레이크스루 에칭을 가능하게 한다. 플라즈마 증착 동작(102)이 3 ㎛의 Tmin을 증착하는 예시적인 실시예에서, Tbarrier는 0.5 ㎛ 미만이다.
방법(150)을 진행하면, 동작(105)에서, 기판은, 첫번째로, (트렌치 외부에 증착된 더 두꺼운 폴리머 층을 클리어링하지 않으면서) 스크라이빙된 트렌치에 증착된 폴리머를 클리어링하기 위한 폴리머 브레이크스루로, 그리고 두번째로, 방법(100)에 대해 여기 다른 곳에서 설명되는 기법들 및 조건들 중 임의의 것을 채용하는 기판 에칭으로, (예컨대, 마스크 증착 동작(102)을 수행하였던 것과 동일한 챔버에서) 플라즈마 에칭된다. 실시예에서, 폴리머 브레이크스루 단계는, 메인 에칭/증착 순차적인 이방성 에칭 프로세스 동안에 활용되는 것보다 더 높은 바이어스 전력을 수반한다.
도 1c는 본 발명의 실시예에 따른, 플라즈마 증착된 마스크 재료가 기판의 에칭과 함께 동적으로 형성되는 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 방법(190)을 예시하는 흐름도이다. 동작(101)에서, 엑스-시튜 마스크(예컨대, 여기 다른 곳에서 설명되는 재료들 중 임의의 것 또는 수용성 재료)가 이전에 설명된 기법들 중 임의의 것에 의해 형성된다. 특정한 실시예에서, PVA가 2 ㎛ 내지 12 ㎛의 두께로 기판 위에 스핀 코팅된다. 동작(103)에서, 도 1a의 컨텍스트에서 이전에 설명된 바와 같이, 스트리트(427)에서의 얇은 필름 디바이스 층들(504, 505, 506, 507, 508, 및 511)과 함께, 엑스-시튜 마스크가 레이저에 의해 어블레이팅된다.
도 1c를 진행하면, 동작(105)에서, 기판이 에칭 챔버 내로 로딩되고, 기판이 플라즈마 에칭된다. 도 1a 및 도 1b에 예시된 에칭-전 폴리머 증착 기법들(예컨대, 레이저 스크라이브 마스크 증착들 전 및 후 양자 모두)에 대한 대안으로서, 동작(105) 동안에 기판 에칭이 진행됨에 따라, 폴리머 마스크(예컨대, 도 4c에서의 층(402B))가 동적으로 증착된다. 이러한 즉각적으로 인-시튜 증착된 마스크는, 기판 에칭 레이트에서의 약간의 감소를 대가로, 아래놓인 마스크 층(402A)(예컨대, 수용성 마스크 재료)에 대한 매우 높은 선택성으로 높은 애스펙트 트렌치 에칭을 달성할 수 있다. 그러나, 기판이 에칭 챔버 내외로 다수회 이동될 필요가 없기 때문에, 스루풋은 여전히 방법들(100 및 150)에 비하여 개선될 수 있다.
기판 에칭 동작(105)은 일반적으로, 방법들(100 및 150)의 컨텍스트에서 설명된 것들과 유사한 반복적인 또는 순환적인 증착/에칭 프로세스(예컨대, 동일한 소스 가스들)를 채용한다. 그러나, 방법(190)의 일 실시예에서, 동작(105)은 (에칭 사이클보다는) 증착 사이클로 시작한다. 추가적인 실시예에서, 증착 시간 대 에칭 시간의 비율이 상대적으로 더 높다(예컨대, 증착 시간:에칭 시간 비율은 1:1보다 더 크고, 더 상세하게는 1.2:1 내지 2:1이다). 예컨대, 증착 시간이 400 - 500 ㎳이고 에칭 시간이 300 ㎳인 일 예시적인 실시예에서, 구리 범프(512) 위의 단지 2 ㎛ Tmin을 갖는 수용성 마스크가 100 ㎛의 깊이(DE)에 대한 에칭을 견뎌낼 수 있다(예컨대, 50:1 선택성). 또한, 순환적인 증착/에칭 프로세스에서, 각각의 에칭 단계는 전형적으로 2개의 하위-단계들로 분할되고, 제 1 하위 에칭 단계는 100 내지 200 W 바이어스 전력을 인가함으로써 트렌치 저부 상의 실리콘 및 증착된 폴리머를 에칭하기 위한 방향성 에칭이며, 제 2 하위 에칭 단계는 바이어스 전력이 인가되지 않으면서 등방성으로 폴리머 및 실리콘을 에칭하기 위한 등방성 에칭이다. 증착 대 에칭의 고정된 시간 비율에서, 제 1 하위 에칭 단계 시간 대 제 2 하위 에칭 단계 시간의 비율이 또한, 웨이퍼 표면의 상단 상의 마스크 층의 소모를 더 양호하게 제어하기 위해 조정될 수 있다.
또한, 수용성 층을 포함하는 마스크 실시예들에 있어서, 스핀 코팅 방법(200)이 배면 그라인드(BSG) 전에 또는 후에 수행될 수 있다는 것이 유의되어야 한다. 스핀 코팅이 일반적으로, 750 ㎛의 통상적인 두께를 갖는 기판들에 대한 기성의(accomplished) 기법이기 때문에, 스핀 코팅 방법(200)은 배면 그라인드 전에 유리하게 수행될 수 있다. 그러나, 대안으로, 예컨대 회전가능한 척 상에 얇은 기판 및 테이핑된 프레임 양자 모두가 지지됨으로써, 배면 그라인드 후에 스핀 코팅 방법(200)이 수행된다.
도 3은 웨이퍼 박형화 전에, 다이싱될 기판에 수용성 층을 적용하기 위한 방법(300)을 예시하는 흐름도이다. 방법(300)은, 범프형 그리고 패시베이트된 기판을 수용하면서 시작된다. 동작(304)에서, 수용성 마스크 층(예컨대, 마스크 층(402A))이 형성된다. 따라서, 동작(304)은, 여기 다른 곳에서 설명되는 바와 같은 스핀 코팅 방법(200)을 수반할 수 있다. 동작(360)에서, 수용성 마스크 층 위에 전면 테이프가 형성된다. UV-테이프와 같은(그러나, 이에 제한되지 않는) 임의의 통상적인 전면 테이프가 수용성 마스크 층 위에 적용될 수 있다. 동작(370)에서, 예컨대 도 5에 예시된 기판(406)의 저부 표면(501)을 그라인딩함으로써, 기판이 배면으로부터 박형화된다. 동작(375)에서, 박형화된 기판에 배면 지지부(411)가 부가된다. 예컨대, 배면 테이프(410)가 적용될 수 있고, 그 후에, 수용성 마스크 층을 노출시키기 위해 전면 테이프가 제거된다. 그 후에, 방법(300)은 본 발명의 실시예에 따라, 방법(100)을 완료하기 위해 동작(103)(도 1)으로 돌아간다.
단일 프로세스 툴(600)은 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)에서의 동작들 중 다수 또는 전부를 수행하도록 구성될 수 있다. 예컨대, 도 6은 본 발명의 실시예에 따른, 기판들의 레이저 및 플라즈마 다이싱을 위해 레이저 스크라이브 장치(610)와 커플링된 클러스터 툴(606)의 블록도를 예시한다. 도 6을 참조하면, 클러스터 툴(606)은 복수의 로드락들(604)을 갖는 팩토리 인터페이스(602)(FI)에 커플링된다. 팩토리 인터페이스(602)는 레이저 스크라이브 장치(610) 및 클러스터 툴(606)과 외부 제조 설비 사이에서 인터페이스하기 위한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(602)는 (전면 개방 통합 포드(front opening unified pod)들과 같은) 저장 유닛들로부터 클러스터 툴(606) 또는 레이저 스크라이브 장치(610), 또는 양자 모두 내로 기판들(또는 그 기판들의 캐리어들)을 이송하기 위한 암(arm)들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
레이저 스크라이브 장치(610)가 또한 FI(602)에 커플링된다. 실시예에서, 레이저 스크라이브 장치(610)는 펨토초 레이저를 포함한다. 펨토초 레이저는 하이브리드 레이저 및 에칭 싱귤레이션 프로세스(100)의 레이저 어블레이션 부분을 수행한다. 일 실시예에서, 이동가능한 스테이지가 또한 레이저 스크라이브 장치(610)에 포함되며, 그 이동가능한 스테이지는 펨토초 기반 레이저에 관하여 기판(또는 그 기판의 캐리어)을 이동시키도록 구성된다. 특정 실시예에서, 펨토초 레이저가 또한 이동가능하다.
클러스터 툴(606)은 기판들의 진공-내 이송을 위한 로봇식 암을 하우징하는 로봇식 이송 챔버(650)에 의해 FI에 커플링된 하나 또는 그 초과의 플라즈마 에칭 챔버들(608)을 포함한다. 플라즈마 에칭 챔버들(608)은 기판 위에 폴리머 마스크를 증착하는 것과 하이브리드 레이저 및 에칭 싱귤레이션 프로세스(100)의 플라즈마 에칭 부분 양자 모두에 적합하다. 일 예시적인 실시예에서, 플라즈마 에칭 챔버(608)는 추가로, C4F8, C4F6, 또는 CH2F2 소스 중 적어도 하나 및 SF6 가스 소스에 커플링된다. 특정 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(608)은 미국, 캘리포니아, 서니베일의 Applied Materials로부터 이용가능한 Applied Centura® SilviaTM 에칭 시스템이지만, 다른 적합한 에칭 시스템들이 또한 상업적으로 이용가능하다. 실시예에서, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 스루풋을 가능하게 하기 위해, 통합된 플랫폼(600)의 클러스터 툴(606) 부분에 하나보다 더 많은 플라즈마 에칭 챔버(608)가 포함된다.
클러스터 툴(606)은 하이브리드 레이저 어블레이션-플라즈마 에칭 싱귤레이션 프로세스(100)에서의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 도 6에 예시된 예시적인 실시예에서, 기판을 플라즈마 에칭한 후에 플라즈마 증착된 폴리머 및/또는 수용성 마스크의 나머지를 세척제거하기 위해, 웨트 프로세스 모듈(614)이 로봇식 이송 모듈(650)에 커플링된다. 웨트 프로세스 모듈(614)은 예컨대, 가압된 물 스프레이 분사 또는 다른 용매(solvent) 디스펜서를 포함할 수 있다.
또 다른 실시예들에서, 증착 모듈(612)은 여기에서 설명되는 수용성 마스크 층의 적용을 위한 스핀 코팅 모듈이다. 스핀 코팅 모듈로서, 증착 모듈(612)은, 프레임 상에 탑재된 배킹 테이프와 같은 캐리어 상에 탑재된 박형화된 기판을 진공에 의해 또는 다른 방식으로 클램핑(clamp)하도록 적응된 회전가능한 척을 포함할 수 있다.
도 7은 컴퓨터 시스템(700)을 예시하며, 그 컴퓨터 시스템(700) 내에서, 머신으로 하여금 여기에서 논의되는 스크라이빙 방법들 중 하나 또는 그 초과를 실행하게 하기 위한 명령들의 세트가, 예컨대, 적어도 하나의 마이크로머신 아티팩트(artifact)를 식별하기 위해 태그로부터 반사되는 광을 분석하도록 실행될 수 있다. 예시적인 컴퓨터 시스템(700)은, 프로세서(702), 메인 메모리(704)(예컨대, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM), 예컨대 동기식 DRAM(SDRAM) 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(706)(예컨대, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 이차 메모리(718)(예컨대, 데이터 저장 디바이스)를 포함하며, 이들은 버스(730)를 통해 서로 통신한다.
프로세서(702)는 마이크로프로세서, 중앙 프로세싱 유닛 등과 같은 하나 또는 그 초과의 범용 프로세싱 디바이스들을 표현한다. 더 상세하게, 프로세서(702)는, 복잡 명령 세트 컴퓨팅(complex instruction set computing; CISC) 마이크로프로세서, 축약된 명령 세트 컴퓨팅(reduced instruction set computing; RISC) 마이크로프로세서, 매우 긴 명령어(very long instruction word; VLIW) 마이크로프로세서 등일 수 있다. 프로세서(702)는 또한, 주문형 집적 회로(application specific integrated circuit; ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 또는 그 초과의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(702)는 여기에서 논의되는 동작들 및 단계들을 수행하기 위한 프로세싱 로직(726)을 실행하도록 구성된다.
컴퓨터 시스템(700)은 네트워크 인터페이스 디바이스(708)를 더 포함할 수 있다. 컴퓨터 시스템(700)은 또한, 비디오 디스플레이 유닛(710)(예컨대, 액정 디스플레이(LCD) 또는 음극선관(CRT)), 알파뉴메릭 입력 디바이스(712)(예컨대, 키보드), 커서 제어 디바이스(714)(예컨대, 마우스), 및 신호 생성 디바이스(716)(예컨대, 스피커)를 포함할 수 있다.
이차 메모리(718)는 머신 액세스가능 저장 매체(또는 더 구체적으로, 컴퓨터 판독가능 저장 매체)(731)를 포함할 수 있으며, 그 머신 액세스가능 저장 매체(731) 상에는, 여기에서 설명되는 기능들 또는 방법들 중 임의의 하나 또는 그 초과를 구현하는 명령들의 하나 또는 그 초과의 세트들(예컨대, 소프트웨어(722))이 저장된다. 소프트웨어(722)는 또한, 컴퓨터 시스템(700)에 의한 그 소프트웨어(722)의 실행 동안에 프로세서(702) 내에 그리고/또는 메인 메모리(704) 내에, 완전히 또는 적어도 부분적으로 상주할 수 있으며, 메인 메모리(704) 및 프로세서(702)가 또한 머신 판독가능 저장 매체들을 구성한다. 소프트웨어(722)는 추가로, 네트워크 인터페이스 디바이스(708)를 통하여 네트워크(720)를 통해 송신 또는 수신될 수 있다.
머신 액세스가능 저장 매체(731)는 또한, 패턴 인식 알고리즘들, 아티팩트 형상 데이터, 아티팩트 위치 데이터, 또는 입자 스파클(sparkle) 데이터를 저장하기 위해 사용될 수 있다. 예시적인 실시예에서 머신 액세스가능 저장 매체(731)가 단일 매체인 것으로 도시되지만, "머신 판독가능 저장 매체"라는 용어는 명령들의 하나 또는 그 초과의 세트들을 저장하는 다수의 매체들(예컨대, 중앙 집중식 또는 분산식 데이터베이스, 및/또는 연관된 캐시들 및 서버들) 또는 단일 매체를 포함하는 것으로 취해져야 한다. "머신-판독가능 저장 매체"라는 용어는 또한, 머신으로 하여금 본 발명의 방법들 중 임의의 하나 또는 그 초과를 수행하게 하는 그리고 머신에 의한 실행을 위한 명령들의 세트를 저장 또는 인코딩할 수 있는 임의의 매체를 포함하는 것으로 취해져야 한다. 따라서, "머신-판독가능 저장 매체"라는 용어는 솔리드-스테이트 메모리들 그리고 광학 및 자성 매체들을 포함하는(그러나, 이에 제한되지 않는) 것으로 취해져야 한다.
따라서, 각각의 기판이 복수의 IC들을 갖는 반도체 기판들을 다이싱하는 방법들이 개시되었다. 요약서에서 설명된 것을 포함하는 본 발명의 예시적인 실시예들의 위의 설명은 포괄적이도록 의도되지 않거나, 또는 본 발명을 개시된 정밀한 형태들로 제한하도록 의도되지 않는다. 본 발명의 특정 구현들 그리고 본 발명에 대한 예들이 여기에서 예시적인 목적들을 위해 설명되지만, 당업자가 인식할 바와 같이, 본 발명의 범위 내에서 다양한 동등한 변형들이 가능하다. 따라서, 본 발명의 범위는 다음의 청구항들에 의해 전부 결정될 것이고, 그 청구항들은 청구항 해석의 확립된 원칙들에 따라 이해될 것이다.

Claims (7)

  1. 복수의 IC들을 포함하는 반도체 기판을 다이싱(dicing)하기 위한 시스템으로서,
    마스크를 패터닝하고 상기 IC들 사이의 기판의 구역들을 노출시키기 위한 레이저 스크라이브 모듈(laser scribe module) ― 상기 마스크는 수용성 재료의 층을 포함하고, 상기 레이저 스크라이브 모듈은, 400 펨토초와 동등한 또는 그 미만의 펄스 폭, 및 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 펨토초 레이저를 포함하고, 상기 레이저 스크라이브 모듈은 IR 범위에서의 또는 IR 범위에 더 근접한 파장을 갖는 펨토초 기반 레이저 프로세스보다 치핑(chipping), 미세균열(microcrack) 및 박리(delamination)를 덜 갖는 어블레이션(ablation) 프로세스를 제공함 ―;
    클러스터 툴 ― 상기 클러스터 툴은:
    상기 레이저 스크라이브 모듈에 물리적으로 커플링된 플라즈마 에칭 모듈 ― 상기 플라즈마 에칭 모듈은, 상기 기판 위에 폴리머 마스크를 플라즈마 증착하고, 상기 기판의 플라즈마 에칭에 의해 상기 IC들을 싱귤레이팅(singulate)하기 위한 것임 ―; 및
    상기 레이저 스크라이브 모듈과 상기 플라즈마 에칭 모듈 사이에서, 레이저 스크라이브된 기판을 이송하기 위한 로봇식 이송 챔버
    를 포함함 ―; 및
    상기 클러스터 툴의 로봇식 이송 챔버에 커플링되고 그리고 상기 레이저 스크라이브 모듈에 커플링되는 팩토리 인터페이스를 포함하고, 상기 레이저 스크라이브 모듈은 상기 로봇식 이송 챔버에 직접적으로 커플링되지 않고, 상기 반도체 기판은 상기 팩토리 인터페이스를 통해 상기 클러스터 툴과 상기 레이저 스크라이브 모듈 사이에서 이송되는,
    반도체 기판을 다이싱하기 위한 시스템.
  2. 복수의 IC들을 포함하는 반도체 기판을 다이싱하기 위한 시스템으로서,
    클러스터 툴 ― 상기 클러스터 툴은:
    상기 반도체 기판 위에 폴리머 마스크를 플라즈마 증착하고 그리고 상기 반도체 기판의 플라즈마 에칭에 의해 상기 IC들을 싱귤레이팅하기 위한 플라즈마 에칭 챔버; 및
    상기 플라즈마 에칭 챔버에 커플링된 로봇식 이송 챔버
    를 포함함 ―; 및
    마스크를 패터닝하고 상기 IC들 사이의 기판의 구역들을 노출시키기 위한 레이저 스크라이브 모듈 ― 상기 마스크는 상기 폴리머 마스크를 포함함 ―; 및
    상기 클러스터 툴의 로봇식 이송 챔버에 커플링되고 그리고 상기 레이저 스크라이브 모듈에 커플링되는 팩토리 인터페이스를 포함하고, 상기 레이저 스크라이브 모듈은 상기 로봇식 이송 챔버에 직접적으로 커플링되지 않고, 상기 반도체 기판은 상기 팩토리 인터페이스를 통해 상기 클러스터 툴과 상기 레이저 스크라이브 모듈 사이에서 이송되는,
    반도체 기판을 다이싱하기 위한 시스템.
  3. 제 2 항에 있어서,
    상기 레이저 스크라이브 모듈은, 400 펨토초와 동등한 또는 그 미만의 펄스 폭, 및 540 나노미터와 동등한 또는 그 미만의 파장을 갖는 펨토초 레이저를 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  4. 제 2 항에 있어서,
    상기 플라즈마 에칭 챔버는 C4F8 및 C4F6 중 적어도 하나 및 SF6에 커플링되는,
    반도체 기판을 다이싱하기 위한 시스템.
  5. 제 2 항에 있어서,
    상기 클러스터 툴은:
    상기 로봇식 이송 챔버에 커플링되는 웨트 프로세스 모듈(wet process module)을 더 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  6. 제 2 항에 있어서,
    상기 클러스터 툴은:
    상기 로봇식 이송 챔버에 커플링되는 스핀 코팅 모듈을 더 포함하는,
    반도체 기판을 다이싱하기 위한 시스템.
  7. 제 6 항에 있어서,
    상기 스핀 코팅 모듈은 수용성 마스크 층을 증착하기 위한 것인,
    반도체 기판을 다이싱하기 위한 시스템.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343365B2 (en) * 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8557682B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US9029242B2 (en) 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
US8845854B2 (en) * 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing
US8993414B2 (en) * 2012-07-13 2015-03-31 Applied Materials, Inc. Laser scribing and plasma etch for high die break strength and clean sidewall
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US9553021B2 (en) * 2012-09-03 2017-01-24 Infineon Technologies Ag Method for processing a wafer and method for dicing a wafer
US8980726B2 (en) * 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
US9620379B2 (en) * 2013-03-14 2017-04-11 Applied Materials, Inc. Multi-layer mask including non-photodefinable laser energy absorbing layer for substrate dicing by laser and plasma etch
US20150011073A1 (en) * 2013-07-02 2015-01-08 Wei-Sheng Lei Laser scribing and plasma etch for high die break strength and smooth sidewall
US20150037915A1 (en) * 2013-07-31 2015-02-05 Wei-Sheng Lei Method and system for laser focus plane determination in a laser scribing process
WO2015023287A1 (en) * 2013-08-15 2015-02-19 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US9646951B2 (en) * 2013-12-10 2017-05-09 Semiconductor Components Industries, Llc Method of forming a semiconductor device and structure therefor
US8927393B1 (en) * 2014-01-29 2015-01-06 Applied Materials, Inc. Water soluble mask formation by dry film vacuum lamination for laser and plasma dicing
US9130030B1 (en) * 2014-03-07 2015-09-08 Applied Materials, Inc. Baking tool for improved wafer coating process
JP6101227B2 (ja) * 2014-03-17 2017-03-22 株式会社東芝 プラズマダイシング方法およびプラズマダイシング装置
US9076860B1 (en) * 2014-04-04 2015-07-07 Applied Materials, Inc. Residue removal from singulated die sidewall
US20150287638A1 (en) * 2014-04-04 2015-10-08 Jungrae Park Hybrid wafer dicing approach using collimated laser scribing process and plasma etch
US8932939B1 (en) * 2014-04-14 2015-01-13 Applied Materials, Inc. Water soluble mask formation by dry film lamination
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
KR101650076B1 (ko) * 2014-06-10 2016-08-22 한국미쯔보시다이아몬드공업(주) 취성 재료 기판의 가공방법
US9142459B1 (en) * 2014-06-30 2015-09-22 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with mask application by vacuum lamination
CN104384722A (zh) * 2014-10-28 2015-03-04 北京理工大学 一种基于n型掺杂的飞秒激光加工半导体的方法
DE102015100686A1 (de) 2015-01-19 2016-07-21 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Mehrzahl von Halbleiterchips und Halbleiterchip
JP6738591B2 (ja) 2015-03-13 2020-08-12 古河電気工業株式会社 半導体ウェハの処理方法、半導体チップおよび表面保護テープ
US9793129B2 (en) * 2015-05-20 2017-10-17 Infineon Technologies Ag Segmented edge protection shield
KR20170122185A (ko) * 2015-11-09 2017-11-03 후루카와 덴키 고교 가부시키가이샤 반도체 칩의 제조방법 및 이것에 이용하는 마스크 일체형 표면 보호 테이프
JP6587911B2 (ja) * 2015-11-16 2019-10-09 株式会社ディスコ ウエーハの分割方法
JP6604476B2 (ja) * 2016-03-11 2019-11-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US9793132B1 (en) * 2016-05-13 2017-10-17 Applied Materials, Inc. Etch mask for hybrid laser scribing and plasma etch wafer singulation process
US9725302B1 (en) * 2016-08-25 2017-08-08 Applied Materials, Inc. Wafer processing equipment having exposable sensing layers
JP6899252B2 (ja) * 2017-05-10 2021-07-07 株式会社ディスコ 加工方法
JP7042437B2 (ja) 2017-09-07 2022-03-28 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
CN109904110B (zh) * 2017-12-08 2021-06-04 中芯长电半导体（江阴）有限公司 形成垂直孔的刻蚀方法及其结构
US11127599B2 (en) * 2018-01-12 2021-09-21 Applied Materials, Inc. Methods for etching a hardmask layer
JP6994646B2 (ja) * 2018-01-17 2022-01-14 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
TWI825080B (zh) * 2018-03-30 2023-12-11 日商琳得科股份有限公司 半導體晶片的製造方法
TWI741262B (zh) * 2018-06-04 2021-10-01 美商帕斯馬舍門有限責任公司 切割晶粒附接膜的方法
US10916474B2 (en) 2018-06-25 2021-02-09 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
JP7109862B2 (ja) * 2018-07-10 2022-08-01 株式会社ディスコ 半導体ウェーハの加工方法
KR20200054389A (ko) 2018-11-09 2020-05-20 삼성전자주식회사 자기 기억 소자
US10886136B2 (en) * 2019-01-31 2021-01-05 Tokyo Electron Limited Method for processing substrates
CN109848565A (zh) * 2019-04-02 2019-06-07 西安交通大学 基于等离子体纳米结构辅助的飞秒激光纳米加工方法及系统
US11476123B2 (en) * 2019-09-13 2022-10-18 Tokyo Electron Limited Etching method, plasma processing apparatus, and substrate processing system
KR20210055164A (ko) 2019-11-07 2021-05-17 삼성전자주식회사 반도체 소자 및 이를 구비한 반도체 패키지
CN113178382A (zh) * 2020-12-30 2021-07-27 集美大学 一种晶圆级金刚石衬底的抛光方法和晶圆级金刚石衬底
US11705365B2 (en) * 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN113649709A (zh) * 2021-08-16 2021-11-16 湖北三维半导体集成创新中心有限责任公司 晶圆切割方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016123A (ja) * 2000-06-29 2002-01-18 Hitachi Ltd 試料処理装置および処理方法
US20050023260A1 (en) 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
JP2006248191A (ja) * 2005-03-14 2006-09-21 Asahi Kasei Chemicals Corp シート状あるいは円筒状の樹脂製印刷基材の製造方法
US20090014052A1 (en) 2005-10-07 2009-01-15 Borden Peter G Module having an improved thin film solar cell interconnect
US20100099238A1 (en) 2008-10-22 2010-04-22 George Vakanas Laser-assisted chemical singulation of a wafer
JP2010165963A (ja) 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法

Family Cites Families (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2691794A (en) * 1954-01-28 1954-10-19 Alexander H Gonyea Clam opener
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
JPS5868930A (ja) * 1981-10-20 1983-04-25 Fujitsu Ltd 半導体装置の製造方法
US4684437A (en) * 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
JPH0364758A (ja) * 1989-08-02 1991-03-20 Hitachi Ltd フォトレジスト剥離方法
JP3165304B2 (ja) * 1992-12-04 2001-05-14 株式会社半導体エネルギー研究所 半導体装置の作製方法及び半導体処理装置
US5691794A (en) * 1993-02-01 1997-11-25 Canon Kabushiki Kaisha Liquid crystal display device
US6897100B2 (en) * 1993-11-05 2005-05-24 Semiconductor Energy Laboratory Co., Ltd. Method for processing semiconductor device apparatus for processing a semiconductor and apparatus for processing semiconductor device
US5656186A (en) * 1994-04-08 1997-08-12 The Regents Of The University Of Michigan Method for controlling configuration of laser induced breakdown and ablation
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
JPH1027971A (ja) 1996-07-10 1998-01-27 Nec Corp 有機薄膜多層配線基板の切断方法
EP1357584A3 (en) * 1996-08-01 2005-01-12 Surface Technology Systems Plc Method of surface treatment of semiconductor substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP2000294523A (ja) * 1999-04-01 2000-10-20 Sony Corp 半導体製造装置および半導体装置の製造方法
US6562698B2 (en) 1999-06-08 2003-05-13 Kulicke & Soffa Investments, Inc. Dual laser cutting of wafers
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
KR100850262B1 (ko) 2000-01-10 2008-08-04 일렉트로 싸이언티픽 인더스트리이즈 인코포레이티드 초단 펄스 폭을 가진 레이저 펄스의 버스트로 메모리링크를 처리하기 위한 레이저 시스템 및 방법
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6383931B1 (en) 2000-02-11 2002-05-07 Lam Research Corporation Convertible hot edge ring to improve low-K dielectric etch
AU2001251172A1 (en) 2000-03-30 2001-10-15 Electro Scientific Industries, Inc. Laser system and method for single pass micromachining of multilayer workpieces
US7106736B2 (en) 2000-06-09 2006-09-12 Broadcom Corporation Gigabit switch supporting multiple stacking configurations
US6593542B2 (en) 2000-07-12 2003-07-15 Electro Scientific Industries, Inc. UV laser system and method for single pulse severing of IC fuses
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
JP4109823B2 (ja) 2000-10-10 2008-07-02 株式会社東芝 半導体装置の製造方法
JP2002141259A (ja) * 2000-10-30 2002-05-17 Sharp Corp 半導体装置の製法
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
CN100369235C (zh) 2001-10-01 2008-02-13 埃克赛尔技术有限公司 加工衬底的方法及系统
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
JP4006994B2 (ja) 2001-12-18 2007-11-14 株式会社リコー 立体構造体の加工方法、立体形状品の製造方法及び立体構造体
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
JP4447325B2 (ja) 2002-02-25 2010-04-07 株式会社ディスコ 半導体ウェーハの分割方法
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
ATE316691T1 (de) 2002-04-19 2006-02-15 Xsil Technology Ltd Laser-behandlung
JP4544811B2 (ja) * 2002-05-09 2010-09-15 大日本印刷株式会社 エレクトロルミネッセント素子の製造方法
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP2004090534A (ja) * 2002-09-02 2004-03-25 Tokyo Electron Ltd 基板の加工装置および加工方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) * 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
TWI295816B (en) * 2005-07-19 2008-04-11 Applied Materials Inc Hybrid pvd-cvd system
WO2007019487A2 (en) * 2005-08-05 2007-02-15 Reveo, Inc. Method and system for fabricating thin devices
US9138913B2 (en) 2005-09-08 2015-09-22 Imra America, Inc. Transparent material processing with an ultrashort pulse laser
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
US8198566B2 (en) 2006-05-24 2012-06-12 Electro Scientific Industries, Inc. Laser processing of workpieces containing low-k dielectric material
US20070272666A1 (en) 2006-05-25 2007-11-29 O'brien James N Infrared laser wafer scribing using short pulses
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
KR101262386B1 (ko) 2006-09-25 2013-05-08 엘지이노텍 주식회사 질화물 반도체 발광소자의 제조 방법
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
KR101634970B1 (ko) 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
JP4488037B2 (ja) 2007-07-24 2010-06-23 パナソニック株式会社 半導体ウェハの処理方法
JP2009034694A (ja) 2007-07-31 2009-02-19 Disco Abrasive Syst Ltd レーザ加工方法
US8012857B2 (en) 2007-08-07 2011-09-06 Semiconductor Components Industries, Llc Semiconductor die singulation method
US7989319B2 (en) 2007-08-07 2011-08-02 Semiconductor Components Industries, Llc Semiconductor die singulation method
TW200935506A (en) 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
JP2009141276A (ja) * 2007-12-10 2009-06-25 Fuji Electric Device Technology Co Ltd 半導体装置およびその製造方法
US8614151B2 (en) 2008-01-04 2013-12-24 Micron Technology, Inc. Method of etching a high aspect ratio contact
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) * 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
WO2009126907A2 (en) 2008-04-10 2009-10-15 Applied Materials, Inc. Laser-scribing platform and hybrid writing strategy
TWI368271B (en) * 2008-07-02 2012-07-11 Powertech Technology Inc Equipment and method for cutting big size wafer
KR101026010B1 (ko) 2008-08-13 2011-03-30 삼성전기주식회사 레이저 가공장치 및 레이저 가공방법
US10307862B2 (en) 2009-03-27 2019-06-04 Electro Scientific Industries, Inc Laser micromachining with tailored bursts of short laser pulses
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8557682B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US8845854B2 (en) * 2012-07-13 2014-09-30 Applied Materials, Inc. Laser, plasma etch, and backside grind process for wafer dicing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002016123A (ja) * 2000-06-29 2002-01-18 Hitachi Ltd 試料処理装置および処理方法
US20050023260A1 (en) 2003-01-10 2005-02-03 Shinya Takyu Semiconductor wafer dividing apparatus and semiconductor device manufacturing method
JP2006248191A (ja) * 2005-03-14 2006-09-21 Asahi Kasei Chemicals Corp シート状あるいは円筒状の樹脂製印刷基材の製造方法
US20090014052A1 (en) 2005-10-07 2009-01-15 Borden Peter G Module having an improved thin film solar cell interconnect
US20100099238A1 (en) 2008-10-22 2010-04-22 George Vakanas Laser-assisted chemical singulation of a wafer
JP2010165963A (ja) 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法

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