KR20150005966A - 플라즈마 에칭을 갖는 하이브리드 멀티-스텝 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 - Google Patents

플라즈마 에칭을 갖는 하이브리드 멀티-스텝 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 Download PDF

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Abstract

반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 갖는다. 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함한다. 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 상기 마스크를 멀티-스텝 레이저 스크라이빙 프로세스에 의해 패터닝하여, 갭들을 갖는 패터닝된 마스크를 제공한다. 패터닝은 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 이후, 패터닝된 마스크 내의 갭들을 통해서 반도체 웨이퍼를 에칭하여, 집적 회로들을 싱귤레이트(singulate)한다.

Description

플라즈마 에칭을 갖는 하이브리드 멀티-스텝 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱{WAFER DICING USING HYBRID MULTI-STEP LASER SCRIBING PROCESS WITH PLASMA ETCH}
관련 출원들에 대한 상호 참조
본 출원은 2012년 4월 10일 출원된 미국 가 출원 제 61/622,398호의 우선권을 주장하며, 이에 의해 미국 가 출원 제 61/622,398호의 전체 내용은 인용에 의해 본원에 포함된다.
본 발명의 실시예들은 반도체 프로세싱 분야에 관한 것이고 그리고, 특히, 반도체 웨이퍼들을 다이싱(dicing)하는 방법들에 관한 것이며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
반도체 웨이퍼 프로세싱에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 이루어진 웨이퍼(또한 기판이라고도 지칭됨) 상에 형성된다. 일반적으로, 반도체성, 전도성 또는 절연성의 다양한 재료들의 층들이 집적 회로들을 형성하기 위해 이용된다. 이러한 재료들은, 집적 회로들을 형성하기 위해 다양한 주지의(well-known) 프로세스들을 이용하여 도핑되고, 증착되고 그리고 에칭된다. 각각의 웨이퍼를 프로세싱하여, 다이스(dice)로서 알려져있는, 집적 회로들을 포함하는 많은 수의 개별적인 영역들을 형성한다.
집적 회로 형성 프로세스 이후에, 웨이퍼는, 패키징을 위해 또는 보다 큰 회로들 내에서의 패키징되지 않은(unpackaged) 형태의 사용을 위해, 개별적인 다이(die)를 서로로부터 분리하기 위해 "다이싱된다(diced)". 웨이퍼 다이싱을 위해 이용되는 2개의 주요 기술들은 스크라이빙(scribing) 및 쏘잉(sawing)이다. 스크라이빙을 이용하게 되면, 다이아몬드 선단형 스크라이브(diamond tipped scribe)가, 미리-형성된 스크라이브 라인들을 따라 웨이퍼 표면을 가로질러서 이동된다. 이러한 스크라이브 라인들은 다이스 사이의 공간들을 따라서 연장한다. 이러한 공간들은 일반적으로 "스트리트(street)들"로서 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라서 웨이퍼 표면 내에 얕은 스크래치(scratch)들을 형성한다. 예를 들어 롤러를 이용하여 압력을 인가하게 되면, 웨이퍼는 스크라이브 라인들을 따라서 분리된다. 웨이퍼 내의 파괴(breaks)는 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mils(천분의 1인치) 또는 그 미만인 웨이퍼들에 대해서 이용될 수 있다. 보다 두꺼운 웨이퍼들에 대해서는, 쏘잉이 다이싱을 위한 현재의 바람직한 방법이다.
쏘잉을 이용하게 되면, 높은 분당 회전수들로 회전하는 다이아몬드 선단형 톱(saw)이 웨이퍼 표면과 접촉하고 그리고 스트리트들을 따라서 웨이퍼를 쏘잉한다. 웨이퍼는 필름 프레임에 걸쳐서 연신된(stretched) 접착 필름(adhesive film)과 같은 지지 부재 상에 장착되며, 그리고 톱은 수직 및 수평 스트리트들 모두에 대해서 반복적으로 적용된다. 스크라이빙 또는 쏘잉에 대한 하나의 문제는, 다이스의 절단된 엣지들을 따라서 칩(chip)들 및 가우지(gouge)들이 형성될 수 있다는 것이다. 또한, 균열(crack)들이 형성될 수 있고, 다이스의 엣지들로부터 기판 내로 전파(propagate)될 수 있고 그리고 집적 회로를 불능이 되게 할 수 있다. 칩핑(chipping) 및 균열은 특히 스크라이빙에 대해 문제가 되는데, 왜냐하면 정사각형 또는 직사각형 다이의 단지 하나의 측부(side) 만이 결정 구조의 <110> 방향으로 스크라이빙될 수 있기 때문이다. 결과적으로, 다이의 다른 측부의 클리빙(cleaving)은 들쭉날쭉한(jagged) 분리 라인을 초래한다. 칩핑 및 균열 때문에, 집적 회로들에 대한 손상을 방지하기 위해서는 웨이퍼 상의 다이스 사이에 부가적인 간격이 요구되고, 예를 들어, 칩들 및 균열들은 실제 집적 회로들로부터 거리를 두고 유지된다. 간격 요건들의 결과로서, 표준 크기의 웨이퍼 상에 많은 다이스가 형성될 수 없으며 그리고, 그렇지 않으면 회로망(circuitry)을 위해 사용될 수 있는 웨이퍼 부지(real estate)가 낭비된다. 톱의 이용은 반도체 웨이퍼 상의 부지의 낭비를 악화시킨다. 톱의 블레이드(blade)는 두께가 대략 15 미크론이다. 따라서, 톱에 의해 만들어진 컷팅 주위의 균열 및 다른 손상이 집적 회로들을 손상시키지 않도록 보장하기 위해, 각각의 다이스의 회로망이 300 내지 500 미크론 만큼 종종 분리되어야 한다. 또한, 컷팅 후에, 쏘잉 프로세스로부터 초래된 입자들 및 다른 오염물질들을 제거하기 위해, 각각의 다이는 충분한(substantial) 세정을 필요로 한다.
플라즈마 다이싱이 또한 이용되어 왔지만, 또한 한계들을 가질 수 있다. 예를 들어, 플라즈마 다이싱의 실시를 방해하는 하나의 한계는 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 실시 비용을 터무니없이 높일 수 있다. 플라즈마 다이싱의 실시를 아마도 방해할 수 있는 다른 한계는, 스트리트들을 따라서 다이싱함에 있어서 일반적으로 만나게 되는(encountered) 금속들(예를 들어, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 처리량(throughput) 한계들을 생성할 수 있다는 것이다.
본 발명의 실시예들은 반도체 웨이퍼들 또는 기판들을 다이싱하는 방법들, 및 반도체 웨이퍼들 또는 기판들을 다이싱하기 위한 장치들에 관한 것이다.
일 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은, 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하며, 상기 마스크는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 방법은 또한, 갭(gap)들을 갖는 패터닝된 마스크를 제공함으로써 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 멀티-스텝 레이저 스크라이빙 프로세스(multi-step laser scribing process)로 패터닝하는 단계를 포함한다. 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는(offset but overlapping) 가우시안 빔 패스(Gaussian beam pass)들에 의한 스크라이빙, 및 후속적으로, 가우시안 빔 패스들과 오버랩핑되는 톱 햇 빔 패스(top hat beam pass)에 의한 스크라이빙을 포함한다. 방법은 또한, 집적 회로들을 싱귤레이트(singulate)하기 위해, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼를 에칭하는 단계를 포함한다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은, 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하며, 상기 마스크는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 방법은 또한, 갭들을 갖는 패터닝된 마스크를 제공함으로써 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 멀티-스텝 레이저 스크라이빙 프로세스로 패터닝하는 단계를 포함한다. 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들에 의한 스크라이빙, 및 후속적으로, 가우시안 빔 패스들과 오버랩핑되는 브로드 가우시안 빔 패스(broad Gaussian beam pass)들에 의한 스크라이빙을 포함한다. 방법은 또한, 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼를 에칭하는 단계를 포함한다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은, 실리콘 기판 위에 마스크 층을 형성하는 단계를 포함하며, 상기 마스크 층은 실리콘 기판 상에 배치된 집적 회로들을 커버하고 보호한다. 집적 회로들은 저(low) K 재료의 층 및 구리의 층 위에 배치된 실리콘 이산화물의 층을 포함한다. 방법은 또한, 갭들을 갖는 패터닝된 마스크 층을 제공함으로써 집적 회로들 사이의 실리콘 기판의 영역들을 노출시키기 위해, 상기 마스크 층, 실리콘 이산화물의 층, 저 K 재료의 층 및 구리의 층을 멀티-스텝 레이저 스크라이빙 프로세스로 패터닝하는 단계를 포함한다. 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들에 의한 스크라이빙, 및 후속적으로, 가우시안 빔 패스들과 오버랩핑되는 브로드 가우시안 빔 패스에 의한 또는 톱 햇 빔 패스에 의한 스크라이빙을 포함한다. 방법은 또한, 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 층 내의 갭들을 통해 실리콘 기판을 에칭하는 단계를 포함한다.
도 1은 본 발명의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도이다.
도 2a는 본 발명의 일 실시예에 따른, 도 1의 흐름도의 동작(102)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 2b는 본 발명의 일 실시예에 따른, 도 1의 흐름도의 동작(104)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 2c는 본 발명의 일 실시예에 따른, 도 1의 흐름도의 동작(106)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 3은 본 발명의 일 실시예에 따른, (a) 가우시안 빔 프로파일 및 (b) 톱 햇 빔 프로파일의 개략도를 도시한다.
도 4a-4d는 본 발명의 일 실시예에 따른, 멀티-스텝 레이저 빔 삭마 프로세스에서의 대표적인 동작들을 도시한다.
도 5는 본 발명의 일 실시예에 따른, 보다 긴 펄스 폭들에 대비한(versus) 펨토초(femtosecond) 범위의 레이저 펄스 폭을 이용하는 것의 효과들을 도시한다.
도 6은 본 발명의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역에서 이용될 수 있는 재료들의 스택(stack)의 횡단면도를 도시한다.
도 7a-7d는 본 발명의 일 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법에서의 다양한 동작들의 횡단면도들을 도시한다.
도 8은 본 발명의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃(tool layout)의 블록도를 도시한다.
도 9는 본 발명의 일 실시예에 따른, 예시적인 컴퓨터 시스템의 블록도를 도시한다.
반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다. 하기의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 멀티-스텝 레이저 스크라이빙 접근법들 및 플라즈마 에칭 조건들 및 재료 레짐(regime)들과 같은 많은 구체적인 상세사항들이 기술된다. 본 발명의 실시예들이 이러한 구체적인 상세사항들이 없이도 실행될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않도록, 집적 회로 제조와 같은, 주지의 양상들에 대해서는 상세하게 설명하지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 설명적인 표현들이며 그리고 반드시 실척대로 그려진 것이 아님을 이해해야 한다.
초기(initial) 레이저 스크라이브 및 후속 플라즈마 에칭을 포함하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 실시될 수 있다. 레이저 스크라이브 프로세스를 이용하여, 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게 제거할 수 있다. 이후, 웨이퍼 또는 기판의 노출 시에, 또는 웨이퍼 또는 기판의 부분적인 에칭 시에, 레이저 에칭 프로세스가 종료될 수 있다. 이후, 다이싱 프로세스의 플라즈마 에칭 부분을 사용하여, 벌크(bulk) 단결정 실리콘을 통해서와 같이, 웨이퍼 또는 기판의 벌크를 통해서 에칭하여, 다이 또는 칩 싱귤레이션 또는 다이싱을 산출할 수 있다.
본원에서 설명되는 하나 또는 그 초과의 실시예들은 웨이퍼들의 멀티-스텝 펨토초 레이저 스크라이빙에 관한 것이다. 일 실시예에서, 레이저 스크라이빙 플러스(plus) 플라즈마 에칭 하이브리드 프로세스는 웨이퍼들로부터 집적 회로(IC) 칩들을 싱귤레이트하는 데에 이용된다. 다른 실시예들은 MEMs 웨이퍼 다이싱을 포함한다. 펨토초 레이저 스크라이빙 플러스 플라즈마 에칭 하이브리드 프로세스에 대해, 펨토초 레이저는 마스크 층, 유기 및 무기 유전체 층들 및 디바이스 층들 및 에칭 정지 층들을 깨끗하게 제거하는 데에 이용될 수 있다. 이후, 플라즈마를 이용하여 실리콘 층을 통해 에칭함으로써, 칩 싱귤레이션 또는 다이싱을 달성할 수 있다. 펨토초 레이저 기반의 기술은, 웨이퍼 두께가 대략 100 미크론 또는 그 보다 얇을 때, 특히 약 50 미크론 또는 그 미만일 때에, 고유의 장점들을 가질 수 있다. 펨토초 레이저 기반의 기술은 또한, 약 15 미크론 또는 그 미만의 커프 폭(kerf width)이 추구될(sought) 때에 고유의 장점들을 가질 수 있다.
IC 메모리 칩들에 대해, 메모리 용량이 증가함에 따라, 멀티칩 기능들 및 계속적인 패키징 소형화는 극도로 얇은(ultra thin) 웨이퍼 다이싱을 요구할 수 있다. 논리 디바이스 칩들/프로세서들에 대해, 주요한 난제(challenge)들은 IC 성능 증가, 저 k 재료들 및 다른 재료 채택에 있다. 이러한 경우에서 웨이퍼 두께 감소는 주요 요인(major driver)이 아닐 수 있으며, 전형적으로, 충분한 칩 무결성(integrity)을 보장하기 위해 주요 응용예들에 대해 대략 100 미크론 내지 760 미크론 범위의 웨이퍼 두께가 이용된다. 프로세서 칩 설계자들/칩 제작자들은 웨이퍼 스트리트들 내에 정렬 패턴(alignment pattern)들 뿐 아니라 테스트 엘리먼트 그룹들(TEGs 또는 테스트 패턴들)을 배치할 수 있다. 한편, 이러한 테스트 패턴들은 칩 싱귤레이션 프로세스 동안 완전히 제거될 수 있다. 다른 한편으로, 테스트 패턴들의 복잡성은, 테스트 패턴들의 치수들이 비교적 크게, 전형적으로, 웨이퍼 스트리트에 대해 수직으로 50 미크론 내지 100 미크론 범위로 유지됨을 지시할(dictate) 수 있다. 그러므로, 테스트 패턴들을 완전히 제거하기 위해서는, 적어도 웨이퍼의 상부 표면에서, 대략적으로 50 미크론 내지 100 미크론 범위의 커프 폭이 요구될 수 있다. 따라서, 논리 디바이스 웨이퍼 싱귤레이션에 있어서, 주요 주안점(major focus)은, 박리가 없고(delamination-free) 효율적인 다이싱 프로세스들을 달성하는 것이다.
다이아몬드 톱 컷팅(diamond saw cutting) 기반의 순수한 기계적 접근법에 있어서, 저 k 웨이퍼 다이싱에 적용될 때, 급격한 속도 감소들(예를 들어, 전형적으로 40-100mm/sec로부터 2 내지 3 mm/sec로 떨어짐)이 있다고 하더라도, 대부분의 저-k 웨이퍼 다이싱에서, 기계적인 응력들로 인해 칩핑 및 박리/균열이 형성되는 것을 전형적으로 피할 수 없다. 순수한 레이저 삭마 기반의 다이싱 기술은, 처리량 개선, 요구되는 다이 강도(strength) 및 측벽 거칠기(side wall roughness)의 유지 뿐 아니라, 요구되는 처리량을 처리(address)하기 위해 높은 전력이 이용될 때 박리 및 칩아웃(chipouts)의 가능성의 감소에 있어서, 큰 난제들에 직면한다. 몇몇의 하이브리드 기술들은 저 k 웨이퍼들을 처리하기 위해 레이저와 통상의 다이싱 톱을 결합한다. 먼저, 레이저가, 기계적인 다이싱 톱이 관통하여 컷팅(cut through)하는 데에 어려움들을 갖는, 스트리트 내의 금속 구조들 및 탑 패시베이션(top passivation)을 통해 스크라이빙한다. 그런 다음, 톱을 이용하여, 실제 실리콘(Si) 기판을 관통하여 컷팅한다. 이러한 하이브리드 프로세스는 매우 느릴 수 있으며, 전형적인 기계적 소잉의 문제점들이 남게 된다. 예를 들어, 다이아몬드 톱 다이싱으로부터의 기계적 응력에 대해 고유한 웨이퍼 후면측 칩핑(wafer backside chipping)이 여전히 남게 된다.
또한, 저 k 유전체 스택들과 관련된, 레이저에 의해 유도되는(laser induced) 전방측 칩핑 및 박리의 완화가 시도되어 왔다. 예를 들어, 층간 유전체(interlayer dielectric) 및 금속 층들의 필링(peeling)/박리의 전파(propagation)에 대한 장벽(barrier)으로서 기능하도록, 각각의 다이를 둘러싸는 실링 링(sealing ring)이 배치되었다. 또한, 더미들(dummies) 또는 타일(tiling)이라 불리는 정사각형들 형태의, 특정 구리 밀도(예를 들어, 전형적으로 20-80%)의 구리 그리드(copper grid)들이, 정렬 또는 테스트 패턴들이 없을 때 마다, 스트리트들 내의 패시베이션 층들 아래에 부가된다. 이러한 접근법들은 박리 및 칩핑을 억제하는 것을 보조하였다. 100 미크론 또는 그 보다 더 두꺼운 웨이퍼들에 대해, 다이싱될 때, 다이 부착 필름(dia attach film, DAF) 없이 웨이퍼들을 장착 테이프(mounting tape)들 상에 직접 배치할 수 있을 정도로 강성(rigidity)이 충분할 수 있으며, 이에 따라 어떠한 DAF 컷팅 프로세스도 수반되지 않는다.
본원에서 설명되는 실시예들은, IC 웨이퍼들, 특히, 대략적으로 100 미크론 내지 800 미크론 범위의 두께, 보다 특정하게는, 대략적으로 100 미크론 내지 600 미크론 범위의 두께, 및 웨이퍼 전방 표면 상에 측정되는, 대략적으로 50 미크론 내지 200 미크론 범위, 보다 특정하게는, 대략적으로 50 미크론 내지 100 미크론 범위의 허용가능한 다이싱 커프 폭(예를 들어, 레이저/톱 하이브리드 프로세스에서, 웨이퍼의 후방측으로부터 측정되는 상응하는 전형적인 커프 폭은 대략적으로 30-50 미크론임)을 가지는 프로세서 칩들을 갖는 IC 웨이퍼들의 다이싱 적용예들을 처리할 수 있다. 하나 또는 그 초과의 실시예들은, 상기 설명한 바와 같이 웨이퍼들을 다이싱하기 위한, 하이브리드 레이저 스크라이빙 플러스 플라즈마 에칭 접근법에 관한 것이다.
따라서, 본 발명의 일 양상에서는, 멀티-스텝 레이저 스크라이빙 프로세스와 플라즈마 에칭 프로세스의 조합을 이용하여, 반도체 웨이퍼를 싱귤레이트된 집적 회로들로 다이싱할 수 있다. 도 1은 본 발명의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도(100)이다. 도 2a-2c는 본 발명의 일 실시예에 따른, 흐름도(100)의 동작들에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도들을 도시한다.
흐름도(100)의 동작(102), 및 상응하는 도 2a을 참조하면, 마스크(202)가 반도체 웨이퍼 또는 기판(204) 위에 형성된다. 마스크(202)는, 반도체 웨이퍼(204)의 표면 상에 형성된 집적 회로들(206)을 커버하고 보호하는 층으로 이루어진다. 마스크(202)는 또한 각각의 집적 회로들(206) 사이에 형성된 개재하는(intervening) 스트리트들(207)을 커버한다.
본 발명의 일 실시예에 따르면, 마스크(202)를 형성하는 것은, 제한되는 것은 아니지만, 포토-레지스트 층 또는 I-라인 패터닝 층과 같은 층을 형성하는 것을 포함한다. 예를 들어, 포토-레지스트 층과 같은 폴리머 층은, 그렇지 않으면 리소그래피 프로세스에서 이용하기에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 포토-레지스트 층은, 제한되는 것은 아니지만, 248 나노미터(nm) 레지스트, 193 nm 레지스트, 157 nm 레지스트, 극자외선(extreme ultra-violet; EUV) 레지스트, 또는 다이아조나프토퀴논 감광제(diazonaphthoquinone sensitizer)를 갖는 페놀 수지 매트릭스(phenolic resin matrix)와 같은 포지티브(positive) 포토-레지스트 재료로 이루어진다. 다른 실시예에서, 포토-레지스트 층은, 제한되는 것은 아니지만, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은 네거티브(negative) 포토-레지스트 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 제조 프로세스를 견디기에 적합하고 그리고 반도체 프로세싱 층들이 상부에 적절하게 배치될 수 있는 재료로 이루어진다. 예를 들어, 일 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 제한되는 것은 아니지만, 결정(crystalline) 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은, Ⅳ 족-기반의 재료로 이루어진다. 구체적인 실시예에서, 반도체 웨이퍼(204)를 제공하는 것은 단결정(monocrystalline) 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 예를 들어, 발광 다이오드(LED)들의 제조에 이용되는 Ⅲ-Ⅴ 재료 기판과 같은, Ⅲ-Ⅴ 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(204) 내에 또는 그 상부에, 집적 회로들(206)의 일부로서, 반도체 디바이스들의 어레이가 배치된다. 그러한 반도체 디바이스들의 예들에는, 제한되는 것은 아니지만, 실리콘 기판 내에 제조되고 그리고 유전체 층 내에 인케이싱되는(encased) 메모리 디바이스들 또는 상보형 금속-산화물-반도체(CMOS) 트랜지스터들이 포함된다. 복수의 금속 배선(interconnect)들이 디바이스들 또는 트랜지스터들 위에, 그리고 주위의 유전체 층들 내에 형성될 수 있으며, 그리고 집적 회로들(206)을 형성하기 위해 디바이스들 또는 트랜지스터들을 전기적으로 결합시키는 데에 이용될 수 있다. 스트리트들(207)을 구성하는 재료들은, 집적 회로들(206)을 형성하는 데에 이용되는 그러한 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들(207)은 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 층들로 이루어질 수 있다. 일 실시예에서, 스트리트들(207) 중 하나 또는 그 초과는 집적 회로들(206)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
흐름도(100)의 동작(104), 및 상응하는 도 2b를 참조하면, 마스크(202)가 멀티-스텝 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들(210)을 갖는 패터닝된 마스크(208)를 제공함으로써, 집적 회로들(206) 사이의 반도체 웨이퍼 또는 기판(204)의 영역들을 노출시킨다. 따라서, 집적 회로들(206) 사이에 처음에(originally) 형성된 스트리트들(207)의 재료를 제거하기 위해, 레이저 스크라이빙 프로세스가 이용된다. 본 발명의 일 실시예에 따르면, 멀티-스텝 레이저 스크라이빙 프로세스에 의해 마스크(202)를 패터닝하는 것은, 도 2b에 도시된 바와 같이, 집적 회로들(206) 사이의 반도체 웨이퍼(204)의 영역들 내로 부분적으로 트렌치들(212)을 형성하는 것을 포함한다.
일 실시예에서, 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는(offset but overlapping) 가우시안 빔 패스들에 의한 스크라이빙, 및 후속하여, 가우시안 빔 패스들과 오버랩핑되는 톱 햇 빔 패스에 의한 스크라이빙을 포함한다. 그러한 하나의 실시예에서, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들은 순차적으로 수행된다. 그러한 다른 실시예에서, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들은 동시에 수행된다. 대안적인 실시예에서, 대신에, 오버랩핑되는 가우시안 빔 패스들은 이후에, 초기의 오프셋되는 가우시안 패스들과 상이한 빔 직경 및 파라미터 세트의 후속 가우시안 패스가 뒤따른다. 예를 들어, 일 실시예에서, 적절하게 디포커싱된(defocused) 빔 또는 포커싱된 큰 빔(large focus beam)을 이용하는 후속의 브로드 가우시안 접근법이, 톱 햇 빔 대신, 세정을 위해 이용될 수 있다.
일 실시예에서, 멀티-스텝 레이저 스크라이빙 프로세스는 벌크 타겟 층 재료 제거(bulk target layer material removal)를 포함한다. 먼저, 마스크 층, 패시베이션 층, 및 디바이스 층을 요구되는 커프 폭으로 제거하기 위해, 고상(solid state) UV 레이저 가우시안 빔을 이용하여 웨이퍼 표면을 스크라이빙한다. 스크라이빙 프로세스는, 다중 패스들을 갖는 단일 빔(요구되는 커프 폭을 달성하기 위해, 각각의 패스는 레이저 스크라이빙 방향에 수직인 방향으로 (또는 스트리트 폭 방향을 따라서) 다음 패스에 대해 어느 정도 레벨(certain level)로 오버랩핑됨)이거나, 또는 다중 빔들에 의한 단일 패스 스크라이빙일 수 있다. 어느 경우이든, 일 실시예에서, 스크라이빙 프로세스의 제 1 양상은 테스트 패턴 피쳐들을 완전히 제거하는 데에 이용된다. UV 레이저는 대략적으로 250 나노미터 내지 400 나노미터 범위, 보다 특정하게는, 대략적으로 300 나노미터 내지 380 나노미터 범위의 파장을 가질 수 있다. 펄스 폭은 대략적으로 1 피코초 내지 50 나노초 범위, 보다 특정하게는, 대략적으로 5 피코초 내지 50 피코초 범위일 수 있다. 이러한 펄스 폭 범위가 반드시 박리 및 칩핑을 완전히 제거할 수 있는 것은 아니지만, 적어도, 개별적인 다이들의 실링 링들을 통해 침투하지 않음으로써, 발생되는 스크라이빙된 트렌치 근처에서의 박리 및 칩핑을 제어하는 데에 이용될 수 있다. 포커싱된 레이저 스폿 직경은 대략적으로 20 미크론 내지 75 미크론 범위, 보다 특정하게는, 대략적으로 25 미크론 내지 50 미크론 범위일 수 있다.
펨토초 레이저를 이용하여 펄스 에너지 요건들을 충족시키는 것이 어려울 수 있다는 것을 이해해야 하는데, 왜냐하면 더 큰 레이저 스폿이 전형적으로 요구되기 때문이다. 예를 들어, 10 미크론 스폿에 대해 2 마이크로줄 (2μJ)이 필요하다면, 동일한 플루엔스(fluence) 또는 강도(intensity)를 유지하기 위해, 50 미크론 스폿에 대한 등가의 펄스 에너지는
Figure pct00001
이다. 이러한 비례성(proportionality)은 펨토초 UV 레이저 상에서는 달성하기가 매우 비쌀 수 있지만, 나노초 또는 피코초 UV 레이저에 대해서는 비싸지 않고 아주 용이하게 달성할 수 있다. 일 실시예에서, 두꺼운 웨이퍼들을 에칭하기 위해, 대략적으로 10-20 미크론 또는 그 보다 더 두꺼운 마스크 층들이 이용된다. 일 실시예에서, 레이저는 대략적으로 80 ㎑ 내지 1 ㎒ 범위, 보다 특정하게는, 대략적으로 100 ㎑ 내지 500 ㎑ 범위의 펄스 반복 주파수(pulse repetition frequency)를 갖는다.
상기 설명된 제 1 레이저 스크라이빙 동작 전반을 통해, 일 실시예에서, 대부분의 타겟 재료들이 제거되며 그리고 실리콘 기판이 주로 노출된다. 하지만, 다중 패스들 또는 다중 빔들의 오버랩핑으로 인해, 개방된(opened) 기판 표면 상의 무거운 부스러기 증착물(heavy debris deposition)은 직접적으로 에칭가능하지 않을 수도 있다. 또한, 형성되는 트렌치 바닥 표면이 상당히 거칠 수 있다.
기존의 플라즈마 에칭 기술은 평평한(flat) 표면을 갖는 타겟 재료에 집중해왔는데, 이는 매우 거친 표면에 대한 에칭 성능의 이해(understanding)는 제한될 수 있기 때문이다. 하지만, 표면 토포그라피(surface topography)에 상관없이(예를 들어, 표면이 평평하고/매끄러운지 또는 거친지에 상관없이) (지향적(directional)이고 그리고 등방성(isotropic) 모두인) 에칭률(etch rate)이, 상이한 스폿들에서 동질일(homogeneous) 수 있다. 따라서, 형성되는 트렌치가 더 깊게 에칭됨에 따라, 거친 표면 토포그라피가 유지되어야 한다. 하지만, 실제로는, 일 실시예에서, 약간 거친 표면에 대해, 에칭이 진행됨에 따라, 표면이 매끄럽게 된다. 하지만, 매우 거친 표면에 대해서는, 상이한 위치(트로프(trough) 또는 리지(ridge) 위치들)에서의 에칭 깊이가 매칭(matching)되지 않을 수 있다. 따라서, 일 실시예에서, 스크라이빙되는 표면이 비교적 매끄럽고 부스러기가 없기만 하면, 양호한 세정 에칭이 달성된다.
이에 따라, 일 실시예에서, 벌크 타겟 층 재료 제거 이후, 에칭 이전에, 스크라이빙된 트렌치 세정 동작이 수행된다. 그러한 하나의 실시예에서, 트렌치 표면을 부드럽게 세정하고 매끄럽게 하여 부스러기를 제거하기 위해, 대략적으로, 제 1 레이저 스크라이빙 동작에서 개방되는 트렌치 폭의 대략 50 내지 75% 범위의 치수(둥근 톱 햇 빔의 경우에는 직경 또는 정사각형 톱 햇 빔의 측면 길이(side length))를 갖는 톱-햇 공간 프로파일(top-hat spatial profiled)의 고상 UV 레이저 빔이 인가된다. 단일 패스에서의 큰 톱 햇 빔에 의한 트렌치 세정은 후속 플라즈마 에칭 특성을 위해 중요할 수 있다. 그러한 하나의 실시예에서, 레이저 스크라이빙에 의해 개방되는 트렌치는, 지속적으로 깨끗한 에칭된 채널을 달성할 수 있을 정도로 충분히 깨끗해야 한다. 비록 깨끗한 플라즈마 에칭을 위한 적합한(qualified) 트렌치가 레이저 스크라이빙의 (하나 또는 그 초과의 패스들을 갖는) 단일 동작으로 생성될 수 있기는 하지만, 일 실시예에서, 에칭 프로세스를 위한 레이저 스크라이빙(laser-scribing-for-etching process)은 2개의 페이즈(phase)들로 분할된다. 페이즈 1은 트렌치를 형성하기 위해 레이저 삭마에 의한 타겟 재료의 벌크 제거를 포함하는 한편, 페이즈는 레이저 삭마에 의해 실리콘 기판을 균일하고 지속적으로 노출시키기 위한 트렌치 세정에 관한 것이다. 레이저 스크라이빙-후(post-laser scribing) 트렌치는, 금속들, 유전체들 및 폴리머들이 없는 새로운(fresh) 실리콘 표면일 수 있다. 하지만, 다중 패스들/다중 빔들에 의해 생성되는 넓은 커프 폭으로 인해, 새롭게 생성되는 패스와 이전의 패스 간의 교차 오염(cross-contamination)을 피할 수 없다는 것을 이해할 수 있다. 따라서, 가우시안 빔 만을 이용하여, 실리콘 기판을 상당히 용융시키지 않으면서 넓은 트렌치를 균일하게 세정하는 것이 실행가능하지 않을 수도 있다. 일 실시예에서, 후속적으로 이용되는 톱 햇 빔은, 최대치(maximum)에서 실리콘 기판을 부드럽게 용융시킬 수 있다는 가이드라인을 가지면서, 첫 번째의 (가우시안) 단계에서 이용되는 평균 플루엔스의 대략 25%-50%로 설정된다.
일 예에서, 도 3은, 본 발명의 일 실시예에 따른, (a) 가우시안 빔 프로파일(300) 및 (b) 톱 햇 빔 프로파일(320)의 개략도를 도시하는 바, 이들은 플롯(340)에서 서로 오버랩핑되는 것으로 나타나있다.
다른 예에서, 도 4a-4d는 본 발명의 일 실시예에 따른, 멀티-스텝 레이저 빔 삭마 프로세스에서의 대표적인 동작들을 도시한다. 도 4a를 참조하면, 수용성(water soluble) 마스크(402)가 웨이퍼(404)에 적용된다. 도 4b를 참조하면, 벌크 재료 제거를 위해 UV 가우시안 빔이 인가된다. 이러한 예에서는, 3개의 패스들(406, 408 및 410)이 이용된다. 이러한 3개의 패스들은, 동일한 빔들 또는 상이한 빔들에 의해, 순차적으로 또는 동시에 수행될 수 있다. 도 4c를 참조하면, UV 톱 햇 빔 트렌치 세정 동작을 수행하여, 통합된(unified) 트렌치(412)를 제공한다. 도 4d를 참조하면, 플라즈마 에칭을 수행하여, 딥 트렌치(deep trench)(414)를 제공한다. 비록 도시되지는 않았지만, 빔 패스들 및 에칭 프로세스에 이어서, 수용성 마스크(402)가 이후 세정되어 제거될(washed away) 수 있다.
일 실시예에서, 상기 설명된 다중-스텝 레이저 삭마 프로세스는, 대략 100 미크론 초과의 두께를 갖는 웨이퍼들을 다이싱하기 위해 이용된다. 장점들은, 그렇지 않으면 다이아몬드 톱 다이싱에 의해 야기되는 후면측 칩핑을 피할 수 있다는 것을 포함할 수 있다(예를 들어, 순수한 톱 다이싱에서의 후면측 칩핑의 평균 크기가 대략 40 미크론인데 비해, 레이저 + 톱 다이싱 프로세스에서의 후면측 칩핑의 평균 크기는 대략 20 미크론이다). 다음에 오는(follow) 플라즈마 에칭 프로세스(그 예시들이 이하에서 제공됨)는, 레이저 플러스 톱 다이싱과 비교하여, 더 높은 전체적인 프로세스 처리량을 가능하게 할 수 있다. 또한, 전방측 결함들(이를 테면, 기계적인 다이싱에 의해 생성되는 기계적 응력으로 인한 칩핑 전파)이 감소될 수 있다. 나노초 또는 피코초 UV 레이저의 채택은, 웨이퍼들 상에서 폴리이미드 층들 및 다른 층들 이외에, 두꺼운 실리콘 에칭 프로세스를 수행하는 것이 필요할 수 있는 매우 두꺼운 마스크 층들의 삭마를 가능하게 할 수 있는데, 이는 심지어 높은 주파수에서도 이러한 레이저들 상에서 풍부한 펄스 에너지가 이용가능할 수 있기 때문이다.
일부 실시예들에서, 싱귤레이션이 진행되고 있는 기판 또는 웨이퍼의 특정의 세로방향(longitudinal) 위치에서 단일 스캐너로 복수의 라인들의 부분들을 형성하는 것이 바람직하다. 기판 또는 웨이퍼가 스크라이빙 디바이스를 통해서 세로방향으로(longitudinally) 이동할 수 있기 때문에, 일 실시예에서, 각각의 스캐너 디바이스의 활성 구역(active area) 내에서 위도방향 라인(latitudinal line)들의 부분들 또는 세그먼트들을 형성하기 위해, 스캐너 디바이스들은 각각의 빔을 측방향으로(laterally) 지향시킨다. 일 실시예에서, 각각의 스크라이브 라인은 실제로 일련의 오버랩핑되는 스크라이브 점(dot)들로 형성되며, 각각의 점은 기판 또는 웨이퍼 상의 특정 위치로 지향되는 레이저의 펄스에 의해 형성된다. 연속적인 라인들을 형성하기 위해, 점들은, 예를 들어 구역 마다(by area) 약 25% 만큼, 충분히 오버랩핑될 수 있다. 이렇게 되면, 갭들을 방지하기 위해, 각각의 활성 구역으로부터의 부분들이 또한 오버랩핑되어야 한다. 개별적인 활성 구역들에 의해 형성되는 점들 사이의 오버랩 영역들은 서펜타인 접근법(serpentine approach)에서 각각의 스캔 부분의 시작을 나타낼 수 있다. 그러한 예에서, x개의 영역들이 존재하는 경우, 만약 x개의 스캐너 디바이스들이 존재한다면, 패턴은 디바이스를 통한 기판 또는 웨이퍼의 단일 패스(single pass)에 의해 형성될 수 있는데, 왜냐하면 각각의 스캐닝 디바이스가 x개의 오버랩핑되는 부분들 중에서 하나를 형성할 수 있고, 그리고 그에 따라, 연속적인 라인들이 단일 패스로 형성될 수 있기 때문이다. 하지만, 만약 영역들의 수를 형성하기 위해 필요한 것 보다 더 적은 스캐닝 디바이스들(예를 들어, 하나의 스캐닝 디바이스)이 존재한다면, 또는 각각의 스캐닝 디바이스가 이러한 세그먼트들 중 하나를 스크라이브할 수 없도록 활성 구역들이 존재한다면, 기판은 디바이스를 통해 복수의 패스들을 행해야만 할 수도 있다.
일 실시예에서, 각각의 스캐닝 디바이스는 기판 또는 웨이퍼의 복수의 세로방향 위치들 각각에서 패턴에 따라 스캔한다. 디바이스를 통한 기판 또는 웨이퍼의 제 1 세로방향 패스에서 각각의 스크라이브 라인들의 세그먼트를 형성하기 위해, 패턴들은 세로 방향(longitudinal direction)을 따라서 위도방향 영역(latitudinal region)에 대해 이용된다. 그런 다음, 각각의 라인의 제 2 세그먼트가, 기판 또는 웨이퍼의 반대의 세로방향 패스에서 패턴을 이용하여 형성된다. 일 실시예에서, 패턴은, 기판 또는 웨이퍼의 주어진 세로방향 위치에 대해 스캐닝 디바이스에 의해 복수의 라인 세그먼트들이 형성될 수 있게 허용하는 서펜타인 패턴(serpentine pattern)이다. 일 예에서, 기판 또는 웨이퍼가 제 1 세로 방향으로 디바이스를 통해 이동함에 따라, 제 1 스캐너에 의해 패턴들이 만들어진다. 그러한 동일한 스캐너는, 기판 또는 웨이퍼가 이후 반대의 세로 방향으로 역으로 지향될 때 등등의 패턴을 이용하여, 기판 또는 웨이퍼 상에 순차적인(sequential) 라인들을 형성할 수 있다.
예를 들어, 기판 또는 웨이퍼가 반대의 세로 방향으로 이동할 때 스크라이빙이 일어나지 않으면, 스크라이빙은 동일한 방향으로 동일한 패턴을 이용하여 수행될 수 있다는 것을 이해해야 한다. 또한, 특정 실시예들은 패스들 사이에서 기판 또는 웨이퍼를 측방향으로 이동시킬 수 있는 한편, 다른 실시예들은 스캐너들, 레이저들, 광학 엘리먼트들, 또는 다른 컴포넌트들을 기판 또는 웨이퍼에 대해서 측방향으로 이동시킬 수 있다. 그러한 패턴은 하나 또는 복수의 스캐닝 디바이스들과 함께 이용될 수 있다.
많은 실시예들에서, 위도방향 이동이 라인 세그먼트들의 세트에 대해 발생되고, 이어서 기판 또는 웨이퍼가 세로방향으로 이동되고, 이어서 다른 세트를 형성하기 위해 다른 위도방향 이동이 발생되며, 기타 등등으로 이어진다. 많은 실시예들에서, 기판 또는 웨이퍼는 일정한 레이트(rate)로 세로방향으로 이동하고, 그에 따라 백 앤 포스(back and forth)의 위도방향 이동은 위도방향 패스들 사이에서 상이한 스크라이빙 패턴들을 요구한다. 이러한 실시예들은 패턴들의 교번(alternating)을 초래할 수 있다.
하지만, 특정 구역들에 대한 스크라이빙은 위도방향 모션 동안 발생할 수 있기 때문에, 이러한 모션을 고려하는 패턴이 이용될 수 있다. 만약 부분을 스크라이빙할 때 모든 것(everything)이 고정되어 있다면(stationary), 실질적으로 직사각형의 패턴이 각각의 위치에서 이용될 수 있다. 하지만, 특정 실시예들에서, 이러한 접근법은 정지(stopping) 및 시작(starting) 등으로 인한 에러들을 최소화하기 때문에, 모션은 비교적 연속적이다. 시스템이 측방향으로 이동할 때, 단순한 직사각형 패턴 접근법은 실질적으로 균일하게-이격된 그리고 오버랩핑되는 라인 부분들을 초래하지 않을 수도 있다.
이에 따라, 이러한 위도방향 이동을 고려한 스캔 패턴들이 이용될 수 있다. 예를 들어, 서펜타인 패턴에 대해, 만약 위도방향 스캐닝 동안 세로방향 이동이 없도록 기판 또는 웨이퍼에 대해서 스캐닝 디바이스가 위치된다면, 스캐닝 디바이스는, 패턴의 제 2 라인 세그먼트를 시작할 때 제 1 라인 세그먼트의 스크라이빙 이후에 위도방향 위치가 변경되었다는 사실을 고려해야할 것이다. 그러한 하나의 실시예에서, 각각의 패턴은, 제 2 라인 세그먼트 (및 각각의 후속 라인 세그먼트)를 측방향으로 오프셋시킴으로써, 이러한 사실을 고려한다. 오프셋은, 위도방향 이동의 속도에 의해 결정되고 그리고 이러한 속도로 교정(calibrate)될 수 있다. 위도방향 모션은 스캐닝 디바이스, 레이저 디바이스, 기판 또는 웨이퍼, 또는 이들의 조합의 이동에 기인할 수 있다. 위도방향 모션이 반대 방향으로 이루어질 때, 패턴들은 반대 방향에서의 위도방향 모션을 고려해야만 할 수 있고, 그에 따라 반대 방향에서의 라인 세그먼트들 사이의 오프셋을 가질 수 있다.
서펜타인 패턴들이 스캔 이동의 양을 최소화할 수 있고, 일부 실시예들에서는, 처리량을 약간 개선할 수도 있지만, 다른 실시예들은 항상 동일한 위도 방향으로 스캔하는 패턴들을 이용한다. 예를 들어, 패턴은, 예를 들어 제 1 방향으로, 스캐너들의 측방향 이동을 보상할 수 있다. 하지만, 그러한 예에서, 스캔 패턴들은 이러한 측방향 이동을 위해 좌측으로부터 우측으로 이동할 수 있으며, 그에 따라, 본원에서 래스터 패턴(raster pattern)으로서 지칭되는 것을 생성할 수 있다. 스크라이브 라인들 사이에서 스캐너의 더 많은(more) 모션이 요구될 수도 있지만, 스크라이빙은 측방향 모션의 주어진 방향에 대해 동일한 방향으로 이루어지며, 이에 따라 스캔 패턴들에서의 차이들이 계산될 필요가 없을 수도 있다. 예를 들어, 서펜타인 패턴에서, 제 1 라인은 스캐너의 모션과 동일한 제 1 방향에 있을 것이며, 따라서 패턴의 간격은 제 1 거리일 것이다. 다음 라인에 대해, 만약 라인의 형성이 스캐너의 이동 방향에 대해서 반대 방향으로 진행된다면, 스캐너에 대한 기판의 상이한 방향 (및 상대 속도의 변화)를 고려하는 상이한 패턴 간격이 계산될 필요가 있을 수도 있다. 그러한 계산들 및 교정들을 피하기 위해, 스캐너들의 모션의 방향으로(또는 반대로) 스크라이브 라인들을 형성하는 래스터 패턴이 이용될 수 있다.
또한, 일 실시예에서, 각각의 스캐닝 디바이스에 대한 활성 구역 또는 스캔 필드는 스캐닝 동안 이동하기 때문에, 스크라이브되는 패턴은 스캔 필드의 전체 크기 보다 작으며, 그리고 모션의 속도에 의해 부분적으로 결정될 수 있다. 스캔 필드가 기판 또는 웨이퍼에 대해서 우측으로 이동하기 때문에, 스크라이브되는 마지막 라인 세그먼트는 스캔 필드의 후단(trailing) 엣지 근처에서 시작될 것이다. 제 1 패턴이 스크라이브될 때, 그러면 스캔 필드의 위치는 다음 패턴에 대해 시작하기 위한 위치에 있게 된다. 연속적인 라인들을 보장하기 위해, 일 실시예에서, 각각의 패턴의 라인 세그먼트들의 단부는 임의의 근처의 라인 세그먼트들 중의 라인 세그먼트들과 오버랩핑되어야 한다. 일 실시예에서, 통상적으로, 스크라이브 마크들 또는 스크라이브 점들 사이의 오버랩은 대략적으로 약 25% 이다. 하지만, 라인들의 단부들에서는, 스폿들 사이의 포지셔닝 에러들을 고려하기 위해 그리고 연속적인 라인을 형성하도록 다양한 라인 세그먼트들의 스티칭을 보장하기 위해, 오버랩은 더 클 수 있는데, 예를 들어 대략적으로 약 50% 일 수 있다.
예시적인 실시예에서, 스캔 필드는 서펜타인 패턴의 하나의 단부에서 시작되며, 그리고 해당 스크라이빙 위치에서 해당 스캐닝 디바이스에 대한 라인들의 단부에 도달할 때까지, 교번적인 패턴들(예를 들어, A, B, A, B, 등)을 이용하여 우측으로 측방향으로 이동한다. 라인들의 단부에서, 기판 또는 웨이퍼는 스캐닝 디바이스를 다음 스크라이빙 위치까지 전진(advance)시키기 위해, 세로방향으로 이동되며, 그리고 위도방향 이동이 반대 방향에서 발생한다. 이러한 방향에서, 이러한 스크라이브 위치에서 이러한 방향으로 스캔 라인들의 단부에 도달할 때까지, 반대의(opposing) 패턴들(예를 들어, C, D, C, D, 등)이 이용된다. 알 수 있는 바와 같이, 각각의 스캔 위치는 스크라이브되는 다수의 라인 세그먼트들, 및 보다 긴 라인 세그먼트들을 형성하기 위해 함께 스티치되는 다수의 패턴들을 초래한다. 당업자에게 자명한 바와 같이, 적절한 수가 이용될 수 있다. 스크라이브 구역의 단부에 도달할 때까지, 백 앤 포스(back and forth) 패터닝이 계속된다.
일 실시예에서, 레이저 펄스들의 트레인(train)이 흐름도(100)의 동작(104)과 관련하여 이용될 수 있다. 삭마되는 층들의 복잡성에 의존하여, 단일 펄스들의 트레인은 삭마 성능을 위한 최적의 에너지를 제공하지 않을 수도 있다. 하지만, 단일 펄스 지속시간에 더 큰 강도(intensity)를 전달하는 것은 결함 형성을 이끌 수 있다. 대신에, 일 실시예에서, 다중-펄스 버스트(burst)들의 트레인이 삭마를 위해 이용된다.
멀티-스텝 레이저 스크라이빙을 이용한다고 하더라도, 싱귤레이션 프로세스가 진행되고 있는 층들의 복합(complex) 스택의 삭마 성능을 더욱 최적화하기 위해, (예를 들어, 피코초-기반의 레이저 또는 나노초-기반의 레이저에 대비하여) 펨토초-기반의 레이저가 이용될 수 있다. 따라서, 일 실시예에서, 레이저 스크라이빙 프로세스에 의해 마스크(206)를 패터닝하는 것은, 펨토초 범위의 펄스 폭을 갖는 레이저를 이용하는 것을 포함한다. 구체적으로, 가시 스펙트럼 더하기(plus) 자외선(UV) 및 적외선(IR) 범위들의 파장(다 합쳐서(totaling) 광대역 광학 스펙트럼)을 갖는 레이저를 이용하여, 펨토초-기반의 레이저 즉, 대략적으로 펨토초(10-15 초)의 펄스 폭을 갖는 레이저를 제공할 수 있다. 일 실시예에서, 삭마는 파장 의존적이 아니거나 또는 본질적으로 파장 의존적이 아니며, 그에 따라 복합(complex) 필름들, 예를 들어 마스크(202)의 필름들, 스트리트들(207), 및 가능하게는, 반도체 웨이퍼 또는 기판(204)의 일부에 대해 적합하다.
도 5는 본 발명의 일 실시예에 따른, 보다 긴 펄스 폭들에 대비하여(versus) 펨토초 범위의 레이저 펄스 폭을 이용하는 것의 효과들을 도시한다. 도 5를 참조하면, 펨토초 범위의 레이저 펄스 폭을 이용함으로써, 보다 긴 펄스 폭들(예를 들어, 비아(500B)의 피코초 프로세싱에 의한 손상(502B) 및 비아(500A)의 나노초 프로세싱에 의한 상당한 손상(502A))과 대비하여, 열 손상 문제들이 완화되거나 제거된다(예를 들어, 비아(500C)의 펨토초 프로세싱에 의한 손상(502C)은 최소이거나 없다(minimal to no)). 비아(500C)를 형성하는 동안의 손상의 제거 또는 완화는, 도 5에 도시된 바와 같이, (나노초-기반의 레이저 삭마에 대해 보여지는) 열 평형 또는 (피코초-기반의 레이저 삭마에 대해 보여지는) 낮은 에너지 재결합(recoupling)이 없는 것(lack)에 기인할 수 있다.
펄스 폭과 같은 레이저 파라미터들의 선택이, 깨끗한(clean) 레이저 스크라이브 컷(laser scribe cut)들을 달성하기 위해 칩핑, 마이크로균열(microcrack)들 및 박리(delamination)를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 개발하는 데에 있어서 중요할 수 있다. 레이저 스크라이브 컷이 깨끗할수록, 최종의 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 보다 원활해진다(smoother). 반도체 디바이스 웨이퍼들에서는, 전형적으로, 상이한 재료 타입들(예를 들어, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 상부에 배치된다. 그러한 재료들은, 제한되는 것은 아니지만, 폴리머들과 같은 유기 재료들, 금속들, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체들을 포함할 수 있다.
웨이퍼 또는 기판 상에 배치된 개별적인 집적 회로들 사이의 스트리트는 집적 회로들 자체와 유사한 또는 동일한 층들을 포함할 수 있다. 예를 들어, 도 6은 본 발명의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역에서 이용될 수 있는 재료들의 스택의 횡단면도를 도시한다.
도 6을 참조하면, 스트리트 영역(600)은, 도시된 상대적인 두께들을 갖는, 실리콘 기판의 상단부 부분(top portion)(602), 제 1 실리콘 이산화물 층(604), 제 1 에칭 중지 층(606), (예를 들어, 실리콘 이산화물에 대한 4.0의 유전 상수 보다 작은 유전 상수를 갖는) 제 1 저 K 유전체 층(608), 제 2 에칭 중지 층(610), 제 2 저 K 유전체 층(612), 제 3 에칭 중지 층(614), USG(undoped silica glass) 층(616), 제 2 실리콘 이산화물 층(618), 및 포토-레지스트의 층(620)을 포함한다. 구리 메탈라이제이션(622)이 제 1 및 제 3 에칭 중지 층들(606 및 614) 사이에 그리고 제 2 에칭 중지 층(610)을 통해서 배치된다. 구체적인 실시예에서, 제 1, 제 2, 및 제 3 에칭 중지 층들(606, 610, 및 614)은 실리콘 질화물로 이루어지는 한편, 저 K 유전체 층들(608 및 612)은 탄소-도핑된 실리콘 산화물 재료로 이루어진다.
통상적인 레이저 조사(irradiation)(예를 들어, 나노초-기반의 또는 피코초-기반의 레이저 조사) 하에서, 스트리트(600)의 재료들은 광학적 흡수 및 삭마 메커니즘들의 측면에서 상당히(quite) 상이하게 작용한다(behave). 예를 들어, 실리콘 이산화물과 같은 유전체 층들은, 정상 조건들 하에서, 상업적으로 이용가능한 모든 레이저 파장들에 대해 본질적으로 투명하다. 대조적으로, 금속들, 유기물(organic)들(예를 들어, 저 K 재료들) 및 실리콘은, 특히 나노초-기반의 또는 피코초-기반의 레이저 조사에 응답하여, 광자들을 매우 용이하게 결합시킬 수 있다. 일 실시예에서, 멀티-스텝 레이저 스크라이빙 프로세스는, 저 K 재료의 층 및 구리의 층을 삭마하기에 앞서서 실리콘 이산화물의 층을 삭마함으로써, 펨토초-기반의 레이저 스크라이빙 프로세스에 의해, 실리콘 이산화물의 층, 저 K 재료의 층, 및 구리의 층을 패터닝하는 데에 이용된다.
본 발명의 일 실시예에 따르면, 적합한 펨토초-기반의 레이저 프로세스들은, 다양한 재료들에서 비선형적인 상호작용들을 일반적으로 일으키는 높은 피크 강도(방사조도(irradiance))를 특징으로 한다. 그러한 하나의 실시예에서, 펨토초 레이저 소스들은 대략적으로 10 펨토초 내지 500 펨토초 범위, 하지만 바람직하게는 100 펨토초 내지 400 펨토초 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은 대략적으로 1570 나노미터 내지 200 나노미터 범위, 하지만 바람직하게는 540 나노미터 내지 250 나노미터 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 상응하는 광학 시스템은 대략적으로 3 미크론 내지 15 미크론 범위, 하지만 바람직하게는 대략적으로 5 미크론 내지 10 미크론 범위의 작업 표면(work surface)에서의 초점(focal spot)을 제공한다.
무기 유전체들(예를 들어, 실리콘 이산화물)의 이온화(ionization)를 달성하기 위해 그리고 무기 유전체들의 직접적인 삭마 이전에 하부층(underlayer) 손상에 의해 야기되는 박리 및 칩핑을 최소화하기 위해, 예를 들어 충분히 높은 레이저 강도를 제공하는 것과 같이, 이득들 및 장점들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은, 정밀하게 제어되는 삭마 폭(예를 들어, 커프 폭) 및 깊이를 가지고 산업적인 적용예들에 대해 의미있는(meaningful) 프로세스 처리량을 제공하도록 선택될 수 있다. 상기 설명한 바와 같이, 피코초-기반의 그리고 나노초-기반의 레이저 삭마 프로세스들과 비교하여, 펨토초-기반의 레이저가 그러한 장점들을 제공하는 데에 있어서 훨씬 더 적합하다.
하지만, 심지어 펨토초-기반의 레이저 삭마의 스펙트럼 내에서도, 특정 파장들이 다른 파장들 보다 더 양호한 성능을 제공할 수 있다. 예를 들어, 일 실시예에서, UV 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반의 레이저 프로세스가, IR 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반의 레이저 프로세스 보다 더 깨끗한 삭마 프로세스를 제공한다. 그러한 구체적인 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 적합한 펨토초-기반의 레이저 프로세스는 대략적으로 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저에 기초한다. 그러한 특정 실시예에서, 대략적으로 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저의 대략적으로 400 펨토초와 같은 또는 그 미만의 펄스들이 이용된다. 하지만, 대안적인 실시예에서는, 이중 레이저 파장들(예를 들어, IR 레이저와 UV 레이저의 조합)이 이용된다.
흐름도(100)의 동작(106), 및 상응하는 도 2c를 참조하면, 집적 회로들(206)을 싱귤레이트하기 위해, 패터닝된 마스크(208) 내의 갭들(210)을 통해서 반도체 웨이퍼(204)를 에칭한다. 본 발명의 일 실시예에 따르면, 반도체 웨이퍼(204)를 에칭하는 것은, 도 2c에 도시된 바와 같이, 멀티-스텝 레이저 스크라이빙 프로세스로 처음에 형성된 트렌치들(212)을 에칭함으로써, 반도체 웨이퍼(204)를 완전히 관통하여 최종적으로 에칭하는 것을 포함한다.
일 실시예에서, 반도체 웨이퍼(204)를 에칭하는 것은 플라즈마 에칭 프로세스를 이용하는 것을 포함한다. 일 실시예에서, 실리콘-관통 비아(through-silicon via) 타입 에칭 프로세스가 이용된다. 예를 들어, 구체적인 실시예에서, 반도체 웨이퍼(204)의 재료의 에칭 레이트는 분당 25 미크론 보다 크다. 초고밀도(ultra-high-density) 플라즈마 소스가 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 이용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 예로는, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure pct00002
SilviaTM Etch 시스템이 있다. Applied Centura
Figure pct00003
SilviaTM Etch 시스템은 용량성 및 유도성 RF 결합을 조합하는데, 이러한 조합은 자기성 증강(magnetic enhancement)에 의해 제공되는 개선들을 가지면서도, 용량성 결합 만을 가지고 가능했던 것 보다 이온 밀도 및 이온 에너지의 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은 이온 밀도를 이온 에너지로부터 효과적으로 디커플링(decoupling)할 수 있게 하며, 그에 따라, 매우 낮은 압력들에서도, 잠재적으로 불리한(damaging) 높은 DC 바이어스 레벨들 없이 비교적 고밀도의 플라즈마들을 달성할 수 있게 한다. 이는 예외적으로 넓은 프로세스 윈도우(window)를 초래한다. 하지만, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 이용될 수 있다. 예시적인 실시예에서, 깊은(deep) 실리콘 에칭을 이용하여, 본질적으로 정밀한 프로파일 제어 및 실질적으로 스캘럽이 없는(scallop-free) 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40% 보다 큰 에칭 레이트로 단결정 실리콘 기판 또는 웨이퍼(404)를 에칭한다. 구체적인 실시예에서, 실리콘-관통 비아 타입 에칭 프로세스가 이용된다. 에칭 프로세스는 반응 가스(reactive gas)로부터 발생되는 플라즈마에 기초하며, 상기 반응 가스는 일반적으로 불소-기반의 가스, 예를 들어 SF6, C4F8, CHF3, XeF2, 또는 비교적 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스(reactant gas)이다. 일 실시예에서, 도 2c에 도시된 바와 같이, 싱귤레이션 프로세스 이후 마스크 층(208)이 제거된다.
따라서, 흐름도(100) 및 도 2a-2c를 다시 참조하면, 마스크 층을 통해서, (메탈라이제이션을 포함하는) 웨이퍼 스트리트들을 통해서, 그리고 실리콘 기판 내로 부분적으로 삭마하기 위해, 멀티-스텝 레이저 스크라이빙 프로세스를 이용하여 초기 삭마에 의해 웨이퍼 다이싱이 수행될 수 있다. 그런 다음, 후속하는 실리콘 관통의(through-silicon) 깊은 플라즈마 에칭(deep plasma etching)에 의해, 다이 싱귤레이션이 완료될 수 있다. 본 발명의 일 실시예에 따르면, 다이싱을 위한 재료들 스택의 구체적인 예가 도 7a-7d와 관련하여 하기에서 설명된다.
도 7a를 참조하면, 하이브리드 레이저 삭마 및 플라즈마 에칭 다이싱을 위한 재료들 스택은 마스크 층(702), 디바이스 층(704), 및 기판(706)을 포함한다. 마스크 층, 디바이스 층, 및 기판은, 백킹 테이프(backing tape)(710)에 부착되는 다이 부착 필름(die attach film)(708) 위에 배치된다. 일 실시예에서, 마스크 층(702)은, 마스크(202)와 관련하여 상기 설명된 포토-레지스트 층들과 같은 포토-레지스트 층이다. 디바이스 층(704)은 하나 또는 그 초과의 금속 층들(예를 들어, 구리 층들) 위에 배치된 무기 유전체 층(예를 들어, 실리콘 이산화물) 및 하나 또는 그 초과의 저 K 유전체 층들(예를 들어, 탄소-도핑된 산화물 층들)을 포함한다. 디바이스 층(704)은 또한 집적 회로들 사이에 배열된 스트리트들을 포함하고, 이러한 스트리트들은 집적 회로들과 동일한 또는 유사한 층들을 포함한다. 기판(706)은 벌크(bulk) 단결정 실리콘 기판이다.
일 실시예에서, 벌크 단결정 실리콘 기판(706)은, 다이 부착 필름(708)에 부착되기 전에, 후면측(backside)으로부터 박형화된다(thinned). 이러한 박형화는 후면측 그라인드 프로세스(backside grind process)에 의해 수행될 수 있다. 일 실시예에서, 벌크 단결정 실리콘 기판(706)은 대략 50 -100 미크론 범위의 두께로 박형화된다. 일 실시예에서, 이러한 박형화는 레이저 삭마 및 플라즈마 에칭 다이싱 프로세스에 이전에 수행된다는 것을 주목하는 것이 중요하다. 일 실시예에서, 포토-레지스트 층(702)은 대략 5 미크론의 두께를 가지며, 그리고 디바이스 층(704)은 대략 2-3 미크론 범위의 두께를 갖는다. 일 실시예에서, 다이 부착 필름(708)(또는, 박형화된 또는 얇은 웨이퍼 또는 기판을 백킹 테이프(710)에 본딩할 수 있는 임의의 적합한 대체물(substitute))은 대략 20 미크론의 두께를 갖는다.
도 7b를 참조하면, 마스크(702), 디바이스 층(704) 및 기판(706)의 일부가 멀티-스텝 레이저 스크라이빙 프로세스(712)에 의해 패터닝되어, 기판(706) 내에 트렌치들(714)을 형성한다. 도 7c를 참조하면, 실리콘-관통의 깊은 플라즈마 에칭 프로세스(716)를 이용하여, 트렌치(714)를 다이 부착 필름(708)까지 아래로 연장함으로써, 다이 부착 필름(708)의 상단부 부분을 노출시키고 그리고 실리콘 기판(706)을 싱귤레이트한다. 디바이스 층(704)은, 실리콘-관통의 깊은 플라즈마 에칭 프로세스(716) 동안, 포토-레지스트 층(702)에 의해 보호된다.
도 7d를 참조하면, 싱귤레이션 프로세스는 다이 부착 필름(708)을 패터닝하여, 백킹 테이프(710)의 상단부 부분을 노출시키고 그리고 다이 부착 필름(708)을 싱귤레이트하는 것을 더 포함할 수 있다. 일 실시예에서, 다이 부착 필름은 레이저 프로세스에 의해 또는 에칭 프로세스에 의해 싱귤레이트된다. 추가적인 실시예들은, 이후, 백킹 테이프(710)로부터 기판(706)의 싱귤레이트된 부분들을 (예를 들어, 개별적인 집적 회로들로서) 제거하는 것을 포함할 수 있다. 일 실시예에서, 싱귤레이트된 다이 부착 필름(708)은 기판(706)의 싱귤레이트된 부분들의 후면측들 상에서 유지된다. 다른 실시예들은 디바이스 층(704)으로부터 마스킹 포토-레지스트 층(702)을 제거하는 것을 포함할 수 있다. 대안적인 실시예에서, 기판(706)이 대략 50 미크론 보다 더 얇은 경우, 부가적인 플라즈마 프로세스를 이용하지 않으면서, 레이저 삭마 프로세스(712)를 이용하여 기판(706)을 완전히 싱귤레이트한다.
다이 부착 필름(708)을 싱귤레이트한 이후, 일 실시예에서, 마스킹 포토-레지스트 층(702)이 디바이스 층(704)으로부터 제거된다. 일 실시예에서, 싱귤레이트된 집적 회로들은 패키징을 위해 백킹 테이프(710)로부터 제거된다. 그러한 하나의 실시예에서, 패터닝된 다이 부착 필름(708)은 각각의 집적 회로의 후면측 상에 유지되고 그리고 최종 패키징에 포함된다. 하지만, 다른 실시예에서, 패터닝된 다이 부착 필름(708)은 싱귤레이션 프로세스 동안 또는 그 후에 제거된다.
단일 프로세스 툴이, 하이브리드 멀티-스텝 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스에서의 많은 또는 모든 동작들을 수행하도록 구성될 수 있다. 예를 들어, 도 8은 본 발명의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 도시한다.
도 8을 참조하면, 프로세스 툴(800)은 팩토리 인터페이스(FI)(802)를 포함하며, 이러한 팩토리 인터페이스(FI)(802)에는 복수의 로드 록들(load locks)(804)이 커플링되어 있다. 클러스터 툴(806)이 팩토리 인터페이스(802)와 커플링된다. 클러스터 툴(806)은 플라즈마 에칭 챔버(808)와 같은 하나 또는 그 초과의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(810)가 또한 팩토리 인터페이스(802)에 커플링된다. 프로세스 툴(800)의 전체적인 풋프린트는, 일 실시예에서, 도 8에 도시된 바와 같이, 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터) 일 수 있다.
일 실시예에서, 레이저 스크라이브 장치(810)는 멀티-스텝 레이저 스크라이빙 프로세스를 수행하도록 구성된 레이저 장치를 하우징한다. 레이저는, 상기 설명한 레이저 삭마 프로세스들과 같은, 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 삭마 부분을 수행하기에 적합하다. 일 실시예에서, 이동가능한 스테이지가 또한 레이저 스크라이브 장치(810)에 포함되고, 상기 이동가능한 스테이지는 웨이퍼 또는 기판(또는 그 캐리어)을 레이저에 대해서 이동시키도록 구성된다. 구체적인 실시예에서, 상기 설명한 바와 같이, 레이저가 또한 이동가능하다. 레이저 스크라이브 장치(810)의 전체적인 풋프린트는, 일 실시예에서, 도 8에 도시된 바와 같이, 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
일 실시예에서, 레이저 스크라이브 장치(810)는 레이저 전력 및 빔 크기를 정교하게(finely) 조정하기 위해 각각의 빔 경로를 따라 배치된 전력-감쇠 개구(power-attenuation aperture)를 포함한다. 일 실시예에서, 감쇠 엘리먼트가 빔 부분을 감쇠시키기 위해 각각의 빔 경로를 따라서 배치되어, 그 부분 내의 펄스들의 강도 또는 세기를 조정한다. 일 실시예에서, 셔터(shutter)가 각각의 빔 경로를 따라서 배치되어, 빔 부분의 각각의 펄스의 형상을 제어한다.
일 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(808)은, 복수의 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해서 웨이퍼 또는 기판을 에칭하도록 구성된다. 그러한 하나의 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(808)은 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 구체적인 실시예에서, 하나 또는 그 초과의 플라즈마 에칭 챔버들(808)은, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure pct00004
SilviaTM Etch 시스템이다. 이러한 에칭 챔버는, 단결정 실리콘 기판들 또는 웨이퍼들 상에 또는 그 내부에 하우징되는 싱귤레이트된 집적 회로들을 생성하기 위하여 이용되는 깊은 실리콘 에칭을 위해 구체적으로 설계될 수 있다. 일 실시예에서, 고밀도 플라즈마 소스가 플라즈마 에칭 챔버(808) 내에 포함되어, 높은 실리콘 에칭 레이트들을 촉진한다. 일 실시예에서, 하나 초과의 에칭 챔버가 프로세스 툴(800)의 클러스터 툴(806) 부분 내에 포함되어, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 한다.
팩토리 인터페이스(802)는 레이저 스크라이브 장치(810)를 갖는 외부 제조 설비와 클러스터 툴(806) 사이의 인터페이스에 대한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(802)는, 저장 유닛들(예를 들어, 전면 개방형 통합 포드(front opening unified pod)들)로부터 클러스터 툴(806) 또는 레이저 스크라이브 장치(810)로 또는 양자 모두로 웨이퍼들(또는 그 캐리어들)을 이송하기 위한 아암(arm)들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(806)은 싱귤레이션 방법의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 부가적인 에칭 챔버 대신에, 증착 챔버(812)가 포함된다. 증착 챔버(812)는, 웨이퍼 또는 기판의 레이저 스크라이빙에 앞서서, 웨이퍼 또는 기판의 디바이스 층 상에서의 또는 위에서의 마스크 증착을 위해 구성될 수 있다. 그러한 하나의 실시예에서, 증착 챔버(812)는 포토-레지스트 층을 증착하기에 적합하다. 다른 실시예에서, 부가적인 에칭 챔버 대신에, 습식/건식 스테이션(814)이 포함된다. 습식/건식 스테이션은, 기판 또는 웨이퍼의 레이저 스크라이브 및 플라즈마 에칭 싱귤레이션 프로세스 이후에, 잔류물들 및 파편(fragment)들을 세정하거나 마스크를 제거하기에 적합할 수 있다. 일 실시예에서, 계측 스테이션(metrology station)이 또한 프로세스 툴(800)의 컴포넌트로서 포함된다.
본 발명의 실시예들은, 본 발명의 실시예들에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데에 이용될 수 있는 명령들이 저장되어 있는 머신-판독가능한 매체를 포함할 수 있는, 컴퓨터 프로그램 물건, 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 8과 관련하여 설명된 프로세스 툴(800)과 커플링된다. 머신-판독가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신-판독가능한(예를 들어, 컴퓨터-판독가능한) 매체는, 머신(예를 들어, 컴퓨터) 판독가능한 저장 매체(예를 들어, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들, 등), 머신(예를 들어, 컴퓨터) 판독가능한 전송 매체(전기적, 광학적, 음향적 또는 다른 형태의 전파되는 신호들(예를 들어, 적외선 신호들, 디지털 신호들, 등)) 등을 포함한다.
도 9는 컴퓨터 시스템(900)의 예시적인 형태의 머신의 개략적인 표현을 도시하며, 상기 머신 내에서, 머신으로 하여금 본원에서 설명된 방법론(methodology)들 중 임의의 하나 또는 그 초과를 수행하게 하기 위한 명령들의 세트가 실행될 수 있다. 대안적인 실시예들에서, 머신은 근거리 통신망(LAN), 인트라넷, 엑스트라넷, 또는 인터넷으로 다른 머신들에 연결(예를 들어, 네트워킹(networked))될 수 있다. 머신은 클라이언트-서버 네트워크 환경의 서버 또는 클라이언트 머신으로서, 또는 피어-투-피어(peer-to-peer)(또는 분산형) 네트워크 환경의 피어 머신으로서 동작할 수 있다. 머신은 개인용 컴퓨터(PC), 타블렛 PC, 셋탑 박스(STB), 개인용 휴대 정보 단말기(PDA), 셀룰러 전화기, 웹 어플라이언스(web appliance), 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해서 취해질 액션(action)들을 명시하는 (순차적인 또는 다른 방식의(otherwise)) 명령들의 세트를 실행할 수 있는 임의의 머신일 수 있다. 추가적으로, 단지 하나의 머신 만이 예시되지만, "머신"이라는 용어는 또한 본원에서 설명된 방법론들 중 임의의 하나 또는 그 초과를 수행하기 위해 개별적으로 또는 공동으로 명령들의 세트(또는 복수의 세트들)를 실행하는 머신들(예를 들어, 컴퓨터들)의 임의의 집합을 포함하는 것으로 받아들여져야 한다.
예시적인 컴퓨터 시스템(900)은, 버스(930)를 통해 서로 통신하는, 프로세서(902), 메인 메모리(904)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM) 예를 들어, 동기식 DRAM(SDRAM), 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(906)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 보조 메모리(secondary memory)(918)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(902)는 마이크로프로세서, 중앙 처리 장치 등과 같은 하나 또는 그 초과의 범용 프로세싱 디바이스들을 나타낸다. 보다 구체적으로, 프로세서(902)는 복합 명령 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어(VLIW) 마이크로프로세서, 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(902)는 또한 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 또는 그 초과의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(902)는 본원에서 설명된 동작들을 수행하기 위한 프로세싱 로직(926)을 실행하도록 구성된다.
컴퓨터 시스템(900)은 네트워크 인터페이스 디바이스(908)를 더 포함할 수 있다. 컴퓨터 시스템(900)은 또한 비디오 디스플레이 유닛(910)(예를 들어, 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED), 또는 음극선관(CRT)), 영숫자(alphanumeric) 입력 디바이스(912)(예를 들어, 키보드), 커서 제어 디바이스(914)(예를 들어, 마우스) 및 신호 생성 디바이스(916)(예를 들어, 스피커)를 포함할 수 있다.
보조 메모리(918)는, 본원에서 설명된 방법론들 또는 기능들 중 임의의 하나 또는 그 초과를 구현하는 명령들(예를 들어, 소프트웨어(922))의 하나 또는 그 초과의 세트들이 저장되어 있는 머신-액세스가능한 저장 매체(또는, 보다 구체적으로는, 컴퓨터-판독가능한 저장 매체)(931)를 포함할 수 있다. 소프트웨어(922)는 또한, 컴퓨터 시스템(900)에 의한 소프트웨어의 실행 동안에 프로세서(902) 내에서 및/또는 메인 메모리(904) 내에서 완전히 또는 적어도 부분적으로 상주할 수 있고, 메인 메모리(904) 및 프로세서(902)는 머신-판독가능한 저장 매체들을 또한 구성한다. 소프트웨어(922)는 또한, 네트워크 인터페이스 디바이스(908)에 의해 네트워크(920)를 통해 송신 또는 수신될 수 있다.
머신-액세스가능한 저장 매체(931)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "머신-판독가능한 저장 매체"라는 용어는 명령들의 하나 또는 그 초과의 세트들을 저장하는 단일 매체 또는 복수의 매체들(예를 들어, 중앙식 또는 분산식 데이터베이스, 및/또는 연관 캐쉬들(associated caches) 및 서버들)을 포함하는 것으로 받아들여져야 한다. "머신-판독가능한 저장 매체"라는 용어는 또한, 머신에 의해 실행하기 위한 명령들의 세트를 저장 또는 인코딩할 수 있고, 그리고 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 또는 그 초과를 수행하게 하는 임의의 매체를 포함하는 것으로 받아들여져야 한다. 그에 따라, "머신-판독가능한 저장 매체"라는 용어는, 제한되는 것은 아니지만, 고상 메모리들 및, 광학 및 자기 매체들을 포함하는 것으로 받아들여져야 한다.
본 발명의 일 실시예에 따르면, 머신-액세스가능한 저장 매체에는 명령들이 저장되어 있으며, 이러한 명령들은 데이터 프로세싱 시스템으로 하여금 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법을 수행하게 한다. 이러한 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 이후, 상기 마스크가 멀티-스텝 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들을 갖는 패터닝된 마스크를 제공한다. 집적 회로들 사이의 반도체 웨이퍼의 영역들이 노출된다. 이후, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼를 에칭하여, 집적 회로들을 싱귤레이트한다.
이와 같이, 반도체 웨이퍼들을 다이싱하는 방법들이 개시되었으며, 각각의 웨이퍼는 복수의 집적 회로들을 갖는다. 본 발명의 일 실시예에 따르면, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는, 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 방법은 또한, 갭들을 갖는 패터닝된 마스크를 제공하여 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 멀티-스텝 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계를 포함한다. 방법은 또한, 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해서 반도체 웨이퍼를 에칭하는 단계를 포함한다. 일 실시예에서, 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들에 의한 스크라이빙, 및 후속적으로, 가우시안 빔 패스들과 오버랩핑되는 톱 햇 빔 패스에 의한 스크라이빙을 포함한다.

Claims (15)

  1. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는 상기 집적 회로들을 커버하고 보호하는 층으로 이루어짐 ― ;
    갭(gap)들을 갖는 패터닝된 마스크를 제공함으로써 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 멀티-스텝 레이저 스크라이빙 프로세스(multi-step laser scribing process)로 패터닝하는 단계 ― 상기 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는(offset but overlapping) 가우시안 빔 패스(Gaussian beam pass)들에 의한 스크라이빙, 및 후속적으로, 상기 가우시안 빔 패스들과 오버랩핑되는 톱 햇 빔 패스(top hat beam pass)에 의한 스크라이빙을 포함함 ― ; 및
    상기 집적 회로들을 싱귤레이트(singulate)하기 위해, 상기 패터닝된 마스크 내의 상기 갭들을 통해 상기 반도체 웨이퍼를 에칭하는 단계
    를 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  2. 제 1 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들은 순차적으로 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  3. 제 1 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들은 동시에 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  4. 제 1 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들 각각은, 대략적으로 300-380 나노미터 범위의 파장을 갖는 UV 레이저를 이용하여 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  5. 제 1 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들 각각은, 대략적으로 5-50 피코초 범위의 펄스 폭을 갖는 UV 레이저를 이용하여 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  6. 제 1 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들 각각은, 대략적으로 25-50 미크론 범위의 레이저 스폿 직경(laser spot diameter)을 갖는 UV 레이저를 이용하여 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  7. 제 1 항에 있어서,
    상기 톱 햇 빔 패스는 상기 가우시안 빔 패스들의 평균 플루엔스(fluence)의 대략적으로 25%-50% 에서 수행되는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  8. 제 1 항에 있어서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계는 수용성(water soluble) 마스크를 형성하는 단계를 포함하는,
    복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법.
  9. 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법으로서,
    반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는 상기 집적 회로들을 커버하고 보호하는 층으로 이루어짐 ― ;
    갭들을 갖는 패터닝된 마스크를 제공함으로써 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 멀티-스텝 레이저 스크라이빙 프로세스로 패터닝하는 단계 ― 상기 멀티-스텝 레이저 스크라이빙 프로세스는, 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들에 의한 스크라이빙, 및 후속적으로, 상기 가우시안 빔 패스들과 오버랩핑되는 브로드 가우시안 빔 패스(broad Gaussian beam pass)들에 의한 스크라이빙을 포함함 ― ; 및
    상기 집적 회로들을 싱귤레이트하기 위해, 상기 패터닝된 마스크 내의 상기 갭들을 통해 상기 반도체 웨이퍼를 에칭하는 단계
    를 포함하는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
  10. 제 9 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들은 순차적으로 수행되는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
  11. 제 9 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들은 동시에 수행되는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
  12. 제 9 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들 각각은, 대략적으로 300-380 나노미터 범위의 파장을 갖는 UV 레이저를 이용하여 수행되는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
  13. 제 9 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들 각각은, 대략적으로 5-50 피코초 범위의 펄스 폭을 갖는 UV 레이저를 이용하여 수행되는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
  14. 제 9 항에 있어서,
    상기 2개 또는 그 초과의 오프셋되지만 오버랩핑되는 가우시안 빔 패스들 각각은, 대략적으로 25-50 미크론 범위의 레이저 스폿 직경(laser spot diameter)을 갖는 UV 레이저를 이용하여 수행되는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
  15. 제 9 항에 있어서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계는 수용성 마스크를 형성하는 단계를 포함하는,
    복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법.
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