KR20140109817A - 반도체막 및 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 광 조사에 대하여 안정성이 높은 산화물 반도체막 및 반도체 장치를 제공한다.
400nm~800nm의 파장 범위에서 일정 광 전류법(CPM: Constant Photocurrent Method)으로 관측되는 광 흡수를 갖고, 상기 광 흡수에서 밴드 테일에 기인한 광 흡수를 제외함으로써 얻어지는 결함 준위의 흡수 계수가 5×10-2/cm 이하인 산화물로 이루어지는 반도체막으로 한다. 또한, 상기 반도체막을 사용하여 반도체 장치를 제작한다.

Description

반도체막 및 반도체 장치{SEMICONDUCTOR FILM AND SEMICONDUCTOR DEVICE}
본 발명은 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 그 구동 방법, 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 산화물 반도체막 및 반도체 장치에 관한 것이다.
액정 표시 장치나 발광 표시 장치로 대표되는 플랫 패널 디스플레이의 대부분에 사용되고 있는 트랜지스터는 유리 기판 위에 형성된 비정질계 실리콘, 또는 결정계 실리콘 반도체로 구성되어 있다. 또한, 상기 실리콘 반도체를 사용한 트랜지스터는 집적 회로(IC) 등에도 이용되고 있다.
근년에 들어, 실리콘 반도체를 대신하여 반도체 특성을 나타내는 금속 산화물을 트랜지스터에 사용하는 기술이 주목을 모으고 있다. 또한, 본 명세서 등에서는 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 부르기로 한다.
예를 들어, 산화물 반도체로서, 산화 아연 또는 In-Ga-Zn계 산화물을 사용한 트랜지스터를 제작하고, 이 트랜지스터를 표시 장치의 화소의 스위칭 소자 등에 사용하는 기술이 기재되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 비특허문헌 1에서는 비정질의 In-Ga-Zn-O막에서, 밀도가 1×1020/cm3 이상으로 매우 높은 결함 준위가 관찰되고, 가열 처리를 수행함으로써 그 값이 절반 정도까지 감소된다고 보고되어 있다.
일본국 특개 제2007-123861호 공보 일본국 특개 제2007-96055호 공보
카미야, 노무라, 호소노, 「어모퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp.621-633.
산화물 반도체막은 광 조사에 의하여 다양한 영향을 받는다. 특히, 산화물 반도체막을 사용한 트랜지스터에서는 광 부바이어스 열화라고 불리는 현상이 일어나는 것이 알려져 있다. 예를 들어, 상기 트랜지스터의 채널 형성 영역에 광을 조사하면서 게이트에 부바이어스를 인가하고 열 스트레스를 가하는 광-부바이어스-열 스트레스 시험에서는 문턱 전압이 변동된다. 특히, 산화물 반도체막에서 결함 준위 밀도가 비특허문헌 1에 기재된 바와 같은 큰 값이라면 이것을 사용한 트랜지스터에서는 문턱 전압이 크게 변동될 수 있다.
이와 같은 트랜지스터의 전기 특성의 변동은 이것을 사용한 반도체 장치의 신뢰성을 저하시키는 요인이 된다.
따라서, 본 발명의 일 형태에서는 광 조사에 대하여 안정성이 높은 산화물 반도체막을 제공하는 것을 목적 중 하나로 한다. 또는, 광 조사에 대하여 안정성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 전기 특성의 저하를 억제할 수 있는 구성을 갖는 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 저소비 전력의 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신뢰성이 높은 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 문턱 전압의 열화를 저감한 반도체 장치를 제공하는 것을 목적 중 하나로 한다. 또는, 신규 반도체 장치 등을 제공하는 것을 목적 중 하나로 한다.
또한, 상술한 과제의 기재는 다른 과제의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 과제 모두를 해결할 필요는 없는 것으로 한다. 또한, 상술한 과제 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 과제 외의 과제를 추출할 수 있다.
본 발명의 일 형태는 결함 준위가 적은 산화물 반도체층, 및 상기 산화물 반도체층을 갖는 반도체 장치에 관한다.
본 발명이 일 형태는, 400nm~800nm의 파장 범위에서 일정 광 전류법(CPM: Constant Photocurrent Method)으로 관측되는 광 흡수를 갖고, 상기 광 흡수에서 밴드 테일에 기인한 광 흡수를 제외함으로써 얻어지는 결함 준위의 흡수 계수가 5×10-2/cm 이하인 것을 특징으로 하는 산화물로 이루어지는 반도체막이다.
상기 산화물에는 c축이 산화물 표면에 대략 수직인 결정부를 포함하는 것이 바람직하다.
또한, 상기 산화물에는 In-M-Zn산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용할 수 있다.
또한, 본 발명의 다른 일 형태는 게이트 전극층과, 게이트 전극층과 접촉하여 제공된 게이트 절연막과, 게이트 절연막을 개재(介在)하여 게이트 전극층과 중첩되는 산화물 반도체층과, 산화물 반도체층과 접촉하여 제공된 소스 전극층 및 드레인 전극층을 갖고, 산화물 반도체층은 400nm~800nm의 파장 범위에서 일정 광 전류법(CPM)으로 관측되는 광 흡수를 갖고, 상기 광 흡수에서 밴드 테일에 기인한 광 흡수를 제외함으로써 얻어지는 결함 준위의 흡수 계수가 5×10-2/cm 이하인 것을 특징으로 하는 반도체 장치다.
상기 산화물 반도체층에는 c축이 산화물 반도체층 표면에 대략 수직인 결정부를 포함하는 것이 바람직하다.
또한, 상기 산화물 반도체층에는 In-M-Zn산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)을 사용할 수 있다.
또한, 상기 산화물 반도체층은 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층이 순차적으로 적층된 다층막이라도 좋다.
제 1 산화물 반도체층 및 제 3 산화물 반도체층은 제 2 산화물 반도체층보다 전도대 하단의 에너지가 0.05eV 이상 2eV 이하의 범위에서 진공 준위에 가까운 것이 바람직하다.
또한, 제 2 산화물 반도체층은 c축이 상기 제 2 산화물 반도체층 표면에 대략 수직인 결정부를 포함하는 것이 바람직하다.
또한, 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층은 In-M-Zn산화물(M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 또는 Hf)이고, 제 1 산화물 반도체층 및 제 3 산화물 반도체층은 제 2 산화물 반도체층에 비하여 In에 대한 M의 원자수비가 큰 것이 바람직하다.
본 발명의 일 형태를 사용함으로써 광 조사에 대하여 안정성이 높은 산화물 반도체막을 제공할 수 있다. 또는, 광 조사에 대하여 안정성이 높은 반도체 장치를 제공할 수 있다. 또는, 전기 특성의 저하를 억제할 수 있는 구성을 갖는 반도체 장치를 제공할 수 있다. 또는, 저소비 전력의 반도체 장치를 제공할 수 있다. 또는, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또는, 문턱 전압의 열화를 저감한 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치 등을 제공할 수 있다.
또한, 상술한 효과의 기재는 다른 효과의 존재를 방해하는 것이 아니다. 또한, 본 발명의 일 형태는 상술한 효과 모두를 해결할 필요는 없는 것으로 한다. 또한, 상술한 효과 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 상술한 효과 외의 효과를 추출할 수 있다.
도 1은 CAAC-OS막과 비정질막의 국재 준위(局在 準位)에 의한 광 흡수를 나타낸 그래프.
도 2는 In-Ga-Zn-O막의 광 응답 특성을 나타내는 광 전류의 측정 결과를 나타낸 그래프.
도 3은 In-Ga-Zn-O막의 PL 스펙트럼, 광 흡수 스펙트럼을 나타낸 그래프.
도 4는 CAAC-OS막의 단면 TEM상.
도 5는 In-Ga-Zn-O막의 전자빔 회절 패턴.
도 6은 CPM 측정 장치를 도시한 도면.
도 7은 In-Ga-Zn-O막의 광 흡수 스펙트럼 및 상기 막 중의 결함 준위의 광 흡수 스펙트럼을 나타낸 그래프.
도 8은 산화 실리콘의 DOS를 나타낸 그래프.
도 9는 In-Ga-Zn-O 및 산화 실리콘의 밴드 다이어그램.
도 10은 트랜지스터의 광 부바이어스 시험 결과를 나타낸 그래프.
도 11은 In-Ga-Zn-O막의 광 흡수 스펙트럼 및 상기 막 중의 결함 준위의 광 흡수 스펙트럼을 나타낸 그래프.
도 12는 액티브 매트릭스형 액정 디스플레이의 사진.
도 13은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 14는 산화물 반도체층의 밴드 구조를 나타낸 도면.
도 15는 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 16은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 17은 반도체 장치를 설명하기 위한 상면도 및 단면도.
도 18은 반도체 장치를 설명하기 위한 상면도.
도 19는 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 20은 반도체 장치의 제작 방법을 설명하기 위한 단면도.
도 21은 In-Ga-Zn-O막의 광 흡수 스펙트럼을 나타낸 그래프.
도 22는 전자 기기를 도시한 도면.
도 23은 CPM 측정 샘플 및 트랜지스터의 단면도.
도 24는 CPM 측정 결과 및 트랜지스터의 Id-Vg 특성을 나타낸 그래프.
도 25는 수소를 많이 포함하는 In-Ga-Zn-O막의 SIMS 분석 결과 및 CPM 측정 결과를 나타낸 그래프.
도 26은 In-Ga-Zn-O막 중의 수소량과 결정성에 관한 계산에 사용하는 모델을 설명하기 위한 도면.
도 27은 수소가 없는 In-Ga-Zn-O 결정 모델을 사용한 계산에 의하여 얻어진 2600K 및 2700K에서의 각 원자의 궤적(軌跡)을 도시한 도면.
도 28은 In-Ga-Zn-O막의 동경분포 함수를 도시한 그래프.
도 29는 수소량이 3.45atom%의 In-Ga-Zn-O 결정 모델의 동경분포 함수 및 수소의 동경분포 함수를 도시한 그래프.
이하에서는 본 명세서 등에 기재된 발명의 실시형태 및 실시예에 대하여 도면을 사용하여 자세히 설명한다. 다만, 본 명세서 등에 기재된 발명은 이하의 설명에 한정되지 않고 그 형태 및 자세한 사항을 다양하게 변경할 수 있는 것은 당업자라면 쉽게 이해할 수 있다. 또한, 본 명세서 등에 기재된 발명은 이하에 기재된 실시형태 및 실시예의 내용에 한정되어 해석되는 것이 아니다. 또한, 제 1, 제 2로서 붙여지는 서수사는 편의상 사용하는 것이며, 공정순 또는 적층순을 나타내는 것이 아니다. 또한, 본 명세서 등에서 서수사는 발명을 특정하기 위한 고유의 명칭에는 포함되지 않는다.
또한, 본 발명의 일 형태에 따른 반도체 장치는 산화물 반도체막을 사용한 트랜지스터, 또는 상기 트랜지스터가 포함되어 구성되는 회로를 포함한다. 예를 들어, LSI나, CPU나, 전원 회로에 탑재되는 파워 디바이스나, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로나, 액정 표시 패널로 대표되는 전기 광학 장치나, 발광 소자를 갖는 발광 표시 장치나, 이들 중 어느 것을 부품으로서 탑재한 전자 기기도 반도체 장치의 범주에 포함된다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태에 따른 산화물 반도체막에 대하여 설명한다.
근년에 들어, In-Ga-Zn계 산화물(In-Ga-Zn-O라고 약기함)로 대표되는 산화물 반도체가 주목을 모으고 있으며, 액정 디스플레이 등의 표시 장치로 실용화되기 시작하고 있다. In-Ga-Zn-O를 사용한 트랜지스터는 비정질 실리콘을 사용한 트랜지스터와 비교하면 이동도가 높거나 오프 전류가 낮은 등 뛰어난 전기 특성을 갖는다. 하지만, 광 조사나 BT(Bias-Temperature) 스트레스 등으로 인하여 전기 특성이 열화되는 것이 알려져 있다.
특히, 트랜지스터의 채널 형성 영역에 광을 조사하면서 게이트에 부바이어스를 인가하고 열 스트레스를 가하는 광-부바이어스-열 스트레스 시험에서는 문턱 전압이 음 방향으로 크게 변동된다. 이것은 광 부바이어스 열화라고도 불리고 In-Ga-Zn-O를 사용한 트랜지스터에 특유한 현상이다.
상기 광 부바이어스 열화에는 산소 결손 등에 기인하여 형성된 In-Ga-Zn-O의 밴드 갭 중에 존재하는 결함 준위가 관계한다. 상기 결함 준위의 존재는 In-Ga-Zn-O막의 광 응답 특성으로 확인할 수 있다.
In-Ga-Zn-O막의 광 응답 특성은 예를 들어, 절연 표면 위에 형성한 In-Ga-Zn-O막 위에 한 쌍의 전극을 형성하고 상기 한 쌍의 전극 사이에 광을 조사하여 상기 한 쌍의 전극 사이에 흘리는 전류의 변화를 계측함으로써 확인할 수 있다.
상술한 방법에서의 In-Ga-Zn-O막의 광 응답 특성은 광 조사를 정지한 후에도 전류가 신속히 완화되지 않고 서서히 저하하는 굉장히 느린 응답을 나타내는 것이 알려져 있다. 이 느린 완화 현상은, In-Ga-Zn-O막 중의 깊은 포획 준위로 인하여 광 전류의 완화가 방해되기 때문에 일어난다.
도 2에 In-Ga-Zn-O막의 광 응답 특성을 나타내는 광 전류의 측정 결과를 나타냈다. 측정 시료는 보텀 게이트형 트랜지스터에 준한 구조를 갖고, L/W=30μm/100000μm의 사이즈를 갖는 시료를 사용하였다. 또한, 측정 전압(드레인 전극에 인가하는 전압, Vd에 상당함)은 0.1V, 또한 광원에는 크세논 램프를 사용하고, 분광 필터로 추출한 파장 400nm의 광을 조사 강도 3.5mW/cm2로 시료 표면에 조사하였다. 또한, 광 전류의 측정에는 반도체 디바이스 애널라이저(Agilent제 B1500)를 사용하였다. 측정 시퀀스로서는 측정을 시작한 60초 후에 광 조사를 시작하고, 600초 후에 광 조사를 정지하고, 더구나 600초 후에 게이트 전극에 -20V를 1초 동안 인가하고, 더구나 300초 후에 게이트 전극에 +20V를 1초 동안 인가하였다. 그 동안 드레인 전극에 흐르는 전류를 총 1800초 동안 연속으로 측정하였다.
도 2에 나타낸 측정 결과로부터 In-Ga-Zn-O막의 광 전류는, 게이트 전극에 부바이어스를 인가하였을 때에는 전류값이 완화되는 모양을 거의 확인할 수 없지만 정바이어스를 인가함으로써 전류값이 급히 감소되는 모양을 확인할 수 있다. 이것은 포획된 전하가 정바이어스에서는 개방되고, 부바이어스에서는 그대로 계속 포획되는 것을 나타내어 있다.
또한, 상기 광 응답 측정으로부터 그 존재가 시사되는 In-Ga-Zn-O막의 밴드 갭 중에 존재하는 결함 준위에 관해서는 비정질 실리콘 등에서의 갭 내 준위 평가 기술로서 알려져 있는 광루미네선스(PL: Photo Luminescence)법 및 일정 광 전류법(CPM)을 사용하여 평가할 수도 있다.
도 3에 In-Ga-Zn-O막에 관하여 PL법으로 얻어진 PL 스펙트럼, 광 전류법으로 얻어진 광 흡수 스펙트럼을 나타냈다. PL 스펙트럼 측정에는 PL측정 장치(LabRAM HR-PL, HORIBA, Ltd.제)를 사용하고, 여기 파장 325nm, 측정 온도 10K으로 하여 측정하였다. 광 흡수 스펙트럼 측정에는 서브 갭 광 흡수 스펙트럼 측정 장치(분광 계기 주식회사제)를 사용하였다. 전자는 결함 준위에 기인하는 발광을 관측할 수 있고, 후자는 결함 준위에 기인하는 광 흡수를 관측할 수 있다. 도 3에서 PL 스펙트럼 및 광 흡수 스펙트럼 각각의 피크 위치는 약간 상이하지만 이 스펙트럼 폭은 거의 같고 1.5eV~2.3eV 정도의 폭을 갖는 산소 결손의 결함 준위에 기인하는 피크를 확인할 수 있다.
상술한 바와 같이, In-Ga-Zn-O막을 사용한 트랜지스터의 광 부바이어스 열화에는 산소 결손 등에 기인하여 형성된 밴드 갭 중에 존재하는 결함 준위가 관계한다. 따라서 상기 결함 준위가 적은 In-Ga-Zn-O막이 바람직하고 그 중 하나로서 CAAC-OS(c-axis aligned crystalline oxide semiconductor)막이 개발되고 있다.
도 4는 In-Ga-Zn-O를 재료로서 사용한 CAAC-OS막의 단면 TEM상이다. 상기 CAAC-OS막은, 조성이 In:Ga:Zn=1:1:1의 In-Ga-Zn-O 재료를 타깃으로서 스퍼터링법을 사용하여 형성한 것이다. 도면 중 화살표는 a-b면을 나타내고 a-b면이 막 두께 방향으로 평행하게 정렬되는 것을 알 수 있다. 이것은 결정이 c축으로 배향되는 것을 나타낸다.
또한, 다양한 In-Ga-Zn-O막에 관하여 전자빔의 빔경을 1nm 수준까지 수속시켜 회절 패턴을 조사한 결과, 비정질 구조와 상이한 nc(nano size crystal, 1nm~10nm 사이즈) 구조가 확인되었다. 도 5에 CAAC-OS막, nc-OS막, a-OS막의 전자빔 회절 패턴과 그 막 밀도를 각각 나타냈다. 이 측정에 의하여 CAAC 구조를 갖는 막에서는 규칙성이 있는 명료한 휘점을 갖는 회절 패턴이 확인되고, nc 구조를 갖는 막에서는 휘점+할로 패턴을 갖는 회절 패턴이 확인되고, 비정질 구조를 갖는 막에서는 할로 패턴만의 회절 패턴이 확인되었다. a-OS막에 대해서는 발명자들이 엄밀하게 추시(追試)를 하였지만 만들기 매우 어렵고 순수한 비정질 구조는 재현하기 어려웠다. 상술한 바와 같은 CAAC-OS막은 산소 결손 등에 기인하여 형성되는 밴드 갭 내의 결함 준위가 매우 적다.
이 밴드 갭 내의 결함 준위는 상술한 광 전류법으로 정량화할 수 있다. 여기서 광 전류법에 대하여 자세히 설명한다.
광 전류법에서는 시료에 제공된 한 쌍의 전극 사이에 전압을 인가한 상태로 광 전류값이 일정하게 되도록 전극 사이의 시료면에 조사하는 광량을 조정하고, 조사 광량으로부터 흡수 계수를 도출하는 것을 각 파장에서 수행하는 것이다. 광 전류법에서, 시료에 결함이 있으면, 결함이 존재하는 준위에 따른 에너지(파장으로부터 환산)에서의 흡수 계수가 증가된다. 이 흡수 계수의 증가분에 상수를 곱함으로써, 시료의 상태 밀도(이하 DOS라고도 기재함)를 도출할 수 있다.
도 6에 CPM 측정 장치의 모식도를 도시하였다. 또한, 도 6에서는 광 경로를 화살표로 나타내고, 배선 등을 실선으로 나타냈다.
CPM 측정 장치는 광원이 되는 램프(201)와, 넓은 범위의 파장의 광으로부터 좁은 범위의 파장의 광만을 추출하는 모노크로미터(202)와, 모노크로미터(202)를 통과한 광을 감광(減光)시키는 필터(203)와, 필터(203)에 의하여 감광된 광을 투과 및 반사시키는 빔 스플리터(204)와, 광을 전류로 변환하는 포토 다이오드(205)와, 전류를 계측하는 로크인 앰프(209)와, 계측된 전류로부터 조사 광량을 어림잡는 계산기(208)를 갖는다.
또한, 도 6에 도시된 시료(210)는 예를 들어, 절연 표면 위에 형성된 산화물 반도체막이다. 상기 산화물 반도체막에는 측정용 전극(211a) 및 측정용 전극(211b)이 제공된다. 전극(211a) 및 전극(211b)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, W, Pt, 및 Au 등의 금속, 상술한 금속의 합금, 도전성을 갖는 상술한 금속의 질화물 및 산화물 중으로부터 하나 이상을 선택하고 단층 또는 적층하여 사용하면 좋다. 또는 Si, Ti, Ni, Cu, Zn, Ga, In, 및 Sn으로부터 선택된 복수 종류의 재료를 포함하는 투명 도전막을 사용하여도 좋다. 바람직하게는 산화물 반도체막과의 계면에 절연막을 형성하지 않는 재료를 선택한다.
전극(211a) 및 전극(211b) 중 어느 하나는 저항을 통하여 직류 전원(206)과 접속되고, 저항과 병렬로 접속된 로크인 앰프(207)에 의하여 광 전류값, 또는 광 전류값과 암 전류값의 차분을 계측할 수 있다.
램프(201)로서는 예를 들어, 크세논 램프, 수은 램프, 및 할로겐 램프 등을 사용할 수 있다. 상술한 램프 중 어느 하나를 사용하여도 좋고, 복수를 조합하여 사용하여도 좋다. 또한, In-Ga-Zn-O막을 평가하는 데 적절한 1.5eV~4.0eV의 범위의 광을 조사하기 위해서는 크세논 램프를 사용하는 것이 바람직하다.
필터(203)로서 감광(ND: Neutral Density) 필터, 웨지 필터, 및 컷 필터 등을 사용할 수 있다. 컷 필터는 특정한 파장 범위의 광을 통과시키고 그 외의 파장 범위의 광을 감쇠시키는 기능을 갖는 광학 필터다. 또한, 상술한 필터를 조합함으로써 조사 광량이나 조사 파장의 제어성을 높일 수 있다. 또한, 필터(203)가 제공되지 않아도 된다.
로크인 앰프(207) 및 로크인 앰프(209)는 입력된 신호 중 특정한 주파수를 갖는 신호를 증폭하여 검출하고 출력하는 기능을 갖는다. 그러므로 노이즈 등의 영향이 저감되고 고감도로 신호를 검출할 수 있다.
램프(201)로부터 조사된 광은 모노크로미터(202)에 입사됨으로써 넓은 범위의 파장의 광으로부터 좁은 범위의 파장의 광만이 추출된다. 모노크로미터(202)를 통과한 광은 필터(203)에 입사됨으로써 감광된다. 감광된 광이 빔 스플리터(204)에 조사됨으로써 투과된 광이 시료(210)에 조사되고 반사된 광은 포토 다이오드(205)에 각각 조사된다. 또한, 투과된 광이 포토 다이오드(205)에 조사되고 반사된 광이 시료(210)에 조사되어도 좋다.
포토 다이오드(205)에 의하여, 조사된 광을 전류로 변환한 후, 로크인 앰프(209)에 의하여 전류를 계측하고 계산기(208)에 의하여 조사 광량을 어림잡을 수 있다. 또한, 시료(210)에 조사된 광에 의하여 시료(210)에서 발생한 광 전류를 로크인 앰프(207)에 의하여 계측한다. 얻어진 광 전류값은 계산기(208)에 의하여 필터(203)로 피드백된다. 얻어진 광 전류값이 지나치게 높은 경우에는 필터(203)의 투과율을 낮춰 조사 광량을 저감시킨다. 또한, 광 전류값이 지나치게 낮은 경우에는 필터(203)의 투과율을 높여 조사 광량을 증가시키면 좋다.
도 7의 (A)에 시료(210)에 In-Ga-Zn-O막을 사용하여 측정한 광 흡수 스펙트럼을 나타냈다. 도 7의 (A)에 나타낸 광 흡수 스펙트럼의 커브로부터 밴드 테일에 기인한 광 흡수(우바흐 테일)를 제외함으로써 도 7의 (B)에 나타낸 바와 같이 결함 준위로 인한 광 흡수를 표면화할 수 있다.
또한, 광 흡수 스펙트럼의 커브로부터 밴드 테일에 기인한 광 흡수(우바흐 테일)를 제외함으로써 결함 준위에 의한 흡수 계수(α)를 이하에 기재되는 수학식(1)을 사용하여 산출할 수 있다.
[수학식(1)]
Figure pat00001
여기서, α(E)는 각 에너지에서의 흡수 계수를 나타내고, αu는 우바흐 테일에 기인하는 흡수 계수를 나타낸다.
또한, 우바흐 테일이 갖는 기울기를 우바흐 에너지라고 한다. 우바흐 에너지가 작으면 작을수록 결함이 적고 가전자대의 밴드단에서의 준위의 테일(tail) 기울기가 가파르고 질서성이 높은 반도체층이라고 할 수 있다.
예를 들어, 도 21의 (A)는 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn-O막의 CPM 측정 결과를 나타낸 것이고, 우바흐 에너지는 76.8meV다. 한편, 도 21의 (B)는 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn-O막의 CPM 측정 결과를 나타낸 것이고, 우바흐 에너지는 69.0meV다. 이들 비교로부터 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn-O막이 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn-O막보다 결함이 적은 막이라고 할 수 있다.
또한, 수소를 많이 포함하는 In-Ga-Zn-O막은 결함에 기인한 광 흡수가 큰 것이 알려져 있다. 도 25의 (A)는 수소를 많이 포함하는 In-Ga-Zn-O막의 SIMS 분석 결과를 나타낸 것이고, 도 25의 (B)는 상기 In-Ga-Zn-O막의 CPM 측정 결과를 나타낸 것이다. 수소를 많이 포함하는 막에서는 결함에 기인한 매우 큰 광 흡수가 관측된다.
상술한 바와 같은 수소를 많이 포함하는 In-Ga-Zn-O막에서의 결함은 결정성과 크게 관련이 있다고 할 수 있다. In-Ga-Zn-O막 중의 수소량과 결정성에 관한 계산 결과에 대하여 다음에 설명한다.
도 26은 계산에 사용한 모델을 도시한 것이고 원자수가 112인 In-Ga-Zn-O 결정 모델을 사용하며 Ga과 Zn은 InO2층 사이에 혼합하여 배치한다. 도면 중 세로 방향이 c축을 나타내고 도 26의 (A)에 도시된 수소가 없는 In-Ga-Zn-O 결정 모델, 도 26의 (B)에 도시된 수소량이 3.45atom%의 In-Ga-Zn-O 결정 모델, 도 26의 (C)에 도시된 수소량이 6.67atom%의 In-Ga-Zn-O 결정 모델을 사용하였다.
계산에는 슈퍼컴퓨터를 사용하고 계산 조건으로서는 표 1에 나타낸 조건을 사용하였다.
Figure pat00002
도 27은 수소가 없는 In-Ga-Zn-O 결정 모델을 사용한 계산에 의하여 얻어진 2600K 및 2700K에서의 각 원자의 궤적을 도시한 것이다. 또한, 도 28은 InGaZnO4의 결정의 동경분포 함수와 상기 모델의 동경분포 함수를 도시한 것이다.
결정 구조의 유지 또는 파괴는 도 28에 나타낸 동경분포 함수로 평가할 수 있고 0.34nm 정도의 피크(주로 M-M)가 넓고 단거리 측으로 이동한 경우를 파괴라고 판단할 수 있다. 표 2에 각 모델에서의 동경분포 함수로부터 판단한 결정 구조의 유지 또는 파괴를 정리한 결과를 나타냈다.
Figure pat00003
（○: 결정 구조 유지, ×: 결정 구조 파괴, －: 계산하지 않았음）
표 2에 나타낸 결과를 보면 막 중의 수소가 많을수록 결정 구조가 더 저온에서 파괴되는 것을 알 수 있다. 또한, 한편으로 막 중의 수소가 적을수록 결정성을 유지하기 쉬운 것을 알 수 있다.
도 29의 (A)는 2500K에서 결정 구조가 파괴되는, 수소량이 3.45atom%의 In-Ga-Zn-O 결정 모델의 동경분포 함수를 나타낸 것이고, 도 29의 (B)는 수소의 동경분포 함수를 나타낸 것이다. 도 29의 (B)에 나타낸 바와 같이, 수소 원자의 대부분은 산소 원자와 결합하는 것을 알 수 있다.
다음에 결정핵 형성 시에서의 자유 에너지에 대한 활성 장벽에 대하여 설명한다. 균질핵 형성 시에 필요한 깁스 자유 에너지의 변화량(ΔG)은 하기 수학식 (2)로 나타낼 수 있다. 여기서 r은 핵 반경, v은 원자 1개당 체적, Δμ는 상전이 전후의 단위 체적당 자유 에너지의 차이(Δμ=(Eamo/Vamo)-(Ecry/Vcry)), σ는 단위 면적당 비정질상과 결정상의 계면 에너지를 나타낸다.
[수학식 (2)]
Figure pat00004
핵 형성이 일어나는 임계 핵 반경 r=2σv/Δμ를 사용하면 수학식 (2)는 수학식 (3)과 같이 변형할 수 있고 임계 핵을 형성하기 위한 자유 에너지를 나타내는 식으로 된다.
[수학식 (3)]
Figure pat00005
수학식 (3)으로부터, Δμ가 작으면 작을수록 핵을 형성하기 위하여 넘어야 하는 자유 에너지 장벽이 커진다. 단위 시간, 단위 체적 중의 결정 핵의 발생 빈도는 수학식 (4)로 나타낼 수 있다.
[수학식 (4)]
Figure pat00006
따라서 Δμ가 작을수록 또한, σ가 클수록 자유 에너지의 활성 장벽(ΔG*)이 크고 핵 발생 빈도(J)가 작게 되는 것을 알 수 있다.
Δμ는, In-Ga-Zn-O 결정 구조의 자유 에너지를 In-Ga-Zn-O 결정 구조의 에너지로 근사하고 비정질 구조의 자유 에너지를 비정질 구조의 에너지로 근사하고, 제 1 원리 계산에 의하여 In-Ga-Zn-O 결정과 비정질 구조를 계산하고, 그 에너지 차이로부터 산출할 수 있다. 수소가 없는 In-Ga-Zn-O 결정 모델 및 수소량이 6.67atom%의 In-Ga-Zn-O 결정 모델을 사용하여 격자 상수와 원자 좌표에 관하여 구조 최적화를 수행하고 각각의 에너지를 계산한다. 그리고 최적화한 후의 구조에 대하여 양자 MD 계산에 의하여, 2개의 모델을 용융시키고 1000K에서 2psec 후의 에너지를 계산한다. 수소가 없는 In-Ga-Zn-O 결정 모델 및 수소량 6.67atom%의 In-Ga-Zn-O 결정 모델 각각의 Δμ를 표 3에 나타낸다. 이 결과를 보면 수소량 6.67atom%의 막은 수소가 없는 막보다 핵을 생성하기 어렵다는 것, 즉 결정화하기 어렵다는 것을 알 수 있다.
Figure pat00007
도 1의 (A)는 In-Ga-Zn-O를 재료에 사용한 CAAC-OS막, nc-OS막, 및 비정질 OS막의 CPM 측정 결과를 나타낸 것이고, 도 1의 (B)는 각각의 막에서의 국재 준위에 의한 광 흡수를, 상술한 방법으로 표면화한 것이다. 이 결과를 보면 CAAC-OS막은 결함 준위에 의한 광 흡수가 가장 작고 결정 구조가 무너지면서 비정질 상태에 가까워질수록 그 값이 크게 되는 것을 알 수 있다. 또한, 상술한 식에 의하여 산출한 결함 준위에 의한 흡수 계수(α)는 비정질 OS막이라면 5.3×10-1/cm, nc-OS막이라면 1.8×10-2/cm, CAAC-OS막이라면 5.9×10-4/cm이었다.
실험 결과를 보면, 상술한 CAAC-OS막과 같은 결함 준위에 의한 흡수 계수(α)가 작은 막을 사용한 트랜지스터는 광 부바이어스 열화가 작고, 상기 흡수 계수(α)는 5×10-2/cm 이하인 것이 바람직하다는 것이 판명된다.
실제의 트랜지스터에서는 In-Ga-Zn-O에서의 결함 준위뿐만 아니고 게이트 절연막의 결함 준위도 광 부바이어스 열화에 큰 영향을 미친다. 예를 들어, 게이트 절연막에는 CVD법에 의하여 제작된 산화 실리콘막이나 질화 실리콘막을 사용할 수 있다. 여기서 게이트 절연막의 결함 준위 자체나 게이트 절연막과 In-Ga-Zn-O를 접촉시켰을 때의 밴드 다이어그램에 대하여 설명한다.
산화 실리콘(예를 들어, SiO2)의 결함에 관해서는 광 파이버에 사용되는 실리카 유리의 연구에서 논의되고 E'센터와 NBOHC(Non Bridging Oxygen Hole Center)라는 2개의 결함이 잘 알려져 있다. 특히, 산화 실리콘 중에 포함되는 수소의 결합이 끊어짐(Si-O-H→Si-O··H)으로써 생성되는 NBOHC에 주목하여 제 1 원리 계산에 의하여 그 준위를 계산하였다. CASTEP(밀도 범함수 이론을 사용한 제 1 원리 계산 프로그램(Accelrys))를 사용하고, 평면파 기저, 울트라 소프트 유사 퍼텐셜, GGA-PBE범함수를 조건으로서 사용하여 계산하였다.
계산에 의하여 얻어진 산화 실리콘의 DOS를 도 8에 나타냈다. 상술한 NBOHC의 결함 준위는 가전자대 측의 깊은 준위에 위치하는 것을 알 수 있다.
다음에 In-Ga-Zn-O의 밴드 갭 및 이온화 퍼텐셜에 대하여 엘립소메트리법 및 자외선 광전자 분광법(UPS)을 사용하여 산출하였다. 실측값으로서 밴드 갭은 3.1eV, 이온화 퍼텐셜은 7.8eV이었다.
상술한 In-Ga-Zn-O의 실측값, 및 산화 실리콘의 계산값 등에 의하여 양자의 밴드 다이어그램을 어림잡은 결과를 도 9에 나타냈다. 또한, 도 9에는 상술한 In-Ga-Zn-O의 산소 결손(Vo) 등에 기인하는 결함 준위, 산화 실리콘의 E'센터 및 NBOHC의 결함 준위도 함께 나타냈다. 도면 중 Ev, Ec는 각각 가전자대 상단, 전도대 하단을 나타내고, 그 값은 진공 준위로부터의 에너지 값을 나타내고 있다. 또한, In-Ga-Zn-O와 산화 실리콘을 접촉시킬 경우에는 각각의 막의 페르미 레벨이 밴드 갭 중앙에 위치한다고 가정하지만 실제로는 In-Ga-Zn-O는 n형화되기 쉽기 때문에 In-Ga-Zn-O의 페르미 레벨은 전도대 측에 위치하는 경우가 있다.
도 9에 나타낸 바와 같이, In-Ga-Zn-O의 결함 준위 및 산화 실리콘의 결함 준위는 둘 다 가전자대의 깊은 위치에 존재하고 서로 매우 가까운 에너지 위치에 존재하는 것을 알 수 있다. 이와 같은 밴드 다이어그램으로부터 In-Ga-Zn-O를 사용한 트랜지스터의 광 부바이어스 열화에 관하여 다음과 같은 모델을 세울 수 있다.
먼저, 광 조사에 의하여 In-Ga-Zn-O(트랜지스터의 활성층) 중에 전자-정공이 생성된다. 다음에 생성된 정공이 산소 결손에 기인하는 In-Ga-Zn-O 중의 깊은 결함 준위에 포획된다. 다음에 부바이어스에 의하여, 포획된 정공이 산화 실리콘(트랜지스터의 게이트 절연막)에서의 NBOHC의 결함 준위에 주입된다. 그리고 주입된 정공은 산화 실리콘 중에서 플러스의 전하를 갖는 고정 전하가 되고 트랜지스터의 문턱 전압을 변동시킨다.
상술한 모델로부터는 광 조사에 의한 정공의 생성, In-Ga-Zn-O 중의 결함 준위, 산화 실리콘 중의 결함 준위의 3개 요소를 추출할 수 있다. 이들 요소가 섞임으로써 트랜지스터의 문턱 전압이 변동된다고 할 수 있다.
상술한 요소를 고려하면 트랜지스터의 활성층에 산소 결손에 기인하는 결함 준위가 적은 In-Ga-Zn-O의 CAAC-OS막을 사용하는 것, 그리고 게이트 절연막에 수소 함유량이 적은 산화 실리콘을 사용하는 것이 트랜지스터의 광 부바이어스 열화의 억제에 대하여 효과적인 것을 알 수 있다.
도 10은 활성층에 In-Ga-Zn-O의 CAAC-OS막을 사용하고 수소 함유량이 상이한 산화 실리콘막을 게이트 절연막에 사용한 트랜지스터의 광 부바이어스 시험 결과를 비교한 것이다. 스트레스 전압을 VG=-30V, 스트레스 온도를 80℃, 스트레스 시간을 2000sec, 및 백색 LED에 의한 3000lx의 광 조사로 광 부바이어스 시험을 수행하였다.
도 10의 (A)에 폴리 실리콘을 활성층에 사용한 트랜지스터 등에 적용할 수 있는, 수소를 비교적 많이 포함하는 산화 실리콘막을 게이트 절연막에 사용한 트랜지스터의 스트레스 전후의 Id-Vg특성을 나타냈다. 스트레스 전후에서 문턱 전압이 마이너스 방향으로 이동되는 것을 알 수 있다. 또한, 활성층에 In-Ga-Zn-O의 비정질막을 사용한 경우에는 문턱 전압이 마이너스 방향으로 더 크게 이동된다. 한편, 도 10의 (B)에는 성막 공정을 궁리함으로써 수소를 가능한 한 저감한 산화 실리콘막을 게이트 절연막에 사용한 트랜지스터의 스트레스 전후의 Id-Vg특성을 나타냈다. 스트레스 전후에서 문턱 전압이 거의 변화되지 않는 것을 알 수 있다.
이와 같이, In-Ga-Zn-O의 CAAC-OS막을 사용하면서 게이트 절연막으로서 사용하는 산화 실리콘막 중의 수소를 저감시켜 가전자대 측에 깊은 준위를 형성하는 NBOHC의 개수를 적게 함으로써 광 부바이어스 열화를 저감시킬 수 있다.
In-Ga-Zn-O의 CAAC-OS막은 결함을 매우 적게 할 수 있다. 도 11의 (A)는 결함이 매우 적은 CAAC-OS막의 CPM 측정 결과를 나타낸 것이고 도 11의 (B)는 결함이 매우 적은 CAAC-OS막의 결함 준위의 흡수 계수 산출 결과를 나타낸 것이다. 상기 CAAC-OS막에서는 비국재 준위인 우바흐 테일에 기인한 광 흡수가 대부분이고 조금만 관측되는 결함 준위의 흡수 계수는 4.5×10-5/cm라는 굉장히 작은 값이 된다.
이와 같이, 밴드 갭 중의 결함 준위를 매우 적게 한 CAAC-OS막을 트랜지스터의 활성층에 사용함으로써 상술한 광 부바이어스 열화가 저감됨과 함께 신뢰성 등의 기타 전기 특성을 향상시킬 수 있다. 또한, CAAC-OS막을 사용한 트랜지스터를 스위칭 소자로서 사용함으로써 도 12에 나타낸 사진과 같은 고선명 액티브 매트릭스형 액정 디스플레이를 제작할 수 있다.
본 실시형태에서 설명한 바와 같이, 광물성 측정으로부터 산출한 In-Ga-Zn-O막 중의 결함 준위와 이론 계산에 의하여 산출한 산화 실리콘막 중의 결함 준위는 굉장히 가까운 에너지 위치에 존재한다. 그러므로 트랜지스터의 광 부바이어스 열화에 관하여, 광 조사에 의하여 생성하는 정공, In-Ga-Zn-O막 중의 결함 준위, 및 산화 실리콘막 중의 결함 준위의 3개 요소로 이루어지는 모델을 세웠다. 상술한 바와 같이, 결함이 적은 CAAC-OS막을 활성층에 사용하고 산화 실리콘막의 수소를 더 저감시켜 결함 중 하나인 NBOHC를 줄임으로써 광 부바이어스 열화가 작은 트랜지스터를 제작할 수 있고 상술한 모델이 타당하다는 것이 확인되었다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태, 및 실시예와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에서 설명한 CAAC-OS막을 적용할 수 있는 반도체 장치에 대하여 도면을 사용하여 설명한다.
도 13의 (A)는 본 발명의 일 형태에 따른 트랜지스터의 상면도이고, 도 13의 (B)는 도 13의 (A)를 일점 쇄선 A1-A2에서 자른 단면도다. 또한, 도 13의 (A)에 도시된 상면도에서, 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다. 또한, 일점 쇄선 A1-A2 방향을 채널 길이 방향이라고 부르는 경우가 있다.
도 13에 도시된 트랜지스터(500)는 기판(510) 위에 형성된 하지 절연막(520), 상기 하지 절연막(520) 위에 형성된 산화물 반도체층(530), 상기 산화물 반도체층(530) 위에 형성된 소스 전극(540) 및 드레인 전극(550), 상기 소스 전극(540), 상기 드레인 전극(550), 및 산화물 반도체층(530) 위에 형성된 게이트 절연막(560), 및 상기 게이트 절연막(560) 위에 형성된 게이트 전극(570)을 갖는다. 또한 게이트 절연막(560) 및 게이트 전극(570) 위에 산화물 절연층(580)이 형성되어도 좋다. 상기 산화물 절연층(580)은 필요에 따라 제공하면 좋고 그 상부에 다른 절연층을 더 형성하여도 좋다.
또한, 트랜지스터의 "소스"나 "드레인"의 기능은, 서로 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에 서로 바뀔 수 있다. 이로써 본 명세서에서는 "소스"나 "드레인"이라는 용어는 서로 바꿔서 사용할 수 있는 것으로 한다.
기판(510)은 단순한 지지 재료에 한정되지 않으며, 트랜지스터 등의 다른 디바이스가 형성된 기판이라도 좋다. 이 경우에는 트랜지스터(500)의 게이트 전극(570), 소스 전극(540), 및 드레인 전극(550) 중 적어도 하나는 상기 다른 디바이스와 전기적으로 접속되어도 좋다.
하지 절연막(520)은 기판(510)으로부터의 불순물 확산을 막는 역할을 가질 뿐만 아니라, 산화물 반도체층(530)에 산소를 공급하는 역할을 가질 수도 있기 때문에, 산소를 포함한 절연막인 것이 바람직하고 과잉으로 산소를 포함하는 절연막이 더 바람직하다. 또한, 상술한 바와 같이 다른 디바이스가 형성된 기판을 기판(510)으로 하는 경우, 하지 절연막(520)은 층간 절연막으로서도 기능한다. 이 경우에는 표면이 평탄하게 되도록 CMP(Chemical Mechanical Polishing)법 등으로 평탄화 처리를 수행하는 것이 바람직하다.
또한, 산화물 반도체층(530)은, 기판(510) 측으로부터 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 제 3 산화물 반도체층(533)이 적층된 구조를 갖는다. 여기서 일례로서 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)보다 전자 친화력(진공 준위로부터 전도대 하단까지의 에너지)이 큰 산화물 반도체를 제 2 산화물 반도체층(532)에 사용한다. 전자 친화력은 진공 준위와 가전자대 사이의 에너지 차이(이온화 퍼텐셜)로부터 전도대와 가전자대의 에너지 차이(에너지 갭)를 뺌으로써 산출할 수 있다.
또한 본 실시형태에서는 산화물 반도체층(530)이 3층의 적층인 경우에 대하여 설명하지만 산화물 반도체층(530)이 1층, 2층, 또는 4층 이상이라도 좋다. 1층인 경우에는 예를 들어, 제 2 산화물 반도체층(532)에 상당하는 층만을 사용하면 좋다. 2층인 경우에는 예를 들어, 기판(510) 측에 제 2 산화물 반도체층(532)에 상당하는 층을 사용하며 게이트 절연막(560) 측에 제 1 산화물 반도체층(531) 또는 제 3 산화물 반도체층(533)에 상당하는 층을 사용하는 구조나, 또는 기판(510) 측에 제 1 산화물 반도체층(531) 또는 제 3 산화물 반도체층(533)에 상당하는 층을 사용하며 게이트 절연막(560) 측에 제 2 산화물 반도체층(532)에 상당하는 층을 사용하는 구조로 하면 좋다. 4층 이상인 경우에는 예를 들어, 본 실시형태에서 설명하는 3층 구조의 적층에 다른 산화물 반도체층을 적층시키는 구조나 상기 3층 구조 중 어느 계면에 다른 산화물 반도체층을 삽입하는 구조로 할 수 있다.
제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)은 제 2 산화물 반도체층(532)을 구성하는 금속 원소를 1종류 이상 포함하고, 예를 들어, 전도대 하단의 에너지가 제 2 산화물 반도체층(532)보다 0.05eV, 0.07eV, 0.1eV, 0.15eV 중 어느 값 이상이고 2eV, 1eV, 0.5eV, 0.4eV 중 어느 값 이하의 범위에서 진공 준위에 가까운 산화물 반도체로 형성하는 것이 바람직하다.
이와 같은 구조에서, 게이트 전극(570)에 전계를 인가하면, 산화물 반도체층(530) 중 전도대 하단의 에너지가 가장 작은 제 2 산화물 반도체층(532)에 채널이 형성된다. 즉, 제 2 산화물 반도체층(532)과 게이트 절연막(560) 사이에 제 3 산화물 반도체층(533)이 형성됨으로써, 트랜지스터의 채널을 게이트 절연막에 접촉하지 않는 구조로 할 수 있다.
또한, 제 1 산화물 반도체층(531)은 제 2 산화물 반도체층(532)을 구성하는 금속 원소 중 1종류 이상을 포함하여 구성되기 때문에 제 2 산화물 반도체층(532)과 제 1 산화물 반도체층(531) 계면에 계면 준위가 형성되기 어렵게 된다. 상기 계면 준위는 채널을 형성할 수 있기 때문에 트랜지스터의 문턱 전압이 변동될 수 있다. 따라서 제 1 산화물 반도체층(531)을 제공함으로써 트랜지스터의 문턱 전압 등 전기 특성의 편차를 저감할 수 있다.
또한, 제 3 산화물 반도체층(533)은 제 2 산화물 반도체층(532)을 구성하는 금속 원소 중 1종류 이상을 포함하여 구성되기 때문에 제 2 산화물 반도체층(532)과 제 3 산화물 반도체층(533) 계면에서 캐리어가 산란하기 어렵게 된다. 따라서 제 3 산화물 반도체층(533)을 제공함으로써 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)에는 예를 들어, Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf을 제 2 산화물 반도체층(532)보다 높은 원자수비로 포함하는 재료를 사용할 수 있다. 구체적으로는 상기 원자수비를 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 상술한 원소는 산소와 강하게 결합하므로 산화물 반도체층에 산소 결손이 생기는 것을 억제하는 기능을 갖는다. 즉, 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)은 제 2 산화물 반도체층(532)보다 산소 결손이 생기기 어렵다고 할 수 있다.
또한, 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)이 적어도 인듐, 아연, 및 M(Al, Ti, Ga, Ge, Y, Zr, Sn, La, Ce, 또는 Hf 등의 금속)을 포함한 In-M-Zn 산화물인 경우, 제 1 산화물 반도체층(531)을 In:M:Zn=x1:y1:z1[원자수비], 제 2 산화물 반도체층(532)을 In:M:Zn=x2:y2:z2[원자수비], 제 3 산화물 반도체층(533)을 In:M:Zn=x3:y3:z3[원자수비]으로 하면, y1/x1 및 y3/x3이 y2/x2보다 크게 되는 것이 바람직하다. y1/x1 및 y3/x3은 y2/x2보다 1.5배 이상, 바람직하게는 2배 이상, 더 바람직하게는 3배 이상으로 한다. 이 때, 제 2 산화물 반도체층(532)에서 y2가 x2 이상이라면 트랜지스터의 전기 특성을 안정화시킬 수 있다. 다만, y2가 x2의 3배 이상이라면 트랜지스터의 전계 효과 이동도가 저하되기 때문에, y2는 x2의 3배 미만인 것이 바람직하다.
또한, 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)에서의 Zn 및 O를 제외하였을 때의 In과 M의 원자수비는 바람직하게는 In이 50atomic% 미만이고, M이 50atomic% 이상, 더 바람직하게는 In이 25atomic% 미만이고, M이 75atomic% 이상으로 한다. 또한, 제 2 산화물 반도체층(532)에서의 Zn 및 O를 제외하였을 때의 In과 M의 원자수비는 바람직하게는 In이 25atomic% 이상이고, M이 75atomic% 미만, 더 바람직하게는 In이 34atomic% 이상이고 M이 66atomic% 미만으로 한다.
제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)의 막 두께는 3nm 이상 100nm 이하, 바람직하게는 3nm 이상 50nm 이하로 한다. 또한, 제 2 산화물 반도체층(532)의 막 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하로 한다.
제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)에는 예를 들어, 인듐, 아연, 및 갈륨을 포함한 산화물 반도체를 사용할 수 있다. 특히, 제 2 산화물 반도체층(532)에 인듐을 포함시키면 캐리어 이동도가 높게 되기 때문에 바람직하다.
또한, 산화물 반도체층을 채널로서 사용하는 트랜지스터에 안정된 전기 특성을 부여하기 위해서는, 산화물 반도체층 중의 불순물 농도를 저감시켜, 산화물 반도체층을 진성 또는 실질적으로 진성으로 하는 것이 효과적이다. 여기서, 실질적으로 진성이란, 산화물 반도체층의 캐리어 밀도가 1×1017/cm3 미만, 바람직하게는 1×1015/cm3 미만, 더 바람직하게는 1×1013/cm3 미만인 것을 가리킨다.
또한, 산화물 반도체층에서, 수소, 질소, 탄소, 실리콘, 및 주성분 외의 금속 원소는 불순물이다. 예를 들어, 수소 및 질소는 도너 준위를 형성하기 쉽게 하고, 캐리어 밀도를 증대시킨다. 또한, 실리콘은 산화물 반도체층 중에 불순물 준위를 형성한다. 상기 불순물 준위는 트랩이 되어, 트랜지스터의 전기 특성을 열화시킬 수 있다. 따라서 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533) 중이나 각각의 계면에서 불순물 농도를 저감시키는 것이 바람직하다.
산화물 반도체층을 진성 또는 실질적으로 진성으로 하기 위해서는 SIMS(Secondary Ion Mass Spectrometry) 분석에서 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖는 것으로 한다. 또한, 수소 농도는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서 2×1020atoms/cm3 이하, 바람직하게는 5×1019atoms/cm3 이하, 더 바람직하게는 1×1019atoms/cm3 이하, 보다 바람직하게는 5×1018atoms/cm3 이하로 하는 부분을 갖는 것으로 한다. 또한, 질소 농도는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하로 하는 부분을 갖는 것으로 한다.
또한, 산화물 반도체층이 결정을 포함하는 경우, 실리콘이나 탄소가 고농도로 포함되면, 산화물 반도체층의 결정성을 저하시킬 수 있다. 산화물 반도체층의 결정성을 저하시키지 않기 위해서는 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 실리콘 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖는 것으로 한다. 또한, 예를 들어, 산화물 반도체층 중 어느 깊이에서나 또는 산화물 반도체층 중 어느 영역에서, 탄소 농도를 1×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 하는 부분을 갖는 것으로 한다.
또한, 상술한 바와 같이 고순도화된 산화물 반도체막을 채널 형성 영역에 사용한 트랜지스터의 오프 전류는 매우 낮고, 트랜지스터의 채널 폭으로 정규화된 오프 전류는 수yA/μｍ~수zA/μｍ까지 저감할 수 있다. 또한, 이 때 소스와 드레인 사이의 전압은 예를 들어, 0.1V, 5V, 또는 10V 정도다.
또한, 트랜지스터의 게이트 절연막으로서는 실리콘을 포함하는 절연막이 사용되는 경우가 많은데, 상술한 이유로 산화물 반도체층의 채널이 되는 영역은 게이트 절연막과 접촉하지 않는 것이 바람직하다고 할 수 있다. 또한, 게이트 절연막과 산화물 반도체층 계면에 채널이 형성되는 경우 상기 계면에서 캐리어가 산란하고 트랜지스터의 전계 효과 이동도가 낮게 될 수 있다. 이와 같은 점을 봐도 산화물 반도체층의 채널이 되는 영역은 게이트 절연막으로부터 떨어뜨리게 하는 것이 바람직하다.
따라서 산화물 반도체층(530)을 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 제 3 산화물 반도체층(533)으로 이루어지는 적층 구조로 함으로써 트랜지스터의 채널이 형성되는 제 2 산화물 반도체층(532)을 게이트 절연막으로부터 떨어뜨리게 할 수 있고 높은 전계 효과 이동도를 갖고 안정된 전기 특성을 갖는 트랜지스터를 형성할 수 있다.
다음에 산화물 반도체층(530)의 밴드 구조를 설명한다. 밴드 구조는 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)에 상당하는 층으로서 에너지 갭이 3.5eV인 In-Ga-Zn 산화물, 제 2 산화물 반도체층(532)에 상당하는 층으로서 에너지 갭이 3.15eV인 In-Ga-Zn 산화물을 사용하여 산화물 반도체층(530)에 상당하는 적층을 제작하여 해석한다. 또한 편의상 상기 적층을 산화물 반도체층(530)으로 부르고, 상기 적층을 구성하는 각각의 층을 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)이라고 부르며 설명한다.
제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)의 막 두께는 각각 10nm로 하고, 에너지 갭은 분광 엘립소미터(UT-300, HORIBA JOBIN YVON사제)를 사용하여 측정하였다. 또한, 진공 준위와 가전자대 상단의 에너지 차이는 자외선 광전자 분광 분석(UPS: Ultraviolet Photoelectron Spectroscopy) 장치(VersaProbe, PHI사제)를 사용하여 측정하였다.
도 14는, 진공 준위와 가전자대 상단의 에너지 차이로부터 각 층의 에너지 갭을 뺌으로써 산출되는 진공 준위와 전도대 하단의 에너지 차이(전자 친화력)를 사용하여 모식적으로 나타낸 밴드 구조의 일부를 도시한 것이다. 도 14의 (A)는 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)과 접촉하여 산화 실리콘막을 제공한 경우의 밴드도다. 여기서, Ev는 진공 준위의 에너지, EcI1 및 EcI2는 산화 실리콘막의 전도대 하단의 에너지, EcS1은 제 1 산화물 반도체층(531)의 전도대 하단의 에너지, EcS2는 제 2 산화물 반도체층(532)의 전도대 하단의 에너지, EcS3은 제 3 산화물 반도체층(533)의 전도대 하단의 에너지를 나타낸다. 또한, 트랜지스터를 구성하는 경우, 게이트 전극은 EcI2를 갖는 산화 실리콘막에 접촉하는 것으로 한다.
도 14의 (A)에 도시된 바와 같이, 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)에서 전도대 하단의 에너지가 연속적으로 변화된다. 이것은 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)의 조성이 근사함으로써 산소가 상호적으로 확산되기 쉬운 점으로부터도 이해된다. 따라서 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)은 조성이 상이한 층으로 이루어지는 적층체이지만 물성적으로 연속된다고 할 수도 있고 본 명세서의 도면에서 상기 적층체 각각의 계면은 점성으로 나타냈다.
공통된 주성분을 포함한 층이 적층된 산화물 반도체층(530)은 각 층을 단순히 적층하는 것이 아니라 연속 접합(여기서는 특히 전도대 하단의 에너지가 각 층 사이에서 연속적으로 변화되는 U자형 웰(우물) 구조)이 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 바와 같은 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약 적층된 산화물 반도체층의 층간에 불순물이 혼재하면 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 포획되거나 또는 재결합하여 소멸된다.
연속 접합의 형성에는, 로드록실을 구비한 멀티 챔버 방식의 성막 장치(스퍼터링 장치)를 사용하여 각 층을 대기에 노출시키지 않고 연속적으로 적층할 필요가 있다. 스퍼터링 장치에서의 각 챔버는 산화물 반도체에 대하여 불순물이 되는 물 등을 가능한 한 제거하도록 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 사용하여 고진공 배기(5×10-7Pa~1×10-4Pa 정도까지)할 수 있고, 또한 성막되는 기판을 100℃ 이상, 바람직하게는 500℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 챔버 내에 탄소 성분이나 수분 등을 포함하는 가스가 역류되지 않도록 해 두는 것이 바람직하다.
고순도 진성 산화물 반도체를 얻기 위해서는 챔버 내를 고진공으로 배기할 뿐만 아니라 스퍼터링 가스의 고순도화도 필요하다. 스퍼터링 가스로서 사용하는 산소 가스나 아르곤 가스는 이슬점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 더 바람직하게는 -100℃ 이하까지 고순도화된 가스를 사용함으로써 산화물 반도체막에 수분 등이 도입되는 것을 가능한 한 막을 수 있다.
또한, 도 14의 (A)에는 EcS1과 EcS3이 서로 마찬가지인 경우를 도시하였지만, 각각 상이하여도 좋다. 예를 들어, EcS3보다 EcS1이 높은 에너지를 갖는 경우, 밴드 구조의 일부는 도 14의 (B)에 도시된 바와 같이 나타내어진다.
예를 들어, EcS1=EcS3인 경우에는 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)으로서 In:Ga:Zn=1:3:2, 1:3:4, 1:6:4, 또는 1:9:6[원자수비]의 In-Ga-Zn 산화물, 제 2 산화물 반도체층(532)으로서 In:Ga:Zn=1:1:1, 또는 3:1:2[원자수비]의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, EcS1>EcS3인 경우에는 제 1 산화물 반도체층(531)으로서 In:Ga:Zn=1:6:4 또는 1:9:6[원자수비]의 In-Ga-Zn 산화물, 제 2 산화물 반도체층(532)으로서 In:Ga:Zn=1:1:1 또는 3:1:2[원자수비]의 In-Ga-Zn 산화물, 제 3 산화물 반도체층(533)으로서 In:Ga:Zn=1:3:2 또는 1:3:4[원자수비]의 In-Ga-Zn 산화물 등을 사용할 수 있다. 또한, 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)의 원자수비는 각각 상술한 원자수비의 플러스마이너스 20%의 오차 변동을 포함한다.
도 14를 보면 산화물 반도체층(530)에서의 제 2 산화물 반도체층(532)이 웰(우물)이 되고, 산화물 반도체층(530)을 사용한 트랜지스터의 채널은 제 2 산화물 반도체층(532)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체층(530)은 전도대 하단의 에너지가 연속적으로 변화되기 때문에, U자형 웰(U Shape Well)이라고도 부를 수 있다. 또한, 이와 같은 구성으로 형성된 채널을 매몰 채널이라고 할 수도 있다.
또한, 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)과 산화 실리콘막 등 절연막과의 계면 근방에는 불순물이나 결함으로 인한 트랩 준위가 형성될 수 있다. 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)이 있음으로써 제 2 산화물 반도체층(532)과 상기 트랩 준위를 멀어지게 할 수 있다. 다만, EcS1 또는 EcS3과 EcS2 사이의 에너지 차이가 작은 경우, 제 2 산화물 반도체층(532)의 전자가 상기 에너지 차이를 넘어 트랩 준위에 도달될 수 있다. 트랩 준위에 전자가 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 발생하고, 트랜지스터의 문턱 전압이 플러스 방향으로 이동하게 된다.
따라서, EcS1 및 EcS3과, EcS2 사이의 에너지 차이를 각각 0.1eV 이상, 바람직하게는 0.15eV 이상으로 함으로써, 트랜지스터의 문턱 전압이 변동되는 것이 저감되어, 안정된 전기 특성을 얻을 수 있다.
또한, 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533) 중 어느 하나 이상의 층에는 결정부가 포함되는 것이 바람직하다. 특히 제 2 산화물 반도체층(532) 및 제 3 산화물 반도체층(533)에 포함되는 결정부는 표면과 대략 수직인 방향으로 c축이 배향된 결정을 갖는 것이 바람직하다. 이와 같은 결정을 갖는 막으로서 예를 들어, 실시형태 1에서 설명한 CAAC-OS막을 사용할 수 있다.
또한, 도 13에 도시된 구조를 갖는 트랜지스터에서 제 3 산화물 반도체층(533)은 소스 전극(540) 및 드레인 전극(550)과 접촉하고, 전류를 효율 좋게 추출하기 위해서는 제 3 산화물 반도체층(533)의 에너지 갭이 절연체와 같이 크지 않은 것 및 막 두께가 얇은 것이 바람직하다. 또한, 산화물 반도체층(530)에 In-Ga-Zn 산화물을 사용하는 경우에는 In이 게이트 절연막으로 확산되는 것을 막기 위하여 제 3 산화물 반도체층(533)은 제 2 산화물 반도체층(532)보다 In이 적은 조성으로 하는 것이 바람작하다.
소스 전극(540) 및 드레인 전극(550)에는 산소와 결합하기 쉬운 도전 재료를 사용하는 것이 바람직하다. 예를 들어, Al, Cr, Cu, Ta, Ti, Mo, W 등을 사용할 수 있다. 상술한 재료에서 특히 산소와 결합되기 쉬운 Ti이나 나중의 프로세스 온도를 비교적 높게 할 수 있는 등의 이유로 융점이 높은 W을 사용하는 것이 더 바람직하다. 또한, 산소와 결합되기 쉬운 도전 재료에는 산소가 확산되기 쉬운 재료도 포함된다.
산소와 결합되기 쉬운 도전 재료와 산화물 반도체층을 접촉시키면, 산화물 반도체층 중의 산소가, 산소와 결합되기 쉬운 도전 재료 측에 확산되는 현상이 일어난다. 상기 현상은 온도가 높을수록 현저하게 일어난다. 트랜지스터의 제작 공정에는 몇 개의 가열 공정이 있기 때문에, 상기 현상에 의하여, 산화물 반도체층의 소스 전극 또는 드레인 전극과 접촉한 근방의 영역에 산소 결손이 발생하여, 상기 영역은 n형화된다. 따라서, 상기 n형화된 영역을 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
도 13의 (B)에 도시된 트랜지스터의 산화물 반도체층(530) 중, 상기 n형화된 영역은 경계(535)로서 점선으로 도시하였다. 경계(535)는 진성 반도체 영역과 n형 반도체 영역의 경계이며 산화물 반도체층(530)에서의 소스 전극(540) 또는 드레인 전극(550)과 접촉한 근방의 영역이 n형화된 영역이 된다. 또한, 경계(535)는 모식적으로 도시한 것이고 실제로는 명료하지 않은 경우가 있다. 또한, 도 13의 (B)에서는 제 2 산화물 반도체층(532) 중에서 가로 방향으로 연장되도록 경계(535)를 도시하였지만 경계(535)는 제 1 산화물 반도체층(531) 중, 또는 제 3 산화물 반도체층(533) 중에서 가로 방향으로 연장되도록 위치할 수도 있다. 또한, 산화물 반도체층(530)의 소스 전극(540) 또는 드레인 전극(550)과 하지 절연막(520) 사이에 끼워진 영역의 막 두께 방향 전체가 n형화될 수도 있다.
하지만, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우, 상기 산소 결손의 발생에 의하여 n형화된 영역이 트랜지스터의 채널 길이 방향으로 연장될 수 있다. 이 경우, 트랜지스터의 전기 특성에 문턱 전압의 이동이나 게이트 전압으로 온/오프 상태를 제어할 수 없는 상태(도통 상태)가 나타난다. 그러므로, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우에는 소스 전극 및 드레인 전극에 산소와 결합하기 쉬운 도전 재료를 사용하는 것이 바람직하다고 할 수 없는 경우도 있다.
따라서 소스 전극 및 드레인 전극을 적층하는 구조로 하여도 좋다. 이 경우 도 15에 도시된 트랜지스터(501)와 같이 소스 전극(540) 및 드레인 전극(550) 각각을 덮도록 제 2 소스 전극(542) 및 제 2 드레인 전극(552)을 산소와 결합하기 어려운 도전 재료로 형성하면 좋다. 여기서 도 15의 (A)는 상면도이고 도 15의 (A)를 일점 쇄선 B1-B2에서 자른 단면도가 도 15의 (B)다. 또한, 도 15의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다.
예를 들어, 소스 전극(540) 및 드레인 전극(550)에는 예를 들어, 티타늄막을 사용하고 채널 길이를 정하는 제 2 소스 전극(542) 및 제 2 드레인 전극(552)에는 질화 탄탈럼, 질화 티타늄, 또는 루테늄을 포함하는 재료 등을 사용할 수 있다. 또한, 산소와 결합하기 어려운 도전 재료에는 산소가 확산되기 어려운 재료도 포함된다.
상기 산소와 결합하기 어려운 도전 재료를 제 2 소스 전극(542) 및 제 2 드레인 전극(552)에 사용함으로써, 산화물 반도체층에 형성되는 채널 형성 영역에 산소 결손이 형성되는 것을 억제할 수 있어, 채널의 n형화를 억제할 수 있다. 따라서, 채널 길이가 매우 짧은 트랜지스터라도 양호한 전기 특성을 얻을 수 있다.
또한, 상기 산소와 결합하기 어려운 도전 재료만으로 소스 전극 및 드레인 전극을 형성하면, 산화물 반도체층(530)과의 접촉 저항이 지나치게 높아지기 때문에, 도 15에 도시된 바와 같이, 소스 전극(540) 및 드레인 전극(550)을 산화물 반도체층(530) 위에 형성하고, 소스 전극(540) 및 드레인 전극(550)을 덮도록 제 2 소스 전극(542) 및 제 2 드레인 전극(552)을 형성하는 것이 바람직하다.
이 때, 소스 전극(540) 및 드레인 전극(550)과 산화물 반도체층(530)의 접촉 면적을 크게 하여, 산소 결손이 생성됨으로써 n형화된 영역에 의하여 접촉 저항을 낮추고 제 2 소스 전극(542) 및 제 2 드레인 전극(552)과 산화물 반도체층(530)의 접촉 면적은 작게 하는 것이 바람직하다. 제 2 소스 전극(542) 및 제 2 드레인 전극(552)과 산화물 반도체층(530)의 접촉 저항이 크면 트랜지스터의 전기 특성이 저하될 경우가 있다.
다만 제 2 소스 전극(542) 및 제 2 드레인 전극(552)에 질화 탄탈럼이나 질화 티타늄 등 질화물을 사용하는 경우에는 소스 전극(540) 및 드레인 전극(550)과 산화물 반도체층(530)의 접촉 면적을 크게 할 필요는 없다. 질화물 중의 질소가 산화물 반도체층(530)과 제 2 소스 전극(542) 및 제 2 드레인 전극(552)의 계면 근방에 약간 확산되고 산화물 반도체층(530) 중에서 질소가 도너 준위의 형성에 기여하여 n형 영역을 형성함으로써 접촉 저항을 저하시킬 수 있다.
한편, 제 2 소스 전극(542) 및 제 2 드레인 전극(552)의 간격은 예를 들어, 30nm 이하로 하여도 트랜지스터의 전기 특성을 양호하게 할 수 있다.
게이트 절연막(560)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 게이트 절연막(560)은 상기 재료를 적층한 것이라도 좋다.
게이트 전극(570)으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, 및 W 등의 도전막을 사용할 수 있다. 또한, 상기 게이트 전극은 상술한 재료를 적층한 것이라도 좋다.
게이트 절연막(560) 및 게이트 전극(570) 위에 산화물 절연층(580)이 형성되어도 좋다. 상기 산화물 절연층에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 중 1종류 이상을 포함하는 절연막을 사용할 수 있다. 또한, 상기 산화물 절연층은 상술한 재료를 적층한 것이라도 좋다.
여기서 산화물 절연층(580)은 과잉 산소를 포함하는 것이 바람직하다. 과잉 산소를 포함한 산화물 절연층이란, 가열 처리 등에 의하여 산소를 방출할 수 있는 산화물 절연층을 말한다. 바람직하게는, 승온 이탈 가스 분광법에 의한 분석에서, 산소 원자로 환산된 산소의 방출량이 1.0×1019atoms/cm3 이상인 막이 좋다. 상기 산화물 절연층으로부터 방출되는 산소는 게이트 절연막(560)을 통하여 산화물 반도체층(530)의 채널 형성 영역으로 확산시킬 수 있기 때문에 뜻밖에 형성된 산소 결손에 산소를 보전할 수 있다. 따라서 트랜지스터의 전기 특성을 안정시킬 수 있다.
이상이 본 발명의 일 형태에 따른 트랜지스터다. 상기 트랜지스터는 전기 특성이 양호하고 오랫동안 신뢰성이 높은 반도체 장치를 제작할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 16에 도시된 구조를 가져도 좋다. 도 16의 (A)는 상면도이고 도 16의 (A)를 일점 쇄선 D1-D2에서 자른 단면도가 도 16의 (B)다. 또한, 도 16의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다.
도 16에 도시된 트랜지스터(502)는 채널 에치형 백 게이트 구조이고 기판(510) 위에 형성된 하지 절연막(520), 상기 하지 절연막(520) 위에 형성된 게이트 전극(570), 상기 하지 절연막(520) 및 상기 게이트 전극(570) 위에 형성된 게이트 절연막(560), 상기 게이트 절연막(560) 위에 게이트 전극(570)과 중첩되도록 형성된 산화물 반도체층(530), 상기 산화물 반도체층(530) 위에 형성된 소스 전극(540) 및 드레인 전극(550)을 갖는다. 또한, 산화물 반도체층(530), 소스 전극(540), 및 드레인 전극(550) 위에 산화물 절연층(580)이 형성되어도 좋다. 상기 산화물 절연층은 필요에 따라 제공하면 좋고 그 상부에 다른 절연층을 형성하여도 좋다.
트랜지스터(502)를 표시 장치 등에 사용하는 경우에서 게이트 전극(570)이 차광층이 되기 때문에 백 라이트 등으로부터 산화물 반도체층(530)의 채널 형성 영역으로 향하여 조사되는 광을 차광할 수 있다. 따라서 트랜지스터(502)의 광 열화를 막을 수 있어 신뢰성이 높은 반도체 장치를 형성할 수 있다.
또한, 톱 게이트형 트랜지스터인 트랜지스터(500)에서도 하지 절연막(520)과 기판(510) 사이에 차광층을 제공할 수 있다.
또한, 본 발명의 일 형태에 따른 트랜지스터는 도 17에 도시된 구조라도 좋다. 도 17의 (A)는 상면도이고 도 17의 (A)를 일점 쇄선 E1-E2에서 자른 단면도가 도 17의 (B)다. 또한, 도 17의 (A)에 도시된 상면도에서는 도면을 명료하게 하기 위하여 요소를 일부 생략하여 도시하였다.
도 17에 도시된 트랜지스터(503)는 채널 보호형 백 게이트 구조이고 트랜지스터(502)의 구조에 보호막(562)을 제공한 구조다. 보호막(562)을 제공함으로써 산화물 반도체층(530)의 오버 에칭을 억제할 수 있다. 또한, 에칭 공정에 드라이 에칭을 사용하는 경우에는 산화물 반도체층(530)으로의 플라즈마 대미지를 억제할 수 있다. 따라서 트랜지스터를 대면적으로 복수로 형성하는 경우에, 전기 특성의 편차가 적고 신뢰성이 양호한 트랜지스터를 형성할 수 있다. 또한, 보호막(562)은 하지 절연막(520), 게이트 절연막(560), 또는 산화물 절연층(580)에 적용할 수 있는 재료로 형성할 수 있다.
또한, 산화물 반도체층(530)과 같은 제작 공정에서, 상이한 영역에 반도체층을 형성하고 이 반도체층을 사용하여 저항 소자를 구성할 수도 있다. 그리고 그 저항 소자를 사용하여 보호 회로를 구성할 수도 있다. 보호 회로를 제공함으로써 정전기 등으로 인한 파괴를 저감할 수 있다.
또한, 트랜지스터(500)~트랜지스터(503)의 각각의 구조를 도시한 상면도에서는 소스 전극(540) 및 드레인 전극(550)(트랜지스터(501)에서는 제 2 소스 전극(542) 및 제 2 드레인 전극(552)도 포함함)의 형상이 산화물 반도체층(530)의 채널 폭 방향의 길이보다 짧게 되어 있다. 이것은 산화물 반도체층(530)의 채널 폭 방향의 단부를 소스 전극(540) 또는 드레인 전극(550)으로 덮으면 게이트 전극(570)으로부터의 전계의 일부가 차단되어 산화물 반도체층(530)에 상기 전계가 인가되기 어렵게 되기 때문이다.
따라서 소스 전극(540) 또는 드레인 전극(550)은 상술한 형상을 갖는 것이 바람직하지만 트랜지스터의 전기 특성이 충분히 만족되면 상술한 형상에 한정되지 않는다. 예를 들어, 트랜지스터(500) 및 트랜지스터(501)에서는 도 18의 (A) 및 (B)에 각각 도시된 바와 같이, 소스 전극(540) 및 드레인 전극(550)의 형상이 산화물 반도체층(530)의 채널 폭 방향의 길이보다 긴 구조로 하여도 좋다. 또한, 마찬가지로 트랜지스터(502) 및 트랜지스터(503)에서는 도 18의 (C)에 도시된 바와 같은 구조로 하여도 좋다. 도 18에 도시된 구조로 함으로써 포토 리소그래피 공정의 어려움을 줄일 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태, 및 실시예와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 2에서 설명한 도 13에 도시된 트랜지스터(500)의 제작 방법에 대하여 도 19 및 도 20을 사용하여 설명한다. 또한, 도 15~도 17에 도시된 트랜지스터(501)~트랜지스터(503)는 본 실시형태에서 설명하는 트랜지스터의 제작 방법 및 각각의 트랜지스터를 설명하는 실시형태를 참조하여 포토 리소그래피 공정에서의 레지스트 마스크의 변경 및 공정 순서를 서로 바꾸는 등에 의하여 형성할 수 있다.
기판(510)에는 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘 또는 탄소화 실리콘 등으로 이루어진 단결정 반도체 기판이나 다결정 반도체 기판, 실리콘 게르마늄 등으로 이루어진 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 사용할 수도 있으며, 이러한 기판 위에 반도체 소자가 제공된 것을 기판으로서 사용하여도 좋다.
상기 기판 위에 하지 절연막(520)을 형성한다(도 19의 (A) 참조). 하지 절연막(520)은 플라즈마 CVD법 또는 스퍼터링법 등에 의하여 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화산화 실리콘, 질화 알루미늄, 질화산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 사용하여 형성할 수 있다. 또한, 상술한 재료의 적층이라도 좋고, 적어도 산화물 반도체층(530)과 접촉하는 상층은 산화물 반도체층(530)에 대한 산소의 공급원이 될 수 있는, 산소를 포함한 재료로 형성하는 것이 바람직하다.
또한, 기판(510) 표면이 절연체이며 나중에 제공되는 산화물 반도체층(530)으로 불순물이 확산되는 영향이 없는 경우에는 하지 절연막(520)을 제공하지 않는 구성으로 할 수 있다.
다음에 하지 절연막(520) 위에 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)을 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법을 사용하여 형성하고 선택적으로 에칭을 수행함으로써 산화물 반도체층(530)을 형성한다(도 19의 (B) 참조). 또한, 에칭을 수행하기 전에 가열 공정을 수행하여도 좋다. 실시형태 2에서 설명한 바와 같이, 산화물 반도체층(530)은 1층, 2층, 또는 4층 이상으로 이루어지는 산화물 반도체층이라도 좋다.
제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)에는 실시형태 2에서 설명한 재료를 사용할 수 있다. 예를 들어, 제 1 산화물 반도체층(531)에 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물, 제 2 산화물 반도체층(532)에 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn 산화물, 제 3 산화물 반도체층(533)에 In:Ga:Zn=1:3:2[원자수비]의 In-Ga-Zn 산화물을 사용할 수 있다.
또한, 제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)으로서 사용할 수 있는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 또는 In과 Zn의 양쪽을 포함하는 것이 바람직하다. 또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위하여 상술한 것과 함께 스테빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 이들 외의 스테빌라이저로서는, 란타노이드인, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
예를 들어, 산화물 반도체로서 산화 인듐, 산화 주석, 산화 아연, In-Zn 산화물, Sn-Zn 산화물, Al-Zn 산화물, Zn-Mg 산화물, Sn-Mg 산화물, In-Mg 산화물, In-Ga 산화물, In-Ga-Zn 산화물, In-Al-Zn 산화물, In-Sn-Zn 산화물, Sn-Ga-Zn 산화물, Al-Ga-Zn 산화물, Sn-Al-Zn 산화물, In-Hf-Zn 산화물, In-La-Zn 산화물, In-Ce-Zn 산화물, In-Pr-Zn 산화물, In-Nd-Zn 산화물, In-Sm-Zn 산화물, In-Eu-Zn 산화물, In-Gd-Zn 산화물, In-Tb-Zn 산화물, In-Dy-Zn 산화물, In-Ho-Zn 산화물, In-Er-Zn 산화물, In-Tm-Zn 산화물, In-Yb-Zn 산화물, In-Lu-Zn 산화물, In-Sn-Ga-Zn 산화물, In-Hf-Ga-Zn 산화물, In-Al-Ga-Zn 산화물, In-Sn-Al-Zn 산화물, In-Sn-Hf-Zn 산화물, In-Hf-Al-Zn 산화물을 사용할 수 있다.
또한, 여기서 예를 들어, In-Ga-Zn 산화물이란, In, Ga, 및 Zn을 주성분으로서 포함한 산화물을 뜻하며, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 들어 있어도 좋다. 또한, 본 명세서에서, In-Ga-Zn 산화물로 구성된 막을 IGZO막이라고도 부른다.
또한, InMO3(ZnO)m(m>0, 또한, m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, In2SnO5(ZnO)n(n>0, 또한 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
다만 실시형태 2에서 자세히 설명한 바와 같이, 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)은 제 2 산화물 반도체층(532)보다 전자 친화력이 작게 되도록 재료를 선택하는 것이 바람직하다.
또한, 스퍼터링법을 사용하여 산화물 반도체막을 형성하는 것이 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 사용할 수 있다. 특히, 막을 형성할 때 발생하는 먼지를 저감할 수 있고, 막 두께 분포도 균일하게 할 수 있기 때문에 DC 스퍼터링법을 사용하는 것이 바람직하다.
제 1 산화물 반도체층(531), 제 2 산화물 반도체층(532), 및 제 3 산화물 반도체층(533)으로서 In-Ga-Zn 산화물을 사용하는 경우, In, Ga, 및 Zn의 원자수비로서는 예를 들어, In:Ga:Zn=1:1:1, In:Ga:Zn=2:2:1, In:Ga:Zn=3:1:2, In:Ga:Zn=1:3:2, In:Ga:Zn=1:3:4, In:Ga:Zn=1:4:3, In:Ga:Zn=1:5:4, In:Ga:Zn=1:6:6, In:Ga:Zn=2:1:3, In:Ga:Zn=1:6:4, In:Ga:Zn=1:9:6, In:Ga:Zn=1:1:4, In:Ga:Zn=1:1:2 중 어느 재료를 사용하여 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)의 전자 친화력이 제 2 산화물 반도체층(532)보다 작게 되도록 하면 좋다.
또한 예를 들어, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a＋b＋c=1)인 산화물의 조성이, 원자수비가 In:Ga:Zn=A:B:C(A＋B＋C=1)인 산화물의 조성의 근방이라는 것은 a, b, c가 (a-A)2＋(b-B)2＋(c-C)2≤r2를 만족시키는 것을 가리킨다. r은 예를 들어, 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
또한, 제 2 산화물 반도체층(532)은 제 1 산화물 반도체층(531) 및 제 3 산화물 반도체층(533)보다 인듐의 함유량을 많게 하면 좋다. 산화물 반도체는 주로 중금속의 s궤도가 캐리어 전도에 기여하는데, In의 함유율을 많게 함으로써 더 많은 s궤도가 중첩되기 때문에 In이 Ga보다 많은 조성을 갖는 산화물은 In이 Ga과 동등하거나 또는 In이 Ga보다 적은 조성을 갖는 산화물에 비하여 이동도가 높게 된다. 그러므로 제 2 산화물 반도체층(532)으로서 인듐의 함유량이 많은 산화물을 사용함으로써 이동도가 높은 트랜지스터를 구현할 수 있다.
산화물 반도체는 예를 들어, 비단결정을 가져도 좋다. 비단결정은 예를 들어, CAAC(C-Axis Aligned Crystal), 다결정, 미결정, 비정질부를 갖는다.
산화물 반도체는 예를 들어, CAAC를 가져도 좋다. 또한, CAAC를 갖는 산화물 반도체를 CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor)라고 부른다.
CAAC-OS는 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서 결정부를 확인할 수 있는 경우가 있다. CAAC-OS에 포함되는 결정부는 예를 들어, TEM에 의하여 관찰하였을 때 하나의 변이 100nm의 입방체 내에 들어가는 크기인 경우가 많다. 또한, CAAC-OS를 TEM에 의하여 관찰하였을 때 결정부와 결정부의 경계를 명확히 확인할 수 없는 경우가 있다. 또한, CAAC-OS를 TEM에 의하여 관찰하였을 때 입계(그레인 바운더리라고도 함)를 명확히 확인할 수 없는 경우가 있다. 또한, CAAC-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 불순물이 편석(偏析)할 일이 적다. 또한 CAAC-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 결함 준위 밀도가 높게 될 일이 적다. 또한 CAAC-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 전자 이동도의 저하가 작다.
CAAC-OS는 예를 들어, 복수의 결정부를 갖고, 상기 복수의 결정부에서 c축이 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되는 경우가 있다. 그러므로 예를 들어, X선 회절(XRD: X-Ray Diffraction) 장치를 사용하여 out-of-plane법에 의하여 CAAC-OS를 분석하면 2θ가 31° 근방일 때 피크가 나타날 수 있다. 2θ가 31° 근방일 때 나타나는 피크는 InGaZnO4의 결정이라면 (009)면으로 배향하는 것을 나타낸다. 또한, CAAC-OS는 예를 들어, 2θ가 36° 근방일 때 피크가 나타날 수 있다. 2θ가 36° 근방일 때 나타나는 피크는 ZnGa2O4의 결정이라면 (222)면으로 배향하는 것을 나타낸다. CAAC-OS는 바람직하게는 2θ가 31° 근방일 때 피크가 나타나고 2θ가 36° 근방일 때 피크가 나타나지 않는다.
또한, CAAC-OS는 예를 들어, 상이한 결정부간에서 각각 a축 및 b축의 방향이 정렬되지 않는 경우가 있다. 예를 들어, XRD 장치를 사용하여 c축에 수직인 방향으로부터 X선을 입사시키는 in-plane법에 의하여 InGaZnO4의 결정을 갖는 CAAC-OS를 분석하면 2θ가 56° 근방일 때 피크가 나타날 수 있다. 2θ가 56° 근방일 때 나타나는 피크는 InGaZnO4의 결정의 (110)면을 나타낸다. 여기서 2θ를 56° 근방에서 고정하고 표면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 a축 및 b축 방향이 정렬되는 단결정 산화물 반도체를 분석(φ 스캔)하면 6개의 대칭성의 피크가 나타나지만 CAAC-OS의 경우에는 명료한 피크가 나타나지 않는다.
이와 같이, CAAC-OS는 예를 들어, c축 배향하고, a축 또는/및 b축은 거시적으로 보면 정렬되어 있지 않은 경우가 있다.
또한, CAAC-OS는 예를 들어, 전자빔 회절 패턴에서 스폿(휘점)이 관측될 수 있다. 또한, 특히 빔경이 10nmΦ 이하, 또는 5nmΦ 이하의 전자빔을 사용하여 얻어지는 전자빔 회절 패턴을 극미 전자빔 회절 패턴이라고 한다.
CAAC-OS에 포함되는 결정부는, 예를 들어, c축이 CAAC-OS의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되며, ab면에 수직인 방향으로부터 보면 금속 원자가 삼각형상 또는 육각형상으로 배열되며, c축에 수직인 방향으로부터 보면 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있다. 또한, 상이한 결정부간에서 a축 및 b축의 방향이 각각 상이하여도 좋다. 본 명세서에서, 단순히 "수직"이라고 기재된 경우, 80° 이상 100° 이하의 범위, 바람직하게는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 "평행"이라고 기재된 경우에는 -10° 이상 10° 이하의 범위, 바람직하게는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한 CAAC-OS는 예를 들어, 결함 준위 밀도를 저감함으로써 형성할 수 있다. 산화물 반도체에서 예를 들어 산소 결손은 결함 준위다. 산소 결손은 트랩 준위가 되거나, 수소를 포획함으로써 캐리어 발생원이 될 수 있다. CAAC-OS를 형성하기 위해서는 예를 들어, 산화물 반도체에 산소 결손을 발생시키지 않는 것이 중요하다. 따라서 CAAC-OS는 결함 준위 밀도가 낮은 산화물 반도체다. 또는, CAAC-OS는 산소 결손이 적은 산화물 반도체다.
불순물 농도가 낮고 결함 준위 밀도가 낮은(산소 결손이 적은) 것을 고순도 진성, 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성인 산화물 반도체 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에 캐리어 밀도를 낮게 할 수 있는 경우가 있다. 따라서 상기 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 문턱 전압이 마이너스가 되는 전기 특성(노멀리 온이라고도 함)이 되기 어려운 경우가 있다. 또한 고순도 진성인 산화물 반도체 또는 실질적으로 고순도 진성인 산화물 반도체는 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮게 되는 경우가 있다. 따라서 상기 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 전기 특성 변동이 작고 신뢰성이 높은 트랜지스터가 되는 경우가 있다. 또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실될 때까지에 필요한 시간이 길고, 마치 고정 전하와 같이 행동하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체를 채널 형성 영역에 사용한 트랜지스터는 전기 특성이 불안정하게 되는 경우가 있다.
또한, 고순도 진성인 CAAC-OS 또는 실질적으로 고순도 진성인 CAAC-OS를 사용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동이 작다.
산화물 반도체는 예를 들어, 다결정을 가져도 좋다. 또한, 다결정을 갖는 산화물 반도체를 다결정 산화물 반도체라고 부른다. 다결정 산화물 반도체는 복수의 결정립을 갖는다.
산화물 반도체는 예를 들어, 미결정을 가져도 좋다. 또한, 미결정을 갖는 산화물 반도체를 미결정 산화물 반도체라고 부른다.
예를 들어, TEM에 의하여 미결정 산화물 반도체를 관찰하면 결정부를 명확히 확인할 수 없는 경우가 있다. 미결정 산화물 반도체에 포함되는 결정부는 예를 들어, 1nm 이상 100nm 이하, 또는 1nm 이상 10nm 이하의 크기인 경우가 많다. 특히 예를 들어, 1nm 이상 10nm 이하의 미결정을 나노 결정(nc: nanocrystal)이라고 부른다. 나노 결정을 갖는 산화물 반도체를 nc-OS(nanocrystalline Oxide Semiconductor)라고 부른다. 또한, 예를 들어 TEM에 의하여 nc-OS를 관찰하면 결정부와 결정부의 경계를 명확히 확인할 수 없는 경우가 있다. 또한 예를 들어 TEM에 의하여 nc-OS를 관찰하면 명확한 입계를 확인할 수 없기 때문에 불순물이 편석할 일이 적다. 또한 nc-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 결함 준위 밀도가 높게 되는 일이 적다. 또한 nc-OS는 예를 들어, 명확한 입계를 갖지 않기 때문에 전자 이동도의 저하가 작다.
nc-OS는 예를 들어, 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역)에서 원자 배열에 주기성을 갖는 경우가 있다. 또한, nc-OS는 예를 들어, 결정부와 결정부 사이에 규칙성이 없기 때문에 거시적으로 보면 원자 배열에 주기성이 보이지 않는 경우, 또는, 장거리 질서가 보이지 않는 경우가 있다. 따라서, 분석 방법에 따라서는 nc-OS는 비정질 산화물 반도체와 구별할 수 없는 경우가 있다. 예를 들어, XRD 장치를 사용하여 결정부보다 큰 빔경을 갖는 X선으로 out-of-plane법에 의하여 nc-OS를 분석하면 배향을 나타내는 피크가 검출되지 않는 경우가 있다. 또한, 예를 들어, nc-OS는 결정부보다 큰 빔경(예를 들어, 20nmΦ 이상, 또는 50nmΦ 이상)을 갖는 전자빔을 사용하는 전자빔 회절 패턴에서는 할로 패턴이 관측되는 경우가 있다. 또한, nc-OS는 예를 들어, 결정부와 같거나 결정부보다 작은 빔경(예를 들어, 10nmΦ 이하, 또는 5nmΦ 이하)을 갖는 전자빔을 사용하는 극미 전자빔 회절 패턴에서는 스폿이 관측되는 경우가 있다. 또한, nc-OS의 극미 전자빔 회절 패턴은 예를 들어, 휘도가 높은 원형 영역이 관측되는 경우가 있다. 또한, nc-OS의 극미 전자빔 회절 패턴은 예를 들어, 상기 영역 중에 복수의 스폿이 관측되는 경우가 있다.
nc-OS는 미소한 영역에서 원자 배열에 주기성을 갖는 경우가 있기 때문에 비정질 산화물 반도체보다 결함 준위 밀도가 낮게 된다. 다만, nc-OS는 결정부와 결정부 사이에서 규칙성이 없기 때문에 CAAC-OS와 비교하면 결함 준위 밀도가 높게 된다.
또한, 산화물 반도체가 CAAC-OS, 다결정 산화물 반도체, 미결정 산화물 반도체, 비정질 산화물 반도체 중 2종류 이상을 갖는 혼합막이라도 좋다. 혼합막은 예를 들어, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 다결정 산화물 반도체의 영역, CAAC-OS의 영역 중 어느 2종류 이상의 영역을 갖는 경우가 있다. 또한, 혼합막은 예를 들어, 비정질 산화물 반도체의 영역, 미결정 산화물 반도체의 영역, 다결정 산화물 반도체의 영역, CAAC-OS의 영역 중 어느 2종류 이상의 영역의 적층 구조를 갖는 경우가 있다.
CAAC-OS막은 예를 들어, 다결정 산화물 반도체 스퍼터링용 타깃을 사용하여 스퍼터링법으로 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때의 불순물 혼입을 저감시킴으로써, 불순물로 인하여 결정 상태가 무너지는 것을 억제할 수 있다. 예를 들어, 성막실 중에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)을 저감시키면 좋다. 또한, 성막 가스 중의 불순물을 저감시키면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 스퍼터링 입자가 기판에 도달한 후에 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 가열 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판 가열 온도를 높게 함으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우에, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소 비율을 높이고 전력을 최적화시킴으로써 막을 형성할 때의 플라즈마 대미지를 경감시키면 바람직하다. 성막 가스 중의 산소 비율은 30체적％ 이상, 바람직하게는 100체적％로 한다.
스퍼터링용 타깃으로서는 예를 들어, In-Ga-Zn-O화합물 타깃을 사용할 수 있다. In-Ga-Zn-O화합물 타깃은 InOX분말, GaOY분말, 및 ZnOZ분말을 소정의 몰수비로 혼합하고 가압 처리한 후에 1000℃ 이상 1500℃ 이하의 온도로 가열 처리를 수행함으로써 다결정체로 한다. 또한, X, Y, 및 Z는 임의의 양수다. 또한, 상기 다결정체의 입경은 예를 들어, 1μm 이하 등 작으면 작을수록 바람직하다. 여기서 분말의 종류 및 혼합하는 몰수비는 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
다음에, 제 1 가열 처리를 수행하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 300℃ 이상 500℃ 이하의 온도로 불활성 가스 분위기, 산화성 가스를 10ppm 이상 포함하는 분위기, 또는 감압 상태에서 수행하면 좋다. 또한, 제 1 가열 처리의 분위기는, 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보전하기 위하여 산화성 가스를 10ppm 이상 포함하는 분위기에서 수행하여도 좋다. 제 1 가열 처리에 의하여 제 2 산화물 반도체층(532)의 결정성을 높이고, 하지 절연막(520), 제 1 산화물 반도체층(531), 및 제 3 산화물 반도체층(533)으로부터 수소나 물 등의 불순물을 제거할 수 있다. 또한, 산화물 반도체층(530)을 형성하는 에칭을 수행하기 전에 제 1 가열 처리를 수행하여도 좋다.
또한, 산화물 반도체층(530)을 적층으로 하는 경우, 하층에 비정질 또는 미결정을 형성하면 상층에 CAAC-OS막이 형성되기 쉬워진다. 따라서 제 1 산화물 반도체층(531)을 비정질 또는 미결정으로 하고 제 2 산화물 반도체층(532)을 CAAC-OS막으로 하는 것이 바람직하다.
다음에 산화물 반도체층(530) 위에 소스 전극(540) 및 드레인 전극(550)이 되는 제 1 도전막을 형성한다. 제 1 도전막으로서는 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 예를 들어, 스퍼터링법 등에 의하여 두께 100nm의 티타늄막을 형성한다.
다음에, 제 1 도전막을 산화물 반도체층(530) 위에서 분단하도록 에칭하여, 소스 전극(540) 및 드레인 전극(550)을 형성한다(도 19의 (C) 참조).
이 때, 제 1 도전막이 오버 에칭됨으로써, 도시된 바와 같이 산화물 반도체층(530)의 일부가 에칭된 형상이 된다. 다만, 제 1 도전막과 산화물 반도체층(530)의 에칭 선택비가 큰 경우에는 산화물 반도체층(530)이 에칭되지 않는 형상이 된다.
다음에, 제 2 가열 처리를 수행하는 것이 바람직하다. 제 2 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 2 가열 처리에 의하여 산화물 반도체층(530)으로부터 수소나 물 등 불순물을 더 제거할 수 있다.
다음에, 산화물 반도체층(530), 소스 전극(540), 및 드레인 전극(550) 위에 게이트 절연막(560)을 형성한다(도 20의 (A) 참조). 게이트 절연막(560)에는 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 사용할 수 있다. 또한, 게이트 절연막(560)은 상기 재료의 적층이라도 좋다. 게이트 절연막(560)은 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 형성할 수 있다.
다음에 게이트 절연막(560) 위에 제 2 도전막을 형성한다. 제 2 도전막으로서는 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ru, Ag, Ta, W, 또는 이들을 주성분으로 하는 합금 재료를 사용할 수 있다. 제 2 도전막은, 예를 들어, 스퍼터링법 등에 의하여 형성할 수 있다. 그리고 제 2 도전막을 채널 형성 영역과 중첩되도록 가공하여 게이트 전극(570)을 형성한다(도 20의 (B) 참조).
다음에 게이트 절연막(560), 게이트 전극(570) 위에 산화물 절연층(580)을 형성한다(도 20의 (C) 참조). 산화물 절연층(580)은 하지 절연막(520), 또는 게이트 절연막(560)에 적용할 수 있는 재료를 사용할 수 있고 스퍼터링법, CVD법, MBE법, ALD법, 또는 PLD법 등을 사용하여 형성할 수 있다. 산화물 절연층(580)은 산화물 반도체층(530)에 대하여 산소를 공급할 수 있도록 과잉으로 산소를 포함하는 막으로 하는 것이 바람직하다.
또한, 이온 주입법, 이온 도핑법, 플라즈마 잠입 이온 주입법 등을 사용하여 산화물 절연층(580)에 산소를 첨가하여도 좋다. 산소를 첨가함으로써 산화물 절연층(580)으로부터 산화물 반도체층(530)으로 산소를 더 쉽게 공급할 수 있다.
다음에, 제 3 가열 처리를 수행하는 것이 바람직하다. 제 3 가열 처리는 제 1 가열 처리와 같은 조건으로 수행할 수 있다. 제 3 가열 처리에 의하여 하지 절연막(520), 게이트 절연막(560), 산화물 절연층(580)으로부터 과잉 산소가 방출되기 쉬워져 산화물 반도체층(530)의 산소 결손을 저감할 수 있다.
또한, 본 실시형태에서 설명한 금속막 등은 대표적으로는 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있지만 예를 들어, 열CVD(Chemical Vapor Deposition)법 등 다른 방법에 의하여 형성하여도 좋다. 열CVD법의 예로서는 MOCVD(Metal Organic Chemical Vapor Deposition)법이나 ALD(Atomic Layer Deposition)법 등이 있다.
열CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에 플라즈마 대미지로 인하여 결함이 생성되지 않는다는 장점을 갖는다.
또한, 열CVD법에서는 원료 가스와 산화제를 동시에 챔버 내에 보내고 챔버 내를 대기압 또는 감압하로 하고 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 막을 형성하여도 좋다.
ALD법은 챔버 내를 대기압 또는 감압하로 하고, 반응을 위한 원료 가스가 순차적으로 챔버에 도입되며, 그 가스 도입 절차를 반복함으로써 막을 형성하여도 좋다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 부름)를 전환하여 2종류 이상의 원료 가스를 순차적으로 챔버에 공급하고, 복수 종류의 원료 가스가 혼합되지 않도록 제 1 원료 가스와 동시에 또는 제 1 원료 가스를 도입한 후에 불활성 가스(아르곤 또는 질소 등) 등을 도입하고 나서 제 2 원료 가스를 도입한다. 또한, 불활성 가스를 동시에 도입하는 경우 불활성 가스는 캐리어 가스가 되고, 또한, 제 2 원료 가스를 도입할 때에도 불활성 가스를 동시에 도입하여도 좋다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의하여 제 1 원료 가스를 배출한 후, 제 2 원료 가스를 도입하여도 좋다. 제 1 원료 가스가 기판 표면에 흡착됨으로써 제 1 층을 형성하고, 나중에 도입되는 제 2 원료 가스와 제 1 층이 반응함으로써 제 1 층 위에 제 2 층이 적층되어 박막이 형성된다. 상기 가스 도입 절차를 제어하면서 원하는 두께가 될 때까지 여러 번 반복함으로써 뛰어난 스텝 커버리지를 갖는 박막을 형성할 수 있다. 박막의 두께는 가스 도입 절차의 반복 횟수에 따라 조절할 수 있기 때문에 막 두께를 정밀하게 조절할 수 있어 ALD법은 미세한 FET를 제작하는 데에 적합하다.
예를 들어, ALD를 이용하는 성막 장치에 의하여 텅스텐막을 형성하는 경우에는, WF6가스와 B2H6가스를 순차적으로 반복하여 도입함으로써 초기 텅스텐막을 형성하고 나서, WF6가스와 H2가스를 동시에 도입하여 텅스텐막을 형성한다. 또한, B2H6가스 대신에 SiH4가스를 사용하여도 좋다.
상술한 공정을 거쳐 도 13에 도시된 트랜지스터(500)를 제작할 수 있다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1~실시형태 3에서 설명한 반도체 장치를 사용할 수 있는 전자 기기의 예에 대하여 설명한다.
실시형태 1~실시형태 3에서 설명한 반도체 장치는 각종 전자 기기(오락기도 포함함)에 적용할 수 있다. 전자 기기로서는 텔레비전, 모니터 등의 표시 장치, 조명 장치, 퍼스널 컴퓨터, 워드 프로세서, 화상 재생 장치, 포터블 오디오 플레이어, 라디오, 테이프 리코더, 스테레오, 전화, 코드리스 전화, 휴대 전화, 자동차 전화, 트랜시버, 무선기, 게임기, 계산기, 휴대 정보 단말, 전자 수첩, 전자 서적, 전자 번역기, 음성 입력 기기, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 전기 면도기, IC칩, 전자 레인지 등의 고주파 가열 장치, 전기 밥솥, 전기 세탁기, 전기 청소기, 에어컨디셔너 등의 공기 조절 설비, 식기 세척기, 식기 건조기, 의류 건조기, 이불 건조기, 전기 냉장고, 전기 냉동고, 전기 냉동 냉장고, DNA 보존용 냉동고, 방사선 측정기, 투석 장치, X선 진단 장치 등의 의료 기기 등을 들 수 있다. 또한, 연기 감지기, 열 감지기, 가스 경보 장치, 방범 경보 장치 등의 경보 장치도 들 수 있다. 또한, 유도등, 신호기, 벨트 컨베이어, 엘리베이터, 에스컬레이터, 산업용 로봇, 전력 저장 시스템 등의 산업 기기도 들 수 있다. 또한, 연료를 사용한 엔진이나, 비수계 2차 전지로부터의 전력을 사용하여 전동기에 의하여 추진하는 이동체 등도 전자 기기의 범주에 포함되는 것으로 한다. 상기 이동체로서, 예를 들어 전기 자동차(EV), 내연 기관과 전동기를 겸비한 하이브리드 차(HEV), 플러그인 하이브리드 차(PHEV), 이들의 타이어 차륜을 무한궤도로 바꾼 장궤(裝軌) 차량, 전동 어시스트 자전거를 포함하는 원동기가 달린 자전거, 자동 이륜차, 전동 휠체어, 골프용 카트, 소형 또는 대형 선박, 잠수함, 헬리콥터, 항공기, 로켓, 인공 위성, 우주 탐사기나 혹성 탐사기, 우주선을 들 수 있다. 이들 전자 기기의 일부의 구체적인 예를 도 22에 도시하였다.
도 22의 (A)에 도시된 텔레비전 장치(8000)는 하우징(8001)에 표시부(8002)가 내장되어 있고, 표시부(8002)에 의하여 영상을 표시하고, 스피커부(8003)로부터 음성을 출력할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 갖는 기억 장치는 표시부(8002)를 동작시키기 위한 구동 회로에 사용할 수 있다.
또한, 텔레비전 장치(8000)는 정보 통신을 수행하기 위한 CPU(8004)나, 메모리를 구비하여도 좋다. CPU(8004)나 메모리에 본 발명의 일 형태에 따른 반도체 장치를 갖는 CPU나 기억 장치를 사용할 수 있다.
도 22의 (A)에 도시된 경보 장치(8100)는 주택용 화재 경보기다. 경보 장치(8100)는 연기 또는 열의 검출부(8102)와 마이크로컴퓨터(8101)를 갖는다. 마이크로컴퓨터(8101)는 상술한 실시형태에 기재된 반도체 장치가 포함된 전기 기기의 일례다.
또한, 도 22의 (A)에 도시된 실내기(8200) 및 실외기(8204)를 갖는 에어컨디셔너는 상술한 실시형태에 기재된 반도체 장치가 포함된 전기 기기의 일례다. 구체적으로, 실내기(8200)는 하우징(8201), 송풍구(8202), CPU(8203) 등을 갖는다. 도 22의 (A)에서, CPU(8203)가 실내기(8200)에 설치되어 있는 경우를 예시하였지만, CPU(8203)는 실외기(8204)에 설치되어도 좋다. 또는, 실내기(8200)와 실외기(8204) 양쪽 모두에 CPU(8203)가 설치되어도 좋다. 상술한 실시형태에 기재된 반도체 장치를 에어컨디셔너에 사용함으로써 전력을 삭감할 수 있다.
또한, 도 22의 (A)에 도시된 전기 냉동 냉장고(8300)는 상술한 실시형태에 기재된 반도체 장치를 포함하는 전기 기기의 일례다. 구체적으로 전기 냉동 냉장고(8300)는 하우징(8301), 냉장실용 도어(8302), 냉동실용 도어(8303), CPU(8304) 등을 갖는다. 도 22의 (A)에서는 CPU(8304)가 하우징(8301) 내부에 제공된다. 상술한 실시형태에 기재된 반도체 장치를 전기 냉동 냉장고(8300)에 사용함으로써 전력을 삭감할 수 있다.
도 22의 (B)에는 전기 기기의 일례인 전기 자동차의 예를 도시하였다. 전기 자동차(9700)에는, 2차 전지(9701)가 탑재되어 있다. 2차 전지(9701)의 전력은 회로(9702)에 의하여 출력이 조정되고 구동 장치(9703)에 공급된다. 회로(9702)는, 도시되지 않은 ROM, RAM, CPU 등을 갖는 처리 장치(9704)에 의하여 제어된다. 상술한 실시형태에 기재된 반도체 장치를 전기 자동차(9700)에 사용함으로써 전력을 삭감할 수 있다.
구동 장치(9703)는 직류 전동기 또는 교류 전동기 단독으로 구성되거나, 또는 전동기와 내연 기관이 조합되어 구성된다. 처리 장치(9704)는 전기 자동차(9700)를 운전하는 사람의 조작 정보(가속, 감속, 정지 등)나 주행 시의 정보(오르막길인지 내리막길인지 등의 정보, 구동륜에 가해지는 부하 정보 등)의 입력 정보에 따라 회로(9702)에 제어 신호를 출력한다. 회로(9702)는 처리 장치(9704)의 제어 신호에 따라 2차 전지(9701)로부터 공급되는 전기 에너지를 조정하여 구동 장치(9703)의 출력을 제어한다. 교류 전동기가 탑재되어 있는 경우에는, 도시되지 않았지만 직류를 교류로 변환시키는 인버터도 내장된다.
또한, 본 실시형태는 본 명세서에 기재된 다른 실시형태, 및 실시예와 적절히 조합할 수 있다.
(실시예)
본 실시예에서는 산화물 반도체층의 CPM 측정 및 산화물 반도체층을 사용한 트랜지스터의 전기 특성에 대하여 실험한 결과에 대하여 설명한다.
먼저, 본 실시예에서 제작한 CPM측정용 시료에 대하여 도 23의 (A)를 사용하여 설명한다.
먼저, 유리 기판(710) 위에 원자수비가 In:Ga:Zn=1:1:1인 In-Ga-Zn-O막을 100nm 형성하였다. 상기 In-Ga-Zn-O막은 In:Ga:Zn=1:1:1[원자수비]의 In-Ga-Zn-O를 스퍼터링 타깃으로서 사용하여 아르곤:산소=1:1[유량비]을 스퍼터링 가스로 하고, 기판 온도를 200℃로 하고, DC 스퍼터링법으로 형성하였다.
다음에 In-Ga-Zn-O막을 선택적으로 에칭함으로써 섬 형상의 산화물 반도체층(730)을 형성하였다.
다음에 질소 분위기에서 온도 450℃로 1시간 가열 처리를 수행한 후, 드라이 에어(건조 분위기)에서 1시간 가열 처리를 수행하였다.
다음에 산화물 반도체층(730) 위에 100nm/400nm/100nm의 티타늄/알루미늄/티타늄 적층막을 형성하였다. 상기 적층막은 티타늄 금속 및 알루미늄 금속을 스퍼터링 타깃에 사용하고 아르곤을 스퍼터링 가스로 하고, DC 스퍼터링법으로 형성하였다. 그리고 상기 적층막을 선택적으로 에칭함으로써 전극층(740) 및 전극층(750)을 형성하였다.
다음에 드라이 에어(건조 분위기)에서 온도 300℃로 1시간 가열 처리를 수행하였다.
다음에 산화물 반도체층(530), 전극층(740), 및 전극층(750) 위에 산화물 절연층(780)을 형성하였다. 상기 산화물 절연층(780)에는 플라즈마 CVD법으로 형성한 산화질화 실리콘막을 사용하였다. 상기 산화질화 실리콘막의 성막 조건은 기판 온도를 220℃, SiH4 유량을 30sccm 또는 120sccm, 투입 전력을 150W 또는 1000W, 성막 압력을 40Pa, 120Pa, 또는 200Pa로 하였다.
상기 산화물 절연층은 산화물 반도체층(730)으로 산소를 공급한다. 본 실시예에서는 산화물 반도체층(730)의 성막 조건을 일정하게 하고 산화물 절연층(780)의 성막 조건을 다양하게 설정함으로써 산화물 반도체층(730) 중의 결함 준위 밀도가 상이한 복수의 시료를 제작하였다.
그리고 질소 분위기에서 온도 300℃로 1시간 가열 처리를 수행하였다.
상술한 바와 같이 하여, 도 23의 (A)에 도시된 CPM측정용 시료를 제작하였다.
또한, 상술한 CPM측정용 시료와 같은 형성 조건을 사용하여 트랜지스터를 제작하였다. 트랜지스터의 구조는 도 23의 (B)에 도시된 보텀 게이트 구조이고, 게이트 전극(770)을 갖는 점, 게이트 절연막(760)을 갖는 점, 및 산화물 반도체층(730)의 막 두께가 상이한 점이 상기 CPM측정용 시료와 다르다. 또한, 트랜지스터의 사이즈는 L/W=6μm/50μm로 하였다.
먼저, 유리 기판(710) 위에 100nm의 텅스텐막을 형성하였다. 상기 텅스텐막은 텅스텐 금속을 스퍼터링 타깃에 사용하고 아르곤을 스퍼터링 가스로 하고 DC 스퍼터링법으로 형성하였다. 그리고 상기 텅스텐막을 선택적으로 에칭함으로써 게이트 전극(770)을 형성하였다.
다음에 게이트 절연막(760)으로서 50nm의 질화 실리콘막 및 200nm의 산화질화 실리콘막의 적층을 플라즈마 CVD법으로 형성하였다.
다음에 CPM측정용 시료와 같은 방법을 사용하여 35nm의 산화물 반도체층(730)(In-Ga-Zn-O막)을 형성하였다.
그 외의 요소의 제작 조건 및 가열 처리 등의 조건은 CPM측정용 시료와 같은 조건을 사용하였다. 상술한 바와 같이 하여, CPM측정용 시료와 대응하는 산화물 반도체층(730) 중의 결함 준위 밀도가 상이한 복수의 트랜지스터를 제작하였다.
각각의 시료의 CPM 측정 결과 및 트랜지스터의 Id-Vg 특성을 비교한 표를 도 24에 나타냈다. 산화물 반도체층 중의 결함 준위의 흡수 계수가 큰 순으로, 위로부터 순차적으로 나타냈고 상기 흡수 계수 값이 작아짐에 따라 트랜지스터의 문턱 전압이 마이너스 방향으로 이동되지 않게 되어, 편차도 감소되는 것을 알았다.
이들 결과를 보면 적어도 노멀리 오프 특성(Vg=0V일 때에 오프 상태인 특성)을 얻기 위해서는 산화물 반도체층 중의 결함 준위의 흡수 계수를 5×10-2/cm 이하로 하는 것이 바람직하다고 할 수 있다. 또한, 트랜지스터의 전기 특성의 편차 등은 산화물 반도체층 중의 결함 준위 외의 요인도 기여된다. 따라서 산화물 반도체층 중의 결함 준위의 흡수 계수의 크기와 트랜지스터의 전기 특성의 편차 크기는 일치하지 않는 것이 있다.
또한, 본 실시예는 본 명세서에 기재된 실시형태와 적절히 조합할 수 있다.
201: 램프
202: 모노크로미터
203: 필터
204: 빔 스플리터
205: 포토 다이오드
206: 직류 전원
207: 로크인 앰프
208: 계산기
209: 로크인 앰프
210: 시료
211a: 전극
211b: 전극
500: 트랜지스터
501: 트랜지스터
502: 트랜지스터
503: 트랜지스터
510: 기판
520: 하지 절연막
530: 산화물 반도체층
531: 제 1 산화물 반도체층
532: 제 2 산화물 반도체층
533: 제 3 산화물 반도체층
535: 경계
540: 소스 전극
542: 제 2 소스 전극
550: 드레인 전극
552: 제 2 드레인 전극
560: 게이트 절연막
562: 보호막
570: 게이트 전극
580: 산화물 절연층
710: 유리 기판
730: 산화물 반도체층
740: 전극층
750: 전극층
760: 게이트 절연막
770: 게이트 전극
780: 산화물 절연층
8000: 텔레비전 장치
8001: 하우징
8002: 표시부
8003: 스피커부
8004: CPU
8100: 경보 장치
8101: 마이크로컴퓨터
8102: 검출부
8200: 실내기
8201: 하우징
8202: 송풍구
8203: CPU
8204: 실외기
8300: 전기 냉동 냉장고
8301: 하우징
8302: 냉장실용 도어
8303: 냉동실용 도어
8304: CPU
9700: 전기 자동차
9701: 2차 전지
9702: 회로
9703: 구동 장치
9704: 처리 장치

Claims (13)

  1. 반도체막에 있어서,
    산화물을 포함하고,
    상기 산화물의 광 흡수는, 400nm~800nm의 파장 범위에서 일정 광 전류법(CPM: Constant Photocurrent Method)으로 관측되고,
    결함 준위의 흡수 계수는, 상기 광 흡수에서 밴드 테일에 기인한 광 흡수를 제외함으로써 얻어지고, 5×10-2/cm 이하인, 반도체막.
  2. 제 1 항에 있어서,
    상기 산화물은 c축이 상기 산화물의 표면에 대략 수직인 결정부를 포함하는, 반도체막.
  3. 제 1 항에 있어서,
    상기 산화물은 In-M-Zn산화물이고,
    M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 어느 하나인, 반도체막.
  4. 반도체 장치에 있어서,
    게이트 전극층과;
    상기 게이트 전극층과 접촉하는 게이트 절연막과;
    상기 게이트 절연막을 개재(介在)하여 상기 게이트 전극층과 중첩되는 산화물 반도체층과;
    상기 산화물 반도체층과 접촉하는 소스 전극층 및 드레인 전극층을 포함하고,
    상기 산화물 반도체층의 광 흡수는 400nm~800nm의 파장 범위에서 일정 광 전류법으로 관측되고,
    결함 준위의 흡수 계수는, 상기 광 흡수에서 밴드 테일에 기인한 광 흡수를 제외함으로써 얻어지고, 5×10-2/cm 이하인, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 산화물 반도체층은 c축이 상기 산화물 반도체층의 표면에 대략 수직인 결정부를 포함하는, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 산화물 반도체층은 In-M-Zn산화물이고,
    M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 어느 하나인, 반도체 장치.
  7. 제 4 항에 있어서,
    상기 산화물 반도체층은 제 1 산화물 반도체층, 제 2 산화물 반도체층, 및 제 3 산화물 반도체층이 순차적으로 적층된 다층막인, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 산화물 반도체층의 전도대 하단의 에너지와 상기 제 2 산화물 반도체층의 전도대 하단의 에너지 사이의 에너지 차이는 0.05eV 이상 2eV 이하이고,
    상기 제 3 산화물 반도체층의 전도대 하단의 에너지와 상기 제 2 산화물 반도체층의 상기 전도대 하단의 상기 에너지 사이의 에너지 차이는 0.05eV 이상 2eV 이하인, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 제 2 산화물 반도체층은 c축이 상기 제 2 산화물 반도체층의 표면에 대략 수직인 결정부를 포함하는, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 제 1 산화물 반도체층, 상기 제 2 산화물 반도체층, 및 상기 제 3 산화물 반도체층 각각은 In-M-Zn산화물이고,
    M은 Al, Ti, Ga, Y, Zr, La, Ce, Nd, 및 Hf 중 어느 하나이고,
    상기 제 1 산화물 반도체층 및 상기 제 3 산화물 반도체층 각각의 In에 대한 M의 원자수비는 상기 제 2 산화물 반도체층의 In에 대한 M의 원자수비보다 큰, 반도체 장치.
  11. 제 4 항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층 각각은 제 1 전극층 및 상기 제 1 전극층 위의 제 2 전극층을 포함하고,
    상기 제 2 전극층은, 상기 게이트 전극층과 상기 산화물 반도체층이 중첩되는 영역에서 상기 산화물 반도체층과 접촉하는, 반도체 장치.
  12. 제 4 항에 있어서,
    상기 산화물 반도체층은, 상기 소스 전극층과 상기 드레인 전극층 사이의 제 1 영역 및 상기 소스 전극층 또는 상기 드레인 전극층과 중첩되는 제 2 영역을 갖고,
    상기 제 1 영역에서의 상기 산화물 반도체층의 막 두께는 상기 제 2 영역에서의 상기 산화물 반도체층의 막 두께보다 얇은, 반도체 장치.
  13. 제 4 항에 있어서,
    보호막을 더 포함하고,
    상기 보호막은 상기 산화물 반도체층과 접촉하여 제공되고,
    상기 산화물 반도체층은 상기 게이트 전극층과 상기 보호막 사이에 제공되는, 반도체 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831353B2 (en) 2014-12-26 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, display module, electronic device, oxide, and manufacturing method of oxide
KR20210051211A (ko) * 2019-10-30 2021-05-10 한국과학기술연구원 피드백 전계 효과 트랜지스터 및 이를 포함하는 광 센서

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI666770B (zh) 2013-12-19 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI663726B (zh) 2014-05-30 2019-06-21 Semiconductor Energy Laboratory Co., Ltd. 半導體裝置、模組及電子裝置
TWI581317B (zh) * 2014-11-14 2017-05-01 群創光電股份有限公司 薄膜電晶體基板及具備該薄膜電晶體基板之顯示面板
US10396210B2 (en) * 2014-12-26 2019-08-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with stacked metal oxide and oxide semiconductor layers and display device including the semiconductor device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US9653613B2 (en) * 2015-02-27 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN113223967A (zh) * 2015-03-03 2021-08-06 株式会社半导体能源研究所 半导体装置、该半导体装置的制造方法或包括该半导体装置的显示装置
KR20160114511A (ko) 2015-03-24 2016-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10096715B2 (en) 2015-03-26 2018-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing the same, and electronic device
US9806200B2 (en) 2015-03-27 2017-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20160308067A1 (en) * 2015-04-17 2016-10-20 Ishiang Shih Metal oxynitride transistor devices
JP2018032839A (ja) * 2015-12-11 2018-03-01 株式会社半導体エネルギー研究所 トランジスタ、回路、半導体装置、表示装置および電子機器
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
WO2017153882A1 (en) 2016-03-11 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and display device including the semiconductor device
KR102428557B1 (ko) * 2017-11-20 2022-08-02 엘지디스플레이 주식회사 가시광 흡수율이 향상된 산화물 반도체 포토 트랜지스터 및 그 제조 방법
JP7137979B2 (ja) * 2018-07-09 2022-09-15 キオクシア株式会社 半導体装置
KR102619290B1 (ko) * 2018-12-04 2023-12-28 엘지디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 표시장치
US11379231B2 (en) 2019-10-25 2022-07-05 Semiconductor Energy Laboratory Co., Ltd. Data processing system and operation method of data processing system
KR20210083638A (ko) * 2019-12-27 2021-07-07 엘지디스플레이 주식회사 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치
CN113656950A (zh) * 2021-07-30 2021-11-16 西安理工大学 一种基于不同空位浓度的氧化锌阻变存储器性能优化方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置
US20120229805A1 (en) * 2011-03-08 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Defect evaluation method for semiconductor
US20120319102A1 (en) * 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Family Cites Families (172)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2012101A (en) 1929-07-19 1935-08-20 Hynes Lee Powers Liquid heating system
US2014103A (en) 1933-06-28 1935-09-10 Fairbanks Morse & Co Impulse coupling
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH06132303A (ja) 1991-11-29 1994-05-13 Semiconductor Energy Lab Co Ltd 薄膜トランジスタおよびその作製方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH06268224A (ja) 1993-03-12 1994-09-22 Mitsubishi Electric Corp 電界効果型トランジスタを含む半導体装置
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
CN102867855B (zh) 2004-03-12 2015-07-15 独立行政法人科学技术振兴机构 薄膜晶体管及其制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
AU2005302963B2 (en) 2004-11-10 2009-07-02 Cannon Kabushiki Kaisha Light-emitting device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
RU2369940C2 (ru) 2004-11-10 2009-10-10 Кэнон Кабусики Кайся Аморфный оксид и полевой транзистор с его использованием
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI481024B (zh) 2005-01-28 2015-04-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7868320B2 (en) 2005-05-31 2011-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
WO2007017982A1 (ja) 2005-08-11 2007-02-15 Sharp Kabushiki Kaisha 回路基板、電子装置、及び、回路基板の製造方法
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
EP1995787A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method therof
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5197058B2 (ja) 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101334182B1 (ko) 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8420456B2 (en) 2007-06-12 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing for thin film transistor
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR100941850B1 (ko) 2008-04-03 2010-02-11 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
JP5305731B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP5305730B2 (ja) 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
JP5319961B2 (ja) 2008-05-30 2013-10-16 富士フイルム株式会社 半導体素子の製造方法
KR100963027B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
TWI577027B (zh) 2008-07-31 2017-04-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP5345456B2 (ja) 2008-08-14 2013-11-20 富士フイルム株式会社 薄膜電界効果型トランジスタ
JP5627071B2 (ja) 2008-09-01 2014-11-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
CN101714546B (zh) 2008-10-03 2014-05-14 株式会社半导体能源研究所 显示装置及其制造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
CN101840936B (zh) 2009-02-13 2014-10-08 株式会社半导体能源研究所 包括晶体管的半导体装置及其制造方法
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
US7977151B2 (en) * 2009-04-21 2011-07-12 Cbrite Inc. Double self-aligned metal oxide TFT
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4415062B1 (ja) * 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
KR102106460B1 (ko) 2009-07-03 2020-05-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101996773B1 (ko) 2009-10-21 2019-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5497417B2 (ja) 2009-12-10 2014-05-21 富士フイルム株式会社 薄膜トランジスタおよびその製造方法、並びにその薄膜トランジスタを備えた装置
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20120106873A (ko) 2009-12-28 2012-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
KR20180110212A (ko) 2010-02-19 2018-10-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터 및 이를 이용한 표시 장치
WO2011105268A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置
WO2011122364A1 (en) 2010-04-02 2011-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2011222767A (ja) 2010-04-09 2011-11-04 Sony Corp 薄膜トランジスタならびに表示装置および電子機器
KR101636008B1 (ko) 2010-04-23 2016-07-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102434906B1 (ko) 2010-04-23 2022-08-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102859704B (zh) 2010-04-23 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
KR101877377B1 (ko) 2010-04-23 2018-07-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101854421B1 (ko) 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011142467A1 (en) 2010-05-14 2011-11-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5606787B2 (ja) 2010-05-18 2014-10-15 富士フイルム株式会社 薄膜トランジスタの製造方法、並びに、薄膜トランジスタ、イメージセンサー、ｘ線センサー及びｘ線デジタル撮影装置
US8779433B2 (en) 2010-06-04 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN107947763B (zh) * 2010-08-06 2021-12-28 株式会社半导体能源研究所 半导体集成电路
US9437743B2 (en) 2010-10-07 2016-09-06 Semiconductor Energy Laboratory Co., Ltd. Thin film element, semiconductor device, and method for manufacturing the same
US8916866B2 (en) 2010-11-03 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5601181B2 (ja) 2010-12-02 2014-10-08 富士通セミコンダクター株式会社 磁気抵抗効果素子及びその製造方法
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI570809B (zh) 2011-01-12 2017-02-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP2012160679A (ja) 2011-02-03 2012-08-23 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP5836846B2 (ja) 2011-03-11 2015-12-24 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP5716467B2 (ja) 2011-03-11 2015-05-13 富士通株式会社 電界効果トランジスタとその製造方法
US9006803B2 (en) 2011-04-22 2015-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing thereof
KR20130007426A (ko) 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102388690B1 (ko) 2012-05-31 2022-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2013179922A1 (en) 2012-05-31 2013-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102113160B1 (ko) 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8901557B2 (en) 2012-06-15 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102094568B1 (ko) 2012-10-17 2020-03-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그의 제작 방법
KR102220279B1 (ko) 2012-10-19 2021-02-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막을 포함하는 다층막 및 반도체 장치의 제작 방법
KR102130184B1 (ko) 2012-10-24 2020-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140108026A (ko) 2013-02-28 2014-09-05 삼성디스플레이 주식회사 박막 반도체 장치, 유기 발광 표시 장치, 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007096055A (ja) 2005-09-29 2007-04-12 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2007123861A (ja) 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2012134475A (ja) * 2010-12-03 2012-07-12 Semiconductor Energy Lab Co Ltd 酸化物半導体膜および半導体装置
US20120229805A1 (en) * 2011-03-08 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Defect evaluation method for semiconductor
US20120319102A1 (en) * 2011-06-17 2012-12-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
카미야, 노무라, 호소노, 「어모퍼스 산화물 반도체의 물성과 디바이스 개발의 현상」, 고체 물리, 2009년 9월호, Vol. 44, pp.621-633.

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831353B2 (en) 2014-12-26 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, display module, electronic device, oxide, and manufacturing method of oxide
KR20210051211A (ko) * 2019-10-30 2021-05-10 한국과학기술연구원 피드백 전계 효과 트랜지스터 및 이를 포함하는 광 센서

Also Published As

Publication number Publication date
US9829533B2 (en) 2017-11-28
US20140252345A1 (en) 2014-09-11
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