KR20120129765A - 연산회로 및 연산회로의 구동방법 - Google Patents

연산회로 및 연산회로의 구동방법 Download PDF

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Abstract

소비 전력을 감소시키기 위해, 입력 신호를 바탕으로 논리 연산 처리를 수행하고, 논리 연산 처리의 결과에 따라 설정되는 전위를 기억 데이터로서 유지하고, 기억 데이터에 따른 값의 신호를 출력 신호로서 출력하는 기능을 가지며, 논리 연산 처리를 수행하는 연산부와, 출력 신호의 전위를, 논리 연산 처리의 결과에 따라 값이 설정되는 제1 전위로 설정할 것인지의 여부를 제어하는 제1 전계효과 트랜지스터와, 출력 신호의 전위를, 기준 전위인 제2 전위로 설정할 것인지의 여부를 제어하는 제2 전계효과 트랜지스터를 구비하는 연산회로를 제공한다.

Description

연산회로 및 연산회로의 구동방법{ARITHMETIC CIRCUIT AND METHOD OF DRIVING THE SAME}
본 발명의 일 태양은 연산회로에 관한 것이다.
최근, 전자기기를 더욱 고성능화를 시키기 위해 시스템 LSI 등, 복수의 기능을 갖는 회로가 1개의 칩에 의해 구성된 연산처리장치의 개발이 진행되고 있다.
상기 연산처리장치의 경우에는, 예를 들어 동일 기판 상에 CMOS 회로를 이용한 연산회로 및 기억회로 등의 기능 회로가 별도로 마련되고, 데이터 버스가 되는 배선을 통해 연산회로 및 기억회로 사이에서 데이터의 전송이 이루어진다(예를 들어, 특허문헌 1).
나아가 연산회로의 일부에 기억 수단을 마련하여 논리 연산 처리 기능 및 데이터 유지 기능을 겸비하는 연산회로가 제안되었다. 상기 연산회로에서는 데이터 버스를 통하지 않고 논리 연산 처리의 결과 데이터를 기억할 수 있으므로 소비 전력을 감소시킬 수 있다.
일본 특허공개 제2010-282721호 공보
그러나, 종래의 연산회로에서는 기억 수단이 휘발성이기 때문에 연산회로의 데이터를 유지하기 위해서는 별도의 불휘발성 기억회로로 데이터를 대피시킬 필요가 있었다. 따라서, 데이터를 대피시킬 때에도 전력이 소비되므로 종래의 연산회로의 경우 소비 전력을 충분히 낮출 수 없었다.
또한, 종래의 연산회로에서는 기억 수단을 구성하는 소자의 수가 많아 회로 면적이 큰 문제가 있었다.
본 발명의 일 태양에서는, 소비 전력을 감소시키는 것을 일 과제로 한다. 또한, 본 발명의 일 태양에서는 소비 전력을 감소시키고 아울러 회로 면적을 작게 하는 것을 일 과제로 한다.
본 발명의 일 태양에서는, 연산회로를, 연산부와, 출력 신호의 전위를 연산부의 논리 연산 처리의 결과에 따른 전위로 설정할 것인지의 여부를 제어하는 제1 트랜지스터와, 출력 신호의 전위를 기준 전위에 따른 전위로 설정할 것인지의 여부를 제어하는 제2 트랜지스터를 구비하며, 상기 제1 트랜지스터 및 제2 트랜지스터로서 오프 전류가 낮은 전계효과 트랜지스터를 사용함으로써, 논리 연산 처리를 수행하는 기능 및 논리 연산 처리의 결과를 나타내는 데이터를 기억하는 기능을 겸비하는 연산회로를 제공한다.
상기 연산회로에서는 제1 트랜지스터 및 제2 트랜지스터를 오프시킴으로써 연산회로에서 데이터를 유지할 수 있다. 나아가 제1 트랜지스터 및 제2 트랜지스터를 오프시킴으로써 장기간 데이터를 기억할 수 있다.
본 발명의 일 태양은 입력 신호를 바탕으로 논리 연산 처리를 수행하고, 논리 연산 처리의 결과에 따라 설정되는 전위를 기억 데이터로서 유지하고, 기억 데이터에 따른 값의 신호를 출력 신호로서 출력하는 기능을 가지며, 논리 연산 처리를 수행하는 연산부와, 기억 데이터의 전위를 논리 연산 처리의 결과에 따른 전위로 설정할 것인지의 여부를 제어하는 제1 전계효과 트랜지스터와, 기억 데이터의 전위를 기준 전위로 설정할 것인지의 여부를 제어하는 제2 전계효과 트랜지스터를 구비하고, 제1 및 제2 전계효과 트랜지스터의 각각에서의, 채널폭 1μm 당 오프 전류는 10aA 이하인 연산회로이다.
본 발명의 일 태양에 의해 전력의 소비를 억제하면서 데이터를 유지할 수 있으므로 소비 전력을 감소시킬 수 있다.
도 1은 연산회로의 예를 설명하기 위한 도면이고,
도 2는 연산회로의 예를 설명하기 위한 도면이고,
도 3은 연산회로의 예를 설명하기 위한 도면이고,
도 4는 연산회로의 예를 설명하기 위한 도면이고,
도 5는 연산회로의 예를 설명하기 위한 도면이고,
도 6은 연산회로의 예를 설명하기 위한 도면이고,
도 7은 트랜지스터의 구조예를 설명하기 위한 도면이고,
도 8은 CAAC의 구조예를 설명하기 위한 도면이고,
도 9는 CAAC의 구조예를 설명하기 위한 도면이고,
도 10은 CAAC의 구조예를 설명하기 위한 도면이고,
도 11은 CAAC의 구조예를 설명하기 위한 도면이고,
도 12는 트랜지스터의 제작 방법예를 설명하기 위한 도면이고,
도 13은 산화물 반도체층에서의 결함 밀도와 트랜지스터의 전계효과 이동도와의 관계를 설명하기 위한 도면이고,
도 14는 트랜지스터의 단면 구조예를 설명하기 위한 도면이고,
도 15는 트랜지스터에서의 전기 특성의 계산 결과를 설명하기 위한 도면이고,
도 16은 트랜지스터에서의 전기 특성의 계산 결과를 설명하기 위한 도면이고,
도 17은 트랜지스터에서의 전기 특성의 계산 결과를 설명하기 위한 도면이고,
도 18은 트랜지스터에서의 전기 특성의 측정 결과를 설명하기 위한 도면이고,
도 19는 트랜지스터에서의 전기 특성의 측정 결과를 설명하기 위한 도면이고,
도 20은 트랜지스터에서의 전기 특성의 측정 결과를 설명하기 위한 도면이고,
도 21은 트랜지스터에서의 산화물 반도체층의 XRD 측정 결과를 설명하기 위한 도면이고,
도 22는 트랜지스터의 특성을 설명하기 위한 도면이고,
도 23은 트랜지스터의 특성을 설명하기 위한 도면이고,
도 24는 트랜지스터의 특성을 설명하기 위한 도면이고,
도 25는 연산처리장치의 예를 설명하기 위한 도면이고,
도 26은 전자기기의 예를 설명하기 위한 도면이다.
본 발명을 설명하기 위한 실시형태의 일례에 대하여 도면을 이용하여 이하에 설명한다. 아울러 본 발명의 취지 및 그 범위를 벗어나지 않고 실시형태의 내용을 변경하는 것은 당업자라면 용이하다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되지 않는다.
아울러 각 실시형태의 내용을 서로 적절히 조합시킬 수 있다. 또한, 각 실시형태의 내용을 서로 바꿀 수 있다.
또한, 제1, 제2 등의 서수는 구성 요소의 혼동을 피하기 위해 부여한 것으로 각 구성 요소의 수는 서수의 수에 한정되지 않는다.
(실시형태 1)
본 실시형태에서는 기억 수단을 구비하고, 논리 연산 처리를 수행하는 기능 및 논리 연산 처리 결과의 데이터를 기억하는 기능을 갖는 연산회로의 예에 대하여 설명한다.
본 실시형태에서의 연산회로의 예에 대하여 도 1을 이용하여 설명한다.
도 1(A)에 도시된 연산회로는 연산부(111)와, 트랜지스터(121)와, 트랜지스터(122)와, 인버터(131)를 구비한다. 도 1(A)에 도시된 연산회로는, 입력 신호(InA)를 바탕으로 논리 연산 처리를 수행하고, 논리 연산 처리의 결과에 따른 전위의 신호를 출력 신호(OutQ)로서 출력하는 기능을 갖는다.
연산부(111)는 논리 연산 처리를 수행하는 기능을 갖는다. 연산부(111)로는 입력 신호(InA)가 입력된다. 아울러 서로 다른 복수의 신호를 입력 신호(InA)로 이용할 수도 있다.
연산부(111)는 신호 입력 단자와, 제1 단자와, 제2 단자를 갖는다. 이 때, 신호 입력 단자로는 입력 신호(InA)가 입력되고 제2 단자에는 전위(Vb)가 주어져 연산부(111)는 신호 입력 단자로 입력되는 입력 신호(InA)에 따라 논리 연산 처리를 수행한다. 또한, 연산부(111)에서는, 논리 연산 처리의 결과에 따라 제1 단자와 제2 단자를 도통시킬 것인지의 여부가 설정된다.
트랜지스터(121)는 출력 신호(OutQ)의 전위를 연산부(111)의 논리 연산 처리의 결과에 따른 전위로 할 것인지의 여부를 제어하는 기능을 갖는다.
트랜지스터(121)로서는 예를 들어 전계효과 트랜지스터를 이용할 수 있다. 이 때, 트랜지스터(121)의 소스 및 드레인 중 어느 하나의 전위가 연산부(111)에서의 논리 연산 처리의 결과에 따라 설정된다. 또한, 트랜지스터(121)의 게이트로는 예를 들어 클럭 신호(CLK1)가 입력되나, 이에 한정되지 않고 트랜지스터(121)의 상태를 변화시킬 수 있도록, 트랜지스터(121)의 게이트에 다른 신호 또는 전압이 인가될 수도 있다.
트랜지스터(122)는 출력 신호(OutQ)의 전위를 기준 전위로 할 것인지의 여부를 제어하는 기능을 갖는다.
트랜지스터(122)로서는, 예를 들어 전계효과 트랜지스터를 이용할 수 있다. 이 때, 트랜지스터(122)의 소스 및 드레인 중 하나에는 기준 전위가 되는 전위(Va)가 주어지고, 트랜지스터(122)의 소스 및 드레인의 중 다른 하나는 트랜지스터(121)의 소스 및 드레인의 다른 하나에 전기적으로 접속되며, 이 접속 부위를 노드(FN)라고도 한다. 또한, 트랜지스터(122)의 게이트에는 예를 들어 클럭 신호(CLK2)가 입력되나, 이에 한정되지 않고 트랜지스터(122) 상태를 변화시킬 수 있도록 트랜지스터(122)의 게이트에 다른 신호 또는 전압이 주어질 수도 있다. 도 1(A)에 도시된 연산회로에서는 노드 FN의 전위에 따라 출력 신호(OutQ)의 전위의 값이 설정된다.
나아가 트랜지스터(121) 및 트랜지스터(122)로서는 오프 전류가 낮은 트랜지스터를 이용할 수 있다. 이 때, 상기 트랜지스터의 오프 전류는 채널폭 1μm 당 10aA(1×10-17 A) 이하, 바람직하게는 채널폭 1μm 당 1aA(1×10-18A) 이하, 더욱 바람직하게는 채널폭 1μm 당 10zA(1×10-20A) 이하, 더욱 바람직하게는 채널폭 1μm 당 1zA(1×10-21A) 이하, 더욱 바람직하게는 채널폭 1μm 당 100yA(1×10-22A) 이하이다.
상기 오프 전류가 낮은 트랜지스터로서는 예를 들어 실리콘보다 밴드갭이 넓고, 예를 들어 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이며, 채널이 형성되는 반도체층을 포함하는 트랜지스터를 이용할 수 있다. 상기 밴드갭이 넓은 트랜지스터로서는, 예를 들어 채널이 형성되는 산화물 반도체층을 포함하는 전계효과 트랜지스터 등을 이용할 수 있다.
아울러 도 1(A)에서 트랜지스터(121) 및 트랜지스터(122)로서 이용되고 있는 회로 기호는, 일례로서 상기 산화물 반도체층을 포함하는 트랜지스터임을 나타내는 회로 기호이지만, 이에 한정되지 않는다.
또한, 전위(Va) 및 전위(Vb) 중 하나는 고전원 전위(Vdd)이며, 전위(Va) 및 전위(Vb) 중 다른 하나는 저전원 전위(Vss)이다. 고전원 전위(Vdd)는 상대적으로 저전원 전위(Vss)보다 높은 값의 전위이며, 저전원 전위(Vss)는 상대적으로 고전원 전위(Vdd)보다 낮은 값의 전위이다. 전위(Va) 및 전위(Vb)의 값은 예를 들어 트랜지스터의 극성 등에 의해 서로 바뀔 수 있다. 또한, 전위(Va) 및 전위(Vb)의 전위차를 전원 전압으로 이용할 수도 있다.
또한, 클럭 신호(CLK1)로서는, 예를 들어 클럭 신호(CLK2)보다 1 주기 미만의 범위에서 위상이 지연된 클럭 신호를 이용할 수 있다.
인버터(131)는 노드(FN)의 전위에 따른 전위의 신호를 출력하는 기능을 갖는다. 도 1(A)에 도시된 연산회로에서 인버터(131)의 출력 신호가 출력 신호(OutQ)가 된다. 인버터(131)에는 노드(FN)의 전위의 신호가 입력되고 인버터(131)는 입력된 신호에 따른 전위의 출력 신호(OutQ)를 출력한다. 아울러 노드(FN)에서 전하를 유지할 수 있으면 반드시 인버터(131)를 마련하지 않을 수도 있다. 예를 들어, 인버터(131) 대신에 스위치 또는 버퍼 등을 마련할 수도 있다.
이어서 본 실시형태에서의 연산회로의 구동방법예로서 도 1(A)에 도시된 연산회로의 구동방법예에 대하여 도 1(B) 및 도 1(C)에 도시된 타이밍 차트를 이용하여 설명한다. 여기서는 일례로 트랜지스터(121) 및 트랜지스터(122)로서, 상기 산화물 반도체층을 포함하는 N채널형의 전계효과 트랜지스터를 이용한다. 또한, 하이레벨일 때의 클럭 신호(CLK1) 및 클럭 신호(CLK2)의 전위를 전위(VH)라 부르고, 로우 레벨일 때의 클럭 신호(CLK1) 및 클럭 신호(CLK2)의 전위를 전위(VL)라 부른다. 또한, 전위(Va)를 전원 전위(Vdd)로 하고 전위(Vb)를 접지 전위(Vgnd)로 한다.
우선, 트랜지스터(121)를 오프시키고 트랜지스터(122)를 온시킨다. 예를 들어, 도 1(B) 및 도 1(C)에서의 기간(T11)에서, 클럭 신호(CLK1)가 로우 레벨이 됨으로써 트랜지스터(121)가 오프되고 클럭 신호(CLK2)가 하이레벨이 됨으로써 트랜지스터(122)가 온된다.
이 때, 노드(FN)의 전위가 전위(Va)와 동등한 값이 된다. 따라서, 노드(FN)가 프리챠지 된다. 이 때, 출력 신호(OutQ)는 로우 레벨이다.
이어서 트랜지스터(121)를 온시키고 트랜지스터(122)를 오프시킨다. 예를 들어, 도 1(B) 및 도 1(C)에서의 기간(T11) 후의 기간(T12)에서, 클럭 신호(CLK1)가 하이레벨이 됨으로써 트랜지스터(121)가 온되고 클럭 신호(CLK2)가 로우 레벨이 됨으로써 트랜지스터(122)가 오프된다.
이 때, 연산부(111)에서의 논리 연산 처리의 결과에 따라 노드(FN)의 전위가 설정된다. 예를 들어, 연산부(111)의 논리 연산 처리의 결과에 따라 연산부(111)의 제1 단자와 제2 단자가 도통 상태가 되어 트랜지스터(121)의 소스 및 드레인 중 어느 하나의 전위가 전위(Vb)로 설정되는 경우에는, 도 1(B)에서의 기간(T12)과 같이, 노드(FN)의 전하가 서서히 방출되어 노드(FN)의 전위가 전위(Vx) 이하가 되면 출력 신호(OutQ)는 로우 레벨에서 하이레벨로 변화된다. 그 후, 노드(FN)의 전위는 전위(Vb)와 동등한 값이 된다. 또한, 연산부(111)에서의 제1 단자와 제2 단자가 비도통 상태인 경우, 도 1(C)에서의 기간(T12)과 같이, 출력 신호(OutQ)도 로우 레벨을 유지한다. 이와 같이, 기간(T11)에서 기간(T12)에 걸쳐 입력 신호(InA)를 바탕으로 연산 처리를 수행할 수 있다.
또한, 도 1(A)에 도시된 연산회로는 데이터를 기억하는 기능을 더 갖는다. 예를 들어, 도 1(B) 및 도 1(C)에서의 기간(T12) 후의 기간(T13)에서 트랜지스터(121)를 오프시키고 트랜지스터(122)를 오프시킴으로써, 연산회로에는 노드(FN)의 전위가 기억 데이터로서 유지된다. 이 때 출력 신호(OutQ)의 전위도 유지된다.
나아가 트랜지스터(121) 및 트랜지스터(122)가 노멀리 오프형의 트랜지스터인 경우, 연산회로로의 전원 전압의 공급을 정지시킬 수도 있다. 연산회로로의 전원 전압의 공급을 정지시키는 경우, 클럭 신호(CLK1) 및 클럭 신호(CLK2)를 로우 레벨로 하여 연산회로로의 클럭 신호(CLK1) 및 클럭 신호(CLK2)의 공급을 정지시킨 후에 연산회로로의 전원 전압의 공급을 정지시킨다.
이 때, 트랜지스터(121) 및 트랜지스터(122)의 게이트의 전위는 로우 레벨과 동등 상태가 되므로 트랜지스터(121) 및 트랜지스터(122)가 오프된다. 그러나, 연산회로의 기억 데이터(노드(FN)의 전위)는 그대로 유지된다.
이상이 도 1(A)에 도시된 연산회로의 구동방법예에 대한 설명이다.
도 1(A)에 도시된 연산회로에서는 연산부(111)의 구성에 의해 다양한 논리 연산을 수행할 수 있다. 도 1(A)에 도시된 연산회로의 구성예에 대하여 도 2 내지 도 4에 나타내었다.
도 2에 도시된 연산회로는 NOT 연산을 수행하는 연산회로의 예이다. 도 2에 도시된 연산회로에서는 P채널형의 전계효과 트랜지스터인 트랜지스터(151)를 이용하여 연산부(111)를 구성함으로써, NOT 연산을 수행할 수 있다. 이 때, 트랜지스터(151)의 소스 및 드레인 중 하나는 트랜지스터(121)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(151)의 소스 및 드레인 중 다른 하나에는 전위(Vb)가 주어지고 트랜지스터(151)의 게이트에는 입력 신호(InA)가 입력된다.
도 3(A)에 도시된 연산회로는 AND 연산을 수행하는 연산회로의 예이다. 도 3(A)에 도시된 연산회로에서는 N채널형의 전계효과 트랜지스터인 트랜지스터(161) 및 트랜지스터(162)를 이용하여 연산부(111)를 구성함으로써 AND 연산을 수행할 수 있다. 이 때, 트랜지스터(161)의 소스 및 드레인 중 하나는 트랜지스터(121)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(161)의 게이트에는 입력 신호(InA_1)가 입력된다. 또한, 트랜지스터(162)의 소스 및 드레인 중 하나는 트랜지스터(161)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(162)의 소스 및 드레인 중 다른 하나에는 전위(Vb)가 주어지고 트랜지스터(162)의 게이트에는 입력 신호(InA_2)가 입력된다.
도 3(B)에 도시된 연산회로는 OR 연산을 수행하는 연산회로의 예이다. 도 3(B)에 도시된 연산회로에서는 P채널형의 전계효과 트랜지스터인 트랜지스터(171) 및 트랜지스터(172)를 이용하여 연산부(111)를 구성함으로써 OR 연산을 수행할 수 있다. 이 때, 트랜지스터(171)의 소스 및 드레인 중 하나는 트랜지스터(121)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(171)의 소스 및 드레인 중 다른 하나에는 전위(Vb)가 주어지고 트랜지스터(171)의 게이트에는 입력 신호(InA_1)가 입력된다. 또한, 트랜지스터(172)의 소스 및 드레인 중 하나는 트랜지스터(121)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(172)의 소스 및 드레인 중 다른 하나에는 전위(Vb)가 주어지고 트랜지스터(172)의 게이트에는 입력 신호(InA_2)가 입력된다.
도 3(C)에 도시된 연산회로는 ENOR 연산을 수행하는 연산회로의 예이다. 도 3(C)에 도시된 연산회로에서는 N채널형의 전계효과 트랜지스터인 트랜지스터(181) 및 트랜지스터(182)와 P채널형의 전계효과 트랜지스터인 트랜지스터(183) 및 트랜지스터(184)를 이용하여 연산부(111)를 구성함으로써 ENOR 연산을 수행할 수 있다. 이 때, 트랜지스터(181)의 소스 및 드레인 중 하나는 트랜지스터(121)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(181)의 게이트에는 입력 신호(InA_1)가 입력된다. 또한, 트랜지스터(182)의 소스 및 드레인 중 하나는 트랜지스터(181)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(182)의 소스 및 드레인 중 다른 하나에는 전위(Vb)가 주어지고 트랜지스터(182)의 게이트에는 입력 신호(InA_2)가 입력된다. 또한, 트랜지스터(183)의 소스 및 드레인 중 하나는 트랜지스터(121)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(183)의 게이트에는 입력 신호(InA_1)가 입력된다. 또한, 트랜지스터(184)의 소스 및 드레인 중 하나는 트랜지스터(183)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(184)의 소스 및 드레인 중 다른 하나에는 전위(Vb)가 주어지고 트랜지스터(184)의 게이트에는 입력 신호(InA_2)가 입력된다.
아울러 도 4(A)에 도시된 바와 같이, 도 3(A)에 도시된 트랜지스터(161) 및 트랜지스터(162)로서 P채널형의 전계효과 트랜지스터를 이용함으로써 NAND 연산을 수행하는 연산회로를 구성할 수도 있다. 또한, 도 4(B)에 도시된 바와 같이, 도 3(B)에 도시된 트랜지스터(171) 및 트랜지스터(172)로서 N채널형의 전계효과 트랜지스터를 이용함으로써, NOR 연산을 수행하는 연산회로를 구성할 수도 있다. 또한, 도 4(C)에 도시된 바와 같이, 도 3(C)에 도시된 트랜지스터(182)로서 P채널형의 전계효과 트랜지스터를 이용하고 트랜지스터(184)로서 N채널형의 전계효과 트랜지스터를 이용함으로써 EOR 연산을 수행하는 연산회로를 구성할 수도 있다.
또한, 본 실시형태에서의 연산회로의 예는 상기 구성에 한정되지 않고, 예를 들어 도 1 내지 도 4 중 어느 하나에 도시된 연산회로를 복수 이용하여 복수의 신호를 출력 신호로서 출력하는 연산회로를 구성할 수도 있다.
도 1 내지 도 4를 이용하여 설명한 바와 같이, 본 실시형태의 연산회로의 일례에서는 논리 연산 처리를 수행하는 연산부와, 출력 신호의 전위를 상기 연산부의 논리 연산 처리의 결과에 따른 전위로 할 것인지의 여부를 제어하는 제1 트랜지스터(예를 들어 트랜지스터(121))와, 출력 신호의 전위를 기준 전위에 따른 전위로 설정할 것인지의 여부를 제어하는 제2 트랜지스터(예를 들어 트랜지스터(122))를 구비함으로써, 논리 연산 처리를 수행하는 기능 및 데이터를 기억하는 기능을 겸비하는 연산회로를 구성할 수 있다. 예를 들어 제1 트랜지스터 및 제2 트랜지스터를 오프시킴으로써 유지 용량 등을 이용하지 않고도 연산회로에 데이터를 기억시킬 수 있다. 또한, 상기와 같이 구성함으로써, 연산회로의 구성을 상보적인 구성으로 할 필요가 없으므로 연산회로의 트랜지스터의 수를, CMOS 회로로 구성하는 경우에 비해 줄일 수 있다. 또한, 연산회로를 상보적인 구성으로 하지 않음으로써, CMOS 회로로 구성하는 경우에 비해 신호선의 수를 줄일 수 있어 회로 면적을 줄일 수 있다. 또한, 연산회로를 상보적인 구성으로 하지 않음으로써, CMOS 회로로 구성하는 경우에 비해 관통 전류를 억제할 수 있어 소비 전력을 감소시킬 수 있다.
또한, 본 실시형태의 연산회로의 일례에서는, 상기 제1 트랜지스터 및 상기 제2 트랜지스터로서 오프 전류가 낮은 전계효과 트랜지스터를 이용함으로써 오프 상태시의 트랜지스터의 리크 전류를 줄일 수 있다. 따라서, 장기간의 데이터 유지가 가능하게 되어 다른 불휘발성 기억회로로 데이터를 대피시킬 필요가 없게 되므로 동작 속도를 향상시킬 수 있고 또한 소비 전력을 감소시킬 수 있다.
나아가 표 1은 MRAM에 이용되는 자기 터널 접합 소자(MTJ 소자라고도 함)와, 산화물 반도체를 이용한 트랜지스터 및 실리콘 반도체를 이용한 트랜지스터의 적층(OS/Si라고도 함)을 구비하는 경우의 상기 불휘발성 기억회로를 비교한 것이다.
스핀트로닉스(MTJ 소자) OS/Si
1)내열성 퀴리온도 프로세스 온도 500℃
(신뢰도 150℃)
2)구동방식 전류구동 전압구동
3)쓰기 원리 자성체의 스핀 방향을 바꿈 FET의 온/오프
4)Si LSI 바이폴라 LSI용
(바이폴라는 고집적화에는 적합하지 않으므로 고집적화 회로에서는 MOS가 바람직하다. 단, W가 커진다.)		 MOSLSI용
5)오버헤드 큼(주울열이 크기 때문) 2~3자리 이상 작음
(기생용량의 충방전)
6)불휘발성 스핀을 이용 오프전류가 작음을 이용
7)읽기 회수 무제한 무제한
8)3D화 곤란(가능해도 2층까지) 용이(층수에 관계없이 가능)
9)집적화도(F2) 4F2~15F2 3D화의 적층수로 결정
(상층 OSFET 공정의 프로세스 내열성의 확보가 필요)
10)재료 자성을 갖는 희토류 OS 재료
11)비트코스트 높음 낮음(OS를 구성하는 재료에 따라서는(In 등), 다소 고비용화할 가능성이 있음)
12)자계내성 약함 강함
MTJ 소자로서는 자성 재료가 이용된다. 따라서 MTJ 소자를 퀴리 온도 이상으로 하면 자성이 사라지는 결점이 있다. 또한, MTJ 소자는 전류 구동이므로 실리콘의 바이폴라 디바이스와 잘 맞으나 바이폴라 디바이스는 집적화에 적합하지 않다. 나아가 MTJ 소자는, 메모리의 대용량화에 의해 쓰기 전류가 증대되어 소비 전력이 증가되는 문제가 있다.
또한, MTJ 소자는 자계내성이 약하여 강자계에 노출되면 스핀의 방향이 쉽게 변화된다. 또한, MTJ 소자에 이용하는 자성체는 나노스케일로 함에 따라 자화 요동(magnetic fluctuation)이 발생한다.
또한, MTJ 소자는 비트 당 재료비도 고가이다.
한편, 본 실시형태에 나타낸 산화물 반도체를 이용한 트랜지스터는, 채널을 형성하는 반도체 재료가 금속 산화물인 것을 제외하고는 소자 구조나 동작 원리가 실리콘 MOSFET와 동일하다. 또한, 산화물 반도체를 이용한 트랜지스터는 자계의 영향을 받지 않고 소프트 에러도 쉽게 발생하지 않는다. 따라서 실리콘 집적회로와 매우 정합성이 좋다고 할 수 있다.
(실시형태 2)
본 실시형태에서는 상기 실시형태의 연산회로의 일례로서, 전가산기(full adder)인 연산회로의 예에 대하여 설명한다.
우선, 본 실시형태의 연산회로의 구성예에 대하여 도 5를 이용하여 설명한다.
도 5(A)에 도시된 연산회로에는 입력 신호(InA)로서 신호(A), 신호(B) 및 신호(C)(하위 자리로부터의 캐리 신호)가 입력되고, 도 5(A)에 도시된 연산회로는 입력되는 신호(A), 신호(B) 및 신호(C)에 의해 가산 처리를 수행하여 신호(C＋)(다음 자리로의 캐리 신호) 및 신호(S)(가산 결과를 나타내는 신호)를 출력 신호(OutQ)로서 출력하는 기능을 갖는다.
도 5(A)에 도시된 연산회로는 연산부(311)와, 트랜지스터(321_1)와, 트랜지스터(322_1)와, 인버터(331_1)와, 트랜지스터(321_2)와, 트랜지스터(322_2)와, 인버터(331_2)를 구비한다.
연산부(311)는 논리 연산 처리를 수행하는 기능을 갖는다. 연산부(311)에는 신호(A), 신호(B) 및 신호(C)가 입력된다.
트랜지스터(321_1)는 신호(C＋)의 전위를 연산부(311)의 논리 연산 처리의 결과에 따른 전위로 할 것인지의 여부를 제어하는 기능을 갖는다.
트랜지스터(321_1)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(321_1)의 게이트에는 클럭 신호(CLK1)가 입력된다. 또한, 트랜지스터(321_1)의 소스 및 드레인 중 하나는 연산부(311)에 전기적으로 접속된다.
트랜지스터(322_1)는 신호(C＋)의 전위를 기준 전위로 할 것인지의 여부를 제어하는 기능을 갖는다.
트랜지스터(322_1)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(322_1)의 게이트에는 클럭 신호(CLK2)가 입력되고 트랜지스터(322_1)의 소스 및 드레인 중 하나에는 전원 전위(Vdd)가 주어지고 트랜지스터(322_1)의 소스 및 드레인 중 다른 하나는 트랜지스터(321_1)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 이 접속 부위를 노드(FN_31)라고도 부른다.
인버터(331_1)는 노드(FN_31)의 전위에 따른 전위의 신호를 출력하는 기능을 갖는다. 이 때, 인버터(331_1)의 출력 신호가 신호(C＋)가 된다.
트랜지스터(321_2)는 신호(S)의 전위를 연산부(311)의 논리 연산 처리의 결과에 따른 전위로 할 것인지의 여부를 제어하는 기능을 갖는다.
트랜지스터(321_2)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(321_2)의 게이트에는 클럭 신호(CLK1)가 입력된다. 또한, 트랜지스터(321_2)의 소스 및 드레인 중 하나는 연산부(311)에 전기적으로 접속된다.
트랜지스터(322_2)는 신호(S)의 전위를 기준 전위로 할 것인지의 여부를 제어하는 기능을 갖는다.
트랜지스터(322_2)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(322_2)의 게이트에는 클럭 신호(CLK2)가 입력되고 트랜지스터(322_2)의 소스 및 드레인 중 하나에는 전원 전위(Vdd)가 주어지고 트랜지스터(322_2)의 소스 및 드레인 중 다른 하나는 트랜지스터(321_2)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 이 접속 부위를 노드(FN_32)라 부르기도 한다.
인버터(331_2)는 노드(FN_32)의 전위에 따른 전위의 신호를 출력하는 기능을 갖는다. 이 때, 인버터(331_2)의 출력 신호가 신호(S)가 된다.
트랜지스터(321_1), 트랜지스터(322_1), 트랜지스터(321_2) 및 트랜지스터(322_2)로서는, 도 1(A)에 도시된 트랜지스터(121) 및 트랜지스터(122)에 적용 가능한 전계효과 트랜지스터를 이용할 수 있다. 아울러 도 5(A)에서 트랜지스터(321_1), 트랜지스터(322_1), 트랜지스터(321_2) 및 트랜지스터(322_2)로서 이용되고 있는 회로 기호는, 상기 산화물 반도체층을 포함하는 트랜지스터임을 나타내는 회로 기호이지만 이에 한정되지 않는다.
또한, 클럭 신호(CLK1)로서는, 예를 들어 클럭 신호(CLK2)보다 1주기 미만 범위로 위상이 지연된 클럭 신호를 이용할 수 있다.
나아가 연산부(311)의 구성예에 대하여 이하에 설명한다.
도 5(A)에 도시된 연산부(311)는 트랜지스터(351)와, 트랜지스터(352)와, 트랜지스터(353)와, 트랜지스터(354)와, 트랜지스터(355)와, 트랜지스터(356)와, 트랜지스터(357)와, 트랜지스터(358)와, 트랜지스터(359)와, 트랜지스터(360)와, 트랜지스터(361)와, 트랜지스터(362)와, 트랜지스터(363)와, 트랜지스터(364)와, 트랜지스터(365)와, 트랜지스터(366)를 구비한다.
트랜지스터(351)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(351)의 소스 및 드레인 중 하나는 트랜지스터(321_1)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(351)의 게이트에는 신호(A)가 입력된다.
트랜지스터(352)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(352)의 소스 및 드레인 중 하나는 트랜지스터(321_1)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(352)의 게이트에는 신호(B)가 입력된다.
트랜지스터(353)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(353)의 소스 및 드레인 중 하나는 트랜지스터(351)의 소스 및 드레인 중 다른 하나 및 트랜지스터(352)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(353)의 소스 및 드레인 중 다른 하나에는 접지 전위(Vgnd)가 주어지고 트랜지스터(353)의 게이트에는 신호(C)가 입력된다.
트랜지스터(354)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(354)의 소스 및 드레인 중 하나는 트랜지스터(321_1)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(354)의 게이트에는 신호(A)가 입력된다.
트랜지스터(355)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(355)의 소스 및 드레인 중 하나는 트랜지스터(354)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(355)의 게이트에는 신호(B)가 입력된다.
트랜지스터(356)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(356)의 소스 및 드레인 중 하나는 트랜지스터(355)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(356)의 소스 및 드레인 중 다른 하나에는 접지 전위(Vgnd)가 주어지고 트랜지스터(356)의 게이트에는 신호(C)의 반전 신호인 신호(CB)가 입력된다. 예를 들어, 인버터 등을 이용하여 신호(C)를 반전시킴으로써 신호(CB)를 생성할 수 있다.
트랜지스터(357)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(357)의 소스 및 드레인 중 하나는 트랜지스터(321_2)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(357)의 게이트에는 신호(A)가 입력된다.
트랜지스터(358)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(358)의 소스 및 드레인 중 하나는 트랜지스터(321_2)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(358)의 게이트에는 신호(B)가 입력된다.
트랜지스터(359)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(359)의 소스 및 드레인 중 하나는 트랜지스터(357)의 소스 및 드레인 중 다른 하나 및 트랜지스터(358)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(359)의 게이트에는 신호(A)의 반전 신호인 신호(AB)가 입력된다. 예를 들어, 인버터 등을 이용하여 신호(A)를 반전시킴으로써 신호(AB)를 생성할 수 있다.
트랜지스터(360)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(360)의 소스 및 드레인 중 하나는 트랜지스터(357)의 소스 및 드레인 중 다른 하나 및 트랜지스터(358)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고, 트랜지스터(360)의 게이트에는 신호(B)의 반전 신호인 신호(BB)가 입력된다. 예를 들어, 인버터 등을 이용하여 신호(B)를 반전시킴으로써 신호(BB)를 생성할 수 있다.
트랜지스터(361)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(361)의 소스 및 드레인 중 하나는 트랜지스터(359)의 소스 및 드레인 중 다른 하나 및 트랜지스터(360)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(361)의 소스 및 드레인 중 다른 하나에는 접지 전위(Vgnd)가 주어지고 트랜지스터(361)의 게이트에는 신호(C)가 입력된다.
트랜지스터(362)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(362)의 소스 및 드레인 중 하나는 트랜지스터(321_2)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(362)의 게이트에는 신호(A)가 입력된다.
트랜지스터(363)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(363)의 소스 및 드레인 중 하나는 트랜지스터(321_2)의 소스 및 드레인 중 하나에 전기적으로 접속되고 트랜지스터(363)의 게이트에는 신호(AB)가 입력된다.
트랜지스터(364)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(364)의 소스 및 드레인 중 하나는 트랜지스터(362)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(364)의 게이트에는 신호(B)가 입력된다.
트랜지스터(365)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(365)의 소스 및 드레인 중 하나는 트랜지스터(363)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(365)의 게이트에는 신호(BB)가 입력된다.
트랜지스터(366)는 N채널형의 전계효과 트랜지스터이다. 트랜지스터(366)의 소스 및 드레인 중 하나는 트랜지스터(364)의 소스 및 드레인 중 다른 하나 및 트랜지스터(365)의 소스 및 드레인 중 다른 하나에 전기적으로 접속되고 트랜지스터(366)의 소스 및 드레인 중 다른 하나에는 접지 전위(Vgnd)가 주어지고 트랜지스터(366)의 게이트에는 신호(CB)가 입력된다.
트랜지스터(351) 내지 트랜지스터(366)로서는, 예를 들어 채널이 형성되고, 원소 주기표의 제14족에 속하는 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터를 이용할 수 있다. 이 때, 반도체층은 단결정 반도체층, 다결정 반도체층, 미결정 반도체층 또는 비정질 반도체층일 수 있다.
또한, 트랜지스터(351) 내지 트랜지스터(366)로서 모두 N채널형 트랜지스터를 이용함으로써 제작 공정수를 줄일 수 있다.
아울러 동일한 신호가 입력되는 트랜지스터의 게이트는 서로 전기적으로 접속될 수도 있다. 또한, 동일한 전위가 공급되는 트랜지스터의 단자는 서로 전기적으로 접속될 수도 있다.
이어서 본 실시형태의 연산회로의 구동방법예로서 도 5(A)에 도시된 연산회로의 구동방법예에 대하여 설명한다. 여기서는, 일례로서 데이터 신호(신호(A), 신호(B), 신호(C), 신호(C＋) 및 신호(S))를 디지털 신호로 하고, 하이레벨일 때의 상기 데이터 신호의 전위를 데이터 (1)로 하고, 로우 레벨일 때의 상기 데이터 신호의 전위를 데이터 (0)으로 한다. 또한, 상기 데이터 신호의 전위가 전원 전위(Vdd)와 동등한 값일 때에는 상기 데이터 신호를 하이레벨로 하고, 상기 데이터 신호의 전위가 접지 전위(Vgnd)와 동등한 값일 때에는 상기 데이터 신호를 로우 레벨로 한다.
우선, 트랜지스터(321_1) 및 트랜지스터(321_2)를 오프시키고 트랜지스터(322_1) 및 트랜지스터(322_2)를 온시킨다. 예를 들어, 클럭 신호(CLK1)가 로우 레벨이 됨으로써 트랜지스터(321_1) 및 트랜지스터(321_2)가 오프되고 클럭 신호(CLK2)가 하이레벨이 됨으로써 트랜지스터(322_1) 및 트랜지스터(322_2)가 온된다.
이 때, 노드(FN_31) 및 노드(FN_32)의 전위가 전원 전위(Vdd)와 동등한 값이 된다. 따라서, 노드(FN_31) 및 노드(FN_32)가 프리챠지된다. 이 때, 신호(C＋) 및 신호(S)는 로우 레벨이다.
이어서 트랜지스터(322_1) 및 트랜지스터(322_2)를 오프시키고 트랜지스터(321_1) 및 트랜지스터(321_2)를 온시킨다. 예를 들어, 클럭 신호(CLK1)가 하이레벨이 됨으로써 트랜지스터(321_1) 및 트랜지스터(321_2)가 온되고 클럭 신호(CLK2)가 로우 레벨이 됨으로써 트랜지스터(322_1) 및 트랜지스터(322_2)가 오프된다.
이 때, 연산부(311)의 논리 연산 처리의 결과에 따라 노드(FN_31) 및 노드(FN_32)의 전위가 설정된다. 이 때의 신호(C＋) 및 신호(S)의 값은 신호(A), 신호(B) 및 신호(C)의 값에 따라 정해진다. 신호(A), 신호(B) 및 신호(C)의 값과 신호(C＋) 및 신호(S)의 값의 관계를 정리한 진리값표를 도 5(B)에 나타내었다.
예를 들어 도 5(B)에 도시된 바와 같이 신호(A), 신호(B), 및 신호(C) 중, 하이레벨(데이터 (1))인 신호의 수가 2개 이상인 경우에 신호(C＋)가 하이레벨(데이터 (1))이 되고, 1개 이하인 경우에 신호(C＋)가 로우 레벨(데이터 (0))이 된다. 또한, 신호(A), 신호(B) 및 신호(C) 중, 하이레벨(데이터 (1))인 신호의 수가 홀수인 경우에 신호(S)가 로우 레벨(데이터 (0))이 되고, 그 외의 경우에 신호(S)가 하이레벨(데이터 (1))이 된다.
또한, 도 5(A)에 도시된 연산회로는 데이터를 기억하는 기능을 더 갖는다. 예를 들어, 트랜지스터(321_1) 및 트랜지스터(321_2)를 오프시킴으로써 연산회로에는 노드(FN_31) 및 노드(FN_32)의 전위가 기억 데이터(M1) 및 기억 데이터(M2)로서 유지된다. 이 때, 신호(C＋) 및 신호(S)의 전위도 유지된다.
나아가 트랜지스터(321_1), 트랜지스터(321_2), 트랜지스터(322_1) 및 트랜지스터(322_2)가 노멀리 오프형의 트랜지스터인 경우 연산회로로의 전원 전압의 공급을 정지할 수도 있다. 연산회로로의 전원 전압의 공급을 정지하는 경우, 클럭 신호(CLK1) 및 클럭 신호(CLK2)를 로우 레벨로 하여 연산회로로의 클럭 신호(CLK1) 및 클럭 신호(CLK2)의 공급을 정지시킨 후에 연산회로로의 전원 전압의 공급을 정지한다.
이 때, 트랜지스터(321_1), 트랜지스터(321_2), 트랜지스터(322_1) 및 트랜지스터(322_2)의 게이트의 전위는 로우 레벨과 동등 상태가 되므로 트랜지스터(321_1), 트랜지스터(321_2), 트랜지스터(322_1) 및 트랜지스터(322_2)가 오프된다. 그러나, 연산회로의 기억 데이터(M1)(노드(FN_31)의 전위) 및 기억 데이터(M2)(노드(FN_32)의 전위)의 값은 그대로 유지된다.
이상이 도 5(A)에 도시된 연산회로의 구동방법예의 설명이다.
아울러 본 실시형태의 연산회로의 예는 상기 구성에 한정되지 않고, 예를 들어 도 6에 도시된 바와 같이, 도 5(A)에 도시된 연산부(311)의 트랜지스터(356), 트랜지스터(359), 트랜지스터(360), 트랜지스터(363), 트랜지스터(365) 및 트랜지스터(366)로서 P채널형의 전계효과 트랜지스터를 이용할 수도 있다.
이 때, 트랜지스터(356)의 게이트에는 신호(CB) 대신에 신호(C)가 입력된다. 또한, 트랜지스터(359)의 게이트에는 신호(AB) 대신에 신호(A)가 입력된다. 또한, 트랜지스터(360)의 게이트에는 신호(BB) 대신에 신호(B)가 입력된다. 또한, 트랜지스터(363)의 게이트에는 신호(AB) 대신에 신호(A)가 입력된다. 또한, 트랜지스터(365)의 게이트에는 신호(BB) 대신에 신호(B)가 입력된다. 또한, 트랜지스터(366)의 게이트에는 신호(CB) 대신에 신호(C)가 입력된다.
아울러 도 5(A)에 도시된 연산회로와 동일한 구성 요소에 대해서는, 도 5(A)에 도시된 연산회로의 구성 요소의 설명을 적절히 참조한다. 또한, 도 6에 도시된 연산회로의 구동방법에 대해서도 도 5(A)에 도시된 연산회로의 구동방법예를 적용할 수 있으므로 도 5(A)에 도시된 연산회로의 구동방법예의 설명을 적절히 참조한다.
도 6에 도시된 바와 같이, N채널형의 전계효과 트랜지스터 및 P채널형의 전계효과 트랜지스터를 이용하여 연산부(311)를 구성함으로써 신호(A), 신호(B) 및 신호(C)의 각각의 반전 신호가 불필요해지므로 입력 신호수를 줄일 수 있다. 또한, 인버터 등의 회로를 줄일 수 있어 연산회로의 회로 면적을 더욱 감소시킬 수 있다.
도 5 및 도 6을 이용하여 설명한 바와 같이, 본 실시형태의 연산회로의 일례에서는 논리 연산 처리를 수행하는 연산부와, 신호(C＋)의 전위를 연산부의 논리 연산 처리의 결과에 따른 전위로 할 것인지의 여부를 제어하는 제1 트랜지스터(예를 들어 트랜지스터(321_1))와, 신호(C＋)의 전위를 기준 전위로 할 것인지의 여부를 제어하는 제2 트랜지스터(예를 들어 트랜지스터(322_1))와, 신호(S)의 전위를 연산부의 논리 연산 처리의 결과에 따른 전위로 할 것인지의 여부를 제어하는 제3 트랜지스터(예를 들어 트랜지스터(321_2))와, 신호(S)의 전위를 기준 전위로 할 것인지의 여부를 제어하는 제4 트랜지스터(예를 들어 트랜지스터(322_2))를 구비함으로써 가산 처리를 수행하는 기능 및 데이터를 기억하는 기능을 겸비하는 연산회로를 구성할 수 있다. 이 때, 연산회로의 구성을 상보적인 구성으로 할 필요가 없으므로 연산회로의 트랜지스터의 수는 CMOS 회로로 구성하는 경우에 비해 줄일 수 있다. 또한, 연산회로를 상보적인 구성으로 하지 않음으로써, CMOS 회로로 구성하는 경우에 비해 신호선의 수를 줄일 수 있어 회로 면적을 작게 할 수 있다. 또한, 연산회로를 상보적인 구성으로 하지 않음으로써, CMOS 회로로 구성하는 경우에 비해 관통 전류를 억제할 수 있어 소비 전력을 감소시킬 수 있다.
또한, 본 실시형태의 연산회로의 일례에서는, 상기 제1 트랜지스터 내지 상기 제4 트랜지스터로서 오프 전류가 낮은 트랜지스터를 이용함으로써 오프 상태시의 트랜지스터의 리크 전류를 줄일 수 있다. 따라서, 다른 불휘발성 기억회로에 데이터를 대피시킬 필요가 없으므로 동작 속도를 향상시킬 수 있고 또한 소비 전력을 감소시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 상기 실시형태에 나타낸 연산회로의 트랜지스터에 적용 가능한 산화물 반도체층을 포함하는 전계효과 트랜지스터의 예에 대하여 설명한다.
본 실시형태의 트랜지스터의 구조예에 대하여 도 7을 이용하여 설명한다.
도 7(A)에 도시된 트랜지스터는 도전층(601_a)과, 절연층(602_a)과, 반도체층(603_a)과, 도전층(605a_a)과, 도전층(605b_a)을 포함한다.
반도체층(603_a)은 영역(604a_a) 및 영역(604b_a)을 포함한다. 영역(604a_a) 및 영역(604b_a)은 서로 이격되고 각각 도펀트가 첨가된 영역이다. 아울러 영역(604a_a) 및 영역(604b_a) 사이의 영역이 채널 형성 영역이 된다. 반도체층(603_a)은 피소자형성층(600_a) 상에 설치된다. 아울러 반드시 영역(604a_a) 및 영역(604b_a)을 마련하지 않을 수도 있다.
도전층(605a_a) 및 도전층(605b_a)은 반도체층(603_a) 상에 마련되어 반도체층(603_a)에 전기적으로 접속된다. 또한, 도전층(605a_a) 및 도전층(605b_a)의 측면은 테이퍼 형상이다.
또한, 도전층(605a_a)은 영역(604a_a)의 일부에 중첩되지만 반드시 이에 한정되는 것은 아니다. 도전층(605a_a)을 영역(604a_a)의 일부에 중첩시킴으로써 도전층(605a_a) 및 영역(604a_a) 간의 저항값을 작게 할 수 있다. 또한, 도전층(605a_a)에 중첩되는 반도체층(603_a)의 영역 전체가 영역(604a_a)이 되도록 할 수도 있다.
또한, 도전층(605b_a)은 영역(604b_a)의 일부에 중첩되지만 반드시 이에 한정되는 것은 아니다. 도전층(605b_a)을 영역(604b_a)의 일부에 중첩시킴으로써 도전층(605b_a) 및 영역(604b_a) 간의 저항을 작게 할 수 있다. 또한, 도전층(605b_a)에 중첩되는 반도체층(603_a)의 영역 전체가 영역(604b_a)이 되도록 할 수도 있다.
절연층(602_a)은 반도체층(603_a), 도전층(605a_a) 및 도전층(605b_a) 상에 마련된다.
도전층(601_a)은 절연층(602_a)의 일부 상에 마련되고 절연층(602_a)을 사이에 두고 반도체층(603_a)에 중첩된다. 절연층(602_a)을 사이에 두고 도전층(601_a)과 중첩되는 반도체층(603_a)의 영역이 채널 형성 영역이 된다.
또한, 도 7(B)에 도시된 트랜지스터는 도전층(601_b)과, 절연층(602_b)과, 반도체층(603_b)과, 도전층(605a_b)과, 도전층(605b_b)과, 절연층(606a)과, 절연층(606b)과, 절연층(607)을 포함한다.
반도체층(603_b)은 영역(604a_b) 및 영역(604b_b)을 포함한다. 영역(604a_b) 및 영역(604b_b)은 서로 이격되고 각각 도펀트가 첨가된 영역이다. 반도체층(603_b)은 예를 들어 도전층(605a_b), 도전층(605b_b) 및 피소자형성층(600_b) 상에 마련되고, 도전층(605a_b) 및 도전층(605b_b)에 전기적으로 접속된다. 아울러 반드시 영역(604a_b) 및 영역(604b_b)을 마련하지 않을 수도 있다.
절연층(602_b)은 반도체층(603_b)의 일부 상에 마련된다.
도전층(601_b)은 절연층(602_b)의 일부 상에 마련되고, 절연층(602_b)을 사이에 두고 반도체층(603_b)에 중첩된다. 아울러 절연층(602_b)을 사이에 두고 도전층(601_b)과 중첩되는 반도체층(603_b)의 영역이 트랜지스터의 채널 형성 영역이 된다. 아울러 도전층(601_b) 상에 절연층이 마련될 수도 있다.
절연층(606a)은 절연층(602_b) 상에 마련되고, 도전층(601_b)의 한 쌍의 측면 중 일측에 접촉한다.
절연층(606b)은 절연층(602_b) 상에 마련되고, 도전층(601_b)의 한 쌍의 측면 중 타측에 접촉한다.
아울러 절연층(602_b)을 사이에 두고 절연층(606a) 및 절연층(606b)과 중첩되는 영역(604a_b) 및 영역(604b_b) 부분의 도펀트의 농도는, 절연층(606a) 및 절연층(606b)에 중첩되지 않은 영역(604a_b) 및 영역(604b_b) 부분의 도펀트의 농도보다 낮을 수도 있다.
도전층(605a_b) 및 도전층(605b_b)은 반도체층(603_b) 상에 마련된다.
도전층(605a_b)은 영역(604a_b)에 전기적으로 접속된다. 또한, 도전층(605a_b)은 절연층(606a)에 접한다.
도전층(605b_b)은 영역(604b_b)에 전기적으로 접속된다. 또한, 도전층(605b_b)은 절연층(606b)에 접한다.
절연층(607)은 도전층(601_b), 도전층(605a_b), 도전층(605b_b), 절연층(606a) 및 절연층(606b) 상에 마련된다.
나아가 도 7(A) 및 도 7(B)에 도시된 각 구성 요소에 대하여 설명한다.
피소자형성층(600_a) 및 피소자형성층(600_b)으로서는 예를 들어 절연층, 또는 절연 표면을 갖는 기판 등을 이용할 수 있다. 또한, 미리 소자가 형성된 층을 피소자형성층(600_a) 및 피소자형성층(600_b)으로서 이용할 수도 있다.
도전층(601_a) 및 도전층(601_b) 각각은 트랜지스터의 게이트로서의 기능을 갖는다. 아울러 트랜지스터의 게이트로서의 기능을 갖는 층을 게이트 전극 또는 게이트 배선이라고도 한다.
도전층(601_a) 및 도전층(601_b)으로서는 예를 들어 몰리브덴, 마그네슘, 티타늄, 크롬, 탄탈륨, 텅스텐, 알루미늄, 구리, 네오디뮴 또는 스칸듐 등의 금속재료 또는 이들을 주성분으로 하는 합금 재료의 층을 사용할 수 있다. 또한, 도전층(601_a) 및 도전층(601_b)에 적용 가능한 재료의 적층에 의해 도전층(601_a) 및 도전층(601_b)을 구성할 수도 있다.
절연층(602_a) 및 절연층(602_b) 각각은 트랜지스터의 게이트 절연층으로서의 기능을 갖는다.
절연층(602_a) 및 절연층(602_b)으로서는, 예를 들어 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층, 산화 알루미늄층, 질화 알루미늄층, 산화 질화 알루미늄층, 질화 산화 알루미늄층, 산화 하프늄층 또는 산화 란타늄층을 이용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 적층에 의해 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다.
또한, 절연층(602_a) 및 절연층(602_b)으로서는, 예를 들어 원소 주기표의 제13족 원소 및 산소 원소를 포함하는 재료의 절연층을 이용할 수도 있다. 예를 들어, 반도체층(603_a) 및 반도체층(603_b)이 제13족 원소를 포함하는 경우, 반도체층(603_a) 및 반도체층(603_b)에 접하는 절연층으로서 제13족 원소를 포함하는 절연층을 이용함으로써, 이 절연층과 산화물 반도체층의 계면 상태를 양호하게 할 수 있다.
제13족 원소 및 산소 원소를 포함하는 재료로서는, 예를 들어 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등을 들 수 있다. 아울러 산화 알루미늄 갈륨은 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 물질을 가리키며, 산화 갈륨 알루미늄은 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 물질을 가리킨다. 예를 들어, Al2Ox(x=3＋α, α는 0보다 크고 1보다 작은 값), Ga2Ox(x=3＋α, α는 0보다 크고 1보다 작은 값), 또는 GaxAl2 - xO3 ＋α(x는 0보다 크고 2보다 작은 값, α는 0보다 크고 1보다 작은 값)로 표기되는 재료를 이용할 수도 있다.
또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 적층함으로써 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다. 예를 들어, 복수의 Ga2Ox로 표기되는 산화 갈륨을 포함하는 층을 적층함으로써 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다. 또한, Ga2Ox로 표기되는 산화 갈륨을 포함하는 절연층 및 Al2Ox로 표기되는 산화 알루미늄을 포함하는 절연층을 적층함으로써 절연층(602_a) 및 절연층(602_b)을 구성할 수도 있다.
반도체층(603_a) 및 반도체층(603_b) 각각은 트랜지스터의 채널이 형성되는 층으로서의 기능을 갖는다. 반도체층(603_a) 및 반도체층(603_b)에 적용 가능한 산화물 반도체로서는 예를 들어 In계 산화물(예를 들어 산화 인듐 등), Sn계 산화물(예를 들어 산화 주석 등) 또는 Zn계 산화물(예를 들어 산화 아연 등) 등을 이용할 수 있다.
또한, 상기 금속 산화물로서는 예를 들어, 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물 등의 금속 산화물을 이용할 수도 있다. 아울러 상기 산화물 반도체로서 적용 가능한 금속 산화물은 특성의 편차(variation)를 줄이기 위한 스태빌라이저(stabilizer)로서 갈륨을 포함하고 있을 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은 상기 스태빌라이저로서 주석을 포함하고 있을 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은 상기 스태빌라이저로서 하프늄을 포함하고 있을 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은 상기 스태빌라이저로서 알루미늄을 포함하고 있을 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은 상기 스태빌라이저로서 란타노이드인, 란타늄, 세륨, 프라세오디뮴, 네오디뮴, 사마륨, 유로퓸, 가돌리늄, 테르븀, 디스프로슘, 홀미움, 에르븀, 튤륨, 이테르븀 및 루테늄 중 하나 또는 복수를 포함하고 있을 수도 있다. 또한, 상기 산화물 반도체로서 적용 가능한 금속 산화물은 산화 실리콘을 포함하고 있을 수도 있다.
예를 들어, 4원계 금속 산화물로서는 예를 들어 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등을 사용할 수 있다.
또한, 3원계 금속 산화물로서는 예를 들어 In-Ga-Zn계 산화물(IGZO라고도 함), In-Sn-Zn계 산화물, In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등을 사용할 수 있다.
또한, 2원계 금속 산화물로서는 예를 들어 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Sn계 산화물 또는 In-Ga계 산화물 등을 사용할 수 있다.
아울러 예를 들어 In-Ga-Zn계 산화물은 In과 Ga와 Zn을 포함하는 산화물을 의미하며, In과 Ga와 Zn의 비율은 한정되지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 포함될 수도 있다.
또한, 산화물 반도체로서는 InLO3(ZnO)m(m은 0보다 큰 수)으로 표기되는 재료를 사용할 수도 있다. InLO3(ZnO)m의 L은 Ga, Al, Mn 및 Co로부터 선택된 하나 또는 복수의 금속 원소를 나타낸다.
산화물 반도체로서는 In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자비인 In-Ga-Zn계 산화물이나 이 조성에 가까운 산화물을 사용할 수 있다. 또한, 산화물 반도체로서는 In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자비인 In-Sn-Zn계 산화물이나 이 조성에 가까운 산화물을 사용할 수 있다.
그러나, 이들에 한정되지 않고, 필요한 반도체 특성(이동도, 문턱값 전압, 편차(variation) 등)에 따라 적절한 조성의 것을 사용할 수 있다. 또한, 필요한 반도체 특성을 얻기 위해 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절히 하는 것이 바람직하다.
산화물 반도체는 단결정일 수도 비단결정일 수도 있다. 후자의 경우 아몰퍼스일 수도 다결정일 수도 있다. 또한, 아몰퍼스 내에 결정성을 갖는 부분을 포함하는 구조일 수도 비아몰퍼스일 수도 있다.
또한, 반도체층(603_a) 및 반도체층(603_b)으로서는, c축으로 배향하고, 아울러 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지며, c축에 있어서 금속 원자가 층형 또는 금속 원자와 산소 원자가 층형으로 배열되어 있으며, ab면에 있어서 a축 또는 b축의 방향이 다른(c축을 중심으로 회전한) 결정(CAAC:C Axis Aligned Crystal이라고도 함)의 층을 사용할 수 있다.
CAAC는 단결정은 아니지만 비정질만으로 형성된 재료도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 하나의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없을 수도 있다.
CAAC에 산소가 포함되는 경우, 산소의 일부는 질소로 치환될 수도 있다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)으로 정렬되어 있을 수도 있다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들어, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직인 방향)을 향하고 있을 수도 있다.
CAAC는 그 조성 등에 따라 도체이거나 반도체이거나 절연체이다. 또한, 그 조성 등에 따라 가시광에 대해 투명하거나 불투명하다.
이러한 CAAC의 예로서는, 예를 들어 막 형상으로 형성되고 막 표면 또는 기판면에 수직인 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 보이고, 아울러 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층형 배열이 보이는 결정을 들 수도 있다.
또한, 산화물 반도체로서는, c축 방향으로 배향하는 결정 영역의 조성이 In1 ＋σGa1-σO3(ZnO)M(단, 0＜σ＜1, M=1 이상 3 이하의 수)으로 나타나고 c축 방향으로 배향하는 결정 영역을 포함하는 전체의 반도체층의 조성이 InPGaQOR(ZnO)M(단, 0＜P＜2, 0＜Q＜2, M=1 이상 3 이하의 수)으로 나타나는 재료를 사용할 수도 있다.
또한, 예를 들어 반도체층(603_a) 및 반도체층(603_b)이 CAAC의 산화물 반도체층인 경우에, 트랜지스터의 채널 길이를 30nm로 할 때 반도체층(603_a) 및 반도체층(603_b)의 두께를 예를 들어 5nm 정도로 하여도 트랜지스터에서의 단채널 효과를 억제할 수 있다.
여기서, CAAC에 포함되는 결정 구조예에 대하여 도 8 내지 도 11을 이용하여 더욱 설명한다. 아울러 특별한 언급이 없는 한, 도 8 내지 도 11은 윗쪽 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 아울러 단순히 상반부, 하반부라고 하는 경우, ab면을 경계로 했을 경우의 상반부, 하반부를 가리킨다. 또한, 도 8에서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 이중원으로 둘러싸인 O는 3배위의 O를 나타낸다.
도 8(A)에서는, 1개의 6배위의 인듐 원자(6배위의 In이라고도 함)와, 6배위의 In에 근접하는 6개의 4배위의 산소 원자(4배위의 O라고도 함)를 갖는 구조를 나타낸다. 아울러 In 등의 1개의 금속 원자와, 이 금속 원자에 근접하는 산소 원자에 의해 구성되는 부분을 소그룹이라고 한다. 또한, 도 8(A)에서는 편의를 위해 팔면체 구조를 평면 구조로 나타내었다. 또한, 도 8(A)의 상반부 및 하반부에는 각각 3개씩 4배위의 O가 있다. 또한, 도 8(A)에 나타낸 소그룹의 전하는 0이다.
도 8(B)에서는 1개의 5배위의 Ga와, 5배위의 Ga에 근접하는 3개의 3배위의 산소 원자(3배위의 O라고도 함)와, 5배위의 Ga에 근접하는 2개의 4배위의 O를 갖는 구조를 나타내었다. 3개의 3배위의 O 각각은 모두 ab면에 존재한다. 또한, 도 8(B)의 상반부 및 하반부 각각은 1개씩 4배위의 O가 있다. 또한, 인듐 원자에는 6배위뿐 아니라 5배위의 인듐 원자(5배위의 In)도 존재하므로, 5배위의 In과, 3개의 3배위의 O와, 2개의 4배위의 O에 의해 도 8(B)에 도시된 구조를 구성할 수도 있다. 또한, 도 8(B)에 나타낸 소그룹의 전하는 0이다.
도 8(C)에서는 1개의 4배위의 아연 원자(4배위의 Zn이라고도 함)와, 4배위의 Zn에 근접하는 4개의 4배위의 O를 갖는 구조를 나타내었다. 도 8(C)의 상반부에는 1개의 4배위의 O가 있고 하반부에는 3개의 4배위의 O가 있다. 또한, 도 8(C)의 상반부에 3개의 4배위의 O가 있고 하반부에 1개의 4배위의 O가 있을 수도 있다. 아울러 도 8(C)에 나타낸 소그룹의 전하는 0이다.
도 8(D)에서는 1개의 6배위의 주석 원자(6배위의 Sn이라고도 함)와, 6배위의 Sn에 근접하는 6개의 4배위의 O를 갖는 구조를 나타내었다. 도 8(D)의 상반부에는 3개의 4배위의 O가 있고 하반부에는 3개의 4배위의 O가 있다. 아울러 도 8(D)에 나타낸 소그룹의 전하는 ＋1이 된다.
도 8(E)에서는 2개의 아연 원자를 포함하는 소그룹을 나타내었다. 도 8(E)의 상반부에는 1개의 4배위의 O가 있고 하반부에는 1개의 4배위의 O가 있다. 도 8(E)에 나타낸 소그룹의 전하는 -1이 된다.
아울러 복수의 소그룹의 집합체를 중그룹이라 하고 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 함)이라고 한다.
여기서, 상기 소그룹들끼리 결합되는 규칙에 대하여 설명한다. 예를 들어, 도 8(A)에 나타낸 6배위의 In의 상반부에 있는 3개의 4배위의 O는, 아래 방향에 근접하는 3개의 6배위의 In과 결합되고, 하반부에 있는 3개의 4배위의 O는, 윗쪽 방향에 근접하는 3개의 6배위의 In과 결합된다. 또한, 5배위의 Ga의 상반부에 있는 1개의 3배위의 O는, 아래 방향에 근접하는 1개의 5배위의 Ga와 결합되고, 하반부에 있는 1개의 3배위의 O는, 윗쪽 방향에 근접하는 1개의 5배위의 Ga와 결합된다. 또한, 4배위의 Zn의 상반부에 있는 1개의 4배위의 O는, 아래 방향에 근접하는 1개의 4배위의 Zn과 결합되고, 하반부에 있는 3개의 O는, 윗쪽 방향에 근접하는 3개의 4배위의 Zn과 결합된다. 이와 같이, 금속 원자의 윗쪽 방향에 있는 4배위의 O의 수와 그 O의 아래 방향에 근접하는 금속 원자의 수는 동일하고, 마찬가지로 금속 원자의 아래 방향에 있는 4배위의 O의 수와 그 O의 윗쪽 방향에 근접하는 금속 원자의 수는 동일하다. 이 때, O는 4배위이므로 아래 방향에 근접하는 금속 원자의 수와 윗쪽 방향에 근접하는 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 윗쪽 방향에 있는 4배위의 O의 수와 다른 금속 원자의 아래 방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹들은 서로 결합될 수 있다. 예를 들어, 6배위의 금속 원자(In 또는 Sn)가 하반부의 4배위의 O를 통해 결합되는 경우, 4배위의 O가 3개이므로 5배위의 금속 원자 또는 4배위의 금속 원자와 결합하게 된다.
이러한 배위수를 갖는 금속 원자는 c축 방향에 있어서 4배위의 O를 통해 결합된다. 또한, 이 밖에도 층 구조의 합계의 전하가 0이 되도록 복수의 소그룹이 결합되어 중그룹을 구성한다.
나아가 도 9(A)에서는 In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 나타내었다. 또한, 도 9(B)에서는 3개의 중그룹으로 구성되는 대그룹을 나타내었다. 또한, 도 9(C)에서는 도 9(B)에 나타낸 층 구조를 c축 방향에서 관찰했을 경우의 원자 배열을 나타내었다.
아울러 도 9(A)에서는, 편의를 위해 3배위의 O는 생략하고 4배위의 O는 개수만 나타내며, 예를 들어 Sn의 상반부 및 하반부 각각에 3개씩 4배위의 O가 있다는 것을 원문자 3으로 나타내었다. 마찬가지로 도 9(A)에서 In의 상반부 및 하반부 각각은 1개씩 4배위의 O가 있다는 것을 원문자 1로 나타내었다. 또한, 마찬가지로 도 9(A)에서는 하반부에 1개의 4배위의 O가 있고 상반부에 3개의 4배위의 O가 있는 Zn과, 상반부에 1개의 4배위의 O가 있고 하반부에 3개의 4배위의 O가 있는 Zn을 나타내었다.
도 9(A)에서, In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹의 경우에는 위부터 차례로, 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn이, 4배위의 O가 1개씩 상반부 및 하반부에 있는 In과 결합되고, 이 In이, 상반부에 3개의 4배위의 O가 있는 Zn과 결합됨과 아울러 하반부의 1개의 4배위의 O 및 상기 Zn을 통해, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합되고, 이 In 원자가, 상반부에 1개의 4배위의 O가 있는 Zn 원자 2개로 이루어지는 소그룹과 결합되고, 아울러 이 소그룹의 하반부에 있는 1개의 4배위의 O를 통해, 4배위의 O가 3개씩 상반부 및 하반부에 있는 Sn 원자와 결합되어 있다. 복수의 상기 중그룹이 결합됨으로써 대그룹이 구성된다.
여기서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들어 In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 ＋3, ＋2, ＋4이다. 따라서, Sn을 포함하는 소그룹의 전하는 ＋1이 된다. 따라서 Sn을 포함하는 층 구조를 형성하기 위해서는 ＋1인 전하를 상쇄시키는 -1의 전하가 필요하다. 전하가 -1이 되는 구조로서는 도 8(E)에 도시된 바와 같이 2개의 Zn을 포함하는 소그룹을 들 수 있다. 예를 들어, Sn을 포함하는 소그룹 1개에 대하여, 2개의 Zn을 포함하는 소그룹이 1개 있으면 전하가 상쇄되므로 층 구조의 합계 전하를 0으로 할 수 있다.
나아가 도 9(B)에 나타낸 대그룹이 반복됨으로써 In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한 얻어진 In-Sn-Zn계 산화물 반도체의 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 본 실시형태에 나타낸 다른 4원계 금속 산화물, 3원계 금속 산화물, 2원계 금속 산화물, 기타 금속 산화물 등을 이용했을 경우에도 마찬가지이다.
예를 들어 In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 도 10(A)에 나타내었다.
도 10(A)에서, In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은 위부터 차례로, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In이, 4배위의 O가 1개 상반부에 있는 Zn과 결합되고, 아울러 이 Zn의 하반부에 있는 3개의 4배위의 O를 통해, 4배위의 O가 1개씩 상반부 및 하반부에 있는 Ga와 결합되고, 또한 이 Ga의 하반부에 있는 1개의 4배위의 O를 통해, 4배위의 O가 3개씩 상반부 및 하반부에 있는 In과 결합되어 있다. 복수의 상기 중그룹이 결합됨으로써 대그룹이 구성된다.
도 10(B)에서는 3개의 중그룹으로 구성되는 대그룹을 나타내었다. 또한, 도 10(B)에 도시된 층 구조를 c축 방향에서 관찰했을 경우의 원자 배열을 도 10(C)에 나타내었다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각＋3, ＋2, ＋3이므로 In, Zn 및 Ga 중 어느 하나를 포함하는 소그룹의 전하는 0이 된다. 따라서 이러한 소그룹의 조합일 경우 중그룹의 합계 전하는 항상 0이 된다.
아울러 In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은 도 10(A)에 나타낸 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹을 조합하여 대그룹을 구성할 수도 있다.
구체적으로는 도 10(B)에 나타낸 대그룹이 반복됨으로써 In-Ga-Zn계 산화물의 결정을 얻을 수 있다. 얻어진 In-Ga-Zn계 산화물의 층 구조는 InGaO3(ZnO)n(n는 자연수.)의 조성식으로 나타내어진다.
n=1(InGaZnO4)인 경우, 예를 들어 결정 구조를 도 11(A)에 도시된 구조로 할 수 있다. 또한, Ga 및 In은 5배위를 취하므로 도 8(B)을 이용하여 설명한 바와 같이, 도 11(A)에 도시된 결정 구조에서 Ga가 In으로 치환된 결정 구조로 할 수도 있다.
또한, n=2(InGaZn2O5)인 경우, 예를 들어 결정 구조를 도 11(B)에 도시된 결정 구조로 할 수 있다. 아울러 Ga 및 In은 5배위를 취하므로 도 8(B)을 이용하여 설명한 바와 같이, 도 11(B)에 도시된 결정 구조에서 Ga가 In으로 치환된 결정 구조로 할 수도 있다.
이상이 CAAC의 구조예의 설명이다. CAAC와 같이 결정성을 갖는 산화물 반도체는 아몰퍼스의 산화물 반도체에 비하여 결함이 적다.
나아가 도 7(A) 및 도 7(B)에 도시된 영역(604a_a), 영역(604b_a), 영역(604a_b) 및 영역(604b_b)은 도펀트가 첨가되고 트랜지스터의 소스 또는 드레인으로서 기능한다. 도펀트로서는, 예를 들어 원소 주기표의 13족의 원소(예를 들어 붕소 등), 원소 주기표의 15족의 원소(예를 들어 질소, 인 및 비소 중 하나 또는 복수) 및 희가스 원소(예를 들어 헬륨, 아르곤 및 크세논 중 하나 또는 복수) 중 하나 또는 복수를 사용할 수 있다. 아울러 트랜지스터의 소스로서 기능하는 영역을 소스 영역이라고도 하며, 트랜지스터의 드레인으로서 기능하는 영역을 드레인 영역이라고도 한다. 영역(604a_a), 영역(604b_a), 영역(604a_b) 및 영역(604b_b)에 도펀트를 첨가함으로써 도전층과의 저항을 작게 할 수 있어 트랜지스터를 미세화시킬 수 있다.
도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b) 각각은 트랜지스터의 소스 또는 드레인으로서 기능한다. 아울러 트랜지스터의 소스로서 기능하는 층을 소스 전극 또는 소스 배선이라고도 하며, 트랜지스터의 드레인으로서 기능하는 층을 드레인 전극 또는 드레인 배선이라고도 한다.
도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)으로서는, 예를 들어 알루미늄, 마그네슘, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐 등의 금속재료, 또는 이러한 금속재료를 주성분으로 하는 합금 재료의 층을 이용할 수 있다. 예를 들어, 구리, 마그네슘 및 알루미늄을 포함하는 합금 재료의 층에 의해, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)을 구성할 수 있다. 또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)에 적용 가능한 재료를 적층함으로써 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)을 구성할 수도 있다. 예를 들어, 구리, 마그네슘 및 알루미늄을 포함하는 합금 재료의 층과 구리를 포함하는 층을 적층함으로써 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)을 구성할 수 있다.
또한, 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)으로서는 도전성의 금속 산화물을 포함하는 층을 이용할 수도 있다. 도전성의 금속 산화물로서는 예를 들어 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 산화 주석 또는 산화 인듐 산화 아연을 사용할 수 있다. 아울러 도전층(605a_a), 도전층(605b_a), 도전층(605a_b) 및 도전층(605b_b)에 적용 가능한 도전성의 금속 산화물은 산화 실리콘을 포함하고 있을 수도 있다.
절연층(606a) 및 절연층(606b)으로서는 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(606a) 및 절연층(606b)에 적용 가능한 재료를 적층함으로써 절연층(606a) 및 절연층(606b)을 구성할 수도 있다.
절연층(607)은 트랜지스터로의 불순물의 침입을 억제하는 보호 절연층으로서 기능한다.
절연층(607)으로서는, 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(607)에 적용 가능한 재료를 적층함으로써 절연층(607)을 구성할 수도 있다. 예를 들어, 산화 실리콘층, 산화 알루미늄층 등에 의해 절연층(607)을 구성할 수도 있다. 예를 들어, 산화 알루미늄층을 사용함으로써, 반도체층(603_b)으로 불순물이 침입하는 것을 더욱 효과적으로 억제시킬 수 있고 또한 반도체층(603_b) 내의 산소가 탈리되는 것을 더욱 효과적으로 억제시킬 수 있다.
아울러 본 실시형태의 트랜지스터를, 채널 형성층으로서 기능하는 산화물 반도체층의 일부 상에 절연층을 포함하고, 이 절연층을 사이에 두고 산화물 반도체층과 중첩되도록 소스 또는 드레인으로서 기능하는 도전층을 포함하도록 구성할 수도 있다. 이와 같이 구성하는 경우, 절연층은 트랜지스터의 채널 형성층을 보호하는 층(채널 보호층이라고도 함)으로서 기능한다. 채널 보호층으로서 기능하는 절연층으로서는, 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료를 적층함으로써 채널 보호층으로서 기능하는 절연층을 구성할 수도 있다.
또한, 피소자형성층(600_a) 및 피소자형성층(600_b) 상에 베이스층을 형성하고, 이 베이스층 상에 트랜지스터를 형성할 수도 있다. 이 때, 베이스층으로서는 예를 들어 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료의 층을 사용할 수 있다. 또한, 절연층(602_a) 및 절연층(602_b)에 적용 가능한 재료를 적층함으로써 베이스층을 구성할 수도 있다. 예를 들어, 산화 알루미늄층 및 산화 실리콘층의 적층에 의해 베이스층을 구성함으로써, 베이스층에 포함되는 산소가 반도체층(603_a) 및 반도체층(603_b)을 통해 탈리되는 것을 억제할 수 있다.
나아가 본 실시형태의 트랜지스터의 제작 방법예로서 도 7(A)에 도시된 트랜지스터의 제조 방법예에 대하여 도 12를 이용하여 설명한다. 도 12는 트랜지스터의 제조 방법예를 설명하기 위한 단면 모식도이다.
우선, 도 12(A)에 도시된 바와 같이, 피소자형성층(600_a)을 준비하고, 피소자형성층(600_a) 상에 반도체층(603_a)을 형성한다.
예를 들어, 스퍼터링법을 이용하여 반도체층(603_a)에 적용 가능한 산화물 반도체 재료의 막(산화물 반도체막이라고도 함)을 성막함으로써 반도체층(603_a)을 형성할 수 있다. 아울러 상기 산화물 반도체막을 성막한 후에 이 산화물 반도체막의 일부를 에칭할 수도 있다. 또한, 희가스 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 분위기하에서 산화물 반도체막을 성막할 수도 있다.
또한, 스퍼터링 타겟으로서 In:Ga:Zn=1:1:1[원자수비], 4:2:3[원자수비], 3:1:2[원자수비], 1:1:2[원자수비], 2:1:3[원자수비] 또는 3:1:4[원자수비]의 조성비인 산화물 타겟을 이용하여 산화물 반도체막을 성막할 수도 있다. 상기 조성비인 산화물 타겟을 이용함으로써 결정성이 높은 산화물 반도체막을 성막할 수 있어 다결정 또는 CAAC가 용이하게 형성된다.
또한, 스퍼터링 타겟으로서 In:Sn:Zn=1:2:2[원자수비], 2:1:3[원자수비], 1:1:1[원자수비], 또는 20:45:35[원자수비]의 조성비인 산화물 타겟을 이용하여 산화물 반도체막을 성막할 수도 있다. 상기 조성비인 산화물 타겟을 이용함으로써, 결정성이 높은 산화물 반도체막을 성막할 수 있어 다결정 또는 CAAC가 용이하게 형성된다.
또한, 스퍼터링 타겟으로서 In:Zn=50:1 내지 In:Zn=1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 In2O3:ZnO=1:4), 바람직하게는 In:Zn=20:1 내지 In:Zn=1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 In2O3:ZnO=1:2), 더욱 바람직하게는 In:Zn=15:1 내지 In:Zn=1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 In2O3:ZnO=3:4)의 조성비인 산화물 타겟을 이용하여 In-Zn계 산화물의 막을 성막할 수도 있다. 또한, In-Zn계 산화물 반도체막의 성막에 이용하는 타겟은, 원자수비가 In:Zn:O=S:U:R일 때 R＞1.5S＋U로 한다. In의 양을 많게 함으로써 트랜지스터의 전계효과 이동도(단순히 이동도라고도 함)를 향상시킬 수 있다.
또한, 스퍼터링법을 이용하는 경우, 예를 들어 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 분위기하에서 반도체층(603_a)을 형성한다. 이 때, 희가스와 산소의 혼합 분위기하에서 반도체층(603_a)을 형성하는 경우에는 희가스의 양보다 산소의 양이 많은 것이 바람직하다.
또한, 스퍼터링법을 이용한 성막을 수행하는 경우, 퇴적되는 막 내에 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물이 포함되지 않도록 성막실 외부로부터의 리크나 성막실 내의 내벽을 통한 탈가스를 충분히 억제하는 것이 바람직하다.
예를 들어, 스퍼터링법을 이용하여 막을 성막하기 전에 스퍼터링 장치의 예비 가열실에서 예비 가열 처리를 수행할 수도 있다. 상기 예비 가열 처리를 수행함으로써 상기 불순물을 탈리시킬 수 있다.
또한, 스퍼터링법을 이용하여 성막하기 전에, 예를 들어 아르곤, 질소, 헬륨, 또는 산소 분위기하에서 타겟측으로 전압을 인가하지 않고 기판측에 RF 전원을 이용하여 전압을 인가하여 플라즈마를 형성하여 피형성면을 개질하는 처리(역스퍼터링이라고도 함)를 수행할 수도 있다. 역스퍼터링을 수행함으로써 피형성면에 부착된 가루형 물질(파티클, 먼지라고도 함)을 제거할 수 있다.
또한, 스퍼터링법을 이용하여 성막하는 경우, 흡착형의 진공 펌프 등을 이용하여 막을 성막하는 성막실 내의 잔류 수분을 제거할 수 있다. 흡착형의 진공 펌프로서는, 예를 들어 크라이오펌프, 이온 펌프 또는 티타늄 서블리메이션 펌프 등을 이용할 수 있다. 또한, 콜드 트랩을 구비한 터보 분자 펌프를 이용하여 성막실 내의 잔류 수분을 제거할 수도 있다. 상기 진공 펌프를 이용함으로써, 상기 불순물을 포함하는 배기의 역류를 감소시킬 수 있다.
또한, 스퍼터링 가스로서 예를 들어 상기 불순물이 제거된 고순도 가스를 이용함으로써, 형성되는 막의 상기 불순물의 농도를 감소시킬 수 있다. 예를 들어, 스퍼터링 가스로서 노점 -70℃ 이하인 가스를 사용하는 것이 바람직하다.
또한, 스퍼터링법 대신에 진공 증착법, PECVD(Plasma-Enhanced Chemical Vapor Deposition)법, PLD(Pulsed Laser Deposition)법, ALD(Atomic Layer Deposition)법 또는 MBE(Molecular Beam Epitaxy)법 등을 이용하여 산화물 반도체막을 성막할 수도 있다.
또한, 본 실시형태의 트랜지스터의 제조 방법예에서, 막의 일부를 에칭하여 층을 형성하는 경우 예를 들어 포토리소그래피 공정에 의해 막의 일부 상에 레지스트 마스크를 형성하고, 레지스트 마스크를 이용하여 막을 에칭함으로써 층을 형성할 수 있다. 아울러 이 경우 층의 형성후에 레지스트 마스크를 제거한다.
또한, 반도체층(603_a)으로서 CAAC인 산화물 반도체층을 형성하는 경우, 스퍼터링법을 이용하여 산화물 반도체막이 형성되는 피소자형성층의 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더욱 바람직하게는 200℃ 이상 500℃ 이하로 하여 산화물 반도체막을 성막한다. 피소자형성층의 온도를 높게 하여 산화물 반도체막을 성막함으로써 막중의 불순물 농도가 감소되고, 제조되는 트랜지스터의 전계효과 이동도를 향상시켜 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 또한, 산화물 반도체막중의 배열이 정렬되어 고밀도화되고 다결정 또는 CAAC가 용이하게 형성된다. 나아가 산소 가스 분위기에서 성막하여도 희가스 등의 불필요한 원자가 포함되지 않으므로 다결정 또는 CAAC가 용이하게 형성된다. 단, 산소 가스와 희가스의 혼합 분위기로 할 수도 있으며 이 경우에는 산소 가스의 비율은 30 체적% 이상, 바람직하게는 50 체적% 이상, 더욱 바람직하게는 80 체적% 이상으로 한다. 또한, 산화물 반도체막을 얇게 할수록 트랜지스터의 단채널 효과가 감소된다.
또한, 이 때, 산화물 반도체층의 두께를 1nm 이상 40nm 이하, 바람직하게는 3nm 이상 20nm 이하로 하는 것이 바람직하다.
또한, 이 때, 피소자형성층(600_a)은 평탄한 것이 바람직하다. 예를 들어, 피소자형성층(600_a)의 평균 면 거칠기는 1nm 이하, 나아가서는 0.3nm 이하인 것이 바람직하다. 피소자형성층(600_a)의 평탄성을 향상시킴으로써 아몰퍼스 상태의 산화물 반도체 이상으로 이동도를 향상시킬 수 있다. 예를 들어, 화학적 기계 연마(CMP) 처리 및 플라즈마 처리 중 하나 또는 복수에 의해 피소자형성층(600_a)을 평탄화시킬 수 있다. 이 때, 플라즈마 처리에는, 희가스 이온으로 표면을 스퍼터링하는 처리나 에칭 가스를 이용하여 표면을 에칭하는 처리도 포함된다.
이어서 도 12(B)에 도시된 바와 같이, 반도체층(603_a) 상에 도전층(605a_a) 및 도전층(605b_a)을 형성한다.
예를 들어, 스퍼터링법 등을 이용하여 도전층(605a_a) 및 도전층(605b_a)에 적용 가능한 재료의 막을 제1 도전막으로서 성막하고, 이 제1 도전막의 일부를 에칭함으로써 도전층(605a_a) 및 도전층(605b_a)을 형성할 수 있다.
이어서 도 12(C)에 도시된 바와 같이 반도체층(603_a)에 접하도록 절연층(602_a)을 형성한다.
예를 들어, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하 또는 희가스와 산소의 혼합 분위기하에서 스퍼터링법을 이용하여 절연층(602_a)에 적용 가능한 막을 성막함으로써 절연층(602_a)을 형성할 수 있다. 또한, 절연층(602_a)을 형성할 때의 피소자형성층(600_a)의 온도는 실온 이상 300℃ 이하인 것이 바람직하다.
또한, 절연층(602_a)을 형성하기 전에 N2O, N2 또는 Ar 등의 가스를 이용한 플라즈마 처리를 수행하여, 노출된 반도체층(603_a)의 표면에 부착된 흡착수 등을 제거할 수도 있다. 플라즈마 처리를 수행했을 경우, 그 후 대기에 접촉시키지 않고 절연층(602_a)을 형성하는 것이 바람직하다.
이어서 절연층(602_a) 상에 도전층(601_a)을 형성한다.
예를 들어, 스퍼터링법 등을 이용하여 도전층(601_a)에 적용 가능한 재료의 막을 제2 도전막으로서 성막하고 이 제2 도전막의 일부를 에칭함으로써 도전층(601_a)을 형성할 수 있다.
또한, 도 7(A)에 도시된 트랜지스터의 제조 방법의 일례에서는, 예를 들어 600℃ 이상 750℃ 이하, 또는 600℃ 이상 기판의 변형점 미만의 온도로 가열 처리를 수행한다. 예를 들어, 산화물 반도체막을 성막한 후, 산화물 반도체막의 일부를 에칭한 후, 제1 도전막을 성막한 후, 제1 도전막의 일부를 에칭한 후, 절연층(602_a)을 형성한 후, 제2 도전막을 성막한 후, 또는 제2 도전막의 일부를 에칭한 후에 상기 가열 처리를 수행한다. 상기 가열 처리를 수행함으로써 수소, 물, 수산기 또는 수소화물 등의 불순물이 반도체층(603_a)으로부터 제거된다.
아울러 상기 가열 처리를 수행하는 가열 처리 장치로서는, 전기로, 또는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해 피처리물을 가열하는 장치를 이용할 수 있고 예를 들어 GRTA(Gas Rapid Thermal Anneal) 장치 또는 LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는, 예를 들어 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프 등의 램프에서 나오는 광(전자파)의 복사에 의해 피처리물을 가열하는 장치이다. 또한, GRTA 장치는 고온의 가스를 이용하여 가열 처리를 수행하는 장치이다. 고온의 가스로서는, 예를 들어 희가스, 또는 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체(예를 들어 질소)를 사용할 수 있다.
또한, 상기 가열 처리를 수행한 후, 그 가열 온도를 유지하면서 또는 하강시키는 과정에서 이 가열 처리를 수행한 퍼니스(furnace)와 같은 퍼니스에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(노점(dew point)이 -40℃ 이하, 바람직하게는 -60℃ 이하의 분위기)를 도입할 수도 있다. 이 때, 산소 가스 또는 N2O 가스는 물, 수소 등을 포함하지 않는 것이 바람직하다. 또한, 가열 처리 장치에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상, 즉, 산소 가스 또는 N2O 가스중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의해 반도체층(603_a)으로 산소가 공급되어 반도체층(603_a)중의 산소 결핍에 기인하는 결함을 감소시킬 수 있다. 아울러 상기 고순도의 산소 가스, 고순도의 N2O 가스 또는 초건조 에어의 도입은 상기 가열 처리시에 수행할 수도 있다.
또한, 도 7(A)에 도시된 트랜지스터의 제조 방법의 일례에서는, 반도체층(603_a) 형성후, 도전층(605a_a) 및 도전층(605b_a) 형성후, 절연층(602_a) 형성후, 도전층(601_a) 형성후, 또는 상기 가열 처리후에 산소 플라즈마에 의한 산소 도핑 처리 등, 산소 이온을 전계로 가속시키는 방법을 이용하여 산화물 반도체막에 산소를 주입할 수도 있다. 예를 들어 2.45GHz의 고밀도 플라즈마에 의해 산소 도핑 처리를 수행할 수도 있다. 또한, 이온 주입법을 이용하여 산소 도핑 처리를 수행할 수도 있다. 산소 도핑 처리를 수행함으로써, 제조되는 트랜지스터의 전기 특성의 편차를 감소시킬 수 있다. 예를 들어, 산소 도핑 처리를 수행하여 절연층(602_a)을 화학양론적 조성비보다 산소가 많은 상태로 만든다.
반도체층(603_a)에 접하는 절연층에 산소가 과잉 포함됨으로써 반도체층(603_a)으로 산소가 쉽게 공급될 수 있다. 따라서, 반도체층(603_a) 내, 또는 절연층(602_a)과 반도체층(603_a)과의 계면에서의 산소 결함을 감소시킬 수 있으므로 반도체층(603_a)의 캐리어 농도를 더욱 감소시킬 수 있다. 또한, 이에 한정되지 않고, 제조 과정을 통해 반도체층(603_a)에 산소가 과잉 포함된 경우에도 반도체층(603_a)에 접하는 상기 절연층에 의해 반도체층(603_a)으로부터의 산소의 탈리를 억제할 수 있다.
예를 들어, 절연층(602_a)으로서 산화 갈륨을 포함하는 절연층을 형성하는 경우, 이 절연층으로 산소를 공급하여 산화 갈륨의 조성을 Ga2Ox로 할 수 있다.
또한, 절연층(602_a)으로서 산화 알루미늄을 포함하는 절연층을 형성하는 경우, 이 절연층으로 산소를 공급하여 산화 알루미늄의 조성을 Al2Ox로 할 수 있다.
또한, 절연층(602_a)으로서 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨을 포함하는 절연층을 형성하는 경우, 이 절연층으로 산소를 공급하여 산화 갈륨 알루미늄 또는 산화 알루미늄 갈륨의 조성을 GaxAl2 - xO3 ＋α로 할 수 있다.
이상의 공정에 의해, 반도체층(603_a)으로부터 수소, 물, 수산기 또는 수소화물(수소 화합물이라고도 함) 등의 불순물을 제거하고, 아울러 반도체층(603_a)으로 산소를 공급함으로써 산화물 반도체층을 고순도화시킬 수 있다.
나아가 상기 가열 처리와는 별도로, 절연층(602_a)을 형성한 후에 불활성 가스 분위기하 또는 산소 가스 분위기하에서 가열 처리(바람직하게는 200℃ 이상 600℃ 이하, 예를 들어 250℃ 이상 350℃ 이하)를 수행할 수도 있다.
상기에 나타낸 피소자형성층(600_a)의 의도적인 가열 온도 또는 산화물 반도체막의 성막후의 가열 처리의 온도는 150℃ 이상, 바람직하게는 200℃ 이상, 보다 바람직하게는 400℃ 이상이다. 산화물 반도체막의 성막후의 가열 처리에서는 300℃ 이상이면 막중에 포함되는 수소 등의 불순물을 방출시켜 이 불순물을 제거하는 것(탈수화, 탈수소화)이 가능하다.
상기 가열 처리는 산소중에서 수행할 수 있지만, 상기 탈수화/탈수소화를 질소 분위기 또는 감압하에서 수행한 후 산소 분위기중에서 열처리를 하도록 2단계로 수행하도록 할 수도 있다. 탈수화/탈수소화 후에 산소를 포함하는 분위기중에서 열처리함으로써, 산화물 반도체중에 산소를 부가할 수도 있게 되어 상기 가열 처리의 효과를 더욱 높일 수 있다. 또한, 상기 가산화 처리를, 산화물 반도체층과 접하도록 절연층을 마련한 상태에서 열처리를 수행할 수도 있다. 예를 들어 산화물 반도체층 내 및 산화물 반도체층에 적층되는 층과의 계면에는 산소 결손에 의한 결함이 생성되기 쉬우나, 상기 가열 처리에 의해 산화물 반도체 내에 산소를 과잉 포함시킴으로써, 일정하게 생성되는 산소 결손을 과잉인 산소에 의해 보상할 수 있다. 상기 과잉인 산소는 주로 격자간에 존재하는 산소이며, 그 산소 농도를 1×1016/cm3 이상 2×1020/cm3 이하로 함으로써 예를 들어 결정화했을 경우에도 결정에 변형 등을 주지 않고 산화물 반도체층 내에 산소를 포함시킬 수 있다.
또한, 산화물 반도체막의 성막후에 가열 처리를 수행함으로써, 제조되는 트랜지스터의 게이트 바이어스 스트레스에 대한 안정성을 높일 수 있다. 또한, 트랜지스터의 전계효과 이동도를 향상시킬 수도 있다.
나아가 도 12(E)에 도시된 바와 같이, 도전층(601_a)이 형성되는 측을 통해 반도체층(603_a)으로 도펀트를 첨가함으로써 절연층(602_a)을 사이에 두고 자기 정합적으로 영역(604a_a) 및 영역(604b_a)을 형성한다.
예를 들어, 이온 도핑 장치 또는 이온 주입 장치를 이용하여 도펀트를 첨가할 수 있다.
아울러 도 7(A)에 도시된 트랜지스터의 제조 방법예를 나타냈으나, 이에 한정되지 않고 예를 들어 도 7(B)에 도시된 각 구성 요소에 있어서, 명칭이 도 7(A)에 도시된 각 구성 요소와 같고 아울러 기능의 적어도 일부가 도 7(A)에 도시된 각 구성 요소와 같으면 도 7(A)에 도시된 트랜지스터의 제조 방법예의 설명을 적절히 적용할 수 있다.
도 7 내지 도 12를 이용하여 설명한 바와 같이, 본 실시형태의 트랜지스터의 일례에서는, 게이트로서 기능하는 도전층과, 게이트 절연층으로서 기능하는 절연층과, 게이트 절연층으로서 기능하는 절연층을 사이에 두고 게이트로서 기능하는 도전층과 중첩되고, 채널이 형성되는 산화물 반도체층과, 산화물 반도체층에 전기적으로 접속되어 소스 및 드레인 중 하나로서 기능하는 도전층과, 산화물 반도체층에 전기적으로 접속되어 소스 및 드레인 중 다른 하나로서 기능하는 도전층을 포함하도록 하여 트랜지스터를 구성할 수 있다.
또한, 본 실시형태의 트랜지스터의 일례에서는, 산화물 반도체층의 캐리어 농도를 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 할 수 있다.
산화물 반도체를 트랜지스터에 적용하려면 캐리어 농도를 1018/cm3 이하로 하는 것이 바람직하다. In 또는 Zn을 포함하는 산화물 반도체는, Ga나 Sn을 산화물 반도체를 구성하는 일 원소로서 포함시킬 뿐 아니라 상기와 같이 산화물 반도체막의 고순도화(수소 등의 제거)를 도모하거나 성막후의 열처리를 함으로써 캐리어 농도를 1018/cm3 이하로 할 수 있다.
또한, 산화물 반도체막을 성막할 시의 가열 처리 및 성막 후의 가열 처리 중 하나 또는 복수를 수행함으로써 트랜지스터의 문턱값 전압을 플러스 쉬프트시켜 노멀리 오프화시킬 수 있고 또한 채널폭 1μm 당 오프 전류를, 10aA(1×10-17A) 이하, 나아가서는 1aA(1×10-18 A) 이하, 나아가서는 10zA(1×10-20A) 이하, 나아가서는1zA(1×10-21A) 이하, 나아가서는 100yA(1×10-22A) 이하로 할 수 있다. 트랜지스터의 오프 전류는 낮으면 낮을수록 좋은데, 본 실시형태의 트랜지스터의 오프 전류의 하한값은 약 10-30A/m으로 추측된다.
본 실시형태의 산화물 반도체층을 포함하는 트랜지스터를, 예를 들어 상기 실시형태에 따른 연산회로에서의 출력 신호의 전위를 제어하기 위한 트랜지스터로서 이용함으로써 연산회로에서의 데이터의 유지 시간을 길게 할 수 있다.
또한, 본 실시형태의 트랜지스터의 일례는, 다른 트랜지스터(예를 들어, 원소 주기표의 제14족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터)와 적층시킬 수 있다. 따라서, 동일 기판상에 상기 산화물 반도체층을 포함하는 트랜지스터 및 상기 다른 트랜지스터를 형성하면서 회로 면적을 축소시킬 수 있다.
또한, 상기 산화물 반도체를 이용한 트랜지스터는, 비정질 또는 결정의 모든 경우에 있어서 비교적 높은 전계효과 이동도를 얻을 수 있다. 이러한 전계효과 이동도의 향상은, 탈수화/탈수소화에 의한 불순물의 제거뿐 아니라, 고밀도화에 의해 원자간 거리가 짧아지기 때문인 것으로도 추정된다. 또한, 산화물 반도체막으로부터 불순물을 제거하여 고순도화시킴으로써 결정화를 도모할 수도 있다. 예를 들어, In-Sn-Zn계 산화물 반도체에서는 31cm2/Vs 초과, 바람직하게는 39cm2/Vs 초과, 보다 바람직하게는 60cm2/Vs 초과의 전계효과 이동도를 얻을 수도 있다. 또한, 고순도화된 비단결정 산화물 반도체는 이상적으로는 100cm2/Vs를 넘는 전계효과 이동도를 실현하는 것도 가능한 것이 시사된다. 또한, 본 실시형태의 트랜지스터의 일례에서는, 산화물 반도체층의 결함 밀도가 적을 수록 트랜지스터의 전계효과 이동도가 높아지는 것이 시사된다. 그 이유에 대하여 이하에 설명한다.
산화물 반도체층을 포함하는 전계효과 트랜지스터에 한정되지 않고, 실제로 측정되는 전계효과 트랜지스터의 전계효과 이동도는 여러가지 이유에 의해 본래의 전계효과 이동도보다 낮아진다. 전계효과 이동도를 저하시키는 요인으로서는 반도체층 내부의 결함이나 반도체층과 절연층과의 계면의 결함이 있다. 예를 들어, Levinson 모델을 이용하면, 산화물 반도체층에 결함이 없다고 가정했을 경우의 트랜지스터의 전계효과 이동도를 이론적으로 도출할 수 있다.
반도체층 본래의 전계효과 이동도를 μ0으로 하고, 측정되는 전계효과 이동도를 μ로 하고, 반도체층중에 어떠한 퍼텐셜 장벽(입계 등)이 존재한다고 가정하면, 측정되는 전계효과 이동도인 μ는 하기 식 (1)로 나타난다.
Figure pat00001
상기 식 (1)에서, E는 퍼텐셜 장벽의 높이이며, k는 볼츠만 상수, T는 절대온도이다. 또한, 퍼텐셜 장벽이 결함에 유래한다고 가정하면, Levinson 모델에서, 퍼텐셜 장벽의 높이인 E는 하기 식 (2)로 나타난다.
Figure pat00002
상기 식(2)에서, e는 전기소량, N은 채널내의 단위면적당 평균 결함밀도, ε은 반도체의 유전율, n은 채널의 캐리어면 농도, Cox는 단위면적당 용량, Vg는 게이트 전압(게이트와 소스 간의 전압), t는 채널의 두께이다. 아울러 두께 30nm 이하의 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하게 하여도 무방하다. 나아가 선형 영역에서의 드레인 전류 (Id)(드레인과 소스 간의 전류)는 하기 식 (3)으로 나타난다.
Figure pat00003
상기 식(3)에서, L은 채널 길이, W는 채널폭이며, 여기서는 L=W=10μm이다. 또한, Vd는 드레인 전압이다. 나아가 상기 식의 양변을 Vg로 나누고, 나아가 양변의 대수를 취하면 식 (3)을 하기 식 (4)로 변환시킬 수 있다.
Figure pat00004
상기 식 (4)에서, 우변은 Vg의 함수이다. 식 (4)에서 알 수 있는 바와 같이, 세로축을 ln(Id/Vg), 가로축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도(N)를 구할 수 있다. 즉, 트랜지스터의 Id-Vg 특성을 통해 결함 밀도를 평가할 수 있다. 예를 들어, 인듐(In), 갈륨(Ga), 아연(Zn)의 비율이 In:Ga:Zn=1:1:1[원자수비]인 산화물 반도체막의 결함 밀도(N)는 1×1012/cm2 정도이다.
상기 방법에 의해 구한 결함 밀도 등을 기초로, 상기 식 (1) 및 식 (2)을 이용하여 본래의 반도체층의 전계효과 이동도인 μ0을 구하면, μ0=120cm2/Vs가 된다. 통상, 결함이 있는 In-Ga-Zn계 산화물에서 측정되는 전계효과 이동도는 40cm2/Vs 정도이지만, 그러나 반도체 내부 및 반도체와 절연막과의 계면의 결함이 없는 산화물 반도체의 이동도(μ0)는 120cm2/Vs가 될 것으로 예상할 수 있다. 이를 통해, 결함이 적을수록 산화물 반도체의 이동도, 나아가서는 트랜지스터의 전계효과 이동도는 높음을 알 수 있다. 예를 들어 CAAC 등의 산화물 반도체층은 결함 밀도가 낮다.
단, 반도체층 내부에 결함이 없어도 채널과 게이트 절연층과의 계면에서의 산란에 의해 트랜지스터의 수송 특성은 영향을 받는다. 즉, 채널과 게이트 절연층과의 계면에서 x만큼 떨어진 장소의 이동도(μ1)는 하기 식 (5)로 나타난다.
Figure pat00005
상기 식(5)에서, D는 게이트 방향의 전계, B, l는 상수이다. B 및 l는 실제의 측정 결과로부터 구할 수 있고, 상기한 측정 결과로부터는 B=2.38×107cm/s, l=10nm(계면 산란이 미치는 깊이)가 된다. 식 (5)에서는, D가 증가되면(즉, 게이트 전압이 높아지면) 식 (5)의 제2항이 증가되므로, D가 증가되면 이동도(μ1)는 저하됨을 알 수 있다.
반도체층 내부의 결함이 없는 이상적인 산화물 반도체를 채널에 이용한 트랜지스터의 이동도(μ2)의 계산 결과를 도 13에 나타내었다. 아울러 상기 계산에는, 시놉시스사제 디바이스 시뮬레이션 소프트웨어인, Sentaurus Device를 사용한다. 또한, 산화물 반도체층에서, 밴드갭을 2.8eV로 하고, 전자 친화력을 4.7eV로 하고, 비유전률을 15로 하고, 두께를 15nm로 한다. 나아가 트랜지스터에서, 게이트, 소스, 드레인의 일함수를 각각, 5.5eV, 4.6eV, 4.6eV로 한다. 또한, 게이트 절연층에서, 두께를 100nm로 하고, 비유전률을 4.1로 한다. 나아가 트랜지스터에서, 채널 길이 및 채널폭을 모두 10μm로 하고, 드레인 전압(Vd)을 0.1V로 한다.
도 13에 도시된 바와 같이, 게이트 전압(Vg)이 1V 부근일 때의 전계효과 이동도는 100cm2/Vs 이상으로 높지만, 게이트 전압(Vg)이 더욱 높아지면 계면 산란이 커져 이동도가 저하된다. 아울러 계면 산란을 감소시키기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness라고도 함)이 바람직하다.
나아가 상기와 같이 높은 전계효과 이동도의 산화물 반도체를 이용한, 미세한 트랜지스터에서의 전기 특성의 계산 결과를 이하에 나타내었다.
우선, 계산에 이용한 트랜지스터의 단면 구조를 도 14에 나타내었다. 도 14에 도시된 트랜지스터는 산화물 반도체층에 N형의 반도체 영역(653a 및 653b), 및 반도체 영역(653c)을 갖는다. 반도체 영역(653a) 및 반도체 영역(653b)의 저항율은 2×10-3Ω㎝로 한다.
도 14(A)에 도시된 트랜지스터는 베이스 절연물(651) 및 매립 절연물(652) 상에 마련된다. 매립 절연물(652)은 산화 알루미늄을 이용하여 베이스 절연물(651)에 매립되도록 마련된다. 매립 절연물(652)을 마련함으로써 반도체 영역(653c)에 산소를 쉽게 공급할 수 있다.
또한, 도 14(A)에 도시된 트랜지스터는, 반도체 영역(653a)과, 반도체 영역(653b)과, 반도체 영역(653c)과, 게이트 절연층(654)과, 게이트 전극(655)과, 측벽 절연물(656a)과, 측벽 절연물(656b)과, 절연층(657)과, 소스 전극(658a)과, 드레인 전극(658b)을 포함한다.
반도체 영역(653c)은 반도체 영역(653a) 및 반도체 영역(653b) 사이에 마련된다. 반도체 영역(653c)은 채널 형성 영역이 되는 진성의 반도체 영역이다.
게이트 전극(655)은 게이트 절연층(654) 상에 마련된다. 아울러 게이트 전극(655)의 폭을 33nm로 한다.
측벽 절연물(656a) 및 측벽 절연물(656b)은 게이트 전극(655)의 측면과 접하도록 마련된다. 도 14(A)에 도시된 트랜지스터에서는, 측벽 절연물(656a) 아래의 반도체 영역은 N형의 반도체 영역(653a)에 포함되고, 측벽 절연물(656b) 아래의 반도체 영역은 N형의 반도체 영역(653b)에 포함된다. 아울러 측벽 절연물(656a) 및 측벽 절연물(656b) 각각의 폭을 5nm로 한다.
절연층(657)은 게이트 전극(655) 상에 마련된다. 절연층(657)은 게이트 전극(655)과 다른 배선과의 단락을 방지하는 기능을 갖는다.
소스 전극(658a)은 반도체 영역(653a)에 접한다.
드레인 전극(658b)은 반도체 영역(653b)에 접한다.
아울러 도 14(A)에 도시된 트랜지스터에서의 채널폭을 33nm로 한다.
또한, 도 14(B)에 도시된 트랜지스터는, 도 14(A)에 도시된 트랜지스터와 비교하여 측벽 절연물(656a) 및 측벽 절연물(656b) 아래의 반도체 영역의 도전형이 다르다. 도 14(B)에 도시된 트랜지스터의 경우에는 측벽 절연물(656a) 및 측벽 절연물(656b) 아래의 반도체 영역은 진성의 반도체 영역(653c)에 포함된다. 즉, 도 14(B)에 도시된 트랜지스터는 반도체 영역(653a)과 게이트 전극(655)이 중첩되지 않는 영역 및 반도체 영역(653c)과 게이트 전극(655)이 중첩되지 않는 영역을 포함한다. 이 영역 각각을 오프셋 영역이라 하고 그 폭을 오프셋 길이(Loff라고도 함)이라고 한다. 도 14(B)에서 오프셋 길이는 측벽 절연물(656a) 및 측벽 절연물(656b) 각각의 폭과 같다.
아울러 계산에 사용하는 그 밖의 파라미터는 상기한 바와 같다. 또한, 계산에는, 시놉시스사제 디바이스 계산 소프트웨어인, Sentaurus Device를 사용하였다.
도 15는, 도 14(A)에 도시된 구조의 트랜지스터의 드레인 전류(Id)(실선) 및 전계효과 이동도(μ)(점선)의 게이트 전압(Vg)(게이트와 소스의 전위차)의 의존성을 나타낸 도면이다. 드레인 전류(Id)는, 드레인 전압(Vd)(드레인과 소스의 전위차)을 ＋1V로 하고, 전계효과 이동도(μ)는 드레인 전압을 ＋0.1V로 하여 계산한 것이다.
도 15(A)는 게이트 절연층(654)의 두께가 15nm인 트랜지스터의 경우이고, 도 15(B)는, 게이트 절연층(654)의 두께가 10nm인 트랜지스터의 경우이며, 도 15(C)는 게이트 절연층(654)의 두께가 5nm인 트랜지스터의 경우이다. 도 15(A) 내지 도 15(C)에 도시된 바와 같이, 게이트 절연층(654)이 얇아질수록, 특히 오프 상태에서의 드레인 전류(Id)(오프 전류)가 현저히 저하된다. 한편, 전계효과 이동도(μ)의 피크값이나 온 상태에서의 드레인 전류(Id)(온 전류)에는 두드러진 경향이 없다. 또한, 게이트 전압 1V 전후에서 드레인 전류(Id)의 값은 기억회로 등에서 필요로 하는 10μA를 넘는다.
도 16은, 도 14(B)에 도시된 구조에서, 오프셋 길이(Loff)가 5nm인 트랜지스터의 드레인 전류(Id)(실선) 및 전계효과 이동도(μ)(점선)의 게이트 전압 의존성을 나타낸 도면이다. 여기서는 드레인 전압(Vd)을 ＋1V로 하여 드레인 전류(Id)를 계산하고, 드레인 전압(Vd)를 ＋0.1V로 하여 전계효과 이동도(μ)를 계산한다. 나아가 도 16(A)는 게이트 절연층(654)의 두께가 15nm인 경우, 도 16(B)는 게이트 절연층(654)의 두께가 10nm인 경우, 도 16(C)은 게이트 절연층(654)의 두께가 5nm인 경우를 나타낸 도면이다.
또한, 도 17은 도 14(B)에 나타낸 구조의 트랜지스터에서, 오프셋 길이(Loff)를 15nm로 한 것의 드레인 전류(Id)(실선) 및 이동도(μ)(점선)의 게이트 전압 의존성을 나타내었다. 여기서는 드레인 전류(Id)를 드레인 전압(Vd)을 ＋1V로 하여 계산하고, 이동도(μ)는 드레인 전압(Vd)을 ＋0.1V로 하여 계산한다. 도 17(A)는 게이트 절연층(654)의 두께가 15nm인 경우, 도 17(B)는 게이트 절연층(654)의 두께가 10nm인 경우, 도 17(C)는 게이트 절연층(654)의 두께가 5nm인 경우를 나타낸 도면이다.
도 15 내지 도 17에서 알 수 있는 바와 같이, 모두 게이트 절연층(654)이 얇아질수록 트랜지스터의 오프 전류가 현저히 저하되는 한편, 이동도(μ)의 피크값이나 트랜지스터의 온 전류에는 두드러지는 경향이 없다.
아울러 전계효과 이동도(μ)의 피크는 도 15에서는 80cm2/Vs 정도이지만, 도 16에서는 60cm2/Vs 정도이고, 도 17에서는 40cm2/Vs 정도인 것을 볼 때 오프셋 길이(Loff)가 증가할수록 저하된다. 또한, 트랜지스터의 오프 전류도 동일한 경향을 보인다. 한편, 트랜지스터의 온 전류는 오프셋 길이(Loff)가 증가함에 따라 감소하지만, 트랜지스터의 오프 전류의 감소와 비교하면 훨씬 완만하다. 또한, 모든 트랜지스터에 있어서 게이트 전압 1V 전후에서 드레인 전류는 예를 들어 기억회로 등에서 필요로 하는 10μA를 넘는다.
상기에 나타낸 바와 같이, 산화물 반도체를 포함하는 트랜지스터에서는, 전계효과 이동도를 높일 수도 있으므로 상기 실시형태의 연산회로를 지장없이 동작시킬 수 있다.
나아가 상기 트랜지스터의 일례로서, 채널 형성층으로서 In, Sn, Zn을 함유하는 산화물 반도체층을 포함하는 트랜지스터의 예에 대하여 설명한다.
예를 들어, In, Sn 및 Zn을 주성분으로 하는 산화물 반도체층과 두께 100nm인 게이트 절연층을 포함하고, 채널 길이(L)가 3μm, 채널폭(W)이 10μm인 트랜지스터의 특성을 도 18(A) 내지 도 18(C)에 나타내었다. 아울러 Vd는 10V로 한다.
도 18(A)는 피소자형성층을 의도적으로 가열하지 않고, 스퍼터링법을 이용하여 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 성막하여 산화물 반도체층을 형성했을 때의 트랜지스터의 특성을 나타낸 도면이다. 도 18(A)에서 전계효과 이동도는 18.8cm2/Vs이다. 한편, 도 18(B)는 기판을 200℃로 가열하고 In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 성막하여 산화물 반도체층을 형성했을 때의 트랜지스터의 특성을 나타낸 도면이다. 도 18(B)에서 전계효과 이동도는 32.2cm2/Vs이다. 따라서, 의도적으로 가열함으로써 트랜지스터의 전계효과 이동도가 향상됨을 알 수 있다.
또한, 도 18(C)는 In, Sn 및 Zn을 주성분으로 하는 산화물 반도체막을 200℃에서 스퍼터링법을 이용하여 성막하여 산화물 반도체층을 형성한 후, 650℃에서 가열 처리를 했을 때의 트랜지스터의 특성을 나타낸 도면이다. 도 18(C)에서 전계효과 이동도는 34.5cm2/Vs이다. 따라서, 산화물 반도체막을 성막한 후에 가열 처리를 함으로써 상기 전계효과 이동도가 높아짐을 알 수 있다.
아울러 In, Sn 및 Zn을 주성분으로 하는 산화물 반도체층에 산소 이온을 주입하고, 가열 처리에 의해 이 산화물 반도체에 포함되는 수소, 물, 수산기 또는 수소화물 등의 불순물을 방출시키고, 그 가열 처리와 동시에 또는 이후의 가열 처리에 의해 산화물 반도체층을 결정화시킬 수도 있다. 상기 결정화 또는 재결정화의 처리에 의해 결정성이 좋은 비단결정 산화물 반도체층을 얻을 수 있다.
또한, 피소자형성층을 의도적으로 가열하지 않고 형성된 In, Sn 및 Zn을 주성분으로 하는 산화물 반도체층을 포함하는 트랜지스터는, 예를 들어 도 18(A)에 도시된 바와 같이, 문턱값 전압이 마이너스가 되는 경향이 있다. 그러나, 피소자형성층을 의도적으로 가열하여 형성된 산화물 반도체층을 이용했을 경우, 예를 들어 도 18(B)에 도시된 바와 같이, 가열하지 않는 경우와 비교하여 문턱값 전압이 높아진다. 따라서, 산화물 반도체막을 성막할 시의 가열 및 성막후의 가열 처리 중 하나 또는 복수에 의해 트랜지스터가 용이하게 노멀리 오프화됨을 알 수 있다.
또한, In, Sn 및 Zn의 비율을 바꿈으로써도 트랜지스터의 문턱값 전압을 제어할 수 있다. 예를 들어, 산화물 반도체막의 조성비를 In:Sn:Zn=2:1:3으로 함으로써 트랜지스터를 용이하게 노멀리 오프형으로 할 수 있다.
나아가 예를 들어, 2MV/cm, 150℃, 1시간 인가의 조건에서, 게이트 바이어스 스트레스 시험(BT시험이라고도 함)을 수행하면 드리프트가 ±1.5V 미만, 바람직하게는 ±1.0V 미만이 된다. 따라서, 산화물 반도체막을 성막할 시의 가열 및 성막후의 가열 처리 중 하나 또는 복수를 수행함으로써 게이트 바이어스 스트레스에 대한 안정성이 높아지는 것을 알 수 있다. 여기서, 산화물 반도체막 성막후에 가열 처리를 수행하지 않은 시료 1과, 650℃의 가열 처리를 수행한 시료 2의 트랜지스터에서의 BT시험의 결과를 도 19 및 도 20에 나타내었다. 아울러 BT시험으로서는 플러스 BT시험과 마이너스 BT시험을 수행하였다.
플러스 BT시험으로서는, 우선 피소자형성층(기판)의 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 수행하였다. 이어서 피소자형성층(기판)의 온도를 150℃로 하고 Vd를 0.1V로 하였다. 이어서 게이트 절연층으로 인가되는 전계 강도가 2MV/cm가 되도록 Vg로 20V를 인가하고 그대로 1시간 유지하였다. 이어서 Vg를 0V로 하였다. 이어서 피소자형성층(기판)의 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 수행하였다.
또한, 마이너스 BT시험으로서는, 우선 피소자형성층(기판)의 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 특성의 측정을 수행하였다. 이어서 피소자형성층(기판)의 온도를 150℃로 하고 Vd를 0.1V로 하였다. 이어서 게이트 절연층으로 인가되는 전계 강도가 -2MV/cm가 되도록 Vg로 -20V를 인가하고 그대로 1시간 유지하였다. 이어서 Vg를 0V로 하였다. 이어서 피소자형성층(기판)의 온도를 25℃로 하고 Vd를 10V로 하여 트랜지스터의 Vg-Id 측정을 수행하였다.
시료 1의 플러스 BT시험의 결과를 도 19(A)에 나타내고, 시료 1의 마이너스 BT시험의 결과를 도 19(B)에 나타내었다. 또한, 시료 2의 플러스 BT시험의 결과를 도 20(A)에 나타내고, 시료 2의 마이너스 BT시험의 결과를 도 20(B)에 나타내었다.
도 19(A) 및 도 19(B)에 나타낸 바와 같이, 시료 1의 플러스 BT시험 및 마이너스 BT시험에 의한 트랜지스터의 문턱값 전압의 변동은 각각 1.80V 및 -0.42V였다. 또한, 도 20(A) 및 도 20(B)에 나타낸 바와 같이, 시료 2의 플러스 BT시험 및 마이너스 BT시험에 의한 트랜지스터의 문턱값 전압의 변동은 각각 0.79V 및 0.76V였다. 따라서, 시료 1 및 시료 2 모두에 있어서, BT시험 전후의 트랜지스터의 문턱값 전압의 변동이 작아 신뢰성이 높음을 알 수 있었다.
나아가 조성비가 In:Sn:Zn=1:1:1인 금속 산화물의 타겟을 이용하고 피소자형성층을 의도적으로 가열하지 않고 스퍼터링법을 이용하여 성막한 산화물 반도체막은 X선 회절(XRD:X-Ray Diffraction)에서 할로(halo) 패턴이 관측된다. 그러나, 상기 산화물 반도체막을 가열 처리함으로써 결정화시킬 수 있다. 이 때의 가열 처리 온도는 임의로 할 수 있으나, 예를 들어 650℃의 가열 처리를 수행함으로써 X선 회절에서 명확한 회절 피크를 관측할 수 있다.
여기서, In-Sn-Zn-O막의 XRD 측정의 결과를 이하에 나타내었다. 아울러 XRD 측정에서는, Bruker AXS사제 X선 회절 장치 D8 ADVANCE를 이용하여 Out-of-Plane법으로 측정하였다.
XRD 분석을 수행한 시료로서 시료 A 및 시료 B를 준비하였다. 이하에 시료 A 및 시료 B의 제조 방법을 설명한다.
탈수소화 처리가 끝난 석영 기판 상에 In-Sn-Zn-O막을 100nm의 두께로 성막하였다.
이 In-Sn-Zn-O막은 스퍼터링 장치를 이용하여 산소 분위기에서 전력을 100W(DC)로 하여 성막하였다. 이 때의 타겟으로서 In:Sn:Zn=1:1:1[원자수비]인 In-Sn-Zn-O타겟을 사용하였다. 아울러 성막시의 가열 온도는 200℃로 하였다. 상기 공정에 의해 제조한 시료를 시료 A로 한다.
이어서 시료 A와 동일한 방법으로 제조한 시료에 대해 650℃의 온도로 가열 처리를 수행하였다. 여기서는 질소 분위기에서 1시간의 가열 처리를 수행하고, 온도를 내리지 않고 산소 분위기에서 추가로 1시간의 가열 처리를 수행하였다. 상기 공정에 의해 제조한 시료를 시료 B로 한다.
시료 A 및 시료 B의 XRD 스펙트럼을 도 21에 나타내었다. 시료 A에서는 결정 유래의 피크가 관측되지 않았지만, 시료 B에서는 2θ가 35° 근방 및 37°~38°일 때 결정 유래의 피크가 관측되었다. 따라서, In, Sn, Zn을 주성분으로 하는 산화물 반도체막을 성막할 시의 가열 및 성막후의 가열 처리 중 하나 또는 복수를 수행함으로써 산화물 반도체층의 결정성이 향상되는 것을 알 수 있다.
산화물 반도체막을 성막할 시의 가열 및 성막후의 가열 처리 중 하나 또는 복수를 수행함으로써, 제조된 트랜지스터의 채널폭 1μm 당 오프 전류는, 예를 들어 도 22에 도시된 바와 같이, 피소자형성층(기판)의 온도가 125℃인 경우에는, 0.1aA(1×10-19A) 이하, 85℃인 경우에는 10zA(1×10-20A) 이하였다. 전류값의 대수가 온도의 역수에 비례하는 것을 통해, 실온(27℃)인 경우에는 상기 트랜지스터의 채널폭 1μm 당 오프 전류는 0.1zA(1×10-22A) 이하일 것으로 예상된다. 따라서, 상기 트랜지스터의 채널폭 1μm 당 오프 전류를 125℃에서 1aA(1×10-18 A) 이하로, 85℃에서 100zA(1×10-19 A) 이하로, 실온에서 1zA(1×10-21 A) 이하로 할 수 있다.
아울러 In, Sn, Zn을 주성분으로 하는 산화물 반도체막은, 가열 처리에 의해 막중의 수소를 제거할 수 있지만, In, Ga, Zn을 주성분으로 하는 산화물 반도체막과 비교하여 수분의 방출 온도가 높으므로 처음부터 불순물이 포함되지 않는 막을 형성시켜 두는 것이 바람직하다.
나아가 산화물 반도체막의 성막후에 650℃의 가열 처리를 수행한 시료의 트랜지스터에서 피소자형성층(기판)의 온도와 전기적 특성의 관계에 대하여 평가하였다.
측정에 이용한 트랜지스터는, 채널 길이(L)가 3μm, 채널폭(W)이 10μm, Lov가 한쪽 3μm(합계 6μm), dW가 0μm인 트랜지스터이다. 아울러 Vd는 10V로 하였다. 또한, 피소자형성층(기판)의 온도가, -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃인 6조건에서 상기 평가를 실시했다. 아울러 Lov는 게이트 전극과 소스 전극 및 드레인 전극이 되는 한 쌍의 전극과의 채널 길이 방향으로 중첩되는 폭을 가리키며, dW는 산화물 반도체막에 대한 한 쌍의 소스 전극 및 드레인 전극의 채널폭 방향의 비중첩 부분의 폭을 가리킨다.
도 23에 Id(실선) 및 전계효과 이동도(점선)의 Vg 의존성을 나타내었다. 또한, 도 24(A)에 피소자형성층(기판)의 온도와 문턱값 전압의 관계를 나타내고, 도 24(B)에 피소자형성층(기판)의 온도와 전계효과 이동도의 관계를 나타내었다.
도 23 및 도 24(A)를 통해, 피소자형성층(기판)의 온도가 높을수록 문턱값 전압이 낮아지는 것을 알 수 있다. 아울러 그 범위는-40℃~150℃에서 1.09V~-0.23V였다.
또한, 도 23및 도 24(B)를 통해, 피소자형성층(기판)의 온도가 높을수록 전계효과 이동도가 낮아지는 것을 알 수 있다. 아울러 그 범위는 -40℃~150℃에서 36cm2/Vs~32cm2/Vs였다. 따라서, 상술한 온도 범위에서 전기적 특성의 변동이 작음을 알 수 있다.
이상이 In, Sn, Zn을 함유하는 산화물 반도체층을 포함하는 트랜지스터의 설명이다.
상기 In, Sn, Zn을 주성분으로 하는 상기 산화물 반도체층을 포함하는 트랜지스터에서는, 오프 전류를 1aA/m 이하로 유지하면서, 전계효과 이동도를 30cm2/Vs 이상, 바람직하게는 40cm2/Vs 이상, 보다 바람직하게는 60cm2/Vs 이상으로 하고, LSI에서 요구되는 온 전류의 값을 만족시킬 수 있다. 예를 들어, L/W=33nm/40nm인 트랜지스터에서, 게이트 전압이 2.7V이고 드레인 전압이 1.0V일 때 12μA 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서도 충분한 전기적 특성을 확보할 수 있다. 이러한 특성이라면, 제14족의 반도체(실리콘 등)를 함유하는 반도체층을 포함하는 트랜지스터를 이용한 회로 내에, 상기 산화물 반도체층을 포함하는 트랜지스터를 혼재시켜도 동작 속도를 희생시키지 않고 새로운 기능을 갖는 회로를 제공할 수 있다.
(실시형태 4)
본 실시형태에서는 CPU 등의 연산처리장치의 예에 대하여 설명한다.
본 실시형태의 연산처리장치의 예에 대하여 도 25를 이용하여 설명한다.
도 25에 도시된 연산처리장치는, 버스 인터페이스(IF라고도 함)(801)와, 제어장치(CTL라고도 함)(802)와, 캐시 메모리(CACH라고도 함)(803)와, 명령 디코더(IDecoder라고도 함)(805)와, 연산 논리 유닛(ALU라고도 함)(806)을 구비한다.
버스 인터페이스(801)는 외부와의 신호 교환 및 연산처리장치 내의 각 회로와의 신호의 교환 등을 수행하는 기능을 갖는다.
제어장치(802)는 연산처리장치 내의 각 회로의 동작을 제어하는 기능을 갖는다.
예를 들어 상기 실시형태의 연산회로를 이용하여 제어장치(802)를 구성할 수 있다.
캐시 메모리(803)는 제어장치(802)에 의해 제어되고, 연산처리장치에서의 동작시의 데이터를 일시적으로 유지하는 기능을 갖는다. 아울러 예를 들어 1차 캐시 및 2차 캐시로서 연산처리장치에 캐시 메모리(803)를 복수 마련할 수도 있다.
명령 디코더(805)는 읽은 명령 신호를 번역하는 기능을 갖는다. 번역된 명령 신호는 제어장치(802)로 입력되고 제어장치(802)는 명령 신호에 따른 제어 신호를 연산 논리 유닛(806)으로 출력한다.
예를 들어, 상기 실시형태의 집적회로를 이용하여 명령 디코더(805)를 구성할 수 있다.
연산 논리 유닛(806)은 제어장치(802)에 의해 제어되고, 입력된 명령 신호에 따라 논리 연산 처리를 수행하는 기능을 갖는다.
예를 들어 상기 실시형태의 연산회로를 이용하여 연산 논리 유닛(806)을 구성할 수 있다.
아울러 연산처리장치에 레지스터를 마련할 수도 있다. 이 때 레지스터는 제어장치(802)에 의해 제어된다. 예를 들어, 복수의 레지스터를 연산처리장치에 마련하여, 어떤 레지스터는 연산 논리 유닛(806)용의 레지스터로 이용하고 다른 레지스터를 명령 디코더(805)용의 레지스터로 이용할 수도 있다.
도 25를 이용하여 설명한 바와 같이, 본 실시형태의 연산처리장치의 일례에서는, 상기 실시형태의 연산회로를 제어장치, 명령 디코더 또는 연산 논리 유닛 등의 유닛으로 이용함으로써, 각 유닛에서 데이터의 유지를 수행할 수 있어 처리 속도를 향상시킬 수 있다.
또한, 본 실시형태의 연산처리장치의 일례에서는 상기 실시형태의 연산회로를 이용함으로써 소비 전력을 억제하면서 장시간 데이터를 유지할 수 있다. 따라서, 연산처리장치의 소비 전력을 감소시킬 수 있다. 또한, 실시형태의 연산회로를 이용함으로써 연산처리장치의 면적을 줄일 수 있다.
(실시형태 5)
본 실시형태에서는, 상기 실시형태의 연산처리장치를 구비한 전자기기의 예에 대하여 설명한다.
본 실시형태의 전자기기의 구성예에 대하여 도 26(A) 내지 도 26(D)을 이용하여 설명한다.
도 26(A)에 도시된 전자기기는 휴대형 정보 단말기의 예이다. 도 26(A)에 도시된 정보 단말은 하우징(1001a)과, 하우징(1001a)에 마련된 표시부(1002a)를 구비한다.
아울러 하우징(1001a)의 측면(1003a)에 외부 기기에 접속시키기 위한 접속 단자, 도 26(A)에 도시된 휴대형 정보 단말기를 조작하기 위한 버튼 중 하나 또는 복수를 마련할 수도 있다.
도 26(A)에 도시된 휴대형 정보 단말기는 하우징(1001a) 내에 CPU와, 기억회로와, 외부 기기와 CPU 및 기억회로와의 신호의 송수신을 수행하는 인터페이스와, 외부 기기와의 신호의 송수신을 수행하는 안테나를 구비한다.
도 26(A)에 도시된 휴대형 정보 단말기는 예를 들어 전화기, 전자서적, 퍼스널컴퓨터 및 오락기 중 하나 또는 복수로서 기능한다.
도 26(B)에 도시된 전자기기는 접이식 휴대형 정보 단말기의 예이다. 도 26(B)에 도시된 휴대형 정보 단말기는 하우징(1001b)과, 하우징(1001b)에 마련된 표시부(1002b)와, 하우징(1004)과, 하우징(1004)에 마련된 표시부(1005)와, 하우징(1001b) 및 하우징(1004)를 접속시키는 축부(1006)를 구비한다.
또한, 도 26(B)에 도시된 휴대형 정보 단말기에서는, 축부(1006)에 의해 하우징(1001b) 또는 하우징(1004)을 움직이게 함으로써 하우징(1001b)을 하우징(1004)에 중첩시킬 수 있다.
아울러 하우징(1001b)의 측면(1003b) 또는 하우징(1004)의 측면(1007)에 외부 기기에 접속시키기 위한 접속 단자, 도 26(B)에 도시된 휴대형 정보 단말기를 조작하기 위한 버튼 중 하나 또는 복수를 마련할 수도 있다.
또한, 표시부(1002b) 및 표시부(1005)에 서로 다른 화상 또는 일련의 화상을 표시시킬 수도 있다. 아울러 표시부(1005)를 반드시 마련하지 않을 수도 있으며 표시부(1005) 대신 입력장치인 키보드를 마련할 수도 있다.
도 26(B)에 도시된 휴대형 정보 단말기는 하우징(1001b) 또는 하우징(1004) 내에 CPU와, 기억회로와, 외부 기기와 CPU 및 기억회로와의 신호의 송수신을 수행하는 인터페이스를 구비한다. 아울러 도 26(B)에 도시된 휴대형 정보 단말기에 외부와의 신호의 송수신을 수행하는 안테나를 마련할 수도 있다.
도 26(B)에 도시된 휴대형 정보 단말기는, 예를 들어 전화기, 전자서적, 퍼스널컴퓨터, 및 오락기 중 하나 또는 복수로서 기능한다.
도 26(C)에 도시된 전자기기는 설치형 정보 단말의 예이다. 도 26(C)에 도시된 설치형 정보 단말은 하우징(1001c)과, 하우징(1001c)에 마련된 표시부(1002c)를 구비한다.
아울러 표시부(1002c)를 하우징(1001c)의 갑판부(1008)에 마련할 수도 있다.
또한, 도 26(C)에 도시된 설치형 정보 단말은 하우징(1001c) 내에 CPU와, 기억회로와, 외부 기기와 CPU 및 기억회로와의 신호의 송수신을 수행하는 인터페이스를 구비한다. 아울러 도 26(C)에 도시된 설치형 정보 단말에 외부와의 신호의 송수신을 수행하는 안테나를 마련할 수도 있다.
나아가 도 26(C)에 도시된 설치형 정보 단말의 하우징(1001c)의 측면(1003c)에 티켓 등을 출력하는 티켓 출력부, 동전 투입부 및 지폐 삽입부 중 하나 또는 복수를 마련할 수도 있다.
도 26(C)에 도시된 설치형 정보 단말은 예를 들어 현금 자동 입출금기, 티켓 등의 주문을 하기 위한 정보통신 단말(멀티미디어 스테이션이라고도 함) 또는 오락기로서 기능한다.
도 26(D)는 설치형 정보 단말의 예이다. 도 26(D)에 나타낸 설치형 정보 단말은 하우징(1001d)과, 하우징(1001d)에 마련된 표시부(1002d)를 구비한다. 아울러 하우징(1001d)을 지지하는 지지대를 마련할 수도 있다.
아울러 하우징(1001d)의 측면(1003d)에 외부 기기에 접속시키기 위한 접속 단자, 도 26(D)에 도시된 설치형 정보 단말을 조작하기 위한 버튼 중 하나 또는 복수를 마련할 수도 있다.
또한, 도 26(D)에 도시된 설치형 정보 단말은 하우징(1001d) 내에, CPU와, 기억회로와, 외부 기기와 CPU 및 기억회로와의 신호의 송수신을 수행하는 인터페이스를 구비할 수도 있다. 아울러 도 26(D)에 나타내는 설치형 정보 단말에 외부와의 신호의 송수신을 수행하는 안테나를 마련할 수도 있다.
도 26(D)에 도시된 설치형 정보 단말은 예를 들어 디지털 포토프레임, 모니터 또는 텔레비전 장치로서 기능한다.
상기 실시형태의 연산처리장치는 도 26(A) 내지 도 26(D)에 도시된 전자기기의 CPU로서 이용된다.
도 26을 이용하여 설명한 바와 같이, 본 실시형태의 전자기기의 일례는, CPU로서 상기 실시형태의 연산처리장치를 구비하는 구성이다.
또한, 본 실시형태의 전자기기의 일례에서는, 상기 실시형태의 연산처리장치를 이용함으로써 소비 전력을 억제하면서 장시간 데이터를 유지할 수 있다. 따라서, 연산처리장치의 소비 전력을 감소시킬 수 있다. 또한, 실시형태의 연산회로를 이용함으로써 연산처리장치의 면적을 줄일 수 있다.
111：연산부 121：트랜지스터
122：트랜지스터 131：인버터
151：트랜지스터 161：트랜지스터
162：트랜지스터 171：트랜지스터
172：트랜지스터 181：트랜지스터
182：트랜지스터 183：트랜지스터
184：트랜지스터 311：연산부
321：트랜지스터 322：트랜지스터
331：인버터 351：트랜지스터
352：트랜지스터 353：트랜지스터
354：트랜지스터 355：트랜지스터
356：트랜지스터 357：트랜지스터
358：트랜지스터 359：트랜지스터
360：트랜지스터 361：트랜지스터
362：트랜지스터 363：트랜지스터
364：트랜지스터 365：트랜지스터
366：트랜지스터 600：피소자형성층
601：도전층 602：절연층
603：반도체층 604a：영역
604b：영역 605a：도전층
605b：도전층 606a：절연층
606b：절연층 607：절연층
651：베이스 절연물 652：매립 절연물
653a：반도체 영역 653b：반도체 영역
653c：반도체 영역 654：게이트 절연층
655：게이트 전극 656a：측벽 절연물
656b：측벽 절연물 657：절연층
658a：소스 전극 658b：드레인 전극
801：버스 인터페이스 802：제어장치
803：캐시 메모리 805：명령 디코더
806：연산 논리 유닛 1001a：하우징
1001b：하우징 1001c：하우징
1001d：하우징 1002a：표시부
1002b：표시부 1002c：표시부
1002d：표시부 1003a：측면
1003b：측면 1003c：측면
1003d：측면 1004：하우징
1005：표시부 1006：축부
1007：측면 1008：갑판부

Claims (13)

  1. 반도체 장치로서,
    제 1 전원 전위가 인가되는 제 1 선,
    산화물 반도체를 포함하는 제 1 채널을 포함하는 제 1 반도체 층을 구비하고, 제 1 단자가 상기 제 1 선에 전기적으로 접속되는 제 1 트랜지스터,
    산화물 반도체를 포함하는 제 2 채널을 포함하는 제 2 반도체 층을 구비하고, 제 1 단자가 상기 제 1 트랜지스터의 제 2 단자에 전기적으로 접속되는 제 2 트랜지스터,
    상기 제 2 트랜지스터의 제 2 단자에 전기적으로 접속되는 회로, 및
    제 2 전원 전위가 인가되고 상기 회로에 전기적으로 접속되는 제 2 선을 포함하고,
    상기 회로는 상기 제 2 트랜지스터의 상기 제 2 단자와 상기 제 2 선이 도전 상태인지 여부를 제어하도록 구성되는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 채널과 상기 제 2 채널 각각은 상기 산화물 반도체의 c축 정렬된 결정을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 회로는 제 3 트랜지스터와 제 4 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 제 1 단자는 상기 제 2 트랜지스터의 상기 제 2 단자에 전기적으로 접속되며,
    상기 제 4 트랜지스터의 제 1 단자는 상기 제 3 트랜지스터의 제 2 단자에 전기적으로 접속되고, 상기 제 4 트랜지스터의 제 2 단자는 상기 제 2 선에 전기적으로 접속되는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 전원 전위는 상기 제 2 전원 전위보다 높은, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 게이트에 제 1 클록 신호가 입력되고,
    상기 제 2 트랜지스터의 게이트에 제 2 클록 신호가 입력되는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 트랜지스터의 제 2 단자와 상기 제 2 트랜지스터의 제 1 단자에 전기적으로 접속되는 소자를 더 포함하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는 CPU인, 반도체 장치.
  8. 제 1 항에 따른 반도체 장치를 포함하는 정보 단말기.
  9. 연산회로로서,
    입력 신호를 바탕으로 논리 연산 처리를 수행하고, 논리 연산 처리의 결과에 따라 설정되는 전위를 기억 데이터로서 저장하며, 상기 기억 데이터에 따른 값의 신호를 출력 신호로서 출력하도록 구성되고,
    상기 논리 연산 처리를 수행하는 연산부,
    상기 기억 데이터의 전위를 논리 연산 처리의 결과에 따른 전위로 설정할 것인지의 여부를 제어하는 제1 전계효과 트랜지스터, 및
    상기 기억 데이터의 전위를 기준 전위로 설정할 것인지의 여부를 제어하는 제2 전계효과 트랜지스터를 구비하며,
    상기 제1 및 제2 전계효과 트랜지스터의 각각에서의, 채널폭 1μm 당 오프(off-state) 전류는 10aA 이하인, 연산회로.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 전계효과 트랜지스터 각각에서의, 채널폭 1μm 당 오프 전류는 1zA 이하인, 연산회로.
  11. 제 9 항에 있어서,
    상기 제1 및 제2 전계효과 트랜지스터 각각은 실리콘보다 밴드갭이 넓은 산화물 반도체를 가지는 채널을 구비하는 산화물 반도체 층을 포함하는, 연산회로.
  12. 제 11 항에 있어서,
    상기 산화물 반도체 층은 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지는 c축 정렬된 결정을 포함하고,
    상기 결정은 c축을 따라서 금속 원자가 층형으로 배열되거나 또는 c축을 따라서 금속 원자와 산소 원자가 층형으로 배열되어 있으며,
    상기 결정은 ab면에 있어서 a축 또는 b축의 상이한 방향을 가지는, 연산회로.
  13. 제 9 항에 따른 연산회로를 구동하는 방법으로서,
    제 1 기간에서, 상기 제1 전계효과 트랜지스터를 오프시키고 상기 제2 전계효과 트랜지스터를 온시키는 단계,
    상기 제 1 기간 후 제 2 기간에서, 상기 제1 전계효과 트랜지스터를 온시키고 상기 제2 전계효과 트랜지스터를 오프시키는 단계,
    상기 제 2 기간 후 제 3 기간에서, 상기 제1 전계효과 트랜지스터를 오프시키고 상기 제2 전계효과 트랜지스터를 오프시키는 단계를 포함하는, 연산회로를 구동하는 방법.
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