KR20110071119A - 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들 - Google Patents

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Abstract

통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들이 개시된다. 특정 실시예에 따른 대표적 방법은 반도체 기판 내에 블라인드 비아(blind via)(140)를 형성하는 단계, 보호층(122)을 비아의 측벽 표면에 도포하는 단계, 보호 코팅이 도포된 기판 물질을 제거로부터 보호하면서 비아의 단부 표면으로부터 기판 물질을 선택적으로 제거함으로써 단자 개구(111)를 형성하는 단계를 포함한다. 상기 방법은 비아 내의 도전 물질과 통합되는 전기적 도전성 단자를 형성하기 위해 비아 및 단자 개구 둘 다에 도전 물질을 배치하는 것을 더 포함할 수 있다. 단자에 인접한 기판 물질은 단자를 노출시키기 위해 제거될 수 있고, 이는 기판 외부의 도전성 구조에 연결될 수 있다.

Description

통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들{SEMICONDUCTOR SUBSTRATES WITH UNITARY VIAS AND VIA TERMINALS, AND ASSOCIATED SYSTEMS AND METHODS}
본 발명은 일반적으로 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들에 관한 것이다.
메모리 칩들, 마이크로프로세서 칩들, 및 이미저 칩들을 포함한 패키지된 반도체 다이들은 일반적으로, 기판에 실장되고 플라스틱 보호 커버링 내 감싸여지는 반도체 다이를 포함한다. 다이는 메모리 셀들, 프로세서 회로들, 이미저 장치들, 및 상호연결 회로와 같은 기능적 피처(feature)들을 포함한다. 또한, 다이는 전형적으로 기능적 피쳐들에 전기적으로 결합되는 본드 패드들을 포함한다. 본드 패드들은 다이를 버스들, 회로들, 및/또는 다른 마이크로전자 조립체들에 연결하기 위한 보호 커버링 밖으로 확장하는 핀들 또는 이외 다른 유형들의 단자들에 전기적으로 연결된다.
반도체 다이 패키지들의 크기를 감소시키고 이러한 패키지들의 기능상의 용량을 증가시키도록 시장 압력이 지속적으로 제조업자들을 몰아가고 있다. 이들 결과들을 달성하는 한 방법은 단일 패키지 내 복수의 반도체 다이들을 적층하는 것이다. 이러한 패키지 내의 다이들은 전형적으로, 패키지 내의 하나의 다이의 본드 패드들을 패키지 내 다른 다이(들)의 본드 패드들에 전기적으로 결합함으로써 상호연결된다.
복수-다이 패키지 내 다이들을 전기적으로 상호연결하기 위해 다양한 방법들이 사용되었다. 하나의 현존하는 방법은 이웃한 다이들의 본드 패드들 간을 직접 연결하는 땜납 볼들을 사용하는 것이다. 또 다른 방법은 이웃한 다이들의 본드 패드들 상에 "범프들"을 용융하는 것이다. 그러나, 전술한 공정들은 몇가지 결점들이 있을 수 있다. 예를 들어, 전술한 구조들은 전형적으로, 비아들을 형성하기 위한 다수의 단계들, 비아들 내 도전 물질, 및 적층된 다이들 간에 연결들을 형성하는 본드 패드들 또는 그외 연결 구조들을 요구한다. 단계들 각각은 시간이 걸리고 따라서 패키지된 장치를 제조하는 비용을 증가시킨다. 또한, 적어도 어떤 경우들에 있어서, 공정들 각각은 다이의 온도를 높일 수 있고, 이는 가공을 위해 패키지에 할당되는 총 서멀 버짓(thermal budget)의 상당 부분을 소비할 수 있다. 결국, 반도체 패키지 내에 다이들을 상호연결하기 위한 개선된 기술들에 대한 필요성이 남아있다.
도 1은 발명의 실시예에 따라 구성된 패키지의 부분 개략적 측단면도이다.
도 2a ~ 도 2i는 발명의 실시예에 따라 가공되는 반도체 기판들의 부분 개략적 측단면도들이다.
도 2j는 발명의 특정 실시예에 따라 적층된 2개의 반도체 기판들의 부분 개략적 측단면도이다.
도 2k는 발명의 또 다른 실시예에 따라 적층된 2개의 반도체 기판들의 부분 개략적 측단면도이다.
도 3a ~ 도 3f는 발명의 또 다른 실시예에 따라 형상들을 갖는 기판 단자들을 형성하기 위한 대표적 방법들의 부분 개략적 측단면도들이다.
도 4는 발명의 특정 실시예에 따라 반도체 기판 상에 보호층을 배치하기 위한 공정의 부분 개략적 측단면도이다.
도 5는 발명의 몇몇 실시예들에 따라 구성된 하나 이상의 패키지들을 포함할 수 있는 시스템의 개략도이다.
패키지된 반도체 장치들 및 조립체들, 및 패키지된 반도체 장치들 및 조립체들을 형성하기 위한 방법들에 관련하여 본 발명의 몇가지 실시예들이 이하 기술된다. 반도체 다이들에 관련하여 어떤 실시예들의 많은 상세 내용이 이하 기술된다. "반도체 다이"라는 용어는 여기에서 예를 들어 개개의 집적회로 다이들, 이미저 다이들, 센서 다이들, 및/또는 그외 반도체 피처들을 구비하는 다이들을 포함한 다양한 제조물품들을 포함하기 위해 사용된다. 이하 기술되는 공정들의 몇몇은 개개의 다이를 또 다른 개개의 다이에 연결하거나, 개개의 다이를 웨이퍼 또는 웨이퍼의 부분에 연결하거나, 웨이퍼 혹은 웨이퍼의 부분을 또 다른 웨이퍼 혹은 웨이퍼의 부분에 본딩하기 위해 사용될 수 있다. 웨이퍼 또는 웨이퍼 부분(예를 들면, 웨이퍼 형태)는 싱귤레이트하지 않은(unsingulated) 웨이퍼 혹은 웨이퍼 부분, 또는 리파플레이트 캐리어 웨이퍼(repopulated carrier wafer)를 포함할 수 있다. 리파플레이트 캐리어 웨이퍼는 싱귤레이트되지 않은 웨이퍼의 형상과 비슷한 주변 형상을 갖는 대체로 단단한 프레임으로 둘러싸인 접착물질(예를 들면, 가요성 접착제)을 포함할 수 있고, 싱귤레이트된 소자들(예를 들면, 다이들)은 접착제에 의해 탑재된다. "반도체 기판"이라는 용어는 여기에서는 전술한 구성들 중 어느 구성을 갖는 전술한 제조 물품들을 포함하기 위해 사용된다.
어떤 실시예들의 많은 구체적 상세 내용들이 도 1 ~ 도 5 및 이들 실시예들의 완전한 이해를 제공하는 다음 설명에 개시되어 있다. 이외 몇몇 실시예들은 여기에 기술된 것들과는 다른 구성들, 부품들, 및/또는 공정들을 가질 수 있다. 따라서, 당업자는 추가적인 실시예들이 도 1 ~ 도 5에 도시된 실시예들의 몇 가지 상세 내용 및/또는 특징들 없이, 및/또는 추가의 상세 내용 및/또는 특징들에 의해 실시될 수 있음을 알 것이다.
도 1은 발명의 실시예에 따라 구성된 반도체 패키지(106)를 포함하는 반도체 조립체(100)의 부분 개략적 측단면도이다. 패키지(106)는 서로 전기적 및 기계적으로 상호연결되는 복수의 반도체 기판들(예를 들면, 반도체 다이들(101))를 탑재하는 지지 부재(102)를 포함할 수 있다. 따라서, 반도체 다이들(101) 각각은 이웃 다이(101)의 대응하는 다이 단자들(110)에 연결되는 다이 단자들(110)을 포함할 수 있다. 지지 부재(102)는 하나 이상의 반도체 다이들(101)의 다이 단자들(110)에 연결되는 지지 부재 단자들(107)을 포함할 수 있다. 지지 부재 단자들(107)은 지지 부재(102) 내부의 라인들을 통해 패키지 단자들(104)에 연결된다. 전체 패키지(106)(혹은 패키지(106)의 부분들)은 반도체 다이들(101) 및 다이들(101) 간에 관련된 연결들을 보호하기 위해 봉지재(encapsulant)(103)에 의해 둘러싸여질 수 있는 반면, 패키지 단자들(104)은 인쇄회로기판들 및/또는 그외 회로 소자들과 같은 외부 장치들에 패키지(106)를 연결하기 위해 노출된 상태에 있다. 다음 논의는 이웃 다이들(101)을 서로 연결하기 위해 사용되는 단자들(110)의 추가의 특징들, 및 이러한 단자들을 형성하기 위한 관련된 방법들을 기술한다.
도 2a는 제 1 주 표면(123) 및 대향하여 면한 제 2 주 표면(124)을 갖는 기판 물질(121)을 포함하는 반도체 기판(120)(예를 들면, 웨이퍼, 웨이퍼 부분, 다이, 혹은 그외 기판)의 부분 개략적 측단면도이다. 도 2a에 도시된 바와 같이, 대응하는 비아 축선들(V)을 따라 제 1 표면(123) 안으로 확장하기 위해 복수의 비아들(140)이 형성되었다. 비아들(140)이 형성된 후에 반도체 기판(120)에 본드 패드가 추가될 수 있고(도 2j를 참조로 이하 기술되는 바와 같이), 혹은 비아들(140)은 제 1 표면(123)에 사전 형성된 본드 패드들을 관통할 수 있다. 개개의 비아들(140)은 대응하는 비아 축선(V)에 관하여 선대칭일 수 있고(예를 들면, 각각의 비아(140)는 원형의 단면형상을 가질 수 있다), 혹은 비아들(140)은 비아 축선(V)을 가깝게 둘러싸는 다른 단면 형상들을 가질 수 있다(예를 들면, 어스펙트 비(aspect ratio)가 낮은 타원 형상). 비아들(140)은 이방성 에칭 기술들과 같은 기술들을 사용하여 형성될 수 있다. 각각의 비아(140)는 하나 이상의 측벽 표면들(141) 및 단부 표면(142)을 포함할 수 있다. 일부 실시예들에서, 측벽 표면들(141)은 예를 들면 단계적 Bosch 에칭 공정을 사용함으로써 스캘롭(scallop)될 수 있다. 이러한 경우들에 있어서, 스캘롭을 매끄럽게하기 위해 비아들(140)은 (예를 들면, SF6 혹은 또 다른 등방성 에찬트(isotropic etchant)를 사용하여) 후가공(post-process)될 수 있다. 그러나, 특정 실시예들에서, 비아들(140)을 형성하기 위해 사용되는 에칭 공정은 대체로 매끄러운 스캘롭이 없는 측벽 표면들(141)을 생성하는 일반적으로 연속 공정일 수 있다. 따라서 측벽 표면들(141)은 대체로 매끄러운 원통 형상을 가질 수 있다. 비아(140)를 형성하기 위한 적합한 공정들은 습식 에치 공정, 정상상태 건식 에치 공정, 레이저 드릴, 미세-전기방전 가공, 마이크로비드 블라스팅(microbead blasting), 등을 포함한다.
비아들(140)은 기판 물질(121) 내의 반도체 피처들(도 2a에 도시되지 않음)에 연결되는 도전성 구조들, 및 반도체 기판(120)을 다른 반도체 기판들 및/또는 지지 부재들에 전기적으로 연결하기 위해 사용되는 단자들을 수용하기 위해 사용된다. 다음 도면들은 이들 단자들의 형성의 더 상세한 내용을 기술한다.
도 2b에 도시된 바와 같이, 비아들(140)의 측벽 표면들(141) 및 단부 표면들(142)을 덮기 위해서 반도체 기판(120) 상에 보호층(122)이 배치되었다. 보호층(122)은 C4F8 패시베이션층, CVD-피착된 산화물들 또는 질화물들, 혹은 그외 적합한 물질들을 포함할 수 있다. 도 2c에서, 단부 표면들(142)을 다시 노출시키기 위해서, 개개의 비아들(140)의 단부 표면들(142)을 덮는 보호층(122)의 부분들이 제거되었다. 단부 표면들(142) 상의 보호층(122)의 부분들은 예를 들면 측벽 표면들(141)에 이웃한 보호층(122)의 부분들을 제거하지 않고 선택적으로 제거될 수 있다. 예를 들어, 이 물질을 선택적으로 제거하기 위해 이방성 제거 공정이 사용될 수 있다. 대표적 제거 공정은 스페이서 에치, 혹은 수평 방위로 놓인 물질들을 선택적으로 제거하는 그외의 에치 공정을 포함한다.
도 2d에서, 단자 개구들(111)은 개개의 비아들(140)의 단부들에 형성되었다. 일반적으로, 단자 개구들(111)은 측벽 표면들(141)을 덮는 보호층(122)에 의해 수행되는 보호 기능에 기인하여, 위에 비아들(140)의 형상들에 영향을 미치지 않고 형성된다. 단자 개구들(111)은 비아(140)의 형상들과는 다른 형상들을 가질 수 있다. 예를 들어, 비아들(140)이 일반적으로 원통 형상을 갖는 반면, 단자 개구들(111)은 일반적으로 구형 형상을 가질 수 있다. 단자 개구들(111)은 예를 들어 이방성 제거 공정과는 반대인 등방성 제거 공정을 사용함으로써, 비아(140)의 폭을 넘어 측방향으로 확장할 수도 있다. 이러한 구조들을 형성하기 위한 또 다른 대표적 기술들은 참조로 여기에 포함시키는 "Micromachining of Buried Micro Channels in Silicon" (de Boer, et al., Journal of Micro Electromechanical Systems, Vol. 9, No. 1, March 2000) 명칭의 논문에 포함되어 있다. 단자 개구들(111)이 형성된 후에, 비아들(140) 내로 그리고 이들 사이로 확장하는 보호층(122)의 부분들은 이하 기술되는 바와 같이 비아(140) 및 단자 개구(111) 내에 도전 물질을 도포하기 위해 후속 단계들에 앞서 제거된다.
도 2e는 반도체 기판(120) 상에 추가의 물질들이 배치된 후에 반도체 기판(120)를 도시한 것이다. 예를 들어, 도 2e에 도시된 바와 같이, 유전층(125)이 비아들(140) 및 단자 개구들(111) 내부 뿐만 아니라, 기판 물질(121)의 제 1 표면(123) 상에 배치되었다. 장벽층(126)이 유전층(125) 상에 배치되었으며, 선택적 시드층(127)이 장벽층(126) 상에 배치되었다. 적합한 유전 물질들은 TEOS, 파릴렌(parylene), 질화물들, 산화물들 및/또는 그외 적합한 물질들을 포함한다. 적합한 장벽층 물질들은 텅스텐(tungsten), 티타늄 질화물(titanium nitride), 탄탈륨(tantalum), 상기 물질들의 화합물들 및/또는 그외 적합한 물질들을 포함한다. 일부 실시예들에서, 시드층(127)은 비아들(140) 및 단자 개구들(111)을 채우는 공정을 용이하게 하는데 사용된다. 다른 실시예들에서, 동일 결과를 달성하기 위해 직접적 장벽상 도금 공정(direct on barrier plating process)이 사용될 수 있다.
도 2f는 비아들(140) 및 단자 개구들(111) 내에 도전 물질(112)이 배치된 후에 반도체 기판(120)을 도시한 것이다. 비아들(140) 및 단자 개구들(111) 둘 다를 채우는 통합 도전성 구조(119)를 형성하기 위해 보톰-업(bottom-up) 피착 공정 혹은 이외 적합한 공정을 사용하여 비아들(140) 및 단자 개구들(111) 내에 도전 물질(112)이 배치될 수 있다. 이 단일-단계 공정은 비아(140) 내에 도전 물질(112)을 형성하는 작업과 단자 개구(111) 내에 도전 물질(112)을 형성하는 작업 간에 반도체 기판(120)을 재정렬시키지 않고 수행될 수 있다. 이 작업은 비아(140)의 단부에 통기 구멍을 형성할 필요없이 수행될 수 있고, 이는 공정 시간을 더욱 감소시킨다.
도전 물질(112)을 비아(140) 및 단자 개구(111)에 도입하기 위한 적합한 기술들은, 펄스 화학 기상 피착(pCVD : pulsed chemical vapor deposition), 이온 물리 기상 피착(iPVD : ionic physical vapor deposition), 원자층 피착(ALD : atomic layer deposition), 전기-그라프팅(electro-grafting), 보톰-업 ECD 도금, 및 무전해 도금을 포함하는데, 그러나 이들로 제한되는 것은 아니다. 적합한 도전 물질들은 구리, 알루미늄, 텅스텐, 금 및/또는 전술한 구성성분들의 합금들을 포함한다. 특정 실시예들에서, 도전 물질(112)은 전해구리가 선택되는데, 이것은 무전해 배치된 물질들과 비교했을 때, 그리고 땜납과 비교했을 때 향상된 순도를 갖는다. 예를 들어, 도전 물질은 적어도 90% 구리일 수 있고, 어떤 경우들에 있어서는 99% 구리일 수 있다.
또 다른 특정한 실시예들에서, 도전 물질(112)은 땜납이 없는데, 예를 들면, 이것은 땜납을 전혀 포함하지 않거나 단지 극미량의 땜납만을 포함한다. 이러한 물질 선택은 향상된 전도율 및/또는 구조적 특징들을 갖는 도전성 구조들을 생성할 수 있을 것으로 예상된다.
또 다른 실시예들에서, 도전 물질(112)은 비아(140) 및 단자 개구(111) 내에 배치되기 전에 (적어도 부분적으로) 수행될 수 있다. 예를 들어, 도전 물질(112)은 와이어-본딩 공정을 사용하여 비아(140)로 삽입되는 사전 형성된 와이어를 포함할 수 있다. 이 경우에, 기판(120)의 제 2 표면(124)으로부터 물질을 제거하기 위한 이하 기술되는 공정은 도전 물질(112)이 비아(140) 내에 배치된 후가 아니라 그 전에 수행될 수 있다.
도전 물질(112)이 빌드-업(build-up) 기술(예를 들면, 도금)을 사용하여 비아(140) 및 단자 개구(111)에 도입될 때, 공정은 다음에 단자 개구(111) 내에 도전 물질(112)을 노출시키기 위해 제 2 표면(124)로부터 물질을 제거하는 것을 포함할 수 있다. 예를 들어, 특정 실시예에서, 기판 물질(121)은 (예를 들면, 백그라인딩 또는 그외의 제거 공정으로) 도 2f에 도시된 점선(L)까지 제거될 수 있다.
도 2g는 기판 물질(121) 이 제 2 표면(124)으로부터 제거된 후에 통합 비아(140)를 포함하는 도 2f에 도시된 기판(120)의 부분을 도시한 것이다. 도 2g에 도시된 바와 같이, 기판 물질(121)을 제거하는 것은 제 1 단자(110a)를 형성하기 위해 도전 물질(112)을 노출시킬 수 있다. 결과적인 제 1 단자(110a)는 비아(140)의 대응하는 폭(W1)보다 큰 폭(W2)을 가질 수 있다. 따라서, 제 1 단자(110a)는 이웃 구조들에 연결하기 위한 추가의 노출된 표면 영역을 포함할 수 있다. 이어서 패시베이션층(128)은 전술한 백그라인딩 작업 후에 제 2 표면(124)을 보호하기 위해 제 2 표면(124) 상에 배치될 수 있다.
비아(140) 및 제 1 단자(110a)의 치수들은 고 도전성의 콤팩트한 전기적 경로들을 형성하기 위해 기판(120)의 특징들에 따라 선택될 수 있다. 예를 들어, 초기에 800μ 두께의 기판(120)에 대하여, 비아(140)는 lOOμ 미만(예를 들면, 50μ 또는 25μ)의 깊이(D1)를 갖게 선택될 수 있다. 남은 기판 물질(121)은 위에 기술된 바와 같이 백그라운딩될 수 있다. 폭(Wl)은 20μ 이하(예를 들면, 10μ 또는 5μ)일 수 있다.
도 2g에 도시된 실시예의 한 특정한 국면에서, 제 1 단자(110a)는 기판 물질(121)의 제 2 표면(124)과 일반적으로 동일 평면인 노출된 도전성 표면(118)을 가질 수 있다. 따라서, 비아(140) 및 단자 개구(111) 내의 결과적인 도전성 구조(119)는 제 1 표면(123)으로부터 제 2 표면(124)까지 기판 물질(121)을 관통하여 확장한다. 다른 실시예들에서, 예를 들어 "범프"를 형성하기 위해, 제 1 단자(110a)의 표면들을 더 노출시키기 위해서 추가로 기판 물질(121)이 제거될 수 있다. 예를 들어, 도 2h는 제 2 단자(110b)를 둘러싸는 영역들 내의 기판(120)의 제 2 표면(124)으로부터 추가로 물질을 제거함으로써 형성되는 제 2 단자(110b)를 도시한 것이다. 기판 물질(121)은 습식 에치 공정, 혹은 플라즈마 건식 에치 공정(예를 들면, SF6O2 화학물을 사용하여)을 사용하여 제거될 수 있다. 이 영역의 유전 물질(125)도 제거될 수 있다. 이 공정은 비아 축선(V)으로부터 측방향으로 바깥쪽으로 면하며 테이퍼된(tapered) 형태로 제 2 표면(124)으로부터 축선방향으로 돌출하는 전기적 도전성의 바깥쪽으로 면하는 표면들(113)을 생성할 수 있다. 따라서, 바깥쪽으로 면하는 표면들(113)은 이웃 장치들과의 연결들을 만들기 위해 사용될 수 있는 (제 2 단자(110b)의 단면 영역에 대한) 제 2 단자(110b)의 노출된 표면 영역을 증가시킬 수 있다. 다른 실시예들에서, 바깥쪽으로 면하는 표면들(113)은 전기적 및 물리적 연결들을 만들기 위해 이웃 장치들의 구조들 내로 혹은 이들에 대해 돌출하거나 아니면 축선방향으로 확장할 수 있다.
제 2 단자(110b)는 비아(140)를 채우는 도전 물질(112) 외에 도전 물질들을 포함할 수 있다. 예를 들어, 제 2 단자(110b)는 노출된 표면(118)에 도포되는 플래시 코팅(flash coating)(114)을 포함할 수 있다. 플래시 코팅(114)은 이웃 장치들과의 전기적 연결들을 용이하게 할 수 있다. 특정 실시예에서, 플래시 코팅은 주석, 금, 인듐 또는 그외 적합한 전기적 도전 물질들을 포함할 수 있다. 일반적으로, 플래시 코팅(114)은 마스크의 사용을 요구하지 않는 무전해 가공을 사용하여 도포될 수 있다.
도 2i는 도전성 충전 물질(112) 외에 도전 물질들을 포함하는 대표적 제 3 단자(110c)를 도시한 것이다. 이 특정 실시예에서, 추가의 물질은 땜납 볼(115)을 포함할 수 있다. 땜납 볼(115)은 바깥쪽으로 면하는 표면들(113) 뿐만 아니라, 도전 물질(112)의 하향하여 면하는 노출된 표면(118)과 접촉할 수 있다. 이러한 배열은 이웃 구조들에 연결하기 위한 증가된 표면 영역을 단자(110c)에 줄 수 있다. 땜납 볼(115)은 바깥쪽으로 면하는 표면들(113) 주위로 확장하기 때문에, 도전 물질(112)과의 증가된 물리적 및 전기적 연속성 둘 다를 제공할 수 있다.
도 2j는 적층된 배열에서 제 2 다이(101b)에 전기적으로 연결된 제 1 다이(101a)를 포함하는 반도체 조립체(100)의 부분을 개략적으로 도시한 것이다. 다이들(101a, 101b)은 라인들(131)로 본드 패드들(132)에 연결된 매립 마이크로전자 소자들(130)(예를 들면, 커패시터들 또는 트랜지스터들)을 포함할 수 있다. 이어서 본드 패드들(132)은 비아들(140)에서 도전성 구조들(119)에 전기적으로 연결된다. 제 1 다이(101a)는 도 2g를 참조로 위에 기술된 것들과 구성적으로 전반적으로 유사한 제 1 단자들(110a)을 포함할 수 있다. 제 2 다이(101b)는 도 2h를 참조로 위에 기술된 것들과 구성적으로 전반적으로 유사한 제 2 단자들(110b)을 포함할 수 있다. 제 1 단자들(110a)이 제 2 단자들(110b)과 접촉하여 2개의 다이들(101a, 101b)이 접합될 수 있다. 일실시예에서, 개개의 제 1 단자들(110a)의 노출된 표면들(118)은 대응하는 개개의 제 2 단자들(110b)의 노출된 표면들(118) 과 접촉할 수 있다. 또 다른 실시예에서, 제 1 및 제 2 단자들(110a, 110b) 중 하나 혹은 둘 다는 다른 단자와 접촉하는 플래시 코팅(114)(도 2h)를 포함할 수 있다. 단자들(110a, 110b)은 서로 간에 대응하는 제 1 및 제 2 단자들(110a, 110b)을 용융하기 위해 열, 압력, 및/또는 이외 다른 형태들의 에너지(예를 들면, 초음파 에너지)를 사용하여 연결될 수 있다. 예를 들어, 단자들(110a, 110b)은 (예를 들면, 압력을 인가하거나, 또는 초음파 에너지와 조합하여 압력을 인가함으로써) 단자 구성성분들을 리플로(reflow)하지 않고 부착될 수 있다. 적합한 대표적 공정들은 초음파, 열-음파 및/또는 열-압착 공정들을 포함한다. 일실시예에서, 제 2 단자들(110b)은 제 1 다이(101a)의 대응하는 제 1 단자들(110a)와 결부되게 하기 위해 제 2 다이(101b)의 대응하는 제 2 표면(124)을 넘어 축선방향으로 돌출할 수 있다. 어떤 경우들에 있어서, 부착 공정이 완료된 후에 단자들(110a, 110b) 사이의 작은 틈의 다이들(101a, 101b) 사이에 갭(105)이 남아있을 수 있다. 갭(105)은 예를 들면 적층된 구조를 봉지하기에 앞서 언더필(underfil) 물질 또는 이외 적합한 물질로 채워질 수 있다. 특정 실시예들에서, 완성된 조립체는 도 1에 도시된 것과 전반적으로 유사한 구성을 가질 수 있다.
도 2j에서, 제 1 단자들(110a)의 노출된 표면들(118)이 제 2 단자들(110b)의 노출된 단자들(118)과 접촉하도록 제 1 및 제 2 다이들(101a, 101b)이 적층된다. 다른 실시예들에서, 다이들(101a, 101b) 중 하나 혹은 둘 다의 상대적 방위들은 반전될 수 있다. 예를 들어, 일실시예에서, 다이들(101a, 101b) 둘 다는 (도 3j에 도시된 방위와 비교해서) 반전될 수 있고 따라서 제 1 다이(101a)의 본드 패드들(132)은 제 2 다이(101b)의 대응하는 본드 패드들(132)과 접촉하고, 각각의 다이(101a, 101b)의 노출된 표면들(118)은 (예를 들면, 도 2j에서 상향 및 하향으로) 바깥쪽으로 면한다.
도 2k에 도시된 또 다른 예에서, 제 2 다이(101b)의 방위는 도 2j에 도시된 방위에 대하여 반전되고, 반면 제 1 다이(101a)는 자신의 방위를 계속 유지한다. 따라서, 제 1 다이(101a)의 노출된 표면들(118)은 제 2 다이(101b)의 본드 패드들(132)과 접촉한다. 이 방위는 특정 실시예들에서 2개를 초과하는 다이들을 적층하기 위해 사용될 수 있다. 다른 실시예들에서, 도 2j ~ 도 2k를 참조로 위에 기술된 전술한 방위들은 예를 들면 조립체가 2개를 초과하는 적층된 다이들을 포함할 때 조합될 수 있다. 예를 들어, 제 3 다이는 도 2j에 도시된 제 2 다이(101b)의 위에 적층될 수 있고, 제 3 다이 단자들의 노출된 표면들은 제 2 다이(101b)의 본드 패드들(132)과 접촉한다.
도 1 ~ 도 2k를 참조로 위에 기술된 전술한 실시예들 중 적어도 일부의 한 특징은 비아(140)를 통한 도전성 경로가 비아(140)의 단부에 단자(110)를 형성함과 동시에 형성될 수 있다는 것이다. 결국, 비아(140) 내의 그리고 단자(110)의 전체 도전성 구조(119)는 일반적으로 통합되고 동질일 수 있다. 특히, 전체적 구조(119) 내에 물질 경계를 형성하지 않고 동일 도전 물질이 비아(140) 및 단자 개구(111)를 채울 수 있다. 따라서 이 공정은 비아들과 대응하는 본드 패드들 사이에 경계들을 갖는 현존의 구조들과 비교했을 때 증가된 연속성을 갖는 전체적인 도전성 구조(119)를 생성할 수 있다. 결국, 이들 구조들은 현존의 구조들과 비교했을 때 증가된 신뢰성을 가질 수 있다.
또한, 비아(140) 및 단자(110)는, 일반적으로 비아의 단부에 본드 패드 또는 범프를 형성하기 위해 사용되는 제 2 표면(124)에서 마스크/리소그래피 공정을 사용할 필요성 없이 형성될 수 있다. 대신, 상기 구조는 덜 시간 소비적이고 저렴한 피착과 선택적 에치 공정들을 사용하여 형성될 수 있다. 이에 따라 이것은 도전성 구조(119)를 형성하는데 필요한 시간량을 줄일 수 있고 따라서 다이의 비용, 또는 비아가 형성되는 그외의 제품의 비용을 줄일 수 있다.
전술한 공정들의 적어도 일부 실시예들의 또 다른 특징은 비아(140)를 채우는 작업과 단자(110)를 형성하는 작업 간에 반도체 기판들(120)을 재정렬시킬 필요가 없다는 것이다. 대신에, 위에 논의된 바와 같이, 두 구조들은 동일 작업의 부분으로서 형성될 수 있다. 또한, 위에 논의된 바와 같이, 비아(140)는 스캘롭이 없는 대체로 균일하고 평탄한 원통형 벽들을 생성하는 공정들을 사용하여 형성될 수 있다. 예를 들어, 비아(140)를 생성하기 위해 연속 이방성 에치 공정이 사용될 수 있다. 결국, 비아(140)는 교번적 에치 공정들을 사용하는 비아들보다 형성하는데 있어 덜 시간 소비적일 수 있고, 윤곽에 따르는 및/또는 비균일 벽들을 생성하는 공정들보다 더 효율적으로 기판(120)에서 가용한 한정된 용적을 사용할 수 있다.
도 3a ~ 도 3f는 본 발명의 다른 실시예에 따른 형상들을 갖는 도전성 단자들을 형성하기 위한 대표적 공정들을 도시한 것이다. 먼저 도 3a를 참조하면, 위에 기술된 것들과 전반적으로 유사한 공정들을 사용하여 기판(120) 내에 비아(140)가 형성된다. 위에 기술된 대체로 구형 형상 이외의 형상들을 형성할 수 있는 공정들을 사용하여 비아(140)의 바닥에 단자 개구(311)가 형성될 수 있다. 예를 들어, 기판 물질(121)의 결정면들에 정렬되게 기판 물질(121)을 제거하여 대체로 평탄한 측벽들을 갖는 단자 개구(311)를 생성하기 위해 이방성 에치 공정이 사용될 수 있다. 이러한 개구들을 형성하기 위한 대표적 공정들은 참조로 앞에서 포함시킨 de Boer et al.(2000년 3월)에서 다루어져 있다.
도 3b에서, 유전층(125), 장벽층(126), 및 선택적 시드층(127)이 비아(140) 및 단자 개구(311) 내에 배치되었다. 비아(140) 및 단자 개구(311)는 도 2f를 참조로 위에 기술된 전술한 공정들 중 어느 하나를 사용하여 도전 물질(112)로 채워졌다. 이어서, 노출된 표면(318)을 갖는 제 1 단자(310a)를 형성하기 위해 기판(120)의 제 2 표면(124)으로부터 물질이 제거된다.
도 3c는 도 2h를 참조하여 위에 기술된 것과 전반적으로 유사한 방식으로 추가로 기판 물질(121)을 제거함으로써 형성된 제 2 단자(310b)를 도시한 것이다. 따라서, 제 2 단자(310b)는 제 2 표면(124)을 넘어 돌출하는 바깥쪽으로 면하는 표면들(313)을 포함할 수 있다. 제 2 단자(310b)는 추가의 도전성 물질로서, 예를 들면 (도 2h를 참조로 위에 논의된 바와 같은) 플래시 코팅 또는 (도 2i를 참조로 위에 논의된 바와 같은) 땜납 볼을 포함할 수 있다.
도 3d는 본 발명의 또 다른 실시예에 따라 구성된 제 3 단자(310c)을 도시한 것이다. 이 실시예에서, 백그라인딩 공정은 단자 개구(311) 내에 도전 물질(112) 중 어느 것을 제거하기에 앞서 중지되었다. 기판 물질(121)은 도시된 구조를 형성하기 위해 단자 개구(311) 내의 도전 물질(112) 주위로부터 선택적으로 제거되었다. 예를 들어, 기판(120)은 도전 물질(112) 및 선택적으로 시드 층(127)은 제거하지 않으면서 기판 물질(121)(및 아마도 유전 물질(125) 및 장벽층(126))을 우선적으로 제거하는 에찬트에 노출될 수 있다. 이 배열은 추가된 양만큼 제 2 표면(124)을 넘어 돌출하는 제 3 단자(310c)를 생성할 수 있고 기판(120)을 이웃 구조들에 연결하기 위해 추가 분량의 도전 물질(112)을 제 3 단자(310c)에 제공한다.
도 3e 및 도 3f는 본 발명의 또 다른 실시예에 따라 단자를 형성하기 위한 또 다른 공정을 도시한 것이다. 도 3e에 도시된 바와 같이, 어떤 경우들에 있어서, 단자 개구(311) 및 비아(140)의 표면들에 도포된 도전 물질(112)은 예를 들면 단자 개구(311) 내에 보이드(void)(316)를 남길 수 있다. 보이드들은 대부분의 반도체 가공 작업들에서 일반적으로 바람직하지 못하나, 도 3e에 도시된 보이드(316)는 쉽게 수용되고 및/또는 점유될 수 있다. 예를 들어, 도 3f에 도시된 바와 같이, 노출된 표면(318)을 드러내기 위해 제 2 표면(124)으로부터 기판 물질(121)이 제거될 때, 보이드(316)도 노출된다. 선택적으로, 보이드(316)는 제 2 도전 물질(317)로 채워질 수 있다. 예를 들어, 보이드(316)는 플래시 코팅으로 채워지거나 또는 부분적으로 채워질 수 있고, 보이드(316)의 형상 및 추가된 표면 영역은 코팅으로 강력한 물리적 및 전기적 연결을 할 수 있게 한다. 또 다른 실시예에서, 보이드(316)는 그대로 놔두어 이웃(예를 들면, 적층된) 기판의 대응하는 단자 구조로부터 도전 물질을 수용하기 위해 사용될 수 있다. 예를 들어, 보이드(316)는 이웃 기판으로부터 땜납 볼 또는 다른 단자(예를 들면, 각각 도 2h, 도 2i에 도시된 제 2 단자(110b) 또는 제 3 단자(110c))를 수용하여 이와 연결할 수 있다.
도 4는 기판(120) 내에 비아들(140)을 형성하기 위한 또 다른 실시예를 도시한 것이다. 이 실시예에서, 보호층(422)은 기판(120)의 제 1 표면(123)에, 그리고 비아들(140)의 측벽 표면들(141)에 도포된다. 어떤 경우들에 있어서, 비아(140)는 고 어스펙트 비를 가질 수 있는데(예를 들면, 비교적 긴 길이 및/또는 비교적 작은 폭), 이것은 보호층(422)이 단부 표면(142)보다 측벽 표면들(141)에 더 쉽게 부착하게 할 수 있다. 결국, 단부 표면(142)은 거의 또는 전혀 보호 물질(422)을 수용하지 않을 수 있다. 이 배열은 단부 표면(142)으로부터 보호층(422)을 제거할 필요성을 제거할 수 있고 대신에, 단자 개구는 보호층(422)을 도포한 직후 형성될 수 있다. 결국, 이 공정의 실시예들은 도전성 단자들을 형성하는데 요구되는 시간량을 감소시킬 것으로 예상되고, 그럼으로써 기판(120)으로부터 다이들 혹은 이외 최종 산물들을 형성하는 비용을 감소시킬 수 있다.
도 1 내지 도 4를 참조로 위에 기술된 방법들에 따라 기판들을 결합시키는 것에 기인한 반도체 패키지들 중 어느 하나는 상당히 더 큰 및/또는 더 복잡한 다수의 시스템들에 탑재될 수 있고, 이의 대표적 예가 도 5에 개략적으로 도시된 시스템(500)이다. 시스템(500)은 프로세서(552), 메모리(554) (예를 들면, SRAM, DRAM, 플래시 메모리 및/또는 그외 메모리 장치), 입력/출력 장치들(556)(예를 들면, 센서 및/또는 송신기), 및/또는 다른 서브-시스템들 또는 부품들(558)을 포함할 수 있다. 도 1 ~ 도 4를 참조로 위에 기술된 피처들 중 하나 혹은 이들의 조합을 갖는 반도체 패키지들은 도 5에 도시된 장치들 중 어느 하나에 포함될 수 있다. 결과적인 시스템(500)은 매우 다양한 계산, 처리, 저장, 감지, 이미징, 및/또는 그외의 기능들 중 어느 것을 수행할 수 있다. 따라서, 대표적 시스템(500)은 한정하지 않고, 컴퓨터들 및/또는 이외 데이터 프로세서들, 예를 들어, 데스크탑 컴퓨터들, 랩탑 컴퓨터들, 인터넷 기기들, 휴대용 장치(팜탑(palm-top) 컴퓨터들, 착용가능 컴퓨터들, 셀룰라 혹은 모바일 전화들, PDA, 음악 플레이어들, 카메라들, 등), 멀티-프로세서 시스템들, 프로세서-기반 혹은 프로그램가능 소비자 전자장치들, 네트워크 컴퓨터들 및 미니-컴퓨터들을 포함할 수 있다. 이외 대표적 시스템들(500)은 단일 유닛 내 수용되거나 (예를 들면, 통신 네트워크를 통해) 복수의 상호연결된 유닛들에 분산될 수 있다. 따라서 시스템(500)의 부품들은 로컬 및/또는 원격 저장장치들, 및 매우 다양한 컴퓨터-판독가능 미디어 중 어느 하나를 포함할 수 있다.
전술한 바로부터, 본 발명의 특정 실시예들은 예시 목적을 위해 기술되었으며 전술한 시스템들 및 방법들은 다른 실시예들도 가질 수 있음을 알 것이다. 예를 들어, 위에 기술된 어떤 실시예들은 2 또는 3개의 적층된 다이들을 갖는 반도체 패키지들 맥락에서 기술되었으나, 다른 실시예들에서, 패키지들은 다를 개수의 적층된 다이들을 포함할 수 있다. 어떤 경우들에 있어서, 비아(140)는 예를 들어 기판이 도 1에 도시된 최상부 다이를 형성한다면 기판을 완전히 관통하여 확장하지 않을 수도 있다. 이러한 경우에, 비아(140)는 예를 들면, 열 도관 또는 열 싱크로서 작용할 열적 목적을 위해 사용될 수도 있다. 위에 기술된 동일 공정들이 비아 및 단자를 형성하기 위해 사용될 수 있는데, 그러나 단자는 기판의 제 2 표면 에서 노출되지 않는다. 이러한 기판들은 평면형(적층되지 않은) 다이들을 위해 사용될 수도 있다. 다른 실시예들에서, 단자는 PCB들 또는 그외 다른 지지 부재들 또는 기판들에 평면형(적층되지 않은) 다이를 연결하기 위해 노출될 수 있다. 전술한 연결된 구조들을 형성하고 서로 다른 반도체 기판들의 짝이 되는 구조들을 연결하기 위한 많은 공정들은 다이 수준에서(예를 들면, 다이들을 싱귤레이트한 후에), 웨이퍼 수준에서(예를 들면, 다이들을 싱귤레이트하기 전에), 및/또는 그외 가공 단계들에서 수행될 수 있다.
특정 실시예들의 맥락에서 기술된 어떤 특징들은 다른 실시예들에서 조합되거나 제거될 수 있다. 예를 들어, 도 4를 참조로 위에 기술된 측벽 표면들을 코팅하는 공정은 다른 도면들 중 어느 도면에 도시된 도전성 구조들에 관련하여 형성된 비아들에 도포될 수 있다. 도 3c 및 도 3d에 도시된 바와 같이 전체 단자 개구 주위로부터 기판 물질을 제거하는 공정은 도 2e 또는 도 2h에 도시된 단자 개구들에 적용될 수 있다. 또한, 어떤 실시예들에 관련된 특징들 및 결과들이 이들 실시예들의 맥락에서 기술되었으나, 다른 실시예들은 이러한 특징들 및 결과들을 나타내지 않을 수 있고, 모든 실시예들이 반드시 이러한 특징들 및 결과들을 나타낼 필요가 있는 것은 아니다. 따라서, 개시된 바는 위에 분명하게 도시되지 않거나 기술되지 않은 다른 실시예들을 포함할 수 있다.

Claims (32)

  1. 반도체 기판 내에 측벽 표면 및 단부 표면을 갖는 블라인드 비아(blind via)를 형성하는 단계;
    상기 비아의 상기 측벽 표면에 보호층을 도포하는 단계;
    상기 보호층이 도포된 기판물질을 제거로부터 보호하면서 상기 단부 표면에서 상기 비아로부터 기판 물질을 선택적으로 제거함으로써 단자 개구를 형성하는 단계;
    상기 비아 내의 도전 물질과 통합되는 전기적 도전성 단자를 형성하기 위해 상기 비아 및 상기 단자 개구 내에 도전 물질을 배치하는 단계;
    상기 단자를 노출시키기 위해 상기 단자에 이웃한 기판 물질을 제거하는 단계; 및
    상기 기판 외부의 도전성 구조에 상기 단자를 전기적으로 연결하는 단계를 포함하는, 반도체 조립체 형성 방법.
  2. 청구항 1에 있어서,
    상기 도전 물질을 배치하는 단계는 비아 배치 공정과 단자 배치 공정 간에 도전 물질 소스에 대해 상기 반도체 기판을 재정렬하지 않고, 비아 배치 공정 동안 상기 비아에 땜납없는 도전 물질을 배치하고, 단자 배치 공정 동안 상기 단자 개구 내에 땜납없는 도전 물질을 배치함으로써, 동질의 도전성 구조를 형성하는 단계를 포함하고;
    상기 단부 표면에서 상기 비아로부터 기판 물질을 제거하는 공정은 상기 측벽층으로부터 기판 물질을 제거하지 않고 수행되고;
    상기 반도체 기판은 제 1 반도체 다이를 포함하고, 상기 단자를 도전성 구조에 전기적으로 연결하는 것은 하나의 다이를 다른 다이와 면하게 한 적층된 배열에서 상기 단자를 제 2 반도체 다이에 연결하는 것을 포함하고;
    상기 비아는 비아 축선을 따라 확장되고;
    상기 단자에 이웃한 기판 물질을 제거하는 단계는 상기 단자의 측방향으로 바깥쪽으로 면하는 표면을 노출시키는 것을 포함하고;
    상기 방법은 상기 제 2 표면에서 마스크를 사용하지 않고 추가의 도전 물질을 상기 단자에 도포하는 단계를 더 포함하는, 반도체 조립체 형성 방법.
  3. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 표면 및 상기 제 1 표면으로부터 대향하여 면하는 제 2 표면을 가지며, 상기 비아는 상기 제 1 표면으로부터 상기 반도체 기판 내로 확장하며, 전기적 도전성 단자를 형성하는 것은 상기 제 2 표면에서 마스크를 사용하지 않고 상기 전기적 도전성 단자를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  4. 청구항 1에 있어서,
    상기 도전 물질을 배치하는 단계는 비아 배치 공정과 단자 배치 공정 간에 도전 물질 소스에 대해 상기 반도체 기판을 재정렬하지 않고, 비아 배치 공정 동안 상기 비아에 상기 도전 물질을 배치하고, 단자 배치 공정 동안 상기 단자 개구 내에 상기 도전 물질을 배치하는 것을 포함하는, 반도체 조립체 형성 방법.
  5. 청구항 1에 있어서,
    상기 반도체 기판은 반도체 다이를 포함하며, 도전성 구조에 상기 단자를 전기적으로 연결하는 단계는 상기 단자를 지지 부재에 연결하는 것을 포함하는, 반도체 조립체 형성 방법.
  6. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 반도체 다이를 포함하며, 도전성 구조에 상기 단자를 전기적으로 연결하는 단계는 상기 단자를 제 2 반도체 다이에 연결하는 것을 포함하는, 반도체 조립체 형성 방법.
  7. 청구항 1에 있어서,
    상기 보호층을 도포하는 단계는 상기 보호층을 상기 측면 및 상기 단부 표면 둘 다에 도포하는 것을 포함하고, 상기 방법은 상기 단자 개구를 형성하기 전에 상기 단부 표면으로부터 상기 보호층을 제거하는 것을 더 포함하는, 반도체 조립체 형성 방법.
  8. 청구항 1에 있어서,
    상기 보호층을 도포하는 단계는 상기 보호층을 상기 비아의 상기 단부 표면에 도포하지 않고 상기 측벽 표면에 상기 보호층의 도포를 완료하는 것을 포함하는, 반도체 조립체 형성 방법.
  9. 청구항 1에 있어서,
    상기 도전 물질은 제 1 도전 물질이며, 상기 방법은 상기 단자를 상기 도전성 구조에 전기적으로 연결하기 전에 제 2 도전 물질을 상기 제 1 도전 물질에 도포하는 단계를 더 포함하는, 반도체 조립체 형성 방법.
  10. 청구항 9에 있어서,
    상기 제 2 도전 물질을 도포하는 단계는 플래시 코팅을 도포하는 것을 포함하는, 반도체 조립체 형성 방법.
  11. 청구항 9에 있어서,
    상기 제 2 도전 물질을 도포하는 단계는 땜납 볼을 도포하는 것을 포함하는, 반도체 조립체 형성 방법.
  12. 청구항 11에 있어서,
    상기 비아는 비아 축선을 따라 확장되며, 상기 기판 물질을 제거하는 단계는 상기 단자의 측방향으로 바깥쪽으로 면하는 표면을 노출시키는 것을 포함하고, 상기 땜납 볼을 도포하는 것은 상기 단자의 측방향으로 바깥쪽으로 면하는 노출된 표면과 접촉하도록 상기 땜납 볼을 도포하는 것을 포함하는, 반도체 조립체 형성 방법.
  13. 청구항 1에 있어서,
    상기 단자 개구를 형성하는 단계는 상기 기판 물질의 결정면들을 따라 위치된 대체로 평탄한 측면들을 갖는 단자 개구를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  14. 청구항 1에 있어서,
    상기 단자 개구를 형성하는 단계는 오목한 컵 형상의 개구를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  15. 청구항 1에 있어서,
    상기 비아를 형성하는 단계는 대체로 매끄러운 스캘롭이 없는 측벽들을 갖는 비아를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  16. 청구항 1에 있어서,
    상기 도전 물질을 배치하는 단계는 적어도 90%의 순도를 갖는 구리 중 적어도 하나를 배치하는 것을 포함하는, 반도체 조립체 형성 방법.
  17. 청구항 1에 있어서,
    상기 단자를 전기적으로 연결하는 단계는 상기 도전 물질을 리플로(reflow)하지 않고 상기 단자를 전기적으로 연결하는 것을 포함하는, 반도체 조립체 형성 방법.
  18. 반도체 기판의 제 1 주 표면 내에 개구를 형성하는 단계로서, 상기 반도체 기판은 상기 제 1 주 표면과는 떨어져 면하여 있는 제 2 주 표면을 가지며, 상기 개구는 상기 제 1 표면에서 제 1 폭을 갖는 비아 부분을 가지며, 상기 개구는 상기 제 2 표면에서 상기 제 1 폭보다 큰 제 2 폭을 갖는 단자 부분을 더 갖는, 개구를 형성하는 단계;
    상기 제 2 표면에서 마스킹 공정을 사용하지 않고 상기 제 2 표면에서 상기 개구를 통기하지 않고 상기 비아 부분 및 상기 단자 부분의 상기 개구 내에 동질의 땜납없는 물질인 도전 물질을 배치하는 단계를 포함하는, 반도체 조립체 형성 방법.
  19. 청구항 18에 있어서,
    상기 반도체 기판은 제 1 반도체 기판이며, 상기 방법은 상기 제 1 반도체 기판에 대해 제 2 반도체 기판을 적층하고, 상기 제 1 반도체 기판의 상기 단자 부분의 상기 도전 물질을 상기 제 2 반도체 기판의 단자에 전기적으로 연결하는 것을 더 포함하는, 반도체 조립체 형성 방법.
  20. 청구항 18에 있어서,
    상기 개구를 형성하는 단계는 측벽 표면 및 단부 표면을 갖는 비아 부분을 형성하고, 상기 측벽 표면에 보호층을 도포하고, 상기 단자 부분을 형성하기 위해 상기 단부 표면으로부터 물질을 제거하는 것을 포함하는, 반도체 조립체 형성 방법.
  21. 제 1 주 표면, 제 2 주 표면, 및 상기 제 1 주 표면으로부터 상기 제 2 주 표면까지 확장하는 개구를 갖는 반도체 기판 물질로서, 상기 개구는 상기 제 1 주 표면에 일반적으로 직교하여 확장하는 일반적으로 원통형 부분을 포함하고, 상기 원통형 부분은 대체로 매끄러운 균일한 표면을 가지며, 상기 개구는 상기 원통형 부분을 횡단하여 확장하고 상기 제 2 주 표면과 교차하는 단자 부분을 더 포함하고, 상기 단자 부분은 상기 원통형 부분의 대응하는 폭보다 큰 상기 제 1 주 표면의 평면에 일반적으로 평행한 폭을 갖는, 반도체 기판 물질;
    상기 원통형 부분 및 상기 개구의 상기 단자 부분 내에 배치된 단일의 균일하고 동질인 분량의 도전 물질로서, 상기 도전 물질은 상기 원통형 부분에 그리고 상기 단자 부분의 도전성 단자 내에 도전성 경로를 형성하는, 도전 물질; 및
    상기 기판 물질 내에 형성되고 상기 도전 물질에 전기적으로 결합된 마이크로전자 소자를 포함하는, 반도체 조립체.
  22. 청구항 21에 있어서,
    상기 도전 물질은 땜납이 없는 물질이며 상기 단자 부분에서 상기 개구의 단면 영역보다 큰 표면 영역을 갖는 상기 단자 부분에서 바깥 표면을 가지며;
    상기 단자 부분에서의 상기 도전 물질의 바깥 경계는 상기 제 2 주 표면으로부터 먼 방향으로 측방향으로 바깥쪽으로 테이퍼되어 있고;
    상기 조립체는 상기 단자 부분에서 상기 도전 물질에 부착된 땜납 볼을 더 포함하고, 상기 땜납 볼은 상기 도전 물질의 상기 테이퍼된 바깥 경계와 접촉하는, 반도체 조립체.
  23. 청구항 21에 있어서,
    상기 도전 물질은 상기 단자 부분에서의 상기 개구의 단면 영역보다 큰 표면 영역을 갖는 상기 단자 부분에서 바깥 표면을 갖는, 반도체 조립체.
  24. 청구항 21에 있어서,
    상기 도전 물질은 땜납없는 물질인, 반도체 조립체.
  25. 청구항 21에 있어서,
    상기 원통형 부분은 스캘롭(scallop)된 내부 표면을 가지지 않는, 반도체 조립체.
  26. 청구항 21에 있어서,
    상기 도전 물질 적어도 90% 구리인, 반도체 조립체.
  27. 청구항 21에 있어서,
    상기 도전 물질은 상기 제 1 주 표면으로부터 먼 방향으로 상기 제 2 주 표면으로부터 멀어져 돌출하는, 반도체 조립체.
  28. 청구항 27에 있어서,
    상기 단자 부분에서의 상기 도전 물질의 바깥 경계는 상기 제 2 주 표면으로부터 먼 방향으로 측방향 바깥쪽으로 테이퍼된, 반도체 조립체.
  29. 청구항 21에 있어서,
    상기 도전 물질은 오목한 컵 형상의 보이드(void)를 갖는, 반도체 조립체.
  30. 청구항 21에 있어서,
    상기 기판 물질은 제 1 반도체 다이의 부분을 형성하고, 상기 도전성 구리 물질은 적어도 90%이고, 상기 반도체 조립체는 상기 제 1 반도체 다이의 상기 단자 부분에서 상기 도전 물질에 전기적으로 연결된 도전성 단자를 갖는 제 2 반도체 다이를 더 포함하는, 반도체 조립체.
  31. 청구항 21에 있어서,
    상기 단자 부분은 일반적으로 구형 형상인, 반도체 조립체.
  32. 청구항 21에 있어서,
    상기 단자 부분은 상기 반도체 기판 물질의 결정면들에 정렬된 일반적으로 평탄한 벽들을 갖는, 반도체 조립체.
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