KR100937721B1 - Ｗｓｓ를 이용한 반도체 패키지 제조 방법 - Google Patents

Abstract

본 발명은 WSS를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 형상의 실리콘 또는 글래스에 다수의 패터닝 홈을 형성하고, 각 홈내에 서로 다른 기능을 갖는 다양한 구조의 3차원 실장형 반도체 패키지를 구성할 수 있도록 한 WSS를 이용한 반도체 패키지 제조 방법에 관한 것이다.

이를 위해, 본 발명은 웨이퍼 형상을 갖는 소정 두께의 웨이퍼 지지수단을 구비하는 단계와; 상기 웨이퍼 지지수단의 일면에 웨이퍼의 각 칩 단위 크기보다 작은 다수의 패터닝 홈 또는 홀을 형성하는 단계와; 상기 웨이퍼 지지수단의 타면에 복수개의 웨이퍼를 적층 부착시키는 단계와; 상기 웨이퍼 지지수단의 각 홈 또는 홀에서부터 상기 복수개의 웨이퍼까지 전도성 비아홀을 관통 형성하는 단계와; 상기 각 홈 또는 홀에 원하는 기능의 반도체 칩을 부착하되, 상기 전도성 비아홀과 반도체 칩을 전기적 신호 교환 가능하게 연결시키면서 반도체 칩을 부착하는 단계와; 상기 반도체 칩이 부착된 각 홈을 봉지체로 밀봉하는 단계; 를 포함하여 이루어지는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법을 제공한다.

WSS, 반도체 패키지, 웨이퍼 지지수단, 패터닝 홈, 웨이퍼

Description

ＷＳＳ를 이용한 반도체 패키지 제조 방법{Method for manufacturing semiconductor package using WSS}

본 발명은 WSS를 이용한 반도체 패키지 제조 방법에 관한 것으로서, 더욱 상세하게는 웨이퍼 형상의 실리콘 또는 글래스에 다수의 패터닝 홈을 형성하고, 각 홈내에 서로 다른 기능을 갖는 다양한 구조의 3차원 실장형 반도체 패키지를 구성할 수 있도록 한 WSS를 이용한 반도체 패키지 제조 방법에 관한 것이다.

최근, 휴대 전화기, 노트형 컴퓨터, PDA(Personal data assistance) 등 휴대형 전자 기기 소형화 및 경량화로의 요구에 따라, 내부에 마련되어 있는 반도체 장치 등의 각종 전자 부품의 소형화를 실현하는 개발이 지속적으로 이루어지고 있다.

이러한 배경 하에서, 반도체 장치의 3차원 실장 기술이 제안되고 있으며, 이 3차원 실장 기술은 동일한 기능을 갖은 반도체 패키지끼리, 또는 서로 다른 기능을 갖는 여러 반도체 패키지를 통합 내지 모듈화시키는 기술을 의미한다.

3차원 실장을 하기 위한 반도체 패키지의 크기는 소형이면서 얇은 것을 요구 하고 있는 추세에 있으며, 일례로 반도체 웨이퍼 상에 복수의 반도체 패키지를 구현한 후, 이면 연마(background grind)에 의해 반도체 웨이퍼의 두께를 얇게 한 후, 다이싱에 의해 반도체 웨이퍼를 절단하여 반도체 패키지를 개별화하는 방법이 실시되고 있다.

3차원 실장형 반도체 패키지를 제조하기 위해서는, 상기 웨이퍼를 이면 연마하거나 또는 웨이퍼에 쓰루홀 비아(TSV: Through Hole Via, 이하 전도성 비아홀이라 칭함)를 관통 형성하는 공정이 포함되는 바, 이러한 공정시 웨이퍼가 얇기 때문에 웨이퍼를 지지할 수 있는 웨이퍼 지지수단(WSS: Wafer Support System)을 사용하고 있으며, 이 웨이퍼 지지수단의 일 형태로는 글래스 또는 실리콘 블럭체 등을 이용하고 있다.

이에, 웨이퍼를 글래스 또는 실리콘 블럭체에 지지 접합시킨 상태에서, 웨이퍼를 얇게 하는 이면 연마 또는 전도성 비아홀을 가공하는 공정이 실시된다.

이와 같은 3차원 실장형 반도체 패키지로서, MEMS(Micro Electro Mechanical Systems)용 칩, 바이오 칩(Biochip), 이미지 센서용 칩 등이 여러가지 기능을 갖는 통합형 패키지가 요구되고 있으며, 이에 3차원 통합형 반도체 패키지에 대한 보다 효율적인 제조 방법이 지속적으로 연구 개발되고 있다.

본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, WSS 즉, 웨이퍼 지 지수단의 일면에 다수의 패터닝 홈 또는 홀(hole)을 형성하고, 웨이퍼 지지수단의 타면에 복수개의 웨이퍼를 적층 부착한 상태에서 상기 웨이퍼 지지수단 및 웨이퍼에 상하로 관통되는 전도성 비아홀을 형성한 후, 상기 각 홈에 전도성 비아홀과 전기적 신호 교환 가능하게 연결되면서 서로 다른 기능을 갖는 3차원 실장형 반도체 패키지를 다양하게 제조할 수 있도록 한 WSS를 이용한 반도체 패키지 제조 방법을 제공하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명은 웨이퍼 형상을 갖는 소정 두께의 웨이퍼 지지수단을 구비하는 단계와; 상기 웨이퍼 지지수단의 일면에 웨이퍼의 각 칩 단위 크기보다 작은 다수의 패터닝 홈 또는 홀을 형성하는 단계와; 상기 웨이퍼 지지수단의 타면에 복수개의 웨이퍼를 적층 부착시키는 단계와; 상기 웨이퍼 지지수단의 각 홈에서부터 상기 복수개의 웨이퍼까지 전도성 비아홀을 관통 형성하는 단계와; 상기 각 홈 또는 홀에 원하는 기능의 반도체 칩을 부착하되, 상기 전도성 비아홀과 반도체 칩을 전기적 신호 교환 가능하게 연결시키면서 반도체 칩을 부착하는 단계와; 상기 반도체 칩이 부착된 각 홈을 봉지체로 밀봉하는 단계; 를 포함하여 이루어지는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법을 제공한다.

바람직한 일 구현예로서, 상기 웨이퍼 지지수단은 실리콘 또는 글래스인 것을 특징으로 한다.

더욱 바람직한 일 구현예로서, 상기 웨이퍼 지지수단의 패터닝 홈 또는 홀은 레이저 가공 또는 화학적 에칭 공정으로 형성된 것을 특징으로 한다.

바람직한 다른 구현예로서, 상기 웨이퍼 지지수단에 복수개의 웨이퍼를 적층하는 공정은, 웨이퍼 지지수단의 타면상에 상기 웨이퍼를 접착시키는 과정과 이를 백그라인딩 또는 스마트 컷(smartcut)을 이용하여 웨이퍼를 얇게 가공하는 과정으로 진행되는 것을 특징으로 한다.

바람직한 다른 구현예로서, 상기 웨이퍼 지지수단에 복수개의 웨이퍼를 적층하는 공정은, 벌크 상태의 실리콘체 저면에 백그라인딩된 웨이퍼를 접착시키는 과정과, 웨이퍼 지지수단의 타면상에 상기 웨이퍼가 접착된 벌크 상태의 실리콘체를 로딩하는 과정과, 벌크 상태의 실리콘체 저면에 접착된 웨이퍼를 웨이퍼 지지수단상에 적층 부착시키는 과정으로 진행되는 것을 특징으로 한다.

바람직한 또 다른 구현예로서, 상기 복수개의 웨이퍼중 가장 바깥쪽에 적층된 웨이퍼의 전도성 비아홀에 솔더볼이 융착되는 단계가 더 진행되는 것을 특징으로 한다.

바람직한 또 다른 구현예로서, 상기 웨이퍼 지지수단 및 복수개의 웨이퍼의 소잉라인을 따라 소잉 공정이 진행되어, 개개의 반도체 패키지로 분리되는 단계가 더 진행되는 것을 특징으로 한다.

상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공할 수 있다.

1) WSS 즉, 웨이퍼 지지수단인 실리콘 블럭체 또는 글래스의 일면에 직접 패터닝 홈 또는 홀을 형성하고, 타면에 복수개의 웨이퍼를 적층 부착한 상태에서 각 패터닝 홈에 서로 다른 기능을 갖는 3차원 실장형 반도체 패키지를 다양하게 제조할 수 있는 장점이 있다.

2) WSS를 직접 패키징 수단으로 사용함으로써, MEMS용 칩, 바이오 칩(Biochip), 이미지 센서용 칩 등 여러가지 기능을 갖는 통합형 내지 모듈화된 시스템 패키지를 용이하게 제조할 수 있다.

이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.

첨부한 도 1는 본 발명에 따른 반도체 패키지 제조 방법중 웨이퍼 지지수단에 패터닝 홈 또는 홀을 형성하는 것을 설명하는 일부 확대 사시도이고, 도 2는 본 발명에 따른 반도체 패키지 제조 방법중 웨이퍼 지지수단에 웨이퍼를 적층 구성하는 공정을 설명하는 사시도이며, 도 3은 본 발명에 따른 반도체 패키지 제조 방법을 순서대로 설명하는 단면도이다.

먼저, 웨이퍼 형상을 갖는 소정 두께의 웨이퍼 지지수단(10)으로서, 실리콘 블럭체 또는 글래스를 구비한다.

이어서, 상기 웨이퍼 지지수단(10)의 일면에 웨이퍼의 각 반도체 칩 단위 크 기보다 작은 다수의 패터닝 홈(도 1 참조) 또는 홀(도 4 참조)을 형성하는 바, 이 패터닝 홈 또는 홀(12)은 당분야에서 잘 알려져 있는 레이저 가공 또는 화학적 에칭 공정으로 용이하게 형성시킬 수 있다.

다음으로, 상기 웨이퍼 지지수단(10)의 타면에 활성층(Active layer)로서 복수개의 웨이퍼(14)를 적층 부착시킨다.

이때, 상기 웨이퍼 지지수단(10)에 복수개의 웨이퍼(14)를 적층하는 하나의 방법은 도 2a에 도시된 바와 같이 WSS 즉, 패터닝된 웨이퍼 지지수단(10)에 직접 웨이퍼(14)를 적층 부착한 후, 웨이퍼(14)를 소정의 두께로 백그라인딩 또는 스마트 컷(smart cut)하고, 백그라인딩 또는 스마트 컷된 웨이퍼(14)를 웨이퍼 지지수단(10)상에 적층 부착시키는 과정을 반복함으로써, 복수개의 웨이퍼(14)를 웨이퍼 지지수단(10)의 타면상에 적층시킬 수 있다.

또한, 상기 웨이퍼 지지수단(10)에 복수개의 웨이퍼(14)를 적층하는 다른 방법은 도 2b 내지 도 2d에 도시된 바와 같이 벌크 상태의 실리콘체(16)를 이용하여 진행되는데, 먼저 벌크 상태의 실리콘체(16) 저면에 백그라인딩된 웨이퍼(14)를 접착시킨 후, 상기 웨이퍼 지지수단(10)의 타면상에 상기 웨이퍼(14)가 접착된 벌크 상태의 실리콘체(16)를 로딩하고, 연이어 벌크 상태의 실리콘체(16) 저면에 접착된 웨이퍼(14)를 웨이퍼 지지수단(10)상에 적층 부착시키는 과정을 반복함으로써, 복수개의 웨이퍼(14)가 웨이퍼 지지수단(10)의 타면상에 적층되어진다.

다음으로, 상기 웨이퍼 지지수단(10)의 각 패터닝 홈 또는 홀(12)에서부터 상기 복수개의 웨이퍼(14)까지 전도성 비아홀(18)을 관통 형성하며, 이 전도성 비 아홀(18)은 메탈 플레이팅(Metal Plating)되거나, 전도성 필러(fiiler)의 충진으로 통전성을 갖게 된다.

이때, 상기 복수개의 웨이퍼(14)를 웨이퍼 지지수단(10)에 적층하는 공정에서, 도 2a 및 도 2b에 도시된 바와 같이 복수개의 웨이퍼(14)를 적층시킨 상태에서 각 웨이퍼(14)와 웨이퍼 지지수단(10)에 서로 일치하는 전도성 비아홀(18)을 한꺼번에 형성시킬 수 있다.

또는, 도 2c에 도시된 바와 같이 각 웨이퍼(14)에 전도성 비아홀(18)을 미리 형성시켜 웨이퍼 지지수단(10)에 적층시킨 다음, 이 웨이퍼 지지수단(10)에 전도성 비아홀(18)을 관통 형성시킨다.

또는, 도 2d에 도시된 바와 같이 웨이퍼 지지수단(10)에 전도성 비아홀(18)을 미리 형성시켜 웨이퍼(14)를 적층시킨 후, 웨이퍼(14)에 전도성 비아홀(18)을 형성시킬 수 있다.

물론 웨이퍼 지지수단(10)에 패터닝 홈이 아닌 홀이 형성된 경우에는 전도성 비아홀(18)이 미리 형성된 웨이퍼(14)만을 웨이퍼 지지수단(10)에 적층시키고, 별도로 웨이퍼 지지수단(10)에 대한 전도성 비아홀 형성 과정을 생략할 수 있다.

이어서, 상기 웨이퍼 지지수단(10)의 각 패터닝 홈 또는 홀(12)내에 원하는 기능의 반도체 칩(20)을 부착한다.

즉, 상기 웨이퍼 지지수단(10)의 각 패터닝 홈 또는 홀(12)내에 MEMS(22: Micro Electro Mechanical Systems), 바이오 칩(Biochip), 이미지 센서용 칩 등 서로 다른 기능을 갖는 칩을 부착시킨다.

이때, 상기 각 패터닝 홈 또는 홀(12)내에 반도체 칩(20)을 부착할 때, 반도체 칩(20)의 본딩패드와 각 패터닝 홈 또는 홀(12)에 형성된 전도성 비아홀(18)간을 전기적 신호 전달 가능하게 연결시킨다.

즉, 상기 반도체 칩(20)의 본딩패드와 전도성 비아홀(18)간을 전도성 와이어(24)로 연결하거나, 상기 반도체 칩(20)의 본딩패드와 전도성 비아홀(18)간을 미세볼 형태의 전도성 범프로 연결한다.

참고로, 상기 MEMS는 사전적 의미로서 초소형 시스템이나 초소형 기계를 의미하고, 눈이나 촉각에 해당하는 각종 센서, 뇌나 신경에 해당하는 논리 회로, 팔과 다리에 대응하는 마이크로 메카니즘, 이것을 움직이게 하는 마이크로 액추에이터를 하나로 하는 시스템을 말하며, 그 크기는 수mm에서 수nm까지에 이른다.

한편, 첨부한 도 3a 및 도 3b의 마지막 도면에서 중간에 구현된 패키지와 같이, 상기 각 패터닝 홈(12)내에 미리 완성된 패키지(30)를 범프볼(26)을 이용하여 전도성 비아홀(18)에 접속 가능하게 내설시킬 수 있다.

다음으로, 상기 반도체 칩(20)이 부착된 각 패터닝 홈 또는 홀(12)을 몰딩 컴파운드 수지 등의 봉지체(28)로 밀봉시킨다.

즉, 패터닝 홈(12)을 몰딩 컴파운드, 인캡슐런트 등으로 충진 밀봉시키거나 또는 뚜껑을 덮는 방식과 같이 글래스 또는 캡(34: glass or cap)으로 밀봉하며, 그 이유는 MEMS나 바이오(Bio) 그리고 CMOS는 캐비티 타입으로 진공 또는 밀봉이 필요할 수 있기 때문이다.

한편, 상기 웨이퍼 지지수단(10)에 적층된 복수개의 웨이퍼(14)중 가장 바깥 쪽에 적층된 웨이퍼(14)의 전도성 비아홀(18)에 입출력수단인 솔더볼(32)이 융착된다.

또한, 상기 웨이퍼 지지수단(10) 및 복수개의 웨이퍼(14)의 소잉라인을 따라 소잉 공정이 진행되어, 개개의 반도체 패키지(100)로 분리되는 단계가 더 진행된다.

이와 같이, 하나의 웨이퍼 지지수단에 복수개의 웨이퍼를 적층한 후, 웨이퍼 지지수단의 각 홈 또는 홀에 다양한 구조의 패키지를 한꺼번에 구현하여 시스템화 내지 모듈화시킨 패키지를 제조할 수 있다.

한편, 첨부한 도 5a 내지 도 5c는 상기한 도 2a 내지 도 2d와 같은 웨이퍼 지지수단에 웨이퍼를 적층 구성하는 공정에 대한 실시예들을 설명하는 단면도로서, 다수의 패터닝 홀이 형성된 웨이퍼 지지수단(도 4 참조)을 이용하여 웨이퍼를 적층 구성하는 것으로 나타내며, 웨이퍼를 적층하는 방법은 도 2a 내지 도 2d를 참조로 설명된 부분과 같으므로 그 설명은 생략하기로 한다.

또한, 첨부한 도 6은 다수의 패터닝 홀이 형성된 웨이퍼 지지수단(도 4 참조)을 이용하여 반도체 패키지 제조 방법을 순서대로 설명하는 단면도로서, 반도체 패키지를 제조하는 방법도 도 3a 내지 도 3b를 참조로 설명된 부분과 같으므로 그 설명은 생략하기로 한다.

도 1은 본 발명에 따른 반도체 패키지 제조 방법중 일 실시예에 따른 웨이퍼 지지수단에 패터닝 홈을 형성하는 것을 설명하는 일부 확대 사시도,

도 2a 내지 도 2d는 본 발명에 따른 반도체 패키지 제조 방법중 일 실시예에 따른 웨이퍼 지지수단에 웨이퍼를 적층 구성하는 공정에 대한 실시예들을 설명하는 단면도,

도 3a 및 도 3b는 일 실시예에 따른 웨이퍼 지지수단을 이용한 반도체 패키지 제조 방법을 순서대로 설명하는 단면도,

도 4는 본 발명에 따른 반도체 패키지 제조 방법중 다른 실시예에 따른 웨이퍼 지지수단에 패터닝 홈을 형성하는 것을 설명하는 일부 확대 사시도,

도 5a 내지 도 5c는 본 발명에 따른 반도체 패키지 제조 방법중 다른 실시예에 따른 웨이퍼 지지수단에 웨이퍼를 적층 구성하는 공정에 대한 실시예들을 설명하는 단면도,

도 6은 다른 실시예에 따른 웨이퍼 지지수단을 이용한 반도체 패키지 제조 방법을 순서대로 설명하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 웨이퍼 지지수단 12 : 패터닝 홈 또는 홀

14 : 웨이퍼 16 : 벌크 상태의 실리콘체

18 : 전도성 비아홀 20 : 반도체 칩

22 : MEMS 24 : 와이어

26 : 범프볼 28 : 봉지체

30 : 패키지 32 : 솔더볼

34 : 글래스 또는 캡 100 : 반도체 패키지

Claims (7)

1. 웨이퍼 형상을 갖는 소정 두께의 웨이퍼 지지수단을 구비하는 단계와;

   상기 웨이퍼 지지수단의 일면에 웨이퍼의 각 칩 단위 크기보다 작은 다수의 패터닝 홈 또는 홀을 형성하는 단계와;

   상기 웨이퍼 지지수단의 타면에 복수개의 웨이퍼를 적층 부착시키는 단계와;

   상기 웨이퍼 지지수단의 각 홈 또는 홀에서부터 상기 복수개의 웨이퍼까지 전도성 비아홀을 관통 형성하는 단계와;

   상기 각 홈 또는 홀에 원하는 기능의 반도체 칩을 부착하되, 상기 전도성 비아홀과 반도체 칩을 전기적 신호 교환 가능하게 연결시키면서 반도체 칩을 부착하는 단계와;

   상기 반도체 칩이 부착된 각 홈을 봉지체로 밀봉하는 단계;

   를 포함하여 이루어지는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.
2. 청구항 1에 있어서, 상기 웨이퍼 지지수단은 실리콘 또는 글래스인 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.
3. 청구항 1 또는 청구항 2에 있어서, 상기 웨이퍼 지지수단의 패터닝 홈 또는 홀은 레이저 가공 또는 화학적 에칭 공정으로 형성된 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.
4. 청구항 1에 있어서, 상기 웨이퍼 지지수단에 복수개의 웨이퍼를 적층하는 공정은, 웨이퍼 지지수단의 타면상에 상기 웨이퍼를 접착시키는 과정과 이를 백그라인딩 또는 스마트 컷(smartcut)을 이용하여 웨이퍼를 얇게 가공하는 과정으로 진행되는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.
5. 청구항 1에 있어서, 상기 웨이퍼 지지수단에 복수개의 웨이퍼를 적층하는 공정은, 벌크 상태의 실리콘체 저면에 백그라인딩된 웨이퍼를 접착시키는 과정과, 웨이퍼 지지수단의 타면상에 상기 웨이퍼가 접착된 벌크 상태의 실리콘체를 로딩하는 과정과, 벌크 상태의 실리콘체 저면에 접착된 웨이퍼를 웨이퍼 지지수단상에 적층 부착시키는 과정으로 진행되는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.
6. 청구항 1에 있어서, 상기 복수개의 웨이퍼중 가장 바깥쪽에 적층된 웨이퍼의 전도성 비아홀에 솔더볼이 융착되는 단계가 더 진행되는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.
7. 청구항 1에 있어서, 상기 웨이퍼 지지수단 및 복수개의 웨이퍼의 소잉라인을 따라 소잉 공정이 진행되어, 개개의 반도체 패키지로 분리되는 단계가 더 진행되는 것을 특징으로 하는 WSS를 이용한 반도체 패키지 제조 방법.

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