JP2005191039A - 半導体ウェハの処理方法 - Google Patents

半導体ウェハの処理方法 Download PDF

Info

Publication number
JP2005191039A
JP2005191039A JP2003426849A JP2003426849A JP2005191039A JP 2005191039 A JP2005191039 A JP 2005191039A JP 2003426849 A JP2003426849 A JP 2003426849A JP 2003426849 A JP2003426849 A JP 2003426849A JP 2005191039 A JP2005191039 A JP 2005191039A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
mask layer
processing
semiconductor
support member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003426849A
Other languages
English (en)
Inventor
Hiroshi Haji
宏 土師
Kiyoshi Arita
潔 有田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2003426849A priority Critical patent/JP2005191039A/ja
Publication of JP2005191039A publication Critical patent/JP2005191039A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

【課題】低コストでプラズマダイシングを実現することができる半導体ウェハの処理方法を提供することを目的とする。
【解決手段】半導体ウェハ1を半導体素子に分割する半導体ウェハの処理において、半導体ウェハ1の裏面1bにシート状の支持部材44を貼り付け、回路形成面1aにマスク層5を形成した後、レーザ光6aをダイシングラインに沿って移動させて半導体素子相互を区分する境界線領域5aのマスク層をレーザ光によって除去してダイシング用のマスクパターンを形成する。そしてマスクパターン形成後の半導体ウェハ1をプラズマ処理することにより半導体ウェハ1の境界線領域をプラズマエッチングにより除去して半導体素子1c毎に分割する。これにより、工程コストの高い複雑な処理工程を行うことなくダイシングマスクを形成することができ、低コストでプラズマダイシングを実現することができる。
【選択図】図2

Description

本発明は、複数の半導体素子が形成された半導体ウェハを半導体素子の個片毎に分割する処理を含む一連の処理を行う半導体ウェハの処理方法に関するものである。
電子機器の基板などに実装される半導体装置は、ウェハ状態で回路パターン形成が行われた半導体素子に、リードフレームのピンや金属バンプなどを接続するとともに、樹脂などで封止するパッケージング工程を経て製造されている。最近の電子機器の小型化に伴って半導体装置の小型化も進み、中でも半導体素子を薄くする取り組みが活発に行われている。
薄化された半導体素子は外力に対する強度が弱く、特にウェハ状態の半導体素子を素子毎に分離するダイシング工程においては、切断時にダメージを受けやすく、加工歩留まりの低下が避けられないという問題点がある。このような薄化された半導体素子を切断する方法として、機械的な切断方法に替えてプラズマのエッチング作用によって切断溝を形成することにより半導体ウェハを切断する方法(プラズマダイシング)が提案されている(例えば特許文献1参照)。
このプラズマダイシングでは、半導体ウェハにおいて切断対象となる境界部分のみをプラズマに対して露呈させる目的で、半導体素子の境界線配置に対応したパターンのダイシングマスクが半導体ウェハに重ねて形成される。
特開2002−93752号公報
上述のダイシングマスクは、一般にフォトリソグラフを用いた光学的方法によって形成される。しかしながら、フォトリソグラフによるダイシングマスク形成を行う場合には、工程コストの高い複雑な処理工程が付加されることから、ダイシング工程の全体コストが増大するという難点があった。
そこで本発明は、低コストでプラズマダイシングを実現することができる半導体ウェハの処理方法を提供することを目的とする。
本発明の半導体ウェハの処理方法は、複数の半導体素子が形成された半導体ウェハを半導体素子に分割する半導体ウェハの処理方法であって、前記半導体ウェハの回路形成面の裏面にシート状の支持部材を貼り付ける支持部材貼付工程と、前記回路形成面にマスク層を形成するマスク層形成工程と、前記マスク層が形成された半導体ウェハに対してレーザ光を相対的に移動させながら前記マスク層にレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層を除去するレーザ加工工程と、前記境界線領域のマスク層が除去されかつ前記裏面に支持部材が貼り付けられた状態の半導体ウェハをプラズマ処理することにより前記半導体ウェハの前記境界線領域をプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシング工程とを含む。
また本発明の半導体ウェハ処理方法は、複数の半導体素子が形成された半導体ウェハを半導体素子に分割する半導体ウェハの処理方法であって、前記半導体ウェハの回路形成面にシート状の支持部材を貼り付ける支持部材貼付工程と、前記回路形成面の裏面にマスク
層を形成するマスク層形成工程と、前記マスク層が形成された半導体ウェハに対してレーザ光を相対的に移動させながら前記マスク層にレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層を除去するレーザ加工工程と、前記境界線領域のマスク層が除去されかつ前記回路形成面に支持部材が貼り付けられた状態の半導体ウェハをプラズマ処理することにより前記半導体ウェハの前記境界線領域をプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシング工程とを含む。
さらに本発明の半導体ウェハの処理方法は、複数の半導体素子が形成された半導体ウェハを半導体素子に分割する半導体ウェハの処理方法であって、前記半導体ウェハの回路形成面にシート状の支持部材を貼り付ける支持部材貼付工程と、前記回路形成面の裏面に接着剤層を形成する接着剤層形成工程と、前記接着剤層に重ねてマスク層を形成するマスク層形成工程と、前記マスク層が形成された半導体ウェハに対してレーザ光を相対的に移動させながら前記マスク層にレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層および接着剤層を除去するレーザ加工工程と、前記境界線領域のマスク層および接着剤層が除去されかつ前記回路形成面に支持部材が貼り付けられた状態の半導体ウェハをプラズマ処理することにより前記半導体ウェハの前記境界線領域をプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシング工程とを含む。
本発明によれば、半導体ウェハをプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシングに先だって、マスク層が形成された半導体ウェハに対してレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層を除去するレーザ加工を行うことにより、工程コストの高い複雑な処理工程を行うことなくダイシングマスクを形成することができ、低コストでプラズマダイシングを実現することができる。
(実施の形態1)
図1、図2は本発明の実施の形態1の半導体ウェハの処理方法の工程説明図、図3は本発明の実施の形態1の半導体ウェハの処理方法において使用されるレーザ加工装置の斜視図、図4は本発明の実施の形態1の半導体ウェハの処理方法において使用されるプラズマ処理装置の断面図、図5は本発明の実施の形態1の半導体ウェハの処理方法において使用されるダイボンディング装置の斜視図、図6は本発明の実施の形態1の半導体ウェハの処理方法におけるダイボンディング工程の工程説明図である。
まず、図1,図2を参照して、半導体ウェハの処理方法について説明する。ここでは複数の半導体素子が形成された半導体ウェハを、半導体素子の個片毎に分割する処理を含む一連の処理を行う方法について示している。
図1(a)において、半導体ウェハ1には複数の半導体素子が形成されており、半導体ウェハ1の回路形成面1aには半導体素子毎に回路形成部2が設けられている。回路形成部2の上面には、外部接続用電極3が形成されている。処理が開始されるとまず、図1(b)に示すように、回路形成面1aの反対側の表面、すなわち裏面1bには、シート状の支持部材4が貼り付けられる(支持部材貼付工程)。
支持部材4は樹脂などの絶縁性材質より成る絶縁シートであり、半導体ウェハ1に貼り付けた状態において半導体ウェハ1の外周側に張り出さないよう、半導体ウェハ1と同サイズのものが用いられる。これにより、後述するプラズマダイシング工程において、半導体ウェハ1からはみ出した支持部材4がプラズマによって焼損するダメージを防止することができる。
この後、図1(c)に示すように、回路形成面1aにはマスク層5が形成される(マスク層形成工程)。マスク層5は、後述するプラズマダイシング工程において用いられるマスクパターンを形成するためのものであり、フッ素系ガスを用いたプラズマに対して耐性を有する材質、例えばアルミニウムや樹脂で形成される。
アルミニウムを用いる場合には、蒸着処理によってアルミ薄膜を回路形成面1aに形成する方法や、箔状のアルミ膜を貼り付ける方法などが用いられる。また樹脂を使用する場合には、膜状に形成された樹脂を貼り付ける方法や、液状の樹脂をスピンコートなどの方法で回路形成面1a上に塗布する方法などを用いることができる。
次いで、図2(a)に示すように、マスク層5にレーザ照射部6によりレーザ光6aを照射して、隣接する半導体素子相互を区分する境界線領域5aのマスク層5を除去する(レーザ加工工程)。このレーザ加工は、マスク層5が形成された半導体ウェハ1に対してレーザ光6aを相対的に移動させながら行われる。
図3を参照して、レーザ加工装置について説明する。図3において、ウェハ保持部10上にはマスク層5が形成された半導体ウェハ1が保持されている。ウェハ保持部10の上方には、レーザ照射部6およびカメラ18が装着された移動プレート17が、移動機構16によって移動自在に配設されている。レーザ照射部6はレーザ発生部13によって発生したレーザ光を下方の半導体ウェハ1に対して照射する。
カメラ18は赤外線カメラであり、下方に位置した半導体ウェハ1を赤外光により撮像する。このとき、マスク層5を透視して半導体ウェハ1の回路形成面の回路パターンや認識マークなどを撮像することができる。そして撮像結果を認識部15によって認識処理することにより、半導体ウェハ1の位置や回路パターンの配列を検出できるようになっている。
レーザ発生部13、認識部15、移動機構16は制御部14によって制御され、制御部14が操作・入力部11からの操作指令に基づきこれら各部を制御する際には、ワークデータ記憶部12に記憶されたデータが参照される。ワークデータ記憶部12には、ダイシングライン、すなわち隣接する半導体素子相互を区分する境界線の位置に関するデータや、ダイシング幅、すなわち図2(a)に示す境界線領域5aの除去幅に関するデータが記憶されている。ワークデータ記憶部12へのデータ書き込みは、操作・入力部11によって行えるようになっている。
このレーザ加工装置によって半導体ウェハ1を対象としたレーザ加工を実行する際には、制御部14は、認識部15によって検出された半導体ウェハ1の実際の位置と、ワークデータ記憶部12に記憶されたダイシングラインの位置を示すデータに基づき、移動機構16を制御する。これにより、移動機構16はレーザ照射部6を半導体ウェハ1の上面においてダイシングラインに沿って移動させる。そして制御部14がダイシング幅に関するデータに基づいてレーザ発生部13を制御することにより、レーザ照射部6からダイシング幅に応じた除去幅でマスク層5を除去するのに適切な出力のレーザ光が照射される。そしてこのレーザ加工により、半導体ウェハ1表面のマスク層5において半導体素子相互を区分する境界線領域5aのみが除去されたマスクパターンが形成される。
このようにして境界線領域のマスク層が除去されてマスクパターンが形成されかつ裏面1bに支持部材4が貼り付けられた状態の半導体ウェハ1は、図2(b)に示すようにプラズマダイシング工程に送られる。ここでは、前述状態の半導体ウェハ1をプラズマ処理することにより、半導体ウェハ1の境界線領域1d、すなわちマスク層5における境界線領域5aに対応する部分を、プラズマエッチングにより除去し、これにより半導体ウェハ
1を個片の半導体素子1c毎に分割する。
このプラズマダイシング工程を行うプラズマ処理装置について、図4を参照して説明する。図4において、真空チャンバ20の内部は半導体ウェハ1を対象としたプラズマ処理を行うための密閉された処理空間となっている。真空チャンバ20の内部には高周波側電極21およびガス供給電極23が対向して配置されている。高周波側電極21上には、処理対象の半導体ウェハ1が周囲を絶縁リング22によって囲まれた状態で載置され、真空吸引または静電吸引によって保持される。
ガス供給電極23に設けられたガス供給孔23aには、制御バルブ25を介してプラズマ発生用ガス供給部26によりフッ素系のプラズマ発生用ガスが供給される。供給されたプラズマ発生用ガスは、ガス供給電極23の下面に装着された多孔質プレート24を介して、高周波側電極21上の半導体ウェハ1に対して均一に吹き付けられる。
この状態で、高周波電源部27を駆動して高周波側電極21に高周波電圧を印加することにより、ガス供給電極23と高周波側電極21との間にはフッ素系ガスのプラズマが発生し、これにより前述のように、シリコンを材質とする半導体ウェハ1の境界線領域1dのみをプラズマエッチングによって除去するプラズマダイシングが行われる。このプラズマダイシング過程においては、冷却ユニット28を駆動して冷媒を高周波電極21内に循環させ、プラズマの熱によって半導体ウェハ1が昇温するのを防止する。
次に、図2(c)に示すように、プラズマダイシング後に各半導体素子1cの裏面1bから支持部材4を除去して、裏面1bに粘着シート7を貼り付ける(粘着シート貼付工程)。具体的には、半導体素子1cの回路形成面1aを仮付用のシートに貼り付けた状態で支持部材4を剥がし、その後粘着シートを貼り付ける。ここで粘着シート7は、前述の半導体ウェハ1よりもサイズが大きく、且つ周囲を図5に示すウェハリング31(治具)によって固定されており、これ以降の工程においては、ウェハリング31を把持してハンドリングが行われる。
そしてこの後、各半導体素子1cの回路形成面に貼り付けられていた分割状態のマスク層5bを回路形成面1aから剥ぎ取って除去する(マスク層除去工程)。これにより図2(d)に示すように、各半導体素子1cは粘着シート7上に格子配列で回路形成面を上向きにして保持された状態となり、以下に説明するダイボンディング工程においては、半導体素子1cはこの状態で供給される。
次にダイボンディング工程について説明する。図5に示すように、ウェハリング保持テーブル30には、粘着シート7が固定されたウェハリング31が保持されている。粘着シート7に貼付けられた半導体素子1cはボンディングヘッド32の吸着ノズル33によってはぎ取られて、基板ホルダ34に保持された基板35に移送搭載され、接着剤によりボンディングされる。
このボンディング動作について、図6を参照して説明する。図6(a)に示すように、基板ホルダ34に保持された基板35のボンディング位置には予め接着剤36が塗布されている。半導体素子1cを粘着シート7から剥ぎ取った吸着ノズル33は半導体素子1cを基板35上に移送し、ボンディング位置に位置合わせする。この後図6(b)に示すように、吸着ノズル33を下降させて半導体素子1cを接着剤36を介して基板35に着地させ、所定のボンディング荷重で押圧する。
このとき、必要に応じ基板ホルダ34に内蔵された加熱手段によって基板35を加熱するようにしてもよい。そして所定のボンディング時間が経過した後、吸着ノズル33を上
昇させることにより、図6(c)に示すように、回路形成面を上向きにした半導体素子1cは、固化した接着剤36によって基板35に固着される。
なお上述の半導体ウェハの処理方法においては、マスク層形成工程に引き続いてレーザ加工工程を実行した後に、支持部材貼付工程を行うようにしてもよい。また粘着シート貼付工程とマスク除去工程の順序を入れ替えて、マスク除去を行った後に粘着シート7を貼り付けるようにしてもよい。特に、マスク除去をプラズマ処理によって除去(プラズマアッシング)する場合には、支持部材4を貼り付けた状態でプラズマ処理を行い、その後支持部材4を剥がして粘着シート7を貼り付けるようにする。
(実施の形態2)
図7、図8は本発明の実施の形態2の半導体ウェハの処理方法の工程説明図である。実施の形態2は、実施の形態1と同様に複数の半導体素子が形成された半導体ウェハを半導体素子の個片毎に分割する処理を含む一連の処理を行う方法について示している。
図7(a)において、半導体ウェハ1には複数の半導体素子が形成されており、半導体ウェハ1の回路形成面1aには半導体素子毎に回路形成部2が設けられている。回路形成部2の上面には、外部接続用電極3が形成されている。処理が開始されるとまず図7(b)に示すように、回路形成面1aには、実施の形態1における支持部材4と同様のシート状の支持部材44が貼り付けられる(支持部材貼付工程)。
この後、支持部材44が貼り付けられた半導体ウェハ1は機械研磨装置に送られ、図7(c)に示すように、裏面1b側を研磨加工することにより、半導体ウェハ1の厚みdを薄化(例えば100μm程度)する(薄化工程)。そしてこの後、図7(d)に示すように、薄化された後の半導体ウェハ1の裏面1bには、実施の形態1におけるマスク層5と同様のマスク層45が形成される(マスク層形成工程)。すなわち、実施の形態2においては、マスク層形成工程に先立って、裏面1bを加工して半導体ウェハ1を薄化する薄化工程を実行するようにしている。なお、薄化工程において、研磨加工後さらにプラズマ処理またはウェットエッチング処理により、研磨加工によって裏面1b表層に形成されたダメージ層を除去するようにしてもよい。
次いで、図8(a)に示すように、マスク層45にレーザ照射装置6によりレーザ光6aを照射して、隣接する半導体素子相互を区分する境界線領域45aのマスク層45を除去する(レーザ加工工程)。このレーザ加工は、実施の形態1と同様に、図3に示すレーザ加工装置を用いて行われる。
このようにして境界線領域のマスク層が除去されてマスクパターンが形成されかつ裏面1bに支持部材44が貼り付けられた状態の半導体ウェハ1は、図8(b)に示すようにプラズマダイシング工程に送られる。ここでは実施の形態1と同様に、薄化された半導体ウェハ1をプラズマ処理することにより、半導体ウェハ1の境界線領域1d、すなわちマスク層45における境界線領域45aに対応する部分をプラズマエッチングにより除去し、これにより半導体ウェハ1を個片の半導体素子1c毎に分割する。
次に、図8(c)に示すように、プラズマダイシング後に各半導体素子1cの裏面1bに貼り付けられていた分割状態のマスク層45bを剥ぎ取って除去する(マスク層除去工程)。そして回路形成面1aから支持部材44を除去した後、裏面1bに粘着シート7を貼り付ける(粘着シート貼付工程)。これにより図8(d)に示すように、各半導体素子1cは粘着シート7上に格子配列で回路形成面を上向きにして保持された状態となり、実施の形態1と同様に、図5に示すダイボンディング装置によって、図6に示すダイボンディング動作と同様の過程で、基板35にボンディングされる。
(実施の形態3)
図9、図10は本発明の実施の形態3の半導体ウェハの処理方法の工程説明図、図11は本発明の実施の形態3の半導体ウェハの処理方法におけるダイボンディング工程の工程説明図である。実施の形態3は、実施の形態2と同様に複数の半導体素子が形成された半導体ウェハを半導体素子の個片毎に分割する処理を含む一連の処理を行う方法について示している。
図9において図9(a)、(b)、(c)は、実施の形態2において図7(a)、(b)、(c)に示す過程と同様である。そしてこの後、図9(d)に示すように、薄化された後の半導体ウェハ1の裏面1bに、ダイボンディング用の接着剤層48を形成する(接着剤層形成工程)。次いで、接着剤層48に重ねて、実施の形態1に示すマスク層5と同様のマスク層55を形成する(マスク層形成工程)。すなわち実施の形態3においても、マスク層形成工程に先立って、裏面1bを加工して半導体ウェハ1を薄化する薄化工程を実行するようにしている。なお、接着剤層形成とマスク層形成とを個別に行わず、予め接着剤層とマスク層を一体に積層した接着剤層付きシートを貼り付けて、接着剤層形成工程とマスク層形成工程とを同時に行うようにしてもよい。
次いで、図10(a)に示すように、マスク層55および接着剤層48にレーザ照射装置6によりレーザ光6aを照射して、隣接する半導体素子相互を区分する境界線領域55aのマスク層55および接着剤層48を除去する(レーザ加工工程)。このレーザ加工は、実施の形態1と同様に、図3に示すレーザ加工装置を用いて行われる。
このようにして境界線領域55aのマスク層55および接着剤層48が除去されてマスクパターンが形成され、かつ裏面1bに支持部材44が貼り付けられた状態の半導体ウェハ1は、図10(b)に示すようにプラズマダイシング工程に送られる。ここでは実施の形態2と同様に、薄化された半導体ウェハ1をプラズマ処理することにより、半導体ウェハ1の境界線領域1d、すなわちマスク層55における境界線領域55aに対応する部分を、プラズマエッチングにより除去し、これにより半導体ウェハ101を個片の半導体素子1c毎に分割する。
次に、図10(c)に示すように、プラズマダイシング後に各半導体素子1cの裏面1bに形成された接着剤層48に重ねて貼り付けられていた分割状態のマスク層55bを剥ぎ取って除去する(マスク層除去工程)。そして回路形成面1aから支持部材54を除去した、裏面1bに粘着シート7を貼り付ける(粘着シート貼付工程)。これにより図10(d)に示すように、各半導体素子1cは粘着シート7上に格子配列で回路形成面を上向きにして保持された状態となり、以下に説明するダイボンディング工程においては、半導体素子1cはこの状態で供給される。
次にボンディング動作について、図11を参照して説明する。図11(a)に示すように、半導体素子1cを接着剤層48とともに粘着シート7から剥ぎ取った吸着ノズル33は、半導体素子1cを基板35上に移送し、ボンディング位置に位置合わせする。この後図11(b)に示すように、吸着ノズル33を下降させて半導体素子1cを基板35に着地させ、所定のボンディング荷重で押圧する。
このとき、基板ホルダ34に内蔵された加熱手段によって基板35を加熱することにより、接着剤層48が加熱されて液状の接着剤48aのフィレットを形成する。そして所定のボンディング時間が経過した後、吸着ノズル33を上昇させることにより、図11(c)に示すように、回路形成面を上向きにした半導体素子1cは、接着剤48aが固化した接着部48bによって基板35に固着される。なお基板35の加熱を後工程において行う
ようにしてもよい。
上記説明したように、実施の形態1,2,3に示す半導体ウェハの処理方法においては、半導体ウェハをプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシングに先だって、マスク層が形成された半導体ウェハに対してレーザ光を照射して、隣接する半導体素子相互を区分する境界線領域のマスク層を除去するレーザ加工を行うようにしている。これにより、工程コストの高い複雑な処理工程を行うことなくダイシングマスクを形成することが可能となり、低コストでプラズマダイシングを実現することができる。
本発明の半導体ウェハの処理方法は、工程コストの高い複雑な処理工程を行うことなくダイシングマスクを形成することができ、低コストでプラズマダイシングを実現することができるという効果を有し、複数の半導体素子が形成された半導体ウェハを半導体素子の個片毎に分割する処理を含む一連の処理に対して有用である。
本発明の実施の形態1の半導体ウェハの処理方法の工程説明図 本発明の実施の形態1の半導体ウェハの処理方法の工程説明図 本発明の実施の形態1の半導体ウェハの処理方法において使用されるレーザ加工装置の斜視図 本発明の実施の形態1の半導体ウェハの処理方法において使用されるプラズマ処理装置の断面図 本発明の実施の形態1の半導体ウェハの処理方法において使用されるダイボンディング装置の斜視図 本発明の実施の形態1の半導体ウェハの処理方法におけるダイボンディング工程の工程説明図 本発明の実施の形態2の半導体ウェハの処理方法の工程説明図 本発明の実施の形態2の半導体ウェハの処理方法の工程説明図 本発明の実施の形態3の半導体ウェハの処理方法の工程説明図 本発明の実施の形態3の半導体ウェハの処理方法の工程説明図 本発明の実施の形態3の半導体ウェハの処理方法におけるダイボンディング工程の工程説明図
符号の説明
1 半導体ウェハ
1a 回路形成面
1b 裏面
1c 半導体素子
4、44,54 支持部材
5、45,55 マスク層
6 レーザ照射部
6a レーザ光
7 粘着シート
48 接着剤層

Claims (21)

  1. 複数の半導体素子が形成された半導体ウェハを半導体素子に分割する半導体ウェハの処理方法であって、
    前記半導体ウェハの回路形成面の裏面にシート状の支持部材を貼り付ける支持部材貼付工程と、前記回路形成面にマスク層を形成するマスク層形成工程と、前記マスク層が形成された半導体ウェハに対してレーザ光を相対的に移動させながら前記マスク層にレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層を除去するレーザ加工工程と、前記境界線領域のマスク層が除去されかつ前記裏面に支持部材が貼り付けられた状態の半導体ウェハをプラズマ処理することにより前記半導体ウェハの前記境界線領域をプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシング工程とを含むことを特徴とする半導体ウェハの処理方法。
  2. 前記プラズマダイシング後に前記マスク層を除去するマスク層除去工程と、前記プラズマダイシング後に前記裏面から前記支持部材を除去して裏面に粘着シートを貼り付ける粘着シート貼付工程とを含むことを特徴とする請求項1記載の半導体ウェハの処理方法。
  3. 前記粘着シート貼付工程後に前記半導体素子を前記粘着シートから剥がして基板に移送搭載するダイボンディング工程を含むことを特徴とする請求項2記載の半導体素子の処理方法。
  4. 前記支持部材は絶縁シートであることを特徴とする請求項1記載の半導体ウェハの処理方法。
  5. 前記支持部材は前記半導体ウェハと同サイズであることを特徴とする請求項1記載の半導体ウェハの処理方法。
  6. 前記粘着シートは、前記半導体ウェハよりもサイズが大きく、且つ周囲を治具によって固定されていることを特徴とする請求項2記載の半導体ウェハの処理方法。
  7. 複数の半導体素子が形成された半導体ウェハを半導体素子に分割する半導体ウェハの処理方法であって、
    前記半導体ウェハの回路形成面にシート状の支持部材を貼り付ける支持部材貼付工程と、前記回路形成面の裏面にマスク層を形成するマスク層形成工程と、前記マスク層が形成された半導体ウェハに対してレーザ光を相対的に移動させながら前記マスク層にレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層を除去するレーザ加工工程と、前記境界線領域のマスク層が除去されかつ前記回路形成面に支持部材が貼り付けられた状態の半導体ウェハをプラズマ処理することにより前記半導体ウェハの前記境界線領域をプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシング工程とを含むことを特徴とする半導体ウェハの処理方法。
  8. 前記マスク層形成工程に先立って、前記裏面を加工して半導体ウェハを薄化する薄化工程を実行することを特徴とする請求項7記載の半導体ウェハの処理方法。
  9. 前記プラズマダイシング後に前記マスク層を除去するマスク層除去工程と、前記プラズマダイシング後に前記回路形成面から前記支持部材を除去して前記裏面に粘着シートを貼り付ける粘着シート貼付工程とを含むことを特徴とする請求項7記載の半導体ウェハの処理方法。
  10. 前記粘着シート貼付工程後に前記半導体素子を前記粘着シートから剥がして基板に移送
    搭載するダイボンディング工程を含むことを特徴とする請求項7記載の半導体素子の処理方法。
  11. 前記支持部材は絶縁シートであることを特徴とする請求項7記載の半導体ウェハの処理方法。
  12. 前記支持部材は前記半導体ウェハと同サイズであることを特徴とする請求項7記載の半導体ウェハの処理方法。
  13. 前記粘着シートは、前記半導体ウェハよりもサイズが大きく、且つ周囲を治具によって固定されていることを特徴とする請求項9記載の半導体ウェハの処理方法。
  14. 複数の半導体素子が形成された半導体ウェハを半導体素子に分割する半導体ウェハの処理方法であって、
    前記半導体ウェハの回路形成面にシート状の支持部材を貼り付ける支持部材貼付工程と、前記回路形成面の裏面に接着剤層を形成する接着剤層形成工程と、前記接着剤層に重ねてマスク層を形成するマスク層形成工程と、前記マスク層が形成された半導体ウェハに対してレーザ光を相対的に移動させながら前記マスク層にレーザ光を照射して隣接する半導体素子相互を区分する境界線領域のマスク層および接着剤層を除去するレーザ加工工程と、前記境界線領域のマスク層および接着剤層が除去されかつ前記回路形成面に支持部材が貼り付けられた状態の半導体ウェハをプラズマ処理することにより前記半導体ウェハの前記境界線領域をプラズマエッチングにより除去して半導体素子毎に分割するプラズマダイシング工程とを含むことを特徴とする半導体ウェハの処理方法。
  15. 前記接着層形成工程に先立って、前記裏面を加工して半導体ウェハを薄化する薄化工程を実行することを特徴とする請求項14記載の半導体ウェハの処理方法。
  16. 前記プラズマダイシング後に前記接着剤層からマスク層を除去するマスク層除去工程と、前記プラズマダイシング後に前記回路形成面から前記支持部材を除去して前記接着剤層に粘着シートを貼り付ける粘着シート貼付工程とを含むことを特徴とする請求項14記載の半導体ウェハの処理方法。
  17. 前記粘着シート貼付工程後に前記半導体素子を接着剤層とともに前記粘着シートから剥がして基板に移送搭載するダイボンディング工程を含むことを特徴とする請求項14記載の半導体素子の処理方法。
  18. 前記支持部材は絶縁シートであることを特徴とする請求項14記載の半導体ウェハの処理方法。
  19. 前記支持部材は前記半導体ウェハと同サイズであることを特徴とする請求項14記載の半導体ウェハの処理方法。
  20. 前記粘着シートは、前記半導体ウェハよりもサイズが大きく、且つ周囲を治具によって固定されていることを特徴とする請求項16記載の半導体ウェハの処理方法。
  21. 前記接着剤層とマスク層を一体に積層した接着剤層付きシートを前記裏面に貼り付けることにより、前記接着剤層形成工程と前記マスク層形成工程とを同時に行うことを特徴とする請求項14記載の半導体ウェハの処理方法。
JP2003426849A 2003-12-24 2003-12-24 半導体ウェハの処理方法 Pending JP2005191039A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003426849A JP2005191039A (ja) 2003-12-24 2003-12-24 半導体ウェハの処理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003426849A JP2005191039A (ja) 2003-12-24 2003-12-24 半導体ウェハの処理方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2007191725A Division JP4488037B2 (ja) 2007-07-24 2007-07-24 半導体ウェハの処理方法

Publications (1)

Publication Number Publication Date
JP2005191039A true JP2005191039A (ja) 2005-07-14

Family

ID=34786274

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003426849A Pending JP2005191039A (ja) 2003-12-24 2003-12-24 半導体ウェハの処理方法

Country Status (1)

Country Link
JP (1) JP2005191039A (ja)

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294612A (ja) * 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ledヘッド、および画像形成装置
WO2008023849A1 (en) * 2006-08-24 2008-02-28 Panasonic Corporation Method for manufacturing semiconductor chip and method for processing semiconductor wafer
WO2008044778A1 (en) * 2006-10-06 2008-04-17 Panasonic Corporation Method for fabricating semiconductor chip
KR100834381B1 (ko) * 2007-03-06 2008-06-04 삼성전기주식회사 반도체 디바이스 제조방법
JP2008153425A (ja) * 2006-12-18 2008-07-03 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008226940A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008244356A (ja) * 2007-03-28 2008-10-09 Furukawa Electric Co Ltd:The 半導体ウェハのチップ化処理方法
JP2009033156A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
WO2009020245A2 (en) * 2007-08-07 2009-02-12 Panasonic Corporation Method of segmenting semiconductor wafer
JP2009141024A (ja) * 2007-12-04 2009-06-25 Furukawa Electric Co Ltd:The 粘着テープ
DE112008000079T5 (de) 2007-11-16 2009-10-08 Panasonic Corporation Plasma-Dicing-Vorrichtung und Verfahren zum Herstellen von Halbleiterchips
KR100937721B1 (ko) 2008-03-28 2010-01-20 앰코 테크놀로지 코리아 주식회사 Wss를 이용한 반도체 패키지 제조 방법
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
US8158494B2 (en) 2008-03-25 2012-04-17 Panasonic Corporation Method for processing a substrate, method for manufacturing a semiconductor chip, and method for manufacturing a semiconductor chip having a resin adhesive layer
US8288284B2 (en) 2009-04-10 2012-10-16 Panasonic Corporation Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method
US8293652B2 (en) 2009-04-10 2012-10-23 Panasonic Corporation Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method
JP2014138037A (ja) * 2013-01-15 2014-07-28 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2014523116A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド 物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング
JP2014523114A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド 基板キャリアを用いたハイブリッドレーザ・プラズマエッチングウェハダイシング
JP2015149385A (ja) * 2014-02-06 2015-08-20 株式会社ディスコ ウェーハの加工方法
JP2015179851A (ja) * 2011-03-14 2015-10-08 プラズマ − サーム、エルエルシー 半導体ウェーハをプラズマ・ダイシングする方法及び装置
KR101626032B1 (ko) * 2009-06-12 2016-05-31 (주) 뉴파워 프라즈마 웨이퍼 분할 방법 및 웨이퍼 분할 시스템
JP2016533025A (ja) * 2013-09-19 2016-10-20 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated ウエハの裏側及び表側からのウエハダイシング
JP2017139371A (ja) * 2016-02-04 2017-08-10 パナソニックIpマネジメント株式会社 素子チップの製造方法および素子チップ
JP2018006677A (ja) * 2016-07-07 2018-01-11 パナソニックIpマネジメント株式会社 素子チップの製造方法
JP2018133496A (ja) * 2017-02-16 2018-08-23 パナソニックIpマネジメント株式会社 素子チップの製造方法
US10276423B2 (en) 2017-02-16 2019-04-30 Panasonic Intellectual Property Management Co., Ltd. Method of manufacturing element chip
JP2019512875A (ja) * 2016-03-03 2019-05-16 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 分割ビームのレーザスクライビングプロセスとプラズマエッチングプロセスとを使用する、ハイブリッドなウエハダイシングの手法
JP2019153799A (ja) * 2019-04-19 2019-09-12 パナソニックIpマネジメント株式会社 素子チップの製造方法
JPWO2020100403A1 (ja) * 2018-11-15 2021-09-02 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法

Cited By (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007294612A (ja) * 2006-04-24 2007-11-08 Oki Data Corp 半導体装置、半導体装置の製造方法、半導体製造装置、ledヘッド、および画像形成装置
WO2008023849A1 (en) * 2006-08-24 2008-02-28 Panasonic Corporation Method for manufacturing semiconductor chip and method for processing semiconductor wafer
JP2008053417A (ja) * 2006-08-24 2008-03-06 Matsushita Electric Ind Co Ltd 半導体チップの製造方法及び半導体ウエハの処理方法
US7964449B2 (en) 2006-08-24 2011-06-21 Panasonic Corporation Method for manufacturing semiconductor chip and method for processing semiconductor wafer
WO2008044778A1 (en) * 2006-10-06 2008-04-17 Panasonic Corporation Method for fabricating semiconductor chip
JP2008098228A (ja) * 2006-10-06 2008-04-24 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP4544231B2 (ja) * 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
US7767551B2 (en) 2006-10-06 2010-08-03 Panasonic Corporation Method for fabricating semiconductor chip
CN101366113B (zh) * 2006-10-06 2010-12-01 松下电器产业株式会社 半导体芯片制作方法
JP2009033156A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2009033155A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2009033087A (ja) * 2006-12-05 2009-02-12 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
JP2008153425A (ja) * 2006-12-18 2008-07-03 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US7906410B2 (en) 2007-02-08 2011-03-15 Panasonic Corporation Method of manufacturing semiconductor chip using laser light and plasma dicing
KR100834381B1 (ko) * 2007-03-06 2008-06-04 삼성전기주식회사 반도체 디바이스 제조방법
JP2008226940A (ja) * 2007-03-09 2008-09-25 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
US7767554B2 (en) 2007-03-09 2010-08-03 Panasonic Corporation Method of manufacturing semicondictor chip
JP2008244356A (ja) * 2007-03-28 2008-10-09 Furukawa Electric Co Ltd:The 半導体ウェハのチップ化処理方法
WO2009020245A2 (en) * 2007-08-07 2009-02-12 Panasonic Corporation Method of segmenting semiconductor wafer
WO2009020245A3 (en) * 2007-08-07 2009-03-26 Panasonic Corp Method of segmenting semiconductor wafer
DE112008001864T5 (de) 2007-08-07 2010-06-17 Panasonic Corporation, Kadoma-shi Verfahren zum Segmentieren eines Halbleiter-Wafers
US7994026B2 (en) 2007-11-16 2011-08-09 Panasonic Corporation Plasma dicing apparatus and method of manufacturing semiconductor chips
DE112008000079T5 (de) 2007-11-16 2009-10-08 Panasonic Corporation Plasma-Dicing-Vorrichtung und Verfahren zum Herstellen von Halbleiterchips
JP2009141024A (ja) * 2007-12-04 2009-06-25 Furukawa Electric Co Ltd:The 粘着テープ
US8158494B2 (en) 2008-03-25 2012-04-17 Panasonic Corporation Method for processing a substrate, method for manufacturing a semiconductor chip, and method for manufacturing a semiconductor chip having a resin adhesive layer
KR100937721B1 (ko) 2008-03-28 2010-01-20 앰코 테크놀로지 코리아 주식회사 Wss를 이용한 반도체 패키지 제조 방법
JP2010165963A (ja) * 2009-01-19 2010-07-29 Furukawa Electric Co Ltd:The 半導体ウェハの処理方法
US8293652B2 (en) 2009-04-10 2012-10-23 Panasonic Corporation Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method
US8288284B2 (en) 2009-04-10 2012-10-16 Panasonic Corporation Substrate processing method, semiconductor chip manufacturing method, and resin-adhesive-layer-backed semiconductor chip manufacturing method
KR101626032B1 (ko) * 2009-06-12 2016-05-31 (주) 뉴파워 프라즈마 웨이퍼 분할 방법 및 웨이퍼 분할 시스템
JP2015179851A (ja) * 2011-03-14 2015-10-08 プラズマ − サーム、エルエルシー 半導体ウェーハをプラズマ・ダイシングする方法及び装置
CN104979265A (zh) * 2011-03-14 2015-10-14 等离子瑟姆有限公司 用于对基板进行等离子切割的方法
JP2014523116A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド 物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング
JP2014523114A (ja) * 2011-06-15 2014-09-08 アプライド マテリアルズ インコーポレイテッド 基板キャリアを用いたハイブリッドレーザ・プラズマエッチングウェハダイシング
JP2014138037A (ja) * 2013-01-15 2014-07-28 Disco Abrasive Syst Ltd ウエーハの加工方法
JP2016533025A (ja) * 2013-09-19 2016-10-20 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated ウエハの裏側及び表側からのウエハダイシング
JP2015149385A (ja) * 2014-02-06 2015-08-20 株式会社ディスコ ウェーハの加工方法
US10475704B2 (en) 2016-02-04 2019-11-12 Panasonic Intellectual Property Management Co., Ltd. Method of manufacturing element chip and element chip
JP2017139371A (ja) * 2016-02-04 2017-08-10 パナソニックIpマネジメント株式会社 素子チップの製造方法および素子チップ
CN107039343A (zh) * 2016-02-04 2017-08-11 松下知识产权经营株式会社 元件芯片的制造方法及元件芯片
CN107039343B (zh) * 2016-02-04 2021-10-26 松下知识产权经营株式会社 元件芯片的制造方法
JP2022191302A (ja) * 2016-03-03 2022-12-27 アプライド マテリアルズ インコーポレイテッド 分割ビームのレーザスクライビングプロセスとプラズマエッチングプロセスとを使用する、ハイブリッドなウエハダイシングの手法
US11217536B2 (en) 2016-03-03 2022-01-04 Applied Materials, Inc. Hybrid wafer dicing approach using a split beam laser scribing process and plasma etch process
JP2019512875A (ja) * 2016-03-03 2019-05-16 アプライド マテリアルズ インコーポレイテッドApplied Materials,Incorporated 分割ビームのレーザスクライビングプロセスとプラズマエッチングプロセスとを使用する、ハイブリッドなウエハダイシングの手法
JP2018006677A (ja) * 2016-07-07 2018-01-11 パナソニックIpマネジメント株式会社 素子チップの製造方法
US10497622B2 (en) 2016-07-07 2019-12-03 Panasonic Intellectual Property Management Co., Ltd. Element chip manufacturing method
US10276423B2 (en) 2017-02-16 2019-04-30 Panasonic Intellectual Property Management Co., Ltd. Method of manufacturing element chip
JP2018133496A (ja) * 2017-02-16 2018-08-23 パナソニックIpマネジメント株式会社 素子チップの製造方法
JPWO2020100403A1 (ja) * 2018-11-15 2021-09-02 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法
JP7017648B2 (ja) 2018-11-15 2022-02-08 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法
JP2019153799A (ja) * 2019-04-19 2019-09-12 パナソニックIpマネジメント株式会社 素子チップの製造方法

Similar Documents

Publication Publication Date Title
JP4488037B2 (ja) 半導体ウェハの処理方法
JP2005191039A (ja) 半導体ウェハの処理方法
JP4840174B2 (ja) 半導体チップの製造方法
JP4544231B2 (ja) 半導体チップの製造方法
JP4840200B2 (ja) 半導体チップの製造方法
EP3402676B1 (en) Placing ultra-small or ultra-thin discrete components
KR101097682B1 (ko) 플라즈마 다이싱 장치 및 반도체 칩의 제조 방법
US7605058B2 (en) Wafer dividing method
US7888239B2 (en) Semiconductor device manufacturing method
TWI655744B (zh) 積層元件的製造方法
JP2005019525A (ja) 半導体チップの製造方法
TW200807532A (en) Method of dividing an adhesive film bonded to a wafer
US10083849B2 (en) Method of processing wafer
JP2020025004A (ja) ウェーハの加工方法
JP2019106435A (ja) デバイスチップの製造方法及びピックアップ装置
JP2019079884A (ja) ウェーハの加工方法
JP2018088492A (ja) 被加工物の固定方法、及び被加工物の加工方法
US20230005792A1 (en) Method of manufacturing chips
US20170263461A1 (en) Plasma processing method
JP5137435B2 (ja) 半導体ウェハのチップ化処理方法
JP2016100346A (ja) ウェーハの加工方法
JP4835583B2 (ja) ダイアタッチフィルム付きの半導体装置の製造方法
JP2014165338A (ja) レーザー加工方法
JP2005045023A (ja) 半導体装置の製造方法および半導体製造装置
JP2020053473A (ja) 素子チップの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050915

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20051013

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070529

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071023

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080304