DE112008001864T5 - Verfahren zum Segmentieren eines Halbleiter-Wafers - Google Patents

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Kiyoshi Kadoma-shi Arita
Atsushi Kadoma-shi Harikai
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Abstract

Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips mittels eines Plasmaätzens, wobei eine Schutzschicht an einer Schaltungsbildungsfläche des Halbleiter-Wafers vorgesehen ist, wobei das Verfahren folgende Schritte umfasst:
Segmentieren eines Segmentierungsbereichs, der innerhalb eines ringförmigen Bereichs entlang des Umfangs des Halbleiter-Wafers unterteilt ist, in eine Vielzahl von Chips durch das Schneiden des Segmentierungsbereichs entlang einer Vielzahl von senkrechten Schnittlinien, und
Unterteilen des ringförmigen Bereichs in vier unabhängige Bereiche durch das Schneiden des ringförmigen Bereichs entlang von zwei Teilungslinien, die sich parallel zu den senkrechten Schnittlinien von der Mitte des Halbleiter-Wafers erstrecken.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft ein Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips mittels eines Plasmaätzens.
  • Stand der Technik
  • Weil Halbleiter-Wafer immer dünner werden, wird anstelle eines Verfahrens zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips unter Verwendung eines Schneidewerkzeugs wie etwa einer Klinge oder ähnlichem, bei dem Defekte oder Risse in dem Halbleiter-Wafer auftreten können, was zu einer geringen Ausbeute führen kann, verstärkt ein Plasmaätzverfahren verwendet. Bei einem Plasmaätzverfahren wird ein Halbleiter-Wafer, an dessen Schaltungsbildungsseite eine Schutzschicht angebracht ist, hermetisch in einer Plasmabehandlungskammer gedichtet und einem Plasmaätzen von der anderen Seite des Halbleiter-Wafers her unterzogen, wobei die Schutzschicht dazu dient, ein Verstreuen der Chips zu verhindern und die Schaltungen zu schützen (siehe Patentdokument 1).
    • [Patentdokument 1] Ungeprüfte japanische Patentanmeldung Nr. 2005-191039
  • Beschreibung der Erfindung
  • Technisches Problem
  • Nachdem der Halbleiter-Wafer dem Plasmaätzen unterworfen wurde, um in die Vielzahl von Chips segmentiert zu werden, kann der Halbleiter-Wafer nicht in einem flachen Zustand bleiben und treten Absplitterungen (Defekte oder Risse) aufgrund eines Kontakts zwischen benachbarten Chips und eines Biegens der Schutzschicht auf, was eine geringe Ausbeute zur Folge haben kann. Es ist zu erwarten, dass dieses Problem schwerwiegender wird, wenn der Abstand zwischen benachbarten Chips aufgrund einer schmäleren Ätzbreite immer kleiner wird.
  • Es ist deshalb eine Aufgabe der Erfindung, ein Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips anzugeben, das eine Absplitterung der Chips verhindern kann.
  • Problemlösung
  • Gemäß einem Aspekt der Erfindung wird ein Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips mittels eines Plasmaätzens angegeben, wobei eine Schutzschicht auf einer Schaltungsbildungsfläche des Halbleiters-Wafers vorgesehen ist, wobei das Verfahren folgende Schritte umfasst: Segmentieren eines Segmentierungsbereichs, der innerhalb eines ringförmigen Bereichs entlang des Umfangs des Halbleiter-Wafers unterteilt ist, in die Vielzahl von Chips durch das Schneiden des Segmentierungsbereichs entlang einer Vielzahl von senkrechten Schnittlinien; und Unterteilen des ringförmigen Bereichs in vier unabhängige Bereiche durch das Schneiden des ringförmigen Bereich entlang von zwei Teilungslinien, die sich parallel zu den senkrechten Schnittlinien von der Mitte des Halbleiter-Wafers erstrecken.
  • Vorzugsweise umfasst das Verfahren weiterhin einen Schritt zum Maskieren eines Bereichs, der sich auf einer Rückseite des Halbleiter-Wafers befindet und außerhalb der Bereiche liegt, die den Schnittlinien und der Trennungslinie entsprechen. Der maskierte Halbleiter-Wafer wird einer Plasmaätzbehandlung unterworfen, um den Segmentierungsbereich in die Vielzahl von Chips zu segmentieren und den ringförmigen Bereich in die vier unabhängigen Bereiche zu unterteilen.
  • Vorzugsweise umfasst das Verfahren weiterhin folgende Schritte: Befestigen einer kontinuierlichen, erweiterbaren Halteschicht an der Rückseite des Halbleiter-Wafers, dessen Segmentierungsbereich in die Vielzahl von Chips segmentiert ist und dessen ringförmiger Bereich in die vier unabhängigen Bereiche unterteilt ist; Abziehen der Schutzschicht; und Erweitern des Zwischenraums zwischen benachbarten Chips und des Zwischenraums zwischen den Chips und dem ringförmigen Bereich durch das Erweitern der Halteschicht von der Innenseite zu der Außenseite des Halbleiter-Wafers.
  • Gemäß einem anderen Aspekt der Erfindung wird ein Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips mittels eines Plasmaätzens angegeben, wobei eine Schutzschicht auf einer Schaltungsbildungsfläche des Halbleiter-Wafers vorgesehen ist, wobei das Verfahren folgende Schritte umfasst: Segmentieren eines Segmentierungsbereichs, der innerhalb eines ringförmigen Bereichs entlang des Umfangs des Halbleiter-Wafers unterteilt ist, in die Vielzahl von Chips durch das Schneiden des Segmentierungsbereichs entlang einer Vielzahl von senkrechten Schnittlinien; und Unterteilen des ringförmigen Bereichs in mehr als fünf unabhängige Bereiche durch das Schneiden des ringförmigen Bereich entlang von Teilungslinien. Die Teilungslinien umfassen wenigstens zwei Teilungslinien, die sich parallel zu den senkrechten Teilungslinien von der Mitte des Halbleiter-Wafers erstrecken, wobei ein Bereich, dessen Umfangslänge mehr als 1/8 der gesamten Umfangslänge des Halbleiter-Wafers ausmacht, in jedem der entlang der zwei Teilungslinien unterteilten Bereiche enthalten sein muss.
  • Vorzugsweise umfasst das Verfahren weiterhin einen Schritt zum Maskieren eines Bereichs, der sich auf einer Rückseite des Halbleiter-Wafers befindet und außerhalb der Bereiche liegt, die den Schnittlinien und der Teilungslinie entsprechen. Der maskierte Halbleiter-Wafer wird einem Plasmaätzbehandlung unterworfen, um den Segmentierungsbereich in die Vielzahl von Chips zu segmentieren und den ringförmigen Bereich in mehr als fünf unabhängige Bereiche zu unterteilen.
  • Vorzugsweise umfasst das Verfahren weiterhin folgende Schritte: Befestigen einer kontinuierlichen, erweiterbaren Halteschicht an der Rückseite des Halbleiter-Wafers, dessen Segmentierungsbereich in die Vielzahl von Chips segmentiert ist und dessen ringförmiger Bereich in mehr als fünf unabhängige Bereiche unterteilt ist; Abziehen der Schutzschicht; und Erweitern des Zwischenraums zwischen benachbarten Chips und des Zwischenraums zwischen den Chips und dem ringförmigen Bereich durch das Erweitern der Halteschicht von der Innenseite zu der Außenseite des Halbleiter-Wafers.
  • Vorteil der Erfindung
  • Weil gemäß der vorliegenden Erfindung eine Biegung der Halteschicht unterdrückt wird, weil wenigstens eine Kante des Halbleiter-Wafers nicht segmentiert wird, kann die Erzeugung von Absplitterungen aufgrund eines Kontakts zwischen den segmentierten Chips reduziert werden, sodass die Ausbeute erhöht werden kann.
  • Kurzbeschreibung der Zeichnungen
  • 1 ist eine Draufsicht auf einen segmentierten Halbleiter-Wafer gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 2 ist eine Schnittansicht entlang der Linie A-A von 1.
  • 3 enthält Schnittansichten, die die Schritte eines Verfahrens zum Segmentieren eines Halbleiter-Wafers mittels eines Plasmaätzens gemäß einer Ausführungsform der vorliegenden Erfindung erläutern.
  • 4 ist eine Schnittansicht, die einen Zustand, in dem ein Halbleiter-Wafer in eine Plasmabehandlungskammer transportiert wird, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 5 ist eine Schnittansicht, die einen Zustand, in dem ein Halbleiter-Wafer aus der Plasmabehandlungskammer transportiert wird, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 6 ist eine Schnittansicht, die einen Zustand, in dem ein Halbleiter-Wafer an einem Roboterarm angesaugt wird, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 7 enthält Schnittansichten, die einen Zustand, in dem ein Halbleiter-Wafer auf einer Aufgreifbühne montiert ist, gemäß einer Ausführungsform der vorliegenden Erfindung zeigen.
  • 8 ist eine Draufsicht, die einen Zustand, in dem ein Halbleiter-Wafer auf einer Aufgreifbühne montiert ist, gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • 9 ist eine Draufsicht auf einen segmentierten Halbleiter-Wafer gemäß einer anderen Ausführungsform der vorliegenden Erfindung.
  • 10 ist eine Draufsicht auf einen segmentierten Halbleiter-Wafer gemäß einer weiteren Ausführungsform der vorliegenden Erfindung.
  • Bevorzugte Ausführungsformen der Erfindung
  • Im Folgenden werden Ausführungsformen der vorliegenden Erfindung mit Bezug auf die Zeichnungen beschreiben. 1 ist eine Draufsicht auf einen segmentierten Halbleiter-Wafer gemäß einer Ausführungsform der vorliegenden Erfindung, und 2 ist eine Schnittansicht entlang der Linie A-A von 1. Ein Halbleiter-Wafer 1 ist eine scheibenförmige Platte, die durch das Schneiden eines Ingots aus einem kristallzüchtenden Silicium, Germanium, Galliumarsenid oder ähnlichem zu einer zylindrischen Form mit einer Dicke von 0,5 mm bis 1,5 mm gebildet wird. Der Durchmesser des Wafers 1 beträgt allgemein 5 Zoll (125 mm), 8 Zoll (200 mm) oder 12 Zoll (300 mm). Ein Schaltungsmuster (integrierte Schaltung) ist auf einer Fläche (Schaltungsbildungsfläche) des Halbleiter-Wafers 1 ausgebildet und mittels eines Plasmätzens in eine Vielzahl von Teilen, d. h. Chips (IC-Chips) 2 unterteilt. Eine Schutzschicht 3 ist an der Schaltungsbildungsfläche befestigt und dient dazu, zu verhindern, dass die Chips 2 verstreut werden, und weiterhin zu verhindern, dass die Schaltungsbildungsfläche beschädigt wird, wenn das Schaltungsmuster segmentiert wird.
  • Der Halbleiter-Wafer 1 wird in einen ringförmigen Bereich 1a entlang des Umfangs und in einen Segmentierungsbereich 1b innerhalb des ringförmigen Bereichs 1a unterteilt. Der Halbleiter-Wafer 1 in dem Segmentierungsbereich 1b wird entlang einer Vielzahl von senkrechten Schnittlinien 4 zu der Form eines Gitters geschnitten und in eine Vielzahl von Chips 2 segmentiert. Weiterhin wird der Halbleiter-Wafer 1 in dem ringförmigen Bereich 1a entlang von zwei Teilungslinien 5, die sich parallel zu den Schnittlinien 4 von der Mitte O des Halbleiter-Wafers 1 erstrecken, geschnitten und in vier unabhängige Bereiche unterteilt.
  • 3 enthält Schnittansichten, die Schritte eines Verfahrens zum Segmentieren des Halbleiter-Wafers zeigen. Zuerst wird (a) die Schutzschicht 3 an der Schaltungsbildungsfläche des Halbleiter-Wafers 1 befestigt und wird (b) der Halbleiter-Wafer 1 poliert, bis er eine vorbestimmte Dicke aufweist. Dann werden (c) Bereiche, die sich auf der Rückseite der Schaltungsbildungsfläche des Halbleiter-Wafers 1 befinden und außerhalb der Schnittlinien 4 und der Trennungslinien 5 liegen, mit einem ätzbeständigen Resist 6 maskiert. Der Resist 6 maskiert einen Teil, der in einem späteren Plasmabehandlungsprozess nicht geätzt werden soll. Der Resist 6 maskiert die gesamte Rückfläche des Halbleiter-Wafers 1, wobei dann Teile des Resist 6 in Entsprechung zu den Schnittlinien 4 und den Trennungslinien 5 entfernt werden. Dann wird (d) der Halbleiter-Wafer 1 einer Plasmabehandlung unterworfen, wird der Halbleiter-Wafer 1 entlang der Schnittlinien 4 und der Trennungslinien 5 geschnitten, wird der Segmentierungsbereich 1b in die Vielzahl von Chips 1 segmentiert und wird der ringförmige Bereich 1a in die vier unabhängigen Bereiche unterteilt; und dann (e) wird der restliche Resist 6 durch Ozon oder dampfförmiges Plasma verascht, um vollständig von dem Halbleiter-Wafer 1 entfernt zu werden.
  • 4 ist eine Schnittansicht, die einen Zustand zeigt, in dem ein Halbleiter-Wafer in eine Kammer für eine Plasmabehandlung transportiert wird. Eine Kammer 7 bildet einen gedichteten Raum, wobei eine Elektrode 9, die mit einer Hochfrequenz-Stromversorgung 8 verbunden ist, auf einer unteren Seite der Kammer 7 angeordnet ist, und eine geerdete Elektrode 10 gegenüber der Elektrode 9 angeordnet ist. Die untere Elektrode 9 dient auch als Halterung für den Halbleiter-Wafer 1. Der Halbleiter-Wafer 1 wird an der Elektrode 9 gehalten, wobei die Schutzschicht 3 nach unten gerichtet ist. Wenn eine Hochfrequenz-Spannung an der Elektrode 9 in einem Zustand angelegt wird, in dem die Kammer 7 unter einen vorbestimmten Druck dekomprimiert ist und mit einem Gas für die Plasmaerzeugung gefüllt ist, wird der Halbleiter-Wafer 1 durch ein Plasmaätzen entlang der Schnittlinien 4 und der Teilungslinien 5 geschnitten, die beide nicht durch den Resist 6 maskiert sind.
  • 5 ist eine Schnittansicht, die einen Zustand zeigt, in dem der Halbleiter-Wafer aus der Kammer für die Plasmabehandlung transportiert wird. Nachdem die Kammer 7 für die Luft geöffnet wurde, wird eine Tür 7a einer Seitenwand der Kammer 7 geöffnet, um eine Öffnung 7b zu bilden, und wird ein Roboterarm 11 durch die Öffnung 7b in die Kammer 7 bewegt, um den Halbleiter-Wafer 1 von der oberen Seite an dem Roboterarm 11 anzusaugen und aus der Kammer 7 zu transportieren.
  • 6a ist eine Seitenansicht, die einen Zustand zeigt, in dem der Halbleiter-Wafer an dem Roboterarm angesaugt ist. Der ringförmige Bereich 1a ist entlang des Umfangs des plasmageätzten Halbleiter-Wafers in die vier unabhängigen Bereiche unterteilt. Weil jedoch jeder unabhängige Bereich eine Fläche aufweist, die ausreichend größer als die einzelnen Chips 2 ist, kann aufgrund der Steifigkeit der an einer Innenseite angeordneten Schutzschicht 3 verhindert werden, dass diese gebogen wird. Also auch wenn eine unausgeglichene Saugkraft aufgrund eines Stoßes, einer Vibration oder einer Änderung des Unterdrucks während des Ansaugens und Transportierens des Halbleiter-Wafers 1 durch den Roboterarm 11 auftritt, wird eine Biegung der Schutzschicht 3 minimiert, wodurch ein Kontakt zwischen benachbarten Chips 2 verhindert wird, sodass das Risiko der Erzeugung von Absplitterungen (Defekten und Rissen) vermindert wird.
  • An dem Halbleiter-Wafer 1, der durch den Roboterarm 11 aus der Kammer 7 transportiert wird, wird ist eine erweiterbare Halteschicht 12 an der Rückseite der Schaltungsbildungsfläche befestigt und wird dann die Schutzschicht 3 abgezogen, um die Schaltungsbildungsfläche freizulegen, wie in Teil (f) von 3 gezeigt. Ein Formbewahrungsring 13 mit einer hohen Steifigkeit ist in einem Teil um die Vielzahl von Chips 2 der Halteschicht 12 herum vorgesehen, um die Flachheit und Spannung des Halteschicht 12 zu erhalten.
  • 7 enthält Schnittansichten, die einen Zustand zeigen, in dem der Halbleiter-Wafer 1 auf einer Aufgreifbühne montiert ist. (a) Die Halteschicht 12 wird auf ein zylindrisches Erweiterungsglied 14 platziert, wobei der Halbleiter-Wafer 1 nach oben gerichtet ist; (b) der Formbewahrungsring 13 wird an einer Außenseite des Erweiterungsglieds 14 nach unten gedrückt, und die Halteschicht 12 wird in einer Richtung (Pfeil a) von der Innenseite zu der Außenseite des Halbleiter-Wafers 1 erweitert. Weil wie in 8 gezeigt der ringförmige Bereich 1a um die Vielzahl von Chips 2 herum in die vier unabhängigen Bereiche entlang der senkrechten Teilungslinien unterteilt ist, werden die vier unabhängigen Bereiche des ringförmigen Bereichs 1a, wenn die Halteschicht 12 von der Innenseite zu der Außenseite des Halbleiter-Wafers 1 erweitert wird, derart bewegt (Pfeil b), dass sie voneinander entfernt werden, wobei die Halteschicht 12 innerhalb des ringförmigen Bereichs 1a von der Innenseite zu der Außenseite des Halbleiter-Wafers 1 erweitert wird und der Zwischenraum zwischen den Chips 2 und der Zwischenraum zwischen den Chips 2 und dem ringförmigen Bereich 1a verbreitert wird. (c) Wenn der Zwischenraum zwischen benachbarten Chips 2 für das Aufgreifen von Chips verbreitert wird, werden die Chips 2 durch eine Düse 15 von der her Schaltungsbildungsfläche angesaugt und werden die Chips 2 gleichzeitig durch einen Auswerfer 16 von einer Rückseite der Halteschicht 12 nach oben gedrückt, um die Chips 2 von der Halteschicht 12 aufzugreifen.
  • Bei dem oben beschriebenen Halbleiter-Wafer 1 wird der entlang des Umfangs vorgesehene ringförmige Bereich 1a entlang der zwei Teilungslinien 5, die sich parallel zu den Schnittlinien 4 von der Mitte O des Halbleiter-Wafers 1 erstrecken, in die vier gleichförmigen und unabhängigen Bereiche unterteilt. Der ringförmige Bereich 1a kann aber auch in mehr als fünf unabhängige Bereiche unterteilt werden. In diesem Fall muss ein Bereich, dessen Umfangslänge mehr als 1/8 der gesamten Umfangsfläche des Halbleiter-Wafers ausmacht, in jedem der vier unabhängigen Bereiche enthalten sein. Weil ein Bereich mit einer derartigen Umfangslänge eine Fläche aufweist, die ausreichend größer als die einzelnen Chips 2 ist, kann eine Biegung der Schutzschicht 3 effektiv unterdrückt werden, wenn ein derartiger Bereich gleichmäßig entlang des Umfangs des Halbleiter-Wafers 1 angeordnet ist.
  • 9 und 10 sind Draufsichten auf einen segmentierten Halbleiter-Wafer gemäß einer anderen Ausführungsform der vorliegenden Erfindung. Bei dem Halbleiter-Wafer 17 von 9 wird ein entlang des Umfangs vorgesehener ringförmiger Bereich 17a in acht unabhängige Bereiche unterteilt, indem der ringförmige Bereich 17a entlang von zwei Teilungslinien 18, die sich parallel zu Schnittlinien 4 von der Mitte O des Halbleiter-Wafers 17 erstrecken, und entlang von zwei Teilungslinien 19, die sich mit einem Winkel von 45 Grad zu den zwei Teilungslinien 18 erstrecken, geschnitten wird. Die acht unabhängigen Bereiche sind gleichmäßig aufgeteilt, sodass ihre Umfangslängen jeweils 1/8 der gesamten Umfangslänge des Halbleiter-Wafers entsprechen. Die acht unabhängigen Bereiche weisen jeweils eine Fläche von 1/2 der Fläche jedes der vier unabhängigen Bereiche auf. Weil die acht unabhängigen Bereiche jeweils eine Fläche aufweisen, die ausreichend größer als die einzelnen Chips 2 ist, und gleichmäßig mit jeweils einem Mittelwinkel von 45 Grad des Halbleiter-Wafers 17 angeordnet sind, können sie die Funktion zum Verhindern einer Biegung der Schutzschicht an der Innenseite ausreichend erfüllen. Und indem der ringförmige Bereich 17 in acht unabhängige Bereiche unterteilt wird, wird der Freiheitsgrad der Erweiterungsrichtung des Halteschicht an der Innenseite des ringförmigen Bereichs 17a vergrößert, sodass die Chips 2 mit geeigneteren Intervallen erweitert werden können.
  • Bei dem Halbleiter-Wafer 20 von 10 wird ein entlang des Umfangs vorgesehener ringförmiger Bereich in 12 unabhängige Bereiche unterteilt, indem der ringförmige Bereich entlang von zwei Teilungslinien 21, die sich parallel zu Schnittlinien 4 von der Mitte O des Halbleiter-Wafers 20 erstrecken, und entlang von vier Teilungslinien 22, die sich in ähnlicher Weise von der Mitte O erstrecken, geschnitten wird. Während die Bereiche 20a der 12 unabhängigen Bereiche, die entlang der Teilungslinien 21 und der Teilungslinien 22 unterteilt werden, eine kleine Fläche aufweisen, weisen die Bereiche 20b, die entlang der Teilungslinien 22 und der Teilungslinien 22 unterteilt werden, eine Umfangslänge auf, die mehr als 1/8 der gesamten Umfangslänge des Halbleiter- Wafers ausmachen und eine Fläche aufweisen, die ausreichend größer als diejenigen der einzelnen Chips 2 ist. Und weil die Bereiche 20b gleichmäßig mit jeweils einem Winkel von 90 Grad des Halbleiter-Wafers 20 angeordnet sind, können sie die Funktion zum Verhindern einer Biegung der Schutzschicht an der Innenseite ausreichend erfüllen.
  • Industrielle Anwendbarkeit
  • Weil gemäß der vorliegenden Erfindung eine Biegung der Halteschicht unterdrückt wird, da wenigstens eine Kante des Halbleiter-Wafers nicht segmentiert wird, kann die Erzeugung von Absplitterungen aufgrund eines Kontakts zwischen den segmentierten Chips reduziert werden, sodass die Ausbeute vergrößert wird. Deshalb ist die vorliegende Erfindung nützlich für die Montage von Halbleiter-Chips.
  • Zusammenfassung
  • Es wird ein Verfahren zum Segmentieren eines Halbleiter-Wafers angegeben, mit dem Absplitterungen verhindert werden können.
  • Ein Halbleiter-Wafer 1 wird in einen entlang des Umfangs vorgesehenen ringförmigen Bereich 1a und einen innerhalb des ringförmigen Bereichs 1a platzierten Segmentierungsbereich unterteilt. Der Halbleiter-Wafer 1 in dem Segmentierungsbereich wird entlang einer Vielzahl von senkrechten Schnittlinien 4 zu einer Gitterform geschnitten und wird in die Vielzahl von Chips 2 segmentiert. Weiterhin wird der Halbleiter-Wafer 1 in dem ringförmigen Bereich 1a entlang von zwei Schnittlinien 5, die sich parallel zu den Schnittlinien 4 von der Mitte O des Halbleiter-Wafers 1 erstrecken, geschnitten und in vier unabhängige Bereiche unterteilt.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • - JP 2005-191039 [0002]

Claims (6)

  1. Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips mittels eines Plasmaätzens, wobei eine Schutzschicht an einer Schaltungsbildungsfläche des Halbleiter-Wafers vorgesehen ist, wobei das Verfahren folgende Schritte umfasst: Segmentieren eines Segmentierungsbereichs, der innerhalb eines ringförmigen Bereichs entlang des Umfangs des Halbleiter-Wafers unterteilt ist, in eine Vielzahl von Chips durch das Schneiden des Segmentierungsbereichs entlang einer Vielzahl von senkrechten Schnittlinien, und Unterteilen des ringförmigen Bereichs in vier unabhängige Bereiche durch das Schneiden des ringförmigen Bereichs entlang von zwei Teilungslinien, die sich parallel zu den senkrechten Schnittlinien von der Mitte des Halbleiter-Wafers erstrecken.
  2. Verfahren nach Anspruch 1, das weiterhin einen Schritt zum Maskieren eines Bereichs umfasst, der sich auf der Rückseite des Halbleiter-Wafers befindet und außerhalb der Bereiche liegt, die den Schnittlinien und der Teilungslinie entsprechen, wobei der maskierte Halbleiter-Wafer einer Plasmaätzbehandlung unterworfen wird, um den Segmentierungsbereich in die Vielzahl von Chips zu segmentieren und den ringförmigen Bereich in die vier unabhängigen Bereiche zu unterteilen.
  3. Verfahren nach Anspruch 2, das weiterhin folgende Schritte umfasst: Befestigen einer kontinuierlichen, erweiterbaren Halteschicht an der Rückseite des Halbleiter-Wafers, dessen Segmentierungsbereich in die Vielzahl von Chips segmentiert ist und dessen ringförmiger Bereich in die vier unabhängigen Bereiche unterteilt ist, Abziehen der Schutzschicht, und Erweitern des Zwischenraums zwischen benachbarten Chips und des Zwischenraums zwischen den Chips und dem ringförmigen Bereich durch das Erweitern der Halteschicht von einer Innenseite zu einer Außenseite des Halbleiter-Wafers.
  4. Verfahren zum Segmentieren eines Halbleiter-Wafers in eine Vielzahl von Chips mittels eines Plasmaätzens, wobei eine Schutzschicht an einer Schaltungsbildungsfläche des Halbleiter-Wafers vorgesehen ist, wobei das Verfahren folgende Schritte umfasst: Segmentieren eines Segmentierungsbereichs, der innerhalb eines ringförmigen Bereichs entlang des Umfangs des Halbleiter-Wafers unterteilt ist, in die Vielzahl von Chips durch das Schneiden des Segmentierungsbereichs entlang einer Vielzahl von senkrechten Schnittlinien, und Unterteilen des ringförmigen Bereichs in mehr als fünf unabhängige Bereiche durch das Schneiden des ringförmigen Bereichs entlang von Unterteilungslinien, wobei die Teilungslinien wenigstens zwei Teilungslinien, die sich parallel zu den senkrechten Schnittlinien von der Mitte des Halbleiter-Wafers erstrecken, umfassen und wobei ein Bereich, dessen Umfangslänge mehr als 1/8 der gesamten Umfangslänge des Halbleiter-Wafers ausmacht, in jedem der entlang der zwei Teilungslinien unterteilten Bereiche enthalten sein muss.
  5. Verfahren nach Anspruch 4, das weiterhin einen Schritt zum Maskieren eines Bereichs umfasst, der sich an einer Rückfläche des Halbleiter-Wafers befindet und außerhalb der Bereiche liegt, die den Schnittlinien und der Teilungslinie entsprechen, wobei der maskierte Halbleiter-Wafer einer Plasmaätzbehandlung unterworfen wird, um den Segmentierungsbereich in die Vielzahl von Chips zu segmentieren und den ringförmigen Bereich in mehr als fünf unabhängige Bereiche zu unterteilen.
  6. Verfahren nach Anspruch 5, das weiterhin folgende Schritte umfasst: Befestigen einer kontinuierlichen, erweiterbaren Halteschicht an der Rückseite des Halbleiter-Wafers, dessen Segmentierungsbereich in die Vielzahl von Chips segmentiert ist und dessen ringförmiger Bereich in mehr als fünf unabhängige Bereiche unterteilt ist, Abziehen der Schutzschicht, und Erweitern des Zwischenraums zwischen benachbarten Chips und des Zwischenraums zwischen den Chips und dem ringförmigen Bereich durch das Erweitern der Halteschicht von einer Innenseite zu einer Außenseite des Halbleiter-Wafers.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US9343365B2 (en) * 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
CN102664220B (zh) * 2012-05-15 2014-12-17 湘能华磊光电股份有限公司 Led晶片的切割方法和该方法所用保护片
JP5891436B2 (ja) * 2012-06-21 2016-03-23 パナソニックＩｐマネジメント株式会社 縦型構造発光素子の製造方法
JP5891437B2 (ja) * 2012-06-21 2016-03-23 パナソニックＩｐマネジメント株式会社 縦型構造発光素子の製造方法
US9136173B2 (en) 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
JP2015119085A (ja) * 2013-12-19 2015-06-25 株式会社ディスコ デバイスウェーハの加工方法
US9418894B2 (en) 2014-03-21 2016-08-16 Semiconductor Components Industries, Llc Electronic die singulation method
WO2016179023A1 (en) * 2015-05-01 2016-11-10 Adarza Biosystems, Inc. Methods and devices for the high-volume production of silicon chips with uniform anti-reflective coatings
US9704748B2 (en) * 2015-06-25 2017-07-11 Infineon Technologies Ag Method of dicing a wafer
US10366923B2 (en) 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP6975937B2 (ja) * 2017-09-28 2021-12-01 パナソニックＩｐマネジメント株式会社 素子チップの製造方法及び装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191039A (ja) 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57114251A (en) * 1981-01-07 1982-07-16 Toshiba Corp Manufacture of semiconductor device
JPS5935447A (ja) * 1982-08-24 1984-02-27 Nec Kyushu Ltd 半導体ウエハ−のブレ−キング方法
JPS6329948A (ja) * 1986-07-23 1988-02-08 Nec Corp 半導体装置の製造方法
JPH0350754A (ja) * 1989-07-18 1991-03-05 Nec Corp 半導体チップの分離方法
JP2680935B2 (ja) * 1991-02-07 1997-11-19 九州日本電気株式会社 シート拡大機
JPH04340729A (ja) * 1991-05-17 1992-11-27 Fujitsu Ltd ダイスボンダ
JPH0590406A (ja) * 1991-09-26 1993-04-09 Nec Corp 半導体ウエハのダイシング方法
JP2000340527A (ja) * 1999-05-28 2000-12-08 Horiba Ltd 半導体素子の分離方法
JP4596612B2 (ja) * 1999-07-02 2010-12-08 キヤノン株式会社 液体吐出ヘッドの製造方法
US6527965B1 (en) * 2001-02-09 2003-03-04 Nayna Networks, Inc. Method for fabricating improved mirror arrays for physical separation
KR20010082405A (ko) * 2001-05-11 2001-08-30 김양태 플라즈마 다이싱 방법 및 장치
JP2003007652A (ja) * 2001-06-26 2003-01-10 Mitsubishi Electric Corp 半導体チップの製造方法
JP3612317B2 (ja) 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
JP4083084B2 (ja) 2003-06-24 2008-04-30 株式会社神戸製鋼所 コネクタ接点材料および多極端子
JP4018096B2 (ja) * 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
JP4734903B2 (ja) * 2004-11-29 2011-07-27 株式会社デンソー 半導体ウェハのダイシング方法
JP2007194373A (ja) * 2006-01-18 2007-08-02 Seiko Epson Corp シリコンデバイスの製造方法及び液体噴射ヘッドの製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005191039A (ja) 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法

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Publication number Publication date
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