CN101796628B - 分割半导体晶片的方法 - Google Patents

分割半导体晶片的方法 Download PDF

Info

Publication number
CN101796628B
CN101796628B CN2008800247717A CN200880024771A CN101796628B CN 101796628 B CN101796628 B CN 101796628B CN 2008800247717 A CN2008800247717 A CN 2008800247717A CN 200880024771 A CN200880024771 A CN 200880024771A CN 101796628 B CN101796628 B CN 101796628B
Authority
CN
China
Prior art keywords
semiconductor wafer
cut
divided
annular region
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008800247717A
Other languages
English (en)
Other versions
CN101796628A (zh
Inventor
有田洁
钟贝笃史
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101796628A publication Critical patent/CN101796628A/zh
Application granted granted Critical
Publication of CN101796628B publication Critical patent/CN101796628B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Processing Of Stones Or Stones Resemblance Materials (AREA)

Abstract

提供了能够防止碎裂的分割半导体晶片的方法。半导体晶片1被分割为圆环形区域1a和位于该环形区域1a的内侧的分割区域。包含在该分割区域中的半导体晶片1沿着多个垂直的切割线4被切割为格形，并被分割成多个芯片2。另一方面，包含在环形区域1a中的半导体晶片1沿着经过半导体晶片1的中心O的、与所述切割线4平行延伸的两条划分线5被切割，并被划分为4个独立区域。

Description

分割半导体晶片的方法
技术领域
本发明涉及借助等离子体蚀刻将半导体晶片分割为多个芯片(chip)的方法。
背景技术
随着半导体晶片变得越来越薄，近来，除了利用例如刀片等的切割工具将半导体晶片分割成多个芯片的方法(其中可能会在半导体晶片上发生会导致低生产率的缺陷或裂缝)之外，等离子体蚀刻的方法受到很大的关注。在这种等离子体蚀刻方法中，其电路形成侧附带有保护片(protective sheet)的半导体晶片被严密地密封在等离子体处理室中，并通过从该半导体晶片的另一侧对该半导体晶片进行等离子体蚀刻，将该半导体晶片分割为多个芯片，该保护片用来防止这些芯片散开，并保护电路(见专利文献1)。
[专利文献1]日本未审查专利申请2005-191039
发明内容
技术问题
在为了将半导体晶片分割为多个芯片而对其进行等离子体蚀刻之后，半导体晶片不能维持平坦的状态，并且，由于保护片的弯曲或偏斜造成的相邻芯片之间的接触会导致发生碎裂(缺陷或裂缝)，从而可能导致低生产率。可以预测，随着由于更窄的蚀刻宽度所造成的相邻芯片之间的间隙变得越来越小，这个问题会变得愈加严重。
因此，本发明的目的是提供将半导体晶片分割为多个芯片的方法，其能够防止芯片的碎裂(chipping)。
技术手段
根据本发明的一个方面，提供了借助等离子体蚀刻处理将半导体晶片分割为多个芯片的方法，在该半导体晶片的电路形成表面上提供了保护片，所述方法包括步骤：通过沿着多条垂直的切割线切割分割区域，将该分割区域分割为多个芯片，其中，在该半导体晶片的圆周中划分的环形区域的内侧，划分该分割区域；以及通过沿着与所述垂直的切割线平行而从该半导体晶片的中心延伸的两条划分线，切割所述环形区域，来将所述环形区域划分为4个独立区域。
优选地，该方法还包括步骤：对处于该半导体晶片的后侧、且位于与所述切割线和划分线相对应的区域之外的区域进行掩蔽(masking)。对被掩蔽的半导体晶片进行等离子体蚀刻处理，以将所述分割区域分割成多个芯片，并将所述环形区域划分为4个独立区域。
优选地，该方法还包括步骤：将可连续延伸的维持片(maintenance sheet)附加到该半导体晶片的后侧，其中，所述分割区域被分割为多个芯片，并且，所述环形区域被划分为4个独立区域；剥除所述保护片；以及通过从该半导体晶片的内侧向外侧延伸该维持片，扩大相邻芯片之间的间隙、以及所述芯片与所述环形区域之间的间隙。
根据本发明的另一方面，提供了一种借助等离子体蚀刻将半导体晶片分割为多个芯片的方法，在该半导体晶片的电路形成表面上提供了保护片，所述方法包括步骤：通过沿着多条垂直的切割线切割分割区域，将该分割区域分割为多个芯片，其中，在该半导体晶片的圆周中划分的环形区域的内侧，划分该分割区域；以及通过沿着划分线切割所述环形区域，将所述环形区域划分为多于5个的独立区域。所述划分线包括沿着与所述垂直的切割线平行而从该半导体晶片的中心延伸的至少两条划分线，并且，在沿着所述两条划分线而划分的每个区域中，包括周长大于该半导体晶片的总周长的1/8的区域。
优选地，该方法还包括步骤：对处于该半导体晶片的后侧、且位于与所述切割线和划分线相对应的区域之外的区域进行掩蔽。对被掩蔽的半导体晶片进行等离子体蚀刻处理，以将所述分割区域分割成多个芯片，并将所述环形区域划分为多于5个独立区域。
优选地，该方法还包括步骤：将可连续延伸的维护片附加到该半导体晶片的后侧，其中，所述分割区域被分割为多个芯片，并且，所述环形区域被划分为多于5个独立区域；剥除所述保护片；以及通过从该半导体晶片的内侧向外侧延伸该维护片，扩大相邻芯片之间的间隙、以及所述芯片与所述环形区域之间的间隙。
有益效果
根据本发明，由于至少该半导体晶片的边缘不被分割，抑制了维护片的弯曲，所以，减小了由于被分割的芯片之间的接触而产生的碎裂，从而增加了生产率。
附图说明
图1是根据本发明的实施例的被分割的半导体晶片的平面图；
图2是图1的沿着线A-A取得的截面图；
图3是用来说明根据本发明的实施例的借助等离子体蚀刻来分割半导体晶片的方法的步骤的侧截面图；
图4是说明根据本发明的实施例的半导体晶片被送入等离子体处理室中的状态的侧截面图。
图5是说明根据本发明的实施例的半导体晶片被从等离子体处理室中运出的状态的侧截面图。
图6是说明根据本发明的实施例的半导体晶片被机器手吸取的状态的侧截面图。
图7是说明根据本发明的实施例的半导体晶片被安置到拾取台(pickupstage)上的状态的侧截面图。
图8是说明根据本发明的实施例的半导体晶片被安置到拾取台上的状态的平面图。
图9是根据本发明的另一实施例的被分割的半导体晶片的平面图。
图10是根据本发明的再一实施例的被分割的半导体晶片的平面图。
具体实施方式
在下文中，将参照附图描述本发明的实施例。图1是根据本发明的实施例的被分割的半导体晶片的平面图，图2是沿着图1中的线A-A取得的截面图。半导体晶片1是通过将由晶体生长硅(crystal-growing silicon)、锗、镓-砷(gallium-arsenic)等产生的结晶块(ingot)切割为0.5mm至1.5mm的厚度圆柱形而形成的盘状板。半导体晶片1的直径一般为5英寸(125mm)、8英寸(200mm)、或者12英寸(300mm)。电路图案(集成电路)被形成在半导体晶片1的一个表面(电路形成表面)上，并通过等离子体蚀刻而被分割为多个部分，也就是，芯片(IC芯片)2。保护片3被附加到电路形成表面，并用来防止这些芯片2散开，并防止在分割该电路图案时损坏该电路形成表面。
半导体晶片1被分割为圆环形区域1a和位于该环形区域1a的内侧的分割区域1b。包含在分割区域1b中的半导体晶片1沿着多个垂直的切割线4被切割为格的形式，并被分割为多个芯片2。另一方面，包含在环形区域1a中的半导体晶片1沿着与所述切割线4平行而从该半导体晶片的中心O延伸的两条划分线5被分割，并被划分为4个独立的区域。
图3显示了用来说明分割半导体晶片的方法的步骤的侧截面图。首先，(a)保护片3被附加到半导体晶片1的电路形成表面，以及(b)对半导体晶片1进行抛光，直到其达到预定的厚度为止。接下来，(c)利用抗蚀刻保护层(etching-resistant resist)6，来掩蔽处于半导体晶片1的电路形成表面的后侧、且位于切割线4和划分线5之外的区域。保护层6用来掩蔽在后面的等离子体处理过程中将不被蚀刻的部分。保护层6掩蔽半导体晶片1的整个后表面，然后，移除与切割线4和划分线5相对应的保护层6的部分。接下来，(d)对半导体晶片1进行等离子体处理，沿着切割线4和划分线5切割半导体晶片1，分割区域1b被分割为多个芯片2，且环形区域1a被划分为4个独立区域，以及(e)其余保护层6通过蒸汽中的臭氧或者等离子体而被灰化(ashed)，以完全从半导体晶片1消除。
图4是说明半导体晶片被送入等离子体处理室中的状态的侧截面图。室7在其中形成密闭空间，连接至高频电源8的电极9被设置在室7的下侧，且接地电极10与电极9相对。下方的电极9还用作半导体晶片1的支撑。半导体晶片1被支撑在电极9上，其中保护片3朝下。当在室7被减压至预定压力以下、并被充满用于等离子体生成的气体的状态下，高频电压被施加到电极9时，通过沿着均未被保护层6掩蔽的切割线4和划分线5进行等离子体蚀刻，来切割半导体晶片1。
图5是说明半导体晶片从等离子体处理室被运出的状态的侧截面图。在室7暴露于空气之后，室7的侧壁上的门7a被打开，以形成开口7b，且机器手11通过开口7b进入室7，以从其上侧用真空方式持有(vacuum-hold)半导体晶片1，并在由机器手11持有的情况下将其从室7中运出。
图6是说明半导体晶片被机器手用真空方式持有的状态的侧截面图。尽管等离子体蚀刻后的半导体晶片的圆环形区域1a被划分为4个独立区域，但由于每个独立区域具有比单独芯片2充分大的面积，所以，它具有防止位于内侧的保护片3由于其刚性而被弯曲的功能。由于这个原因，即使在机器手11真空地持有并运送半导体晶片1时，由于震动、摇摆或者负压力的变化导致发生吸取力的不平衡，也可使保护片3的弯曲最小，因而，防止相邻芯片2相互接触，从而导致产生碎裂(缺陷和裂缝)的风险降低。
在被机器手11从室7运出的半导体晶片1中，可延伸的维持片12被附加到电路形成表面的后侧，然后，保护片13被剥除，以露出电路形成表面，如图3中的(f)部分所示。在维持片12的围绕多个芯片2的部分中提供了具有高硬度的形状维持环13，以维持所述维持片12的平坦和拉力。
图7示出了说明半导体晶片1被安置到拾取台上的状态的侧截面图。(a)维持片12被放置到在拾取台中提供的圆柱形延伸的部件14上，其中半导体晶片1朝上，(b)形状维持环13在延伸元件14的外侧被压下，且维持片12沿着从半导体晶片1的内侧向外侧的方向(箭头a)延伸。如图8所示，由于围绕多个芯片2的环形区域1a沿着垂直划分线而被划分为4个独立区域，所以，当维持片12沿着从半导体晶片1的内侧向外侧的方向上延伸时，环形区域1a的4个独立区域以它们相互远离的方式移动(箭头b)，位于环形区域1a的内侧的维持片12从半导体晶片1的内侧向外侧延伸，且相邻芯片2之间的间隙、以及芯片2和环形区域1a之间的间隙变宽。(c)随着相邻芯片2之间的间隙变宽、以便拾取芯片，芯片2被来自电路形成表面的接管嘴15吸收，与此同时，芯片2被弹射器16从维持片12的后侧向上推动，以从维持片12拾取芯片2。
在以上描述的半导体晶片1中，尽管圆环形区域1a沿着与切割线4平行的方向而从该半导体晶片1的中心O延伸的两条划分线5被划分为4个一致的独立区域，但环形区域1a可被划分为多于5个的独立区域。在这种情况下，所需条件为：在4个独立区域中的每一个中，都必须包含周长大于半导体晶片1的总周长的1/8的区域。由于具有这样的周长的区域具有比单独芯片2充分大的面积，所以，当在该半导体晶片1的圆周上平衡地布置这样的区域时，可有效抑制保护片3的弯曲。
图9和10是根据本发明的另一实施方式的被分割的半导体晶片的平面图。在图9所示的半导体晶片17中，通过沿着与切割线4平行而从半导体晶片17的中心O延伸的两条划分线18、以及在与所述两条划分线18呈45度角的方向上延伸的两条划分线19来切割环形区域17a，将圆环形区域17a划分为8个独立的区域。这8个独立区域是被均分的，使得它们的周长对应于半导体晶片的总周长的1/8。尽管这8个独立区域各自具有与所述4个独立区域的每个的面积的1/2相对应的面积，但是，由于该8个独立区域具有比单独芯片2充分大的面积、并按照半导体晶片17的每45度中心角而被平衡设置，所以，它们能够充分地显示出防止位于内侧的保护片弯曲的功能。另外，通过将该环形区域17a划分成8个独立区域，由于增加了位于环形区域17a的内侧的维持片的延伸方向的自由度，所以，可以更适当的间隔展开芯片2。
在如图10所示的半导体晶片20中，通过沿着与切割线4平行而从半导体晶片20的中心O延伸的两条划分线21、以及类似地从中心O延伸的4条划分线22来切割环形区域，将圆环形区域划分为12个独立区域。虽然沿着划分线21和划分线22而划分的12个独立区域中的区域20a的面积很小，但沿着划分线22和划分线22而划分的区域20b的周长大于半导体晶片的总周长的1/8，并且具有比单独芯片2充分大的面积。另外，由于区域20b是按照半导体晶片20的每90度的中心角而被平衡布置的，所以，它们能够有效地显示出防止位于内侧的保护片弯曲的功能。
工业应用性
根据本发明，由于至少该半导体芯片的边缘不被分割，抑制了维持片的弯曲，所以，减小了由于被分割的芯片之间的接触而产生的碎裂，从而增加了生产率，因此，本发明在半导体芯片安装领域中有用。

Claims (6)

1.一种借助等离子体蚀刻处理将半导体晶片分割为多个芯片的方法，在该半导体晶片的电路形成表面上提供了保护片，所述方法包括步骤：
通过沿着多条垂直的切割线切割分割区域，将该分割区域分割为多个芯片，其中，在该半导体晶片的圆周中划分的环形区域的内侧，划分该分割区域；以及
通过沿着与所述垂直的切割线平行而从该半导体晶片的中心延伸的两条划分线，切割所述环形区域，来将所述环形区域划分为4个独立区域。
2.根据权利要求1所述的方法，还包括步骤：对处于该半导体晶片的后侧、且位于与所述切割线和划分线相对应的区域之外的区域进行掩蔽，
其中，对被掩蔽的半导体晶片进行等离子体蚀刻处理，以将所述分割区域分割成多个芯片，并将所述环形区域划分为4个独立区域。
3.根据权利要求2所述的方法，还包括步骤：
将可连续延伸的维持片附加到该半导体晶片的后侧，其中，所述分割区域被分割为多个芯片，并且，所述环形区域被划分为4个独立区域；
剥除所述保护片；以及
通过从该半导体晶片的内侧向外侧延伸该维持片，扩大相邻芯片之间的间隙、以及所述芯片与所述环形区域之间的间隙。
4.一种借助等离子体蚀刻将半导体晶片分割为多个芯片的方法，在该半导体晶片的电路形成表面上提供了保护片，所述方法包括步骤：
通过沿着多条垂直的切割线切割分割区域，将该分割区域分割为多个芯片，其中，在该半导体晶片的圆周中划分的环形区域的内侧，划分该分割区域；以及
通过沿着划分线切割所述环形区域，将所述环形区域划分为多于5个的独立区域，
其中，所述划分线包括沿着与所述垂直的切割线平行而从该半导体晶片的中心延伸的至少两条划分线，并且，在沿着所述两条划分线而划分的每个区域中，包括周长大于该半导体晶片的总周长的1/8的区域。
5.根据权利要求4所述的方法，还包括步骤：对处于该半导体晶片的后侧、且位于与所述切割线和划分线相对应的区域之外的区域进行掩蔽，
其中，对被掩蔽的半导体晶片进行等离子体蚀刻处理，以将所述分割区域分割成多个芯片，并将所述环形区域划分为多于5个独立区域。
6.根据权利要求5所述的方法，还包括步骤：
将可连续延伸的维护片附加到该半导体晶片的后侧，其中，所述分割区域被分割为多个芯片，并且，所述环形区域被划分为多于5个独立区域；
剥除所述保护片；以及
通过从该半导体晶片的内侧向外侧延伸该维护片，扩大相邻芯片之间的间隙、以及所述芯片与所述环形区域之间的间隙。
CN2008800247717A 2007-08-07 2008-08-07 分割半导体晶片的方法 Active CN101796628B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007205201A JP4985199B2 (ja) 2007-08-07 2007-08-07 半導体ウェハの個片化方法
JP205201/2007 2007-08-07
PCT/JP2008/064567 WO2009020245A2 (en) 2007-08-07 2008-08-07 Method of segmenting semiconductor wafer

Publications (2)

Publication Number Publication Date
CN101796628A CN101796628A (zh) 2010-08-04
CN101796628B true CN101796628B (zh) 2012-09-26

Family

ID=40251544

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800247717A Active CN101796628B (zh) 2007-08-07 2008-08-07 分割半导体晶片的方法

Country Status (7)

Country Link
US (1) US8110481B2 (zh)
JP (1) JP4985199B2 (zh)
KR (1) KR20100048990A (zh)
CN (1) CN101796628B (zh)
DE (1) DE112008001864T5 (zh)
TW (1) TW200908113A (zh)
WO (1) WO2009020245A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733385A (zh) * 2013-12-19 2015-06-24 株式会社迪思科 器件晶片的加工方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781310B2 (en) 2007-08-07 2010-08-24 Semiconductor Components Industries, Llc Semiconductor die singulation method
US9343365B2 (en) * 2011-03-14 2016-05-17 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
CN102664220B (zh) * 2012-05-15 2014-12-17 湘能华磊光电股份有限公司 Led晶片的切割方法和该方法所用保护片
JP5891437B2 (ja) * 2012-06-21 2016-03-23 パナソニックＩｐマネジメント株式会社 縦型構造発光素子の製造方法
JP5891436B2 (ja) * 2012-06-21 2016-03-23 パナソニックＩｐマネジメント株式会社 縦型構造発光素子の製造方法
US9136173B2 (en) 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US9418894B2 (en) 2014-03-21 2016-08-16 Semiconductor Components Industries, Llc Electronic die singulation method
WO2016179023A1 (en) * 2015-05-01 2016-11-10 Adarza Biosystems, Inc. Methods and devices for the high-volume production of silicon chips with uniform anti-reflective coatings
US9704748B2 (en) * 2015-06-25 2017-07-11 Infineon Technologies Ag Method of dicing a wafer
US10366923B2 (en) 2016-06-02 2019-07-30 Semiconductor Components Industries, Llc Method of separating electronic devices having a back layer and apparatus
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP6975937B2 (ja) * 2017-09-28 2021-12-01 パナソニックＩｐマネジメント株式会社 素子チップの製造方法及び装置
JP2022096079A (ja) * 2020-12-17 2022-06-29 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
CN115410927A (zh) * 2022-09-29 2022-11-29 北京超材信息科技有限公司 半导体器件的切割方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194373A (ja) * 2006-01-18 2007-08-02 Seiko Epson Corp シリコンデバイスの製造方法及び液体噴射ヘッドの製造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57114251A (en) * 1981-01-07 1982-07-16 Toshiba Corp Manufacture of semiconductor device
JPS5935447A (ja) 1982-08-24 1984-02-27 Nec Kyushu Ltd 半導体ウエハ−のブレ−キング方法
JPS6329948A (ja) 1986-07-23 1988-02-08 Nec Corp 半導体装置の製造方法
JPH0350754A (ja) 1989-07-18 1991-03-05 Nec Corp 半導体チップの分離方法
JP2680935B2 (ja) 1991-02-07 1997-11-19 九州日本電気株式会社 シート拡大機
JPH04340729A (ja) 1991-05-17 1992-11-27 Fujitsu Ltd ダイスボンダ
JPH0590406A (ja) * 1991-09-26 1993-04-09 Nec Corp 半導体ウエハのダイシング方法
JP2000340527A (ja) * 1999-05-28 2000-12-08 Horiba Ltd 半導体素子の分離方法
JP4596612B2 (ja) * 1999-07-02 2010-12-08 キヤノン株式会社 液体吐出ヘッドの製造方法
US6527965B1 (en) * 2001-02-09 2003-03-04 Nayna Networks, Inc. Method for fabricating improved mirror arrays for physical separation
KR20010082405A (ko) 2001-05-11 2001-08-30 김양태 플라즈마 다이싱 방법 및 장치
JP2003007652A (ja) * 2001-06-26 2003-01-10 Mitsubishi Electric Corp 半導体チップの製造方法
JP3612317B2 (ja) * 2001-11-30 2005-01-19 株式会社東芝 半導体装置の製造方法
JP4083084B2 (ja) 2003-06-24 2008-04-30 株式会社神戸製鋼所 コネクタ接点材料および多極端子
JP2005191039A (ja) * 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法
JP4018096B2 (ja) * 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
JP4734903B2 (ja) * 2004-11-29 2011-07-27 株式会社デンソー 半導体ウェハのダイシング方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194373A (ja) * 2006-01-18 2007-08-02 Seiko Epson Corp シリコンデバイスの製造方法及び液体噴射ヘッドの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104733385A (zh) * 2013-12-19 2015-06-24 株式会社迪思科 器件晶片的加工方法

Also Published As

Publication number Publication date
WO2009020245A2 (en) 2009-02-12
US8110481B2 (en) 2012-02-07
WO2009020245A3 (en) 2009-03-26
JP2009043811A (ja) 2009-02-26
CN101796628A (zh) 2010-08-04
DE112008001864T5 (de) 2010-06-17
KR20100048990A (ko) 2010-05-11
JP4985199B2 (ja) 2012-07-25
US20100197115A1 (en) 2010-08-05
TW200908113A (en) 2009-02-16

Similar Documents

Publication Publication Date Title
CN101796628B (zh) 分割半导体晶片的方法
JP6248033B2 (ja) 基板キャリアを用いたハイブリッドレーザ・プラズマエッチングウェハダイシング
JP2003179005A (ja) 半導体素子分離方法及び半導体素子分離装置
CN109309047B (zh) 处理衬底的方法
US8486806B2 (en) Method for machining wafers by cutting partway through a peripheral surplus region to form break starting points
WO2015116390A1 (en) Cooled tape frame lift and low contact shadow ring for plasma heat isolation
US10607861B2 (en) Die separation using adhesive-layer laser scribing
TW201719746A (zh) 晶圓的分割方法
TWI744503B (zh) 元件晶片之製造方法
KR20170008865A (ko) 플라즈마 다이싱 동안 다이싱 테이프 열 관리를 위한 냉각 페디스털
KR100869523B1 (ko) 프로파일을 지닌 에지를 구비한 반도체 웨이퍼 제조 방법
CN105308726A (zh) 用于对半导体晶片进行等离子体切片的方法和设备
JP2008147412A (ja) 半導体ウェハ，半導体装置及び半導体ウェハの製造方法ならびに半導体装置の製造方法
US10896836B2 (en) Electrostatic chuck
KR102629098B1 (ko) 웨이퍼의 가공 방법
JP5181209B2 (ja) 半導体ウエハのダイシング方法
JP6546507B2 (ja) デバイスの製造方法
TW201921545A (zh) 基板處理系統及基板處理方法
US20240234154A9 (en) Method of processing wafer
US20240136193A1 (en) Method of processing wafer
US20230154795A1 (en) Frame mask for singulating wafers by plasma etching
JP2020043118A (ja) ウェーハの加工方法
JP2009032847A (ja) 半導体ウェハの個片化方法
KR20040041333A (ko) 반도체 소자 제조장치
JP2006128406A (ja) ドライエッチング装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant