CN105308726A - 用于对半导体晶片进行等离子体切片的方法和设备 - Google Patents

用于对半导体晶片进行等离子体切片的方法和设备 Download PDF

Info

Publication number
CN105308726A
CN105308726A CN201480006389.9A CN201480006389A CN105308726A CN 105308726 A CN105308726 A CN 105308726A CN 201480006389 A CN201480006389 A CN 201480006389A CN 105308726 A CN105308726 A CN 105308726A
Authority
CN
China
Prior art keywords
support
substrate
workpiece
methods according
framework
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201480006389.9A
Other languages
English (en)
Other versions
CN105308726B (zh
Inventor
里什·高尔丁
克里斯·约翰逊
大卫·约翰逊
林内尔·马丁内斯
大卫·佩斯-沃拉德
鲁塞尔·韦斯特曼
戈登·M·格里夫纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Plasma Therm LLC
Original Assignee
Plasma Therm LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Plasma Therm LLC filed Critical Plasma Therm LLC
Publication of CN105308726A publication Critical patent/CN105308726A/zh
Application granted granted Critical
Publication of CN105308726B publication Critical patent/CN105308726B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32623—Mechanical discharge control means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833—Details of electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68735—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by edge profile or support profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68771—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by supporting more than one semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H01L21/30655—Plasma etching; Reactive-ion etching comprising alternated and repeated etching and passivation steps, e.g. Bosch process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Dicing (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Drying Of Semiconductors (AREA)
  • Plasma Technology (AREA)

Abstract

本发明提供一种用于对衬底进行等离子体切片的方法，所述方法包括：提供具有壁的处理室；邻近所述处理室的壁提供等离子体源；在所述处理室内提供工件支撑件；将工件放置到所述工件支撑件上，所述工件具有支撑膜、框架和衬底；将所述工件装载到所述工件支撑件上；将张力施加到所述支撑膜；将所述工件夹持到所述工件支撑件；使用所述等离子体源产生等离子体；以及使用所产生的等离子体来蚀刻所述工件。

Description

用于对半导体晶片进行等离子体切片的方法和设备
相关申请的交叉引用
本申请案要求2011年3月14日提交、发明名称为“用于对半导体晶片进行等离子体切片的设备(ApparatusforPlasmaDicingaSemi-conductorWafer)”的共同拥有的第61/452,450号美国临时专利申请案的优先权且本申请与该临时专利申请案相关，该临时专利申请案以引用的方式并入本文中。本申请案是2012年3月5日提交且名为“用于对半导体晶片进行等离子体切片的方法和设备(MethodandApparatusforPlasmaDicingaSemi-conductorWafer)”的同时待决的第13/412,119号专利申请案的部分继续申请，该专利申请案的内容被并入本文。
技术领域
本发明涉及用于从半导体晶片形成单独装置芯片的设备的使用方法，具体地，涉及使用等离子体蚀刻将晶片分离为单独裸片的设备。
背景技术
半导体装置被制造在薄晶片形式的衬底上。硅通常用作衬底材料，但也使用其它材料，例如，III-V化合物(例如，GaAs和InP)。在一些情形(例如，LED的制造)下，衬底是蓝宝石或碳化硅晶片，其中半导材料的薄层沉积在该蓝宝石或碳化硅晶片上。这些衬底的尺寸的直径范围从2英寸和3英寸到200mm、300mm和450mm，且存在许多标准(例如，SEMI)来描述这些衬底尺寸。
等离子体蚀刻设备广泛用于处理这些衬底以产生半导体装置。该设备通常包含真空室，其中该真空室配备有高密度等离子体源，例如电感耦合等离子体(ICP)，高密度等离子体源用于确保高蚀刻速率，这是成本有效的制造所需的。为了移除在处理期间产生的热，衬底通常被夹持到冷却支撑件。冷却气体(通常为氦气)被维持在衬底与支撑件之间以提供用于散热的热传导路径。可使用将向下的力施加到衬底的顶侧的机械夹持机构，但由于夹具与衬底之间的接触，这可能导致污染。静电吸盘(ESC)更频繁地被用于提供夹持力。
已开发适用于待蚀刻的材料的许多气体化学制剂。这些气体化学制剂频繁使用卤素(氟、氯、溴或碘)或添加了额外气体的含有卤素的气体，其中额外气体被添加以改进蚀刻的质量(例如，蚀刻各向异性、掩膜选择性和蚀刻均匀性)。含有氟的气体(例如，SF6、F2或NF3)用于以高速率蚀刻硅。更具体地，将高速率硅蚀刻步骤和钝化步骤交替进行以控制蚀刻侧壁的工艺(博世Bosch或时分多路复用“TDM”)通常用于将深度特征蚀刻到硅中。含有氯和溴的气体通常用于蚀刻III-V材料。
等离子体蚀刻不限于半导衬底和装置。该技术可应用到适用于蚀刻衬底的气体化学制剂适用的任何衬底类型。其它衬底类型可包括含有碳的衬底(包含聚合衬底)、陶瓷衬底(例如，AlTiC和蓝宝石)、金属衬底和玻璃衬底。
为了确保结果一致、破损率低且便于操作，机器人晶片处理通常用于制造工艺中。处理器被设计成以最小的接触支撑晶片，以将可能的污染减到最少，且减少微粒的产生。通常单独采用边缘接触，或采用仅在接近晶片边缘的几个位置处(通常在晶片边缘的3mm到6mm内)的底侧接触。处理方案被设计成处理如上所述的标准晶片尺寸，所述处理方案包含晶片盒、机器人手臂和处于处理室内的固定装置(包含晶片支撑件和ESC)。
在衬底上制造后，各个装置(裸片或芯片)在封装或用于其它电子电路中之前被相互分离。许多年来，机械方式已用于将裸片相互分离。这些机械方式已包含沿着与衬底晶轴线对准的划分线来切断晶片，或使用高速金刚石锯在裸片之间的区(格线)中锯到衬底中或锯穿衬底。最近，激光已用于促进划线工艺。
这些机械晶片切片技术具有影响该做法的成本效益的限制。沿着裸片边缘的碎屑和裂纹可减少所制造的良好裸片的数量，且随着晶片厚度减小问题更严重。由锯条(切口)消耗的区域可大于100微米，而这是不可用于裸片制造的有价值的区域。对于含有小裸片(例如，具有500微米×500微米的裸片尺寸的单独半导体装置)的晶片来说，这可能意味着大于20％的损耗。此外，因为每条格线被单独地切割，对于具有许多小裸片且因此具有许多格线的晶片来说，切片时间增加，且产率降低。机械方式也限于沿着直线分离和正方形或长方形的芯片的制造。这可能并无法表示基础装置布局(例如，高功率二极管是圆形的)，且因此矩形裸片格式导致可用的衬底区域的显著损耗。激光切片的局限性还在于，在裸片表面上留下残余材料或将格线引入到裸片中。
重要的是，注意到锯切技术与激光切片技术两者本质上是连续的操作。因此，随着装置尺寸减小，对晶片进行切片的时间与晶片上的总切片格线长度成比例地增加。
最近，已提出等离子体蚀刻技术作为分离裸片且克服这些局限中的一些局限的方式。在装置制造后，用适当掩膜材料光掩膜衬底，从而在裸片之间留下开放区域。接着使用反应性气体等离子体来处理所光掩膜的衬底，反应性气体等离子体蚀刻在裸片之间暴露的衬底材料。可部分地或完全穿过衬底进行衬底的等离子体蚀刻。在部分等离子体蚀刻的情形下，通过后续切割步骤来分离裸片，从而使个别裸片分离。该技术相比机械切片提供许多益处：
1)减少了裂纹和碎屑；
2)切口尺寸可减小到大大小于20微米；
3)处理时间不随着裸片的数目增加而显著增加；
4)对于较薄晶片来说处理时间减少；且
5)裸片布局不限于直线格式。
在装置制造后，但在裸片分离之前，可通过机械研磨或类似工艺而使衬底变薄到几百微米乃至小于一百微米的厚度。
在切片工艺之前，衬底通常安装在切片固定设备上。该固定设备通常包括支撑粘合隔膜的刚性框架。待切片的衬底被粘合到隔膜上。该固定设备固持所分离的裸片以进行后续下游操作。用于晶片切片的大多数工具(锯或基于激光的工具)被设计成以这种构造处理衬底，且许多标准固定设备已被设立；然而，这些固定设备与其支撑的衬底极其不同。虽然这些固定设备被优化以用于当前晶片切片设备中，但这些固定设备无法在已被设计成处理标准衬底的设备中处理。因此，当前自动化等离子体蚀刻设备不适用于处理为了进行切片而被夹住的衬底，且难以实现等离子体蚀刻技术对于裸片分离应具有的益处。
一些团体已考虑使用等离子体来从晶片衬底对裸片进行单体化。第6,642,127号美国专利描述一种等离子体切片技术，其中在被设计成处理硅晶片的设备中进行等离子体处理之前，衬底晶片首先经由粘合材料被附接到载体晶片。该技术提出将待切片的衬底的外形尺寸调适为与标准晶片处理设备兼容。虽然该技术允许标准等离子体设备对晶片进行切片，但所提出的技术将不与切片操作的下游的标准设备兼容。将需要额外步骤以调适下游设备或针对标准下游设备而恢复衬底外形尺寸。
第2010/0048001号美国专利申请案考虑使用粘合到薄隔膜且支撑在框架内的晶片。然而，在第2010/0048001号申请案中，通过将掩膜材料粘合到晶片的背面且在等离子体处理之前使用激光来限定蚀刻格线而实现光掩膜工艺。与从正面对衬底进行单体化的标准切片技术相比，该技术引入额外复杂且昂贵的步骤，而这些步骤可抵消等离子体切片的一些优点。还另外需要对准背面掩膜与正面装置图案。
因此，需要一种等离子体蚀刻设备，该等离子体蚀刻设备可用于将半导体衬底切片为单独裸片，且该等离子体蚀刻设备与处理安装在胶带上且支撑在框架中的衬底的既定晶片切片技术兼容，且还与标准正面光掩膜技术兼容。
现有技术不能提供本发明的益处。
因此，本发明的目的是提供一种改进，该改进克服了现有技术装置的不足，且对使用等离子体蚀刻设备进行的半导体衬底的切片的进步有重大贡献。
本发明的另一目的是提供一种用于对衬底进行等离子体切片的方法，该方法包括：提供具有壁的处理室；邻近处理室的壁提供等离子体源；在处理室内提供工件支撑件；将工件放置到工件支撑件上，所述工件具有支撑膜、框架和衬底；将工件装载到工件支撑件上；将张力施加到支撑膜；将工件夹持到工件支撑件；使用等离子体源来产生等离子体；以及使用所产生的等离子体来蚀刻工件。
本发明的又一目的是提供一种用于对衬底进行等离子体切片的方法，该方法包括：提供具有壁的处理室；邻近处理室的壁提供等离子体源；在处理室内提供工件支撑件；将工件放置到工件支撑件上，所述工件具有支撑膜、框架和衬底；将工件装载到工件支撑件上；将框架与衬底非共面地定位在工件支撑件上；将工件夹持到工件支撑件；使用等离子体源来产生等离子体；以及使用所产生的等离子体来蚀刻工件。
本发明的再一目的是提供一种用于对衬底进行等离子体切片的方法，该方法包括：提供具有壁的处理室；邻近处理室的壁提供等离子体源；在处理室内提供工件支撑件；将工件放置到工件支撑件上，所述工件具有支撑膜、框架和衬底；将工件装载到工件支撑件上；将张力施加到支撑膜；使用等离子体源来产生等离子体；以及使用所产生的等离子体来蚀刻工件。
本发明的另一目的是提供一种用于对多个衬底进行等离子体切片的方法，该方法包括：提供具有壁的处理室；邻近处理室的壁提供等离子体源；在处理室内提供工件支撑件；将工件放置到工件支撑件上，所述工件具有支撑膜、框架和多个衬底；将工件装载到工件支撑件上；将工件夹持到工件支撑件；使用等离子体源来产生等离子体；以及使用所产生的等离子体来蚀刻工件。
前文已概述本发明的一些相关目的。这些目的应被解释为仅说明本发明的一些较显著的特征和应用。可通过以不同方式应用所公开的发明或在本公开的范围内修改本发明来获得许多其它有益结果。因此，结合附图，除权利要求书所限定的本发明的范围外，还通过参考发明内容和具体实施方式来获得本发明的其它目的和较全面的理解。
发明内容
本发明描述一种等离子体处理设备，该设备实现半导体衬底的等离子体切片。在装置制造和晶片变薄后，使用常规光掩膜技术来光掩膜衬底的正面(电路面)，这会保护电路部件且在裸片之间留下不受保护的区域。衬底安装在薄胶带上，其中薄胶带被支撑在刚性框架内。衬底/胶带/框架组件被转移到真空处理室中，且暴露到反应性气体等离子体，其中裸片之间的不受保护的区域被蚀刻掉。在该工艺期间，框架和胶带受到保护而未被反应性气体等离子体损坏。该处理使裸片完全分离。在蚀刻后，衬底/胶带/框架组件另外暴露到等离子体，该等离子体从衬底表面移除可能有损坏性的残留物。在从处理室转移出衬底/胶带/框架组件后，使用熟知的技术从胶带移除裸片，且接着视需要进行进一步处理(例如，封装)。
本发明的另一特征是提供一种用于对衬底进行等离子体切片的方法。衬底可具有半导层，例如硅，和/或衬底可具有III-V层，例如GaAs。衬底可具有保护层，例如光致抗蚀剂层，保护层被图案化在衬底的电路面上。提供具有壁的处理室，其在处理室的壁附近带有等离子体源。等离子体源可为高密度等离子体源。可提供与处理室流体连通的真空泵和与处理室流体连通的气体入口。在处理室内提供工件支撑件。通过将衬底放置在载体支撑件上来形成工件。可通过将衬底粘合到支撑膜且接着将具有支撑膜的衬底安装到框架来形成工件。支撑膜可具有聚合物层和/或导电层。支撑膜可为标准切片胶带。框架可具有导电层和/或金属层。接着将工件装载到工件支撑件上以进行等离子体处理。可将RF功率源耦合到工件支撑件以围绕工件产生等离子体。将张力施加到支撑膜。可将张力施加到框架。张力可为机械力、磁场力和/或电场力。支撑膜可因张力而弹性变形。支撑膜可不因张力而塑性变形。可在支撑膜与工件之间引入热传递流体。热传递流体可为气体，例如氦气。流体压力可大于1托，且可小于30托。可将静电或机械吸盘并入到工件支撑件中，进而吸盘可将支撑膜夹持到吸盘。可在将张力施加到支撑膜后执行工件的夹持。可在夹持支撑膜后改变施加到支撑膜的张力。可在夹持支撑膜后移除施加到支撑膜的张力。可通过真空泵降低处理室内的压力，且可通过气体入口将处理气体引入到处理室中。通过等离子体源产生等离子体，进而通过所产生的等离子体蚀刻工件。可提供与处理室连通的真空兼容转移模块。可将工件装载到真空兼容转移模块中的转移臂上，进而在将工件从真空兼容转移模块转移到处理室期间，将处理室维持在真空下。
本发明的又一目的是提供一种用于对衬底进行等离子体切片的方法。衬底可具有半导层，例如硅，和/或衬底可具有III-V层，例如GaAs。衬底可具有保护层，例如光致抗蚀剂层，保护层被图案化在衬底的电路面上。提供具有壁的处理室，其在处理室的壁附近带有等离子体源。等离子体源可为高密度等离子体源。可提供与处理室流体连通的真空泵和与处理室流体连通的气体入口。在处理室内提供工件支撑件。通过将衬底放置在载体支撑件上来形成工件。可通过将衬底粘合到支撑膜且接着将具有支撑膜的衬底安装到框架来形成工件。支撑膜可具有聚合物层和/或导电层。支撑膜可为标准切片胶带。框架可具有导电层和/或金属层。接着将工件装载到工件支撑件上以进行等离子体处理。可将RF功率源耦合到工件支撑件以围绕工件产生等离子体。将框架与衬底非共面地定位在工件支撑件上。支撑膜可接触衬底的第一表面。支撑膜可接触框架的第二表面。在定位步骤期间，可将衬底定位在框架上方。在定位步骤期间，可将衬底的第一表面与框架的第二表面非共面地定位。可将衬底的第一表面定位在框架的第二表面上方。衬底可由工件支撑件支撑，且框架可由工件支撑件支撑。衬底可由夹具支撑，且框架可由工艺套件支撑。衬底可由夹具支撑，且框架可由提升机构支撑。支撑膜可由工件支撑件支撑，且框架可未被支撑。框架的内径可大于工件支撑件的外径。支撑膜可由工件支撑件支撑，且框架可由提升机构支撑。该夹具可为能够并入到工件支撑件中的静电吸盘或机械吸盘。可通过真空泵降低处理室内的压力，且可通过气体入口将处理气体引入到处理室中。通过等离子体源产生等离子体，进而通过所产生的等离子体蚀刻工件。可提供与处理室连通的真空兼容转移模块。可将工件装载到真空兼容转移模块中的转移臂上，进而在将工件从真空兼容转移模块转移到处理室期间，将处理室维持在真空下。
本发明的再一目的是提供一种用于对衬底进行等离子体切片的方法。衬底可具有半导层，例如硅，和/或衬底可具有III-V层，例如GaAs。衬底可具有保护层，例如光致抗蚀剂层，保护层被图案化在衬底的电路面上。提供具有壁的处理室，其在处理室的壁附近带有等离子体源。等离子体源可为高密度等离子体源。可提供与处理室流体连通的真空泵和与处理室流体连通的气体入口。在处理室内提供工件支撑件。通过将衬底放置在载体支撑件上来形成工件。可通过将衬底粘合到支撑膜且接着将具有支撑膜的衬底安装到框架来形成工件。支撑膜可具有聚合物层和/或导电层。支撑膜可为标准切片胶带。框架可具有导电层和/或金属层。接着将工件装载到工件支撑件上以进行等离子体处理。可将RF功率源耦合到工件支撑件以围绕工件产生等离子体。将张力施加到支撑膜。可将张力施加到框架。张力可为机械力、磁场力和/或电场力。支撑膜可因张力而弹性变形。支撑膜可不因张力而塑性变形。可在支撑膜与工件之间引入热传递流体。热传递流体可为气体，例如氦气。流体压力可大于1托，且可小于30托。可通过真空泵降低处理室内的压力，且可通过气体入口将处理气体引入到处理室中。通过等离子体源产生等离子体，进而通过所产生的等离子体蚀刻工件。可提供与处理室连通的真空兼容转移模块。可将工件装载到真空兼容转移模块中的转移臂上，进而在将工件从真空兼容转移模块转移到处理室期间，将处理室维持在真空下。
本发明的另一目的是提供一种用于对多个衬底进行等离子体切片的方法。多个衬底可具有半导层，例如硅，和或衬底可具有III-V层，例如GaAs。多个衬底可具有保护层，例如光致抗蚀剂层，保护层被图案化在衬底的电路面上。提供具有壁的处理室，其在处理室的壁附近具有等离子体源。等离子体源可为高密度等离子体源。可提供与处理室流体连通的真空泵和与处理室流体连通的气体入口。在处理室内提供工件支撑件。通过将多个衬底放置在载体支撑件上来形成工件。可通过将多个衬底粘合到支撑膜且接着将具有支撑膜的多个衬底安装到框架来形成工件。支撑膜可具有聚合物层和/或导电层。支撑膜可为标准切片胶带。框架可具有导电层和/或金属层。接着将工件装载到工件支撑件上以进行等离子体处理。可将RF功率源耦合到工件支撑件以围绕工件产生等离子体。可将张力施加到支撑膜。可将张力施加到框架。张力可为机械力、磁场力和/或电场力。支撑膜可因张力而弹性变形。支撑膜可不因张力而塑性变形。可在支撑膜与工件之间引入热传递流体。热传递流体可为气体，例如氦气。流体压力可大于1托，且可小于30托。可将静电或机械吸盘并入到工件支撑件中，进而吸盘可将支撑膜夹持到吸盘。可在将张力施加到支撑膜后执行工件的夹持。可在夹持支撑膜后改变施加到支撑膜的张力。可在夹持支撑膜后移除施加到支撑膜的张力。可通过真空泵降低处理室内的压力，且可通过气体入口将处理气体引入到处理室中。通过等离子体源产生等离子体，进而通过所产生的等离子体蚀刻工件。可提供与处理室连通的真空兼容转移模块。可将工件装载到真空兼容转移模块中的转移臂上，进而在将工件从真空兼容转移模块转移到处理室期间，将处理室维持在真空下。
前文已相当宽泛地概述本发明的较相关且重要的特征，以便可较好地理解下文的具体实施方式，以使得可较全面地理解本申请对所属领域的贡献。将在下文描述本发明的额外特征，其中所述特征形成本发明的权利要求书的主题。所属领域的技术人员应了解，所公开的概念和具体实施例可容易用作用于修改或设计执行本发明的相同目的的其它结构的基础。所属领域的技术人员还应理解，这些等同构造不偏离所附权利要求书所阐述的本发明的精神和范围。
附图说明
图1是半导体衬底的俯视图，示出了由格线分离的各个装置；
图2是半导体衬底的横截面图，示出了由格线分离的各个装置；
图3是安装到胶带和框架的半导体衬底的横截面图；
图4是正通过等离子体工艺进行蚀刻的、安装到胶带和框架的半导体衬底的横截面图；
图5是安装到胶带和框架的、彼此分离的半导体装置的横截面图；
图6是真空处理室的横截面图；
图7是处于处理位置中的晶片/框架的横截面图；
图8是处于真空处理室中的框架和盖环的放大的横截面图；
图9是该室内部的一部分的横截面图，其中，盖环安装到室壁；
图10是该室内部的一部分的横截面图，其中，盖环安装到内部散热件；
图11是由转移臂支撑的安装到胶带和框架的半导体衬底的俯视图；
图12是由转移臂支撑的安装到胶带和框架的半导体衬底的横截面图；
图13是处于转移位置的晶片/框架的横截面图；
图14是屏蔽体的俯视图；
图15是静电吸盘的横截面图；
图16是处于转移位置的室的示意图；
图17是工件和工件支撑件的横截面图；
图18是工件和工件支撑件的横截面图；
图19是工件和工件支撑件的横截面图；
图20是工件和工件支撑件的横截面图；并且
图21是安装到胶带和框架的多个半导体衬底的俯视图。
在附图的若干视图中，同样的附图标记表示同样的部件。
具体实施方式
图1中示出了装置制造后的典型半导体衬底。衬底(1)在其表面上具有数个含有装置结构(2)的区域，这些装置结构(2)由格线区域(3)分离，其中，在所述区域中，不存在允许将装置结构分离为单独裸片的结构。虽然硅通常用作衬底材料，但其它材料因其特定性质也被频繁使用。这些衬底材料包含砷化镓和其它III-V材料或已被沉积半导层的非半导体衬底。
在本发明中，如图2的横截面图所示，装置结构(2)接着被保护材料(4)覆盖，而格线区域(3)保持不受保护。该保护材料(4)可为通过熟知技术涂覆和图案化的光致抗蚀剂。作为最终处理步骤，一些装置被涂布跨越整个衬底涂覆的保护介电层，例如，二氧化硅或PSG。如工业中所熟知的，可通过以光致抗蚀剂进行图案化且蚀刻介电材料而从格线区域(3)移除保护介电层。这使装置结构(2)由介电材料保护，且衬底(1)在格线区域(3)中实质上不受保护。应注意，在一些情形下，用于检查晶片质量的实验特征可位于格线区域(3)中。取决于具体晶片制造工艺流程，这些实验特征在晶片切片工艺期间可能受到保护也可能并不受到保护。虽然所说明的装置图案示出长方形裸片，但这不是必要的，且各个装置结构(2)可为任何其它形状，例如六边形，以最佳地适用于衬底(1)的最适度利用。重要的是注意到，虽然先前实例考虑将介电材料用作保护膜，但本发明可通过广泛范围的保护膜(包含半导电保护膜和导电保护膜)来实践。此外，保护层可由多种材料组成。还重要的是注意到，保护膜的有些部分可为最终装置结构的整体部分(例如，钝化介电质、金属焊盘等)。
衬底(1)可通常通过研磨工艺来变薄，这会将衬底厚度减小几百微米以达到约30微米或更小的厚度。如图3所示，变薄的衬底(1)接着粘合到胶带(5)，胶带(5)则安装在刚性框架(6)中以形成工件(1A)。胶带(5)通常由含有碳的聚合物材料制成，且可另外具有涂覆到其表面的薄导电层。胶带(5)对变薄的衬底(1)提供支撑，变薄的衬底(1)原本过于易碎而不能在不出现裂纹的情况下处理。应注意，图案化、变薄且接着安装的顺序并不是关键的，且步骤可被调整为最佳地适配特定装置和衬底以及所使用的处理设备。重要的是应注意到，虽然先前实例考虑的工件(1A)将衬底(1)安装在粘合胶带(5)上，粘合胶带(5)则附接到框架(6)，但本发明不受晶片和载体的构造的限制。晶片载体可包括各种材料。在等离子体切片工艺期间，载体支撑衬底。此外，晶片不需要使用粘合剂附接到载体，将晶片固持到载体且允许装置实现衬底到阴极的热连通的任何方法都是可以的(例如，静电夹持的载体、具有机械夹持机构的载体等)。
虽然上述实例描述将单个衬底(1)安装在由框架(6)支撑的粘合胶带(5)上以形成工件(1A)，本发明还可有益地应用到包括安装在由安装在粘合胶带(5)上的不止一个衬底(1)组成的工件(1A)，粘合胶带(5)由框架(6)支撑，如图21所示。衬底(1)可为不同尺寸、形状、厚度和/或材料。优选的是，衬底是在类似蚀刻化学制剂中蚀刻的不同材料(例如，Ge与Si两者在基于氟的化学制剂中蚀刻)。衬底(1)可具有暴露的材料的不同区域和/或不同图案。一些衬底(1)可为多片较大衬底。优选的是，衬底(1)位于支撑框架(6)的内径范围内。在一个实施例中，支撑框架(6)的外径小于工件支撑件的外径。在将具有胶带(5)的衬底(1)安装在切片框架(6)中后，工件(1A)被转移到真空处理室中。理想地，转移模块也处于真空下，这使处理室在转移期间保持在真空下，从而减少处理时间，且防止处理室暴露到大气和可能的污染。如图6所示，真空处理室(10)配备有：气体入口(11)；高密度等离子体源(12)，用于产生高密度等离子体，例如，电感耦合等离子体(ICP)；工件支撑件(13)，用于支撑工件(1A)；RF功率源(14)，经由工件支撑件(13)而将RF功率耦合到工件(1A)；以及真空泵(15)，用于从处理室(10)中泵送气体。在处理期间，通过使用如图4所示的反应性等离子体蚀刻工艺(7)，衬底(1)的不受保护的区域被蚀刻掉。这使装置(2)分离为单独裸片(8)，如图5所示。在本发明的另一实施例中，通过使用反应性等离子体蚀刻工艺(7)，衬底(1)的不受保护的区域被部分蚀刻掉。在该情形下，下游操作(例如，机械断裂操作)可用于完成裸片分离。这些下游方法在所属领域中是熟知的。
虽然先前实例结合高密度等离子体使用真空室来描述本发明，但还可使用广泛范围的等离子体工艺来蚀刻衬底的不受保护的区域。举例来说，所属领域的技术人员可想象到本发明的变型，这些变型在真空室中使用低密度等离子体源，乃至在大气压下或接近大气压使用等离子体。
当衬底/胶带/框架组件(1A)处于用于等离子体处理的位置时，重要的是框架(6)受到保护而不暴露到等离子体(7)。暴露到等离子体(7)将导致框架(6)的加热，而框架(6)的加热又将导致安装胶带(5)的局部加热。在高于约100℃的温度下，胶带(5)的物理性质及其粘合能力可能恶化，且将不再粘合到框架(6)。此外，将框架(6)暴露到反应性等离子体气体可导致框架(6)的退化。因为框架(6)通常在晶片切片后被重新使用，所以这可能限制框架(6)的使用寿命。将框架(6)暴露到等离子体(7)还可负面影响蚀刻工艺：举例来说，框架材料可与处理气体反应，从而实际上降低处理气体在等离子体中的浓度，而这将降低衬底材料的蚀刻速率，因此增加处理时间。为了保护框架(6)，如图6、图7和图8所示的保护盖环(20)被定位在框架(6)上方。盖环(20)不接触框架(6)，这是因为与框架(6)的接触(这会在转移到处理室(10)中期间发生)可产生非期望的颗粒。
在图8中，尺寸(A)表示盖环(20)与框架(6)之间的距离。该尺寸的范围可从小于约0.5mm到大于约5mm，其最佳值为1.5mm。如果距离(A)过大，那么等离子体(7)将接触框架(6)，且盖环(20)的益处将丧失。
重要的是，盖环(20)的温度被控制，否则其温度将由于暴露到等离子体(7)而升高，且继而经由辐射加热而加热胶带(5)和框架(6)，因而导致如上所述的退化。对于盖环(20)被冷却的情形来说，盖环(20)的冷却通过使其与冷却主体直接接触来实现，冷却主体例如，图9所示的处理室壁(10W)或图10所示的位于处理室(10)内的散热件(30)。为了确保热从盖环(20)充分移除到散热件(30)，盖环(20)应由具有良好热导率的材料制成。这些材料包含许多金属(例如，铝)，但其它导热材料(例如，氮化铝和其它陶瓷)可被使用。盖环材料的选择被选择为与所使用的等离子体处理气体兼容。虽然铝对于基于氟的工艺来说是令人满意的，但当使用基于氯的工艺时，替代材料(例如，氮化铝)或保护涂层(例如，氧化铝)的添加可为必要的。在等离子体处理期间的盖环(20)的操作温度通常小于80℃，这将使对胶带(5)和框架(6)的热辐射最小化，且确保胶带(5)维持其机械完整性。
可替代地，可通过使盖环(20)与温度控制式流体接触而控制盖环(20)的温度。该流体可为液体或气体。在盖环(20)温度由流体控制的情形下，盖环(20)可含有数个流体通道以促进热传递。这些流体通道可处于盖环(20)内部，在外部附接，或这两种情况的一些组合。
在一种情况下，盖环(20)可从衬底的直径处连续延伸到内室的直径处。为了避免泵送传导性的损失(这可负面地影响处理室(10)内的压力控制)，多个孔(21)可被添加到盖环(20)，这在仍提供从盖环(20)进行热移除的路径的同时允许处理气体的足够传导性。在图9和图10中，示出了以具体几何结构布置的多个孔(21)，但孔(21)的密度、尺寸、图案和对称性可取决于所需的处理室(10)尺寸和泵送传导性而变化。
衬底/胶带/框架组件(1A)由转移臂(40)转移到处理室(10)中或从处理室(10)转移出去，其中，转移臂(40)支撑框架(6)和衬底(1)，以使得框架(6)和衬底(1)维持共面，如图11和图12所示。转移臂(40)可支撑胶带(5)与框架(6)两者，或仅支撑框架(6)，但重要的是，由于变薄的衬底(1)的易碎性质，不能单独在衬底(1)区域下方支撑组件(1A)。转移臂(40)附接有对准固定设备(41)，其中，对准固定设备(41)在转移到处理室(10)之前在可重复的位置中对准框架(6)。框架(6)还可通过半导体处理中熟知的其它技术(例如，光学对准)来对准。还可通过这些熟知技术来对衬底(1)执行对准。重要的是，衬底/胶带/框架组件(1A)在放置在处理室(10)内之前被对准，以避免如下文阐述的错误处理。
在图8中，尺寸(D)表示衬底(1)的外径与框架(6)的内径之间的距离。这可为20mm到30mm(例如，迪斯科(Disco)公司的用于200mm的衬底的切片框架为250mm，使得尺寸(D)标称为25mm)。在将晶片(1)在框架(6)内安装在胶带(5)上期间，晶片(1)放置的偏差可多达2mm，以使得作为衬底(1)外径与盖环(20)的内径之间的距离的尺寸(E)也可在组件间变化多达2mm。如果某时(E)小于零，那么盖环(20)将覆盖衬底(1)的边缘。该点将被遮蔽且被阻止蚀刻，这可阻止裸片分离且在后续处理步骤中导致问题。在转移之前需要衬底/胶带/框架组件(1A)的对准以防止这些问题。此外，为了另外确保尺寸(E)不小于零，盖环内径应大于衬底(1)的直径，其中优选直径比衬底大5mm(例如，针对200mm的衬底，盖环内径为205mm)。图8中的尺寸(F)表示从盖环(20)的内径到框架(6)的内径的距离。在转移到处理室(10)中之前的框架(6)的对准确保(F)针对围绕衬底(1)的整个周边保持恒定，且确保胶带(5)的未与静电吸盘(ESC)(16)接触的任何部分被等离子体(7)遮蔽。
当衬底/胶带/框架组件(1A)被转移到处理室(10)中时，衬底/胶带/框架组件(1A)放置到提升机构(17)上且从转移臂(40)移除。在将衬底/胶带/框架组件(1A)转移出处理室(10)期间，发生反向过程。提升机构(17)触碰框架(6)区域，且不与衬底(1)进行点接触。与衬底(1)进行点接触可能对衬底(1)造成损坏，尤其在裸片分离和衬底/胶带/框架组件(1A)的卸载后造成损坏，这是因为胶带(5)的柔性将导致裸片相互接触且发生损坏。图13示出了提升机构(17)从底面接触框架(6)；然而框架(6)还可通过使用夹持装置与顶表面或外径接触而从转移臂(40)移除。为了处理衬底(1)，框架(6)、工件支撑件(13)和盖环(20)相对于彼此移动。这可通过移动盖环(20)、工件支撑件(13)或提升机构(17)或三者的任何组合来实现。
虽然工件(1A)中的胶带(5)通常处于一些张力下，但在胶带中通常存在瑕疵(褶皱等)，所述瑕疵可使得难以将工件(1A)充分夹持到衬底支撑件(13A)来进行有效的氦气背面冷却。为了促进将工件(1A)夹持到工件支撑件(13)，有益的是将工件支撑件组件(13A)构造成使得在夹持力施加到工件(1A)时，柔性胶带(5)被置于额外张力下。优选地，在施加夹持力之前，该额外张力被施加到胶带(5)。一旦胶带(5)已被夹持，该额外张力可被改变或移除。
可实现该额外张力的一种方式是将工件支撑件组件(13A)构造成使得由框架/胶带界面限定的表面(50，如图17所示)位于由衬底/胶带界面限定的表面(55，如图17所示)处或由衬底/胶带界面限定的表面下方。优选的是，表面50的一些部分在表面55的一些部分下方至少约0.1mm。表面50的一些部分可在表面55下方至少约1mm。
在另一实施例，所有表面50处于表面55下方。在这实施例中，优选的是，表面50在表面55下方至少约0.1mm。表面50可在表面55下方至少约1mm。
在胶带(5)粘合到衬底(1)的底表面与框架(6)的底表面两者的情形下，这可通过以下方式来实现：确保静电吸盘(16)的顶表面位于由框架(6)的底部的底表面限定的平面处或优选位于该平面上方，如图17所示。在该构造中，优选的是，ESC的顶表面在框架(16)的底部的底表面上方至少0.1mm。工件(1A)可在等离子体处理期间保持于该构造，或者该额外张力可在该过程中某一时刻改变。当夹持力由静电吸盘施加时，该构造是尤其有益的。该额外张力可经由数个硬件构造来施加。应注意，虽然图17示出胶带(5)附接到支撑框架(6)的底部，但该方法可仍有益地应用到其中胶带(5)被施加到框架(6)的顶表面的构造。
将该额外张力施加到胶带(5)所需的力可被施加到框架(6)。该力可施加到框架的顶部、框架的底部或两者。将该额外张力施加到胶带所需的力的一些部分可来源于框架(6)的重量。
在一个构造中，胶带框架(6)在夹持期间由提升机构(17)支撑。工艺套件(18)的顶表面将处于静电吸盘(16)的顶表面的平面处或该平面下方。工艺套件可与胶带(5)和/或框架(6)接触。在工艺套件不与工件接触的情形下，优选的是，工件(1A)与工艺套件(18)之间的间隙小于约5mm，以防止在工件(1A)与工艺套件(18)之间的空间中形成等离子体。
在替代构造中，胶带框架未由提升机构(17)支撑以便使胶带张紧。在该构造中，框架(6)可由工艺套件(18)和/或框架支撑构件(17A)支撑，如图18所示。
在又一替代构造中，工艺套件可并入到静电吸盘中和/或通过延伸静电吸盘来替换，如图19所示。胶带框架(6)可由静电吸盘支撑，其中支撑衬底(1)的ESC表面高于支撑将胶带(5)置于额外张力下的胶带框架(6)的表面。在优选实施例中，支撑衬底(1)的表面的一部分比支撑胶带框架(6)的表面至少高0.1mm。
在又一构造中，胶带框架(6)的内径大于工件组件(13A)的外径。在这构造中，框架可由提升机构(17)和/或外部胶带框架支撑件(17A)固持。可替代地，框架可未被支撑，以使得框架的重量对张力有贡献。
虽然上文的实例结合静电夹具来张紧胶带，但本发明还可有益地应用到其它夹持构造，包含机械夹持。在另一实施例中，本发明还可有益地应用到不利用夹持机构的工件支撑组件。
图20示出又一构造。在这构造中，柔性胶带(5)跨越工件支撑件(13A)的顶表面而拉伸，以便在胶带(5)与工件支撑件(13A)之间形成密封。热传递流体(通常为氦气)被引入到胶带(5)与工件支撑件(13A)之间。胶带(5)与工件支撑件(13A)之间需要足够的密封，以在胶带(5)与工件支撑件(13A)之间支持大于约1托但小于约30托的热传递流体压力。优选的是，胶带之后的气体压力不导致胶带(5)与工件支撑件(13A)之间大于约100微米的分离，因为大于约100微米的分离将会负面影响衬底与工件支撑件之间的热传递。希望胶带的在衬底(1)之下的区域以及胶带的暴露到等离子体的胶带区域处于在晶片支撑组件(13A)与胶带(5)之间产生的密封内。施加到胶带框架的力将胶带(5)的至少一部分置于张力下，有可能使胶带(5)变形。重要的是限制施加到胶带(5)的力，以使得胶带的变形不妨碍下游封装操作。理想地，张紧胶带(5)将仅导致弹性变形，虽然一些量的弹性变形是可容许的，只要该弹性变形不负面影响下游操作。在胶带(5)与工件支撑件(13A)之间产生密封所需的力可施加到胶带框架(6)。该力可为磁场力、机械力、静电力或三者的一些组合。该力可施加到框架的顶部、框架的底部或两者。可替代地，该力可直接施加到胶带，优选在不与衬底(1)或框架(6)重叠的区域中直接施加到胶带。在又一实施例中，静电力可施加到由衬底(1)覆盖的区域之下的胶带，以便将胶带(5)与工件支撑件(13A)之间的间隙减到最小。在等离子体处理期间，热被传递到等离子体(7)接触的所有表面，包含衬底(1)、胶带(5)和框架(6)。盖环(20)将对胶带(5)和框架(6)的区域的热传递减到最少，但衬底(1)必须保持暴露到等离子体(7)以供处理。如图6所示，导电屏蔽体(25)(例如，由铝或涂布有适当的抗等离子体涂层的铝制成)可放置于衬底(1)与等离子体(7)之间。这将减少衬底(1)上的离子轰击，因此减少对衬底(1)的加热。图14示出了屏蔽体(25)具有多个孔(26)，这仍使来自等离子体(7)的中性物质到达衬底(1)，以使得蚀刻速率仅略降低。孔(27)使屏蔽体(25)安装到处理室(10)。
衬底(1)的额外冷却是通过使用静电吸盘(ESC)(16)来提供的。这些ESC(16)常用于半导体处理中以在例如氦气的加压气体被维持于衬底(1)与电极之间时将向下的力施加到衬底(1)。这确保可在衬底(1)与被冷却的电极之间发生热传递。通常，ESC(16)的直径与衬底(1)相同或小于衬底(1)，以防止ESC(16)表面不良暴露到可能腐蚀性的等离子体气体，而该不良暴露可缩短ESC(16)的使用寿命。对于衬底/胶带/框架组件(1A)来说，衬底(1)的直径外的区域是胶带(5)。使用典型ESC(16)，因为盖环(20)大于衬底(1)的直径，所以将存在胶带(5)的暴露到等离子体工艺的区域，该区域未被ESC(16)夹持和冷却或未由盖环(20)屏蔽不受等离子体(7)干扰。胶带(5)的该区域将达到高温且可能出现故障。因此，图8示出ESC(16)的使用，该ESC(16)被故意制造得大于衬底直径，以使得在区(E)中暴露到等离子体的任何胶带(5)也被夹持和冷却。该直径可向外延伸到框架(6)的外径，但优选比框架(6)的内径小2mm。
在工件(1A)含有不止一个衬底(1)的情形下，优选的是，ESC(16)延伸超出至少一个衬底(1)的边缘，优选延伸超出所有衬底(1)的边缘。为了将冷却气体(通常为氦气)限定在衬底之后，胶带(5)必须在工件支撑件(1A)与胶带(5)之间形成密封表面。该密封表面通常被称为密封带。密封带通常略高于其围绕的ESC的区域的一些部分。在一个实施例中，密封表面是连续的，且形成围绕所有衬底(1)的形状。在另一实施例中，密封表面可为不连续的，且围绕至少一个区。优选的是，密封带的一部分与ESC夹持电极的一部分重叠。在优选实施例中，所有密封带与夹持电极重叠。衬底(1)可与密封带重叠，或可替代地，密封带可位于衬底(1)外。
图8示出填充环(18)，该填充环(18)从ESC(16)的外径延伸到提升机构(17)。该填充环(18)用于防止任何所暴露的胶带(5)的背表面被等离子体(7)接触。虽然示出了独立的填充环(18)，但ESC(16)的延伸部也将防止等离子体(7)暴露到胶带(5)的背面。填充环(18)通常由因低热导率与低电导率两者而被选择的介电材料制成，例如，陶瓷(例如，氧化铝)或塑料材料(例如，聚四氟乙烯(PTFE，铁氟龙))。用于半导体处理的典型ESC(16)具有制造在其表面上的浅特征的图案，以促进氦气分布或将与衬底(1)的背面的接触减到最少以减少颗粒形成。当衬底(1)被分离为多个裸片时，该ESC(16)可用于等离子体切片，从而在ESC表面上提供小于裸片尺寸的特征尺寸。当裸片尺寸接近ESC特征尺寸且变得小于ESC特征尺寸时，胶带就会与所述特征相符合且挠曲，从而可能导致裸片相互触碰，而这可导致裸片损坏。大体共面的ESC表面的使用消除该问题。应注意，虽然前述实例描述对衬底进行冷却的ESC，但对于需要较高温度以促进等离子体蚀刻工艺的一些材料(例如，对于含有铟的衬底来说，约180℃)来说，可以期望较高温度控制式ESC(16)的温度。
典型ESC(16)(图15的库仑设计)由一个或更多个电极(33)组成，其中电极(33)被施加高电压(19)，该电极通过厚绝缘层(32)与工件支撑件(13)分离且通过介电材料(34)的薄层与待夹持的材料分离。由静电力产生的夹持力随着该介电层(34)的厚度减小而增大，且随着所施加的电压增大而增大。在该情况下，当衬底(1)被安装在绝缘胶带(5)上时，胶带(5)的厚度添加到介入在电极(33)与衬底(1)之间的总介电厚度。该总厚度不应主要通过胶带厚度来确定，这是因为该总厚度可能变化，从而导致可变的夹持性能。而是，ESC介电质(34)应相对厚(几百微米的数量级)以独立于胶带厚度而维持夹持性能。高夹持力可通过以高夹持电压(高达约10kV)操作来实现。
在等离子体处理期间，RF功率源(14)耦合到衬底(1)以控制衬底(1)上的离子轰击且控制蚀刻性质。该RE的频率的范围可为数百MHz到几百kHz。当将衬底材料向下蚀刻直到绝缘层(在此情况下，安装胶带)时，与绝缘层的填料(charging)相关联的蚀刻的问题是熟知的。这些问题包含衬底/绝缘体界面处的局部的严重底切，该底切在裸片分离期间是不期望的，这是因为该底切影响单体化的裸片的性能。如所属领域中熟知的，这些填料问题可通过以低RF频率操作且另外以低频率对RF功率脉冲化或调制来减少。因为该低频率下的RF耦合不足以通过厚介电材料(32)，所以，到衬底(1)的RF耦合优选经由一个或多个ESC电极来进行，例如，经由耦合电容器(35)而不是经由被施加RF功率的工件支撑件(13)来进行。为了维持均匀的到衬底(1)的RF耦合，一个或多个ESC电极还应均匀地安置在衬底(1)之后。如果使用多个电极，这会难以实现，因为电极之间的必要间隙导致RF耦合的局部变化，而RF耦合的局部变化会负面影响蚀刻的质量(尤其衬底/胶带界面处的底切)。因此，ESC设计的优选实施例引入所谓的单极设计，其中单个电极用于提供夹持力。此外，应存在尽可能少的对该电极的穿透(例如，对于提升销来说)，这是因为这些穿透也将干扰RF耦合且降低蚀刻性能。
衬底可使用半导体工业中熟知的技术来处理。硅衬底通常使用基于氟的化学制剂(例如，SF6)来处理。SF6/O2化学制剂通常由于其高速率和各向异性轮廓而用于蚀刻硅。该化学制剂的缺点是其对掩膜材料与例如光致抗蚀剂的掩膜材料的相对低的选择性(其为15到20:1)。可替代地，可使用时分多路复用(TDM)工艺，其中该时分多路复用(TDM)工艺在沉积与蚀刻之间交替以产生高各向异性的深轮廓。举例来说，蚀刻硅的替代工艺使用C4F8步骤以在硅衬底的所有暴露表面(即，掩膜表面、蚀刻侧壁和蚀刻底面)上沉积聚合物，且接着SF6步骤用于从蚀刻底面移除聚合物，且接着各向同性地蚀刻少量硅。所述步骤重复直到终止为止。该TDM工艺能够深深地在硅中产生各向异性特征，硅具有对掩膜层的大于200:1的选择性。这因而使TDM工艺成为用于硅衬底的等离子体分离的期望方法。应注意，本发明不限于含有氟的化学制剂或时分多路复用(TDM)工艺的使用。举例来说，硅衬底还可以所属领域中所知的含有Cl、HBr或I的化学制剂来蚀刻。
对于III-V衬底(如GaAs)来说，基于氯的化学制剂广泛用于半导体工业中。在RF无线装置的制造中，变薄的GaAs衬底以装置面朝下的方式被安装到载体上，其中变薄的GaAs衬底被变薄且以光致抗蚀剂来图案化。GaAs被蚀刻掉以使到正面电路的电触点暴露。该熟知工艺还可用于通过上述发明所述的正面处理来分离装置。其它半导体衬底和适当等离子体工艺也可用于在上述发明中分离裸片。
为了进一步减少与衬底/胶带界面处的填料相关联的问题，该工艺可在界面暴露到第二工艺的点改变，第二工艺较不倾向于底切且通常为较低蚀刻速率的工艺。发生改变的时间点取决于可能变化的衬底厚度。为了补偿这种可变性，使用端点技术来检测到达衬底/胶带界面的时间。监视等离子体发射的光学技术通常用于检测端点，且第6,982,175号和第7,101,805号美国专利描述适用于TDM工艺的这种端点技术。
在半导体衬底的单体化后，在装置上可能存在不期望的残留物。铝通常用作半导体装置的电触点，且当暴露到基于氟的等离子体时，AlF3层形成在其表面上。AlF3在正常等离子体处理条件下是非挥发性的，且不能从衬底抽除和泵送出系统，且在处理后保留在表面上。铝上的AlF3是装置的故障的常见原因，这是因为导线与电触点的接合强度大幅降低。因此，在等离子体处理后从电触点的表面移除AlF3是重要的。可使用湿式方法；然而，由于所分离的裸片的易碎本质和可能损坏胶带从而导致裸片剥离，湿式方法变得困难。因此，工艺可在衬底仍处于真空室内时改变为第三工艺，改变为被设计成移除所形成的任何AlF3的工艺。第7,150,796号美国专利描述使用基于氢的等离子体来原位移除AlF3的方法。同样地，当其它含有卤素的气体用于蚀刻衬底时，原位处理可用于移除其它含有卤素的残留物。
虽然上述实例论述将等离子体用于分离裸片(切片)，但本发明的方面可用于相关应用，例如，衬底变薄、等离子体灰化和焊盘清洁。
本公开包含所附权利要求书中所含有的内容以及前文描述的内容。虽然已以某程度的特殊性以本发明的优选形式描述了本发明，但应理解，已仅以举例方式来进行优选形式的公开，且在不偏离本发明的精神和范围的情况下，可采取构造的细节的许多改变以及多个部分的组合和布置。

Claims (46)

1.一种用于对衬底进行等离子体切片的方法，所述方法包括：
提供具有壁的处理室；
邻近所述处理室的所述壁提供等离子体源；
在所述处理室内提供工件支撑件；
将工件放置到所述工件支撑件上，所述工件具有支撑膜、框架和所述衬底；
将所述工件装载到所述工件支撑件上；
向所述支撑膜施加张力；
将所述工件夹持到所述工件支撑件；
使用所述等离子体源来产生等离子体；以及
使用所产生的等离子体来蚀刻所述工件。
2.根据权利要求1所述的方法，还包括：在所述支撑膜与所述工件之间引入热传递流体。
3.根据权利要求2所述的方法，其中所述热传递流体是气体。
4.根据权利要求3所述的方法，其中所述热传递流体是氦气。
5.根据权利要求2所述的方法，其中所述热传递流体还包括大于1托的流体压力。
6.根据权利要求2所述的方法，其中所述热传递流体还包括小于30托的流体压力。
7.根据权利要求1所述的方法，其中所述支撑膜是切片胶带。
8.根据权利要求1所述的方法，其中将所述工件夹持的步骤在向所述支撑膜施加张力的步骤之后执行。
9.根据权利要求1所述的方法，还包括：在所述夹持步骤之后，改变向所述支撑膜施加的所述张力。
10.根据权利要求1所述的方法，还包括：在所述夹持步骤之后，移除向所述支撑膜施加的所述张力。
11.根据权利要求1所述的方法，其中所述张力是施加到所述框架的力。
12.根据权利要求1所述的方法，其中所述张力是机械力。
13.根据权利要求1所述的方法，其中所述张力是磁场力。
14.根据权利要求1所述的方法，其中所述张力是电场力。
15.根据权利要求1所述的方法，其中所述支撑膜因所述张力而弹性变形。
16.根据权利要求1所述的方法，其中所述支撑膜不因所述张力而塑性变形。
17.根据权利要求1所述的方法，其中使用静电吸盘来进行所述夹持。
18.根据权利要求1所述的方法，其中使用机械吸盘来进行所述夹持。
19.一种用于对衬底进行等离子体切片的方法，所述方法包括：
提供具有壁的处理室；
邻近所述处理室的所述壁提供等离子体源；
在所述处理室内提供工件支撑件；
将工件放置到所述工件支撑件上，所述工件具有支撑膜、框架和所述衬底；
将所述工件装载到所述工件支撑件上；
将所述框架与所述衬底非共面地定位在所述工件支撑件上；
将所述工件夹持到所述工件支撑件；
使用所述等离子体源来产生等离子体；以及
使用所产生的等离子体来蚀刻所述工件。
20.根据权利要求19所述的方法，还包括：所述支撑膜接触所述衬底的第一表面。
21.根据权利要求20所述的方法，还包括：所述支撑膜接触所述框架的第二表面。
22.根据权利要求19所述的方法，其中，在所述定位步骤期间，所述衬底被定位在所述框架上方。
23.根据权利要求19所述的方法，其中，在所述定位步骤期间，所述衬底的第一表面被与所述框架的第二表面非共面地定位。
24.根据权利要求23所述的方法，其中所述衬底的所述第一表面被定位在所述框架的所述第二表面上方。
25.根据权利要求19所述的方法，还包括：通过所述工件支撑件来支撑所述衬底，并通过所述工件支撑件来支撑所述框架。
26.根据权利要求19所述的方法，还包括：通过夹具来支撑所述衬底，并通过工艺套件来支撑所述框架。
27.根据权利要求19所述的方法，还包括：通过夹具来支撑所述衬底，并通过提升机构来支撑所述框架。
28.根据权利要求19所述的方法，还包括：通过所述工件支撑件来支撑所述支撑膜，且所述框架未被支撑。
29.根据权利要求28所述的方法，还包括：所述框架的内径大于所述工件支撑件的外径。
30.根据权利要求19所述的方法，还包括：通过所述工件支撑件来支撑所述支撑膜，并通过提升机构来支撑所述框架。
31.根据权利要求19所述的方法，其中，使用静电吸盘来进行所述夹持。
32.根据权利要求19所述的方法，其中，使用机械吸盘来进行所述夹持。
33.一种用于对衬底进行等离子体切片的方法，所述方法包括：
提供具有壁的处理室；
邻近所述处理室的所述壁提供等离子体源；
在所述处理室内提供工件支撑件；
将工件放置到所述工件支撑件上，所述工件具有支撑膜、框架和所述衬底；
将所述工件装载到所述工件支撑件上；
向所述支撑膜施加张力；
使用所述等离子体源来产生等离子体；以及
使用所述所产生的等离子体来蚀刻所述工件。
34.根据权利要求33所述的方法，还包括：在所述支撑膜与所述工件之间引入热传递流体。
35.根据权利要求34所述的方法，其中所述热传递流体是气体。
36.根据权利要求35所述的方法，其中所述热传递流体是氦气。
37.根据权利要求34所述的方法，其中所述热传递流体还包括大于1托的流体压力。
38.根据权利要求34所述的方法，其中所述热传递流体还包括小于30托的流体压力。
39.根据权利要求33所述的方法，其中所述支撑膜是切片胶带。
40.根据权利要求33所述的方法，其中所述张力是施加到所述框架的力。
41.根据权利要求33所述的方法，其中所述张力是机械力。
42.根据权利要求33所述的方法，其中所述张力是磁场力。
43.根据权利要求33所述的方法，其中所述张力是电场力。
44.根据权利要求33所述的方法，其中所述支撑膜因所述张力而弹性变形。
45.根据权利要求33所述的方法，其中所述支撑膜不因所述张力而塑性变形。
46.一种用于对多个衬底进行等离子体切片的方法，所述方法包括：
提供具有壁的处理室；
邻近所述处理室的所述壁提供等离子体源；
在所述处理室内提供工件支撑件；
将工件放置到所述工件支撑件上，所述工件具有支撑膜、框架和所述多个衬底；
将所述工件装载到所述工件支撑件上；
将所述工件夹持到所述工件支撑件；
使用所述等离子体源来产生等离子体；以及
使用所产生的等离子体来蚀刻所述工件。
CN201480006389.9A 2013-02-14 2014-02-12 用于对半导体晶片进行等离子体切片的方法和设备 Active CN105308726B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/767,459 2013-02-14
US13/767,459 US8946058B2 (en) 2011-03-14 2013-02-14 Method and apparatus for plasma dicing a semi-conductor wafer
PCT/US2014/016074 WO2014127027A2 (en) 2013-02-14 2014-02-12 Method and apparatus for plasma dicing a semi-conductor wafer

Publications (2)

Publication Number Publication Date
CN105308726A true CN105308726A (zh) 2016-02-03
CN105308726B CN105308726B (zh) 2018-04-03

Family

ID=49043078

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201480006389.9A Active CN105308726B (zh) 2013-02-14 2014-02-12 用于对半导体晶片进行等离子体切片的方法和设备

Country Status (6)

Country Link
US (2) US8946058B2 (zh)
EP (1) EP2956959B1 (zh)
JP (1) JP6463278B2 (zh)
CN (1) CN105308726B (zh)
TW (1) TWI527108B (zh)
WO (1) WO2014127027A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154369A (zh) * 2016-03-03 2017-09-12 松下知识产权经营株式会社 等离子体处理方法
CN109427644A (zh) * 2017-08-25 2019-03-05 美光科技公司 拾取及放置操作期间的冷流体半导体装置释放以及相关系统及方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9070760B2 (en) * 2011-03-14 2015-06-30 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8912077B2 (en) 2011-06-15 2014-12-16 Applied Materials, Inc. Hybrid laser and plasma etch wafer dicing using substrate carrier
US9136173B2 (en) * 2012-11-07 2015-09-15 Semiconductor Components Industries, Llc Singulation method for semiconductor die having a layer of material along one major surface
US9484260B2 (en) 2012-11-07 2016-11-01 Semiconductor Components Industries, Llc Heated carrier substrate semiconductor die singulation method
US9293304B2 (en) 2013-12-17 2016-03-22 Applied Materials, Inc. Plasma thermal shield for heat dissipation in plasma chamber
US9236284B2 (en) 2014-01-31 2016-01-12 Applied Materials, Inc. Cooled tape frame lift and low contact shadow ring for plasma heat isolation
US9112050B1 (en) 2014-05-13 2015-08-18 Applied Materials, Inc. Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
US9196498B1 (en) 2014-08-12 2015-11-24 Applied Materials, Inc. Stationary actively-cooled shadow ring for heat dissipation in plasma chamber
US9385041B2 (en) 2014-08-26 2016-07-05 Semiconductor Components Industries, Llc Method for insulating singulated electronic die
JP2016051876A (ja) * 2014-09-02 2016-04-11 パナソニックＩｐマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法
SG11201603148VA (en) * 2014-12-18 2016-07-28 Ev Group E Thallner Gmbh Method for bonding substrates
GB201518756D0 (en) * 2015-10-22 2015-12-09 Spts Technologies Ltd Apparatus for plasma dicing
JP6524594B2 (ja) * 2016-07-07 2019-06-05 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
DE102017201154A1 (de) 2017-01-25 2018-07-26 Disco Corporation Verfahren zum Bearbeiten eines Wafers und Waferbearbeitungssystem
US10373869B2 (en) 2017-05-24 2019-08-06 Semiconductor Components Industries, Llc Method of separating a back layer on a substrate using exposure to reduced temperature and related apparatus
JP6782215B2 (ja) * 2017-10-18 2020-11-11 古河電気工業株式会社 プラズマダイシング用マスク材、マスク一体型表面保護テープおよび半導体チップの製造方法
JP6551814B2 (ja) * 2018-05-15 2019-07-31 パナソニックＩｐマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法
JP7209247B2 (ja) * 2018-09-25 2023-01-20 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
KR102640172B1 (ko) 2019-07-03 2024-02-23 삼성전자주식회사 기판 처리 장치 및 이의 구동 방법
US11450552B2 (en) * 2019-08-01 2022-09-20 Micron Technology, Inc. Methods and apparatus for adjusting surface topography of a substrate support apparatus
WO2021024858A1 (ja) * 2019-08-08 2021-02-11 日本碍子株式会社 半導体製造装置用部材
TWI821950B (zh) * 2022-03-18 2023-11-11 韓商細美事有限公司 晶粒表面處理裝置以及其晶粒結合系統

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04252049A (ja) * 1991-01-10 1992-09-08 Nec Kyushu Ltd ウエハ貼付け方法
US20060005911A1 (en) * 2002-10-28 2006-01-12 Yuichi Kubo Expanding method and expanding device
US20100216313A1 (en) * 2007-10-12 2010-08-26 Panasonic Corproation Plasma processing apparatus
CN102054681A (zh) * 2009-10-02 2011-05-11 株式会社迪思科 带扩张装置

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4252595A (en) * 1976-01-29 1981-02-24 Tokyo Shibaura Electric Co., Ltd. Etching apparatus using a plasma
US4230515A (en) * 1978-07-27 1980-10-28 Davis & Wilder, Inc. Plasma etching apparatus
US5669977A (en) 1995-12-22 1997-09-23 Lam Research Corporation Shape memory alloy lift pins for semiconductor processing equipment
US5879128A (en) * 1996-07-24 1999-03-09 Applied Materials, Inc. Lift pin and support pin apparatus for a processing chamber
TW334609B (en) * 1996-09-19 1998-06-21 Hitachi Ltd Electrostatic chuck, method and device for processing sanyle use the same
US5880924A (en) * 1997-12-01 1999-03-09 Applied Materials, Inc. Electrostatic chuck capable of rapidly dechucking a substrate
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP3605009B2 (ja) * 2000-08-03 2004-12-22 三洋電機株式会社 半導体装置の製造方法
US6475336B1 (en) * 2000-10-06 2002-11-05 Lam Research Corporation Electrostatically clamped edge ring for plasma processing
US6935466B2 (en) 2001-03-01 2005-08-30 Applied Materials, Inc. Lift pin alignment and operation methods and apparatus
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
US6776849B2 (en) 2002-03-15 2004-08-17 Asm America, Inc. Wafer holder with peripheral lift ring
FR2850790B1 (fr) 2003-02-05 2005-04-08 Semco Engineering Sa Semelle de collage electrostatique avec electrode radiofrequence et moyens thermostatiques integres
US6951821B2 (en) 2003-03-17 2005-10-04 Tokyo Electron Limited Processing system and method for chemically treating a substrate
US20040261946A1 (en) * 2003-04-24 2004-12-30 Tokyo Electron Limited Plasma processing apparatus, focus ring, and susceptor
JP4559801B2 (ja) 2004-09-06 2010-10-13 東京エレクトロン株式会社 ウエハチャック
FR2875054B1 (fr) * 2004-09-08 2006-12-01 Cit Alcatel Support de substrats minces
CN101517424B (zh) 2005-08-26 2012-09-05 卡姆特有限公司 晶片检查系统和用于移动晶片的方法
US7906032B2 (en) 2006-03-31 2011-03-15 Tokyo Electron Limited Method for conditioning a process chamber
JP4938352B2 (ja) * 2006-05-17 2012-05-23 株式会社ディスコ 静電チャックテーブル機構
US20070283884A1 (en) * 2006-05-30 2007-12-13 Applied Materials, Inc. Ring assembly for substrate processing chamber
TW200935506A (en) * 2007-11-16 2009-08-16 Panasonic Corp Plasma dicing apparatus and semiconductor chip manufacturing method
US9070760B2 (en) * 2011-03-14 2015-06-30 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8802545B2 (en) * 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
JP5962921B2 (ja) * 2013-05-09 2016-08-03 パナソニックＩｐマネジメント株式会社 プラズマ処理装置及びプラズマ処理方法
JP6094813B2 (ja) * 2013-09-02 2017-03-15 パナソニックＩｐマネジメント株式会社 プラズマ処理装置
JP5938716B2 (ja) * 2013-11-01 2016-06-22 パナソニックＩｐマネジメント株式会社 プラズマ処理装置及びプラズマ処理方法
JP6024921B2 (ja) * 2013-11-01 2016-11-16 パナソニックＩｐマネジメント株式会社 プラズマ処理装置及びプラズマ処理方法
US9112050B1 (en) * 2014-05-13 2015-08-18 Applied Materials, Inc. Dicing tape thermal management by wafer frame support ring cooling during plasma dicing
US9034771B1 (en) * 2014-05-23 2015-05-19 Applied Materials, Inc. Cooling pedestal for dicing tape thermal management during plasma dicing
US9117868B1 (en) * 2014-08-12 2015-08-25 Applied Materials, Inc. Bipolar electrostatic chuck for dicing tape thermal management during plasma dicing
US9196498B1 (en) * 2014-08-12 2015-11-24 Applied Materials, Inc. Stationary actively-cooled shadow ring for heat dissipation in plasma chamber
JP6296299B2 (ja) * 2014-09-02 2018-03-20 パナソニックＩｐマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法
JP6555656B2 (ja) * 2015-02-17 2019-08-07 パナソニックＩｐマネジメント株式会社 プラズマ処理装置および電子部品の製造方法
CN106024565B (zh) * 2015-03-31 2019-11-19 松下知识产权经营株式会社 等离子处理装置以及等离子处理方法
US9941132B2 (en) * 2015-03-31 2018-04-10 Panasonic Intellectual Property Management Co., Ltd. Plasma processing apparatus and plasma processing method
GB201518756D0 (en) * 2015-10-22 2015-12-09 Spts Technologies Ltd Apparatus for plasma dicing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04252049A (ja) * 1991-01-10 1992-09-08 Nec Kyushu Ltd ウエハ貼付け方法
US20060005911A1 (en) * 2002-10-28 2006-01-12 Yuichi Kubo Expanding method and expanding device
US20100216313A1 (en) * 2007-10-12 2010-08-26 Panasonic Corproation Plasma processing apparatus
CN102054681A (zh) * 2009-10-02 2011-05-11 株式会社迪思科 带扩张装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107154369A (zh) * 2016-03-03 2017-09-12 松下知识产权经营株式会社 等离子体处理方法
CN109427644A (zh) * 2017-08-25 2019-03-05 美光科技公司 拾取及放置操作期间的冷流体半导体装置释放以及相关系统及方法

Also Published As

Publication number Publication date
EP2956959A2 (en) 2015-12-23
CN105308726B (zh) 2018-04-03
US8946058B2 (en) 2015-02-03
WO2014127027A2 (en) 2014-08-21
EP2956959B1 (en) 2020-04-22
US20170033008A1 (en) 2017-02-02
TW201436020A (zh) 2014-09-16
US20130230973A1 (en) 2013-09-05
JP6463278B2 (ja) 2019-01-30
JP2016510168A (ja) 2016-04-04
US9711406B2 (en) 2017-07-18
TWI527108B (zh) 2016-03-21
WO2014127027A3 (en) 2014-11-27

Similar Documents

Publication Publication Date Title
US11651999B2 (en) Method and apparatus for plasma dicing a semi-conductor wafer
CN105308726B (zh) 用于对半导体晶片进行等离子体切片的方法和设备
EP2686877B1 (en) Method for plasma dicing a semi-conductor wafer
EP3039715B1 (en) Method for plasma dicing a semi-conductor wafer
CN106068548B (zh) 用于对半导体晶圆进行等离子体切片的方法和设备
USRE46339E1 (en) Method and apparatus for plasma dicing a semi-conductor wafer

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant