JP2000340527A - 半導体素子の分離方法 - Google Patents
半導体素子の分離方法Info
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- JP2000340527A JP2000340527A JP15069199A JP15069199A JP2000340527A JP 2000340527 A JP2000340527 A JP 2000340527A JP 15069199 A JP15069199 A JP 15069199A JP 15069199 A JP15069199 A JP 15069199A JP 2000340527 A JP2000340527 A JP 2000340527A
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- Japan
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- semiconductor wafer
- chips
- wafer
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Abstract
(57)【要約】
【課題】 ダイシング工程を必要とせず、切り屑や冷却
水によるチップの汚染を生ずることがなく、しかもエッ
チングロスを可及的に少なくして、高品質のチップを確
実に得ることができる半導体素子の分離方法を提供する
こと。 【解決手段】 半導体ウェーハ１の素子形成部分２に保
護膜３を形成した後、異方性エッチングを行うことによ
り、前記ウェーハ１を複数のチップ５に分離・分割する
ようにした。
水によるチップの汚染を生ずることがなく、しかもエッ
チングロスを可及的に少なくして、高品質のチップを確
実に得ることができる半導体素子の分離方法を提供する
こと。 【解決手段】 半導体ウェーハ１の素子形成部分２に保
護膜３を形成した後、異方性エッチングを行うことによ
り、前記ウェーハ１を複数のチップ５に分離・分割する
ようにした。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体ウェーハ
をチップ化するための半導体素子の分離方法に関する。
をチップ化するための半導体素子の分離方法に関する。
【０００２】
【従来の技術およびその問題点】従来、半導体ウェーハ
を所定の大きさのチップに分離する手法として、例え
ば、図３（Ａ）に示すように、ウェーハ３１に所定の分
割線３２を引き、この分割線３２に沿って、高速に回転
するダイヤモンドブレード３３によって切断するダイシ
ング法が一般的であるが、この分離方法においては、前
記ブレード３３の昇温を防ぐために、冷却水を掛けなけ
ればならないとともに、同図（Ｂ）に示すように、冷却
水３４や切り屑３５によってチップ３６が汚染された
り、チップ３６中に形成されたダイヤフラムなどのマイ
クロマシン構造が破壊されるといった問題がある。
を所定の大きさのチップに分離する手法として、例え
ば、図３（Ａ）に示すように、ウェーハ３１に所定の分
割線３２を引き、この分割線３２に沿って、高速に回転
するダイヤモンドブレード３３によって切断するダイシ
ング法が一般的であるが、この分離方法においては、前
記ブレード３３の昇温を防ぐために、冷却水を掛けなけ
ればならないとともに、同図（Ｂ）に示すように、冷却
水３４や切り屑３５によってチップ３６が汚染された
り、チップ３６中に形成されたダイヤフラムなどのマイ
クロマシン構造が破壊されるといった問題がある。
【０００３】そして、図示は省略するが、ウェーハ表面
にダイヤモンドカッターで切り傷を入れた後、ゴムロー
ラでウェーハを割るといったダイヤモンドスクライビン
グ法もあるが、この手法においては、チップの割れや欠
けが発生しやすいといった問題がある。
にダイヤモンドカッターで切り傷を入れた後、ゴムロー
ラでウェーハを割るといったダイヤモンドスクライビン
グ法もあるが、この手法においては、チップの割れや欠
けが発生しやすいといった問題がある。
【０００４】また、レーザ光によってウェーハを溶融・
蒸発させて、チップに分割するレーザスクライビング法
があるが、この手法においては装置が高価であるといっ
た問題点があるとともに、前記マイクロマシン構造の破
壊を防止するために余分なプロセスを必要とするといっ
た問題点がある。
蒸発させて、チップに分割するレーザスクライビング法
があるが、この手法においては装置が高価であるといっ
た問題点があるとともに、前記マイクロマシン構造の破
壊を防止するために余分なプロセスを必要とするといっ
た問題点がある。
【０００５】これに対して、特開昭６３−２６６８５１
号公報に示されるように、ウェーハにコーティングを施
した後、ダイシングによりウェーハ表面に溝を形成し、
その後、化学エッチングを行うといったウェーハの分離
方法が提案されている。
号公報に示されるように、ウェーハにコーティングを施
した後、ダイシングによりウェーハ表面に溝を形成し、
その後、化学エッチングを行うといったウェーハの分離
方法が提案されている。
【０００６】しかしながら、前記公報に記載された手法
においては、ダイシング工程を必要とし、それだけ工程
が増えるといった問題点のほか、化学エッチングを等方
性エッチング液を用いて行っているため、ウェーハにお
けるエッチングが深さ方向と水平方向において互いに等
速度で行われ、その結果、エッチングロスが大きくな
り、また、歩留りも悪いといった問題点がある。
においては、ダイシング工程を必要とし、それだけ工程
が増えるといった問題点のほか、化学エッチングを等方
性エッチング液を用いて行っているため、ウェーハにお
けるエッチングが深さ方向と水平方向において互いに等
速度で行われ、その結果、エッチングロスが大きくな
り、また、歩留りも悪いといった問題点がある。
【０００７】この発明は、上述の事柄に留意してなされ
たもので、その目的は、ダイシング工程を必要とせず、
切り屑や冷却水によるチップの汚染を生ずることがな
く、しかもエッチングロスを可及的に少なくして、高品
質のチップを確実に得ることができる半導体素子の分離
方法を提供することである。
たもので、その目的は、ダイシング工程を必要とせず、
切り屑や冷却水によるチップの汚染を生ずることがな
く、しかもエッチングロスを可及的に少なくして、高品
質のチップを確実に得ることができる半導体素子の分離
方法を提供することである。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体素子の分離方法は、半導体ウェー
ハの素子形成部分に保護膜を形成した後、異方性エッチ
ングを行うことにより、前記ウェーハを複数のチップに
分離・分割するようにしている。
め、この発明の半導体素子の分離方法は、半導体ウェー
ハの素子形成部分に保護膜を形成した後、異方性エッチ
ングを行うことにより、前記ウェーハを複数のチップに
分離・分割するようにしている。
【０００９】上記半導体素子の分離方法によれば、ウェ
ーハを高い位置精度で複数のチップに分離することがで
き、ダイシング工程が不要であるので、切り屑や冷却水
によるチップの汚染を生ずることがなく、チップ内にマ
イクロマシン構造が形成してあってもこれを破損するこ
となく、所望のチップを確実に得ることができる。
ーハを高い位置精度で複数のチップに分離することがで
き、ダイシング工程が不要であるので、切り屑や冷却水
によるチップの汚染を生ずることがなく、チップ内にマ
イクロマシン構造が形成してあってもこれを破損するこ
となく、所望のチップを確実に得ることができる。
【００１０】
【発明の実施の形態】この発明の実施の形態を、図面を
参照しながら説明する。図１および図２は、この発明の
半導体素子の分離方法を説明するための図である。ま
ず、図２（Ａ）において、１は半導体ウェーハ、２はこ
の半導体ウェーハ１に形成された複数の素子形成部分で
ある。そして、前記複数の素子形成部分２を互いに分離
して、チップにするには、まず、素子形成部分２を保護
するために、図１（Ａ）に示すように、半導体ウェーハ
１の上下両面１ａ，１ｂに、ＳｉＯ2 よりなる保護膜
（保護マスク）３をＣＶＤなどの手法により形成し、そ
の後、フォトリソグラフィにより保護膜（保護マスク）
３を削り、半導体ウェーハ１の両面１ａ，１ｂにエッチ
ングすべきライン４を形成する。
参照しながら説明する。図１および図２は、この発明の
半導体素子の分離方法を説明するための図である。ま
ず、図２（Ａ）において、１は半導体ウェーハ、２はこ
の半導体ウェーハ１に形成された複数の素子形成部分で
ある。そして、前記複数の素子形成部分２を互いに分離
して、チップにするには、まず、素子形成部分２を保護
するために、図１（Ａ）に示すように、半導体ウェーハ
１の上下両面１ａ，１ｂに、ＳｉＯ2 よりなる保護膜
（保護マスク）３をＣＶＤなどの手法により形成し、そ
の後、フォトリソグラフィにより保護膜（保護マスク）
３を削り、半導体ウェーハ１の両面１ａ，１ｂにエッチ
ングすべきライン４を形成する。
【００１１】次に、ＫＯＨ（水酸化カリウム）や、ＴＨ
ＡＭ（水酸化テトラメチルアンモニウム）、あるいは、
ＥＰＷ（エチレンジアミン・ピロカテコール水）などの
アルカリ溶液を用いて、前記半導体ウェーハ１を異方性
エッチングする（図１（Ｂ）参照）。これにより、前記
エッチングすべきライン４がエッチングされ、その結
果、半導体ウェーハ１は、図２（Ｂ）に示すように、複
数のチップ５に分離・分割される。なお、図２（Ｂ）に
おいて、１’は前記分離・分割によって残された半導体
ウェーハを示している。
ＡＭ（水酸化テトラメチルアンモニウム）、あるいは、
ＥＰＷ（エチレンジアミン・ピロカテコール水）などの
アルカリ溶液を用いて、前記半導体ウェーハ１を異方性
エッチングする（図１（Ｂ）参照）。これにより、前記
エッチングすべきライン４がエッチングされ、その結
果、半導体ウェーハ１は、図２（Ｂ）に示すように、複
数のチップ５に分離・分割される。なお、図２（Ｂ）に
おいて、１’は前記分離・分割によって残された半導体
ウェーハを示している。
【００１２】そして、前記保護膜３を適宜の手法を用い
て除去することにより、所望のチップ５が得られる。
て除去することにより、所望のチップ５が得られる。
【００１３】前記アルカリ溶液による半導体ウェーハ１
の異方性エッチングにおいては、半導体ウェーハ１の
（１１１）面６が（１００）面７よりもエッチングされ
にくいため、半導体ウェーハ１における異方性エッチン
グ溝８の水平方向への広がりが可及的に小さく抑えら
れ、したがって、エッチングロスを可及的に小さく抑制
できるとともに、位置合わせ精度がよく、歩留りが向上
する。なお、図１（Ｂ）において、５’はチップとなる
べき部分である。
の異方性エッチングにおいては、半導体ウェーハ１の
（１１１）面６が（１００）面７よりもエッチングされ
にくいため、半導体ウェーハ１における異方性エッチン
グ溝８の水平方向への広がりが可及的に小さく抑えら
れ、したがって、エッチングロスを可及的に小さく抑制
できるとともに、位置合わせ精度がよく、歩留りが向上
する。なお、図１（Ｂ）において、５’はチップとなる
べき部分である。
【００１４】特に、ダイシングなど機械的手法を採用し
てないので、チップ５内にマイクロマシン構造が形成し
てあってもこれを破損することなく、所望のチップ５を
確実に得ることができる。
てないので、チップ５内にマイクロマシン構造が形成し
てあってもこれを破損することなく、所望のチップ５を
確実に得ることができる。
【００１５】そして、チップ形成工程中に、異方性エッ
チングを行うような場合、その際、同時に分離を行うこ
とができ、ダイシングの工程を省略することができる。
チングを行うような場合、その際、同時に分離を行うこ
とができ、ダイシングの工程を省略することができる。
【００１６】上述の半導体素子の分離方法においては、
アルカリ溶液を用いて半導体ウェーハ２を異方性エッチ
ングするようにしていたが、この発明はこれに限られる
ものではなく、イオンエッチング等のドライエッチング
手法によって異方性エッチングを行うようにしてもよ
い。
アルカリ溶液を用いて半導体ウェーハ２を異方性エッチ
ングするようにしていたが、この発明はこれに限られる
ものではなく、イオンエッチング等のドライエッチング
手法によって異方性エッチングを行うようにしてもよ
い。
【００１７】
【発明の効果】以上説明したように、この発明の半導体
素子の分離方法においては、半導体ウェーハの所定のチ
ップ部分に保護膜を形成した後、異方性エッチングを行
うことにより、前記ウェーハをチップ化するようにして
いるので、ダイシング工程を必要とせず、切り屑や冷却
水によるチップの汚染を生ずることがなく、しかもエッ
チングロスを可及的に少なくなり、高い位置合わせ精度
でチップに分離することができる。したがって、高品質
のチップを確実に得ることができる。
素子の分離方法においては、半導体ウェーハの所定のチ
ップ部分に保護膜を形成した後、異方性エッチングを行
うことにより、前記ウェーハをチップ化するようにして
いるので、ダイシング工程を必要とせず、切り屑や冷却
水によるチップの汚染を生ずることがなく、しかもエッ
チングロスを可及的に少なくなり、高い位置合わせ精度
でチップに分離することができる。したがって、高品質
のチップを確実に得ることができる。
【図１】この発明の半導体素子の分離方法を説明するた
めの断面図である。
めの断面図である。
【図２】前記分離方法を説明するための斜視図である。
【図３】従来技術を説明するための図である。
１…半導体ウェーハ、２…素子形成部分、３…保護膜、
５…チップ。
５…チップ。
Claims (1)
- 【請求項１】 半導体ウェーハの素子形成部分に保護膜
を形成した後、異方性エッチングを行うことにより、前
記ウェーハを複数のチップに分離・分割するようにした
ことを特徴とする半導体素子の分離方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15069199A JP2000340527A (ja) | 1999-05-28 | 1999-05-28 | 半導体素子の分離方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15069199A JP2000340527A (ja) | 1999-05-28 | 1999-05-28 | 半導体素子の分離方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340527A true JP2000340527A (ja) | 2000-12-08 |
Family
ID=15502354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15069199A Pending JP2000340527A (ja) | 1999-05-28 | 1999-05-28 | 半導体素子の分離方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000340527A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1356511A1 (en) * | 2001-01-10 | 2003-10-29 | Silverbrook Research Pty. Limited | Use of protective caps as masks at a wafer scale |
| EP1360714A1 (en) * | 2001-01-10 | 2003-11-12 | Silverbrook Research Pty. Limited | Wafer scale fiber optic termination |
| WO2007040190A1 (ja) * | 2005-10-03 | 2007-04-12 | Tokyo Electron Limited | 半導体チップ切出し方法および半導体チップ |
| JP2009043811A (ja) * | 2007-08-07 | 2009-02-26 | Panasonic Corp | 半導体ウェハの個片化方法 |
| US7629228B2 (en) | 2004-08-02 | 2009-12-08 | Panasonic Corporation | Manufacturing method for semiconductor devices, and formation apparatus for semiconductor wafer dicing masks |
| US7838323B2 (en) | 2006-06-09 | 2010-11-23 | Panasonic Corporation | Method for fabricating semiconductor device |
| US20110256690A1 (en) * | 2010-04-20 | 2011-10-20 | Yao-Sheng Huang | Integrated circuit wafer dicing method |
-
1999
- 1999-05-28 JP JP15069199A patent/JP2000340527A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1356511A1 (en) * | 2001-01-10 | 2003-10-29 | Silverbrook Research Pty. Limited | Use of protective caps as masks at a wafer scale |
| EP1360714A1 (en) * | 2001-01-10 | 2003-11-12 | Silverbrook Research Pty. Limited | Wafer scale fiber optic termination |
| EP1360714A4 (en) * | 2001-01-10 | 2005-11-30 | Silverbrook Res Pty Ltd | FIBER OPTIC TERMINATION AT TRENCH LEVEL |
| EP1356511A4 (en) * | 2001-01-10 | 2006-06-07 | Silverbrook Res Pty Ltd | USE OF PROTECTIVE CAPS AS PLATELET SCALE MASKS |
| US7629228B2 (en) | 2004-08-02 | 2009-12-08 | Panasonic Corporation | Manufacturing method for semiconductor devices, and formation apparatus for semiconductor wafer dicing masks |
| WO2007040190A1 (ja) * | 2005-10-03 | 2007-04-12 | Tokyo Electron Limited | 半導体チップ切出し方法および半導体チップ |
| JP2007103595A (ja) * | 2005-10-03 | 2007-04-19 | Tokyo Electron Ltd | 半導体チップ切出し方法および半導体チップ |
| US7838323B2 (en) | 2006-06-09 | 2010-11-23 | Panasonic Corporation | Method for fabricating semiconductor device |
| JP2009043811A (ja) * | 2007-08-07 | 2009-02-26 | Panasonic Corp | 半導体ウェハの個片化方法 |
| US8110481B2 (en) | 2007-08-07 | 2012-02-07 | Panasonic Corporation | Method of segmenting semiconductor wafer |
| US20110256690A1 (en) * | 2010-04-20 | 2011-10-20 | Yao-Sheng Huang | Integrated circuit wafer dicing method |
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