JP2018133496A - 素子チップの製造方法 - Google Patents

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尚吾 置田
Shogo Okita
尚吾 置田
田村 好司
Koji Tamura
好司 田村
伊藤 彰宏
Akihiro Ito
彰宏 伊藤
篤史 針貝
Atsushi Harigai
篤史 針貝
功幸 松原
Isayuki Matsubara
功幸 松原
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Abstract

【課題】素子チップの製造方法において、アッシング不良を防止し、素子チップの生産性を向上させる。【解決手段】半導体チップ2の製造方法は、半導体ウエハ12を準備し、素子領域14を被覆するように、かつ、分割領域16を露出させるように、マスク24を半導体ウエハ12の表面6Aに形成し、半導体ウエハ12の裏面4Aをダイシングテープ22で保持した状態で、表面6Aをプラズマに晒して、素子領域14をマスク24によってプラズマから保護しながら、マスク24から露出する分割領域16を裏面4Aに達するまでエッチングすることにより、半導体ウエハ12を複数の矩形の半導体チップ2に個片化し、表面6Aの側に粘着テープ30を貼り付けてから、粘着テープ30を半導体チップ2の短辺方向および長辺方向からずれた方向に引っ張りながら剥がすことにより、表面6Aからマスク24を粘着テープ30とともに除去することを含む。【選択図】図1J

Description

本発明は、素子チップの製造方法に関する。
素子チップの製造には、プラズマエッチングが使用されることがある。プラズマエッチングの用途は広く、例えば、基板を個片化するためのプラズマダイシングと称される方法がその一つとして知られている。プラズマダイシングでは、分割領域で画定される複数の素子領域を備える基板に対し、基板の一方の面から他方の面に達するまで分割領域をプラズマエッチングし、基板を各素子チップへと個片化する。このようなプラズマダイシングでは、分割領域のみがプラズマエッチングされ、素子領域はプラズマエッチングから保護される必要がある。そのため、一般に、プラズマエッチング前に耐プラズマ性を有するマスクを素子領域の表面に形成する。このとき基板の表面に形成されたマスクは、プラズマダイシング後にアッシング等によって除去される。このようなプラズマダイシングからアッシングまでの一連の流れによって素子チップを製造する方法が、例えば特許文献1に開示されている。
特開2012−248741号公報
プラズマダイシング後のアッシングは、素子チップがダイシングテープのような耐熱性の比較的乏しい保持部材に貼り付けられた状態で行われるため、アッシング中の温度は保持部材が劣化しない程度の温度に維持される必要があり、マスクの温度が低下し易い。マスクの温度が低下し、アッシングの反応性を十分に確保できない場合、マスクに対してアッシングを行ってもアッシング残渣が生じるおそれがある。即ち、特許文献1に開示されているようなアッシングでは、マスクを十分に除去できないおそれがある。また、例えばCMOS(Complementary Metal Oxide Semiconductor)イメージセンサなどのように、UV(紫外線)光によるダメージに弱い素子チップには、アッシングを使用できないこともある。従って、プラズマエッチングなどの素子チップの製造過程におけるマスクの除去において、アッシングは完全でなく、改善の余地がある。
本発明は、素子チップの製造方法において、アッシング不良を防止し、素子チップの生産性を向上させることを課題とする。
本発明の素子チップの製造方法は、段差を備える第1の面と、前記第1の面の反対側の第2の面と、前記段差が形成された複数の素子領域と、前記素子領域を画定する分割領域とを備える基板を準備し、前記素子領域を被覆するように、かつ、前記分割領域を露出させるように、マスクを前記基板の前記第1の面に形成し、前記基板の前記第2の面を保持部材で保持した状態で、前記基板の前記第1の面をプラズマに晒して、前記素子領域を前記マスクによって前記プラズマから保護しながら、前記マスクから露出する前記分割領域を前記第2の面に達するまでエッチングすることにより、前記基板を複数の矩形の素子チップに個片化し、個片化された前記基板の前記第1の面の側に粘着テープを貼り付けてから、前記粘着テープを前記素子チップの短辺方向および長辺方向からずれた方向に引っ張りながら剥がすことにより、個片化された前記基板の表面から前記基板の表面に残存する前記マスクを前記粘着テープとともに除去することを含む。
この方法によれば、表面に段差を備える素子チップからマスクを除去する際、アッシングを行うことなく粘着テープを使用している。粘着テープを使用することでマスクを物理的に除去できるので、アッシングに比べてマスクを除去し易い。さらに、マスク表面に残渣物が存在してもマスクとともに物理的に除去される。また、この方法では、粘着テープの剥離方向を、素子チップの短辺方向および長辺方向からずれた方向に規定している。このように剥離方向を規定しているため、素子チップの角部からマスクを粘着テープとともに剥離できる。即ち、マスクを辺から剥離するのではなく点から剥離できるので、剥離初期に素子チップにかかる負荷を低減できる。従って、マスクをきれいに剥離し易くなり、素子チップが割れ難くなり、素子チップが保持部材から剥がれ難くなるため、生産性を向上できる。ここで使用する「矩形」という用語は、完全な矩形だけでなく、角部に丸みを有するものなど、実質的に矩形であるものを含む。
前記粘着テープが前記素子チップの対角方向に引っ張りながら剥がされてもよい。
この方法によれば、粘着テープを剥がす方向を素子チップの対角方向に規定している。素子チップの対角方向は、マスクの剥離にかかる動線を最も長く確保できるラインである。そのため、マスクの剥離の際に生じる負荷を分散でき、素子チップにかかる局所的な負荷を低減できる。従って、素子チップが割れ難くなり、素子チップが保持部材から剥がれ難くなる。
前記マスクの形成が、シート状マスクの貼り付けにより行われ、前記段差の周囲と前記シート状マスクとの間に空隙が設けられてもよい。
この方法によれば、上記空隙を設けたことでマスクと基板との接触面積を減少させることができるため、マスクを基板から剥離し易くなる。
前記マスクの除去が、前記保持部材をステージに載置し、かつ、前記保持部材を前記ステージに真空吸着させた状態で行われてもよい。または、前記マスクの除去が、前記保持部材をステージに載置し、かつ、前記保持部材を前記ステージに静電吸着させた状態で行われてもよい。
これらの方法によれば、マスクを剥離する際に保持部材がステージから離れることを防止できるため、基板からマスクを安定して剥離できる。
前記粘着テープを貼り付けた後、かつ、前記粘着テープを剥がす前に、前記粘着テープに熱を加えることにより前記粘着テープと前記マスクとの接着力を増強してもよい。または、前記粘着テープを貼り付けた後、かつ、前記粘着テープを剥がす前に、前記粘着テープにUV光を照射することにより前記粘着テープと前記マスクとの接着力を増強してもよい。
これらの方法によれば、粘着テープとマスクとの接着力を増強できるため、粘着テープを剥がす際にマスクが残存することを防止でき、即ち、マスクを粘着テープとともに基板から剥離し易くできる。
本発明によれば、素子チップの製造方法において、アッシングを行うことなく粘着テープによって物理的にマスクを除去し、さらに素子チップの角部からマスクを剥離できるように粘着テープの剥離方向を規定しているため、アッシング不良を防止し、素子チップの生産性を向上できる。
実施形態に係る素子チップの製造方法の第1準備工程を示す断面図。 実施形態に係る素子チップの製造方法の第2準備工程を示す断面図。 実施形態に係る素子チップの製造方法の保護工程を示す断面図。 実施形態に係る素子チップの製造方法の薄化工程を示す断面図。 実施形態に係る素子チップの製造方法の第1保持工程を示す断面図。 実施形態に係る素子チップの製造方法の第2保持工程を示す断面図。 実施形態に係る素子チップの製造方法の第1マスク形成工程を示す断面図。 実施形態に係る素子チップの製造方法の第2マスク形成工程を示す断面図。 実施形態に係る素子チップの製造方法の個片化工程を示す断面図。 実施形態に係る素子チップの製造方法のマスク除去工程を示す断面図。 実施形態に係る素子チップの製造方法によって製造された素子チップの断面図。 プラズマエッチング装置の模式図。 マスク除去装置の概略構成図。 マスク除去工程のエキスパンド加工を示す第1の断面図。 マスク除去工程のエキスパンド加工を示す第2の断面図。 マスク除去工程の粘着テープの貼付処理を示す断面図。 マスク除去工程の粘着テープの剥離処理を示す断面図。 マスクの剥離方向を示すための素子チップの平面図。
以下、添付図面を参照して本発明の実施形態を説明する。
図1Aから図1Kは本発明の実施形態に係る半導体チップ(素子チップ)2の製造工程を示している。完成図である図1Kを参照すると、製造された半導体チップ2は、半導体層4と、半導体層4上に形成された配線層6と、配線層6上に形成された保護膜8および電極としてのバンプ10とを備える。半導体層4は、例えばSiまたはSi系材料からなり、配線層6は例えばSiOなどの絶縁膜とCuなどの金属からなる。配線層6の絶縁膜の材質は、SiN、SiOC、またはLow−k材料等であり得る。また、配線層6の金属の材質は、Al、Al合金、またはW等であり得る。また、バンプ10に含まれる金属は、銅、銅と錫と銀との合金、銀と錫との合金、鉛と錫との合金、金、アルミニウム、アルミニウム合金等であり得る。バンプ10の形状は、特に限定されず、角柱、円柱、山型、ボール等であってもよい。バンプ10の配置および個数は特に限定されず、目的に応じて適宜設定される。ここで、電極としてのバンプ10は本発明の段差の一例である。本発明の段差は、本実施形態の凸型のバンプ10以外にも、凹型のパッド電極でもあり得る。
図1Aに示す第1準備工程では、半導体ウエハ(基板)12を準備する。図1Aに示すように、半導体ウエハ12は、半導体層4と、半導体層4上に形成された配線層6とを備える。
図1Bに示す第2準備工程では、半導体ウエハ12の配線層6の表面(第1の面)6Aに、保護膜8およびバンプ10を形成する。本工程を経た半導体ウエハ12は、バンプ10が形成された複数の素子領域14と、個々の素子領域14の周囲に隣接する分割領域16を備える。換言すれば、分割領域16によって個々の素子領域14が画定されている。
図1Cに示す保護工程では、半導体ウエハ12の表面6Aに、裏面4Aの研削時の保護のためのBG(バックグラインド)テープ20を貼り付ける。BGテープ20は、粘着層20Aと、樹脂製の基材層20Bとからなる保護フィルムである。即ち、粘着層20Aを半導体ウエハ12の表面6Aに貼り付け、基材層20Bにより半導体ウエハ12の表面6Aを保護する。BGテープ20は、半導体ウエハ12に貼り付けられた後に、または、貼り付けられる前に、半導体ウエハ12の外形形状に合わせて切断されるため、半導体ウエハ12のハンドリング性は損なわれない。
図1Dに示す薄化工程では、図示しない研削装置により半導体ウエハ12の裏面(第2の面)4A側から半導体層4を研削する。半導体ウエハ12は、半導体層4の研削により所定の厚みに薄化される。
図1Eに示す第1保持工程では、ダイシングテープ(保持部材)22を半導体ウエハ12の裏面4Aに貼り付ける。ダイシングテープ22は、粘着層22Aと、樹脂製の基材層22Bとからなる保持フィルムである。粘着層22Aが半導体ウエハ12の裏面4Aに貼り付けられ、基材層22Bにより半導体ウエハ12が保持されている。また、ダイシングテープ22には、ハンドリング性の観点からフレーム22Cが取り付けられている。
図1Fに示す第2保持工程では、半導体ウエハ12からBGテープ20を剥離し、除去する。BGテープ20が除去された状態では、半導体ウエハ12の表面6Aでバンプ10が露出している。
図1Gに示す第1マスク形成工程では、半導体ウエハ12の表面6Aにシート状のマスク24を貼り付ける。シート状のマスク24は、耐プラズマ性を有している。そのため、半導体ウエハ12のうち、マスク24が貼り付けられた部分は、後のプラズマエッチングから保護される。図1G中で部分的に拡大して示されているように、マスク24が貼り付けられた状態では、バンプ10の周囲とマスク24との間には空隙Sが設けられている。この空隙Sを設けることでマスク24を後に剥離し易くなるため、マスク24の形成方法は本実施形態のようにシート状のマスク24を貼り付ける方法が好ましい。しかし、マスク24を形成する方法は、このようにシート状のマスク24を貼り付ける方法に限定されず、スピンコート法、またはスプレーコート法等の任意の方法であってもよい。
図1Hに示す第2マスク形成工程では、分割領域16(図1G参照)に対応する部分において、マスク24と半導体ウエハ12とをレーザスクライビングやメカニカルダイシング等により切削し、露出部18を形成する。詳細には、露出部18は、配線層6、保護膜8、およびマスク24を切削することで形成され、このとき半導体層4は一部切削されてもよいし、切削されなくてもよいが、完全には切削されない。従って、半導体ウエハ12を表面6A側から見ると、露出部18では半導体層4が露出している。代替的には、マスク24に対する露光および現像処理を行って、マスク24の分割領域16に対応する部分に開口を形成し、その後、保護膜8および配線層6のエッチングを行って、露出部18を形成するようにしてもよい。
図1Iに示す個片化工程では、半導体ウエハ12の裏面4Aをダイシングテープ22で保持した状態で、半導体ウエハ12をプラズマエッチング(プラズマダイシング)により個片化する。さらに、図2は、本工程で使用されるドライエッチング装置(プラズマエッチング装置)50の一例を示している。ドライエッチング装置50のチャンバ52の頂部には誘電体窓が設けられており、誘電体窓の上方には上部電極としてのアンテナ54が配置されている。アンテナ54は、第1高周波電源部56に電気的に接続されている。一方、チャンバ52内の処理室58の底部側には、半導体ウエハ12が配置されるステージ60が配置されている。ステージ60は下部電極としても機能し、第2高周波電源部62に電気的に接続されている。また、ステージ60は図示しない静電吸着用電極(ESC電極)を備え、ステージ60に載置されたダイシングテープ22(即ち半導体ウエハ12)をステージ60に静電吸着できるようになっている。これに代えて、真空吸着機構を採用し、ステージ60に載置されたダイシングテープ22(即ち半導体ウエハ12)をステージ60に真空吸着してもよい。また、ステージ60には冷却用ガスを供給するための図示しない冷却用ガス孔が設けられており、冷却用ガス孔からヘリウムなどの冷却用ガスを供給することでステージ60に静電吸着された半導体ウエハ12を冷却できる。チャンバ52のガス導入口64はエッチングガス源66に流体的に接続されており、排気口68はチャンバ52内を真空排気するための真空ポンプを含む真空排気部70に接続されている。
この個片化工程では、ダイシングテープ22を介して半導体ウエハ12をステージ60に載置し、処理室58内を真空排気部70によって真空排気するとともにエッチングガス源66から処理室58内に例えばSFであるエッチングガスを供給する。そして、処理室58内を所定圧力に維持し、アンテナ54に対して第1高周波電源部56から高周波電力を供給し、処理室58内にプラズマを発生させて半導体ウエハ12に照射する。このとき、プラズマ中のラジカルとイオンの物理化学的作用により露出部18で露出している半導体ウエハ12の半導体層4が除去される。この個片化工程を経て、半導体ウエハ12は、矩形の個々の半導体チップ2に形成される(図4参照)。ここで使用する「矩形」という用語は、完全な矩形だけでなく、角部に丸みを有するものなど、実質的に矩形であるものを含む。
図1Jに示すマスク除去工程では、半導体チップ2の表面6Aに粘着テープ30を貼り付け、粘着テープ30をマスク24とともに剥がし取ることでマスク24を除去する。マスク24を剥離するために使用する粘着テープ30は、2層構造を有する。即ち、粘着テープ30は、粘着層30Aおよび樹脂製の基材層30Bを有する。本実施形態の粘着層30Aは、UV硬化性樹脂からなる。本工程では、粘着テープ30を貼り付けた後、かつ、粘着テープ30を剥がす前に、UV光を照射することで、粘着層30Aを硬化させ、粘着層30Aとマスク24との接着力を増強している。これに代えて、粘着層30Aは、熱硬化性樹脂からなってもよい。この場合も、粘着テープ30を貼り付けた後、かつ、粘着テープ30を剥がす前に、熱処理をすることで、粘着層30Aを硬化させ、粘着層30Aとマスク24との接着力を増強できる。
このようにして、図1A〜1Jの各工程を経て、図1Kに示すように、半導体チップ2が製造される。
ここで、図3から図6を参照して、マスク除去工程を詳細に説明する。なお、これらの図は、説明を明瞭にするため、模式的に示されている。従って、前述のマスク除去工程を示す図1Jと対応していない部分があり得る。
図3に示すように、本実施形態のマスク除去工程で使用されるマスク除去装置100は、エキスパンド部110と、粘着テープ着脱部120と、第1カセット載置部140と、第2カセット載置部150と、これらの間で半導体ウエハ12を搬送する搬送機構160とを備える。
第1カセット載置部140には、マスク除去工程の処理がなされる前の半導体ウエハ12が載置されている。この半導体ウエハ12は、第1カセット載置部140からエキスパンド部110に搬送機構160によって搬送される。
エキスパンド部110は、半導体チップ2同士の間隔を広げる部分である。図4Aに示すように、個片化工程(図1I参照)後の半導体ウエハ12では、各半導体チップ2の間隔が狭く、例えばその間隔は20μm程度である。この間隔が狭いと、図1Jに示すように、各半導体チップ2(即ちマスク24)の外縁2Aに正確に粘着テープ30を貼り付けることができないおそれがある。そこで、本実施形態では図4Bに示すように、半導体チップ2同士の間隔を広げている。
図4Bに示すように、本実施形態では、粘着テープ30を貼り付ける前に半導体チップ2同士の間隔を広げるようにダイシングテープ22を外側へ向けて引っ張るエキスパンド加工を行う。エキスパンド加工を行うエキスパンド部110には、押圧部材112と、リング部材114と、昇降機116と、載置台118とが設けられている。押圧部材112は、ダイシングテープ22のフレーム22Cに沿って配置され、フレーム22Cを固定する。リング部材114は、リング状の部材であって、ダイシングテープ22の下方にフレーム22Cと同心に配置され、ダイシングテープ22をフレーム22Cに対して昇降させる。昇降機116は、リング部材114を昇降させる。エキスパンド部110における加工では、載置台118に半導体ウエハ12を載置し、押圧部材112によってダイシングテープ22のフレーム22Cを押圧して固定した状態で、昇降機116によって載置台118からダイシングテープ22を浮かせるようにリング部材114を上昇させる。このとき、ダイシングテープ22が引き伸ばされるため、半導体チップ2同士の間隔が広がり、例えばその間隔は50μm程度となる。
図3に示すように、上記エキスパンド加工後、半導体ウエハ12は、エキスパンド加工された状態で、エキスパンド部110から粘着テープ着脱部120に搬送機構160によって搬送される。粘着テープ着脱部120では、図5Aに示すように粘着テープ30をマスク24に貼り付け、図5Bに示すように粘着テープ30をマスク24とともに剥離する。
図5Aに示すように、粘着テープ着脱部120には、供給ローラ122と、回収ローラ124と、押圧ローラ126と、二つの引張具128と、載置台130とが設けられている。半導体ウエハ12は、載置台130の上に載置されている。供給ローラ122には未使用の粘着テープ30が巻き付けられており、供給ローラ122の位置は固定されている。回収ローラ124は、供給ローラ122と粘着テープ30を共有している。即ち、回収ローラ124は、供給ローラ122から供給され、マスク24の剥離に使用した後の粘着テープ30を巻き取ることで回収する。回収ローラ124は、供給ローラ122と同程度の高さに配置されており、水平方向に可動である(図5Bの矢印参照)。二つの引張具128は、供給ローラ122および回収ローラ124の下方にそれぞれ配置されている。二つの引張具128は、一方が固定されており、他方が水平方向に可動である。粘着テープ30は、二つの引張具128によって引っ張られることで、載置台130に載置された半導体ウエハ12に形成されたマスク24の僅かに上方に位置している。押圧ローラ116は、可動であって(図5A中の矢印参照)、粘着テープ30をマスク24が形成された半導体チップ2に向けて半導体チップ2が損傷しない程度の力で押圧し、粘着テープ30をマスク24に貼り付ける。
図5Bに示すように、粘着テープ30を剥がすときは、回収ローラ124および他方の引張具128を供給ローラ122および一方の引張具128に向けて移動させる。このとき、回収ローラ124は、マスク24の除去に使用された粘着テープ30を巻き取ることで回収する。このようにして、粘着テープ30を剥がすとともに各半導体チップ2からマスク24を剥離する。
図3に示すように、マスク24が剥離された半導体ウエハ12は、粘着テープ着脱部120から第2カセット載置部150に搬送機構160によって搬送される。従って、第2カセット載置部150には、マスク除去工程の処理がなされた後の半導体ウエハ12が載置される。
図6に示すように、本実施形態では、粘着テープ30を剥がす方向を規定している。具体的には、矩形の半導体チップ2の短辺方向A1および長辺方向A2からずれた方向に引っ張りながら剥がす。このとき、短辺方向A1および長辺方向A2からずれた方向は、素子チップの対角方向A3であることが好ましい。
本実施形態によれば、図1Jに示すように、表面6Aにバンプ10を備える半導体チップ2からマスク24を除去する際、アッシングを行うことなく粘着テープ30を使用している。粘着テープ30を使用することでマスク24を物理的に除去できるので、アッシングに比べてマスク24を除去し易い。さらに、マスク24の表面に残渣物が存在してもマスク24とともに物理的に除去される。また、図4に示すように、この方法では、粘着テープ30の剥離方向を、半導体チップ2の短辺方向A1および長辺方向A2からずれた方向に規定している。このように剥離方向を規定しているため、半導体チップ2の角部からマスク24を粘着テープ30とともに剥離できる。即ち、マスク24を辺から剥離するのではなく点から剥離できるので、剥離初期に半導体チップ2にかかる負荷を低減できる。従って、マスク24をきれいに剥離し易くなり、半導体チップ2が割れ難くなり、半導体チップ2がダイシングテープ22から剥がれ難くなるため、生産性を向上できる。さらに言えば、マスク24の除去残りがある場合も、表面6Aのマスク24は概ね除去されるため、残る箇所は概ねパターン側面のラビットイヤー状の僅かな残渣程度である。そのため、例えば、弱いウェット洗浄などで除去が可能である。
また、本実施形態によれば、粘着テープ30を剥がす方向を半導体チップ2の対角方向A3に規定している。半導体チップ2の対角方向A3は、マスク24の剥離にかかる動線を最も長く確保できるラインである。そのため、マスク24の剥離の際に生じる負荷を分散でき、半導体チップ2にかかる局所的な負荷を低減できる。従って、半導体チップ2が割れ難くなり、半導体チップ2がダイシングテープ22から剥がれ難くなる。
また、本実施形態によれば、図1Gに示すように、空隙Sを設けたことでマスク24と半導体ウエハ12との接触面積を減少させることができるため、マスク24を半導体ウエハ12から剥離し易くなる。
また、本実施形態によれば、図2に示すように、マスク24を剥離する際に、静電吸着によってダイシングテープ22(即ち、半導体ウエハ12)をステージ60に吸着させているため、ダイシングテープ22がステージ60から離れることを防止でき、基板からマスクを安定して剥離できる。この効果は、真空吸着による場合でも同様である。
また、本実施形態によれば、図1Jに示すように、粘着テープ30の粘着層30AがUV硬化性を有するため、UV照射によって粘着テープ30とマスク24との接着力を増強できる。これにより、粘着テープ30を剥がす際にマスク24が残存することを防止でき、即ち、マスク24を粘着テープ30とともに半導体ウエハ12から剥離し易くできる。この効果は、粘着テープ30の粘着層30Aが熱硬化性を有する場合に熱処理を行っても同様である。
2 半導体チップ(素子チップ)
2A 外縁
4 半導体層
4A 裏面(第2の面)
6 配線層
6A 表面(第1の面)
8 保護膜
10 バンプ(段差)
12 半導体ウエハ(基板)
14 素子領域
16 分割領域
18 露出部
20 BGテープ
20A 粘着層
20B 基材層
22 ダイシングテープ(保持部材)
22A 粘着層
22B 基材層
22C フレーム
24 マスク
30 粘着テープ
30A 粘着層
30B 基材層
50 ドライエッチング装置
52 チャンバ
54 アンテナ
56 第1高周波電源部
58 処理室
60 ステージ
62 第2高周波電源部
64 ガス導入口
66 エッチングガス源
68 排気口
70 真空排気部
100 マスク除去装置
110 エキスパンド装置
112 押圧部材
114 リング部材
116 昇降機
118 載置台
120 粘着テープ着脱装置
122 供給ローラ
124 回収ローラ
126 押圧ローラ
128 引張具
130 載置台
140 第1カセット載置部
150 第2カセット載置部
160 搬送機構

Claims (7)

  1. 段差を備える第1の面と、前記第1の面の反対側の第2の面と、前記段差が形成された複数の素子領域と、前記素子領域を画定する分割領域とを備える基板を準備し、
    前記素子領域を被覆するように、かつ、前記分割領域を露出させるように、マスクを前記基板の前記第1の面に形成し、
    前記基板の前記第2の面を保持部材で保持した状態で、前記基板の前記第1の面をプラズマに晒して、前記素子領域を前記マスクによって前記プラズマから保護しながら、前記マスクから露出する前記分割領域を前記第2の面に達するまでエッチングすることにより、前記基板を複数の矩形の素子チップに個片化し、
    個片化された前記基板の前記第1の面の側に粘着テープを貼り付けてから、前記粘着テープを前記素子チップの短辺方向および長辺方向からずれた方向に引っ張りながら剥がすことにより、個片化された前記基板の表面から前記基板の表面に残存する前記マスクを前記粘着テープとともに除去する
    ことを含む、素子チップの製造方法。
  2. 前記粘着テープが前記素子チップの対角方向に引っ張りながら剥がされる、請求項1に記載の素子チップの製造方法。
  3. 前記マスクの形成が、シート状マスクの貼り付けにより行われ、前記段差の周囲と前記シート状マスクとの間に空隙が設けられる、請求項1または2に記載の素子チップの製造方法。
  4. 前記マスクの除去が、前記保持部材をステージに載置し、かつ、前記保持部材を前記ステージに真空吸着させた状態で行われる、請求項1から3のいずれか1項に記載の素子チップの製造方法。
  5. 前記マスクの除去が、前記保持部材をステージに載置し、かつ、前記保持部材を前記ステージに静電吸着させた状態で行われる、請求項1から3のいずれか1項に記載の素子チップの製造方法。
  6. 前記粘着テープを貼り付けた後、かつ、前記粘着テープを剥がす前に、前記粘着テープに熱を加えることにより前記粘着テープと前記マスクとの接着力を増強する、請求項1から5のいずれか1項に記載の素子チップの製造方法。
  7. 前記粘着テープを貼り付けた後、かつ、前記粘着テープを剥がす前に、前記粘着テープにUV光を照射することにより前記粘着テープと前記マスクとの接着力を増強する、請求項1から5のいずれか1項に記載の素子チップの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020068342A (ja) * 2018-10-26 2020-04-30 株式会社ディスコ ウェーハの加工方法
CN113165121A (zh) * 2019-03-26 2021-07-23 琳得科株式会社 半导体装置的制造方法以及层叠体

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175384A (ja) * 2003-12-15 2005-06-30 Nitto Denko Corp 保護テープの貼付方法及び剥離方法
JP2005191039A (ja) * 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2012015231A (ja) * 2010-06-30 2012-01-19 Disco Abrasive Syst Ltd テープ貼着方法
JP2014082380A (ja) * 2012-10-17 2014-05-08 Disco Abrasive Syst Ltd 表面保護テープの剥離方法
JP2016195155A (ja) * 2015-03-31 2016-11-17 パナソニックIpマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175384A (ja) * 2003-12-15 2005-06-30 Nitto Denko Corp 保護テープの貼付方法及び剥離方法
JP2005191039A (ja) * 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 半導体ウェハの処理方法
JP2008193034A (ja) * 2007-02-08 2008-08-21 Matsushita Electric Ind Co Ltd 半導体チップの製造方法
JP2012015231A (ja) * 2010-06-30 2012-01-19 Disco Abrasive Syst Ltd テープ貼着方法
JP2014082380A (ja) * 2012-10-17 2014-05-08 Disco Abrasive Syst Ltd 表面保護テープの剥離方法
JP2016195155A (ja) * 2015-03-31 2016-11-17 パナソニックIpマネジメント株式会社 プラズマ処理装置およびプラズマ処理方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020068342A (ja) * 2018-10-26 2020-04-30 株式会社ディスコ ウェーハの加工方法
JP7214309B2 (ja) 2018-10-26 2023-01-30 株式会社ディスコ ウェーハの加工方法
CN113165121A (zh) * 2019-03-26 2021-07-23 琳得科株式会社 半导体装置的制造方法以及层叠体
CN113165121B (zh) * 2019-03-26 2023-12-05 琳得科株式会社 半导体装置的制造方法以及层叠体

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