JP5578449B2 - 一体型ビア及びビア端子を有する半導体回路基板、並びに関連するシステム及び方法 - Google Patents

一体型ビア及びビア端子を有する半導体回路基板、並びに関連するシステム及び方法 Download PDF

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Description

本開示は、一般的に、一体型ビア及びビア端子を有する半導体回路基板と、関連するシステム及び方法に関する。
メモリチップ、マイクロプロセッサチップ及びイメージャチップを含むパッケージ化された半導体ダイは、典型的には、回路基板に据えられかつ樹脂製の保護カバーで覆われた1つの半導体ダイを含む。ダイは、メモリセル、プロセッサ回路、イメージャデバイス及び相互接続回路などのような機能的特性を含む。また、ダイは一般的に前記動作機構に電気的に接続されたボンドパッドを含む。ボンドパッドは、ダイをバス、回路、及び/又は他のマイクロ電子アセンブリに接続するために、保護カバーの外部へ伸びるピン又は他のタイプの端子に電気的に接続される。
駆動装置の製造業者は、市場から、常に、半導体ダイパッケージのサイズを縮小し、かつこのようなパッケージの機能的な能力を向上させるように圧力を受けている。これらの成果を得るための一つの方法が、単一のパッケージに多数の半導体ダイを積み重ねることである。このような1パッケージ中の複数のダイは、一般的に、前記パッケージ内の1つのダイのボンドパッド(複数)を前記パッケージ内の他のダイ(単数または複数)のボンドパッド(複数)に電気的に接続することにより、相互接続されている。
マルチ・ダイ・パッケージ内のダイを電気的に相互接続するための様々な方法が用いられている。既存の方法の1つは、隣接するダイのボンドパッド間で直接に接続された半田球を用いることである。別の方法は、隣接するダイのボンドパッド上に「バンプ」を溶着することである。しかし、前述のプロセスには、いくつかの難点に見舞われる可能性がある。例えば、前述の構造体は、一般的に、ビアを形成し、該ビア内に導電性材料を形成し、また積み重ねられたダイ間の接続部を形成するボンドパッド又は他の接続構造体を形成するための多数のステップを必要とする。各ステップには時間がかかり、したがってパッケージ化された素子の製造コストの増大をもたらす。加えて、少なくともいくつかのケースでは、各プロセスがダイの温度上昇を引き起こし、これはプロセスを行うためにパッケージに割り当てられた総熱量のかなりの部分を消費する。その結果として、半導体パッケージ中の複数のダイを相互接続するための技術を改善する必要が残されている。
本開示のいくつかの実施形態が、パッケージ化された半導体素子及び組立体と、パッケージ化された半導体素子及び組立体を形成するための方法とに関して、以下に記載されている。いくつかの実施形態についての多くの詳細が、半導体ダイに関して、以下に記載されている。用語「半導体ダイ」は、例えば個々の集積回路ダイ、イメージャ装置ダイ、センサーダイ、及び/又は他の半導体機能を有するダイを含む、様々な製品を含むように全体を通して使用されている。以下に記載された前記プロセスのいくつかが、個々のダイを他の個々のダイに接続するために、個々のダイをウエハ又はウエハの一部に接続するために、あるいはウエハ又はウエハの一部を他のウエハ又はウエハの一部に接着するために、使用されてもよい。ウエハ又はウエハの一部(例えばウエハフォーム)は、単一化されていないウエハ又はウエハ部分あるいは再装着されたキャリア・ウエハを含むものとすることができる。再装着されたキャリア・ウエハは、個片化されていないウエハの周囲形状に適合する周囲形状を有するほぼ剛性のフレームにより取り囲まれた接着剤(例えば可撓性を有する接着剤)を、前記接着剤により支えられている単一化された複数のエレメント(例えば複数のダイ)とともに含むことができる。用語「半導体回路基板(半導体基板)」は、任意の前述した形態の製品を含むように全体を通して使用される。
いくつかの実施形態についての多くの具体的詳細は、これらの実施形態の十分な理解を提供するために、図1〜図5と、以下の本文とに示されている。他のいくつかの実施形態は、本開示とは異なる構成、構成要素及び/又はプロセスを有するものとすることができる。したがって、当業者には、図1〜図5に示す実施形態のいくつかの詳細及び/又は機構なくして、且つ/又は、追加の詳細及び/又は機構をもって、追加の実施形態が実施され得ることが理解されよう。
本開示の実施形態に従って構成されたパッケージの部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の実施形態に従って前述の処理をする半導体回路基板の部分的に概略的な側面断面図である。 本開示の特別な実施形態に従って積み重ねられた2つの半導体回路基板の部分的に概略的な側面断面図である。 本開示の別の実施形態に従って積み重ねられた2つの半導体回路基板の部分的に概略的な側面断面図である。 本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。 本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。 本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。 本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。 本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。 本発明のさらなる実施形態に従う形状を有する回路基板の端子を形成するための代表的な方法を示す部分的に概略的な側面断面図である。 本開示の特別な実施形態に従って半導体回路基板上に保護層を配置するためのプロセスを示す部分的に概略的な垂直断面図である。 本開示のいくつかの実施形態に従って構成された1つ以上のパッケージを含むことが可能であるシステムを概略的に示す図である。
図1は、本開示の実施形態に従って構成された半導体パッケージ106を含む半導体組立体100の部分的に概略的な側面断面図である。パッケージ106は、相互に電気的及び機械的に接続された多数の半導体回路基板(例えば半導体ダイ101)を支える支持部材102を含むことができる。したがって、各半導体ダイ101は、隣接するダイ101の対応する複数のダイ端子110に接続された複数のダイ端子110を含むことができる。支持部材102は、1つ以上の半導体ダイ101の複数のダイ端子110に接続される複数の支持部材端子107を含むことができる。複数の支持部材端子107は、支持部材102の内部の複数の導線を通して複数のパッケージ端子104に接続されている。パッケージ106の全体(又はパッケージ106の一部)は、半導体ダイ101とダイ101間の関連する接続部とを保護するために封止材103により取り囲まれたものとすることができ、パッケージ端子104は、プリント基板及び/又は他の回路要素のような外部素子へのパッケージ106の接続のために露出した状態におかれる。次の議論は、隣接するダイ101を互いに接続するために用いられる端子110のさらなる特徴と、このような端子を形成するための関連する方法とを述べている。
図2Aは、第1の主要面(第1の主面)123と相対して面する第2の主要面(第2の主面)124とを有する回路基板材料(基板材料)121を含む半導体回路基板(半導体基板)120(例えばウエハ、ウエハ部分、ダイ又は他の基板)を示す部分的に概略的な側面断面図である。図2Aに示すように、多数のビア140が対応するビア軸Vに沿って第1の面123の中へ延びるように形成されている。ビア140が(図2Jを参照して後述するように)形成された後、ボンドパッドを半導体回路基板120に加え、あるいは、第1の面123に予め形成されたボンドパッドをビア140が貫通するようにすることができる。個々のビア140は、対応するビア軸Vに関して軸対称であるものとすることができ(例えば各ビア140は円形の断面形状を有することができ)、あるいは複数のビア140はビア軸Vの近くを取り囲む(例えば低アスペクト比の楕円形状)他の断面形状を有することができる。ビア140は、異方性エッチング技術のような技術を用いて形成することができる。各ビア140は、1つ以上の側壁面141と、端面142とを含むことができる。いくつかの実施形態では、側壁面141は、例えば段階的ボッシュ・エッチング法を用いて、扇形にすることができる。そのような場合には、ビア140は前記扇形を滑らかにする(例えばSF又は他の等方性エッチング液を用いて)ために後で加工することができる。しかし、特定の実施形態では、ビア140を形成するために用いられるエッチングプロセスは概して滑らかな非扇形の側壁面141を作り出すほぼ連続したプロセスとすることができる。したがって、側壁面141は概して滑らかな円筒形状を有するものとすることができる。ビア140の形成に適するプロセスは、ウエットエッチ・プロセス、定常ドライエッチ・プロセス、レーザ穴あけ、微細放電加工、ミクロビーズ吹き付け等を含む。
ビア140は、回路基板材料121中の半導体フィーチャ(図2Aには示されていない)に接続される導電性構造体と、半導体回路基板120を他の半導体回路基板及び/又は支持部材に電気的に接続するために用いられる端子とを収容するために用いられる。以下の図はこれらの端子の形成のさらなる詳細を示す。
図2Bに示すように、保護層122がビア140の側壁面141及び端面142を覆うように半導体回路基板120上に配置されている。保護層122は、C不動態(パッシベーション)層、化学蒸着された酸化物もしくは窒化物、又は他の適当な材料を含むことができる。図2Cでは、個々のビア140の端面142を覆っている保護層122の一部が、端面142を再度露出させるため、除去されている。端面142を覆う保護層122の一部は、選択的に、例えば側壁面141に隣接する保護層122の部分を除去することなしに、除去することができる。例えば、異方性除去プロセスを、この材料を選択的に除去するために利用することができる。代表的な除去プロセスは、スペーサエッチ又は水平方向の材料を選択的に除去する他のエッチプロセスを含む。
図2Dでは、端子穴(端子開口)111が個々のビア140の端部に形成されている。一般的に、端子穴111は、側壁面141を覆う保護層122により果たされる保護機能のために、上方にあるビア140の形状に影響を及ぼすことなしに形成される。端子穴111はビア140とは異なる形状を有するものとすることができる。例えば、ビア140は概して円筒の形状を有するのに対し、端子穴111は概して球の形状を有することができる。また、端子穴111は、例えば異方性除去プロセスとは対照的な等方性除去プロセスを用いて、ビア140の幅を超えて横にも延在することができる。さらに、このような構造を形成するための代表的な技術は、参照することにより本明細書に組み込まれた「Micromachining of Buried Micro Channels in Silicon" (de Boer, et al., Journal of Micro Electromechanical Systems, Vol. 9, No. 1, March 2000)」と題する論文に含まれている。端子穴111の形成後、後述するように、ビア140内及びビア140間に延在する保護層122の一部が、ビア140及び端子穴111の双方に導電性材料を塗布する次のステップに先立ち、除去される。
図2Eは、追加の材料がその上に配置された後の半導体回路基板120を示す。例えば、図2Eに示すように、誘電体層125が、ビア140内及び端子穴111内のほか、基板材料121の第1の面123上にも配置されている。障壁層126が誘電体層125上に配置され、また、障壁層126上に任意選択でシード層127が配置されている。適当な誘電体材料には、テトラエトキシシラン、パリレン、窒化物、酸化物及び/又は他の適当な材料を含む。適当な障壁層材料は、タングステン、窒化チタン、タンタル、これらの材料の化合物及び/又は他の適当な材料を含む。いくつかの実施形態では、シード層127はビア140及び端子穴111の充填プロセスを容易にするように用いられる。他の実施形態では、同様の結果を得るために直接障壁上メッキプロセス(direct on barrier plating process)を用いることができる。
図2Fは、導電性材料112がビア140及び端子穴111に配置された後の半導体回路基板120を示す。導電性材料112は、ビア140及び端子穴111の双方を埋める一体型導電性構造体119を形成するためにボトムアップ堆積プロセス(bottom-up deposition process)又は他の適当なプロセスを用いて、ビア140及び端子穴111の双方に配置することができる。この単一ステップのプロセスは、ビア140に導電性材料112を形成する操作と端子穴111に導電性材料112を形成する操作との間に、半導体回路基板120を再配置することなしに行うことができる。また、この操作はビア140の端部に通気孔を形成する必要なしに行うことができ、さらにプロセス時間を短縮する。
ビア140及び端子穴111に導電性材料112を導入するための適当な技術は、パルス化学蒸着(pCVD)、イオン物理蒸着(iPVD)、原子層堆積(ALD)、エレクトログラフティング、ボトムアップECDめっき(bottom-up ECD plating)、及び無電解めっきを含むが、これに限定されない。適当な導電性材料は、銅、アルミニウム、タングステン、金及び/又はこれらの構成要素の合金を含む。特定の実施形態では、導電性材料112は電気銅からなるように選択され、これは無電解で処理された材料、及び半田と比べて高い純度を有する。例えば、前記導電性材料は、少なくとも90%の銅、ある場合には99%の銅とすることができる。
さらに他の特定の実施形態では、導電性材料112は半田を含まないものからなり、例えば半田を全く含まないか又は微量を超えない量の半田を含む。このような材料選択により、高い導電性及び/又は構造的特性を有する導電性構造体を得ることができると期待される。
さらに他の実施形態では、導電性材料112は、ビア140及び端子穴111内に配置される前に(少なくとも部分的に)先に形成することができる。例えば、導電性材料112は、ワイヤボンディングプロセスを用いてビア140内に挿入された、予め形成されたワイヤを含むものとすることができる。この場合、回路基板120の第2の面124から材料を除去するための後述のプロセスを、導電性材料112がビア140内に配置された後ではなくその前に行うことができる。
ビルドアップ技術(例えばめっき)を用いて導電性材料112がビア140及び端子穴111に導入されたとき、前記プロセスは、次に、端子穴111内の導電性材料112を露出させるために第2の面124から材料を除去することを含むものとすることができる。例えば、特定の実施形態では、回路基板材料121を、図2Fに示す破線Lまで(例えばバックグラインディング又は他の除去プロセスにおいて)除去することができる。
図2Gは、回路基板材料121が第2の面124から除去された後の単一のビア140を含む、図2Fに示す回路基板120の一部を示す。図2Gに示すように、回路基板材料121を除去することにより導電性材料112を露出させて、第1の端子110aを形成することができる。結果として生じる第1の端子110aは、ビア140に対応する幅W1より大きい幅W2を有することができる。その結果、第1の端子110aは隣接する構造への接続のためのさらなる露出表面領域を含むことができる。次に、前記バックグラインディング操作の後に第2の面124を保護するために第2の面124上に不動態層128を配置することができる。
ビア140及び第1の端子110aの寸法は、導電性の高いコンパクトな電気路を形成するために回路基板120の特性に合わせて選択することができる。例えば、当初800μ厚の回路基板120について、ビア140が100μ未満(例えば50μ又は25μ)の深さD1を有するように選択することができる。回路基板材料121の残りは、前記したように、バックグラインディングすることができる。幅W1は20μ以下(例えば10μ又は5μ)とすることができる。
図2Gに示す実施形態の特定の態様において、第1の端子110aは、回路基板材料121の第2の面124とほぼ同一の平面にある露出導電面118を有することができる。その結果、ビア140内及び端子穴111内に結果として得られる導電性構造体119が、第1の面123から第2の面124へ回路基板材料121を貫通して延在する。他の実施態様では、例えば「バンプ」を形成するために第1の端子110aの表面がさらに露出するように回路基板材料121をさらに除去することができる。例えば、図2Hは、第2の端子110bの周囲の領域において、回路基板120の第2の面124からさらに材料を除去することにより形成された第2の端子110bを示す。回路基板材料121は、ウエットエッチプロセス又はプラズマ・ドライエッチプロセスを用いて(SF ケミストリを用いて)除去することができる。この領域内の誘電性材料125もまた除去することができる。このプロセスにより、ビア軸Vから水平方向へ外側に向かい、かつ第2の面124から先細状に軸方向に遠ざかる方向へ突き出る、外側に面する導電面113を作り出すことができる。その結果、外側に面する表面113により、隣接する素子との接続を確立するために利用可能である第2の端子110bの露出された表面積(第2の端子110bの断面積と比較して)増大させることができる。他の実施形態では、外側に面する表面113は、電気的及び物理的な接続を確立するために、隣接する素子の構造体内に、又は隣接する素子の構造体に対して軸方向へ突き出す、又は延在することができる。
第2の端子110bは、ビア140を充填する導電性材料112に加えて他の導電性材料を含むものとすることができる。例えば、第2の端子110bは、露出面118に塗布されたフラッシュコーティング114を含むことができる。フラッシュコーティング114は、隣接する素子との電気的接続を容易にすることができる。特定の実施形態では、前記フラッシュコーティングはスズ、金、インジウム、又は他の適当な導電性材料を含むことができる。一般的に、フラッシュコーティング114はマスクの使用を必要としない無電解処理を利用して塗布することができる。
図2Iは、導電性充填材料112に加えて他の導電性材料をも含む代表的な第3の端子110cを示す。この特定の実施形態では、前記追加の導電性材料は半田球115を含むものとすることができる。半田球115は、導電性材料112の下側に面する露出面118のほかに、外側に面する表面113にも接することができる。この配設により、端子110cに、隣接する構造体に対する接続のための増大された表面積を付与することができる。半田球115は外側に面する表面113の周囲に延在するため、これに導電性材料112とのさらなる物理的及び電気的連続性を付与することができる。
図2Jは、積み重ねられた配設で第2のダイ101bに電気的に接続された第1のダイ101aを含む半導体組立体100の一部を概略的に示す。ダイ101a、101bは、導線131でボンドパッド132に接続された、埋設されたマイクロ電子要素130(例えばコンデンサ又はトランジスタ)を含むことができる。ボンドパッド132は、さらにビア140中の導電性構造体119に電気的に接続されている。第1のダイ101aは、図2Gを参照して前述したものと構成上ほぼ同様である第1の端子110aを含むことができる。第2のダイ101bは、図2Hを参照して前述したものと構成上ほぼ同様である第2の端子110bを含むことができる。2つのダイ101a、101bは、第1の端子110aを第2の端子110bに接することによって接合することができる。1つの実施形態では、個々の第1の端子110aの露出面118が、対応する個々の第2の端子110bの露出面118に接するようにすることができる。他の実施形態では、第1及び第2の端子110a、110bの一方又は双方が、他の端子に接するフラッシュコーティング114(図2H)を含むことができる。端子110a、110bは、対応する第1及び第2の端子110a、110bを相互に融合するための熱、圧力及び/又は他の形態のエネルギ(例えば超音波エネルギ)を用いて、互いに接続することができる。例えば、端子110a、110bは、端子の構成要素をリフローすることなしに(例えば加圧により、あるいは超音波エネルギと組み合わせた加圧により)付着させることができる。適当な代表的プロセスは、超音波、サーマルソニック及び/又はサーマルコンプレッションのプロセスを含む。1つの実施形態では、第2の端子110bは、第2のダイ101bの対応する第2の面124を超えて軸方向への突出し、第1のダイ101aの対応する第1の端子110aと係合するようにすることができる。場合によっては、付着プロセスが完了した後に端子110a、110b間の隙間にダイ101a、101b間に隙間105を残してもよい。隙間105は、例えば積み重ねられた構造体を封入するに先立ち、アンダーフィル材料又は他の適当な材料で埋めることができる。特定の実施形態では、完成した組立体は図1に示すものとほぼ同様の構成を有するものとすることができる。
図2Jでは、第1及び第2のダイ101a、101bは、第1の端子110aの露出面118が第2の端子110bの露出面118に接するように積層されている。他の実施形態では、ダイ101a、101bの一方又は双方の相対的な向きを逆にすることができる。例えば、1つの実施形態では、両ダイ101a、101bを逆さにして(図3Jに示す向きと比較して)、第1のダイ101aのボンドパッド132が第2のダイ101bの対応するボンドパッド132に接し、かつ各ダイ101a、101bの露出面118が外側に(例えば図2Jにおいて上側及び下側に)面するようにすることができる。
他の実施形態では、図2Kに示すように、第2のダイ101bの向きが図2Jに示す向きに対して逆向きであり、他方、第1のダイ101aはその向きが維持されている。その結果、第1のダイ101aの露出面118が第2のダイ101bのボンドパッド132に接している。この方向は、特定の実施形態において3つ以上のダイを積み重ねるために用いることができる。他の実施形態では、図2J〜図2Kを参照して前述した向きは、例えば前記組立体が3つ以上の積み重ねられたダイを含むとき、組み合わせることができる。例えば、前記第3のダイの端子の露出面が第2のダイ101bのボンドパッド132に接するようにして、第3のダイを図2Jに示す第2のダイ101bの頂面上に積み重ねることができる。
図1〜図2Kを参照して前述した実施形態のうちの少なくとも数例における1つの特徴は、ビア140を経る前記導電路を、ビア140の端部に端子110を形成するのと同時に形成することができることである。その結果として、ビア140内及び端子110における導電性構造体119の全部を全体的に一体型かつ均一なものとすることができる。特に、構造体119の全体内に材料の境界を形成することなく、同一の導電性材料がビア140と端子穴111とを埋めることができる。したがって、このプロセスは、ビアと対応するボンドパッドとの間に境界を有する従来の構造と比べると、より高い連続性を有する全体的な導電性構造体119を作り出すことができる。その結果として、これらの構造は、従来の構造と比べてより高い信頼性を持ち得る。
加えて、ビア140及び端子110は、典型的にはビアの端部にボンドパッド又はバンプを形成するために利用される、第2の面124にマスク/リソグラフィ・プロセスを用いることを要しないで、形成することができる。代わりに、前記構造は、所要時間がより短く、より安価な、蒸着及び選択的エッチプロセスを用いて形成することができる。これは、また、導電性構造体119の形成に必要な時間、及び、これによりビアが形成されるダイ又は他の製品のコストを低減することを可能にする。
前記したプロセスの実施形態のうちの少なくとも数例における他の特徴は、半導体回路基板120を、ビア140の充填操作及び端子110の形成操作の間に再配置する必要がないことである。代わりに、前記したように、両構造体は、同一の作業の一部として形成することができる。さらに、前記したように、ビア140は非扇形の全体に均一で、平坦で、円筒状の壁を形成するプロセスを用いて作ることができる。例えば、ビア140を作るために連続的な異方性エッチプロセスを用いることができる。その結果として、ビア140を形成するための所要時間を代替的なエッチプロセスを使用したビアよりも短くすることができ、また回路基板120において利用可能である制限された体積を、湾曲した及び/又は非一様な壁を作るプロセスよりもより効率的に利用することができる。
図3A〜図3Fは、本開示のさらなる実施形態に従う形状を有する導電性端子を形成するための代表的なプロセスを示す。まず図3Aを参照すると、前記したとほぼ同様のプロセスを用いてビア140が回路基板120に形成される。次に、端子穴311が、前記した概して球状以外の形状を形成するプロセスを用いて、ビア140の底部に形成される。例えば、回路基板材料121の結晶面に整列するようにして回路基板材料121を除去し、概して平坦な側壁を有する端子穴311を作るために、異方性エッチプロセスを用いることができる。このような穴を形成するための代表的なプロセスは、先に参照することにより組み込まれたde Boer et al. (March 2000)において議論されている。
図3Bでは、誘電体層125と、障壁層126と、任意選択的なシード層127とがビア140内及び端子穴311内に配置されている。次いで、ビア140と端子穴311とが、図2Fを参照して前述した任意のプロセスを用いて導電性材料112で満たされる。次に、露出面318を有する第1の端子310aを形成するために、回路基板(基板)120の第2の面124から材料が除去される。
図3Cは、図2Hを参照して前述したものとほぼ同様の方法で回路基板材料121をさらに除去することにより形成された第2の端子310bを示す。したがって、第2の端子310bは、第2の面124を超えて突出する、外側に面する表面313を含むことができる。第2の端子310bは、追加の導電性材料、例えばフラッシュコーティング(図2Hを参照して前述した)又は半田球(図2Iを参照して前述した)を含むことができる。
図3Dは、本開示の別の実施形態に従って構成された第3の端子310cを示す。この実施形態では、端子穴311内のあらゆる導電性材料112の除去に先立って前記バックグラインディングプロセスが停止される。回路基板材料121は、図示の構造を形成するために、端子穴311内の導電性材料112の周りから選択的に除去される。例えば、回路基板120を、導電性材料121(及び場合により誘電体材料125と障壁層126)を選択的に除去するが、導電性材料112と任意選択的にシード層127とを除去しないエッチング液に触れさせることができる。この手筈により第3の端子310cを作ることができ、第3の端子310は、第2の面124を超え、かつ追加量まで突出し、かつ、隣接する構造体に回路基板120を接続するために第3の端子310cにおいて追加体積の導電性材料112を与える。
図3E及び図3Fは、本開示の別の実施形態に従って端子を形成するための別のプロセスを示す。図3Eに示すように、場合によっては、端子穴311とビア140との表面に塗布された導電性材料112に、例えば端子穴311内に空洞(ボイド)316が残ることがある。空洞は一般的にほとんどの半導体処理操作において好ましいことではないが、図3Eに示す空洞316は容易に対応しまた処理することができる。例えば、図3Fに示すように、露出面318を被覆しないように回路基板材料121が第2の面124から除去されると、空洞316もまた露出される。選択的に、空洞316はその後第2の導電性材料317で埋めることができる。例えば、空洞316はをフラッシュコーティングで埋める、又は部分的に埋めることができ、空洞316の形状及び追加の表面積は、前記被覆との強い物理的及び電気的接続を促進することができる。他の実施形態では、空洞316はそのままにしておくことができ、かつ隣接する(例えば、積み重ねられた)回路基板の対応する端子構造から導電性材料を受け入れるように用いることができる。例えば、空洞316は隣接する回路基板から半田球又は他の端子(例えば、図2H、図2Iにそれぞれ示す第2の端子110b又は第3の端子110c)を受け入れかつこれに接続することができる。
図4は、回路基板120にビア140を形成するための他の実施形態を示す。この実施形態では、保護層422が回路基板20の第1の面123と、ビア140の側壁面141とに塗布されている。場合によっては、ビア140は、保護層422を端面142よりも側壁面141に容易に取り付けることができるようにする高いアスペクト比(例えば、比較的長い長さ及び/又は比較的狭い幅)を有する。結果として、端面142は保護材料422をほとんど又は全く受け取らない。この手筈により、端面142から保護層422を除去する必要をなくし、かつ代わりに保護層422を塗布した後に端子穴を直接に形成することができる。結果として、このプロセスの実施形態は、導電性端子の形成に必要な時間を低減するように期待され、かつ、これにより回路基板120からダイ又は他の最終製品を形成するためのコストを低減することができる。
図1〜図4を参照して前述した方法に従って複数の回路基板を結合することにより得られる任意の半導体パッケージは、より大きく及び/又はより複雑な数え切れないほどのシステムに組み込むことができ、その代表例であるシステム500が図5に概略的に示されている。システム500は、プロセッサ552と、メモリ554(例えばスタティックRAM、ダイナミックRAM、フラッシュメモリ及び/又は他のメモリ素子)、入出力装置556(例えばセンサ及び/又はトランスミッタ)、及び/又は他のサブシステム若しくは構成要素558とを含むことができる。図1〜図4を参照して前述した特徴のうちの任意の1つまたはこれらの組み合わせを有する半導体パッケージは、図5に示す素子のいずれかに含まれている。得られたシステム500は、さまざまな計算、処理、保存、検出、撮像及び/又は他の機能のいずれかを実行することができる。したがって、代表的なシステム500は、コンピュータ及び/又は他のデータ処理装置、例えばデスクトップコンピュータ、ラップトップコンピュータ、インターネット家電、携帯型装置(パームトップコンピュータ、ウェアラブルコンピュータ、携帯電話、パーソナルデジタルシステム、音楽プレーヤ、カメラ等)、マルチプロセッサシステム、プロセッサをベースとする又はプログラム可能な家庭用電化製品、ネットワークコンピュータ及びミニコンピュータを制限なしに含むことができる。他の代表的システム500は単一のユニットに収容され、あるいは多数の相互接続したユニットによって(例えばコミュニケーションネットワークを介して)分配される。したがって、システム500の構成要素は、ローカル及び/又は遠隔の記憶装置と、さまざまなコンピュータ読み取り可能媒体のいずれかとを含むことができる。
前記より、本開示の特定の実施形態は説明をするために記載されたものであるが、しかし前述のシステム及び方法が同様に他の実施形態を有することが理解されよう。例えば、前述した実施形態のあるものは2つ又は3つの積み重ねられたダイを有する半導体パッケージの状況において記載されているが、他の実施形態では、前記パッケージは他の数の積み重ねられたダイを含むことができる。場合によって、例えば回路基板が図1に示す最上位のダイを形成するときは、ビア140は回路基板を完全に貫通しては延在しない。そのような場合、ビア140はさらに熱目的のために、例えば熱導管又はヒートシンクとして動作するように用いられる。前述した同一のプロセスは前記ビア及び端子を形成するために用いることができるが、しかし前記端子は前記回路基板の第2の面で露出されない。このような回路基板は、また、平面的な(積み重ねられない)複数のダイのためにも使用することができる。他の実施形態では、前記端子は平面的な(積み重ねられない)ダイをプリント基板(PCB)又は他の支持部材もしくは回路基板に接続するために露出させることができる。前述の接続された複数の構造体を形成し、かつ異なる半導体回路基板の対合する構造体を接続するための多くのプロセスは、ダイのレベル(例えば複数のダイを単一化した後)、ウエハレベル(例えば複数のダイを単一化する前)及び/又は他の処理段階で実施することができる。
特定の実施形態の状況で記載したある特徴は、他の実施形態では組み合わされ又は除外される。例えば、図4を参照して前述した側壁面の被覆のプロセスは、他の図のいずれかに示した導電性構造に関連して形成されたビアに適用することができる。端子穴全体の周囲から回路基板材料を除去するプロセスは、図3C及び図3Dに示すように、図2E又は図2Hに示す端子穴に適用することができる。さらに、ある実施形態に関連する特徴及び結果はこれらの実施形態の状況にて記載したが、他の実施形態もこのような特徴及び結果を示すことがあり、かつ、全ての実施形態がこのような特徴及び結果を必ずしも示す必要はない。したがって、本開示は、先に明示的に示されずあるいは記載されていない他の実施形態を含むことができる。

Claims (33)

  1. 半導体組立体を形成する方法であって、
    半導体基板中に、側壁面と端面とを含む非貫通ビアを形成することと、
    前記ビアの前記側壁面に保護層を塗布することと、
    前記保護層が塗布された基板材料が除去されないように保護しながら、前記ビアの前記端面から基板材料を選択的に除去することにより端子開口を形成することと、
    前記ビア及び前記端子開口の双方の中に導電性材料を配置して、前記ビア内の導電性材料と一体をなす導電性の端子を形成することと、
    前記端子に隣接する基板材料を除去して、前記端子を露出させることであって、前記端子の前記露出された導電性材料は、前記半導体基板の最外面を越えて横方向外側へ突出する最外側境界を有する、ことと、
    前記端子を前記半導体基板の外部の導電性構造体に電気的に接続することと、
    を含む方法。
  2. 導電性材料を配置することは、ビア配置プロセスと端子配置プロセスとの間に前記導電性材料の供給源に対して前記半導体基板を再位置合わせすることなし に、前記ビア配置プロセス中に前記ビア内に無半田の導電性材料を配置しかつ前記端子配置プロセス中に前記端子開口内に前記無半田の導電性材料を配置するこ とにより、均質な導電性構造体を形成することを含み、
    前記ビアの前記端面から基板材料を除去する前記プロセスは、前記側壁面から基板材料を除去することなしに行われ、
    前記半導体基板は第1の半導体ダイを含み、かつ、前記端子を導電性構造体に電気的に接続することは、前記端子を、1つのダイがもう1つのダイに面するようにした積み重ね配列における第2の半導体ダイに接続することを含み、
    前記ビアはビア軸に沿って細長く、
    前記方法は、前記端子に近接する前記半導体基板の表面上のマスクを用いることなしに前記端子に追加の導電性材料を塗布することをさらに含む、請求項1に記載の方法。
  3. 前記半導体基板は第1の面と該第1の面に相対する第2の面とを有し、前記ビアは前記第1の面から前記半導体基板中へ延び、さらに、導電性の端子を形成することは前記第2の面においてマスクを用いることなしに導電性の端子を形成することを含む、請求項1に記載の方法。
  4. 導電性材料を配置することは、ビア配置プロセスと端子配置プロセスとの間に前記導電性材料の供給源に対して前記半導体基板を再位置合わせすることなし に、前記ビア配置プロセス中に前記ビア内に導電性材料を配置し、かつ前記端子配置プロセス中に前記端子開口内に導電性材料を配置することを含む、請求項1 に記載の方法。
  5. 前記半導体基板は半導体ダイを含み、また、前記端子を導電性構造体に電気的に接続することは前記端子を支持部材に接続することを含む、請求項1に記載の方法。
  6. 前記半導体基板は第1の半導体ダイを含み、また、前記端子を導電性構造体に電気的に接続することは前記端子を第2の半導体ダイに接続することを含む、請求項1に記載の方法。
  7. 前記保護層を塗布することは前記側壁面及び前記端面の双方に前記保護層を塗布することを含み、かつ、前記方法は、前記端子開口を形成する前に前記端面から前記保護層を除去することをさらに含む、請求項1に記載の方法。
  8. 前記保護層を塗布することは、前記ビアの前記端面に前記保護層を塗布することなしに、前記側壁面への前記保護層の塗布を完了することを含む、請求項1に記載の方法。
  9. 前記導電性材料は第1の導電性材料であり、かつ、前記方法は、前記導電性構造体に前記端子を電気的に接続する前に前記第1の導電性材料に第2の導電性材料を塗布することを、さらに含む、請求項1に記載の方法。
  10. 前記第2の導電性材料を塗布することはフラッシュコーティングを塗布することを含む、請求項9に記載の方法。
  11. 前記第2の導電性材料を塗布することは半田球を取り付けることを含む、請求項9に記載の方法。
  12. 前記ビアはビア軸に沿って細長く、基板材料を除去することは前記端子の横方向外側に面する表面を露出させることを含み、かつ、前記半田球を取り付けるこ とは、前記半田球が前記端子の前記露出された横方向外側に面する表面に接するように前記半田球を取り付けることを含む、請求項11に記載の方法。
  13. 端子開口を形成することは、前記基板材料の結晶面に沿って配置された平坦な面を有する端子開口を形成することを含む、請求項1に記載の方法。
  14. 端子開口を形成することは、凹状のカップ形の開口を形成することを含む、請求項1に記載の方法。
  15. ビアを形成することは、滑らかな非扇形の側壁を有するビアを形成することを含む、請求項1に記載の方法。
  16. 導電性材料を配置することは、少なくとも90%の純度を有する銅のうちの少なくとも一種を配置することを含む、請求項1に記載の方法。
  17. 前記端子を電気的に接続することは、前記導電性材料をリフローすることなしに前記端子を電気的に接続することを含む、請求項1に記載の方法。
  18. 半導体組立体を形成する方法であって、
    半導体基板の第1の主面に開口を形成することであって、前記半導体基板が前記第1の主面に相対する第2の主面を有し、前記開口が前記第1の主面に第1の 幅をもつビア部分を有し、前記開口が、前記第2の主面に近接する、前記第1の幅より大きい第2の幅を持つ端子部分をさらに有する、ことと、
    前記第2の主面においてマスキングプロセスを用いることなく、かつ、前記第2の主面において前記開口の排気を行うことなしに、前記開口の前記ビア部分及び前記端子部分に導電性材料を配置することであって、前記導電性材料は均一な無半田材料である、ことと、
    前記第2の主面から基板材料を除去して、前記導電性材料の横方向外側に向いた面を露出させ導電性端子を確定することであって、前記導電性端子は、前記第1の主面と相対する前記半導体基板の最外面を越えて横方向外側へ突出する最外側境界を有する、ことと、
    を含む方法。
  19. 前記半導体基板は第1の半導体基板であり、前記方法は、前記第1の半導体基板に対して第2の半導体基板を積み重ねることと、前記第2の半導体基板の端子 に、前記第1の半導体基板の前記端子部分における前記導電性材料を電気的に接続することと、をさらに含む、請求項18に記載の方法。
  20. 開口を形成することは、側壁面及び端面を有するビア部分を形成することと、前記側壁面に保護層を塗布することと、前記端面から材料を除去して前記端子部分を形成することと、を含む、請求項18に記載の方法。
  21. 半導体組立体であって、
    第1の主面と、第2の主面と、前記第1の主面から前記第2の主面に延びる開口とを有する基板材料を含む半導体基板であって、前記開口が、前記第1の主面に対して垂直に延びる円筒状部分を含み、前記円筒状部分が滑らかで均一な表面を有し、前記開口が、前記円筒状部分に対して横切る方向に延びかつ前記第2の主面と交差する端子部分をさらに含み、前記端子部分が、前記円筒状部分の対応する幅よりも大きい、前記第1の主面の平面に平行な幅を有する、半導体基板と、
    前記開口の前記円筒状部分及び前記端子部分の双方の中に配置された単一の且つ均一な且つ均質な体積の導電性材料であって、前記導電性材料は、前記円筒状 部分内に導電路を形成し、かつ、前記端子部分内に導電性端子の少なくとも一部分を形成し、前記導電性端子は凸状に丸い断面を有し、前記断面は前記第2の主 面に垂直な面で切断された面であり、前記凸状に丸い導電性端子は、前記第1の主面から離れる方向へ、前記第2の主面から離れるように突出し、前記導電性端 子は、第1の断面積と、該第1の断面積よりも大きな第2の断面積とを有し、前記第1の断面積は、前記第2の主面に平行であって且つ前記半導体基板の最外面を含む第1の平面内における断面積であり、前記第2の断面積は、前記第1の平面に平行であって且つ前記最外面を越えた位置にある第2の平面内における断面積である、導電性材料と、
    前記基板材料中に形成されかつ前記導電性材料に電気的に結合されたマイクロ電子要素と、
    を含む半導体組立体。
  22. 前記導電性端子は無半田材料を含み、
    前記導電性端子の外側境界は前記第2の主面から離れる方向に横方向外側に先細りになり、
    前記組立体は、前記導電性端子に取り付けられた半田球をさらに備え、前記半田球は前記導電性端子の前記先細りの外側境界と接触している、請求項21に記載の組立体。
  23. 前記導電性端子は、前記端子部分に、前記端子部分における前記開口の断面積より大きい断面積を有する最外側境界を有する、請求項21に記載の組立体。
  24. 前記導電性材料は無半田材料である、請求項21に記載の組立体。
  25. 前記円筒状部分は扇形の内表面を有しない、請求項21に記載の組立体。
  26. 前記導電性材料は少なくとも90%銅である、請求項21に記載の組立体。
  27. 前記導電性端子の外側境界が、前記半導体基板の前記最外面から離れる方向に横方向外側に突出している、請求項21に記載の組立体。
  28. 前記導電性材料は凹状のカップ形の空洞を有する、請求項21に記載の組立体。
  29. 前記基板材料は第1の半導体ダイの一部を形成し、前記導電性材料は少なくとも90%銅であり、前記半導体組立体は、前記第1の半導体ダイの前記導電性端子に電気的に接続された導電性端子を有する第2の半導体ダイをさらに備える、請求項21に記載の組立体。
  30. 前記端子部分は、前記基板材料の前記第2の主面と交差し且つ前記半導体材料の前記最外面を越える球形状を有する、請求項21に記載の組立体。
  31. 前記端子部分は、前記基板材料の結晶面に対して整列された平坦な壁を有する、請求項21に記載の組立体。
  32. 前記半導体基板は、第1の面と、該第1の面に相対する第2の面とを有し、前記ビアは前記第1の面から前記半導体基板中へ延び、
    前記ビア及び前記端子開口の双方の中に前記導電性材料を配置することは、前記第2の面において前記開口の排気を行うことなしに、前記導電性材料を配置することを含み、前記導電性材料は、前記ビア及び前記端子開口を充填する無半田の材料である、請求項1に記載の方法。
  33. 前記端子部分における前記導電性材料の外側境界上のシード層と、
    前記端子部分における前記シード層の外側境界上の障壁層であって、前記シード層及び前記障壁層は、前記半導体基板の前記最外面を越えて外側へ突出しており、前記導電性端子が、前記シード層、前記障壁層、及び前記導電性材料を含む、障壁層と、
    を更に含む、請求項21に記載の組立体。
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