KR101281957B1 - 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들 - Google Patents

통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들 Download PDF

Info

Publication number
KR101281957B1
KR101281957B1 KR1020117011066A KR20117011066A KR101281957B1 KR 101281957 B1 KR101281957 B1 KR 101281957B1 KR 1020117011066 A KR1020117011066 A KR 1020117011066A KR 20117011066 A KR20117011066 A KR 20117011066A KR 101281957 B1 KR101281957 B1 KR 101281957B1
Authority
KR
South Korea
Prior art keywords
terminal
conductive
conductive material
semiconductor substrate
opening
Prior art date
Application number
KR1020117011066A
Other languages
English (en)
Other versions
KR20110071119A (ko
Inventor
카일 케이. 커비
커널 알. 파레크
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20110071119A publication Critical patent/KR20110071119A/ko
Application granted granted Critical
Publication of KR101281957B1 publication Critical patent/KR101281957B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08146—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a via connection in the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13006—Bump connector larger than the underlying bonding area, e.g. than the under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13005—Structure
    • H01L2224/13009—Bump connector integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H01L2225/06544—Design considerations for via connections, e.g. geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들이 개시된다. 특정 실시예에 따른 대표적 방법은 반도체 기판 내에 블라인드 비아(blind via)(140)를 형성하는 단계, 보호층(122)을 비아의 측벽 표면에 도포하는 단계, 보호 코팅이 도포된 기판 물질을 제거로부터 보호하면서 비아의 단부 표면으로부터 기판 물질을 선택적으로 제거함으로써 단자 개구(111)를 형성하는 단계를 포함한다. 상기 방법은 비아 내의 도전 물질과 통합되는 전기적 도전성 단자를 형성하기 위해 비아 및 단자 개구 둘 다에 도전 물질을 배치하는 것을 더 포함할 수 있다. 단자에 인접한 기판 물질은 단자를 노출시키기 위해 제거될 수 있고, 이는 기판 외부의 도전성 구조에 연결될 수 있다.

Description

통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들{SEMICONDUCTOR SUBSTRATES WITH UNITARY VIAS AND VIA TERMINALS, AND ASSOCIATED SYSTEMS AND METHODS}
본 발명은 일반적으로 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들에 관한 것이다.
메모리 칩들, 마이크로프로세서 칩들, 및 이미저 칩들을 포함한 패키지된 반도체 다이들은 일반적으로, 기판에 실장되고 플라스틱 보호 커버링 내 감싸여지는 반도체 다이를 포함한다. 다이는 메모리 셀들, 프로세서 회로들, 이미저 장치들, 및 상호연결 회로와 같은 기능적 피처(feature)들을 포함한다. 또한, 다이는 전형적으로 기능적 피쳐들에 전기적으로 결합되는 본드 패드들을 포함한다. 본드 패드들은 다이를 버스들, 회로들, 및/또는 다른 마이크로전자 조립체들에 연결하기 위한 보호 커버링 밖으로 확장하는 핀들 또는 이외 다른 유형들의 단자들에 전기적으로 연결된다.
반도체 다이 패키지들의 크기를 감소시키고 이러한 패키지들의 기능상의 용량을 증가시키도록 시장 압력이 지속적으로 제조업자들을 몰아가고 있다. 이들 결과들을 달성하는 한 방법은 단일 패키지 내 복수의 반도체 다이들을 적층하는 것이다. 이러한 패키지 내의 다이들은 전형적으로, 패키지 내의 하나의 다이의 본드 패드들을 패키지 내 다른 다이(들)의 본드 패드들에 전기적으로 결합함으로써 상호연결된다.
복수-다이 패키지 내 다이들을 전기적으로 상호연결하기 위해 다양한 방법들이 사용되었다. 하나의 현존하는 방법은 이웃한 다이들의 본드 패드들 간을 직접 연결하는 땜납 볼들을 사용하는 것이다. 또 다른 방법은 이웃한 다이들의 본드 패드들 상에 "범프들"을 용융하는 것이다. 그러나, 전술한 공정들은 몇가지 결점들이 있을 수 있다. 예를 들어, 전술한 구조들은 전형적으로, 비아들을 형성하기 위한 다수의 단계들, 비아들 내 도전 물질, 및 적층된 다이들 간에 연결들을 형성하는 본드 패드들 또는 그외 연결 구조들을 요구한다. 단계들 각각은 시간이 걸리고 따라서 패키지된 장치를 제조하는 비용을 증가시킨다. 또한, 적어도 어떤 경우들에 있어서, 공정들 각각은 다이의 온도를 높일 수 있고, 이는 가공을 위해 패키지에 할당되는 총 서멀 버짓(thermal budget)의 상당 부분을 소비할 수 있다. 결국, 반도체 패키지 내에 다이들을 상호연결하기 위한 개선된 기술들에 대한 필요성이 남아있다.
도 1은 발명의 실시예에 따라 구성된 패키지의 부분 개략적 측단면도이다.
도 2a ~ 도 2i는 발명의 실시예에 따라 가공되는 반도체 기판들의 부분 개략적 측단면도들이다.
도 2j는 발명의 특정 실시예에 따라 적층된 2개의 반도체 기판들의 부분 개략적 측단면도이다.
도 2k는 발명의 또 다른 실시예에 따라 적층된 2개의 반도체 기판들의 부분 개략적 측단면도이다.
도 3a ~ 도 3f는 발명의 또 다른 실시예에 따라 형상들을 갖는 기판 단자들을 형성하기 위한 대표적 방법들의 부분 개략적 측단면도들이다.
도 4는 발명의 특정 실시예에 따라 반도체 기판 상에 보호층을 배치하기 위한 공정의 부분 개략적 측단면도이다.
도 5는 발명의 몇몇 실시예들에 따라 구성된 하나 이상의 패키지들을 포함할 수 있는 시스템의 개략도이다.
패키지된 반도체 장치들 및 조립체들, 및 패키지된 반도체 장치들 및 조립체들을 형성하기 위한 방법들에 관련하여 본 발명의 몇가지 실시예들이 이하 기술된다. 반도체 다이들에 관련하여 어떤 실시예들의 많은 상세 내용이 이하 기술된다. "반도체 다이"라는 용어는 여기에서 예를 들어 개개의 집적회로 다이들, 이미저 다이들, 센서 다이들, 및/또는 그외 반도체 피처들을 구비하는 다이들을 포함한 다양한 제조물품들을 포함하기 위해 사용된다. 이하 기술되는 공정들의 몇몇은 개개의 다이를 또 다른 개개의 다이에 연결하거나, 개개의 다이를 웨이퍼 또는 웨이퍼의 부분에 연결하거나, 웨이퍼 혹은 웨이퍼의 부분을 또 다른 웨이퍼 혹은 웨이퍼의 부분에 본딩하기 위해 사용될 수 있다. 웨이퍼 또는 웨이퍼 부분(예를 들면, 웨이퍼 형태)는 싱귤레이트하지 않은(unsingulated) 웨이퍼 혹은 웨이퍼 부분, 또는 리파플레이트 캐리어 웨이퍼(repopulated carrier wafer)를 포함할 수 있다. 리파플레이트 캐리어 웨이퍼는 싱귤레이트되지 않은 웨이퍼의 형상과 비슷한 주변 형상을 갖는 대체로 단단한 프레임으로 둘러싸인 접착물질(예를 들면, 가요성 접착제)을 포함할 수 있고, 싱귤레이트된 소자들(예를 들면, 다이들)은 접착제에 의해 탑재된다. "반도체 기판"이라는 용어는 여기에서는 전술한 구성들 중 어느 구성을 갖는 전술한 제조 물품들을 포함하기 위해 사용된다.
어떤 실시예들의 많은 구체적 상세 내용들이 도 1 ~ 도 5 및 이들 실시예들의 완전한 이해를 제공하는 다음 설명에 개시되어 있다. 이외 몇몇 실시예들은 여기에 기술된 것들과는 다른 구성들, 부품들, 및/또는 공정들을 가질 수 있다. 따라서, 당업자는 추가적인 실시예들이 도 1 ~ 도 5에 도시된 실시예들의 몇 가지 상세 내용 및/또는 특징들 없이, 및/또는 추가의 상세 내용 및/또는 특징들에 의해 실시될 수 있음을 알 것이다.
도 1은 발명의 실시예에 따라 구성된 반도체 패키지(106)를 포함하는 반도체 조립체(100)의 부분 개략적 측단면도이다. 패키지(106)는 서로 전기적 및 기계적으로 상호연결되는 복수의 반도체 기판들(예를 들면, 반도체 다이들(101))를 탑재하는 지지 부재(102)를 포함할 수 있다. 따라서, 반도체 다이들(101) 각각은 이웃 다이(101)의 대응하는 다이 단자들(110)에 연결되는 다이 단자들(110)을 포함할 수 있다. 지지 부재(102)는 하나 이상의 반도체 다이들(101)의 다이 단자들(110)에 연결되는 지지 부재 단자들(107)을 포함할 수 있다. 지지 부재 단자들(107)은 지지 부재(102) 내부의 라인들을 통해 패키지 단자들(104)에 연결된다. 전체 패키지(106)(혹은 패키지(106)의 부분들)은 반도체 다이들(101) 및 다이들(101) 간에 관련된 연결들을 보호하기 위해 봉지재(encapsulant)(103)에 의해 둘러싸여질 수 있는 반면, 패키지 단자들(104)은 인쇄회로기판들 및/또는 그외 회로 소자들과 같은 외부 장치들에 패키지(106)를 연결하기 위해 노출된 상태에 있다. 다음 논의는 이웃 다이들(101)을 서로 연결하기 위해 사용되는 단자들(110)의 추가의 특징들, 및 이러한 단자들을 형성하기 위한 관련된 방법들을 기술한다.
도 2a는 제 1 주 표면(123) 및 대향하여 면한 제 2 주 표면(124)을 갖는 기판 물질(121)을 포함하는 반도체 기판(120)(예를 들면, 웨이퍼, 웨이퍼 부분, 다이, 혹은 그외 기판)의 부분 개략적 측단면도이다. 도 2a에 도시된 바와 같이, 대응하는 비아 축선들(V)을 따라 제 1 표면(123) 안으로 확장하기 위해 복수의 비아들(140)이 형성되었다. 비아들(140)이 형성된 후에 반도체 기판(120)에 본드 패드가 추가될 수 있고(도 2j를 참조로 이하 기술되는 바와 같이), 혹은 비아들(140)은 제 1 표면(123)에 사전 형성된 본드 패드들을 관통할 수 있다. 개개의 비아들(140)은 대응하는 비아 축선(V)에 관하여 선대칭일 수 있고(예를 들면, 각각의 비아(140)는 원형의 단면형상을 가질 수 있다), 혹은 비아들(140)은 비아 축선(V)을 가깝게 둘러싸는 다른 단면 형상들을 가질 수 있다(예를 들면, 어스펙트 비(aspect ratio)가 낮은 타원 형상). 비아들(140)은 이방성 에칭 기술들과 같은 기술들을 사용하여 형성될 수 있다. 각각의 비아(140)는 하나 이상의 측벽 표면들(141) 및 단부 표면(142)을 포함할 수 있다. 일부 실시예들에서, 측벽 표면들(141)은 예를 들면 단계적 Bosch 에칭 공정을 사용함으로써 스캘롭(scallop)될 수 있다. 이러한 경우들에 있어서, 스캘롭을 매끄럽게하기 위해 비아들(140)은 (예를 들면, SF6 혹은 또 다른 등방성 에찬트(isotropic etchant)를 사용하여) 후가공(post-process)될 수 있다. 그러나, 특정 실시예들에서, 비아들(140)을 형성하기 위해 사용되는 에칭 공정은 대체로 매끄러운 스캘롭이 없는 측벽 표면들(141)을 생성하는 일반적으로 연속 공정일 수 있다. 따라서 측벽 표면들(141)은 대체로 매끄러운 원통 형상을 가질 수 있다. 비아(140)를 형성하기 위한 적합한 공정들은 습식 에치 공정, 정상상태 건식 에치 공정, 레이저 드릴, 미세-전기방전 가공, 마이크로비드 블라스팅(microbead blasting), 등을 포함한다.
비아들(140)은 기판 물질(121) 내의 반도체 피처들(도 2a에 도시되지 않음)에 연결되는 도전성 구조들, 및 반도체 기판(120)을 다른 반도체 기판들 및/또는 지지 부재들에 전기적으로 연결하기 위해 사용되는 단자들을 수용하기 위해 사용된다. 다음 도면들은 이들 단자들의 형성의 더 상세한 내용을 기술한다.
도 2b에 도시된 바와 같이, 비아들(140)의 측벽 표면들(141) 및 단부 표면들(142)을 덮기 위해서 반도체 기판(120) 상에 보호층(122)이 배치되었다. 보호층(122)은 C4F8 패시베이션층, CVD-피착된 산화물들 또는 질화물들, 혹은 그외 적합한 물질들을 포함할 수 있다. 도 2c에서, 단부 표면들(142)을 다시 노출시키기 위해서, 개개의 비아들(140)의 단부 표면들(142)을 덮는 보호층(122)의 부분들이 제거되었다. 단부 표면들(142) 상의 보호층(122)의 부분들은 예를 들면 측벽 표면들(141)에 이웃한 보호층(122)의 부분들을 제거하지 않고 선택적으로 제거될 수 있다. 예를 들어, 이 물질을 선택적으로 제거하기 위해 이방성 제거 공정이 사용될 수 있다. 대표적 제거 공정은 스페이서 에치, 혹은 수평 방위로 놓인 물질들을 선택적으로 제거하는 그외의 에치 공정을 포함한다.
도 2d에서, 단자 개구들(111)은 개개의 비아들(140)의 단부들에 형성되었다. 일반적으로, 단자 개구들(111)은 측벽 표면들(141)을 덮는 보호층(122)에 의해 수행되는 보호 기능에 기인하여, 위에 비아들(140)의 형상들에 영향을 미치지 않고 형성된다. 단자 개구들(111)은 비아(140)의 형상들과는 다른 형상들을 가질 수 있다. 예를 들어, 비아들(140)이 일반적으로 원통 형상을 갖는 반면, 단자 개구들(111)은 일반적으로 구형 형상을 가질 수 있다. 단자 개구들(111)은 예를 들어 이방성 제거 공정과는 반대인 등방성 제거 공정을 사용함으로써, 비아(140)의 폭을 넘어 측방향으로 확장할 수도 있다. 이러한 구조들을 형성하기 위한 또 다른 대표적 기술들은 참조로 여기에 포함시키는 "Micromachining of Buried Micro Channels in Silicon" (de Boer, et al., Journal of Micro Electromechanical Systems, Vol. 9, No. 1, March 2000) 명칭의 논문에 포함되어 있다. 단자 개구들(111)이 형성된 후에, 비아들(140) 내로 그리고 이들 사이로 확장하는 보호층(122)의 부분들은 이하 기술되는 바와 같이 비아(140) 및 단자 개구(111) 내에 도전 물질을 도포하기 위해 후속 단계들에 앞서 제거된다.
도 2e는 반도체 기판(120) 상에 추가의 물질들이 배치된 후에 반도체 기판(120)를 도시한 것이다. 예를 들어, 도 2e에 도시된 바와 같이, 유전층(125)이 비아들(140) 및 단자 개구들(111) 내부 뿐만 아니라, 기판 물질(121)의 제 1 표면(123) 상에 배치되었다. 장벽층(126)이 유전층(125) 상에 배치되었으며, 선택적 시드층(127)이 장벽층(126) 상에 배치되었다. 적합한 유전 물질들은 TEOS, 파릴렌(parylene), 질화물들, 산화물들 및/또는 그외 적합한 물질들을 포함한다. 적합한 장벽층 물질들은 텅스텐(tungsten), 티타늄 질화물(titanium nitride), 탄탈륨(tantalum), 상기 물질들의 화합물들 및/또는 그외 적합한 물질들을 포함한다. 일부 실시예들에서, 시드층(127)은 비아들(140) 및 단자 개구들(111)을 채우는 공정을 용이하게 하는데 사용된다. 다른 실시예들에서, 동일 결과를 달성하기 위해 직접적 장벽상 도금 공정(direct on barrier plating process)이 사용될 수 있다.
도 2f는 비아들(140) 및 단자 개구들(111) 내에 도전 물질(112)이 배치된 후에 반도체 기판(120)을 도시한 것이다. 비아들(140) 및 단자 개구들(111) 둘 다를 채우는 통합 도전성 구조(119)를 형성하기 위해 보톰-업(bottom-up) 피착 공정 혹은 이외 적합한 공정을 사용하여 비아들(140) 및 단자 개구들(111) 내에 도전 물질(112)이 배치될 수 있다. 이 단일-단계 공정은 비아(140) 내에 도전 물질(112)을 형성하는 작업과 단자 개구(111) 내에 도전 물질(112)을 형성하는 작업 간에 반도체 기판(120)을 재정렬시키지 않고 수행될 수 있다. 이 작업은 비아(140)의 단부에 통기 구멍을 형성할 필요없이 수행될 수 있고, 이는 공정 시간을 더욱 감소시킨다.
도전 물질(112)을 비아(140) 및 단자 개구(111)에 도입하기 위한 적합한 기술들은, 펄스 화학 기상 피착(pCVD : pulsed chemical vapor deposition), 이온 물리 기상 피착(iPVD : ionic physical vapor deposition), 원자층 피착(ALD : atomic layer deposition), 전기-그라프팅(electro-grafting), 보톰-업 ECD 도금, 및 무전해 도금을 포함하는데, 그러나 이들로 제한되는 것은 아니다. 적합한 도전 물질들은 구리, 알루미늄, 텅스텐, 금 및/또는 전술한 구성성분들의 합금들을 포함한다. 특정 실시예들에서, 도전 물질(112)은 전해구리가 선택되는데, 이것은 무전해 배치된 물질들과 비교했을 때, 그리고 땜납과 비교했을 때 향상된 순도를 갖는다. 예를 들어, 도전 물질은 적어도 90% 구리일 수 있고, 어떤 경우들에 있어서는 99% 구리일 수 있다.
또 다른 특정한 실시예들에서, 도전 물질(112)은 땜납이 없는데, 예를 들면, 이것은 땜납을 전혀 포함하지 않거나 단지 극미량의 땜납만을 포함한다. 이러한 물질 선택은 향상된 전도율 및/또는 구조적 특징들을 갖는 도전성 구조들을 생성할 수 있을 것으로 예상된다.
또 다른 실시예들에서, 도전 물질(112)은 비아(140) 및 단자 개구(111) 내에 배치되기 전에 (적어도 부분적으로) 수행될 수 있다. 예를 들어, 도전 물질(112)은 와이어-본딩 공정을 사용하여 비아(140)로 삽입되는 사전 형성된 와이어를 포함할 수 있다. 이 경우에, 기판(120)의 제 2 표면(124)으로부터 물질을 제거하기 위한 이하 기술되는 공정은 도전 물질(112)이 비아(140) 내에 배치된 후가 아니라 그 전에 수행될 수 있다.
도전 물질(112)이 빌드-업(build-up) 기술(예를 들면, 도금)을 사용하여 비아(140) 및 단자 개구(111)에 도입될 때, 공정은 다음에 단자 개구(111) 내에 도전 물질(112)을 노출시키기 위해 제 2 표면(124)로부터 물질을 제거하는 것을 포함할 수 있다. 예를 들어, 특정 실시예에서, 기판 물질(121)은 (예를 들면, 백그라인딩 또는 그외의 제거 공정으로) 도 2f에 도시된 점선(L)까지 제거될 수 있다.
도 2g는 기판 물질(121) 이 제 2 표면(124)으로부터 제거된 후에 통합 비아(140)를 포함하는 도 2f에 도시된 기판(120)의 부분을 도시한 것이다. 도 2g에 도시된 바와 같이, 기판 물질(121)을 제거하는 것은 제 1 단자(110a)를 형성하기 위해 도전 물질(112)을 노출시킬 수 있다. 결과적인 제 1 단자(110a)는 비아(140)의 대응하는 폭(W1)보다 큰 폭(W2)을 가질 수 있다. 따라서, 제 1 단자(110a)는 이웃 구조들에 연결하기 위한 추가의 노출된 표면 영역을 포함할 수 있다. 이어서 패시베이션층(128)은 전술한 백그라인딩 작업 후에 제 2 표면(124)을 보호하기 위해 제 2 표면(124) 상에 배치될 수 있다.
비아(140) 및 제 1 단자(110a)의 치수들은 고 도전성의 콤팩트한 전기적 경로들을 형성하기 위해 기판(120)의 특징들에 따라 선택될 수 있다. 예를 들어, 초기에 800μ 두께의 기판(120)에 대하여, 비아(140)는 lOOμ 미만(예를 들면, 50μ 또는 25μ)의 깊이(D1)를 갖게 선택될 수 있다. 남은 기판 물질(121)은 위에 기술된 바와 같이 백그라운딩될 수 있다. 폭(Wl)은 20μ 이하(예를 들면, 10μ 또는 5μ)일 수 있다.
도 2g에 도시된 실시예의 한 특정한 국면에서, 제 1 단자(110a)는 기판 물질(121)의 제 2 표면(124)과 일반적으로 동일 평면인 노출된 도전성 표면(118)을 가질 수 있다. 따라서, 비아(140) 및 단자 개구(111) 내의 결과적인 도전성 구조(119)는 제 1 표면(123)으로부터 제 2 표면(124)까지 기판 물질(121)을 관통하여 확장한다. 다른 실시예들에서, 예를 들어 "범프"를 형성하기 위해, 제 1 단자(110a)의 표면들을 더 노출시키기 위해서 추가로 기판 물질(121)이 제거될 수 있다. 예를 들어, 도 2h는 제 2 단자(110b)를 둘러싸는 영역들 내의 기판(120)의 제 2 표면(124)으로부터 추가로 물질을 제거함으로써 형성되는 제 2 단자(110b)를 도시한 것이다. 기판 물질(121)은 습식 에치 공정, 혹은 플라즈마 건식 에치 공정(예를 들면, SF6O2 화학물을 사용하여)을 사용하여 제거될 수 있다. 이 영역의 유전 물질(125)도 제거될 수 있다. 이 공정은 비아 축선(V)으로부터 측방향으로 바깥쪽으로 면하며 테이퍼된(tapered) 형태로 제 2 표면(124)으로부터 축선방향으로 돌출하는 전기적 도전성의 바깥쪽으로 면하는 표면들(113)을 생성할 수 있다. 따라서, 바깥쪽으로 면하는 표면들(113)은 이웃 장치들과의 연결들을 만들기 위해 사용될 수 있는 (제 2 단자(110b)의 단면 영역에 대한) 제 2 단자(110b)의 노출된 표면 영역을 증가시킬 수 있다. 다른 실시예들에서, 바깥쪽으로 면하는 표면들(113)은 전기적 및 물리적 연결들을 만들기 위해 이웃 장치들의 구조들 내로 혹은 이들에 대해 돌출하거나 아니면 축선방향으로 확장할 수 있다.
제 2 단자(110b)는 비아(140)를 채우는 도전 물질(112) 외에 도전 물질들을 포함할 수 있다. 예를 들어, 제 2 단자(110b)는 노출된 표면(118)에 도포되는 플래시 코팅(flash coating)(114)을 포함할 수 있다. 플래시 코팅(114)은 이웃 장치들과의 전기적 연결들을 용이하게 할 수 있다. 특정 실시예에서, 플래시 코팅은 주석, 금, 인듐 또는 그외 적합한 전기적 도전 물질들을 포함할 수 있다. 일반적으로, 플래시 코팅(114)은 마스크의 사용을 요구하지 않는 무전해 가공을 사용하여 도포될 수 있다.
도 2i는 도전성 충전 물질(112) 외에 도전 물질들을 포함하는 대표적 제 3 단자(110c)를 도시한 것이다. 이 특정 실시예에서, 추가의 물질은 땜납 볼(115)을 포함할 수 있다. 땜납 볼(115)은 바깥쪽으로 면하는 표면들(113) 뿐만 아니라, 도전 물질(112)의 하향하여 면하는 노출된 표면(118)과 접촉할 수 있다. 이러한 배열은 이웃 구조들에 연결하기 위한 증가된 표면 영역을 단자(110c)에 줄 수 있다. 땜납 볼(115)은 바깥쪽으로 면하는 표면들(113) 주위로 확장하기 때문에, 도전 물질(112)과의 증가된 물리적 및 전기적 연속성 둘 다를 제공할 수 있다.
도 2j는 적층된 배열에서 제 2 다이(101b)에 전기적으로 연결된 제 1 다이(101a)를 포함하는 반도체 조립체(100)의 부분을 개략적으로 도시한 것이다. 다이들(101a, 101b)은 라인들(131)로 본드 패드들(132)에 연결된 매립 마이크로전자 소자들(130)(예를 들면, 커패시터들 또는 트랜지스터들)을 포함할 수 있다. 이어서 본드 패드들(132)은 비아들(140)에서 도전성 구조들(119)에 전기적으로 연결된다. 제 1 다이(101a)는 도 2g를 참조로 위에 기술된 것들과 구성적으로 전반적으로 유사한 제 1 단자들(110a)을 포함할 수 있다. 제 2 다이(101b)는 도 2h를 참조로 위에 기술된 것들과 구성적으로 전반적으로 유사한 제 2 단자들(110b)을 포함할 수 있다. 제 1 단자들(110a)이 제 2 단자들(110b)과 접촉하여 2개의 다이들(101a, 101b)이 접합될 수 있다. 일실시예에서, 개개의 제 1 단자들(110a)의 노출된 표면들(118)은 대응하는 개개의 제 2 단자들(110b)의 노출된 표면들(118) 과 접촉할 수 있다. 또 다른 실시예에서, 제 1 및 제 2 단자들(110a, 110b) 중 하나 혹은 둘 다는 다른 단자와 접촉하는 플래시 코팅(114)(도 2h)를 포함할 수 있다. 단자들(110a, 110b)은 서로 간에 대응하는 제 1 및 제 2 단자들(110a, 110b)을 용융하기 위해 열, 압력, 및/또는 이외 다른 형태들의 에너지(예를 들면, 초음파 에너지)를 사용하여 연결될 수 있다. 예를 들어, 단자들(110a, 110b)은 (예를 들면, 압력을 인가하거나, 또는 초음파 에너지와 조합하여 압력을 인가함으로써) 단자 구성성분들을 리플로(reflow)하지 않고 부착될 수 있다. 적합한 대표적 공정들은 초음파, 열-음파 및/또는 열-압착 공정들을 포함한다. 일실시예에서, 제 2 단자들(110b)은 제 1 다이(101a)의 대응하는 제 1 단자들(110a)와 결부되게 하기 위해 제 2 다이(101b)의 대응하는 제 2 표면(124)을 넘어 축선방향으로 돌출할 수 있다. 어떤 경우들에 있어서, 부착 공정이 완료된 후에 단자들(110a, 110b) 사이의 작은 틈의 다이들(101a, 101b) 사이에 갭(105)이 남아있을 수 있다. 갭(105)은 예를 들면 적층된 구조를 봉지하기에 앞서 언더필(underfil) 물질 또는 이외 적합한 물질로 채워질 수 있다. 특정 실시예들에서, 완성된 조립체는 도 1에 도시된 것과 전반적으로 유사한 구성을 가질 수 있다.
도 2j에서, 제 1 단자들(110a)의 노출된 표면들(118)이 제 2 단자들(110b)의 노출된 단자들(118)과 접촉하도록 제 1 및 제 2 다이들(101a, 101b)이 적층된다. 다른 실시예들에서, 다이들(101a, 101b) 중 하나 혹은 둘 다의 상대적 방위들은 반전될 수 있다. 예를 들어, 일실시예에서, 다이들(101a, 101b) 둘 다는 (도 3j에 도시된 방위와 비교해서) 반전될 수 있고 따라서 제 1 다이(101a)의 본드 패드들(132)은 제 2 다이(101b)의 대응하는 본드 패드들(132)과 접촉하고, 각각의 다이(101a, 101b)의 노출된 표면들(118)은 (예를 들면, 도 2j에서 상향 및 하향으로) 바깥쪽으로 면한다.
도 2k에 도시된 또 다른 예에서, 제 2 다이(101b)의 방위는 도 2j에 도시된 방위에 대하여 반전되고, 반면 제 1 다이(101a)는 자신의 방위를 계속 유지한다. 따라서, 제 1 다이(101a)의 노출된 표면들(118)은 제 2 다이(101b)의 본드 패드들(132)과 접촉한다. 이 방위는 특정 실시예들에서 2개를 초과하는 다이들을 적층하기 위해 사용될 수 있다. 다른 실시예들에서, 도 2j ~ 도 2k를 참조로 위에 기술된 전술한 방위들은 예를 들면 조립체가 2개를 초과하는 적층된 다이들을 포함할 때 조합될 수 있다. 예를 들어, 제 3 다이는 도 2j에 도시된 제 2 다이(101b)의 위에 적층될 수 있고, 제 3 다이 단자들의 노출된 표면들은 제 2 다이(101b)의 본드 패드들(132)과 접촉한다.
도 1 ~ 도 2k를 참조로 위에 기술된 전술한 실시예들 중 적어도 일부의 한 특징은 비아(140)를 통한 도전성 경로가 비아(140)의 단부에 단자(110)를 형성함과 동시에 형성될 수 있다는 것이다. 결국, 비아(140) 내의 그리고 단자(110)의 전체 도전성 구조(119)는 일반적으로 통합되고 동질일 수 있다. 특히, 전체적 구조(119) 내에 물질 경계를 형성하지 않고 동일 도전 물질이 비아(140) 및 단자 개구(111)를 채울 수 있다. 따라서 이 공정은 비아들과 대응하는 본드 패드들 사이에 경계들을 갖는 현존의 구조들과 비교했을 때 증가된 연속성을 갖는 전체적인 도전성 구조(119)를 생성할 수 있다. 결국, 이들 구조들은 현존의 구조들과 비교했을 때 증가된 신뢰성을 가질 수 있다.
또한, 비아(140) 및 단자(110)는, 일반적으로 비아의 단부에 본드 패드 또는 범프를 형성하기 위해 사용되는 제 2 표면(124)에서 마스크/리소그래피 공정을 사용할 필요성 없이 형성될 수 있다. 대신, 상기 구조는 덜 시간 소비적이고 저렴한 피착과 선택적 에치 공정들을 사용하여 형성될 수 있다. 이에 따라 이것은 도전성 구조(119)를 형성하는데 필요한 시간량을 줄일 수 있고 따라서 다이의 비용, 또는 비아가 형성되는 그외의 제품의 비용을 줄일 수 있다.
전술한 공정들의 적어도 일부 실시예들의 또 다른 특징은 비아(140)를 채우는 작업과 단자(110)를 형성하는 작업 간에 반도체 기판들(120)을 재정렬시킬 필요가 없다는 것이다. 대신에, 위에 논의된 바와 같이, 두 구조들은 동일 작업의 부분으로서 형성될 수 있다. 또한, 위에 논의된 바와 같이, 비아(140)는 스캘롭이 없는 대체로 균일하고 평탄한 원통형 벽들을 생성하는 공정들을 사용하여 형성될 수 있다. 예를 들어, 비아(140)를 생성하기 위해 연속 이방성 에치 공정이 사용될 수 있다. 결국, 비아(140)는 교번적 에치 공정들을 사용하는 비아들보다 형성하는데 있어 덜 시간 소비적일 수 있고, 윤곽에 따르는 및/또는 비균일 벽들을 생성하는 공정들보다 더 효율적으로 기판(120)에서 가용한 한정된 용적을 사용할 수 있다.
도 3a ~ 도 3f는 본 발명의 다른 실시예에 따른 형상들을 갖는 도전성 단자들을 형성하기 위한 대표적 공정들을 도시한 것이다. 먼저 도 3a를 참조하면, 위에 기술된 것들과 전반적으로 유사한 공정들을 사용하여 기판(120) 내에 비아(140)가 형성된다. 위에 기술된 대체로 구형 형상 이외의 형상들을 형성할 수 있는 공정들을 사용하여 비아(140)의 바닥에 단자 개구(311)가 형성될 수 있다. 예를 들어, 기판 물질(121)의 결정면들에 정렬되게 기판 물질(121)을 제거하여 대체로 평탄한 측벽들을 갖는 단자 개구(311)를 생성하기 위해 이방성 에치 공정이 사용될 수 있다. 이러한 개구들을 형성하기 위한 대표적 공정들은 참조로 앞에서 포함시킨 de Boer et al.(2000년 3월)에서 다루어져 있다.
도 3b에서, 유전층(125), 장벽층(126), 및 선택적 시드층(127)이 비아(140) 및 단자 개구(311) 내에 배치되었다. 비아(140) 및 단자 개구(311)는 도 2f를 참조로 위에 기술된 전술한 공정들 중 어느 하나를 사용하여 도전 물질(112)로 채워졌다. 이어서, 노출된 표면(318)을 갖는 제 1 단자(310a)를 형성하기 위해 기판(120)의 제 2 표면(124)으로부터 물질이 제거된다.
도 3c는 도 2h를 참조하여 위에 기술된 것과 전반적으로 유사한 방식으로 추가로 기판 물질(121)을 제거함으로써 형성된 제 2 단자(310b)를 도시한 것이다. 따라서, 제 2 단자(310b)는 제 2 표면(124)을 넘어 돌출하는 바깥쪽으로 면하는 표면들(313)을 포함할 수 있다. 제 2 단자(310b)는 추가의 도전성 물질로서, 예를 들면 (도 2h를 참조로 위에 논의된 바와 같은) 플래시 코팅 또는 (도 2i를 참조로 위에 논의된 바와 같은) 땜납 볼을 포함할 수 있다.
도 3d는 본 발명의 또 다른 실시예에 따라 구성된 제 3 단자(310c)을 도시한 것이다. 이 실시예에서, 백그라인딩 공정은 단자 개구(311) 내에 도전 물질(112) 중 어느 것을 제거하기에 앞서 중지되었다. 기판 물질(121)은 도시된 구조를 형성하기 위해 단자 개구(311) 내의 도전 물질(112) 주위로부터 선택적으로 제거되었다. 예를 들어, 기판(120)은 도전 물질(112) 및 선택적으로 시드 층(127)은 제거하지 않으면서 기판 물질(121)(및 아마도 유전 물질(125) 및 장벽층(126))을 우선적으로 제거하는 에찬트에 노출될 수 있다. 이 배열은 추가된 양만큼 제 2 표면(124)을 넘어 돌출하는 제 3 단자(310c)를 생성할 수 있고 기판(120)을 이웃 구조들에 연결하기 위해 추가 분량의 도전 물질(112)을 제 3 단자(310c)에 제공한다.
도 3e 및 도 3f는 본 발명의 또 다른 실시예에 따라 단자를 형성하기 위한 또 다른 공정을 도시한 것이다. 도 3e에 도시된 바와 같이, 어떤 경우들에 있어서, 단자 개구(311) 및 비아(140)의 표면들에 도포된 도전 물질(112)은 예를 들면 단자 개구(311) 내에 보이드(void)(316)를 남길 수 있다. 보이드들은 대부분의 반도체 가공 작업들에서 일반적으로 바람직하지 못하나, 도 3e에 도시된 보이드(316)는 쉽게 수용되고 및/또는 점유될 수 있다. 예를 들어, 도 3f에 도시된 바와 같이, 노출된 표면(318)을 드러내기 위해 제 2 표면(124)으로부터 기판 물질(121)이 제거될 때, 보이드(316)도 노출된다. 선택적으로, 보이드(316)는 제 2 도전 물질(317)로 채워질 수 있다. 예를 들어, 보이드(316)는 플래시 코팅으로 채워지거나 또는 부분적으로 채워질 수 있고, 보이드(316)의 형상 및 추가된 표면 영역은 코팅으로 강력한 물리적 및 전기적 연결을 할 수 있게 한다. 또 다른 실시예에서, 보이드(316)는 그대로 놔두어 이웃(예를 들면, 적층된) 기판의 대응하는 단자 구조로부터 도전 물질을 수용하기 위해 사용될 수 있다. 예를 들어, 보이드(316)는 이웃 기판으로부터 땜납 볼 또는 다른 단자(예를 들면, 각각 도 2h, 도 2i에 도시된 제 2 단자(110b) 또는 제 3 단자(110c))를 수용하여 이와 연결할 수 있다.
도 4는 기판(120) 내에 비아들(140)을 형성하기 위한 또 다른 실시예를 도시한 것이다. 이 실시예에서, 보호층(422)은 기판(120)의 제 1 표면(123)에, 그리고 비아들(140)의 측벽 표면들(141)에 도포된다. 어떤 경우들에 있어서, 비아(140)는 고 어스펙트 비를 가질 수 있는데(예를 들면, 비교적 긴 길이 및/또는 비교적 작은 폭), 이것은 보호층(422)이 단부 표면(142)보다 측벽 표면들(141)에 더 쉽게 부착하게 할 수 있다. 결국, 단부 표면(142)은 거의 또는 전혀 보호 물질(422)을 수용하지 않을 수 있다. 이 배열은 단부 표면(142)으로부터 보호층(422)을 제거할 필요성을 제거할 수 있고 대신에, 단자 개구는 보호층(422)을 도포한 직후 형성될 수 있다. 결국, 이 공정의 실시예들은 도전성 단자들을 형성하는데 요구되는 시간량을 감소시킬 것으로 예상되고, 그럼으로써 기판(120)으로부터 다이들 혹은 이외 최종 산물들을 형성하는 비용을 감소시킬 수 있다.
도 1 내지 도 4를 참조로 위에 기술된 방법들에 따라 기판들을 결합시키는 것에 기인한 반도체 패키지들 중 어느 하나는 상당히 더 큰 및/또는 더 복잡한 다수의 시스템들에 탑재될 수 있고, 이의 대표적 예가 도 5에 개략적으로 도시된 시스템(500)이다. 시스템(500)은 프로세서(552), 메모리(554) (예를 들면, SRAM, DRAM, 플래시 메모리 및/또는 그외 메모리 장치), 입력/출력 장치들(556)(예를 들면, 센서 및/또는 송신기), 및/또는 다른 서브-시스템들 또는 부품들(558)을 포함할 수 있다. 도 1 ~ 도 4를 참조로 위에 기술된 피처들 중 하나 혹은 이들의 조합을 갖는 반도체 패키지들은 도 5에 도시된 장치들 중 어느 하나에 포함될 수 있다. 결과적인 시스템(500)은 매우 다양한 계산, 처리, 저장, 감지, 이미징, 및/또는 그외의 기능들 중 어느 것을 수행할 수 있다. 따라서, 대표적 시스템(500)은 한정하지 않고, 컴퓨터들 및/또는 이외 데이터 프로세서들, 예를 들어, 데스크탑 컴퓨터들, 랩탑 컴퓨터들, 인터넷 기기들, 휴대용 장치(팜탑(palm-top) 컴퓨터들, 착용가능 컴퓨터들, 셀룰라 혹은 모바일 전화들, PDA, 음악 플레이어들, 카메라들, 등), 멀티-프로세서 시스템들, 프로세서-기반 혹은 프로그램가능 소비자 전자장치들, 네트워크 컴퓨터들 및 미니-컴퓨터들을 포함할 수 있다. 이외 대표적 시스템들(500)은 단일 유닛 내 수용되거나 (예를 들면, 통신 네트워크를 통해) 복수의 상호연결된 유닛들에 분산될 수 있다. 따라서 시스템(500)의 부품들은 로컬 및/또는 원격 저장장치들, 및 매우 다양한 컴퓨터-판독가능 미디어 중 어느 하나를 포함할 수 있다.
전술한 바로부터, 본 발명의 특정 실시예들은 예시 목적을 위해 기술되었으며 전술한 시스템들 및 방법들은 다른 실시예들도 가질 수 있음을 알 것이다. 예를 들어, 위에 기술된 어떤 실시예들은 2 또는 3개의 적층된 다이들을 갖는 반도체 패키지들 맥락에서 기술되었으나, 다른 실시예들에서, 패키지들은 다를 개수의 적층된 다이들을 포함할 수 있다. 어떤 경우들에 있어서, 비아(140)는 예를 들어 기판이 도 1에 도시된 최상부 다이를 형성한다면 기판을 완전히 관통하여 확장하지 않을 수도 있다. 이러한 경우에, 비아(140)는 예를 들면, 열 도관 또는 열 싱크로서 작용할 열적 목적을 위해 사용될 수도 있다. 위에 기술된 동일 공정들이 비아 및 단자를 형성하기 위해 사용될 수 있는데, 그러나 단자는 기판의 제 2 표면 에서 노출되지 않는다. 이러한 기판들은 평면형(적층되지 않은) 다이들을 위해 사용될 수도 있다. 다른 실시예들에서, 단자는 PCB들 또는 그외 다른 지지 부재들 또는 기판들에 평면형(적층되지 않은) 다이를 연결하기 위해 노출될 수 있다. 전술한 연결된 구조들을 형성하고 서로 다른 반도체 기판들의 짝이 되는 구조들을 연결하기 위한 많은 공정들은 다이 수준에서(예를 들면, 다이들을 싱귤레이트한 후에), 웨이퍼 수준에서(예를 들면, 다이들을 싱귤레이트하기 전에), 및/또는 그외 가공 단계들에서 수행될 수 있다.
특정 실시예들의 맥락에서 기술된 어떤 특징들은 다른 실시예들에서 조합되거나 제거될 수 있다. 예를 들어, 도 4를 참조로 위에 기술된 측벽 표면들을 코팅하는 공정은 다른 도면들 중 어느 도면에 도시된 도전성 구조들에 관련하여 형성된 비아들에 도포될 수 있다. 도 3c 및 도 3d에 도시된 바와 같이 전체 단자 개구 주위로부터 기판 물질을 제거하는 공정은 도 2e 또는 도 2h에 도시된 단자 개구들에 적용될 수 있다. 또한, 어떤 실시예들에 관련된 특징들 및 결과들이 이들 실시예들의 맥락에서 기술되었으나, 다른 실시예들은 이러한 특징들 및 결과들을 나타내지 않을 수 있고, 모든 실시예들이 반드시 이러한 특징들 및 결과들을 나타낼 필요가 있는 것은 아니다. 따라서, 개시된 바는 위에 분명하게 도시되지 않거나 기술되지 않은 다른 실시예들을 포함할 수 있다.

Claims (32)

  1. 반도체 기판 내에 측벽 표면 및 단부 표면을 갖는 비아(via)를 형성하는 단계;
    상기 비아의 상기 측벽 표면에 보호층을 도포하는 단계;
    상기 보호층이 도포된 기판물질을 제거로부터 보호하면서 상기 단부 표면에서 상기 비아로부터 기판 물질을 선택적으로 제거함으로써 단자 개구를 형성하는 단계;
    상기 비아 내의 도전 물질과 통합되는 전기적 도전성 단자를 형성하기 위해 상기 비아 및 상기 단자 개구 내에 도전 물질을 배치하는 단계로서, 상기 도전 물질은 상기 비아 및 단자 개구를 적어도 채우는 땜납없는 물질인, 단계;
    상기 단자를 노출시키기 위해 상기 단자에 이웃한 기판 물질을 제거하는 단계; 및
    상기 기판 외부의 도전성 구조에 상기 단자를 전기적으로 연결하는 단계를 포함하는, 반도체 조립체 형성 방법.
  2. 청구항 1에 있어서,
    상기 도전 물질을 배치하는 단계는 비아 배치 공정과 단자 배치 공정 간에 도전 물질 소스에 대해 상기 반도체 기판을 재정렬하지 않고, 동질의 도전성 구조를 형성하는 단계를 포함하고;
    상기 단부 표면에서 상기 비아로부터 기판 물질을 제거하는 공정은 상기 비아의 상기 측벽 표면으로부터 기판 물질을 제거하지 않고 수행되고;
    상기 반도체 기판은 제 1 반도체 다이를 포함하고, 상기 단자를 도전성 구조에 전기적으로 연결하는 단계는 하나의 다이를 다른 다이와 면하게 한 적층된 배열에서 상기 단자를 제 2 반도체 다이에 연결하는 것을 포함하고;
    상기 비아는 비아 축선을 따라 확장되고;
    상기 단자에 이웃한 기판 물질을 제거하는 단계는 상기 단자의 측방향으로 바깥쪽으로 면하는 표면을 노출시키는 것을 포함하고;
    상기 방법은 상기 단자에 근접한 상기 반도체 기판의 표면상에 마스크를 사용하지 않고 추가의 도전 물질을 상기 단자에 도포하는 단계를 더 포함하는, 반도체 조립체 형성 방법.
  3. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 표면 및 상기 제 1 표면으로부터 대향하여 면하는 제 2 표면을 가지며, 상기 비아는 상기 제 1 표면으로부터 상기 반도체 기판 내로 확장하며, 전기적 도전성 단자를 형성하는 것은 상기 제 2 표면에서 마스크를 사용하지 않고 상기 전기적 도전성 단자를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  4. 청구항 1에 있어서,
    상기 도전 물질을 배치하는 단계는 비아 배치 공정과 단자 배치 공정 간에 도전 물질 소스에 대해 상기 반도체 기판을 재정렬하지 않고, 비아 배치 공정 동안 상기 비아에 상기 도전 물질을 배치하고, 단자 배치 공정 동안 상기 단자 개구 내에 상기 도전 물질을 배치하는 것을 포함하는, 반도체 조립체 형성 방법.
  5. 청구항 1에 있어서,
    상기 반도체 기판은 반도체 다이를 포함하며, 도전성 구조에 상기 단자를 전기적으로 연결하는 단계는 상기 단자를 지지 부재에 연결하는 것을 포함하는, 반도체 조립체 형성 방법.
  6. 청구항 1에 있어서,
    상기 반도체 기판은 제 1 반도체 다이를 포함하며, 도전성 구조에 상기 단자를 전기적으로 연결하는 단계는 상기 단자를 제 2 반도체 다이에 연결하는 것을 포함하는, 반도체 조립체 형성 방법.
  7. 청구항 1에 있어서,
    상기 보호층을 도포하는 단계는 상기 보호층을 상기 측벽 표면 및 상기 단부 표면 둘 다에 도포하는 것을 포함하고, 상기 방법은 상기 단자 개구를 형성하기 전에 상기 단부 표면으로부터 상기 보호층을 제거하는 것을 더 포함하는, 반도체 조립체 형성 방법.
  8. 청구항 1에 있어서,
    상기 보호층을 도포하는 단계는 상기 보호층을 상기 비아의 상기 단부 표면에 도포하지 않고 상기 측벽 표면에 상기 보호층의 도포를 완료하는 것을 포함하는, 반도체 조립체 형성 방법.
  9. 청구항 1에 있어서,
    상기 도전 물질은 제 1 도전 물질이며, 상기 방법은 상기 단자를 상기 도전성 구조에 전기적으로 연결하기 전에 제 2 도전 물질을 상기 제 1 도전 물질에 도포하는 단계를 더 포함하는, 반도체 조립체 형성 방법.
  10. 청구항 9에 있어서,
    상기 제 2 도전 물질을 도포하는 단계는 플래시 코팅을 도포하는 것을 포함하는, 반도체 조립체 형성 방법.
  11. 청구항 9에 있어서,
    상기 제 2 도전 물질을 도포하는 단계는 땜납 볼을 도포하는 것을 포함하는, 반도체 조립체 형성 방법.
  12. 청구항 11에 있어서,
    상기 비아는 비아 축선을 따라 확장되며, 상기 기판 물질을 제거하는 단계는 상기 단자의 측방향으로 바깥쪽으로 면하는 표면을 노출시키는 것을 포함하고, 상기 땜납 볼을 도포하는 것은 상기 단자의 측방향으로 바깥쪽으로 면하는 노출된 표면과 접촉하도록 상기 땜납 볼을 도포하는 것을 포함하는, 반도체 조립체 형성 방법.
  13. 청구항 1에 있어서,
    상기 단자 개구를 형성하는 단계는 상기 기판 물질의 결정면들을 따라 위치된 평탄한 측면들을 갖는 단자 개구를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  14. 청구항 1에 있어서,
    상기 단자 개구를 형성하는 단계는 오목한 컵 형상의 개구를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  15. 청구항 1에 있어서,
    상기 비아를 형성하는 단계는 매끄러운 스캘롭이 없는 측벽들을 갖는 비아를 형성하는 것을 포함하는, 반도체 조립체 형성 방법.
  16. 청구항 1에 있어서,
    상기 도전 물질을 배치하는 단계는 적어도 90%의 순도를 갖는 구리 중 적어도 하나를 배치하는 것을 포함하는, 반도체 조립체 형성 방법.
  17. 청구항 1에 있어서,
    상기 단자를 전기적으로 연결하는 단계는 상기 도전 물질을 리플로(reflow)하지 않고 상기 단자를 전기적으로 연결하는 것을 포함하는, 반도체 조립체 형성 방법.
  18. 반도체 기판의 제 1 주 표면 내에 개구를 형성하는 단계로서, 상기 반도체 기판은 상기 제 1 주 표면과는 떨어져 면하여 있는 제 2 주 표면을 가지며, 상기 개구는 상기 제 1 주 표면에서 제 1 폭을 갖는 비아 부분을 가지며, 상기 개구는 상기 제 2 주 표면에 근접하여 상기 제 1 폭보다 큰 제 2 폭을 갖는 단자 부분을 더 갖는, 개구를 형성하는 단계;
    상기 제 2 주 표면에서 마스킹 공정을 사용하지 않고 상기 반도체 기판의 상기 제 2 주 표면에서 통기 구멍을 형성하지 않고, 상기 개구의 상기 비아 부분 및 상기 단자 부분을 적어도 채우기 위해 상기 비아 부분 및 상기 단자 부분의 상기 개구 내에 동질의 땜납없는 물질인 도전 물질을 배치하는 단계를 포함하는, 반도체 조립체 형성 방법.
  19. 청구항 18에 있어서,
    상기 반도체 기판은 제 1 반도체 기판이며, 상기 방법은 상기 제 1 반도체 기판에 대해 제 2 반도체 기판을 적층하고, 상기 제 1 반도체 기판의 상기 단자 부분의 상기 도전 물질을 상기 제 2 반도체 기판의 단자에 전기적으로 연결하는 것을 더 포함하는, 반도체 조립체 형성 방법.
  20. 청구항 18에 있어서,
    상기 개구를 형성하는 단계는 측벽 표면 및 단부 표면을 갖는 비아 부분을 형성하고, 상기 측벽 표면에 보호층을 도포하고, 상기 단자 부분을 형성하기 위해 상기 단부 표면으로부터 물질을 제거하는 것을 포함하는, 반도체 조립체 형성 방법.
  21. 제 1 주 표면, 제 2 주 표면, 및 상기 제 1 주 표면으로부터 상기 제 2 주 표면까지 확장하는 개구를 갖는 기판 물질을 포함하는 반도체 기판으로서, 상기 개구는 상기 제 1 주 표면에 직교하여 확장하는 원통형 부분을 포함하고, 상기 원통형 부분은 매끄러운 균일한 표면을 가지며, 상기 개구는 상기 원통형 부분을 횡단하여 확장하고 상기 제 2 주 표면과 교차하는 단자 부분을 더 포함하고, 상기 단자 부분은 상기 원통형 부분의 대응하는 폭보다 큰 상기 제 1 주 표면의 평면에 평행한 폭을 갖는, 반도체 기판;
    상기 개구의 상기 단자 부분 및 상기 원통형 부분 내에 배치된 단일의 균일하고 동질인 분량의 도전 물질로서, 상기 도전 물질은 상기 원통형 부분에 그리고 상기 단자 부분의 도전성 단자의 적어도 일부에 도전성 경로를 형성하며, 상기 도전성 단자는 볼록하게 둥근 단면을 가지며, 상기 단면은 상기 제 2 주 표면에 수직인 평면에서 본 것이고, 상기 볼록하게 둥근 도전성 단자는 상기 제 1 주 표면으로부터 먼 방향으로 상기 제 2 주 표면으로부터 멀어져 돌출하며, 상기 도전성 단자는 제 1 단면 영역 및 상기 제 1 단면 영역보다 큰 제2 단면 영역을 갖고, 상기 제 1 단면 영역은 상기 제 2 단면 영역에 평행한 제 1 평면 내에 있으며 상기 반도체 기판의 최외(outermost) 표면을 포함하고, 상기 제 2 단면 영역은 상기 제 1 평면에 평행한 제 2 평면 내에 있으며 상기 최외 표면을 넘어서 위치되는 것인, 도전 물질; 및
    상기 기판 물질 내에 형성되고 상기 도전 물질에 전기적으로 결합된 마이크로전자 소자를 포함하는, 반도체 조립체.
  22. 청구항 21에 있어서,
    상기 도전성 단자는 땜납없는 물질을 포함하며;
    상기 도전성 단자의 바깥 경계는 상기 제 2 주 표면으로부터 먼 방향으로 측방향으로 바깥쪽으로 테이퍼되어 있고;
    상기 조립체는 상기 도전성 단자에 부착된 땜납 볼을 더 포함하고, 상기 땜납 볼은 상기 도전성 단자의 상기 테이퍼된 바깥 경계와 접촉하는, 반도체 조립체.
  23. 청구항 21에 있어서,
    상기 도전성 단자는 상기 단자 부분에서의 상기 개구의 단면 영역보다 큰 단면 영역을 갖는 상기 단자 부분에서 최외 경계를 갖는, 반도체 조립체.
  24. 청구항 21에 있어서,
    상기 도전 물질은 땜납없는 물질인, 반도체 조립체.
  25. 청구항 21에 있어서,
    상기 원통형 부분은 스캘롭(scallop)된 내부 표면을 가지지 않는, 반도체 조립체.
  26. 청구항 21에 있어서,
    상기 도전 물질 적어도 90% 구리인, 반도체 조립체.
  27. 삭제
  28. 청구항 21에 있어서,
    상기 도전성 단자의 바깥 경계는 상기 반도체 기판의 상기 최외 표면으로부터 먼 방향으로 측방향 바깥쪽으로 돌출된, 반도체 조립체.
  29. 청구항 21에 있어서,
    상기 도전 물질은 오목한 컵 형상의 보이드(void)를 갖는, 반도체 조립체.
  30. 청구항 21에 있어서,
    상기 기판 물질은 제 1 반도체 다이의 부분을 형성하고, 상기 도전 물질은 적어도 90%의 구리이고, 상기 반도체 조립체는 상기 제 1 반도체 다이의 상기 도전성 단자에 전기적으로 연결된 도전성 단자를 갖는 제 2 반도체 다이를 더 포함하는, 반도체 조립체.
  31. 청구항 21에 있어서,
    상기 도전성 단자는, 상기 기판 물질의 상기 제 2 주 표면과 교차하며 상기 반도체 기판의 상기 최외 표면을 넘어서 있는 구형 형상인, 반도체 조립체.
  32. 청구항 21에 있어서,
    상기 단자 부분은 상기 반도체 기판 물질의 결정면들에 정렬된 평탄한 벽들을 갖는, 반도체 조립체.
KR1020117011066A 2008-10-16 2009-10-13 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들 KR101281957B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/253,121 2008-10-16
US12/253,121 US8030780B2 (en) 2008-10-16 2008-10-16 Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
PCT/US2009/060434 WO2010045187A1 (en) 2008-10-16 2009-10-13 Semiconductor substrates with unitary vias and via terminals, and associated systems and methods

Publications (2)

Publication Number Publication Date
KR20110071119A KR20110071119A (ko) 2011-06-28
KR101281957B1 true KR101281957B1 (ko) 2013-07-03

Family

ID=41665620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117011066A KR101281957B1 (ko) 2008-10-16 2009-10-13 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들

Country Status (7)

Country Link
US (4) US8030780B2 (ko)
EP (1) EP2351074B1 (ko)
JP (1) JP5578449B2 (ko)
KR (1) KR101281957B1 (ko)
CN (1) CN102187452B (ko)
TW (1) TWI552264B (ko)
WO (1) WO2010045187A1 (ko)

Families Citing this family (223)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7262134B2 (en) * 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US8084854B2 (en) 2007-12-28 2011-12-27 Micron Technology, Inc. Pass-through 3D interconnect for microelectronic dies and associated systems and methods
US8253230B2 (en) 2008-05-15 2012-08-28 Micron Technology, Inc. Disabling electrical connections using pass-through 3D interconnects and associated systems and methods
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US12027518B1 (en) 2009-10-12 2024-07-02 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
JP5532394B2 (ja) * 2009-10-15 2014-06-25 セイコーエプソン株式会社 半導体装置及び回路基板並びに電子機器
US20110175218A1 (en) 2010-01-18 2011-07-21 Shiann-Ming Liou Package assembly having a semiconductor substrate
US20130026609A1 (en) * 2010-01-18 2013-01-31 Marvell World Trade Ltd. Package assembly including a semiconductor substrate with stress relief structure
US20110186960A1 (en) 2010-02-03 2011-08-04 Albert Wu Techniques and configurations for recessed semiconductor substrates
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
FR2957481B1 (fr) * 2010-03-10 2012-08-31 Commissariat Energie Atomique Structure d'interconnexion comprenant des vias borgnes destines a etre metallises
TWI515930B (zh) * 2010-05-31 2016-01-01 精材科技股份有限公司 發光二極體次基板、發光二極體封裝及其製造方法
US8718720B1 (en) * 2010-07-30 2014-05-06 Triquint Semiconductor, Inc. Die including a groove extending from a via to an edge of the die
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
KR101163222B1 (ko) * 2010-09-13 2012-07-06 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US12080743B2 (en) 2010-10-13 2024-09-03 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US12094892B2 (en) 2010-10-13 2024-09-17 Monolithic 3D Inc. 3D micro display device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
JP5565272B2 (ja) * 2010-10-29 2014-08-06 富士通株式会社 貫通電極基板
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US12068187B2 (en) 2010-11-18 2024-08-20 Monolithic 3D Inc. 3D semiconductor device and structure with bonding and DRAM memory cells
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US12100611B2 (en) 2010-11-18 2024-09-24 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US12033884B2 (en) 2010-11-18 2024-07-09 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US8742477B1 (en) * 2010-12-06 2014-06-03 Xilinx, Inc. Elliptical through silicon vias for active interposers
JP5584146B2 (ja) * 2011-01-20 2014-09-03 株式会社東芝 半導体装置およびその製造方法
JP5677115B2 (ja) * 2011-02-07 2015-02-25 セイコーインスツル株式会社 半導体装置
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8466057B2 (en) * 2011-03-24 2013-06-18 Stats Chippac Ltd. Integrated circuit packaging system with filled vias and method of manufacture thereof
US8367478B2 (en) * 2011-06-02 2013-02-05 International Business Machines Corporation Method and system for internal layer-layer thermal enhancement
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
SE538069C2 (sv) 2012-03-12 2016-02-23 Silex Microsystems Ab Metod att tillverka tätpackade viastrukturer med routing iplanet
US9000557B2 (en) * 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US9330975B2 (en) * 2012-05-31 2016-05-03 Micron Technology, Inc. Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
WO2014002154A1 (ja) * 2012-06-26 2014-01-03 パナソニック株式会社 半導体装置及びその製造方法
KR101931115B1 (ko) * 2012-07-05 2018-12-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9209164B2 (en) 2012-11-13 2015-12-08 Delta Electronics, Inc. Interconnection structure of package structure and method of forming the same
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9312175B2 (en) * 2012-12-20 2016-04-12 Invensas Corporation Surface modified TSV structure and methods thereof
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US12051674B2 (en) 2012-12-22 2024-07-30 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US12094965B2 (en) 2013-03-11 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US12100646B2 (en) 2013-03-12 2024-09-24 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US12094829B2 (en) 2014-01-28 2024-09-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US9768147B2 (en) 2014-02-03 2017-09-19 Micron Technology, Inc. Thermal pads between stacked semiconductor dies and associated systems and methods
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
JP6502751B2 (ja) * 2015-05-29 2019-04-17 東芝メモリ株式会社 半導体装置および半導体装置の製造方法
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN115942752A (zh) 2015-09-21 2023-04-07 莫诺利特斯3D有限公司 3d半导体器件和结构
US12100658B2 (en) 2015-09-21 2024-09-24 Monolithic 3D Inc. Method to produce a 3D multilayer semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US12016181B2 (en) 2015-10-24 2024-06-18 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US12120880B1 (en) 2015-10-24 2024-10-15 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US12035531B2 (en) 2015-10-24 2024-07-09 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
JP6712050B2 (ja) * 2016-06-21 2020-06-17 富士通株式会社 樹脂基板及びその製造方法、並びに回路基板及びその製造方法
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11605487B2 (en) * 2017-04-14 2023-03-14 The Diller Corporation Laminate with induction coils and charging station device comprising same
WO2018207055A1 (en) * 2017-05-10 2018-11-15 3M Innovative Properties Company Multilayer construction having electrically continuous conductor
CN112164688B (zh) * 2017-07-21 2023-06-13 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
FR3084972B1 (fr) 2018-08-13 2021-12-10 Valeo Siemens Eautomotive France Sas Ensemble electrique
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11309285B2 (en) * 2019-06-13 2022-04-19 Micron Technology, Inc. Three-dimensional stacking semiconductor assemblies and methods of manufacturing the same
CN110718504B (zh) * 2019-09-02 2022-07-29 长江存储科技有限责任公司 插塞结构、三维存储器的形成方法和三维存储器
CN113690138A (zh) * 2020-05-18 2021-11-23 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN112397445B (zh) * 2020-11-17 2023-08-01 联合微电子中心有限责任公司 Tsv导电结构、半导体结构及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016942A1 (en) * 2002-04-24 2004-01-29 Seiko Epson Corporation Semiconductor device and a method of manufacturing the same, a circuit board and an electronic apparatus
US20060292877A1 (en) * 2005-06-28 2006-12-28 Lake Rickie C Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US20080237881A1 (en) * 2007-03-30 2008-10-02 Tony Dambrauskas Recessed solder socket in a semiconductor substrate

Family Cites Families (84)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5646057A (en) * 1994-07-25 1997-07-08 Taiwan Semiconductor Manufacturing Company Method for a MOS device manufacturing
US5682062A (en) * 1995-06-05 1997-10-28 Harris Corporation System for interconnecting stacked integrated circuits
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5801442A (en) * 1996-07-22 1998-09-01 Northrop Grumman Corporation Microchannel cooling of high power semiconductor devices
US6882030B2 (en) 1996-10-29 2005-04-19 Tru-Si Technologies, Inc. Integrated circuit structures with a conductor formed in a through hole in a semiconductor substrate and protruding from a surface of the substrate
US5870823A (en) * 1996-11-27 1999-02-16 International Business Machines Corporation Method of forming a multilayer electronic packaging substrate with integral cooling channels
US5786238A (en) * 1997-02-13 1998-07-28 Generyal Dynamics Information Systems, Inc. Laminated multilayer substrates
US6114240A (en) * 1997-12-18 2000-09-05 Micron Technology, Inc. Method for fabricating semiconductor components using focused laser beam
JP3532788B2 (ja) * 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
US6457515B1 (en) * 1999-08-06 2002-10-01 The Ohio State University Two-layered micro channel heat sink, devices and systems incorporating same
US6500694B1 (en) * 2000-03-22 2002-12-31 Ziptronix, Inc. Three dimensional device integration method and integrated device
US20010007373A1 (en) * 2000-01-12 2001-07-12 Yoshinori Kadota Tape carrier for semiconductor device and method of producing same
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6582987B2 (en) * 2000-12-30 2003-06-24 Electronics And Telecommunications Research Institute Method of fabricating microchannel array structure embedded in silicon substrate
JP4053257B2 (ja) * 2001-06-14 2008-02-27 新光電気工業株式会社 半導体装置の製造方法
JP2002373957A (ja) * 2001-06-14 2002-12-26 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US6521516B2 (en) * 2001-06-29 2003-02-18 Intel Corporation Process for local on-chip cooling of semiconductor devices using buried microchannels
JP4703061B2 (ja) * 2001-08-30 2011-06-15 富士通株式会社 薄膜回路基板の製造方法およびビア形成基板の形成方法
US6599436B1 (en) * 2001-12-06 2003-07-29 Sandia Corporation Formation of interconnections to microfluidic devices
US20030119308A1 (en) * 2001-12-20 2003-06-26 Geefay Frank S. Sloped via contacts
US6724798B2 (en) * 2001-12-31 2004-04-20 Honeywell International Inc. Optoelectronic devices and method of production
US6606251B1 (en) * 2002-02-07 2003-08-12 Cooligy Inc. Power conditioning module
US6645832B2 (en) * 2002-02-20 2003-11-11 Intel Corporation Etch stop layer for silicon (Si) via etch in three-dimensional (3-D) wafer-to-wafer vertical stack
US6762076B2 (en) * 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US7260890B2 (en) * 2002-06-26 2007-08-28 Georgia Tech Research Corporation Methods for fabricating three-dimensional all organic interconnect structures
US6903442B2 (en) * 2002-08-29 2005-06-07 Micron Technology, Inc. Semiconductor component having backside pin contacts
JP2004128063A (ja) 2002-09-30 2004-04-22 Toshiba Corp 半導体装置及びその製造方法
SG111972A1 (en) 2002-10-17 2005-06-29 Agency Science Tech & Res Wafer-level package for micro-electro-mechanical systems
US6825557B2 (en) * 2002-12-17 2004-11-30 Intel Corporation Localized backside chip cooling with integrated smart valves
AU2003300040A1 (en) * 2002-12-31 2004-07-29 Massachusetts Institute Of Technology Multi-layer integrated semiconductor structure having an electrical shielding portion
JP4072677B2 (ja) * 2003-01-15 2008-04-09 セイコーエプソン株式会社 半導体チップ、半導体ウエハ、半導体装置及びその製造方法、回路基板並びに電子機器
SG137651A1 (en) * 2003-03-14 2007-12-28 Micron Technology Inc Microelectronic devices and methods for packaging microelectronic devices
JP2004297019A (ja) * 2003-03-28 2004-10-21 Seiko Epson Corp 半導体装置、回路基板及び電子機器
US7312101B2 (en) * 2003-04-22 2007-12-25 Micron Technology, Inc. Packaged microelectronic devices and methods for packaging microelectronic devices
WO2004109770A2 (en) 2003-06-05 2004-12-16 Oticon A/S Through wafer via process and amplifier with through wafer via
US20050001309A1 (en) * 2003-06-20 2005-01-06 Akinori Tanaka Printed wiring board for mounting semiconductor
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
JP2005093486A (ja) * 2003-09-12 2005-04-07 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
US6821826B1 (en) * 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
US7091124B2 (en) * 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US7276787B2 (en) * 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
KR100710169B1 (ko) * 2003-12-26 2007-04-20 엘지.필립스 엘시디 주식회사 액정 표시 장치의 제조 라인 및 제조 방법
JP4850392B2 (ja) * 2004-02-17 2012-01-11 三洋電機株式会社 半導体装置の製造方法
US7199439B2 (en) * 2004-06-14 2007-04-03 Micron Technology, Inc. Microelectronic imagers and methods of packaging microelectronic imagers
US20060003566A1 (en) * 2004-06-30 2006-01-05 Ismail Emesh Methods and apparatuses for semiconductor fabrication utilizing through-wafer interconnects
US7425499B2 (en) * 2004-08-24 2008-09-16 Micron Technology, Inc. Methods for forming interconnects in vias and microelectronic workpieces including such interconnects
US7083425B2 (en) * 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7109068B2 (en) * 2004-08-31 2006-09-19 Micron Technology, Inc. Through-substrate interconnect fabrication methods
US7300857B2 (en) * 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
US7262495B2 (en) * 2004-10-07 2007-08-28 Hewlett-Packard Development Company, L.P. 3D interconnect with protruding contacts
US7396732B2 (en) * 2004-12-17 2008-07-08 Interuniversitair Microelektronica Centrum Vzw (Imec) Formation of deep trench airgaps and related applications
US20060252254A1 (en) * 2005-05-06 2006-11-09 Basol Bulent M Filling deep and wide openings with defect-free conductor
US7317256B2 (en) * 2005-06-01 2008-01-08 Intel Corporation Electronic packaging including die with through silicon via
US20060278979A1 (en) * 2005-06-09 2006-12-14 Intel Corporation Die stacking recessed pad wafer design
JP4698296B2 (ja) * 2005-06-17 2011-06-08 新光電気工業株式会社 貫通電極を有する半導体装置の製造方法
US7510907B2 (en) * 2005-06-22 2009-03-31 Intel Corporation Through-wafer vias and surface metallization for coupling thereto
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
US20060290001A1 (en) * 2005-06-28 2006-12-28 Micron Technology, Inc. Interconnect vias and associated methods of formation
US7795134B2 (en) * 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
JP4694305B2 (ja) * 2005-08-16 2011-06-08 ルネサスエレクトロニクス株式会社 半導体ウエハの製造方法
JP4581915B2 (ja) * 2005-08-26 2010-11-17 パナソニック電工株式会社 貫通孔配線の製造方法
US7271086B2 (en) * 2005-09-01 2007-09-18 Micron Technology, Inc. Microfeature workpieces and methods of forming a redistribution layer on microfeature workpieces
US7485969B2 (en) * 2005-09-01 2009-02-03 Micron Technology, Inc. Stacked microelectronic devices and methods for manufacturing microelectronic devices
JP5222459B2 (ja) * 2005-10-18 2013-06-26 新光電気工業株式会社 半導体チップの製造方法、マルチチップパッケージ
KR100733467B1 (ko) 2006-01-09 2007-06-29 주식회사 하이닉스반도체 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법
KR100753415B1 (ko) * 2006-03-17 2007-08-30 주식회사 하이닉스반도체 스택 패키지
US7625814B2 (en) * 2006-03-29 2009-12-01 Asm Nutool, Inc. Filling deep features with conductors in semiconductor manufacturing
US20080006850A1 (en) * 2006-07-10 2008-01-10 Innovative Micro Technology System and method for forming through wafer vias using reverse pulse plating
SG139594A1 (en) * 2006-08-04 2008-02-29 Micron Technology Inc Microelectronic devices and methods for manufacturing microelectronic devices
US7648856B2 (en) * 2006-08-28 2010-01-19 Micron Technology, Inc. Methods for attaching microfeature dies to external devices
US8021981B2 (en) * 2006-08-30 2011-09-20 Micron Technology, Inc. Redistribution layers for microfeature workpieces, and associated systems and methods
US7666768B2 (en) * 2006-09-29 2010-02-23 Intel Corporation Through-die metal vias with a dispersed phase of graphitic structures of carbon for reduced thermal expansion and increased electrical conductance
KR100800161B1 (ko) * 2006-09-30 2008-02-01 주식회사 하이닉스반도체 관통 실리콘 비아 형성방법
KR100831405B1 (ko) * 2006-10-02 2008-05-21 (주) 파이오닉스 웨이퍼 본딩 패키징 방법
US7675162B2 (en) * 2006-10-03 2010-03-09 Innovative Micro Technology Interconnect structure using through wafer vias and method of fabrication
KR100830581B1 (ko) * 2006-11-06 2008-05-22 삼성전자주식회사 관통전극을 구비한 반도체 소자 및 그 형성방법
US20080113505A1 (en) * 2006-11-13 2008-05-15 Sparks Terry G Method of forming a through-substrate via
US7973416B2 (en) * 2008-05-12 2011-07-05 Texas Instruments Incorporated Thru silicon enabled die stacking scheme
KR101458958B1 (ko) * 2008-06-10 2014-11-13 삼성전자주식회사 반도체 칩, 반도체 패키지 및 반도체 칩의 제조 방법
US8030780B2 (en) 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
US7786008B2 (en) * 2008-12-12 2010-08-31 Stats Chippac Ltd. Integrated circuit packaging system having through silicon vias with partial depth metal fill regions and method of manufacture thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040016942A1 (en) * 2002-04-24 2004-01-29 Seiko Epson Corporation Semiconductor device and a method of manufacturing the same, a circuit board and an electronic apparatus
US20060292877A1 (en) * 2005-06-28 2006-12-28 Lake Rickie C Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
US20080237881A1 (en) * 2007-03-30 2008-10-02 Tony Dambrauskas Recessed solder socket in a semiconductor substrate

Also Published As

Publication number Publication date
TW201029111A (en) 2010-08-01
TWI552264B (zh) 2016-10-01
JP5578449B2 (ja) 2014-08-27
CN102187452A (zh) 2011-09-14
EP2351074B1 (en) 2018-11-21
EP2351074A1 (en) 2011-08-03
US20120009776A1 (en) 2012-01-12
KR20110071119A (ko) 2011-06-28
US9935085B2 (en) 2018-04-03
US8629057B2 (en) 2014-01-14
WO2010045187A1 (en) 2010-04-22
JP2012505557A (ja) 2012-03-01
US9508628B2 (en) 2016-11-29
CN102187452B (zh) 2014-06-04
US20170077067A1 (en) 2017-03-16
US8030780B2 (en) 2011-10-04
US20140252562A1 (en) 2014-09-11
US20100096759A1 (en) 2010-04-22

Similar Documents

Publication Publication Date Title
KR101281957B1 (ko) 통합 비아들 및 비아 단자들을 갖는 반도체 기판들, 및 관련된 시스템들과 방법들
US10008468B2 (en) Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
TWI622105B (zh) 封裝結構及其形成方法
US10020287B2 (en) Pass-through interconnect structure for microelectronic dies and associated systems and methods
TWI531018B (zh) 半導體封裝及封裝半導體裝置之方法
US8674482B2 (en) Semiconductor chip with through-silicon-via and sidewall pad
US8884429B2 (en) Package structure having embedded electronic component and fabrication method thereof
US20110217812A1 (en) Integrated circuit device and method for fabricating same with an interposer substrate
WO2010057339A1 (en) Semiconductor chip with through-silicon-via and sidewall pad
KR101117887B1 (ko) 마이크로전자 워크피스 및 이 워크피스를 이용한 마이크로전자 디바이스 제조 방법
JP2010521818A (ja) 半導体デバイスパッケージ化装置、パッケージ化された半導体部品、半導体デバイスパッケージ化装置の製造方法、及び半導体部品の製造方法
US9929081B2 (en) Interposer fabricating process
TW201705438A (zh) 積體電路結構及形成方法
CN114287057A (zh) 一种芯片堆叠封装及终端设备
WO2014130959A1 (en) Carrier-less silicon interposer
CN110634848A (zh) 一种多芯片堆叠封装结构及其制作方法
CN115172272A (zh) 高深宽比tsv电联通结构及其制造方法
KR100937721B1 (ko) Ｗｓｓ를 이용한 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170530

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180618

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190619

Year of fee payment: 7