KR20080007103A - 와이어링 기판, 반도체 장치 및 이를 제조하는 방법 - Google Patents

와이어링 기판, 반도체 장치 및 이를 제조하는 방법 Download PDF

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KR20080007103A
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쥰 쓰카노
겐타 오가와
다케히코 마에다
신타로 야마미치
가쓰미 기쿠치
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엔이씨 일렉트로닉스 가부시키가이샤
닛본 덴끼 가부시끼가이샤
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Abstract

와이어링 기판은 베이스 절연 필름, 베이스 절연 필름의 상면측 상에 형성되는 제 1 상호접속부, 베이스 절연 필름 내에 형성된 비아홀 내에 제공되는 비아도체, 비아도체를 통해 제 1 상호접속부에 접속되는, 베이스 절연 필름의 저면측 상에 제공되는 제 2 상호접속부를 포함한다. 와이어링 기판은 제 1 상호접속부, 비아도체 및 제 2 상호접속부가 각각 형성되어 있는 분할된-기판 유닛 영역을 포함한다. 와이어링 기판은 베이스 절연 필름 상에 뒤틀림-제어 패턴을 포함하고, 와이어링 기판은 뒤틀린 형상을 가져서, 와이어링 기판이 휴식시 수평판 상에 놓이고, 기판의 평면의 각 면의 최소한 중앙부는 이 면의 양말단이 융기된 채 수평판과 접촉하고, 여기서 각각의 이 면들은 기판의 평면에서 제 1 방향에 수직인 제 2 방향을 따라 연장한다.
와이어링 기판

Description

와이어링 기판, 반도체 장치 및 이를 제조하는 방법{WIRING SUBSTRATE, SEMICONDUCTOR DEVICE, AND METHOD OF MANUFACTURING THE SAME}
도 1은 본발명의 실시예에 따른 와이어링 기판의 상호접속 구조의 예를 나타내는 단면도이고;
도 2는 본발명의 실시예에 따른 와이어링 기판의 상호접속 구조의 또다른 예를 나타내는 단면도이고;
도 3은 본발명의 실시예에 따른 와이어링 기판의 상호접속 구조의 또다른 예를 나타내는 단면도이고;
도 4은 본발명의 실시예에 따른 와이어링 기판의 상호접속 구조의 예들을 나타내는 평면도이고;
도 5는 와이어링 기판의 뒤틀린 형상을 예시하는 도면이고;
도 6은 본발명의 실시예에 따른 와이어링 기판 상의 패턴의 일부의 예들을 나타내는 도면이고;
도 7은 스테이지 상의 와이어링 기판에 대한 유지 메커니즘의 예를 나타내는 도면이고;
도 8은 본발명의 실시예에서 패턴의 X-성분 및 Y-성분을 예시하는 평면도이고;
도 9는 본발명의 실시예에서 패턴의 예시의 경계들을 예시하는 평면도이고;
도 10은 본발명의 실시예에 따른 반도체 장치의 예시를 나타내는 단면도이고;
도 11은 본발명의 실시예에 따른 와이어링 기판을 제조하기 위한 공정을 나타내는 단면도이고;
도 12는 종래의 와이어링 기판을 예시하는 제조 공정의 단면도이고;
도 13은 본발명의 실시예에 관한 와이어링 기판을 예시하는 단면도이고;
도 14는 본발명의 실시예에 관한 와이어링 기판의 상호접속 구조의 또다른 예를 나타내는 단면도이다.
본발명은 반도체 칩이 그 위에 장착되어 있는 와이어링 기판, 와이어링 기판을 사용하는 반도체 장치, 및 이 반도체 장치를 제조하는 방법에 관한 것이다.
향상된 성능, 증가된 기능 개수, 및 증가된 밀도를 갖는 최근의 반도체 장치는 따라서 감소된 피치(pitch)로 배치된 증가된 개수의 터미널을 갖는다. 따라서, 반도체 장치가 그 위에 장착되는 패키징용 와이어링 기판은 더욱 감소된 크기로 더욱 조밀하게 배치된 상호접속부를 갖는 것이 요망되어왔다.
다층 와이어링 기판의 일종인 빌드-업 프린트(built-up printed) 기판은 패키징용 와이어링 기판으로서 흔히 사용되어왔다. 빌드-업 프린트 기판에서, 베이스 코어 기판의 역할을 하고 그 위에 상호접속부가 형성되는 유리 에폭시 프린트 기판의 상면 및 저면 상에 수지층이 형성된다. 포토리소그래피 공정 및 레이저 공정에 의해 수지층 내에 비아홀(via hole)들이 형성된다. 상호접속층 및 비아 도체가 플레이팅 및 포토리소그래피에 의해 이후 형성된다. 다층 상호접속 구조는 수지층 형성 단계 및 상호접속 및 비아 도체 형성 단계를 필요한 만큼 반복함으로써 형성될 수 있다.
그렇지만, 빌드-업 프린트 기판에 관한 문제는, 베이스 코어 기판으로서 낮은 내열성의 유리 에폭시 프린트 기판을 사용함으로 인해, 다층 구조의 형성 또는 반도체 칩의 장착 도중 열에 의해 뒤틀림 또는 파형과 같은 변형이 기판 내에서 발생하기 쉽다는 것이다.
한편, JP2000-3980A(특허문헌 1)은 빌드-업 라미네이트 구조체가 금속 시트로 만들어진 베이스 기판 상에 형성되어 있는 패키징용 와이어링 기판을 개시한다.
도 12는 패키징용 와이어링 기판을 제조하는 공정의 도면을 나타낸다. 일단, 도 12(a)에 나타낸 바와 같이, 절연층(502)이 금속 시트(501) 상에 형성된다. 비아홀(503)이 절연층(502) 내에 형성된다. 이후, 도 12(b)에 나타낸 바와 같이, 상호접속 패턴(504)이, 그 안에 형성된 비아홀(503)을 갖는 절연층(502) 상에 형성된다. 이후, 도 12(c)에 나타낸 바와 같이, 절연층(506)은 상호접속 패턴(504) 상에 형성된다. 상호접속 패턴(504)까지 연장하는 플립 칩 패드부분(505)이 절연층(506) 내에 형성된다. 마지막으로, 도 12(d)에 나타낸 바와 같이, 금속층(501)이 저면으로부터 에칭되어 기판-강화체(507) 및 외부 전극 터미널(508)을 형성한다.
그렇지만, 이러한 패키징용 와이어링 기판에서, 외부 전극 터미널(508)은 금속 시트(501)를 에칭함으로써 형성되기 때문에, 측면 에칭양의 제어에 대한 한계로 인해 외부 전극 터미널(508)들 사이의 피치를 감소시키기 어렵다. 패키징용 와이어링 기판이 외부 보드 상에 또는 장치 내에 장착될 때, 기판의 구조로 인해 외부 전극 터미널(508) 및 절연층(502) 사이의 계면에서 스트레스가 집중한다. 이는 개방 고장의 가능성을 불리하게 증가시키고 기판의 충분한 신뢰가능성을 방해한다.
종래의 기술로 상기 문제를 해결할 수 있는 패키징용 와이어링 기판이 JP2002-198462A(특허문헌 2)에 개시되어 있다.
도 13을 참조하여, 이 와이어링 기판의 기본 구조 및 이 와이어링 기판을 형성하는 방법이 기술된다. 일단, 전극(602)이 금속 시트 등으로 제조된 지지보드(601) 상에 형성된다. 절연층(603)이 전극(602)를 덥도록 형성된다. 이후, 전극(602)까지 연장하는 비아홀(604)이 절연층(603) 내에 형성된다. 상호접속부(605)가 비아홀(604)를 채울 수 있도록 형성된다. 상호접속부(605)는 비아홀(604) 내에 매립된 도체에 의해 전극(602)에 접속된다(도 13(a)). 다층 상호접속 구조는 절연층을 형성하는 단계, 비아홀을 형성하는 단계, 및 필요에 따라 상호접속부를 형성하는 단계들을 반복함으로써 형성될 수 있다. 이후, 도 13(b)에 나타낸 바와 같이, 지지보드(601)는 전극(602)을 노출하고 지지체(606)를 형성하도록 부분적으로 에칭제거된다. 그리하여 와이어링 기판(607)이 형성될 수 있다. 패드형 전극 패턴의 형성은 여기에서 기술되어 있다. 그렇지만, 선형 상호접속 패턴이 유사하게 형성될 수 있다.
금속과 같은 내열성 재료로 만들어진 지지체(606)는 와이어링 기판의 열변형이 저해되는 것을 가능하게 한다. 소정의 기계적 강도의 수지 재료로 만들어진 절연층은 더 높은 강도를 갖는 와이어링 기판을 제공한다. 또한, 전극 또는 상호접속부를 형성하는 도체층의 저면은, 절연층 내에 매립된 도체층의 주변부와 함께 노출된다. 이는 장착 도중 도체층 상의 스트레스 집중을 저해하고, 장착 신뢰성을 향상시킨다.
상기 와이어링 기판에 적합한 절연층 재료는 JP2004-179647A(특허문헌 3)에 개시되어 있다. 향상된 신뢰성을 제공하면서, 반복적으로 인가된 열 스트레스에 의해 야기되는 크랙의 발생을 저해할 수 있는 와이어링 기판 및 반도체 패키지를 제공하기 위해, 이 간행물은, 3 내지 100 μm의 필름두께 및 23℃에서 최소한 80 MPa의 파단강도을 가지고, -65℃에서의 파단강도이 a로서 정의되고, 150℃에서의 파단강도이 b로서 정의될 때, (a/b) 비의 값은 최대 4.5인 절연층을 개시하고 있다. 이 간행물은 또한 이 절연층이 150℃에서 2.3 GPa의 탄성율을 바람직하게는 나타냄을 특정하고 있다. 이 간행물은 또한, -65℃에서의 탄성율이 c로서 정의되고, 150℃에서의 탄성율이 d로서 정의될 때, (c/d) 비의 값은 최대 4.7까지로 특정됨을 개시하고 있다. 이 간행물은 또한 (a/b)비의 값이 최대 2.5 또는 2.5 이상이면서 4.5 이하이고, (a/b) 비 및(c/d) 비의 차이가 최대 0.8로 특정됨을 또한 개시하고 있다.
한편, 와이어링 기판의 강성을 증가시키고 뒤틀림 및 파형(왜곡)을 감소시키기 위해, 반도체 칩에 장착되는 제품부 이외에 와이어링의 부분(희생 보드부) 내에 모형 패턴을 형성하기 위한 기술을 제안하였다.
예를 들면, JP8-51258A(특허문헌 4)는, 벌집같이 배치된 육각 패턴을 포함하는 모형 패턴이 와이어링 기판의 희생 보드부 내에 형성되어 강성이 증가하는 것을 가능하게 함을 기술한다. 이 간행물은 또한 모형 패턴이 없는 부분의 면적에 대한 희생 보드부 내 모형 패턴의 면적의 비가, 상호접속 패턴이 없는 부분의 면적에 대한 제조부 내 상호접속 패턴의 면적의 비와 거의 같게 설정되어 뒤틀림 및 왜곡을 감소시킴을 기술한다.
또한, JP11-177191A(특허문헌 5)는 구성요소 장착을 위한 이동 방향에 수직인 측상에 위치한 희생 보드부 내에 형성된 충실성(solid) 패턴, 및 구성요소 장착을 위한 이동 방향에 평행인 측상에 위치한 희생 보드부 내에 형성되고, 다수의 분할된 패턴 유닛으로 구성된, 모형 패턴을 갖는 와이어링 기판을 기술한다. 이 간행물은 희생보드부 내 모형 패턴으로서 규칙적 간격으로 배치된 직사각형 또는 원형 패턴을 기술한다. 이 간행물에 따르면, 충실성 패턴은 강성을 증가시키고 분할된 더미 패턴은 뒤틀림 및 왜곡을 감소시킨다. 또한, 다층 구조의 기판의 강성은 각 층에 대한 패턴 유닛의 형상 또는 배열 피치를 변화시킴으로써 향상될 수 있다.
기판 자체의 구조(패턴 구조)에 기초한 뒤틀림 또는 파형을 감소시키기 위한 기술에 대조적으로, 반도체 칩이 장착된 장치 및 장착 방법에 기초하여 장착 능력을 향상시키는 기술이 제안되었다. 예를 들면, JP2001-68510 A(특허문헌 6)는 플립 칩 스킴(flip chip scheme)에 기초하여 반도체 칩을 장착한 결합 장치를 사용하여, 뒤틀린 기판 상에 반도체 칩을 장착하는 방법을 기술한다. 이 간행물에 따르면, 기판은 흡입홀을 갖는 스테이지 상에 배치된다. 압력 감소 메커니즘이 이후 사용되어 흡입홀 내에서 흡입력을 발생시켜 기판의 저면이 스테이지의 표면에 의해 흡입되어 유지되는 것을 가능하게 한다. 이 때, 기판의 뒤틀림은 기판이 스테이지 표면에 평행하도록 교정된다. 기판 유지 메커니즘은 기판을 스테이지에 대해 민다. 이는 기판이 스테이지와 정확하게 밀착하여 접촉시켜, 기판과 스테이지 사이의 갭을 제거하여 공기 누출을 방지한다. 이는 공기 누출로 인한 유지력의 감소 가능성을 방지하는 것을 가능하게 하여, 스테이지 작동 또는 결합 도중 기판 및 반도체 칩 사이의 조준 미스 가능성을 방지하는 것을 가능하게 한다.
본발명자들은 다음을 알게 되었다. 더 얇은 기판에 대한 필요성 증가로 인해, 종래의 뒤틀림 방지 기술이 특히 특허문헌 2에 기술된 것과 같은 상호접속 구조를 갖는 기판에 대해 충분한 뒤틀림 방지 효과를 발휘하는 것이 어렵다. 만약 아직 장착되지 않은 반도체 칩을 갖는 와이어링 기판이 스테이지 상에서 뒤틀리면, 와이어링 기판은 스테이지 상에 배치되어 고정될 때 스테이지에 대해 조준 미스될 수 있거나, 또는 와이어링 기판의 이동이 어려워진다. 이는 불행히도 제품의 신뢰성 및 생산성을 떨어뜨린다.
와이어링 기판이 특허문헌 6에 기술된 것과 같은 방법을 사용하여 스테이지 상에 배치되더라도, 장착된 반도체 칩을 갖는 기판은 이동 방향을 따라 중앙부가 융기된 채 불리하게 뒤틀릴 수 있다. 이동 도중 중앙부가 융기된 채 기판이 뒤틀릴 때, 장착된 칩을 갖는 기판은 기판 유지 가이드 또는 가열 커버와 같이 이동 경로에 걸쳐 위치한 부재와 불리하게 접촉할 수 있다.
발명의 요약
본발명의 목적은 반도체 칩이 적절히 장착될 수 있는 와이어링 기판, 이 와이어링 기판을 사용하여 제조되는 반도체 장치, 및 반도체 칩이 더욱 적절히 장착될 수 있는 반도체 장치를 제조하는 방법을 제공하는 것이다.
본발명의 양상에 따르면, 다음의 와어어링 기판, 반도체 장치 및 반도체 장치를 제조하는 방법이 제공된다.
(1) 다음을 포함하는 와이어링 기판:
베이스 절연 필름;
베이스 절연 필름의 상면측 상에 형성되는 제 1 상호접속부;
베이스 절연 필름 내에 형성된 비아홀 내에 제공되는 비아도체; 및
비아도체를 통해 제 1 상호접속부에 접속되는, 베이스 절연 필름의 저면측 상에 제공되는 제 2 상호접속부;
여기서, 와이어링 기판은 제 1 상호접속부, 비아도체 및 제 2 상호접속부가 각각 형성되어 있는 다수의 분할된-기판 유닛 영역을 포함하고;
와이어링 기판은 베이스 절연 필름 상에 뒤틀림-제어 패턴을 포함하고;
와이어링 기판은 뒤틀린 형상을 가져서, 와이어링 기판이 휴식시 수평판 상에 놓이고, 기판의 평면의 각 면의 최소한 중앙부는 이 면의 양말단이 융기된 채 수평판과 접촉하고, 여기서 각각의 이 면들은 기판의 평면에서 제 1 방향에 수직인 제 2 방향을 따라 연장함.
(2) (1)에 있어서,
제 1 상호접속부는 베이스 절연 필름의 상면측 상에 형성된 침강 부분 내에 제공되고;
뒤틀림-제어 패턴은 베이스 절연 필름 상면측상에 형성된 또다른 침강 부분 내에 제공되고, 와이어링 기판이 뒤틀리는 것을 허용하는 선형 패턴을 포함하여, 와이어링 기판의 평면의 각 면의 양 말단이 각 측의 중앙부 위에 위치하고, 여기서 각각의 측들은 기판의 평면에서 제 2 방향을 따라 연장하고;
와이어링 기판은 뒤틀린 형상을 가져서, 제 1 상호접속부 형성 측면이 위로 향한 채 휴식시 수평판 상에 놓이고, 기판의 평면의 각 면의 최소한 중앙부는 이 면의 양말단이 융기된 채 수평판과 접촉하고, 여기서 각각의 이 면들은 기판의 제 2 방향을 따라 연장하는 와이어링 기판.
(3) (2)에 있어서, 뒤틀림-제어 패턴이 다수의 분할된-기판-유닛 영역들이 형성된 영역의 최소한 주변부 내에 제공되는 와이어링 기판.
(4) (2) 또는 (3)에 있어서, 뒤틀림-제어 패턴 및 제 1 상호접속부에 대해, 제 2 방향을 따라 연장하는 Y-구성요소의 총 구성성분에 대한, 제 1 방향을 따라 연장하는 X-구성요소의 총 구성성분의 구성성분비(X/Y)는 1 보다 큰 와이어링 기판.
(5) (3) 또는 (4)에 있어서, 뒤틀림-제어 패턴이 제 1 방향으로 연장하는 선폭과 선간 패턴(line and space pattern)을 포함하는 와이어링 기판.
(6) (3) 내지 (5) 중 어느 하나에 있어서, 뒤틀림-제어 패턴이 서로 분리되 는 다수의 패턴 유닛을 포함하는 와이어링 기판.
(7) (6)에 있어서, 뒤틀림-제어 패턴 내의 패턴 유닛이 매트릭스 내에 배치되는 와이어링 기판.
(8) (2) 내지 (7) 중 어느 하나에 있어서, 각각의 분할된-기판-유닛 영역 내측의 침강부-외 면적(Q)에 대한 침강부-내 상호접속부 면적(P)의 평면 돌출 면적비(R2)(P/Q)에 대한, 분할된-기판-유닛 영역 외측의 뒤틀림-제어 패턴-형성 영역 내의 침강부-외 면적(B)에 대한 침강부-내 패턴 면적(A)의 평면 돌출 면적비(R1)(A/B) 의 비(R1/R2)가 0.8 내지 1.2의 범위 내인 와이어링 기판.
(9) (2) 내지 (8) 중 어느 하나에 있어서, 분할된-기판-유닛 영역 외측의 뒤틀림-제어 패턴-형성 영역 내의 침강부-외 면적(B)에 대한 침강부-내 패턴 면적(A)의 평면 돌출 면적비(A/B)가 0.1 내지 0.5의 범위 내인 와이어링 기판.
(10) (2) 내지 (9) 중 어느 하나에 있어서, 뒤틀림-제어 패턴이 제 1 상호접속부와 동일한 재료로 형성되고, 제 1 상호접속부와 같은 두께를 갖는 와이어링 기판.
(11) (2) 내지 (10) 중 어느 하나에 있어서, 제 1 상호접속부의 상면이 베이스 절연 필름의 상면 아래에 위치하는 와이어링 기판.
(12) (2) 내지 (10) 중 어느 하나에 있어서, 제 1 상호접속부의 상면이 베이스 절연 필름의 상면와 같은 평면 상에 있는 와이어링 기판.
(13) (1) 내지 (12) 중 어느 하나에 있어서, 기판의 저면측 상에 솔더 레지스트층을 추가로 포함하는 와이어링 기판.
(14) (1) 내지 (13) 중 어느 하나에 있어서, 분할된-기판-유닛 영역이 매트릭스로 배치되는 와이어링 기판.
(15) (14)에 있어서, 분할된-기판-유닛 영역이, 제 1 방향을 따라 배치된 분할된-기판-유닛 영역의 개수가 제 2 방향을 따라 배치된 분할된-기판-유닛 영역의 개수보다 더 크도록 배치되는 와이어링 기판.
(16) (1) 내지 (15) 중 어느 하나에 있어서, 제 1 방향을 따라 연장하는 와이어링 기판의 각 측이 제 2 방향을 따라 연장하는 각 측보다 더 길도록 직사각형 형상인 와이어링 기판.
(17) (1) 내지 (16) 중 어느 하나에 있어서, 제 1 방향을 따라 연장하는 와이어링 기판의 각 측이 완전히 융기하도록 뒤틀린 형상을 갖는 와이어링 기판.
(18) (1) 내지 (17) 중 어느 하나에 있어서, 베이스 절연층의 저면측 상에 제공되는 절연층, 절연층 내에 형성된 비아홀 내에 제공되는 비아도체, 및 비아도체를 통해 상부 상호접속부에 접속되는, 절연층의 저면 상에 제공되는 상호접속부를 각각 포함하는 하나 이상의 상호접속 구조층을 추가로 포함하는 와이어링 기판.
(19) (1) 내지 (18) 중 어느 하나에 있어서, 베이스 절연 필름이 내열 수지 또는 섬유-강화 내열 수지 복합재료로 제조되는 와이어링 기판.
(20) (1) 내지 (19) 중 어느 하나에서 기술된 와이어링 기판, 및 이 와이어링 기판의 상면측 상에 형성되는 제 1 상호접속부에 접속되는, 와이어링 기판의 상면측에 장착되는 반도체 칩.
(21) 다음 단계들을 포함하는 반도체 장치를 제조하는 방법:
(1) 내지 (19) 중 어느 하나에서 기술된 와이어링 기판을 제조하는 단계;
와이어링 기판을 스테이지 상에 배치시켜서, 와이어링 기판의 제 1 방향이 이동 방향을 따라 연장하고, 형성된 제 1 상호접속부를 갖는 와이어링 기판의 상면측이 위쪽으로 향하도록 하는 단계;
반도체 칩을 와이어링 기판의 상면측 상에 장착하는 단계; 및
제 1 방향으로, 그 위에 장착되는 반도체 칩을 갖는 와이어링 기판을 이동시키는 단계.
(22) (21)에 있어서, 스테이지는 스테이지 상에 배치되는 와이어링 기판의, 제 1 방향을 따라 연장하는 양측을 유지하는 고정기구(retainer)를 포함하고, 이 방법은 스테이지 상에 배치되는 와이어링 기판의, 제 1 방향을 따라 연장하는 양측을 유지하는 단계를 추가로 포함하는 반도체 장치를 제조하는 방법.
(23) (21) 또는 (22)에 있어서, 스테이지는 스테이지 상에 배치된 와이어링 기판을 고정적으로 흡입하기 위한 흡입 수단을 포함하고, 이 방법은 흡입에 의해 스테이지 상에 배치된 와이어링 기판을 고정시키는 단계를 추가로 포함하는 반도체 장치를 제조하는 방법.
본발명은 반도체 칩이 적절히 장착될 수 있는 와이어링 기판을 제공할 수 있다. 본발명은 또한 반도체 칩이 안정적으로 장착되는 것을 가능하게 하고, 장착된 반도체 칩을 갖는 기판이 더욱 적절히 이동되는 것을 가능하게 하면서 생산성을 향상시키는 반도체 장치를 제조하는 방법을 제공할 수 있다.
바람직한 실시예의 상세한 설명
본발명의 바람직한 실시예에 따른 예시를 아래에 기술한다.
상호접속 구조
일단, 도 1을 참조하여, 본발명의 실시예에 따른 와이어링 기판의 기본적인 상호접속 구조에 대해 설명한다.
본발명의 실시예에 따른 와이어링 기판은 베이스 절연 필름(111), 베이스 절연 필름의 상면측 상에 제공되는 상층 상호접속부(112)(112a, 112b), 베이스 절연 필름 내에 형성된 비아홀(113) 내에 제공되는 도체, 및 비아도체를 통해 상층 상호접속부에 접속되고 베이스 절연 필름의 저면 상에 형성되는 하층 상호접속부(114)를 갖는다. 상층 상호접속부(112)는 베이스 절연 필름(111)의 상면 내에 형성되는 침강부(111a) 내에 제공된다. 솔더 레지스트층(115)은 하층 상호접속부(114)의 일부분을 노출시키면서 하층 상호접속부(114)의 남은 부분을 커버하도록 베이스 절연 필름(111)의 저면측 상에 형성된다. 노출부는 패드 전극으로서 이용될 수 있다.
상층 상호접속부(112)는 베이스 절연 필름(111)의 상면 내에 형성되는 침강부(111a)를 채우도록 형성된다. 이는 상층 상호접속부에 인가되는 스트레스 및 긴장을 해제하여, 스트레스 집중이 감소되도록 한다. 이는 순차로 기판 내 상호접속부들의 신뢰성을 향상시키는 것을 가능하게 한다.
상층 상호접속부(112)의 노출된 상면은 베이스 절연 필름의 상면의 수평 표면 아래에 위치하여 와이어링 기판의 상면의 일부를 구성한다. 즉, 상층 상호접속 부의 상면에 상응하는 저면을 갖는 침강부는 와이어링 기판의 상면 내에 형성된다. 상층 상호접속부의 상면에 상응하는 저면을 갖는 침강부는 예를 들면 약 0.5 내지 10 μm의 깊이를 갖도록 설정될 수 있다. 침강부는 범프(bump)가 조준미스되거나 흐르는 것을 방지하는 것을 가능하게 한다. 이는 작은 피치로 배치된 패드를 갖는 반도체 칩에 대한 상호접속부의 위치정확성 및 신뢰성을 향상시키는 것을 가능하게 한다. 너무 침강부가 얕으면 충분히 상기한 효과를 발휘할 수 없고, 반면 침강부가 너무 깊으면 충분한 상호접속을 방해하고, 언더필(underfill)이 제공될 때 언너필을 충전하기 어렵게 만든다.
상층 상호접속부(112)는 Cu, Ni, Au, Al, Pd 또는 Ag와 같은 금속으로 형성될 수 있다. 상층 상호접속부의 두께는 예를 들면 2 내지 20 μm에서 설정될 수 있다. 상층 상호접속부의 폭은 10 내지 500 μm, 바람직하게는 15 내지 500 μm, 더욱 바람직하게는 20 내지 100 μm, 대표적으로는 20 내지 40 μm의 범위 내에서 바람직하게는 설정된다.
본발명의 실시예에 따른 와이어링 기판 내의 상층 상호접속부는 라미네이트된 구조를 가질 수 있다. 도 1에서, 상층 상호접속부(112)는 상부측 에칭장벽층(112a) 및 하부측 상호접속 본체층(112b)으로 구성된 2층 구조를 갖는다. 에칭장벽층은 예를 들면 Ni, Au 또는 Pd로 만들어지고, 아래에 기술되는 지지보드를 에칭하는 단계 중 상층 상호접속부가 에칭되는 것을 방지할 수 있다.
와이어링 기판에 대해 요구되는 특성, 강도, 작업성 및 필름 재료의 제조와 관련하여, 베이스 절연 필름(111)의 두께는 예를 들면 3 내지 300 μm, 바람직하게 는 20 내지 200 μm, 더욱 바람직하게는 20 내지 100 μm에서 설정될 수 있다. 베이스 절연 필름이 너무 얇으면, 충분한 경도가 달성되기 어렵고, 반면 베이스 절연 필름이 너무 두꺼우면 비아홀의 미세제작 작업성을 감소시킨다. 베이스 절연 필름에 대한 재료는 내열성 또는 기계적 강도와 같은 소정의 특성에 따라 다양한 수지 및 수지 복합 재료로부터 선택될 수 있다.
비아홀(113)은 베이스 절연 필름(111)의 침강부(111a) 바로 아래의 영역 내에 형성된다. 비아홀의 직경은 반도체 패키지의 타입에 따라 약 30 내지 80 μm에서 설정된다. 전도성 재료는 상층 상호접속부를 접속하도록 비아홀 내에 매립된다.
하층 상호접속부(114)은 베이스 절연 필름(111)의 저면 상에 형성되고, 비아홀 내의 전도성 재료를 통해 상층 상호접속부(112)에 전기적으로 접속된다. 하층 상호접속부는 비하홀 내의 전도성 재료와 일체적으로 형성될 수 있다. 하층 상호접속부의 두께는 예를 들면 2 내지 20 μm에서 설정될 수 있다. 솔더 레지스트층(115)은 하층 상호접속부의 일부분을 노출시키면서 상호접속부의 나머지 부분을 커버하도록 베이스 절연 필름(111)의 저면 상에 형성된다. 하층 상호접속부의 노출 부분은 패드 전극을 형성한다. 솔더 레지스트층의 두께는 예를 들면 2 내지 40 μm에서 설정될 수 있다.
도 2에 나타낸 바와 같이, 본발명의 실시예에 따른 와이어링 기판은 베이스 절연 필름(111) 및 하층 상호접속부(114)의 저면측 상에 층간 절연 필름(116), 비아홀(117), 및 제 2 하층 상호접속부(118)를 갖는 다층 구조를 가질 수 있다. 제 2 하층 상호접속부(118)는 하층 상호접속부(114)와 유사하게 형성될 수 있다. 제 2 하층 상호접속부(118)는 비아홀(117) 내의 전도성 재료를 통해 하층 상호접속부(114)에 전기적으로 접속된다. 솔더 레지스트층(115)은 제 2 하층 상호접속부(118)의 일부분을 노출시키면서 제 2 하층 상호접속부(118)의 남은 부분을 커버하도록 층간 절연 필름(116)의 저면 상에 형성된다. 하층 상호접속부의 노출된 부분은 패드 전극을 형성한다. 솔더 레지스트층의 두께는 예를 들면 2 내지 40 μm에서 설정될 수 있다.
본발명의 실시예에 따르면, 와이어링 기판은 상기 다층 상호접속 구조에 부가하여, 층간 절연필름, 비아홀 및 하층 상호접속부가 추가로 제공되는 다중 층간 절연필름을 갖는 다층 상호접속 구조를 가질 수 있다. 다층 상호접속 구조는 기판 상에 장착되는 반도체 칩으로 입력되는 신호수의 증가를 가능하게 한다.
본발명의 실시예에 따른 와이어링 기판의 전체 두께는 20 내지 350 μm, 바람직하게는 80 내지 300 μm의 범위 내에서 설정될 수 있다.
본발명의 실시예에 따른 와이어링 기판의 평면 크기에 대하여, 그 장측은 예를 들면 100 내지 350 mm(바람직하게는 150 내지 300 mm)에서 설정될 수 있고, 그 단측은 예를 들면 50 내지 150 mm(바람직하게는 50 내지 100 mm)에서 설정될 수 있다. 기판의 평면의 돌출 면적은 예를 들면 5,000 내지 50,000 mm2, 바람직하게는 7,0000 내지 30,000 mm2, 더욱 바람직하게는 10,000 내지 25,000 mm2의 범위 내에서 설정될 수 있다. 더욱 상세하게는, 예를 들면, 190 mm x 65 mm 또는 230 mm x 80 mm이고 260 mm 두께의 와이어링 기판이 제조될 수 있다.
도 3에 나타낸 바와 같이, 본발명의 실시예에 따른 와이어링 기판은, 상층 상호접속부의 상면이 베이스 절연 필름(111)의 상면으로 플러시되도록 구성될 수 있다. 만약 작은 피치로 배열된 패드를 갖는 반도체 칩이 범프를 사용하여 장착되면, 상기 구조는 조준 미스에 대해 충분한 마진을 제공할 수 있어서 접속 신뢰성을 향상시킨다. 본발명의 실시예에 따른 와이어링 기판은, 상층 상호접속부의 상면이 베이스 절연 필름의 상면의 평면으로부터 돌출하도록 구성될 수 있다.
이제, 도 4를 참조하여, 반도체 칩이 장착될 와이어링 기판의 형태의 예시를 기술한다.
생산성 및 취급성과 관련하여, 상기 기본적인 상호접속 구조를 갖는 와이어링 기판은, 단일 기판이 분할하여 도 4에 나타낸 바와 같이 표적 제품에 대한 기판에 상응하고 매트릭스(또는 블록형)(이 형태의 기판은 필요에 따라 이하에서 "블록 기판"으로 언급된다)로 배치되는 다수의 기판-유닛 영역(제조부)(201)을 형성하도록 형성될 수 있다. 여기서, 와이어링 기판의 각각의 기판-유닛 영역은 하나의 미리 결정된 반도체 칩 또는 미리 결정된 반도체 칩의 세트가 장착되는 표적 반도체 패키지에 대해 사용되는 와이어링 기판에 대한 기판 영역의 유닛 영역을 말한다. 아래에 기술되는 뒤틀림-제어 패턴은 매트릭스로 배치되는 기판-유닛 영역의 주변부를 둘러싸는 주변 영역(202) 내에 제공될 수 있다. 장착 반도체 칩의 작동이 적절히 수행되는 것을 가능하게 하기 위해, 모든 기판-유닛 영역(201)은 바람직하게는 동일한 방향으로 배치된다. 또한, 반도체 칩의 장착에 대한 생산성을 위해, 본발명의 실시예에 따른 와이어링 기판은, 이동 방향에 따라 연장하는 측(도면에서, X-방향으로 연장하는 측)이 이동 방향을 가로지르는 측(도면에서 Y-방향으로 연장하는 측)보다 길도록 직사각형의 형상인 것이 바람직하다. 반도체 칩은 와이어링 기판의 각각의 기판-유닛 영역 내에 장착된다. 와이어링 기판은 이후 조각으로 분할되어, 기판-유닛 영역들이 서로 독립적으로 분리된다. 이는 다수의 제품(반도체 패키지)을 유도하고, 각 제품은 기판-유닛 영역의 하나에 상응하는 기판을 갖는다. 표적 와이어링 기판에 상응하는 다수의 성분 유닛은 그리하여 하나의 기판에 제공되어 운송 중 와이어링 기판의 취급을 용이하게 하고 반도체 패키지의 생산성을 향상시키는 것을 가능하게 한다.
도 14는 본발명의 실시예에 따른 와이어링 기판의 기본 구조의 또다른 예시를 나타낸다.
이 와이어링 기판은 베이스 절연 필름(코어 필름)(1001), 베이스 절연 필름의 상면측에 제공되는 상층 상호접속부(1002), 베이스 절연 필름 내에 형성되는 비아홀 내에 제공되는 비아도체(1003), 및 비아도체를 통해 상층 상호접속부에 접속되고 베이스 절연 필름의 저면측 상에 형성되는 하층 상호접속부(1004)를 갖는다. 솔더 레지스트층(1005)은 상층 상호접속부(1002)의 일부분을 노출시키면서 상층 상호접속부(1002)의 남은 부분을 커버하도록 베이스 절연 필름(1001)의 상면측 상에 형성된다. 또한, 솔더 레지스트층(1005)은 하층 상호접속부(1004)의 일부분을 노출시키면서 하층 상호접속부(1004)의 남은 부분을 커버하도록 베이스 절연 필름(1001)의 저면측 상에 형성된다.
재료 및 크기에 대해, 상층 상호접속부 및 하층 상호접속부는 도 1과 관련하 여 기술된 상호접속 구조를 갖는 것과 유사하게 형성될 수 있다. 베이스 절연 필름, 비아도체, 및 솔더 레지스트는 도 1과 관련하여 기술된 상호접속 구조를 갖는 것과 유사하게 형성될 수 있다. 또한, 본 예시에서 상호접속 구조를 갖는 기판은 도 4와 관련하여 기술된 블록 기판으로 형성될 수 있다. 그 평면 크기는 또한 상기에서 기술된 바와 같이 설정될 수 있다.
본 예시에서 상호접속 구조를 갖는 와이어링 기판을 사용하여도, 아래에 기술된 특정의 뒤틀린 형상을 형성하도록 뒤틀림-제어 패턴을 제공하는 것은 반도체 칩이 더욱 적절히 장착되도록 가능하게 한다. 이는 또한 와이어링 기판이 더욱 적절히 이동되는 것을 가능하게 하여, 생산성을 향상시킨다.
뒤틀림-제어 패턴
본발명자들은 상기에서 기술된 바와 같은 블록 기판은 뒤틀릴 가능성 있어서, 상층 상호접속부의 측상의 기판 표면이 밸리(valley)를 구성한다는 점을 주목하였다. 특히, 본발명자들은 만약 와이어링 기판이 그 상층-상호접속부-형성측이 위쪽으로 향한 채 휴식시에 수평판 상에 놓여서 반도체 칩이 상층-상호접속부-형성측 상에 장착되는 것이 가능하면, 더 많은 상층 상호접속부가 X-Y 직교좌표계에서 X-방향으로 존재할 때, 와이어링 기판은 도 5(a)에 나타낸 바와 같이 Y-방향을 따라 연장하는 각각의 측들(단측들)의 양 말단을 융기시키도록(X-방향을 따라 연장하는 양측을 융기시키도록) 하는 방법으로 뒤틀린다. 대조적으로, 더 많은 상층 상호접속부가 Y-방향으로 존재하면, 와이어링 기판은 도 5(b)에 나타낸 바와 같이 X-방향을 따라 연장하는 각각의 측들(장측들)의 양 말단을 융기시키도록(Y-방향을 따라 연장하는 양측을 융기시키도록) 하는 방법으로 뒤틀린다.
그러한 기판의 뒤틀림은 더 많은 상층 상호접속부(112)가, 베이스 절연 필름(111)의 상면측 상의 침강부(111a) 내에 제공되어, 베이스 절연 필름의 저면측 상보다도 상면측 상에 위치한다는 사실에 아마도 기인한다. 제조 공정 도중 발생된 열 및 압력으로부터 유발된 스트레스가 베이스 절연 필름의 상면 또는 전면측 중 하나에 불균일하게 적용되어 스트레스 긴장을 발생시켜, 기판이 뒤틀리는 것을 유발할 것으로 추측된다. 상층 상호접속부는 베이스 절연 필름의 상면의 침강부 내에 매립되기 때문에, 상호접속부의 저면 뿐만 아니라 측면 주변도 베이스 절연 필름과 접촉하고; 상호접속부 및 절연 필름 사이에 큰 접촉 면적이 있다. 이는 아마도 전체 베이스 절연 필름 내에 스트레스 긴장을 증가시킨다.
본발명의 실시예에서, 모형 상호접속 패턴이 뒤틀림-제어 패턴으로서 형성되고; 모형 상호접속 패턴은 상층 상호접속부(112)와 유사한 구조, 즉, 베이스 절연 필름의 상면의 침강부 내에 제공된 패턴 구조를 갖고; 와이어링 기판의 뒤틀림은 이 패턴 구조에 의해 유도된 스트레스의 배향을 이용하여 제어된다. 이 뒤틀림-제어 패턴은 특정의 뒤틀림 형상을 갖는 와이어링 기판이 형성되는 것을 가능하게 한다. 베이스 절연 필름의 상면의 침강부 내에 제공되는 패턴은 이하에서 필요에 따라 "침강부-내 패턴"으로서 언급된다. 뒤틀림-제어 패턴 및 상층 상호접속부(112)는 모두 침강부-내 패턴이다.
본발명의 실시예에 따른 뒤틀림-제어 패턴은 상층-상호접속부-형성 영역의 주변부, 즉, 다수의 기판-유닛 영역 주변부 내에 제공될 수 있다. 예를 들면, 도 4(a)에 나타낸 바와 같이, 뒤틀림-제어 패턴이 블록 기판의 주변 영역(202) 내에 형성될 수 있다. 택일적으로, 뒤틀림-제어 패턴은 도 4(b)에 나타낸 바와 같이 주변 영역(202) 내 뿐만 아니라 격자형 영역(202a) 내에 형성될 수 있다. 뒤틀림-제어 패턴은 상층 상호접속부와 동시에 형성될 수 있다. 뒤틀림-제어 패턴은 그리하여 복잡한 단계를 추가할 필요없이, 상호접속부가 형성된 것과 동일한 정확성으로 쉽게 형성될 수 있다. 뒤틀림-제어 패턴은 필요에 따라 모형 상호접속부처럼 기판-유닛 영역 내에 제공될 수 있다.
뒤틀림-제어 패턴은 소정의 뒤틀림 형상에 따라 특정 방향을 따라 연장하는 다수의 선형 패턴을 바람직하게는 포함한다. 그러한 패턴으로서, 선폭과 선간 패턴(line and space pattern)이 바람직하다.
주변부 내에 제공되는 뒤틀림-제어 패턴은 뒤틀림-제어 패턴으로부터 발생하는 기판의 변형 가능성, 예를 들면 기판의 파형 가능성을 방지하기 위해, 서로 분리된 다수의 패턴 유닛들로 구성되는 것이 바람직하다. 다수의 패턴 유닛은 예를 들면, 도 6(a)에 나타낸 바와 같이, 매트릭스로 배치될 수 있다. 이 분리는 변형을 일으킬 가능성이 있는 스트레스를, 패턴이 제공되지 않은 패턴 유닛 사이의 영역 내에 적절히 분산시키는 것을 가능하게 하기 쉽다.
뒤틀림-제어 패턴에 더하여, 서로 분리된 다수의 지지 유닛으로 구성된 지지 패턴이 제공될 수 있다. 예를 들면, 충실성 패턴으로 형성된 다수의 지지 유닛은 도 6(b)에 나타낸 상호접속 형성 영역의 주변부 내에 매트릭스로 배치될 수 있다. 이들 지지 유닛으로 구성된 지지 패턴은 와이어링 기판(블록 기판)의 형상을 유지 하는 강화체로서 작용한다. 지지 패턴은 이동용 그리핑 마진(gripping margin)으로서, 또는 실링용 니핑 여유로서 이용될 수 있다. 충실성 패턴으로 형성된 각 지지 유닛은 원형 대신 사각형 또는 직사각형과 같은 다각형으로 성형될 수 있다. 이 지지 패턴은 와이어링 기판을 강화하여, 와이어링 기판의 변형의 가능성, 예를 들면, 파형의 가능성을 효과적으로 저지하면서, 와이어링 기판의 형상을 유지하는 능력을 향상시킨다. 다수의 지지 유닛으로 구성된 지지 패턴의 분리된 배치는 변형을 일으킬 가능성이 있는 스트레스를, 패턴이 제공되지 않은 패턴 유닛 사이의 영역 내에 적절히 분산시키는 것을 가능하게 한다. 지지 패턴은 상층 상호접속부와 동시에 형성될 수 있다. 지지 패턴은 그리하여 복잡한 단계를 추가할 필요없이, 상호접속부가 형성된 것과 동일한 정확성으로 쉽게 형성될 수 있다.
블록 기판의 특정예로서, 도 4(a)에 나타낸 블록 기판은 예를 들면 190 mm x 65 mm의 외부 크기를 갖도록 설정될 수 있고, 각 기판-유닛 영역(201)은 예를 들면 12 mm x 13 mm의 외부 크기를 갖도록 설정될 수 있다. 기판의 주변 영역(202)에서, 도 6(a)에 나타낸 뒤틀림-제어 패턴, 즉, 매트릭스로 배치된 기판 유닛 영역(201)을 둘러싸도록, 매트릭스로 배치되고 각각 선폭 및 선간 패턴(라인폭: 30 μm, 공간폭: 30 μm)으로 구성된 패턴 유닛(301)을 갖는 패턴이 형성될 수 있다. 도 6(a)에 나타낸 크기 대신, 선폭 및 선간 패턴은 30 μm의 라인폭 및 60 μm의 공간폭을 갖도록 절단될 수 있다. 선폭 및 선간 패턴은 뒤틀림 제어 기능을 가지고, 한편 패턴 유닛(301)의 매트릭스 배치는 패턴 자체로 인해 유발된 기판의 평면의 변형을 방지하는 기능을 갖는다. 본발명의 실시예에서, 도 6(b)에 나타낸 지지 패턴은, 매 트릭스로 배치된 기판-유닛 영역(201)을 둘러싸도록 도 6(a)에 나타낸 뒤틀림-제어 패턴의 내부에 배치될 수 있다. 이들 두 종류의 패턴의 점유율 및 레이아웃은 요망되는 효과에 따라 설정될 수 있다.
뒤틀린 와이어링 기판(블록 기판)은 반도체 칩의 장착 이전 및 이후에 반도체 패키지의 제조에 대해 심각한 문제를 제기할 수 있다.
스테이지 상에 배치된 와이어링 기판이 중앙부가 융기된 채, X- 또는 Y-방향으로 연장하는 와이어링 기판의 각 측(도 4에서, 각각 장측 또는 단측)이 언덕처럼 구부러지도록 하는 방법(즉, 와이어링 기판이 도 5(a) 및 5(b)에 나타낸 것과 반대 방향으로 뒤틀림)으로 뒤틀릴 때, 스테이지 상에 와이어링 기판을 배치시키고 이를 기존의 장치 내의 기판 고정물에 고정시키는 도중 조준 미스가 발생하기 쉽고, 만약 와이어링 기판이 더 얇다면, 주름이 생길 수 있고, 따라서 와이어링 기판 상에 반도체 칩을 안정하게 장착하기 어렵다. 또한, 반도체 칩이 장착된 기판이 그 중앙부가 융기된 채 뒤틀릴 때, 기판 유지 가이드 또는 가열 커버와 같이 이동 경로 위에 위치한 부재와 유리하게 접촉할 수 있다. 이들은 불행히도 신뢰성 및 제품의 생산성을 감소시킬 수 있다.
본발명의 실시예에서, 와이어링 기판의 상층-상호접속부-형성측은 칩-장착 표면으로서 사용되고, 와이어링 기판은 상층-상호접속부-형성측이 위로 향한 채 이동 레일 또는 스테이지 상에 배치된다. 이는 칩 장착 이전에 중앙부가 융기된 채 기판이 뒤틀리는 것을 방지하는 것을 가능하게 한다. 이는 상층-상호접속부-형성측이 위로 향한 채 수평판 상에 휴식시 놓일 때, 본발명의 실시예에 따른 와이어링 기판은 도 5(a) 및 5(b)와 관련하여 상기에서 기술된 바와 같이 상층-상호접속부-형성 표면을 밸리처럼 구부리도록 뒤틀리기 쉽다.
그렇지만, 와이어링 기판이 상층-상호접속부-형성측이 위로 향한 채 이동 레일 또는 스테이지 상에 배치되더라도, 만약 이동 방향으로 연장하는 와이어링 기판의 각 측이 밸리처럼 뒤틀리면, 예를 들면, X-방향, 이동 방향을 따라 연장하는 와이어링 기판의 각 측(장측)이 도 5(b)에 나타낸 바와 같이 밸리처럼 뒤틀리면(즉, Y-방향을 따라 연장하는 양 측(양 단측들)을 융기시키도록 하는 방식으로 와이어링 기판이 뒤틀림), 기존의 장치를 가진 기판을 운반하기 어려운데, 융기부가 이동 경로 위에 위치한 부재와 접촉하거나 걸리게 되기 때문이다. 그러한 뒤틀림이 발생하면, 더 많은 상층 상호접속부가 Y-방향으로 형성되고, 즉, 상층 상호접속부의 Y-성분이 X-성분보다 크다(X/Y<1). 그러한 와이어링 기판에 대해, Y-성분보다 더 큰 Y-성분(X/Y>1)을 갖는 뒤틀림-제어 패턴이 제공되어, 뒤틀림-제어 패턴의 스트레스로 상부층 상호접속부로부터 발생한 스트레스를 상쇄시킨다. 이는 와이어링 기판의 뒤틀림을 저해하는 것을 가능하게 한다.
와이어링 기판의 뒤틀림은 상기한 바와 같은 상층 상호접속부의 X- 및 Y-성분 및 뒤틀림-제어 패턴을 상쇄시킴으로써 저해될 수 있다. 그렇지만, 심지어 뒤틀림 가능성이 저해된 와이어링 기판이라도, 반도체 칩의 장착 후 이동 방향을 따라 융기된 중앙부를 가진 채 불리하게 뒤틀릴 수 있다. 중앙부가 융기된 채 뒤틀릴 때, 칩 장착 기판은 이동 도중 기판 유지 가이드 또는 가열 커버와 같이 이동 경로 위에 위치한 부재와 불리하게 접촉할 수 있다. 이는 아마도, 하층-상호접속부-형성 표면 상에 제공되는, 솔더레지스트층의 열적 수축으로 인한 것이다. 즉, 아마도, 반도체 칩의 장착단계에서, 및 연이은 단계 도중 수행된 열적 처리에서, 솔더 레지스트는 열적으로 수축하여 와이어링 기판의 상면측에 작용하는 것보다 더 큰 수축력을 유발하여 솔더 레지스트가 제공되는 와이어링 기판의 저면측에 작용하고; 이는 와이어링 기판이 중앙부가 융기된 채 뒤틀리는 것을 유발한다. 본발명의 실시예에 따른 와이어링 기판은 칩장착 표면으로서 상부층-상호접속부-형성측(상면)을 사용하기 때문에, 하층-상호접속부-형성측(저면) 상의 수지(솔더 레지스트)의 양은 상면 상의 수지층(장착 물질 등)보다 더 크다. 따라서, 저면측 상의 열적 수축 양은 상면측 상의 그것보다 더 크다.
본발명의 실시예에 따라, 아직 칩이 장착되지 않은 와이어링 기판의 뒤틀림의 특정 형상은, 칩이 장착된 와이어링 기판의 뒤틀림을 방지하도록 형성된다. 이 뒤틀림을 형성하기 위해, 뒤틀림-제어 패턴으로서 상층-상호접속부-형성측(상면) 상에 침강부-내 패턴이 제공된다. 이 뒤틀림-제어 패턴은, 이동 방향(X-방향)에 수직인 방향(Y-방향)을 따라 연장하는 와이어링 기판의 각 측의 양 말단이 융기하도록 구성되어 뒤틀림을 형성한다. 예를 들면, 도 5(a)에 나타낸 바와 같이, 와이어링 기판은, Y-방향으로 연장하는 각 측(단측)이 밸리처럼 뒤틀리도록 형성될 수 있다(와이어링 기판은 X-방향으로 연장하는 각 측(장측)을 융기시키도록 하는 방식으로 뒤틀린다). 상기에서 기술한 바와 같이 미리 와이어링 기판 상에 특정 형상의 뒤틀림을 형성하는 것은 반도체 칩의 장착 이후 뒤틀림을 저해하는 것을 가능하게 한다. 특정 형상의 뒤틀림을 유발하는 스트레스는 반도체 칩의 장착후 발생되는 스 트레스의 가능성을 상쇄시키면서, 장착 후 뒤틀림을 가능성을 저해한다고 추측된다.
와이어링 기판의 그러한 특정 형상의 뒤틀림은 상층 상호접속부 및 뒤틀림-제어 패턴의 Y-성분의 총성분에 대한 X-성분의 총성분의 조성비(X/Y)을 1 이상으로 설정함으로써 형성될 수 있다. 더욱 충분한 뒤틀림을 유발시키기 위해, 조성비(X/Y)를 바람직하게는 55/45 이상, 더욱 바람직하게는 60/40으로 설정한다. 만약 조성비(X/Y)가 과도하게 증가하여 상당한 뒤틀림을 형성하면, 와이어링 기판을 기존의 장치와 함께 고정 및 이동시키기 어렵다. 따라서, 장치의 고정 및 이동 메커니즘에 따라 적절한 범위 내에서 성분비를 바람직하게 설정한다. 성분비는 예를 들면 90/10 이하로 설정될 수 있다.
상기한 특정 형상의 뒤틀림을 갖는 와이어링 기판을 사용하더라도, 반도체 칩은 예를 들면 아래에 기술된 방법에 의해 기판 상에 적절하게 장착될 수 있다. 도 7(a) 및 7(b)는 스테이지 상의 와이어링 기판에 대한 유지 메커니즘을 나타낸다. 도 7(a)는 와이어링 기판(700)이 스테이지(701) 상에 휴식시에 놓여서, 와이어링 기판(700)이 X-방향으로 이동되는 것을 나타내고; 와이어링 기판(700)은 도 5(a)에 나타낸 와이어링 기판에 상응하고, Y-방향을 따라 연장하는 측들(단측들)이 밸리처럼 구부러지고, 반면 X-방향을 따라 연장하는 양 측들(장측들)은 융기되도록 뒤틀린다. 이 뒤틀림 형상을 갖는 와이어링 기판은 감압하 흡입 라인(702)에 접속되는 스테이지 표면 내 흡입 포트를 통해 부과되는 흡입력에 의해 스테이지의 표면상으로 흡입 및 유지되는 저면을 갖는다. 뒤틀림은 그리하여 교정된다. 이후, 도 7(b)에 나타낸 바와 같이, Y-방향으로 와이어링 기판의 양 말단, 즉, X-방향의 양 측들(장축)은 고정기구(703)에 의해 고정된다. 반도체칩은 연이어, 기판 상에 장착된다. 한편, 중앙부가 융기된 채 뒤틀린 와이어링 기판은 유지되고 고정될 때, 그 주변부는, 중앙부는 융기되어 남아있는 채, 흡입 포트를 통해 부과된 흡입력에 의해 유지되고, 따라서, 이는 와이어링 기판을 적절히 고정시키는 것을 어렵게 한다. 따라서, 와이어링 기판은 조준 미스되기 쉽고, 만약 기판이 얇다면, 주름이 생길 수 있다.
상기에서 기술된 바와 같이, 본발명의 실시예는 반도체 칩이 아직 장착되지 않은 와이어링 기판이 조준미스를 방지하면서 스테이지에 적절히 고정되는 것을 가능하게 한다. 이는 반도체 칩이 더욱 적절히 장착되는 것을 가능하게 한다. 이 실시예는 반도체 칩이 장착된 후 뒤틀림 가능성을 방지할 수 있어, 장착된 반도체 칩을 갖는 반도체가 적절히 이동되는 것을 가능하게 한다. 이들은 반도체 패키지의 생산성 및 제품의 신뢰성의 향상을 가능하게 한다.
본발명의 실시예에 따른 와이어링 기판의 뒤틀림 형상은, 상층-상호접속부-형성측(상면)이 위로 향한 채, 수평판 상에 휴식시 놓일 때, 기판 이동 방향(X-방향)에 수직인 방향(Y-방향)으로 연장하는 각 측의 최소한 중앙부는, 상기한 바와 같이 그 양 말단이 융기된 채, 수평판과 접촉한다. 예를 들면, 본발명의 실시예에 따른 와이어링 기판의 뒤틀림 형상은, 도 5(a)에 나타낸 바와 같이, Y-방향으로 연장하는 와이어링 기판의 각 측(단측)이 밸리처럼 구부러지고, 반면 X-방향으로 연장하는 양 측(장측)이 융기되도록 한다.
Y-방향으로 연장하는 와이어링 기판의 측들(Y 측들)의 뒤틀림은, Y측의 중앙부가 수평판과 접촉하고, 접촉 영역이 Y 측의 중간점을 포함하고, 접촉 영역의 길이가 Y측의 바람직하게는 1/3 이하, 더욱 바람직하게는 1/4 이하이도록 하는 것이다. 한편, 각각 X-방향으로 연장하는 와이어링 기판의 측들(X 측들)의 뒤틀림은, X측의 중앙부가 수평판과는 접촉할 수 있지만 더욱 충분한 뒤틀림 방지 효과를 내기 위해 전체 X측이 바람직하게는 융기되는 것이다. 만약 X-측의 중앙부가 각각 수평판과 접촉하면, 이후 바람직하게는 접촉 영역은 X측의 중간점을 포함하고, 접촉 영역의 길이는 X측의 바람직하게는 1/3 이하, 더욱 바람직하게는 1/4 이하이다. 중앙부에 위치한 X측의 더 작은 접촉 영역은 반도체 칩이 기존 이동 메커니즘 상의 와이어링 기판 상에 장착된 후 뒤틀림을 더욱 쉽게 방지하는 것을 가능하게 한다.
본발명의 실시예에 따른 뒤틀린 형상에 대해, 각 측의 양 말단이 융기된 양은 기판의 사이즈 및 장착된 반도체 칩을 갖는 기판이 뒤틀린 정도에 따라서 적절히 설정될 수 있다. 그렇지만, 충분한 뒤틀림 제어 효과를 발휘하기 위해, 이 양은 바람직하게는 0.2 mm 이상, 더욱 바람직하게는 0.5 mm 이상, 가장 바람직하게는 1 mm 이상으로 설정된다. 한편, 원하지 않는 크기의 뒤틀림으로 인한 결함의 가능성을 방지하기 위해, 바람직하게는 5 mm 이하, 더욱 바람직하게는 4 mm 이하, 가장 바람직하게는 3 mm 이하로 설정된다.
본발명의 실시예에 따라 제어되는 와이어링 기판의 뒤틀린 형상(반도체 칩의 장착 이전에 관찰되는 뒤틀린 형상)은 상기에서 기술된 바와 같이 베이스 절연 필름의 상면측 상에 제공되는 침강부-내 패턴(상층 상호접속부 및 뒤틀림-제어 패턴) 에 의해 수행된다. 와이어링 기판은 침강부-내 패턴에 함유된 X-Y 직교좌표계의 좌표 성분의 하나의 양이 침강부-내 패턴에 함유된 다른 것보다 크다면, 뒤틀리기 쉽다. 본발명의 실시예에 따른 특정의 뒤틀린 형상을 얻기 위해, 침강부-내 패턴의 Y-성분에 대한 X-성분의 비(X/Y: 이하 "패턴 성분비"로서 언급됨)가 1보다 큰 것이 바람직하다.
여기서, 본발명에 따른 패턴의 X- 및 Y-성분은 X-Y 직교좌표계 내 패턴 프로필 라인의 각각 X- 및 Y-성분을 말한다. 패턴 프로필 라인은 각각 침강부-내 패턴 부재(상층 상호접속 부재 및 뒤틀림-제어 패턴 부재) 및 베이스 절연 필름 사이의 탄젠트에 상응한다. 예를 들면, 도 8(a)에 나타낸 패턴에서, 도면부호 L1 내지 L4는 프로필 라인을 지칭하고, 도 8(b)에 나타낸 패턴에서, 도면부호 L1 내지 L8은 프로필 라인을 지칭한다. 패턴 성분비(X/Y)는 미리결정된 패턴 내 프로필 라인의 Y-성분(절대값)의 합에 대한 X-성분의 합(절대값)의 비를 나타낸다.
본발명의 실시예는, X-방향을 따라 연장하는 선형 패턴 및 Y-방향을 따라 연장하는 선형 패턴의 합계가 전체 상층 상호접속 패턴의 최소한 60%, 또는 최소한 70%, 또는 특히 최소한 80%의 면적비를 차지하는 상층 상호접속부를 갖는 와이어링 기판에 대해 효과적이다. 여기서, 면적비는 패턴 자체에 점유되는 기판의 평면의 면적(평면 돌출 면적)에 기초한다. 즉, 상층 상호접속부의 선형 패턴의 면적비는 기판의 평면 내 전체 상층 상호접속 패턴에 의해 점유된 면적에 대한, X-방향을 따라 연장하는 선형 패턴 및 Y-방향을 따라 연장하는 선형 패턴의 합계에 의해 점유되는 면적의 비를 의미한다. 만약 X- 또는 Y-방향을 따라 연장하는 선형 패턴이 또 다른 패턴과 연속적이면, 두 개의 패턴 사이의 경계는 X- 및 Y-방향을 따라 연장하는 분할선들 중 하나이고, 분할선은 선형 패턴의 폭 방향에 상응한다. 도 9(a) 및 9(b)는 X- 또는 Y-방향을 따라 연장하는 선형 패턴이 경사 패턴과 연속적일 때 사용되는 분할선을 나타낸다.
본발명의 실시예에서, 뒤틀림-제어 패턴은, 침강부-내 패턴의 패턴 성분비(X/Y)가 상층 상호접속부의 불균일 패턴 성분비와 따라 1 이상이 되도록 제공된다. 본발명의 실시예에 따른 뒤틀림-제어 패턴은 소정의 뒤틀린 형상을 얻을 수 있도록 1보다 큰 패턴성분비(X/Y)를 갖는다. 패턴 성분비(X/Y)는 효과적인 뒤틀림 억제를 위해, 바람직하게는 최소한 1.5, 더욱 바람직하게는 3, 가장 바람직하게는 12이다. 특히, 패턴이 형성될 수 있는 우수한 뒤틀림 제어성 및 용이성을 위해, 뒤틀림-제어 패턴은 바람직하게는 이동 방향(X-방향)을 따라 연장하는 선과 같이 성형된다. 대표적으로, 선폭 및 선간 패턴이 바람직하다.
본발명의 실시예에 따른 와이어링 기판 내 상층 상호접속부의 면적점유율은 바람직하게는 5 내지 70%의 범위 내, 더욱 바람직하게는 10 내지 60%의 범위 내, 가장 바람직하게는 15 내지 45%의 범위 내이다. 면적점유율이 너무 낮으면 소정의 촘촘한 상호접속부의 형성을 방해한다. 면적점유율이 너무 높으면, 작업 정확성과 관련하여 상호접속부 사이의 절연을 보장하기 어렵게 만든다.
여기서, 상층 상호접속부의 면적점유율은 와이어링 기판의 평면의 한 성분 유닛 내 상층-상호접속부-형성 영역의 면적에 대한, 상층 상호접속부에 의해 점유된 면적의 퍼센트 비를 말한다. 상층-상호접속부-형성 영역은 하나의 성분 유닛 내 에 모든 상층 상호접속부를 포함하는 최소한의 면적의 사각형 내 영역을 말한다. 성분 유닛은, 하나의 미리 결정된 반도체 칩 또는 한 세트의 미리 결정된 반도체 칩이 장착되는 표적 반도체 패키지 내에 사용되는 와이어링 기판 또는 상응하는 기판 영역(기판-유닛 영역(201)에 상응하는)을 말한다.
뒤틀림-제어 패턴-형성 영역 내 침강부-외 영역(B)에 대한, 침강부-내 패턴 영역(A)의 평면돌출면적비(A/B)는 작업 정확성 및 뒤틀림-제어 효과와 관련하여 0.1 내지 0.5의 범위, 더욱 바람직하게는 0.2 내지 0.4의 범위 이내이다. 여기서, 뒤틀림-제어 패턴-형성 영역은 기판-유닛 영역의 외부 주변부 주위에 형성된 뒤틀림-제어 패턴을 포함하는, X- 및 Y-방향을 따라 연장하는 라인들로 구성된 최소 면적의 영역을 말한다.
또한, 상층-상호접속부-형성 영역 내(각 기판-유닛-영역 내) 침강부-외 영역(Q)에 대한 침강부-내 상호접속 영역(P)의 평면돌출면적비(P/Q)에 대한, 뒤틀림-제어 패턴-형성 영역 내 침강부-외 영역(B)에 대한 침강부-내 패턴 영역(A)의 평면돌출면적비(A/B)는 기판의 파형을 방지하기 위해, 바람직하게는 0.8 내지 1.2, 더욱 바람직하게는 0.9 내지 1.1의 범위 이내이다. 상층-상호접속부-형성 영역 내 침강부-내 상호접속부는 상층 상호접속부에 상응하고, 있다면, 뒤틀림-제어 패턴(침강부-내 패턴)으로서 기판-유닛 영역 내에 형성되는 모형 상호접속부를 포함한다.
뒤틀림-제어 패턴은 상층 상호접속부의 패턴 형성과 동시에 형성될 수 있다. 뒤틀림-제어 패턴의 재료 및 두께는 상층 상호접속부의 그것과 유사할 수 있다. 뒤틀림-제어 패턴의 폭, 길이 및 형상은 상층 상호접속부의 패턴에 따라 설정될 수 있다. 또한, 뒤틀림-제어 패턴의 패턴 밀도는 기판의 성분 유닛(제품부) 내 상층 상호접속부의 패턴 밀도에 따라 적절히 설정될 수 있다. 뒤틀림 제어는 상층 상호접속부와 최소한 실질적으로 같은 패턴 밀도를 갖는 뒤틀림-제어 패턴 영역을 사용하여 효과적으로 수행될 수 있다.
베이스 절연 필름
본발명의 실시예에 따른 베이스 절연 필름으로서 바람직하게는 사용되는 수지 재료에 대한 설명이 아래에 주어진다.
본발명의 실시예에 따른 베이스 절연 필름은 내열성 및 기계적 강도와 같은 소정의 특성에 따라 다양한 종류의 수지 재료로부터 선택될 수 있다. 예를 들면, 기계적 강도 및 내열성을 위해, 강화 재료를 함유하는 내열성 수지로 구성된 복합 수지 재료, 바람직하게는 섬유-강화된 수지 복합재료가 사용될 수 있다. 바람직한 강화 재료는 유리 또는 아라미드로 된 강화 섬유일 수 있다. 내열 수지는 규정된 온도 이상, 바람직하게는 150℃ 이상의 유리전이 온도를 가질 수 있다. 유리전이 온도는 JIS C6481에 따르고, DMA(동적 기계 분석, Dynamic Mechanical Analysis)법에 의해 측정될 수 있다. 내열 수지의 예시는 에폭시 수지, 폴리이미드 수지, 시아네이트 수지, 및 액정 폴리머를 포함한다. 복합 수지의 제조와 관련하여, 에폭시 수지가 바람직하게는 사용되는데, 강화 섬유가 이 수지에 적절히 함침될 수 있기 때문이다. 레이저 등에 의한 미세한 비아홀을 만족스럽게 제조하기 위해, 강화 섬유는 최대 10 μm의 직경을 갖는 것이 바람직하다.
열팽창의 두께 계수, 베이스 절연 필름의 탄성율 및 파단강도와 더불어 이들 특성의 온도 의존성을 고려하여 상기한 수지 재료로 만들어진 베이스 절연 필름의 물리적 특성을 제어함으로써, 반복적으로 부과된 열적 로드 및 접속부에서의 개방 고장과 같은 열적 열화에 의해 야기되는 크래킹의 가능성을 방지함으로써 신뢰성을 향상시키는 것이 가능하다. 우수한 기계적 특성 및 내열성을 갖는 와이어링 기판은, 예를 들면, 필름 두께를 20 내지 100 μm로 설정하고, 아래에 기술된 조건으로 설정함으로써 제공될 수 있다. 베이스 절연 필름의 탄성율 및 파단강도는 1-cm 폭 직사각형 시험편에 대한 "JPCA 표준, 빌드-업 상호접속 기판 JPCABU-01, 4.2부(JPCA Standard, Build-up Interconnection Substrate JPCA-BU01, Section 4.2)에 따라 인장 시험을 수행함으로써 측정될 수 있다.
(1) 두께 방향의 열팽창 계수: 최대 90 ppm/K,
만약 t℃의 온도에서 탄성율이 Dt로서 정의되고, t℃의 온도에서 파단강도가 Ht로서 정의된다면,
(2) D23≥5 GPa,
(3) D150≥2.5 GPa
(4)D-65/D150≤3.0
(5) H23≥140 MPa
(6) H-65/H150≤2.3.
조건(1)을 만족시키면, 반복적으로 인가된 열 스트레스에 의해 야기되는 두께 방향의 긴장 스트레스의 감소시키는 것이 가능하면서, 접속부에서의 개방 고장을 방지하는 것이 가능하다. 조건(2)를 만족시키면, 반도체 패키지의 조립 도중 와 이어링 기판이 적절히 이동될 수 있음을 보장한다. 조건(3)을 만족시키면, 충분한 와이어 결합능력을 제공한다. D150≥2.5 GPa의 GPa가 달성되고, 내열 수지의 유리전이온도는 최소한 150℃이기 때문에, 높은 와이어 결합능력이 얻어진다. 조건(4)을 만족시키면, 온도 차이에 의해 야기되는 탄성율의 편차를 감소시킨다. 이는 순차로 반복적인 가열 및 냉각 단계에 의해 야기된 긴장 스트레스를 감소시켜 반도체 패키지의 뒤틀림이 방지되는 것을 가능하게 한다. 조건(5)을 만족시키면, 베이스 절연 필름의 절단 가능성을 방지하여, 와이어링 기판이 반도체 패키지의 조립 도중 충분히 취급 및 이동되는 것을 가능하게 한다. 조건(6)을 만족시키면, 온도 차이에 의해 야기되는 파단 강도 편차를 감소시킨다. 이는 와이어 결합과 같은 고온 공정 단계에서 베이스 절연 필름의 충분한 내구성을 보장한다.
상기 수지 재료에 부가하여, JP2004-179747A에 개시된 것과 같은 수지 재료가 사용될 수 있다. 즉, 반복적으로 인가되는 열 스트레스에 의해 야기되는 크래킹을 방지하여 신뢰성 있는 반도체 패키지를 제공하기 위해, 3 내지 100 μm의 필름두께 및 23℃에서 최소 80 MPa의 파단강도를 갖는 수지 재료가 사용될 수 있고; 또한 이 수지 재료에 대해, -65℃에서 파단강도가 "a"로서 정의되고, 150℃에서 파단강도가 "b"로서 정의될 때, (a/b)비는 최대 4.5이다. 이들 조건에 부가하여, 150℃에서 최소 2.3 GPa의 탄성율을 갖는 유리한 수지 재료가 또한 유리하게 사용될 수 있다. 또한, -65℃에서 탄성율이 "c"로서 정의되고, 150℃에서 탄성율이 "d"로서 정의될 때, 최대 4.7의 (c/d)비를 갖는 수지 또는 최대 2.5 또는 2.5 이상 4.5 이하의 (a/b) 비를 가지고, 상기 조건에 부가하여, (a/b) 비 및 (c/d) 비 사이의 차이가 최대 0.8의 절대값을 갖는 수지를 유리하게 사용하는 것이 가능하다. 그러한 수지 재료로서는, 상기의 어떠한 섬유-강화 수지 복합 재료 및 내열 수지가 사용될 수 있다.
반도체 장치의 구조
이제, 본발명에 따른 반도체 장치의 구조를 설명한다.
도 10은 반도체 장치의 예시를 나타낸다. 본발명의 실시예에 따르면, 번프(121)는 와이어링 기판(110) 내의 상층 상호접속부(112)에 접속된다. 범프(121)에 전기적으로 접속되는 반도체 칩(120)은 와이어링 기판(110)의 상면측에 제공된다. 반도체 칩의 예시는 LSI와 같은 집적 회로가 형성되어 있는 실리콘칩이다. 언더필(122)은 반도체 칩 및 와이어링 기판 사이에 제공된다. 한편, 솔더볼(131)은 와이어링 기판(110)의 하층 상호접속부(114)의 노출부, 즉 패드 전극 내에 제공된다. 솔더볼은 하층 상호접속부(114)를 통해 반도체 칩(120)의 전극, 비아홀 내 도체, 상층 상호접속부(112) 및 범프(121)에 전기적으로 접속된다. 이 구조를 갖는 반도체 패키지는 솔더볼(131)을 통해 외부 보드(미도시됨) 상에 장착된다.
상기 구조에서, 몰딩이 필요에 따라 제공되고 생략될 수 있다. 반도체 칩이 보호 또는 강화될 필요가 있을 때, 반도체 칩은 몰드 수지로 코팅될 수 있다. 이 예시에서, 바록 반도체 칩이 범프를 통해 와이어링 기판 상에 장착되고 이후 와이어링 기판이 솔더볼을 통해 보드 상에 장착되지만, 이들 접속부들은 와이어 결합 또는 테이프 결합에 의해 제조될 수 있다.
도 2와 관련하여 기술된, 다층 상호접속 구조를 갖는 와이어링 기판에 대해, 반도체 칩은 와이어링 기판 상에 장착될 수 있고, 와이어링 기판은 이후 상기 예시에서와 같은 방법으로 보드 상에 장착될 수 있다. 와이어 결합 또는 테이프 결합은 또한 와이어링 기판 상의 반도체 칩의 장착 및 장착된 반도체 칩을 갖는 와이어링 기판의 보드상 장착에 수반되는 접속부들에도 사용될 수 있다.
와이어링 기판을 제조하는 방법
본발명의 실시예에 따른 와이어링 기판을 제조하는 방법에 대한 기술이 주어진다. 도 11은 도 1에 나타낸 와이어링 기판을 제조하는 공정의 단면도이다.
먼저, 도 11(a)에 나타낸 바와 같이, 스테인레스 스틸, Cu 또는 Cu 합금과 같은 금속으로 제조된 지지보드(141)이 제조된다. 레지스트층(142)이 지지보드 상에 형성되고; 레지스트층(142)은 상층 상호접속부 패턴에 상응하는 개방 패턴, 뒤틀림-제어 패턴 및 지지 패턴을 갖는다. 고에칭율층(112c), 에칭장벽층(112a), 및 패턴 본체층(112b)이 예를 들면 플레이팅에 의해 이 순서대로 개방 패턴 내에 형성된다. 고에칭율층(112c)의 예시는 단일 Cu층, 단일 Ni층, Cu층 및 Ni층을 포함하는 2층 플레이팅층을 포함한다. 고에칭율층의 두께는 예를 들면, 0.5 내지 10 μm에서 설정될 수 있다. 에칭장벽층(112a)은 예를 들면, Ni, Au 또는 Pd로 만들어진 플레이팅층일 수 있다. 에칭장벽층(112a)의 두께는 예를 들면 0.1 및 7 μm 사이에서 설정될 수 있다. 패턴 본체층(112b)의 두께는 예를 들면 2 내지 20 μm에서 설정될 수 있다. 고에칭율층 및 에칭장벽층에 대한 재료는 지지보드용 재료에 대한 에칭율을 고려하여 적절히 선택될 수 있다. 재료 조합의 바람직한 예시에 대해, Au 플레이팅층은 스테인레스 스틸로 만들어진 지지보드용 에칭장벽층의 예시이다. Ni 플레 이팅층은 구리 또는 구리 합금으로 제조된 지지보드용 에칭장벽층의 예시이다. Ni 플레이팅층은 고온에서 솔더의 확산 가능성을 방지하는 기능을 갖는다. 따라서, 와이어링 기판 상에 반도체 칩을 장착하는 공정, 또는 보드 상의 이 기판을 갖는 반도체 패키지를 장착하는 공정에서 솔더의 확산 가능성을 방지하기 위하여, Ni층은 패턴 본체층(112b) 및 에칭장벽층(112a) 사이에 제공될 수 있다.
이후, 레지스트층(142)은 도 11(b)에 나타낸 바와 같이 제거된다. 베이스 절연 필름(111)은 이후 상층 상호접속부(112), 뒤틀림-제어 패턴(미도시됨), 및 지지 패턴(미도시됨)을 커버하도록 하는 방법으로 지지보드(141)에 걸쳐서 형성된다. 베이스 절연 필름(111)은 절연 수지 필름을 지지보드 상으로 붙혀서 압착하고, 경화를 위해 예를 들면 100 내지 400℃에서 10분 내지 2 시간 동안 지지보드 상의 절연 수지 필름을 유지함으로써 형성될 수 있다. 이후, 비아홀(113)은 도 11(c)에 나타낸 바와 같이, 예를 들면 레이저 공정에 의해 상층 상호접속부(112) 바로 위의 영역 내의 베이스 절연 필름(111) 내에 형성된다.
이후, 도 11(d)에 나타낸 바와 같이, 전도성 재료가 비아홀(113)을 채우도록 형성되고, 하층 상호접속부(114)는 층을 패터닝함으로써 베이스 절연 필름(111) 상에 형성된다. 비아홀(113) 내의 전도성 재료 및 하층 상호접속부(114)는, 예를 들면, Cu, Ni, Au, Al, Pd 등으로 만들어진 플레이팅층을 제공하고 이 플레이팅층을 패터닝함으로써 형성될 수 있다. 전도성 재료 및 하층 상호접속부(114)의 두께는 예를 들면, 2 내지 20 μm에서 설정될 수 있다. 이후, 약 5 내지 40 μm의 두께를 갖는 솔더 레지스트층(115)은 하층 상호접속부(114)의 일부분을 노출시키면서 상호 접속부의 나머지 부분을 커버하도록 형성된다. 솔더 레지스트층은 생략될 수 있다. 솔더 레지스트층을 형성하는 대신, 지지보드 상에 상기 다층 상호접속 구조를 형성시키기 위해, 다음 단계가 수행될 수 있다: 전체 하층 상호접속부(114)를 커버하도록 베이스 절연 필름에 걸쳐 층간 절연필름을 형성하는 단계; 층간 절연필름 내에 비아홀을 형성하는 단계, 및 비아홀을 충전하도록 전도성 재료층을 형성하는 단계; 및 이 층을 패터닝하여 제 2 하층 상호접속부을 형성하는 단계.
이후, 도 11(e)에 나타낸 바와 같이, 전체 지지보드(141)는 상층 상호접속부(112)의 정면을 노출시키도록 화학적 에칭 또는 폴리싱에 의해 제거된다. 고에칭율층(112c)은 이후 에칭되어 제거된다. 이는 도 1에 나타낸 예시에 따른 와이어링 기판을 발생시킨다. 이 단계에서, 지지보드 및 고에칭율층이 동일 재료로 만들어질 때, 이 지지보드 및 이 층은 단일 에칭 처리만으로도 제거될 수 있다.
만약 고에칭율층(112c)을 제공함 없이, 최상층으로서 에칭장벽층(112a)이 형성되면, 도 3에 나타낸 예시에 따른 와이어링 기판은 지지보드를 에칭하여 제거함으로써 얻어질 수 있다.
지지보드(141)는 전도성 재료, 특히 금속 재료로 바람직하게는 만들어지는데, 상호접속용 전도층은 전해 플레이팅에 의해 지지보드 상에 형성되고, 상기 재료로 만들어진 지지보드(141)는 와이어링 기판의 형성 후 쉽게 제거되기 때문이다. 지지보드의 두께는 약 0.1 내지 1 mm로 설정될 수 있어서 와이어링 기판이 그 형성 도중 및 이후 충분한 강도를 나타내는 것을 가능하게 한다. 지지보드의 두께가 너무 작으면, 기판이 충분한 강도를 나타내는 것을 방해한다. 기판의 두께가 너무 크 면, 기판의 무게가 증가하면서, 취급성이 떨어진다. 이는 또한 기판이 뒤틀리거나 파형이 생기게 되어 상호접속부를 형성하는 것이 어렵게 될 가능성을 증가시킨다. 지지보드에 대한 재료는 전도성 재료 또는 금속 재료에 제한되지 않는다. 지지보드는 실리콘 웨이퍼, 유리, 세라믹스, 또는 수지와 같은 절연 재료로 만들어 질 수도 있다. 절연 물질로 된 지지보드를 사용할 때, 상호접속용 전도층은 레지스트층(142)을 형성한 이후 무전해 플레이팅에 의해 형성될 수 있고; 택일적으로, 상호접속용 전도층은 레지스트층(142)을 형성한 이후 무전해 플레이팅, 스퍼터링 또는 증착과 같은 필름 형성 방법에 의해 형성되는 전도 하층 상의 전해 플레이팅에 의해 형성될 수 있다.
반도체 장치를 제조하는 방법
상기와 같이 형성된 와이어링 기판은 널리 공지된 방법에 의해 반도체 패키지를 형성하는데 사용할 수 있다; 반도체 칩은 상기한 도 10에 나타낸 바와 같이 범프를 통해 와이어링 기판 상에 장착되고, 언더필이 필요에 따라 형성되고, 기판은 이후 필요에 따라 몰드 수지로 밀봉된다. 얻어진 반도체 패키지는 널리 공지된 방법에 의해 보드 상에 장착될 수 있다.
이 제조 방법에서, 와이어링 기판은 상층-상호접속부-형성측이 위로 향한 채 이동 가이드 레일 상에 배치된다. 만약 와이어링 기판이 도 5(a)에 나타낸 뒤틀린 형성을 갖는다면, 이동 방향은 X-방향에 상응할 수 있다. 와이어링 기판은 스테이지로 이동되어 그 위에 배치되고, 이후 도 7과 관련하여 상기한 바와 같이 스테이지로 고정된다. 이후, 반도체 칩은 고정된 와이어링 기판 상에 장착된다. 장착된 반도체 칩을 갖는 와이어링 기판은 이동 방향을 따라 연장하는 기판의 각각의 측을 지지하는 두 개의 가이드 레일을 따라 연이은 단계로 연이어 이동된다. 종래의 와이어링 기판에 대해, 장착된 반도체 칩을 갖는 기판은 이동 방향을 따라 중앙부가 상승된 채 뒤틀릴 수 있다. 따라서, 와이어링 기판의 상단은 기아드 레일 상에서 기판의 양 측들을 유지하는 기판 유지 가이드, 또는 가열 커버와 같은 이동 경로 위에 위치하는 부재와 접촉할 수 있다. 본발명의 실시예에 따라, 접촉을 가능성을 방지하도록 뒤틀림이 방지될 수 있다.
본발명은 반도체 칩이 적절히 장착될 수 있는 와이어링 기판을 제공할 수 있다. 본발명은 또한 반도체 칩이 안정적으로 장착되는 것을 가능하게 하고, 장착된 반도체 칩을 갖는 기판이 더욱 적절히 이동되는 것을 가능하게 하면서 생산성을 향상시키는 반도체 장치를 제조하는 방법을 제공할 수 있다.

Claims (23)

  1. 베이스 절연 필름;
    베이스 절연 필름의 상면측 상에 형성되는 제 1 상호접속부;
    베이스 절연 필름 내에 형성된 비아홀 내에 제공되는 비아도체; 및
    비아도체를 통해 제 1 상호접속부에 접속되는, 베이스 절연 필름의 저면측 상에 제공되는 제 2 상호접속부;
    여기서, 와이어링 기판은 제 1 상호접속부, 비아도체 및 제 2 상호접속부가 각각 형성되어 있는 다수의 분할된-기판 유닛 영역을 포함하고;
    와이어링 기판은 베이스 절연 필름 상에 뒤틀림-제어 패턴을 포함하고;
    와이어링 기판은 뒤틀린 형상을 가져서, 와이어링 기판이 휴식시 수평판 상에 놓이고, 기판의 평면의 각 면의 최소한 중앙부는 이 면의 양말단이 융기된 채 수평판과 접촉하고, 여기서 각각의 이 면들은 기판의 평면에서 제 1 방향에 수직인 제 2 방향을 따라 연장함.
  2. 제 1항에 있어서,
    제 1 상호접속부는 베이스 절연 필름의 상면측 상에 형성된 침강 부분 내에 제공되고;
    뒤틀림-제어 패턴은 베이스 절연 필름 상면측상에 형성된 또다른 침강 부분 내에 제공되고, 와이어링 기판이 뒤틀리는 것을 허용하는 선형 패턴을 포함하여, 와이어링 기판의 평면의 각 면의 양 말단이 각 측의 중앙부 위에 위치하고, 여기서 각각의 측들은 기판의 평면에서 제 2 방향을 따라 연장하고;
    와이어링 기판은 뒤틀린 형상을 가져서, 제 1 상호접속부 형성 측면이 위로 향한 채 휴식시 수평판 상에 놓이고, 기판의 평면의 각 면의 최소한 중앙부는 이 면의 양말단이 융기된 채 수평판과 접촉하고, 여기서 각각의 이 면들은 기판의 제 2 방향을 따라 연장하는 와이어링 기판.
  3. 제 2항에 있어서, 뒤틀림-제어 패턴이 다수의 분할된-기판-유닛 영역들이 형성된 영역의 최소한 주변부 내에 제공되는 와이어링 기판.
  4. 제 2항에 있어서, 뒤틀림-제어 패턴 및 제 1 상호접속부에 대해, 제 2 방향을 따라 연장하는 Y-구성요소의 총 구성성분에 대한, 제 1 방향을 따라 연장하는 X-구성요소의 총 구성성분의 구성성분비(X/Y)는 1 보다 큰 와이어링 기판.
  5. 제 3항에 있어서, 뒤틀림-제어 패턴이 제 1 방향으로 연장하는 선폭과 선간 패턴(line and space pattern)을 포함하는 와이어링 기판.
  6. 제 3항에 있어서, 뒤틀림-제어 패턴이 서로 분리되는 다수의 패턴 유닛을 포함하는 와이어링 기판.
  7. 제 6항에 있어서, 뒤틀림-제어 패턴 내의 패턴 유닛이 매트릭스 내에 배치되는 와이어링 기판.
  8. 제 2항에 있어서, 각각의 분할된-기판-유닛 영역 내측의 침강부-외 면적(Q)에 대한 침강부-내 상호접속부 면적(P)의 평면 돌출 면적비(R2)(P/Q)에 대한, 분할된-기판-유닛 영역 외측의 뒤틀림-제어 패턴-형성 영역 내의 침강부-외 면적(B)에 대한 침강부-내 패턴 면적(A)의 평면 돌출 면적비(R1)(A/B) 의 비(R1/R2)가 0.8 내지 1.2의 범위 내인 와이어링 기판.
  9. 제 2항에 있어서, 분할된-기판-유닛 영역 외측의 뒤틀림-제어 패턴-형성 영역 내의 침강부-외 면적(B)에 대한 침강부-내 패턴 면적(A)의 평면 돌출 면적비(A/B)가 0.1 내지 0.5의 범위 내인 와이어링 기판.
  10. 제 2항에 있어서, 뒤틀림-제어 패턴이 제 1 상호접속부와 동일한 재료로 형성되고, 제 1 상호접속부와 같은 두께를 갖는 와이어링 기판.
  11. 제 2항에 있어서, 제 1 상호접속부의 상면이 베이스 절연 필름의 상면 아래에 위치하는 와이어링 기판.
  12. 제 2항에 있어서, 제 1 상호접속부의 상면이 베이스 절연 필름의 상면와 같은 평면 상에 있는 와이어링 기판.
  13. 제 1항에 있어서, 기판의 저면측 상에 솔더 레지스트층을 추가로 포함하는 와이어링 기판.
  14. 제 1항에 있어서, 분할된-기판-유닛 영역이 매트릭스로 배치되는 와이어링 기판.
  15. 제 14항에 있어서, 분할된-기판-유닛 영역이, 제 1 방향을 따라 배치된 분할된-기판-유닛 영역의 개수가 제 2 방향을 따라 배치된 분할된-기판-유닛 영역의 개수보다 더 크도록 배치되는 와이어링 기판.
  16. 제 1항에 있어서, 제 1 방향을 따라 연장하는 와이어링 기판의 각 측이 제 2 방향을 따라 연장하는 각 측보다 더 길도록 직사각형 형상인 와이어링 기판.
  17. 제 1항에 있어서, 제 1 방향을 따라 연장하는 와이어링 기판의 각 측이 완전히 융기하도록 뒤틀린 형상을 갖는 와이어링 기판.
  18. 제 1항에 있어서, 베이스 절연층의 저면측 상에 제공되는 절연층, 절연층 내에 형성된 비아홀 내에 제공되는 비아도체, 및 비아도체를 통해 상부 상호접속부에 접속되는, 절연층의 저면 상에 제공되는 상호접속부를 각각 포함하는 하나 이상의 상호접속 구조층을 추가로 포함하는 와이어링 기판.
  19. 제 1항에 있어서, 베이스 절연 필름이 내열 수지 또는 섬유-강화 내열 수지 복합재료로 제조되는 와이어링 기판.
  20. 제 1항에서 기술된 와이어링 기판, 및 이 와이어링 기판의 상면측 상에 형성되는 제 1 상호접속부에 접속되는, 와이어링 기판의 상면측에 장착되는 반도체 칩.
  21. 다음 단계들을 포함하는 반도체 장치를 제조하는 방법:
    제 1항에서 기술된 와이어링 기판을 제조하는 단계;
    와이어링 기판을 스테이지 상에 배치시켜서, 와이어링 기판의 제 1 방향이 이동 방향을 따라 연장하고, 형성된 제 1 상호접속부를 갖는 와이어링 기판의 상면측이 위쪽으로 향하도록 하는 단계;
    반도체 칩을 와이어링 기판의 상면측 상에 장착하는 단계; 및
    제 1 방향으로, 그 위에 장착되는 반도체 칩을 갖는 와이어링 기판을 이동시키는 단계.
  22. 제 21항에 있어서, 스테이지는 스테이지 상에 배치되는 와이어링 기판의, 제 1 방향을 따라 연장하는 양측을 유지하는 고정기구(retainer)를 포함하고, 이 방법은 스테이지 상에 배치되는 와이어링 기판의, 제 1 방향을 따라 연장하는 양측을 유지하는 단계를 추가로 포함하는 반도체 장치를 제조하는 방법.
  23. 제 21항에 있어서, 스테이지는 스테이지 상에 배치된 와이어링 기판을 고정적으로 흡입하기 위한 흡입 수단을 포함하고, 이 방법은 흡입에 의해 스테이지 상에 배치된 와이어링 기판을 고정시키는 단계를 추가로 포함하는 반도체 장치를 제조하는 방법.
KR1020070068229A 2006-07-14 2007-07-06 와이어링 기판, 반도체 장치 및 이를 제조하는 방법 KR100933346B1 (ko)

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Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
JP2010135418A (ja) 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
KR101055509B1 (ko) * 2009-03-19 2011-08-08 삼성전기주식회사 전자부품 내장형 인쇄회로기판
US8187983B2 (en) 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
JP5561460B2 (ja) * 2009-06-03 2014-07-30 新光電気工業株式会社 配線基板および配線基板の製造方法
JP4473935B1 (ja) 2009-07-06 2010-06-02 新光電気工業株式会社 多層配線基板
JP5579407B2 (ja) * 2009-07-08 2014-08-27 株式会社デンソー 多連プリント基板およびプリント基板の製造方法
JP5479073B2 (ja) * 2009-12-21 2014-04-23 新光電気工業株式会社 配線基板及びその製造方法
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP5685012B2 (ja) * 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
JP4669908B2 (ja) * 2010-07-12 2011-04-13 新光電気工業株式会社 多層配線基板
JP5392726B2 (ja) * 2010-07-28 2014-01-22 京セラＳｌｃテクノロジー株式会社 集合配線基板
JP5550526B2 (ja) 2010-10-29 2014-07-16 Ｔｄｋ株式会社 積層型電子部品およびその製造方法
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
KR101222828B1 (ko) * 2011-06-24 2013-01-15 삼성전기주식회사 코어리스 기판의 제조방법
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
TWI451105B (zh) * 2011-11-21 2014-09-01 Hannstar Display Corp 觸控面板及其製造方法
US8975742B2 (en) * 2011-11-30 2015-03-10 Ibiden Co., Ltd. Printed wiring board
DE102012001620A1 (de) 2012-01-30 2013-08-01 Siltectra Gmbh Verfahren zur Herstellung von dünnen Platten aus Werkstoffen geringer Duktilität mittels temperaturinduzierter mechanischer Spannung unter Verwendung von vorgefertigten Polymer-Folien
DE102012013539A1 (de) 2012-07-06 2014-01-09 Siltectra Gmbh Wafer und Verfahren zur Herstellung von Wafern mit Oberflächenstrukturen
US9177899B2 (en) * 2012-07-31 2015-11-03 Mediatek Inc. Semiconductor package and method for fabricating base for semiconductor package
US8975665B2 (en) * 2012-10-10 2015-03-10 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
CN103165561B (zh) * 2013-02-28 2015-09-23 江阴长电先进封装有限公司 一种硅基转接板的封装结构
DE102013017272A1 (de) 2013-06-06 2014-12-11 Siltectra Gmbh Vorrichtung und Verfahren zum Erzeugen von Schichtanordnungen mittels fluidischer Fließbarriere
US9355967B2 (en) 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US8772951B1 (en) * 2013-08-29 2014-07-08 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
US9159670B2 (en) 2013-08-29 2015-10-13 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
DE102013014623A1 (de) 2013-09-02 2015-03-05 Siltectra Gmbh Vorrichtung und Verfahren zur Herstellung eines Wafers mit einer selektiven Positionierung im Trägersystem
DE102013014615A1 (de) 2013-09-02 2015-03-05 Siltectra Gmbh Vorrichtung und Verfahren zur Herstellung eines Wafers mit einer Rissverlaufsbeeinflussung
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
WO2015032062A1 (zh) * 2013-09-06 2015-03-12 Chang Yu-Chun 液态玻璃的应用
CN104465575B (zh) * 2013-09-17 2019-04-12 日月光半导体制造股份有限公司 半导体封装及其制造方法
DE102013016669A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Kombiniertes Herstellungsverfahren zum Abtrennen mehrerer dünner Festkörperschichten von einem dicken Festkörper
DE102013016682A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Erzeugung einer Rissauslösestelle oder einer Rissführung zum verbesserten Abspalten einer Festkörperschicht von einem Festkörper
DE102013016665A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit lonenimplantation und temperaturinduzierten Spannungen
DE102014014486A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
DE102014013107A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
DE102013016693A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Herstellungsverfahren für Festkörperelemente mittels Laserbehandlung und temperaturinduzierten Spannungen
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern
JP5555368B1 (ja) * 2013-12-05 2014-07-23 株式会社イースタン 配線基板の製造方法
JP5906264B2 (ja) * 2014-02-12 2016-04-20 新光電気工業株式会社 配線基板及びその製造方法
DE102014002600A1 (de) 2014-02-24 2015-08-27 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen
DE102014002909A1 (de) 2014-02-28 2015-09-03 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Erzeugung einer Ablöseebene und der Ablösung einer Festkörperschicht entlang der Ablöseebene
DE102014004574A1 (de) 2014-03-28 2015-10-01 Siltectra Gmbh Verfahren zur Herstellung von Festkörperschichten mittels lokaler Modifikation von Leit-Stütz-Struktur-Eigenschaften einer mehrschichtigen Anordnung
US9609751B2 (en) * 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill
DE102014006328A1 (de) 2014-04-30 2015-11-05 Siltectra Gmbh Kombiniertes Festkörperherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen zur Erzeugung dreidimensionaler Festkörper
TWI551207B (zh) * 2014-09-12 2016-09-21 矽品精密工業股份有限公司 基板結構及其製法
DE102014014420A1 (de) 2014-09-29 2016-04-14 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit einer Mehrkomponentenaufnahmeschicht
DE102014014422A1 (de) 2014-09-29 2016-03-31 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit einer Löcher aufweisenden Aufnahmeschicht
DE102015103118A1 (de) 2014-10-06 2016-04-07 Siltectra Gmbh Splitting-Verfahren und Verwendung eines Materials in einem Splitting-Verfahren
KR101733442B1 (ko) * 2014-12-29 2017-05-10 주식회사 케이씨씨 기판의 휨 방지 구조체
DE102015000450A1 (de) 2015-01-15 2016-07-21 Siltectra Gmbh Abtrennvorrichtung zum spanfreien Abtrennen von Wafern von Spendersubstraten
DE102015003369A1 (de) 2015-03-16 2016-09-22 Siltectra Gmbh Transparenter und hochstabiler Displayschutz
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
DE102015004347A1 (de) 2015-04-02 2016-10-06 Siltectra Gmbh Erzeugung von physischen Modifikationen mittels LASER im Inneren eines Festkörpers
DE102015004603A1 (de) 2015-04-09 2016-10-13 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen
DE102015006971A1 (de) 2015-04-09 2016-10-13 Siltectra Gmbh Verfahren zum verlustarmen Herstellen von Mehrkomponentenwafern
DE102015008037A1 (de) 2015-06-23 2016-12-29 Siltectra Gmbh Verfahren zum Führen eines Risses im Randbereich eines Spendersubstrats
DE102015008034A1 (de) 2015-06-23 2016-12-29 Siltectra Gmbh Verfahren zum Führen eines Risses im Randbereich eines Spendersubstrats
JP6623056B2 (ja) * 2015-12-16 2019-12-18 新光電気工業株式会社 配線基板、半導体装置
JP6244499B2 (ja) * 2015-12-25 2017-12-06 太陽誘電株式会社 プリント配線板、及びカメラモジュール
CN105575938B (zh) * 2016-02-26 2018-10-26 中国科学院微电子研究所 一种硅基转接板及其制备方法
JP6705718B2 (ja) * 2016-08-09 2020-06-03 新光電気工業株式会社 配線基板及びその製造方法
JP6731061B2 (ja) * 2016-10-06 2020-07-29 三井金属鉱業株式会社 多層配線板の製造方法
JP6856444B2 (ja) * 2017-05-12 2021-04-07 新光電気工業株式会社 配線基板、配線基板の製造方法
CN112534971B (zh) 2018-06-22 2022-02-18 铟泰公司 通过使用粘合剂材料防止vippo焊点中的回流后互连失效
US20210035944A1 (en) * 2019-08-01 2021-02-04 Tien Chien Cheng Chip package fabrication kit and chip package fabricating method thereof
CN111554641A (zh) * 2020-05-11 2020-08-18 上海天马微电子有限公司 半导体封装件及其制作方法
TWI805953B (zh) * 2020-10-15 2023-06-21 日商小森公司 球搭載方法及球搭載裝置
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3066251B2 (ja) 1994-08-05 2000-07-17 シャープ株式会社 プリント配線基板
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JPH11177191A (ja) 1997-12-12 1999-07-02 Mitsubishi Electric Corp プリント配線板および多層プリント配線板
JP2000124612A (ja) * 1998-01-19 2000-04-28 Toshiba Corp 配線基板とその製造方法、その配線基板を具える電気機器
JP2000003980A (ja) 1998-04-17 2000-01-07 Sumitomo Metal Electronics Devices Inc 半導体搭載用回路基板及びその製造方法
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP2000353863A (ja) 1999-06-09 2000-12-19 Hitachi Telecom Technol Ltd プリント配線板構造とこのプリント配線板構造の反り防止方法
JP2001068510A (ja) 1999-08-25 2001-03-16 Toshiba Corp 半導体装置の製造装置及び半導体装置の製造方法
US20040099367A1 (en) * 2000-06-15 2004-05-27 Shigeo Nakamura Adhesive film and method for manufacturing multilayer printed wiring board comprising the same
JP3498732B2 (ja) 2000-06-30 2004-02-16 日本電気株式会社 半導体パッケージ基板及び半導体装置
JP2002033555A (ja) 2000-07-14 2002-01-31 Kyocera Corp 多数個取りセラミック基板
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP3619773B2 (ja) * 2000-12-20 2005-02-16 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3841079B2 (ja) 2002-11-12 2006-11-01 日本電気株式会社 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
WO2004068445A1 (ja) * 2003-01-30 2004-08-12 Toshiba Matsushita Display Technology Co., Ltd. ディスプレイ、配線基板及びその製造方法
JP4108643B2 (ja) * 2004-05-12 2008-06-25 日本電気株式会社 配線基板及びそれを用いた半導体パッケージ
TW200638812A (en) * 2004-11-18 2006-11-01 Matsushita Electric Ind Co Ltd Wiring board, method for manufacturing same and semiconductor device
JP2006165275A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置

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