JP2008021921A - 配線基板、半導体装置およびその製造方法 - Google Patents

配線基板、半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008021921A
JP2008021921A JP2006194353A JP2006194353A JP2008021921A JP 2008021921 A JP2008021921 A JP 2008021921A JP 2006194353 A JP2006194353 A JP 2006194353A JP 2006194353 A JP2006194353 A JP 2006194353A JP 2008021921 A JP2008021921 A JP 2008021921A
Authority
JP
Japan
Prior art keywords
wiring
wiring board
insulating film
pattern
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006194353A
Other languages
English (en)
Other versions
JP5117692B2 (ja
Inventor
Jun Tsukano
純 塚野
Kenta Ogawa
健太 小川
Takehiko Maeda
武彦 前田
Shintaro Yamamichi
新太郎 山道
Katsu Kikuchi
克 菊池
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
NEC Corp
Original Assignee
NEC Electronics Corp
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp, NEC Corp filed Critical NEC Electronics Corp
Priority to JP2006194353A priority Critical patent/JP5117692B2/ja
Priority to KR1020070068229A priority patent/KR100933346B1/ko
Priority to US11/822,599 priority patent/US7649749B2/en
Priority to TW096125519A priority patent/TWI360212B/zh
Priority to CN2007101364132A priority patent/CN101106121B/zh
Publication of JP2008021921A publication Critical patent/JP2008021921A/ja
Priority to US12/340,267 priority patent/US7701726B2/en
Application granted granted Critical
Publication of JP5117692B2 publication Critical patent/JP5117692B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09018—Rigid curved substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09481—Via in pad; Pad over filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体チップの実装性に優れた配線基板を提供する。
【解決手段】ベース絶縁膜１１１と、ベース絶縁膜１１１の上面側に形成された第１配線と、ベース絶縁膜１１１に形成されたビアホール１１３内に設けられたビア導電体と、ビア導電体を介して第１配線と接続されベース絶縁膜１１１の下面側に設けられた第２配線を有する配線基板であって、第１配線、ビア導体および第２配線を備え、互いに区分された区分基板領域単位を複数有し、ベース絶縁膜１１１に反り制御パターンが設けられ、当該配線基板を水平板上に静置したときに、特定方向に沿った一対の各辺の少なくとも中央部が接地し且つ両端が浮き上がる反り形状を有する配線基板。
【選択図】図１

Description

本発明は、半導体チップの搭載に使用される配線基板、並びにこの配線基板を用いた半導体装置およびその製造方法に関するものである。
近年、半導体装置の高性能化、多機能化および高密度化による端子の増加や狭ピッチ化に伴い、半導体チップを搭載する実装用配線基板には、これまで以上に高密度・微細配線化が求められている。
従来、広く使用されている実装用配線基板としては、多層配線基板の１種であるビルトアッププリント基板が挙げられる。このビルトアッププリント基板は、ベースコア基板として、配線が形成されたガラスエポキシプリント基板の両面に、樹脂層が形成され、これらの樹脂層にフォトリソグラフィ法やレーザ法によりビアホールが形成され、次いでメッキ法とフォトリソグラフィ法により配線層とビア導体が形成されている。必要に応じて樹脂層の形成工程と、配線およびビア導体の形成工程を繰り返すことにより、多層配線構造を形成することができる。
しかしながら、このビルトアッププリント基板は、ベースコア基板に耐熱性の低いガラスエポキシプリント基板を用いているために、多層構造の形成時や半導体チップの搭載時の加熱により、基板に反りやうねり等の変形が発生しやすい問題がある。
一方、特開２０００−３９８０号公報（特許文献１）には、金属板からなるベース基板上にビルトアップ積層構造を形成した実装用配線基板が開示されている。
図１２に、この実装用配線基板の製造工程図を示す。まず、図１２（ａ）に示すように、金属板５０１上に絶縁層５０２を形成し、この絶縁層５０２にビアホール５０３を形成する。次に、図１２（ｂ）に示すように、ビアホール５０３が形成された絶縁層５０２上に配線パターン５０４を形成する。次に、図１２（ｃ）に示すように、配線パターン５０４上に絶縁層５０６を形成し、この絶縁層５０６に配線パターン５０４に達するフリップチップパッド部５０５を形成する。最後に、図１２（ｄ）に示すように、金属板５０１を下面側からエッチングし、基板補強体５０７及び外部電極端子５０８を形成する。
しかしながら、この実装用配線基板は、外部電極端子５０８を金属板５０１のエッチングにより形成するため、エッチング時のおけるサイドエッチング量制御の限界から、外部電極端子５０８間を狭ピッチ化することが困難である。また、この実装用配線基板を外部のボードや装置に実装したときに、構造上、外部電極端子５０８と絶縁層５０２との界面に応力が集中し、オープン不良が発生しやすく、十分な信頼性が得られない問題があった。
上述の従来技術の問題を解決可能な実装用配線基板が特開２００２−１９８４６２号公報（特許文献２）に開示されている。
図１３を用いて、その基本構造およびその形成方法を説明する。まず、金属板等からなる支持板６０１上に電極６０２を形成し、この電極を覆うように絶縁層６０３を形成する。次に、この絶縁層６０３に、電極６０２に達するビアホール６０４を形成し、このビアホールを埋め込むように配線６０５を形成する。この配線６０５は、ビアホール内に埋め込まれた導電体により電極６０２と接続される（図１３（ａ））。必要に応じて、絶縁層、ビアホール及び配線の形成工程を繰り返すことにより多層配線構造を形成することができる。次に、図１３（ｂ）に示すように、エッチングにより支持板６０１の一部を選択的に除去して、電極６０２を露出させるとともに、支持体６０６を形成する。このようにして配線基板６０７を形成することができる。ここではパッド状の電極パターンを形成する場合を説明したが、同様な方法でライン状の配線パターンを形成することができる。
支持体６０６に、金属等の耐熱性材料を用いることにより配線基板の熱変形を抑えることができ、絶縁層に、所望の機械強度を持つ樹脂材料を用いることにより強度に優れた配線基板を得ることができる。さらに、電極や配線などの導体層の周囲が絶縁層に埋め込まれた状態で下面が露出しているため、実装時において導体層にかかる応力集中が抑えられ、実装信頼性を高めることができる。
また、上記の配線基板に好適な絶縁層材料が、特開２００４−１７９６４７号公報（特許文献３）に開示されている。この公報には、繰り返し加えられる熱応力によるクラックの発生が抑えられ、信頼性に優れた配線基板および半導体パッケージを提供することを目的として、膜厚３〜１００μｍ、２３℃における破断強度８０ＭＰａ以上、−６５℃における破断強度をａ、１５０℃における破断強度をｂとするとき、比（ａ／ｂ）の値が４．５以下である絶縁層が開示されている。そして、これに加えて１５０℃における弾性率が２．３ＧＰａ以上が好ましいことが規定されている。また、−６５℃における弾性率をｃ、１５０℃における弾性率をｄとするとき、比（ｃ／ｄ）の値を４．７以下に規定することが開示され、さらに、比（ａ／ｂ）の値を２．５以下、あるいは比（ａ／ｂ）の値を２．５より大きく４．５以下であり且つ比（ａ／ｂ）と比（ｃ／ｄ）の差の絶対値を０．８以下に規定することが開示されている。
一方、配線基板の剛性を高めたり、反りやうねり（ねじれ）を軽減するために、半導体チップを搭載する製品部分以外の部分（捨て板部分）にダミーパターンを形成する技術が提案されている。
例えば特開平８−５１２５８号公報（特許文献４）には、配線基板の捨て板部分に、六角形のパターンをハニカム状に配列したダミーパターンを形成し、これにより剛性を高めることができると記載されている。また、捨て板部分におけるダミーパターンの面積とダミーパターンの存在しない面積との比を、製品部分における配線パターンの面積と配線パターンの存在しない面積との比にほぼ等しくし、これにより反りやねじれが軽減されることが記載されている。
また、特開平１１−１７７１９１号公報（特許文献５）には、部品実装時の搬送方向と垂直な辺の捨て板部分にベタパターンが形成され、部品実装時の搬送方向と平行な辺の捨て板部分に複数に分割されたダミーパターンが形成された配線基板が記載されている。捨て板部分のダミーパターンとしては、矩形や円形のパターン単位が一定間隔で配列されたものが記載されている。ベタパターンにより剛性が高められ、分割されたダミーパターンにより反りやねじれが緩和されることが記載されている。また、多層構造を有する基板において、各層ごとにパターン単位の形状や配列ピッチを変えることにより、剛性を高めることができると記載されている。
上述のように、基板自体の構造（パターン構造）によって反りやうねりを軽減する技術に対して、半導体チップの搭載装置や搭載方法により実装性の向上を図る技術も提案されている。例えば、特開２００１−６８５１０号公報（特許文献６）には、半導体チップをフリップチップ方式で実装するためのボンディング装置を用いて、反りを有する基板上に半導体チップを搭載する方法が記載されている。吸引孔を有するステージに基板を載置した後、減圧機構により吸引孔に吸引力を発生させ、基板の下面をステージ表面に吸着保持する。その際、基板の反りが矯正されてステージ表面と平行となる。さらに、基板押さえ機構により基板をステージに押圧する。これにより、基板とステージとが高精度に密着し、隙間がなくなるため、エア漏れが発生しない。結果、エア漏れによる保持力低下を防止でき、ステージ動作中やボンディング中における基板と半導体チップとの位置ズレを防止することができると記載されている。
特開２０００−３９８０号公報 特開２００２−１９８４６２号公報 特開２００４−１７９６４７号公報 特開平８−５１２５８号公報 特開平１１−１７７１９１号公報 特開２００１−６８５１０号公報
しかしながら、従来の反り抑制技術によっても、求められる基板が薄くなるに従って、特に特許文献２に記載のような配線構造を有する基板に対しては十分な反り抑制効果は得られなかった。半導体チップ搭載前の配線基板がステージ上で反っていると、配線基板のステージ上への載置・固定に際して位置ズレが発生したり、搬送が困難になり、製品の信頼性や生産性が低下する問題が生じる。
また、特許文献６に記載されているような方法を用いて配線基板をステージ上に載置した場合であっても、半導体チップの搭載後に、搬送方向に沿って基板中央部が浮き上がる反りが発生する問題があった。基板中央部が浮き上がる反りが起きると、チップ搭載基板が、その搬送時に、基板押さえ用ガイドや加熱用カバー等の搬送ルート上の部材と接触する問題が発生する。
そこで本発明の目的は、半導体チップの実装性に優れた配線基板、及びこの配線基板を用いて作製された半導体装置、並びに半導体チップの実装性が改善された半導体装置の製造方法を提供することにある。
本発明は、以下の各項に記載した態様を含む。
（１）ベース絶縁膜と、
前記ベース絶縁膜の上面側に形成された第１配線と、
前記ベース絶縁膜に形成されたビアホール内に設けられたビア導電体と、
前記ビア導電体を介して第１配線と接続され前記ベース絶縁膜の下面側に設けられた第２配線を有する配線基板であって、
第１配線、前記ビア導体および第２配線を備え、互いに区分された区分基板領域単位を複数有し、
前記ベース絶縁膜に反り制御パターンが設けられ、
当該配線基板を水平板上に静置したときに、基板平面内の第１方向に垂直な第２方向に沿った各辺の少なくとも中央部が接地し且つ両端が浮き上がる反り形状を有する配線基板。
（２）ベース絶縁膜と、
前記ベース絶縁膜の上面側に形成された凹部に設けられた第１配線と、
前記ベース絶縁膜に形成されたビアホール内に設けられたビア導電体と、
前記ビア導電体を介して第１配線と接続され前記ベース絶縁膜の下面側に設けられた第２配線を有する配線基板であって、
第１配線、前記ビア導体および第２配線を備え、互いに区分された区分基板領域単位を複数有し、
前記ベース絶縁膜に反り制御パターンが設けられ、
前記反り制御パターンは、前記ベース絶縁膜の上面側に形成された凹部に設けられたパターンであって、当該配線基板の基板平面内の第１方向に垂直な第２方向に沿った各辺の両端が当該辺の中央部より上方に反るようにライン状パターンを有し、
当該配線基板を第１配線形成面を上にして水平板上に静置したときに、第２方向に沿った各辺の少なくとも中央部が接地し且つ両端が浮き上がる反り形状を有する配線基板。
（３）前記反り制御パターンは、少なくとも、前記区分領域単位が複数形成された領域の周辺部に設けられている上記２項に記載の配線基板。
（４）前記反り制御パターンと第１配線は、第１方向に沿ったＸ成分の合計成分と、第２方向に沿ったＹ成分の合計成分との成分比率（Ｘ／Ｙ）が１より大きい上記２項又は３項に記載の配線基板。
（５）前記反り制御パターンは、第１方向に沿ったラインアンドスペースパターンを有する上記３〜４項のいずれかに記載の配線基板。
（６）前記反り制御パターンは、区分された複数の区分パターン領域単位で構成されている上記３〜５項のいずれかに記載の配線基板。
（７）前記反り制御パターンは、前記区分パターン領域単位がマトリクス状に配置されている上記６項に記載の配線基板。
（８）前記区分基板領域単位外部の反り制御パターン形成領域内における凹部内パターン面積Ａと凹部外面積Ｂとの平面投射面積比Ｒ１（Ａ／Ｂ）と、前記区分基板領域単位内部における凹部内配線面積Ｐと凹部外面積Ｑとの平面投射面積比Ｒ２（Ｐ／Ｑ）との比率（Ｒ１／Ｒ２）が０．８〜１．２である上記２〜７項のいずれかに記載の配線基板。
（９）前記区分基板領域単位外部の反り制御パターン形成領域内における凹部内パターン面積Ａと凹部外面積Ｂとの平面投射面積比（Ａ／Ｂ）が０．１〜０．５である上記２〜８項のいずれかに記載の配線基板。
（１０）前記反り制御パターンは、第１配線と同じ材料で形成され、同じ厚みを有している上記２〜９項のいずれかに記載の配線基板。
（１１）前記第１配線の上面が、前記ベース絶縁膜の上面より下方に位置している上記２〜１０項のいずれかに記載の配線基板。
（１２）前記第１配線の上面が、前記ベース絶縁膜の上面と同一平面内にある上記２〜１０項のいずれかに記載の配線基板。
（１３）基板の下面側にソルダーレジスト層を有する上記１〜１２項のいずれかに記載の配線基板。
（１４）前記区分基板領域単位がマトリクス状に配置されている上記１〜１３項のいずれかに記載の配線基板。
（１５）前記区分基板領域単位は、第１方向に沿って配列された数が第２方向に沿って配列された数より多くなるように配置されている上記１４項に記載の配線基板。
（１６）当該配線基板の第１方向に沿った辺が第２方向に沿った辺より長い矩形形状を有している上記１〜１５項のいずれかに記載の配線基板。
（１７）当該配線基板の第１方向に沿った各辺が全体にわたって浮き上がる反り形状を有する上記１〜１６項のいずれかに記載の配線基板。
（１８）前記ベース絶縁膜の下面側に設けられた絶縁層と、この絶縁層に形成されたビアホール内に設けられたビア導電体と、このビア導電体を介して上方の配線と接続され当該絶縁層の下面に設けられた配線とを含む配線構造層をさらに一つ又は複数有する上記１〜１７項のいずれかに記載の配線基板。
（１９）前記ベース絶縁膜が、耐熱性樹脂または繊維強化耐熱性樹脂複合材料からなる上記１〜１８項のいずれかに記載の配線基板。
（２０）上記１〜１９項のいずれかに記載の配線基板と、この配線基板の第１配線が形成された上面側に搭載され第１配線と接続されている半導体チップとを有する半導体装置。
（２１）上記１〜１９項のいずれかに記載の配線基板を用意する工程と、
前記配線基板を、その第１方向が搬送方向に沿うように、第１配線が形成された上面側を上にしてステージ上へ載置する工程と、
前記配線基板の上面側へ半導体チップを搭載する工程と、
半導体チップが搭載された配線基板を第１方向へ搬送する工程を有する半導体装置の製造方法。
（２２）前記ステージは、ステージ上に載置された配線基板の第１方向に沿った両辺を押さえる押さえ部材を有し、この押さえ部材により、ステージ上に載置された配線基板の第１方向に沿った両辺を押さえる工程を有する上記２１項に記載の半導体装置の製造方法。
（２３）前記ステージは、ステージ上に載置された配線基板を吸引固定するための吸引手段を有し、ステージ上に載置された配線基板を吸引固定する工程を有する上記２１項又は２２項に記載の半導体装置の製造方法。
本発明によれば、半導体チップの実装性に優れた配線基板を提供することができる。また本発明によれば、半導体チップの安定した実装を行うことができるとともに、半導体チップ搭載基板の搬送性が改善され、結果、生産性が改善された半導体装置の製造方法を提供できる。
以下、本発明の好適な実施の形態について説明する。
［配線構造］
まず、本発明の配線基板が有する基本配線構造について図１を用いて説明する。
本実施形態の配線基板は、ベース絶縁膜１１１と、このベース絶縁膜の上面側に設けられた上層配線１１２（１１２ａ、１１２ｂ）と、ベース絶縁膜に形成されたビアホール１１３内に設けられた導電体と、このビア導電体を介して上層配線と接続されベース絶縁膜下面に形成された下層配線１１４を有している。上層配線１１２は、ベース絶縁膜１１１の上面に形成された凹部１１１ａ内に設けられている。また、ベース絶縁膜１１１の下面側には、下層配線１１４の一部を露出させ残部を覆うようにソルダーレジスト層１１５が形成され、その露出部はパッド電極として利用することができる。
上層配線１１２は、ベース絶縁膜１１１の上面に形成された凹部１１１ａを埋め込むように設けられているため、上層配線にかかる応力や歪みが緩和され応力の集中を低減することができ、高い接続信頼性を得ることができる。
上層配線１１２は、その露出上面が、ベース絶縁膜上面の水平面より下方に位置し、配線基板の上面の一部を構成している。すなわち、配線基板の上面には上層配線の上面を底面とする凹部が形成されている。上層配線上面を底面とする凹部の深さは、例えば０．５〜１０μｍ程度に設定することができる。このような凹部により、バンプの位置ズレや流動を防止することができ、狭ピッチなパッドを有する半導体チップの接続における位置精度および信頼性を高めることができる。凹部が浅すぎると十分な上記効果が得られなくなり、深すぎると十分な接続が困難になり、アンダーフィルを設ける場合はその充填が困難になる。
上層配線１１２は、Ｃｕ、Ｎｉ、Ａｕ、Ａｌ、Ｐｄ、Ａｇ等の金属により形成することができる。上層配線の厚みは、例えば２〜２０μｍに設定できる。また、この上層配線の幅は、例えば１０〜５００μｍの範囲で適宜設定することができ、好ましくは１５〜５００μｍ、より好ましくは２０〜１００μｍ、典型的には２０〜４０μｍの範囲に設定することができる。
本発明の配線基板における上層配線は、積層構造を有することができ、図１においては、上層配線１１２は上層側のエッチングバリア層１１２ａと下層側の配線本体層１１２ｂからなる２層構造を有している。このエッチングバリア層は、例えば、Ｎｉ、Ａｕ又はＰｄからなり、後述する支持基板のエッチング除去工程において上層配線のエッチングを防止することができる。
ベース絶縁膜１１１の厚みは、配線基板に求められる特性、膜材料の強度や加工性、調製等の観点から、例えば３〜３００μｍ、好ましくは２０〜２００μｍ、より好ましくは２０〜１００μｍに設定できる。ベース絶縁膜の厚みが薄すぎると十分な強度が確保できなくなり、厚すぎるとビアホールの微細加工性が低下する。ベース絶縁膜の材料は、耐熱性や機械強度等の所望の特性に応じて、種々の樹脂、樹脂複合材料から選択することができる。
ベース絶縁膜１１１の凹部１１１ａの直下域内には、ビアホール１１３が形成されている。半導体パッケージの種類に応じて、ビアホールの直径は例えば３０〜８０μｍ程度に設定される。ビアホール内には、上層配線と接続するように導電性材料が埋め込まれている。
ベース絶縁膜１１１の下面には、ビアホール内の導電性材料を介して上層配線１１２と導通する下層配線１１４が形成されている。この下層配線は、ビアホール内の導電性材料と一体に形成することができ、その厚みは例えば２〜２０μｍに設定することができる。また、ベース絶縁膜１１１の下面には、下層配線の一部を露出させ、残部を覆うように、ソルダーレジスト層１１５が形成され、下層配線の露出部がパッド電極を形成している。ソルダーレジスト層の厚みは例えば２〜４０μｍに設定できる。
本発明の配線基板は、図２に示すように、ベース絶縁膜１１１及び下層配線１１４の下面側に、層間絶縁膜１１６、ビアホール１１７及び第２の下層配線１１８が形成された多層構造とすることもできる。第２の下層配線１１８は、前述の下層配線１１４と同様に形成することができ、ビアホール１１７内の導電性材料を介して下層配線１１４と導通している。層間絶縁膜１１６の下面側には、第２の下層配線１１８の一部を露出させ、残部を覆うように、ソルダーレジスト層１１５が形成され、第２の下層配線の露出部がパッド電極を形成している。ソルダーレジスト層の厚みは例えば２〜４０μｍに設定できる。
本発明の配線基板は、上記の多層配線構造に加えてさらに、層間絶縁膜、ビアホール及び下層配線を設けて複数層の層間絶縁膜を有する多層配線構造にすることもできる。多層配線構造にすることにより、半導体チップに入力する信号数を増加することができる。
本発明の配線基板の全体の厚みとしては、２０〜３５０μｍの範囲に設定することができ、好ましくは８０〜３００μｍの範囲に設定することができる。
本発明の配線基板の平面サイズは、長辺が例えば１００〜３５０ｍｍ（好ましくは１５０〜３００ｍｍ）、短辺が例えば５０〜１５０ｍｍ（好ましくは５０〜１００ｍｍ）に設定することができる。基板平面の投射面積は、例えば５０００〜５００００ｍｍ2の範囲に設定することができ、好ましくは７０００〜３００００ｍｍ2、より好ましくは１００００〜２５０００ｍｍ2の範囲に設定することができる。より具体的には、例えば、厚み２６０ｍｍで、１９０ｍｍ×６５ｍｍまたは２３０ｍｍ×８０ｍｍの配線基板を作製することができる。
本発明の配線基板は、図３に示すように、上層配線の上面がベース絶縁膜１１１の上面と同一平面内にある構造を有することができる。この構造では、バンプを用いて狭ピッチなパッドを有する半導体チップを搭載する場合、位置ズレに対して十分マージンを得ることができ、接続信頼性を向上することができる。また、本発明の配線基板は、上層配線の上端がベース絶縁膜の上面の平面から突出している構造を有することもできる。
次に、半導体チップを搭載するための配線基板の形態について図４を用いて説明する。
上述の基本配線構造を有する配線基板は、生産性や取り扱い性の点から、図４に示すように、１つの基板内に、目的の製品の基板に対応する基板領域単位（製品部）２０１がマトリクス状（あるいはブロック状）に配列形成された基板（以下、適宜「ブロック基板」という）の形態をとることができる。ここで、配線基板の基板領域単位とは、所定の半導体チップの１つあるいは一組が搭載された目的の半導体パッケージに用いる配線基板に対応する基板領域の単位をいう。この基板領域単位のマトリクス状配置の周囲を取り囲む周辺領域２０２に後述の反り制御パターンを設けることができる。また、半導体チップの搭載時の作業性の点から、これらの基板領域単位２０１は全て同一の向きに配置されていることが好ましい。また、本発明の配線基板は、半導体チップ搭載の生産性の点から、搬送方向に沿った辺（図中ではＸ方向の辺）が、搬送方向と交差する辺（図中ではＹ方向の辺）より長い矩形形状を有することが好ましい。配線基板の各基板領域単位に半導体チップが搭載された後、各基板領域単位が独立に分離するように配線基板が分割され、各基板領域単位に対応する基板を有する製品（半導体パッケージ）が複数形成される。このように１つの基板に目的の配線基板に対応する構成単位を複数設けることにより、配線基板の搬送時の取り扱いが容易になるとともに、半導体パッケージの生産性を向上することができる。
図１４に本発明の配線基板が有する基本構造の他の例を示す。
この配線基板は、ベース絶縁膜（コア膜）１００１と、このベース絶縁膜の上面側に設けられた上層配線１００２と、このベース絶縁膜に形成されたビアホール内に設けられたビア導電体１００３と、このビア導電体を介して上層配線と接続されベース絶縁膜下面側に形成された下層配線１００４が設けられている。また、ベース絶縁膜１００１の上面側には、上層配線１００２の一部を露出させ残部を覆うようにソルダーレジスト層１００５が設けられている。さらに、ベース絶縁膜１００１の下面側には、下層配線１００４の一部を露出させ残部を覆うようにソルダーレジスト層１００６が設けられている。
上層配線および下層配線は、図１を用いて説明した配線構造の配線と同様な材料、サイズで形成することができる。また、ベース絶縁膜、ビア導電体およびソルダーレジストについても、図１を用いて説明した配線構造のベース絶縁膜、ビア導電体およびソルダーレジストと同様に形成することができる。また、本例の配線構造を有する基板は、図４を用いて説明したようにブロック基板の形態をとることができ、平面サイズも前述のサイズに設定することができる。
本例の配線構造を有する配線基板であっても、反り制御パターンを設けて後述の特定の反り形状にすることにより、半導体チップの実装性を改善することができ、また、搬送性が向上する結果、生産性を高めることができる。
［反り制御パターン］
本発明者らは、このようなブロック基板に、上層配線形成面側が谷となるように湾曲する反りが発生しやすいことに着目した。特に、配線基板の上層配線形成面側に半導体チップを搭載するために、上層配線形成面を上に向けて水平板上に静置した場合、この反りは、Ｘ−Ｙ直交座標においてＸ方向の上層配線が多いとき、図５（ａ）に示すようにＹ方向の各辺（短辺）の両端が浮き上がる（Ｘ方向の両辺が浮き上がる）ように反ることを見出した。逆に、Ｙ方向の上層配線が多い場合、図５（ｂ）に示すようにＸ方向の各辺（長辺）の両端が浮き上がる（Ｙ方向の両辺が浮き上がる）ように反ることを見出した。
このような基板の反りは、ベース絶縁膜１１１の上面側の凹部１１１ａに設けられた上層配線１１２の配置がベース絶縁膜の上面側に偏っていることに起因するものと考えられる。製造プロセス時に加えられる熱や圧力によって生じる応力が、ベース絶縁膜内の上面側と下面側とで偏り、応力歪みが発生し、この応力歪みが基板に反りをもたらすものと思われる。上層配線は、ベース絶縁膜の上面の凹部を埋め込むように設けられているため、配線の下面に加えて側面周囲がベース絶縁膜に接し、絶縁膜との接触面積が大きく、ベース絶縁膜全体にわたる応力歪みを大きくしているものと考えられる。
本発明は、反り制御パターンとして、上層配線１１２と同様な構造、すなわちベース絶縁膜の上面の凹部に設けられたパターン構造を有するダミー配線パターンを設けて、このパターン構造に由来する応力の配向性を利用して配線基板の反りを制御するものである。この反り制御パターンを設けることにより、特定の反り形状を有する配線基板を形成することができる。以下、ベース絶縁膜の上面の凹部に設けられたパターンを適宜「凹部内パターン」という。反り制御パターン及び上層配線１１２はいずれも凹部内パターンである。
本発明における反り制御パターンは、上層配線形成領域の周辺部、すなわち、複数の基板領域単位を囲む周辺部に設けることができる。例えば図４（ａ）に示すように、ブロック基板の周縁領域２０２に形成でき、また、図４（ｂ）に示すように格子状領域２０２ａに形成することもできる。この反り制御パターンは、上層配線と同時にパターニング形成ができるため、煩雑な工程を追加することなく、配線形成と同じ精度で容易に形成できる。必要に応じて、反り制御パターンを基板領域単位内にダミー配線として設けてもよい。
反り制御パターンは、発生させたい反り形状に応じた特定の方向に沿った複数のライン状パターンを含むことが好ましく、このようなパターンとしては、ラインアンドスペースパターンが好ましい。
また、周辺部に設けられる反り制御パターンは、反り制御パターンに由来する基板のうねり等のゆがみを防止するために、区分された複数の区分パターン領域単位で構成されていることが好ましい。この複数のパターン領域単位は、例えば図６（ａ）に示すようにマトリクス状に配置することができる。このような区分された配置をとることにより、ゆがみを発生させる応力を区分パターン領域単位間のパターンが設けられていない部分で適度に分散することができると考えられる。
配線形成領域の周辺部には、反り制御パターンに加えて、ベタパターンからなる複数の支持領域単位を例えば図６（ｂ）に示すようにマトリクス状に配置することができる。このような支持領域単位からなる支持パターンは、配線基板（ブロック基板）の形状を保持する補強体の役割を有し、搬送時のつかみシロや封入時のはさみシロとして利用することもできる。ベタパターンの形状は円形の他、正方形や矩形等の多角形にすることができる。このような支持パターンを設けることにより、配線基板のうねり等のゆがみの発生を効果的に抑えながら、配線基板が補強され、その形状保持性を高めることができる。支持パターンは、複数の支持領域単位からなる区分された配置をとるため、ゆがみを発生させる応力をパターン単位間のパターンが設けられていない部分で適度に分散することができる。この支持パターンは、上層配線と同時にパターニング形成できるため、煩雑な工程を追加することなく、配線形成と同じ精度で支持パターンを形成することができる。
ブロック基板の具体例として、図４（ａ）に示すブロック基板について、ブロック基板の外形サイズを例えば１９０ｍｍ×６５ｍｍ、基板領域単位２０１の外形サイズを例えば１２ｍｍ×１３ｍｍに設定することができる。基板の周縁領域２０２には、マトリクス状に配列された基板領域単位２０１を取り囲むように、図６（ａ）に示す反り制御パターン、すなわち、ラインアンドスペースパターン（ライン幅３０μｍ、スペース幅３０μｍ）からなるパターン単位３０１がマトリクス状に配列されたパターンを形成することができる。ラインアンドスペースパターンとしては、図６（ａ）に示すサイズの他、ライン幅３０μｍ、スペース幅６０μｍとすることもできる。ラインアンドスペースパターンは、反り制御機能を有し、一方、パターン単位３０１のマトリクス状の配列は、パターン自体に由来する基板平面のゆがみを防止する機能を有する。本実施形態では、さらに図６（ｂ）に示す支持パターンを、マトリクス状に配列された基板領域単位２０１を取り囲むように、図６（ａ）に示す反り制御パターンの内側に配置することができる。所望の効果に応じて、これら２種類のパターンの占有比率やレイアウトを設定することができる。
半導体チップの搭載前後における配線基板（ブロック基板）の反りは、半導体パッケージの製造において大きな問題となる場合がある。
配線基板がステージ上に静置された際、基板の中央部が浮き上がるように反ると、例えば配線基板のＸ方向の辺（図４では長辺）またはＹ方向の辺（図４では短辺）が山状に反る（図５（ａ）及び（ｂ）に示す反りと反対に反る）と、既存の装置の基板固定手段では配線基板のステージ上への載置・固定に際して位置ズレが発生したり、配線基板が薄いとしわが発生しやすくなり、半導体チップの搭載を安定して行うことが困難になる。また、半導体チップ搭載後に基板の中央部が浮き上がるように反ると、搬送時において、基板押さえ用ガイドや加熱用カバー等の搬送ルート上方の部材と接触する問題が生じる。これらの結果、製品の信頼性や生産性が低下する問題が生じる。
本発明によれば、配線基板の上層配線形成面をチップ搭載面とし、上層配線形成面を上に向けて搬送レールやステージ上へ載置するため、チップ搭載前において基板中央部が浮き上がる反りを防止することができる。これは、前述の図５（ａ）及び（ｂ）を用いて説明した通り、本発明の配線基板は上層配線形成面を上に向けて水平板上へ静置したとき、上層配線形成面側が谷となるように湾曲する反りが発生しやすいことを利用したものである。
しかしながら、このように配線基板をその上層配線形成面を上に向けて搬送レールやステージ上へ載置した場合であっても、配線基板の搬送方向に沿った辺が谷状に反ると、例えば図５（ｂ）に示すように搬送方向に沿ったＸ方向の辺（長辺）が谷状に反ると（すなわち、Ｙ方向に沿った両辺（短辺の両方）が浮き上がるように反ると）、既存の装置では、浮き上がり部分が搬送ルート上方の部材に接触したりつかえたりするため、基板の搬送が困難となる。このような反りを生ずる場合、上層配線はＹ方向に多く形成されている、すなわち上層配線パターンのＹ成分がＸ成分より大きい（Ｘ／Ｙ＜１）。このような配線基板については、Ｙ成分よりＸ成分の大きい反り制御パターン（Ｘ／Ｙ＞１）を設けて、上層配線に起因する応力を反り制御パターンによる応力で相さいし、配線基板の反りを抑えることができる。
以上のようにして、上層配線と反り制御パターンのＸ成分およびＹ成分のバランスをとることにより、配線基板の反りを抑えることができるが、このような反りを抑えた配線基板であっても、半導体チップの搭載後に、搬送方向に沿った基板中央部が浮き上がる反りが発生する問題があった。基板中央部が浮き上がる反りが起きると、チップ搭載基板が、搬送時に、基板押さえ用ガイドや加熱用カバー等の搬送ルート上方の部材と接触したりつかえたりする問題が発生する。この原因は、下層配線形成面に設けられたソルダーレジスト層の熱収縮に起因するものと考えられる。半導体チップの搭載工程あるいはさらにその後の工程における熱処理によって、ソルダーレジストが熱収縮し、配線基板の上面側よりソルダーレジストが設けられた下面側に大きな収縮力が作用し、基板中央部が浮き上がる反りが発生するものと考えられる。本発明の配線基板は、上層配線形成面（上面）をチップ搭載面とするため、上面に形成される樹脂層（マウント材等）の量より下層配線形成面（下面）上の樹脂（ソルダーレジスト）の量が多く、したがって熱収縮量も下面側が大きくなる。
本発明は、このようなチップ搭載後の配線基板の反りが抑えられるように、チップ搭載前の配線基板に特定形状の反りを形成するものであり、そのために、反り制御パターンとして、上層配線形成面（上面）に凹部内パターンを設ける。この反り制御パターンは、搬送方向（Ｘ方向）に垂直方向（Ｙ方向）の各辺の両端が浮き上がる反りが形成されるように設ける。例えば、図５（ａ）に示すように、Ｙ方向の各辺（短辺）が谷状に反る（Ｘ方向の各辺（長辺）が浮き上がる反りを有する）配線基板を形成することができる。このように、配線基板に予め特定形状の反りを形成しておくことにより、半導体チップ搭載後の反りの発生を抑えることができる。特定形状の反りをもたらしている応力が、半導体チップ搭載後に生じる応力を相殺し、半導体チップ搭載後の反りが抑えられると考えられる。
このような配線基板の特定形状の反りは、上層配線と反り制御パターンのＸ成分の合計成分とＹ成分の合計成分との成分比率（Ｘ／Ｙ）を１より大きくすることにより形成することができる。より十分な反りを発生させる点から、この成分比率（Ｘ／Ｙ）は５５／４５以上が好ましく、６０／４０以上がより好ましい。この成分比率（Ｘ／Ｙ）が大きくなり、反りが大きくなりすぎると、既存装置による配線基板の固定および搬送が困難になるため、装置の固定・搬送機構に応じて適度な範囲内に設定することが好ましく、例えば９０／１０以下に設定することができる。
半導体チップの搭載において、上記のような特定形状の反りを有する配線基板を用いても、例えば次の方法をとれば良好に搭載を行うことができる。図７（ａ）及び（ｂ）に、ステージ上の配線基板の押さえ機構を示す。図７（ａ）には、図５（ａ）に示す配線基板、すなわちＹ方向に沿った辺（短辺）が谷状に湾曲し、Ｘ方向に沿った辺（長辺）の両方が浮き上がった反りを有する配線基板７００を、Ｘ方向を搬送方向としてステージ７０１上に静置した状態が示されている。このような反り形状を有する配線基板は、減圧された吸引ライン７０２につながるステージ表面の吸引口の吸引力により、配線基板下面がステージ表面に吸着保持されて反りが矯正される。そして、図７（ｂ）に示すように、配線基板のＹ方向の両端、すなわちＸ方向の辺（長辺）の両方が押さえ部材７０３によって固定され、その後、半導体チップが搭載される。一方、このような配線基板の保持・固定操作において、配線基板の中央部が浮き上がるように反っていると、基板中央部が浮き上がったまま基板周縁部が吸引口の吸引力によって保持されるため、良好な固定を行うことは困難になり、位置ズレが発生したり、基板が薄いとしわが発生しやすくなる。
上記のように、本発明によれば、半導体チップ搭載前の配線基板のステージ上への固定を良好に行うことができ位置ズレを防止できるため半導体チップの実装性を高めることができ、また、半導体チップ搭載後の反りを防止することができるため、半導体チップ搭載基板の搬送を良好に行うことができる。その結果、半導体パッケージの生産性を向上でき、また製品の信頼性を高めることができる。
本発明の配線基板の反り形状は、前述したように、上層配線形成面（上面）を上にして水平板上に静置したときに、基板搬送方向（Ｘ方向）に垂直方向（Ｙ方向）に沿った各辺の少なくとも中央部が接地し且つ両端が浮き上がる反り形状である。例えば、図５（ａ）に示すように、Ｙ方向の各辺（短辺）が谷状に湾曲し、Ｘ方向の辺（長辺）の両方が浮き上がる反り形状である。
このような反り形状におけるＹ方向の辺（Ｙ辺）の反りは、Ｙ辺の中央部が接地し、その接地領域がＹ辺の中点を含み、且つその接地領域の長さがＹ辺の長さの３分の１以下であることが好ましく、４分の１以下であることがより好ましい。一方、Ｘ方向の辺（Ｘ辺）の反りは、Ｘ辺の中央部が接地していてもよいが、より十分な反り抑制効果を得る点からはＸ辺の全体が浮き上がっていることが好ましい。Ｘ辺の中央部が接地している場合は、その接地領域はＸ辺の中点を含み、その接地領域の長さがＸ辺の長さの３分の１以下が好ましく、４分の１以下が好ましい。Ｘ辺の接地領域が中央部にあり且つその領域が小さいほど、既存の搬送機構において半導体チップ搭載後の反りを容易に抑えることができる。
本発明の反り形状において、各辺の両端の浮き上がり量は、ブロック基板のサイズや半導体チップ搭載後の反りの程度に応じて適宜設定すればよいが、十分な反り制御効果を得る点から、０．２ｍｍ以上が好ましく、０．５ｍｍ以上がより好ましく、１ｍｍ以上がさらに好ましい。一方、必要以上の反りによる不具合を防止する点から、５ｍｍ以下が好ましく、４ｍｍ以下がより好ましく、３ｍｍ以下がさらに好ましい。
本発明により制御しようとする配線基板の反り形状（半導体チップ搭載前の反り形状）は、前述のようにベース絶縁膜上面側に設けられた凹部内パターン（上層配線および反り制御パターン）の影響を受ける。配線基板の反りは、凹部内パターンが、Ｘ−Ｙ直交座標系における一方の座標成分に偏ったパターンを形成している場合に発生しやすい。本発明における特定の反り形状を得るためには、凹部内パターンのＸ成分とＹ成分の比率（Ｘ／Ｙ）（以下、パターン成分比率（Ｘ／Ｙ））が１より大きいことが好ましい。
ここで本発明におけるパターンのＸ成分およびＹ成分とは、それぞれ、Ｘ−Ｙ直交座標におけるパターン輪郭線のＸ成分およびＹ成分示す。このパターン輪郭線は、凹部内のパターン部材（上層配線部材、反り制御パターン部材）とベース絶縁膜との接線に相当する。例えば、図８（ａ）に示すパターンにおいてはＬ１〜Ｌ４、図８（ｂ）に示すパターンにおいてはＬ１〜Ｌ８が輪郭線を示す。そして、上記のパターン成分比率（Ｘ／Ｙ）とは、所定パターンの輪郭線のＹ成分（絶対値）の総和に対するＸ成分（絶対値）の総和の比率を示す。
本発明は、上層配線パターンにおいて、Ｘ方向に沿ったライン状パターンとＹ方向に沿ったライン状パターンのトータル部分が上層配線パターン全体の６０％以上、さらには７０％以上、特に８０％以上のエリア比率を占める配線基板に対して効果的である。ここでエリア比率とは、基板平面におけるパターン自体が占有する面積（平面投射面積）に基づく比率である。すなわち、上層配線のライン状パターンのエリア比率とは、基板平面において、上層配線パターンの全体の占有面積に対する、Ｘ方向に沿ったライン状パターン及びＹ方向に沿ったライン状パターンの合計の占有面積の割合を意味する。Ｘ方向またはＹ方向に沿ったライン状パターンとその他のパターンが連続している場合、両者のパターンの境界は、Ｘ方向またはＹ方向に沿った分割線のうち当該ライン状パターンの幅方向の分割線とする。図９（ａ）及び（ｂ）に、Ｘ方向またはＹ方向に沿ったライン状パターンと斜めパターンが連続する場合の分割線を示す。
本発明は、上層配線のパターン成分比率の偏りに応じて、凹部内パターンのパターン成分比率（Ｘ／Ｙ）が少なくとも１より大きくなるように反り制御パターンを設ける。本発明における反り制御パターンは、所望の反り形状が得られるように、そのパターン成分比率（Ｘ／Ｙ）が１より大きいものを用いる。このパターン成分比率（Ｘ／Ｙ）は、反りをより効果的に抑える点から、１．５以上が好ましく、３以上がより好ましく、１２以上がさらに好ましい。特に、反り制御性に優れ且つパターン形成の容易さから、搬送方向（Ｘ方向）に沿ったライン状パターンからなることが好ましく、典型的にはラインアンドスペースパターンが挙げられる。
本発明の配線基板における、上層配線のエリア占有率は、５％〜７０％の範囲にあることが好ましく、１０％〜６０％の範囲にあることがより好ましく、１５％〜４５％の範囲にあることがさらに好ましい。このエリア占有率が低すぎると、所望の高密度配線ができなくなり、エリア占有率が高すぎると、加工精度の点から配線間の絶縁を確保することが困難になる。
ここで、上層配線のエリア占有率とは、配線基板の基板平面における一構成単位において、上層配線形成領域の面積に対する上層配線の占める面積の割合をいう。上層配線形成領域とは、一構成単位内の上層配線の全部を取り囲む最小面積の四辺形内の領域をいう。また、構成単位とは、所定の半導体チップの１つあるいは一組が搭載された目的の半導体パッケージに用いる配線基板あるいはこれに対応する基板領域の単位（基板領域単位２０１に相当）をいう。
反り制御パターン形成領域における凹部内パターン面積Ａと凹部外面積Ｂとの平面投射面積比（Ａ／Ｂ）は、加工精度や反り制御効果の点から０．１〜０．５の範囲にあることが好ましく、０．２〜０．４の範囲にあることがより好ましい。ここで、反り制御パターンの形成領域とは、基板領域単位の外周部に形成された反り制御パターンをＸ方向およびＹ方向に沿った直線で取り囲む最小面積の領域をいう。
また、反り制御パターン形成領域における凹部内パターン面積Ａと凹部外面積Ｂとの平面投射面積比（Ａ／Ｂ）と、上層配線形成領域（各基板領域単位）における凹部内配線面積Ｐと凹部外面積Ｑとの平面投射面積比（Ｐ／Ｑ）との比率は、基板のうねりを防止する点から、０．８〜１．２の範囲にあることが好ましく、０．９〜１．１の範囲にあることがより好ましい。上層配線形成領域における凹部内配線は、上層配線に相当し、基板領域単位内に反り制御パターン（凹部内パターン）としてダミー配線が設けられているときは、このダミー配線も含まれる。
反り制御パターンは、上層配線と同時にパターン形成することができ、その材質および厚みは、それぞれ上層配線の材質および厚みと同様に設定することができる。反り制御パターンの幅や長さ、形状は、上層配線のパターンに応じて設定することができる。また、反り制御パターンは、そのパターン密度を、基板の構成単位（製品部）内の上層配線パターンのパターン密度に応じて適宜設定することができ、上層配線パターンの配線密度と少なくとも同程度のパターン密度をもつパターン領域を有することにより、効果的な反り制御を行うことができる。
［ベース絶縁膜］
以下に本発明におけるベース絶縁膜として、好適な樹脂材料について説明する。
本発明におけるベース絶縁膜の材料は、耐熱性や機械強度等の所望の特性に応じて、種々の樹脂材料から選択することができるが、例えば、機械強度および耐熱性の点から、補強材を耐熱性樹脂に含有させた複合樹脂材料、好適には繊維強化樹脂複合材料を用いることができる。補強材としては、ガラス又はアラミドからなる補強繊維を好適に用いることができ、耐熱性樹脂としては、ガラス転位温度が所定の温度以上、好ましくは１５０℃以上のものを用いることができる。ガラス転位温度は、ＪＩＳ Ｃ６４８１に準拠し、ＤＭＡ（Dynamic Mechanical Analysis）法で測定することができる。この耐熱性樹脂としては、エポキシ樹脂、ポリイミド樹脂、シアネート樹脂、液晶ポリマーが挙げられる。複合樹脂の製造上の点から、補強繊維への含浸性を考慮すると、エポキシ樹脂を好適に用いることができる。レーザ等による方法で微細なビアホールを良好に形成する点から、補強繊維の直径は１０μｍ以下であることが好ましい。
上述のような樹脂材料からなるベース絶縁膜の厚み方向の熱膨張率、弾性率および破断強度、並びにこれらの温度依存性を考慮して、物性を制御することにより、熱負荷の繰り返しによるクラック発生や、接続部でのオープン不良等の熱劣化を防止し、信頼性を向上することができる。例えば、膜厚を２０〜１００μｍとし、以下の条件に設定することにより、優れた機械特性および耐熱性を有する配線基板を提供することができる。なお、絶縁膜の弾性率および破断強度は、幅１ｃｍの短冊状試験片について「ＪＰＣＡ規格 ビルトアップ配線板 ＪＰＣＡ−ＢＵ０１ ４．２節」に準拠して引張り試験を行い測定することができる。
（１）厚み方向の熱膨張率が９０ｐｐｍ／Ｋ以下、
温度がｔ℃のときの弾性率をＤｔ、温度がｔ℃のときの破断強度をＨｔとしたとき、
（２）Ｄ23 ≧ ５ＧＰａ、
（３）Ｄ150 ≧ ２．５ＧＰａ
（４）Ｄ-65／Ｄ150 ≦ ３．０
（５）Ｈ23 ≧ １４０ＭＰａ
（６）Ｈ-65／Ｈ150 ≦ ２．３。
条件（１）を満たすことにより、熱負荷の繰り返しによる厚み方向における歪み応力を低減でき、接続部のオープン不良を防止することができる。条件（２）を満たすことにより、半導体パッケージの組み立て時における配線基板の搬送性を十分に確保できる。条件（３）を満たすことにより、十分なワイヤーボンディング性が確保でき、ＧＰａＤ150≧２．５ＧＰａを満たし、且つ耐熱性樹脂のガラス転位温度が１５０℃以上であることにより、良好なワイヤーボンディング性が得られる。条件（４）を満たすことにより、温度差による弾性率の変化が小さいため、加熱、冷却工程の繰り返しに起因する歪み応力を低減し、半導体パッケージの反りを抑えることができる。条件（５）を満たすことにより、ベース絶縁膜の破損が抑えられ、半導体パッケージの組み立て時における配線基板の取り扱い性や搬送性を十分に確保することができる。条件（６）を満たすことにより、温度差による破断強度の変化が小さいため、ワイヤーボンディングなど高温処理工程に対するベース絶縁膜の耐久性を十分に確保することができる。
上記の樹脂材料の他、特開２００４−１７９６４７号公報に開示されているような樹脂材料を用いることができる。すなわち、繰り返し加えられる熱応力によるクラックの発生を抑え、信頼性に優れた半導体パッケージを得る点から、膜厚３〜１００μｍ、２３℃における破断強度８０ＭＰａ以上、−６５℃における破断強度をａ、１５０℃における破断強度をｂとするとき、比（ａ／ｂ）の値が４．５以下である樹脂材料を用いることができる。また、これらの条件に加えて１５０℃における弾性率が２．３ＧＰａ以上である樹脂材料を好適に用いることができる。また、これらの条件に加えて、−６５℃における弾性率をｃ、１５０℃における弾性率をｄとするとき、比（ｃ／ｄ）の値が４．７以下である樹脂材料、さらに、比（ａ／ｂ）の値が２．５以下、あるいは比（ａ／ｂ）の値が２．５より大きく４．５以下であり且つ比（ａ／ｂ）と比（ｃ／ｄ）の差の絶対値が０．８以下である樹脂材料を好適に用いることができる。このような樹脂材料としては、上述の繊維強化樹脂複合材料や耐熱性樹脂自体を用いることができる。
［半導体装置の構造］
次に半導体装置の構造について説明する。
図１０に、半導体装置の一例を示す。本実施形態では、配線基板１１０の上層配線１１２にバンプ１２１が接続され、配線基板の上面側にこのバンプと電気的に接続された半導体チップ１２０が設置されている。半導体チップは、ＬＳＩ等の集積回路が形成されたシリコンチップが挙げられる。半導体チップと配線基板との間にはアンダーフィル１２２が設けられている。一方、配線基板１１０の下層配線１１４の露出部、すなわちパッド電極の一部には半田ボール１３１が設置されている。この半田ボールは、下層配線１１４、ビアホール内の導電体、上層配線１１２、バンプ１２１を介して、半導体チップ１２０の電極に電気的に接続されている。このような構成を有する半導体パッケージは、半田ボール１３１を介してボード（図示せず）に実装される。
上記の構成において、モールディングは必要により設けるものであり、省略してもよい。また、半導体チップの保護や強度が求められる場合は、半導体チップを覆うようにモールド樹脂で被覆することができる。本実施形態では、半導体チップをバンプを介して配線基板に搭載し、半田ボールを介してボードに実装したが、これらの接続をワイヤーボンディング法やテープボンディング法により行うこともできる。
図２を用いて説明した多層配線構造を有する配線基板についても、以上に説明した実施形態と同様にして、半導体チップを搭載し、ボードに実装することができる。また、半導体チップを配線基板へ搭載するときの接続、半導体チップが搭載された配線基板をボードへ実装するときの接続は、ワイヤーボンディング法やテープボンディング法により行うこともできる。
［配線基板の製造方法］
以下に、配線基板の製造方法について説明する。図１１に、図１に示す配線基板の製造工程断面図を示す。
まず、図１１（ａ）に示すように、ステンレス鋼やＣｕ、Ｃｕ合金等の金属からなる支持基板１４１を用意し、この支持基板上に、上層配線パターン、反り制御パターン及び支持パターンに対応する開口パターンを有するレジスト層１４２を形成する。この開口パターン内に、例えばメッキ法により、高エッチングレート層１１２ｃ、エッチングバリア層１１２ａ及びパターン本体層１１２ｂをこの順で形成する。高エッチングレート層１１２ｃは、例えばＣｕ単層、Ｎｉ単層、Ｃｕ層とＮｉ層からなる２層メッキ層が挙げられ、その厚みは例えば０．５〜１０μｍに設定することができる。エッチングバリア層１１２ａは、例えばＮｉ、Ａｕ、Ｐｄ等からなるメッキ層が挙げられ、その厚みを例えば０．１〜７μｍに設定することができる。パターン本体層１１２ｂは、例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ、Ｐｄ等からなるメッキ層が挙げられ、その厚みを例えば２〜２０μｍに設定することができる。高エッチングレート層およびエッチングバリア層の材料は、支持基板の材料に対するエッチングレートを考慮して適宜選択することができる。材料の組み合わせの好適な例として、ステンレス鋼からなる支持基板に対するエッチングバリア層としてＡｕメッキ層が挙げられ、銅または銅合金からなる支持基板に対するエッチングバリア層としてＮｉメッキ層を挙げることができる。Ｎｉメッキ層は、高温下での半田の拡散を防止する機能を有する。そのため、半導体チップの搭載工程や半導体パッケージの実装工程における半田の拡散防止を目的として、Ｎｉ層をパターン本体層１１２ｂとエッチングバリア層１１２ａの間に設けることができる。
次に、図１１（ｂ）に示すようにレジスト層１４２を除去した後、図１１（ｃ）に示すように、上層配線１１２、反り制御パターン（図示せず）及び支持パターン（図示せず）を覆うように支持基板１４１上にベース絶縁膜１１１を形成する。このベース絶縁膜１１１は、例えば、絶縁性樹脂フィルムを支持基板上に貼り付けてプレスし、例えば１００〜４００℃で１０分〜２時間保持して硬化することにより形成できる。そして、上層配線１１２の直上域のベース絶縁膜１１１に、例えばレーザ加工法によりビアホール１１３を形成する。
次に、図１１（ｄ）に示すように、ビアホール１１３内に導電性材料を埋め込むとともにベース絶縁膜１１１上に下層配線１１４を形成する。ビアホール１１３内の導電性材料および下層配線１１４は、例えばＣｕ、Ｎｉ、Ａｕ、Ａｌ、Ｐｄ等からなるメッキ層を形成し、これをパターニングして形成することができ、その厚みを例えば２〜２０μｍに設定することができる。次に、下層配線１１４の一部を覆い、残部を露出させるように厚み５〜４０μｍ程度のソルダーレジスト層１１５を形成する。このソルダーレジスト層は省略することができる。また、このソルダーレジスト層を形成しないで、下層配線の１１４の全体を覆うようにベース絶縁膜上に層間絶縁膜を形成し、これにビアホールを形成し、このビアホールを導電性材料で埋め込むとともに第２の下層配線を形成することにより、支持基板上に前述の多層配線構造を形成することができる。
次に、図１１（ｅ）に示すように、化学的エッチングあるいは研磨により、上層配線１１２の表面が露出するように支持基板１４１の全部を除去する。次に、高エッチングレート層１１２ｃをエッチング除去する。これにより、図１に示す実施形態の配線基板が得られる。このとき、支持基板と高エッチングレート層が同じ材料で形成されている場合は、一度のエッチング処理でよい。
なお、高エッチングレート層１１２ｃを設けずに最表層にエッチングバリア層１１２ａを設けている場合は、支持基板をエッチング除去した後に、図３に示す実施形態の配線基板を得ることができる。
支持基板１４１は、電解めっき法により支持基板上に配線用導電体層を形成する点、配線基板形成後の支持基板の除去のし易さの点から、導電性材料、特に金属材料から形成することが好ましい。その厚みは、配線基板の形成時や形成後において十分な強度を確保する点から０．１〜１ｍｍ程度に設定することができる。薄すぎると十分な強度が確保できず、厚すぎると重量が増大して取り扱い性が低下するとともに、基板に反りやうねりが生じやすくなり、微細な配線の形成が困難となる。支持基板の材料は、導電性材料や金属材料に限られず、シリコンウェハ、ガラス、セラミック、樹脂等の絶縁性材料からなる基板を用いることができる。絶縁性材料からなる支持基板を用いる場合は、レジスト層１４２を形成した後に無電解メッキ法により配線用導電体層を形成するか、または、レジスト層１４２を形成した後に無電解メッキ法、スパッタリング法もしくは蒸着法等の成膜方法により下地導電体層を形成し、その後に電解メッキ法により配線用導電体層を形成することができる。
［半導体装置の製造方法］
以上のようにして形成された配線基板を用いて、周知の方法により、例えば前述の図１０に示すようにバンプを介して半導体チップを搭載し、必要によりアンダーフィルを充填し、さらに必要によりモールド樹脂により封止して半導体パッケージを形成することができる。得られた半導体パッケージは、周知の方法でボードに実装することができる。
上記製造方法において、配線基板は、上層配線形成面を上にして搬送用ガイドレール上へ置かれる。図５（ａ）に示す反り形状を有する配線基板の場合は、Ｘ方向を搬送方向とすることができる。ステージへ搬送され、ステージ上へ載置された配線基板は前述の図７を用いて説明したようにステージ上で固定される。次に、固定された配線基板上へ半導体チップを搭載する。その後、半導体チップが搭載された配線基板は、搬送方向の両辺を支持する二本のガイドレールに従って次の工程へ搬送される。従来の配線基板では、半導体チップ搭載後に、搬送方向に沿った基板中央部が浮き上がるように反るため、ガイドレール上の基板の両辺を押さえる基板押さえ用ガイドや加熱用カバー等の搬送ルート上方の部材と配線基板の上部とが接触していた。本発明によればこの反りが抑えられるため、この接触を防止することができる。
本発明の配線基板の配線構造の例を示す断面図。 本発明の配線基板の配線構造の他の例を示す断面図。 本発明の配線基板の配線構造の他の例を示す断面図。 本発明の配線基板の配線構造の例を示す平面図。 配線基板の反り形状を説明するための図。 本発明の配線基板のパターンの一部を示す図。 ステージ上の配線基板の押さえ機構を示す図。 本発明におけるパターンのＸ成分およびＹ成分を説明するための平面図。 本発明におけるパターンの境界を説明するための平面図。 本発明の半導体装置の一例を示す断面図。 本発明の配線基板の製造工程断面図。 従来の配線基板を説明するための製造工程断面図。 本発明に関連する配線基板を説明するための断面図。 本発明の配線基板の配線構造の他の例を示す断面図。
符号の説明
１１０ 配線基板
１１１ ベース絶縁膜
１１１ａ 凹部
１１２ 上層配線
１１２ａ エッチングバリア層
１１２ｂ 配線本体層
１１２ｃ 高エッチングレート層
１１３ ビアホール
１１４ 下層配線
１１５ ソルダーレジスト層
１１６ 層間絶縁膜
１１７ ビアホール
１１８ 第２の下層配線
１２０ 半導体チップ
１２１ バンプ
１２２ アンダーフィル
１３１ 半田ボール
１４１ 支持基板
１４２ レジスト層
２０１ 配線基板の構成単位（製品部）
２０２ 配線基板の周縁領域
２０２ａ 配線基板の格子状領域
３０１ ラインアンドスペースパターンからなるパターン領域単位
３０２ 円形ベタパターンからなるパターン領域単位
５０１ 金属板
５０２ 絶縁層
５０３ ビアホール
５０４ 配線パターン
５０５ フリップチップパッド部
５０６ 絶縁層
５０７ 基板補強体
５０８ 外部電極端子
６０１ 支持板
６０２ 電極
６０３ 絶縁層
６０４ ビアホール
６０５ 配線
６０６ 支持体
６０７ 配線基板
７００ 配線基板
７０１ ステージ
７０２ 吸引ライン
７０３ 基板押さえ部材
１００１ ベース絶縁膜（コア膜）
１００２ 上層配線
１００３ ビア導電体
１００４ 下層配線
１００５、１００６ ソルダーレジスト層

Claims (23)

  1. ベース絶縁膜と、
    前記ベース絶縁膜の上面側に形成された第１配線と、
    前記ベース絶縁膜に形成されたビアホール内に設けられたビア導電体と、
    前記ビア導電体を介して第１配線と接続され前記ベース絶縁膜の下面側に設けられた第２配線を有する配線基板であって、
    第１配線、前記ビア導体および第２配線を備え、互いに区分された区分基板領域単位を複数有し、
    前記ベース絶縁膜に反り制御パターンが設けられ、
    当該配線基板を水平板上に静置したときに、基板平面内の第１方向に垂直な第２方向に沿った各辺の少なくとも中央部が接地し且つ両端が浮き上がる反り形状を有する配線基板。
  2. ベース絶縁膜と、
    前記ベース絶縁膜の上面側に形成された凹部に設けられた第１配線と、
    前記ベース絶縁膜に形成されたビアホール内に設けられたビア導電体と、
    前記ビア導電体を介して第１配線と接続され前記ベース絶縁膜の下面側に設けられた第２配線を有する配線基板であって、
    第１配線、前記ビア導体および第２配線を備え、互いに区分された区分基板領域単位を複数有し、
    前記ベース絶縁膜に反り制御パターンが設けられ、
    前記反り制御パターンは、前記ベース絶縁膜の上面側に形成された凹部に設けられたパターンであって、当該配線基板の基板平面内の第１方向に垂直な第２方向に沿った各辺の両端が当該辺の中央部より上方に反るようにライン状パターンを有し、
    当該配線基板を第１配線形成面を上にして水平板上に静置したときに、第２方向に沿った各辺の少なくとも中央部が接地し且つ両端が浮き上がる反り形状を有する配線基板。
  3. 前記反り制御パターンは、少なくとも、前記区分領域単位が複数形成された領域の周辺部に設けられている請求項２に記載の配線基板。
  4. 前記反り制御パターンと第１配線は、第１方向に沿ったＸ成分の合計成分と、第２方向に沿ったＹ成分の合計成分との成分比率（Ｘ／Ｙ）が１より大きい請求項２又は３に記載の配線基板。
  5. 前記反り制御パターンは、第１方向に沿ったラインアンドスペースパターンを有する請求項３〜４のいずれかに記載の配線基板。
  6. 前記反り制御パターンは、区分された複数の区分パターン領域単位で構成されている請求項３〜５のいずれかに記載の配線基板。
  7. 前記反り制御パターンは、前記区分パターン領域単位がマトリクス状に配置されている請求項６に記載の配線基板。
  8. 前記区分基板領域単位外部の反り制御パターン形成領域内における凹部内パターン面積Ａと凹部外面積Ｂとの平面投射面積比Ｒ１（Ａ／Ｂ）と、前記区分基板領域単位内部における凹部内配線面積Ｐと凹部外面積Ｑとの平面投射面積比Ｒ２（Ｐ／Ｑ）との比率（Ｒ１／Ｒ２）が０．８〜１．２である請求項２〜７のいずれかに記載の配線基板。
  9. 前記区分基板領域単位外部の反り制御パターン形成領域内における凹部内パターン面積Ａと凹部外面積Ｂとの平面投射面積比（Ａ／Ｂ）が０．１〜０．５である請求項２〜８のいずれかに記載の配線基板。
  10. 前記反り制御パターンは、第１配線と同じ材料で形成され、同じ厚みを有している請求項２〜９のいずれかに記載の配線基板。
  11. 前記第１配線の上面が、前記ベース絶縁膜の上面より下方に位置している請求項２〜１０のいずれかに記載の配線基板。
  12. 前記第１配線の上面が、前記ベース絶縁膜の上面と同一平面内にある請求項２〜１０のいずれかに記載の配線基板。
  13. 基板の下面側にソルダーレジスト層を有する請求項１〜１２のいずれかに記載の配線基板。
  14. 前記区分基板領域単位がマトリクス状に配置されている請求項１〜１３のいずれかに記載の配線基板。
  15. 前記区分基板領域単位は、第１方向に沿って配列された数が第２方向に沿って配列された数より多くなるように配置されている請求項１４に記載の配線基板。
  16. 当該配線基板の第１方向に沿った辺が第２方向に沿った辺より長い矩形形状を有している請求項１〜１５のいずれかに記載の配線基板。
  17. 当該配線基板の第１方向に沿った各辺が全体にわたって浮き上がる反り形状を有する請求項１〜１６のいずれかに記載の配線基板。
  18. 前記ベース絶縁膜の下面側に設けられた絶縁層と、この絶縁層に形成されたビアホール内に設けられたビア導電体と、このビア導電体を介して上方の配線と接続され当該絶縁層の下面に設けられた配線とを含む配線構造層をさらに一つ又は複数有する請求項１〜１７のいずれかに記載の配線基板。
  19. 前記ベース絶縁膜が、耐熱性樹脂または繊維強化耐熱性樹脂複合材料からなる請求項１〜１８のいずれかに記載の配線基板。
  20. 請求項１〜１９のいずれかに記載の配線基板と、この配線基板の第１配線が形成された上面側に搭載され第１配線と接続されている半導体チップとを有する半導体装置。
  21. 請求項１〜１９のいずれかに記載の配線基板を用意する工程と、
    前記配線基板を、その第１方向が搬送方向に沿うように、第１配線が形成された上面側を上にしてステージ上へ載置する工程と、
    前記配線基板の上面側へ半導体チップを搭載する工程と、
    半導体チップが搭載された配線基板を第１方向へ搬送する工程を有する半導体装置の製造方法。
  22. 前記ステージは、ステージ上に載置された配線基板の第１方向に沿った両辺を押さえる押さえ部材を有し、この押さえ部材により、ステージ上に載置された配線基板の第１方向に沿った両辺を押さえる工程を有する請求項２１に記載の半導体装置の製造方法。
  23. 前記ステージは、ステージ上に載置された配線基板を吸引固定するための吸引手段を有し、ステージ上に載置された配線基板を吸引固定する工程を有する請求項２１又は２２に記載の半導体装置の製造方法。
JP2006194353A 2006-07-14 2006-07-14 半導体装置の製造方法 Expired - Fee Related JP5117692B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2006194353A JP5117692B2 (ja) 2006-07-14 2006-07-14 半導体装置の製造方法
KR1020070068229A KR100933346B1 (ko) 2006-07-14 2007-07-06 와이어링 기판, 반도체 장치 및 이를 제조하는 방법
US11/822,599 US7649749B2 (en) 2006-07-14 2007-07-09 Wiring substrate, semiconductor device, and method of manufacturing the same
TW096125519A TWI360212B (en) 2006-07-14 2007-07-13 Wiring substrate, semiconductor device, and method
CN2007101364132A CN101106121B (zh) 2006-07-14 2007-07-16 布线基板、半导体器件及其制造方法
US12/340,267 US7701726B2 (en) 2006-07-14 2008-12-19 Method of manufacturing a wiring substrate and semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006194353A JP5117692B2 (ja) 2006-07-14 2006-07-14 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008021921A true JP2008021921A (ja) 2008-01-31
JP5117692B2 JP5117692B2 (ja) 2013-01-16

Family

ID=38948424

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006194353A Expired - Fee Related JP5117692B2 (ja) 2006-07-14 2006-07-14 半導体装置の製造方法

Country Status (5)

Country Link
US (2) US7649749B2 (ja)
JP (1) JP5117692B2 (ja)
KR (1) KR100933346B1 (ja)
CN (1) CN101106121B (ja)
TW (1) TWI360212B (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123874A (ja) * 2007-11-14 2009-06-04 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
JP2010226069A (ja) * 2009-03-19 2010-10-07 Samsung Electro-Mechanics Co Ltd 電子部品内蔵型プリント基板
JP2010283044A (ja) * 2009-06-03 2010-12-16 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
JP2011014912A (ja) * 2010-07-12 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
JP2011018716A (ja) * 2009-07-08 2011-01-27 Denso Corp 多連プリント基板およびプリント基板の製造方法
JP2011129808A (ja) * 2009-12-21 2011-06-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2012033528A (ja) * 2010-07-28 2012-02-16 Kyocer Slc Technologies Corp 集合配線基板
JP2013008945A (ja) * 2011-06-24 2013-01-10 Samsung Electro-Mechanics Co Ltd コアレス基板の製造方法
US8609997B2 (en) 2009-07-06 2013-12-17 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate
JP2014132673A (ja) * 2014-02-12 2014-07-17 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP5555368B1 (ja) * 2013-12-05 2014-07-23 株式会社イースタン 配線基板の製造方法
TWI451105B (zh) * 2011-11-21 2014-09-01 Hannstar Display Corp 觸控面板及其製造方法
JP2017112199A (ja) * 2015-12-16 2017-06-22 新光電気工業株式会社 配線基板、半導体装置
JP2018026437A (ja) * 2016-08-09 2018-02-15 新光電気工業株式会社 配線基板及びその製造方法
JP2018037679A (ja) * 2015-12-25 2018-03-08 太陽誘電株式会社 プリント配線板、及びカメラモジュール
JP2018195600A (ja) * 2017-05-12 2018-12-06 新光電気工業株式会社 配線基板、配線基板の製造方法

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8187983B2 (en) 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
JP2011138868A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板
JP5685012B2 (ja) * 2010-06-29 2015-03-18 新光電気工業株式会社 半導体パッケージの製造方法
JP5550526B2 (ja) * 2010-10-29 2014-07-16 Ｔｄｋ株式会社 積層型電子部品およびその製造方法
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US8780576B2 (en) * 2011-09-14 2014-07-15 Invensas Corporation Low CTE interposer
US8975742B2 (en) * 2011-11-30 2015-03-10 Ibiden Co., Ltd. Printed wiring board
DE102012001620A1 (de) 2012-01-30 2013-08-01 Siltectra Gmbh Verfahren zur Herstellung von dünnen Platten aus Werkstoffen geringer Duktilität mittels temperaturinduzierter mechanischer Spannung unter Verwendung von vorgefertigten Polymer-Folien
DE102012013539A1 (de) 2012-07-06 2014-01-09 Siltectra Gmbh Wafer und Verfahren zur Herstellung von Wafern mit Oberflächenstrukturen
US9177899B2 (en) * 2012-07-31 2015-11-03 Mediatek Inc. Semiconductor package and method for fabricating base for semiconductor package
US8975665B2 (en) * 2012-10-10 2015-03-10 Stats Chippac Ltd. Integrated circuit packaging system with coreless substrate and method of manufacture thereof
CN103165561B (zh) * 2013-02-28 2015-09-23 江阴长电先进封装有限公司 一种硅基转接板的封装结构
DE102013017272A1 (de) 2013-06-06 2014-12-11 Siltectra Gmbh Vorrichtung und Verfahren zum Erzeugen von Schichtanordnungen mittels fluidischer Fließbarriere
US9355967B2 (en) 2013-06-24 2016-05-31 Qualcomm Incorporated Stress compensation patterning
US8772951B1 (en) * 2013-08-29 2014-07-08 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
US9159670B2 (en) 2013-08-29 2015-10-13 Qualcomm Incorporated Ultra fine pitch and spacing interconnects for substrate
DE102013014615A1 (de) 2013-09-02 2015-03-05 Siltectra Gmbh Vorrichtung und Verfahren zur Herstellung eines Wafers mit einer Rissverlaufsbeeinflussung
DE102013014623A1 (de) 2013-09-02 2015-03-05 Siltectra Gmbh Vorrichtung und Verfahren zur Herstellung eines Wafers mit einer selektiven Positionierung im Trägersystem
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
JP2016532304A (ja) * 2013-09-06 2016-10-13 チャン ユチュン 液体ガラスの応用
CN104465575B (zh) * 2013-09-17 2019-04-12 日月光半导体制造股份有限公司 半导体封装及其制造方法
DE102014014486A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
DE102013016669A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Kombiniertes Herstellungsverfahren zum Abtrennen mehrerer dünner Festkörperschichten von einem dicken Festkörper
DE102013016665A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit lonenimplantation und temperaturinduzierten Spannungen
DE102014013107A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Neuartiges Waferherstellungsverfahren
DE102013016693A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Herstellungsverfahren für Festkörperelemente mittels Laserbehandlung und temperaturinduzierten Spannungen
DE102013016682A1 (de) 2013-10-08 2015-04-09 Siltectra Gmbh Erzeugung einer Rissauslösestelle oder einer Rissführung zum verbesserten Abspalten einer Festkörperschicht von einem Festkörper
US9449943B2 (en) * 2013-10-29 2016-09-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of balancing surfaces of an embedded PCB unit with a dummy copper pattern
DE102014002600A1 (de) 2014-02-24 2015-08-27 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen
DE102014002909A1 (de) 2014-02-28 2015-09-03 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Erzeugung einer Ablöseebene und der Ablösung einer Festkörperschicht entlang der Ablöseebene
DE102014004574A1 (de) 2014-03-28 2015-10-01 Siltectra Gmbh Verfahren zur Herstellung von Festkörperschichten mittels lokaler Modifikation von Leit-Stütz-Struktur-Eigenschaften einer mehrschichtigen Anordnung
US9609751B2 (en) * 2014-04-11 2017-03-28 Qualcomm Incorporated Package substrate comprising surface interconnect and cavity comprising electroless fill
DE102014006328A1 (de) 2014-04-30 2015-11-05 Siltectra Gmbh Kombiniertes Festkörperherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen zur Erzeugung dreidimensionaler Festkörper
TWI551207B (zh) * 2014-09-12 2016-09-21 矽品精密工業股份有限公司 基板結構及其製法
DE102014014422A1 (de) 2014-09-29 2016-03-31 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit einer Löcher aufweisenden Aufnahmeschicht
DE102014014420A1 (de) 2014-09-29 2016-04-14 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit einer Mehrkomponentenaufnahmeschicht
DE102015103118A1 (de) 2014-10-06 2016-04-07 Siltectra Gmbh Splitting-Verfahren und Verwendung eines Materials in einem Splitting-Verfahren
KR101733442B1 (ko) * 2014-12-29 2017-05-10 주식회사 케이씨씨 기판의 휨 방지 구조체
DE102015000450A1 (de) 2015-01-15 2016-07-21 Siltectra Gmbh Abtrennvorrichtung zum spanfreien Abtrennen von Wafern von Spendersubstraten
DE102015003369A1 (de) 2015-03-16 2016-09-22 Siltectra Gmbh Transparenter und hochstabiler Displayschutz
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
DE102015004347A1 (de) 2015-04-02 2016-10-06 Siltectra Gmbh Erzeugung von physischen Modifikationen mittels LASER im Inneren eines Festkörpers
DE102015004603A1 (de) 2015-04-09 2016-10-13 Siltectra Gmbh Kombiniertes Waferherstellungsverfahren mit Laserbehandlung und temperaturinduzierten Spannungen
DE102015006971A1 (de) 2015-04-09 2016-10-13 Siltectra Gmbh Verfahren zum verlustarmen Herstellen von Mehrkomponentenwafern
DE102015008037A1 (de) 2015-06-23 2016-12-29 Siltectra Gmbh Verfahren zum Führen eines Risses im Randbereich eines Spendersubstrats
DE102015008034A1 (de) 2015-06-23 2016-12-29 Siltectra Gmbh Verfahren zum Führen eines Risses im Randbereich eines Spendersubstrats
CN105575938B (zh) * 2016-02-26 2018-10-26 中国科学院微电子研究所 一种硅基转接板及其制备方法
KR102179806B1 (ko) * 2016-10-06 2020-11-17 미쓰이금속광업주식회사 다층 배선판의 제조 방법
KR102329367B1 (ko) * 2018-06-22 2021-11-22 인듐 코포레이션 접착제 물질의 활용을 통한 vippo 납땜 접합부의 포스트 리플로우 상호연결부 고장의 방지
US20210035944A1 (en) * 2019-08-01 2021-02-04 Tien Chien Cheng Chip package fabrication kit and chip package fabricating method thereof
CN111554641A (zh) * 2020-05-11 2020-08-18 上海天马微电子有限公司 半导体封装件及其制作方法
TWI805953B (zh) * 2020-10-15 2023-06-21 日商小森公司 球搭載方法及球搭載裝置
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190488A (ja) * 2000-12-20 2002-07-05 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2005327780A (ja) * 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
WO2006054637A1 (ja) * 2004-11-18 2006-05-26 Matsushita Electric Industrial Co., Ltd. 配線基板とその製造方法および半導体装置
JP2006165275A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3066251B2 (ja) 1994-08-05 2000-07-17 シャープ株式会社 プリント配線基板
JPH11163022A (ja) 1997-11-28 1999-06-18 Sony Corp 半導体装置、その製造方法及び電子機器
JPH11177191A (ja) 1997-12-12 1999-07-02 Mitsubishi Electric Corp プリント配線板および多層プリント配線板
JP2000124612A (ja) * 1998-01-19 2000-04-28 Toshiba Corp 配線基板とその製造方法、その配線基板を具える電気機器
JP2000003980A (ja) 1998-04-17 2000-01-07 Sumitomo Metal Electronics Devices Inc 半導体搭載用回路基板及びその製造方法
JP3635219B2 (ja) * 1999-03-11 2005-04-06 新光電気工業株式会社 半導体装置用多層基板及びその製造方法
JP2000353863A (ja) 1999-06-09 2000-12-19 Hitachi Telecom Technol Ltd プリント配線板構造とこのプリント配線板構造の反り防止方法
JP2001068510A (ja) 1999-08-25 2001-03-16 Toshiba Corp 半導体装置の製造装置及び半導体装置の製造方法
KR20030014374A (ko) * 2000-06-15 2003-02-17 아지노모토 가부시키가이샤 접착 필름 및 이를 사용하는 다층 프린트 배선판의 제조방법
JP3498732B2 (ja) 2000-06-30 2004-02-16 日本電気株式会社 半導体パッケージ基板及び半導体装置
JP2002033555A (ja) 2000-07-14 2002-01-31 Kyocera Corp 多数個取りセラミック基板
JP3546961B2 (ja) 2000-10-18 2004-07-28 日本電気株式会社 半導体装置搭載用配線基板およびその製造方法、並びに半導体パッケージ
JP3841079B2 (ja) 2002-11-12 2006-11-01 日本電気株式会社 配線基板、半導体パッケージ、基体絶縁膜及び配線基板の製造方法
KR100738309B1 (ko) * 2003-01-30 2007-07-12 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 디스플레이, 배선 기판 및 그 제조 방법
JP4768994B2 (ja) * 2005-02-07 2011-09-07 ルネサスエレクトロニクス株式会社 配線基板および半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002190488A (ja) * 2000-12-20 2002-07-05 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2005327780A (ja) * 2004-05-12 2005-11-24 Nec Corp 配線基板及びそれを用いた半導体パッケージ
WO2006054637A1 (ja) * 2004-11-18 2006-05-26 Matsushita Electric Industrial Co., Ltd. 配線基板とその製造方法および半導体装置
JP2006165275A (ja) * 2004-12-08 2006-06-22 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Cited By (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009123874A (ja) * 2007-11-14 2009-06-04 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
KR101508782B1 (ko) 2007-11-14 2015-04-03 신코 덴키 코교 가부시키가이샤 배선기판 및 그 제조방법
JP2010135418A (ja) * 2008-12-02 2010-06-17 Shinko Electric Ind Co Ltd 配線基板及び電子部品装置
US9257373B2 (en) 2008-12-02 2016-02-09 Shinko Electric Industries Co., Ltd. Electronic component device
US8153902B2 (en) 2008-12-02 2012-04-10 Shinko Electric Industries Co., Ltd. Wiring board and electronic component device
US8686298B2 (en) 2008-12-02 2014-04-01 Shinko Electric Industries Co., Ltd. Wiring board and electronic component device
JP2010226069A (ja) * 2009-03-19 2010-10-07 Samsung Electro-Mechanics Co Ltd 電子部品内蔵型プリント基板
JP2010283044A (ja) * 2009-06-03 2010-12-16 Shinko Electric Ind Co Ltd 配線基板および配線基板の製造方法
US8609997B2 (en) 2009-07-06 2013-12-17 Shinko Electric Industries Co., Ltd. Multilayer wiring substrate
JP2011018716A (ja) * 2009-07-08 2011-01-27 Denso Corp 多連プリント基板およびプリント基板の製造方法
JP2011129808A (ja) * 2009-12-21 2011-06-30 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP4669908B2 (ja) * 2010-07-12 2011-04-13 新光電気工業株式会社 多層配線基板
JP2011014912A (ja) * 2010-07-12 2011-01-20 Shinko Electric Ind Co Ltd 多層配線基板
JP2012033528A (ja) * 2010-07-28 2012-02-16 Kyocer Slc Technologies Corp 集合配線基板
JP2013008945A (ja) * 2011-06-24 2013-01-10 Samsung Electro-Mechanics Co Ltd コアレス基板の製造方法
TWI451105B (zh) * 2011-11-21 2014-09-01 Hannstar Display Corp 觸控面板及其製造方法
JP5555368B1 (ja) * 2013-12-05 2014-07-23 株式会社イースタン 配線基板の製造方法
JP2014132673A (ja) * 2014-02-12 2014-07-17 Shinko Electric Ind Co Ltd 配線基板及びその製造方法
JP2017112199A (ja) * 2015-12-16 2017-06-22 新光電気工業株式会社 配線基板、半導体装置
JP2018037679A (ja) * 2015-12-25 2018-03-08 太陽誘電株式会社 プリント配線板、及びカメラモジュール
JP2018026437A (ja) * 2016-08-09 2018-02-15 新光電気工業株式会社 配線基板及びその製造方法
US11152293B2 (en) 2016-08-09 2021-10-19 Shinko Electric Industries Co., Ltd. Wiring board having two insulating films and hole penetrating therethrough
JP2018195600A (ja) * 2017-05-12 2018-12-06 新光電気工業株式会社 配線基板、配線基板の製造方法
US11923282B2 (en) 2017-05-12 2024-03-05 Shinko Electric Industries Co., Ltd. Wiring substrate

Also Published As

Publication number Publication date
US20080012140A1 (en) 2008-01-17
CN101106121A (zh) 2008-01-16
US7649749B2 (en) 2010-01-19
TWI360212B (en) 2012-03-11
JP5117692B2 (ja) 2013-01-16
US20090137085A1 (en) 2009-05-28
CN101106121B (zh) 2010-12-08
KR100933346B1 (ko) 2009-12-22
US7701726B2 (en) 2010-04-20
TW200810065A (en) 2008-02-16
KR20080007103A (ko) 2008-01-17

Similar Documents

Publication Publication Date Title
JP5117692B2 (ja) 半導体装置の製造方法
JP4768994B2 (ja) 配線基板および半導体装置
US9299678B2 (en) Semiconductor package and manufacturing method therefor
JP4108643B2 (ja) 配線基板及びそれを用いた半導体パッケージ
US8143531B2 (en) Electronic component mounting package
EP2978020A1 (en) Package substrate
JP2008166327A (ja) 配線基板及びその製造方法と半導体装置
JP4379102B2 (ja) 半導体装置の製造方法
JP5154611B2 (ja) 電子素子内蔵型印刷回路基板
JP2010267641A (ja) 半導体装置
KR102520917B1 (ko) 반도체 패키지 및 그 제조 방법
JP4328520B2 (ja) 半導体装置及びその製造方法
US20230154868A1 (en) Semiconductor devices with reinforced substrates
US7553753B2 (en) Method of forming crack arrest features in embedded device build-up package and package thereof
CN109494211B (zh) 衬底和半导体装置封装
JP2005340355A (ja) 配線基板
JP2004320059A (ja) 半導体装置の製造方法
JP4155985B2 (ja) 回路基板およびそれを用いた回路装置
JP2024075239A (ja) 半導体装置
JP2024075238A (ja) 半導体装置
CN116746285A (zh) 复合配线基板
JP2008010706A (ja) 回路装置およびその製造方法
KR20110038461A (ko) 기판 스트립

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090623

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20100825

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110913

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120814

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120927

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121018

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151026

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees