KR20050065340A - 반도체장치 및 그 제조방법 - Google Patents

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KR20050065340A
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lead
resin encapsulation
semiconductor chip
semiconductor device
exposed
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후카야슈다이
신야토시유키
하세베하지메
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명은 반도체장치 및 그 제조방법에 관한 것으로서 반도체장치의 리드는 수지봉합체의 주면과 상기 주면과는 반대측의 이면과의 사이에 위치하는 제 1 면과 상기 제 1 면의 반대측에 위치하고 또한 상기 수지 봉합체의 이면에서 노출하는 제 2 면과 반도체칩측에 위치하는 제 1 선단면과 상기 제 1 선단면의 반대측에 위치하고 또한 상기 수지봉합체의 측면에서 노출하는 제 2 선단면과 상기 제 2 면에서 상기 제 1 면측에 함몰하고 또한 상기 제 2 선단면에 연결되는 오목부를 갖고 상기 제 2 면 및 상기 오목부의 내벽면은 상기 리드의 제 2 선단면보다도 납땜습윤성이 높은 도금층으로 덮혀 있는 반도체장치의 실장신뢰성의 향상을 도모하는 기술을 제공한다.

Description

반도체장치 및 그 제조방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체장치 및 그 제조 기술에 관하여 특히 논리드형 반도체장치에 적용하는 유효한 기술에 관한 것이다.
집적회로가 탑재된 반도체 칩을 수지 봉합하여 이루어지는 반도체장치에 있어서는 여러가지 패키지 구조의 것이 제안되어 제품화되고 있다. 그 중 하나로 예를 들면 QFN(Quad Flat Non-Leaded Package ) 형으로 호칭되는 반도체장치가 알려져 있다. 이 QFN형 반도체장치는 반도체 칩의 전극과 전기적으로 접속된 리드를 외부 접속용 단자로서 수지봉합체의 이면으로부터 노출시킨 패키지 구조로 이루어져 있기 때문에 반도체 칩의 전극과 전기적으로 접속된 리드를 수지봉합체의 측면으로부터 돌출시켜 소정의 형상으로 접어 구부린 성형한 패키지 구조 예를 들면 QFP (Quad Flat Package) 형으로 호칭되는 반도체장치와 비교해 평면 사이즈의 소형화를 도모 할 수 있다.
QFN형 반도체장치는 그 제조에 있어서 리드 프레임이 사용된다. 리드 프레임은 금속판에 정밀 프레스에 의한 펀칭 가공이 에칭 가공을 해 소정의 패턴을 형성하는 것에 의해 제조된다. 리드 프레임은 외프레임부 및 내프레임부를 포함한 프레임 본체로 구획된 복수의 제품 형성 영역을 갖고 각 제품 형성 영역에는 반도체 칩을 탑재하기 위한 칩 지지체(탭 다이 패드 칩 탑재부)나 이 칩 지지체의 주위에 선단부(일단부)를 임하게 하는 복수의 리드등이 배치되고 있다. 칩 지지체는 리드프레임의 프레임 본체으로부터 연장하는 적리드에 의해 지지를 받고 있다. 리드는 그 일단부(선단부)와 반대측의 타단부가 리드 프레임의 프레임 본체에 지지를 받고 있다.
이러한 리드 프레임을 사용해 QFN형 반도체장치를 제조하는 경우 리드 프레임의 칩 지지체에 반도체 칩을 고정해 그 후 반도체 칩의 전극과 리드를 도전성의 와이어로 전기적으로 접속해 그 후 반도체 칩 ; 와이어; 칩 지지체 ;적리드등을 수지 봉합해 수지봉합체를 형성해 그 후 리드 프레임의 불필요한 부분을 절단 제거한다.
QFN형 반도체장치의 수지봉합체는 대량 생산에 매우 적합한 트랜스퍼 몰딩법(이송 성형법)에 의해 형성된다. 트랜스퍼 몰딩법에 의한 수지봉합체의 형성은 성형 금형(몰딩 금형)의 캐버티(수지 충전부)의 내부에 반도체 칩 ; 리드 ; 칩 지지체 ; 적리드 ; 본딩와이어등이 배치되도록 성형 금형의 상형과 하형 사이에 리드 프레임을 위치 결정 해 그 후 성형 금형의 캐버티의 내부에 열경화성 수지를 주입하는 것에 의해 행해진다.
또한 QFN형 반도체장치에 대해서는 예를 들면 일본국 특개 2000-299400호공보에 기재이루어져 있다.
[특허 문헌 1] 일본국 특개2000-299400공보
전기 기기의 박형화 및 소형화에 수반하여 특히 휴대전화나 디지탈카메라등의 휴대 기기에 조립되는 QFN형 반도체장치에 있어서도 박형화 및 소형화가 요구되고 있다.
QFN형 반도체장치의 소형화(평면 사이즈의 축소)는 반도체 칩의 측면과 수지봉합체의 측면의 사이의 거리를 짧게 하는 것에 의해 실시 할 수 있다. 그러나 반도체 칩의 측면과 수지봉합체의 측면의 사이의 거리를 짧게 하기 위해서는 리드의 길이를 짧게 할 필요가 있기 때문에 리드의 외부 접속용 단자부(납땜부)의 길이도 짧아져 버린다. 리드의 외부 접속용 단자부의 길이가 짧아지면 배선 기판에 반도체장치를 납땜 실장할 때 리드와 납땜재의 접합 면적이 작아져 배선 기판의 전극 패드(랜드 풋 프린트)와 반도체장치의 리드의 접합 강도가 작아지기 때문에 배선 기판으로부터 반도체장치가 벗겨지는 실장 불량이 발생할 가능성이 높아진다.
한편 QFN형 반도체장치에 있어서도 배선 기판에 납땜 실장할 때의 납땜습윤성질을 확보하기 위해 리드의 외부 접속용 단자부에 리드의 제 2의 선단면보다 납땜 습윤성질이 높은 도금층이 형성되고 있다. 그러나 QFN형 반도체장치의 제조에서는 일반적으로 수지봉합체를 형성한 후에 도금 처리를 가해 도금 처리 뒤에 리드를 절단 하고 있기 때문에 리드의 수지봉합체 측면으로부터 돌출하는 선단면(칩측의 선단면과 반대측의 선단면)에는 도금층이 형성되어 있지 없다. 이 때문에 리드의 선단면에 있어서의 납땜이 습윤상승이 나쁘다.
거기에서 본 발명자는 리드의 도금층에 주목하여 배선 기판의 전극 패드와 리드의 외부 접속용 단자부의 접합 강도에 대해서 검토한 결과 본 발명을 이루었다.
본 발명의 목적은 반도체장치의 실장 신뢰성 향상을 도모 가능한 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 반도체장치의 소형화를 도모 가능한 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 외의 목적과 신규 특징은 본 명세서의 기술 및 첨부 도면에 의해 밝혀질 것이다.
본원에 있어서 개시되는 발명 가운데 대표적이지만 개요를 간단하게 설명하면 아래 같다.
본 발명의 반도체장치는 서로 반대 측에 위치 하는 주면 및 이면과 상기 주면에 배치된 복수의 전극을 가지는 반도체 칩과 상기 반도체 칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와 상기 반도체 칩 ; 복수의 리드를 봉합하는 수지봉합체를 갖고 상기 복수의 리드는 상기 수지봉합체의 주면과 상기 주면은 반대측의 이면의 사이에 위치 하는 제 1 면과 상기 제 1 면의 반대 측에 위치 하고 상기 수지봉합체의 이면으로부터 노출하는 제 2 면과 상기 반도체 칩 측에 위치 하는 제 1 선단면과 상기 제 1 선단면의 반대 측에 위치 하고 상기 수지봉합체의 측면으로부터 돌출하는 제 2의 선단면과 상기 제 2 면으로부터 상기 제 1 면측으로 함몰하고 상기 제 2의 선단면에 연통하는 오목부를 갖고 상기 제 2 면 및 상기 오목부의 벽면은 상기 리드의 제 2의 선단면보다 납땜 습윤성이 높은 도금층으로 덮여 있다.
상기 기술한 수단에 의하면 배선 기판에 반도체장치를 납땜 실장할 때 리드의 제 2의 선단면에 납땜이 습윤상승하기 때문에 리드와 납땜재의 접합 면적이 증가하고 배선 기판의 전극 패드와 반도체장치의 리드의 접합 강도가 증대한다. 이 결과 반도체장치의 실장 신뢰성의 향상을 도모 할 수 있다.
또 오목부의 깊이에 상당하는 분 리드와 납땜재의 접합 면적이 증가하고 배선 기판의 전극 패드와 반도체장치의 리드의 접합 강도가 증대하기 때문에 더욱 반도체장치의 실장 신뢰성의 향상을 도모 할 수 있다.
또 리드의 제 2의 선단면에 납땜재가 습윤상승함에 따라 리드와 납땜재의 접합 면적이 증가하고 또 오목부의 깊이에 상당하는 분 리드와 납땜재의 접합 면적이 증가하기 때문에 반도체장치의 소형화에 기인하여 리드의 제 2 면 길이가 짧아져도 배선 기판으로부터 반도체장치가 벗겨지는 실장 불량의 발생을 억제 할 수 있다. 즉 실장 신뢰성을 확보하면서 반도체장치의 소형화를 도모할 수가 있다.
이하 도면을 참조해 본 발명의 실시의 형태를 상세하게 설명한다. 덧붙여 발명의 실시의 형태를 설명하기 위한 전도에 있어서 동일 기능을 가지는 것은 동일 부호를 붙여 그 반복 설명은 생략 한다.
(실시 형태 1)
본 실시 형태 1에서는 외부 접속용 단자부로서 수지봉합체의 이면에 리드를 노출시키는 논리드형 반도체장치의 일종인 QFN형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 1 내지 도 18은 본 발명의 실시 형태 1의 반도체장치와 관계되는 도 ; 도 1은 반도체장치의 외관 구조를 나타내는 모식적 평면도(상면도) ; 도 2는 반도체장치의 외관 구조를 나타내는 모식적 저면도(하면도); 도 3은 도 2의 일부를 확대한 모식적 저면도(하면도); 도 4는 반도체장치의 내부 구조를 나타내는 도(a는 수지봉합체의 상부를 제거한 상태의 모식적 평면도 b는 a의 a-a선을 따르는 모식적 단면도); 도 5는 도 4b의 일부를 확대한 모식적 단면도; 도 6은 반도체장치의 외관 구조의 일부를 나타내는 모식적 측면도; 도 7은 도 5의 리드의 이면측을 나타내는 모식적 사시도; 도 8은 반도체장치의 제조에 사용되는 리드 프레임의 일부를 나타내는 모식적 평면도(상면도); 도 9는 도 8의 일부를 확대한 모식적 평면도 ; 도 10은 도 9의 b-b선을 따르는 모식적 단면도 ; 도 11은 도 9의 반대측의 이면을 나타내는 모식적 저면도(하면도)이다.
도 12는 반도체장치의 제조 공정을 나타내는 도(a 는 칩 탑재 공정을 나타내는 모식적 단면도; b는 와이어본딩공정을 나타내는 모식적 단면도) ; 도 13은 도 12에 이어지는 수지 봉합 공정을 나타내는 도(a는 성형 금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도 ; b는 수지 봉합한 상태를 나타내는 모식적 단면도) ; 도 14는 도 13a의 일부를 확대한 모식적 단면도 ; 도 15는 도 13에 이어지는 도금공정을 나타내는 모식적 단면도 ; 도 16은 도 15에 이어지는 절단 공정을 나타내는 모식적 단면도 ; 도 17은 반도체장치를 실장한 상태를 나타내는 모식적 단면도 ; 도 18은 도 17의 일부를 확대한 모식적 단면도이다.
또한, 도면을 보기 쉽게하기 위해 일부 도면에 있어서는 후술 하는 도금층의 도시를 생략 하고 있다.
본 실시 형태의 반도체장치(1a)는 도 4(a, b)에 나타나는 바와 같이 반도체 칩(2) ; 복수의 리드(5) ; 칩 지지체(다이 패드, 탭, 7) 4개의 적리드(7a) ; 복수의 본딩와이어(8) 및 수지봉합체(9) 등을 가지는 패키지 구조로 이루어져 있다. 반도체 칩(2) ; 복수의 리드(5) ; 칩 지지체(7) ; 4개의 적리드(7a) 및 복수의 본딩와이어(8) 등은 수지봉합체(9)에 의해 봉합되고 있다.
반도체 칩(2)은 그 두께 방향과 교차하는 평면 형상이 사방형 형상으로 되어 있고 본 실시 형태 1에서는 예를 들면 정방형으로 이루어져 있다. 반도체 칩(2)은 여기에 한정되지 않지만 예를 들면 반도체 기판 이 반도체 기판의 주면에 형성된 복수의 트랜지스터 소자 상기 반도체 기판의 주면상에 있어서 절연층 배선층의 각각을 복수 단 적층한 다층 배선층 이 다층 배선층을 덮도록 하여 형성된 표면 보호막(최종 보호막) 등을 가지는 구성으로 이루어져 있다
반도체 칩(2)은 서로 반대 측에 위치 하는 주면(회로 형성면, 2x) 및 이면(2y)을 갖고 반도체 칩(2)의 주면(2x)측에는 집적회로가 구성되고 있다. 집적회로는 주로 반도체 기판의 주면에 형성된 트랜지스터 소자 및 다층 배선층에 형성된 배선에 의해 구성되고 있다.
반도체 칩(2)의 주면(2x)에는 복수의 본딩 패드(전극, 3)가 형성되고 있다. 복수의 본딩패드(3)는 반도체 칩(2)의 각변을 따라 배치되고 있다. 복수의 본딩패드(3)는 반도체 칩(2)의 다층 배선층 중 최상층의 배선층에 형성되어 각각의 본딩 패드(3)에 대응해 반도체 칩(2)의 표면 보호막에 형성된 본딩 개구에 의해 노출되고 있다.
수지봉합체(9)는 도 1 및 도 2에 나타나는 바와 같이 두께 방향과 교차하는 평면 형상이 방형 형상으로 되어 있고 본 실시 형태 1에서는 예를 들면 정방형으로 이루어져 있다. 수지봉합체(9)는 서로 반대 측에 위치 하는 주면(상면, 9x) 및 이면(하면 실장면,9y)을 갖고 수지봉합체(9)의 평면 사이즈(외형 사이즈)는 반도체 칩(2)의 평면 사이즈(외형 사이즈)보다 크게 이루어져 있다.
수지봉합체(9)는 저응력화를 도모하는 목적으로 하여 예를 들면 페놀계 경화제 실리콘 고무 및 필러등이 첨가된 비페닐계의 열경화성 수지로 형성되고 있다. 수지봉합체(9)의 형성 방법으로서는 대량생산에 매우 적합한 트랜스퍼·몰딩법을 이용하고 있다. 트랜스퍼·몰딩법은 포트 ; 런너; 수지 주입 게이트 및 캐버티등을 갖춘 성형 금형(몰드 금형)을 사용하고 포트으로부터 런너 및 수지 주입 게이트를 통해 캐버티의 내부에 열경화성 수지를 주입해 수지봉합체를 형성하는 방법이다.
수지 봉합형 반도체장치의 제조에 있어서는 복수의 제품 형성 영역(디바이스 형성 영역)을 가지는 리드 프레임을 사용해 각 제품 형성 영역에 탑재된 반도체 칩을 각 제품 형성 영역마다 개별적으로 수지 봉합하는 개별 방식의 트랜스퍼·몰딩법이 복수의 제품 형성 영역을 가지는 리드 프레임을 사용해 각 제품 형성 영역에 탑재된 반도체 칩을 일괄해 수지 봉합하는 일괄 방식의 트랜스퍼·몰딩법이 채용되고 있다. 본 실시 형태 1의 반도체장치(1a)의 제조에서는 예를 들면 개별 방식의 트랜스퍼·몰딩법을 채용하고 있다.
복수의 리드(5)는 도 4(a, b)에 나타나는 바와 같이 수지봉합체(9)의 4변을 따라 배치되고 있다. 또 복수의 리드(5)는 수지봉합체(9)의 측면측(9z)으로부터 반도체 칩(2)을 향해 연장 하고 있다.
반도체 칩(2)의 복수의 본딩 패드(3)는 복수의 리드(5)와 각각 전기적으로 접속되고 있다. 본 실시 형태 1에 있어서 반도체 칩(2)의 본딩 패드(3)와 리드(5)의 전기적 접속은 본딩와이어(8)로 행해지고 있고 본딩와이어(8)의 일단부는 반도체 칩(2)의 본딩패드(3)에 접속되어 본딩와이어(8)의 일단부와 반대측의 타단부는 반도체 칩(2)의 외측(주위)에 있어서 리드(5)에 접속되고 있다. 본딩와이어(8)로서는 예를 들면 금(Au) 와이어를 이용하고 있다. 또 와이어(8)의 접속 방법으로서는 예를 들면 열압착에 초음파 진동을 병용 한 네일 헤드본딩(볼본딩) 법을 이용하고 있다.
도 4(a, b) 및 도 5에 나타나는 바와 같이 복수의 리드(5)의 각각은 수지봉합체(9)의 주면(9x)과 이면(주면은 반대측의 면, 9y)의 사이에 위치 하는 제 1 면(5x)과 제 1 면(5x)의 반대 측에 위치 하는 한편 수지봉합체(9)의 수지로 덮혀지는 경우 없이 수지봉합체(9)의 이면(9y)으로부터 노출하는 제 2 면(5y)과 반도체 칩(2) 측에 위치 하는 제 1 선단면(5m1)과 제 1 선단면(5m1)의 반대 측에 위치 하는 제 2의 선단면(5m2)과 제 2 면(5y)으로부터 제 1 면(5x)측에 함몰하는 오목부(6)를 가지는 구성으로 이루어져 있다.
본 실시 형태 1에 있어서 제 1 면(5x)은 본딩와이어(8) 접속되는 본딩면으로서 사용되고 있다. 또 제 1 면(5x)은 수지봉합체(9)의 내외에 걸쳐서 연장하고 또한 수지봉합체(9)의 측면(9z)으로부터 돌출하고 있다. 제 2 면(5y)은 외부 접속용 단자부로서 사용되고 있다. 또 제 2 면(5y)은 수지봉합체(9)의 이면(9y)으로부터 노출해 수지봉합체(9)의 측면(9z)의 외측에 나타나고 있다. 제 1 선단면(5m1)은 제 1 면(5x) 및 제 2 면(5y)과 연결이루어져 있다. 제 2의 선단면(5m2)은 수지봉합체(9)의 측면(9z)으로부터 돌출하고 있어 제 1 면(5x) 및 제 2 면(5y)과 연결이루어져 있다.
본 실시 형태 1에 있어서 오목부(6)는 도 5 내지 도 7에 나타나는 바와 같이 리드(5)의 제 2의 선단면(5m2)에서 종단하고 제 2의 선단면(5m2)으로부터 노출하고 있다. 또 오목부(6)는 리드(5)의 폭방향에 있어서 서로 반대 측에 위치하는 양측면(2개의 측면)으로부터 이간하여 설치되어 제 2의 선단면(5m2)측으로부터 제 1 선단면(5m1)측을 향하여 연장하고 있다. 또 오목부(6)는 도 3 내지 도 5에 나타나는 바와 같이 수지봉합체(9)의 측면보다 외측에 설치되고 있다. 오목부(6)의 내벽면은 제 2 면(5y) 및 제 2의 선단면(5m2)과 연결이루어져 있다.
이러한 오목부(6)를 가지는 리드(5)는 리드 프레임의 제조에 있어서 소정의 리드 패턴을 형성할 때의 에칭을 연구하는 것에 의해 형성 할 수 있다.
도 5 및 도 6에 나타나는 바와 같이 제 2 면(5y) 및 오목부(6)의 내벽면을 포함한 리드(5)의 표면은 배선 기판에 반도체장치(1a)를 납땜 실장할 때의 납땜재에 대해서 습윤성이 리드(5)보다 높은 도금층(10)으로 덮여 있다. 구체적으로는 도금층(10)은 리드(5)의 제 2 면(5y)의 전영역 오목부(6)의 내벽면의 전영역 및 리드(5)의 제 1 면(5x)의 비봉합부분(수지봉합체(9)의 측면의 외측에 위치 하는 부분)의 전영역을 덮도록 하여 형성되고 있다.
리드(5)의 제 2의 선단면(5m2)은 다음에 설명하지만 반도체장치(1a)의 제조 프로세스중의 절단 공정에 있어서 리드 프레임의 프레임 본체으로부터 리드(5)를 절단 분리하는 것에 의해 형성된다. 한편 도금층(10)은 리드(5)의 절단 공정전의 도금공정에 있어서 형성된다. 따라서 리드(5)의 제 2의 선단면(5m2)은 기본적으로 도금층(10)으로 덮히지 않는다. 그러나 본 실시 형태 1에 있어서는 리드(5)의 제 2 면(5y)을 덮는 도금층(10)에 부가하여 오목부(6)의 내벽면을 덮는 도금층(10)이 제 2의 선단으로 종단 해 제 2의 선단면(5m2)으로부터 노출하고 있다.
도금층(10)은 배선 기판에 반도체장치(1a)를 납땜 실장할 때의 납땜 습윤성을 확보하는 목적으로 형성되기 때문에 실장시에 사용되는 납땜재의 재료에 따라 재료 선정된다. 또 도금층(10)으로서는 실장시에 사용되는 납땜재와 동일 조성의 재료를 선정하는 것이 바람직하다. 본 실시 형태 1에서는 예를 들면 실장시에 사용되는 Sn(주석) -Bi(비스머스) 조성의 Pb (납) 프리 납땜재에 대응해 이것과 동일 조성의 Sn-Bi도금층을 이용하고 있다. 이 Sn-Bi도금층은 예를 들면 대량생산에 매우 적합한 전해 도금법으로 용이하게 형성할 수가 있다.
칩 지지체(7)는 도 4b 및 도 5에 나타나는 바와 같이 반도체 칩(2)의 외형 사이즈보다 작게 되어 있고 그 두께는 리드(5)의 제 1 면(5x)과 제 2 면(5y)의 사이에 있어서의 두께보다 얇게 이루어져 있다. 칩 지지체(7)는 서로 반대 측에 위치 하는 주면 및 이면을 갖고 칩 지지체(7)의 주면에는 접착재(4)를 개재해 반도체 칩(2)의 이면(2y)이 접착되어 칩 지지체(7)의 이면은 수지봉합체(9)의 수지로 덮여 있다.
4개의 적리드(7a)는 도 2 및 도 3에 나타나는 바와 같이 수지봉합체(9)의 4개의 각부로부터 칩 지지체(7)를 향해 연장 하고 있다. 적리드(7a)는 칩 지지체(7)와 일체적으로 형성되고 또한 이 칩 지지체(7)로부터 수지봉합체(9)의 각부를 향해 연장하는 제 1 부분(칩 지지체(7)측)과 이 제 1 부분과 일체적으로 형성되고 또한 이 제 1 부분으로부터 수지봉합체(9)의 각부를 향해 연장하는 제 2의 부분(수지봉합체(9)의 각부측)을 가지는 구성으로 이루어져 있다. 제 1 부분은 칩 지지체(7)와 거의 동일한 두께로 형성되어 수지봉합체(9)의 내부에 배치되고 있다. 제 2의 부분은 리드(5)의 제 1 면과 제 2 면의 사이에 있어서의 부분의 두께와 거의 동일한 두께로 형성되어 리드(5)의 제 2 면(5y)과 동일측의 면이 수지봉합체(9)의 이면(9y)으로부터 노출하고 있다.
또한, 본 실시 형태 1의 반도체장치(1a)는 수지봉합체(9)와 일체적으로 형성되어 리드(5)간에 있어서 수지봉합체(9)의 측면(9z)으로부터 돌출하는 수지체(돌출 수지 9a)를 가지는 구성으로 이루어져 있다. 이 수지체(9a)는 트랜스퍼몰딩법에 근거해 수지봉합체(9)를 형성할 때 성형 금형의 캐버티에서 성형 금형의 이음면에 있어서의 리드간에 수지가 흘러드는 것에 의해 형성된다. 수지체(9a)는 본 실시 형태 1과 같이 잔존시키는 경우도 있고 제조 프로세스중에 있어서 제거하는 경우도 있다.
다음에 반도체장치(1a)의 제조에 사용되는 리드 프레임에 대해서 도 8 내지도 11을 이용해 설명한다.
도 8에 나타나는 바와 같이 리드 프레임(LF)은 예를 들면 외프레임부 및 내프레임부를 포함한 프레임 본체(지지체, 15)로 구획된 복수의 제품 형성 영역(디바이스 형성 영역, 16)을 행렬 형상으로 배치한 나열구조로 이루어져 있다. 각 제품 형성 영역(16)에는 도 9 내지 도 11에 나타나는 바와 같이 복수의 리드(5); 칩 지지체(7) ; 4개의 적리드(7a)등이 배치되고 있다. 복수의 리드(5)는 4개의 리드군으로 나누어져 배치되어 각 리드군의 리드(5)는 프레임 본체(15)와 일체적으로 형성되고 있다. 또 칩 지지체(7)는 4개의 적리드(7a)를 개입시켜 프레임 본체(15)와 일체적으로 형성되고 있다.
복수의 리드(5)의 각각은 제 1 면(5x) ; 제 2 면(5y) ; 제 1 선단면(5m1) 및 오목부(6)를 가지는 구성으로 이루어져 있다. 여기서 도 9 내지 도 11에 있어서 부호 18은 프레임 본체(15)으로부터 리드(5)를 절단 분리할 때의 절단 라인이고 부호 19는 수지 봉합되는 몰딩 라인(봉합 라인)이다. 절단 라인(18)은 프레임 본체(15)와 몰딩 라인(19) 사이에 위치 하고 있다. 또 도 11에 있어서는 오목부(6)를 해칭하여 나타내고 있다.
오목부(6)는 리드(5)를 절단 한 후의 절단면으로부터 노출하는 위치 즉 절단 라인(18)의 위치에 설치되고 있다. 본 실시 형태 1에 있어서 오목부(6)는 절단 라인(18)을 건너도록(횡단하는 것) 하여 설치되고 있다. 또한 도 5에 나타내는 리드( 5)에 있어서 제 2의 선단면(5m2)은 도 5에 나타내는 절단 라인(18)으로 리드(5)를 절단 했을 때의 절단면이다. 따라서 선단면(5m2)으로부터 오목부(6)가 노출하는 리드(5)는 본 실시 형태 1과 같이 절단 라인(18)을 넘어서도록 하여 오목부(6)를 설치할지 혹은 절단 라인(18)에 일부가 걸리도록 하여 오목부(6)를 설치하는 것에 의해 형성 할 수 있다.
칩 지지체(7) 및 적리드(7a)의 제 1 부분(도시하지 없다음)은 리드(5)의 제 1 면(5x)과 제 2 면(5y)의 사이에 있어서의 두께보다 얇게 이루어져 있다. 칩 지지체(7) ; 적리드(7a)의 제 1 부분 및 오목부(6)는 리드 프레임(LF)의 제조에 있어서 소정의 리드 패턴을 형성할 때의 에칭을 연구하는 것에 의해 형성된다.
이와 같이 구성되거나 드프레임(LF)은 Cu (동) 또는 Cu계 합금 또는 Fi(철) -Ni(니켈) 계 합금등으로부터 되는 금속판에 에칭 가공 또는 프레스 가공 또는 에칭 가공 및 프레스 가공을 해 소정의 리드 패턴을 형성하는 것에 의해 제조된다.
다음에 반도체장치(1a)의 제조에 대해서 도 12 내지 도 16을 이용해 설명한다.
우선 도 8 내지 도 11에 나타내는 리드 프레임(LF)을 준비 함과 동시에 도 4에 나타내는 반도체 칩(2)을 준비한다.
다음에 도 12a에 나타나는 바와 같이 리드 프레임(LF)의 각 제품 형성 영역(16)에 반도체 칩(2)을 탑재한다. 반도체 칩(2)의 탑재는 칩 지지체(7)의 주면에 접착재(4)를 개재해 반도체 칩(2)의 이면(2y)을 접착 고정하는 것에 의해 행해진다.
다음에 리드 프레임(LF)의 각 제품 형성 영역 16에 있어서 도 12b에 나타나는 바와 같이 반도체 칩(2)의 복수의 본딩 패드(3)와 복수의 리드(5)를 복수의 본딩와이어(8)로 각각 전기적으로 접속한다. 본딩와이어(8)는 반도체 칩(2)의 본딩패드(3)를 1차 접속 리드(5)의 제 1 면(5x)을 2차 접속으로 하는 정(正)본딩 방식의 네일 헤드본딩법으로 행해진다.
다음에 도 13a에 나타나는 바와 같이 성형 금형(20)의 상형(20a)과 하형(20b)의 사이에 리드 프레임(LF)을 위치 결정 한다. 리드 프레임(LF)의 위치 결정은 리드 프레임(LF)의 이면(리드(5)의 제 2 면(5y)과 동일측의 면)과 하형(20b)의 이음면의 사이에 시트(22)가 개재하는 상태로 행해진다. 시트(22)에서는 예를 들면 몰딩시의 가열 온도에 견디는 성형 금형의 형태조임력(클램핑(clamping), 끼움(pinching))으로 눌러 으깸이 가능한 수지제가 사용된다.
또 리드 프레임(LF)의 위치 결정은 리드 프레임(LF)의 각 제품 형성 영역(16) 마다 설치된 각각의 캐버티(21)의 내부에 있어서 ;반도체 칩(2); 리드(5) 칩 ;지지체(7) ;적리드(7a) ;본딩와이어(8)등이 위치 하는 상태로 행해진다.
또 리드 프레임(LF)의 위치 결정은 캐버티(21)와 상형(20a)의 이음면에 걸쳐서 리드(5)가 위치하고 리드(5)의 비봉합부분이 상형(20a)의 이음면과 하형(20b)의 이음면의 사이에 위치 하는 상태로 행해진다.
또 리드 프레임(LF)의 위치 결정은 리드(5)의 비봉합부분 및 이 리드(5)의 비봉합부분과 대응하는 시트(22)의 부분을 상형(20a)의 이음면과 하형(20b)의 이음면에 상하 방향으로부터 조이는(누름) 것에 의해 행해진다.
또 리드 프레임(LF)의 위치 결정은 리드(5)가 시트(22)에 빨려들어가도록 상형(20a)과 하형(20b)의 조임력(클램핑, 끼움)에 의해 시트(22)를 으깬 상태로 행해진다.
또 리드 프레임(LF)의 위치 결정은 리드(5)의 오목부(6)가 캐버티(21)의 외측(몰딩 라인(19)의 외측) 즉 상형(20a)의 이음면과 하형(20b)의 이음면의 사이에 배치하는 상태로 행해진다.
다음에 전술과 같이 리드 프레임(LF)을 위치 결정 한 상태로 성형 금형(20)보트에서 발췌부(cull부) ; 런너 및 수지 주입 게이트를 통해 캐버티(21)의 내부에 예를 들면 에폭시계의 열경화성 수지를 가압 주입해 도 13b에 나타나는 바와 같이수지봉합체(9)를 형성한다. 반도체 칩(2) ; 리드(5) ; 칩 지지체(7) ; 적리드(7a) 본딩와이어(8)등은 수지봉합체(9)에 의해 봉합되어 리드(5)의 제 2 면(5y)은 수지봉합체(9)의 이면(9y)으로부터 노출한다.
이 공정에 있어서 오목부(6)는 리드(5)의 폭방향에 있어서 서로 반대 측에 위치 하는 양측면(2개의 측면)으로부터 이간해 설치되고 있고 게다가 리드(5)의 제 2 면(5y)은 시트(22)에 눌려 있기 때문에 오목부(6)안에 수지가 침입하는 것을 억제 할 수 있다.
다음에 리드 프레임(LF)의 이면에 부착한 시트(22)를 벗겨서 성형 금형(20)으로부터 리드 프레임(LF)을 꺼내 그 후 수지봉합체(9)의 경화를 촉진하는 경화(curing)공정을 실시한 후 도 15에 나타나는 바와 같이 리드(5)의 제 2 면(5y) 및 오목부(6)의 내벽면을 포함한 리드 프레임(LF)의 표면에 도금층(10)을 형성한다. 도금층(10)의 형성은 예를 들면 대량생산에 매우 적합한 전해 도금법으로 행해진다.
다음에 절단 장치에 리드 프레임(LF)을 반송하고 절단 라인(18)(도 11 참조)을 따라 리드(5)를 절단 한다. 리드(5)의 절단은 도 16에 나타나는 바와 같이 리드(5)의 비봉합부분 (수지봉합체(9)의 측면으로부터 돌출하는 부분) 및 프레임 본체(15)를 절단 금형(25)의 펀치 가이드(26)와 받침대(27)로 상하 방향으로부터 누른 후 펀치 가이드(26)측으로부터 받침대(27) 측을 향해 컷 펀치(28)를 상승하고 이 컷 펀치(28)와 받침대(27)에 의한 전단(剪斷) 동작에 의해 행해진다.
이 공정에 있어서 오목부(6)는 리드(5)를 절단 했을 때의 절단면으로부터 노출하는 위치(절단 라인(18))에 설치되고 있기 때문에 절단 후의 절단면(제 2의 선단면 5m2)으로부터 노출한다. 또 오목부(6)의 내벽면은 도금층(10)으로 덮여 있기 때문에 리드(5)의 제 2 면(5y)에 설치된 도금층(10)에 가세해 오목부(6)의 내벽면에 설치된 도금층(10)이 절단면( 제 2의 선단면 5m2)으로부터 노출한다. 이것에 의해 도 1 내지 도 6에 나타내는 반도체장치(1a)가 거의 완성한다.
또 리드(5)의 절단 방법으로서 펀치 가이드(26)측으로부터 받침대(27) 측을향해 커트펀치(28)를 상승시키는 방법을 취하는 경우 없이 받침대(27)측으로부터 펀치 가이드(26) 측을 향해 컷 펀치(28)를 하강시키는 방법도 좋다. 또한, 다이싱블레이드에 의한 절단 방법도 좋다.
다음에 반도체장치(1a)의 실장에 대해서 도 17 및 도 18을 이용해 설명한다.
도 17 및 도 18에 나타나는 바와 같이 반도체장치(1a)는 배선 기판(30)에 납땜 실장된다. 납땜 실장은 예를 들면 리플로 솔더링법으로 행해진다. 구체적으로는 우선 배선 기판(30)의 실장면의 전극 패드(랜드 풋 프린트, 31)상에 페이스트형상의 납땜재를 예를 들면 스크린 인쇄법으로 공급해 그 후 배선 기판(30)의 전극 패드(31)상에 반도체장치(1a)의 외부 접속용 단자부(리드(5)의 제 2 면 5y)가 위치 하도록 위치 결정후 배선 기판(30)의 실장면에 반도체장치(1a)를 탑재해 그 후 배선 기판(30)을 예를 들면 적외선 리플로우화로에 반송해 그 후 납땜재를 용해하고 그 후 응고시킨다. 이것에 의해 반도체장치(1a)의 리드(5)는 배선 기판(30)의 전극 패드(31)에 납땜재(32)에 의해 고착되어 전기적으로 또는 기계적으로 접속된다.
여기서 종래의 리드의 제 2의 선단면(수지봉합체의 측면으로부터 돌출하는 선단면)에는 도금층이 형성되어 있지 않기 때문에 배선 기판에 반도체장치를 납땜 실장할 때 리드의 제 2의 선단면에 납땜재가 습윤상승되지 않는다. 이것에 대해 본 실시 형태 1의 리드(5)는 도 5에 나타나는 바와 같이 제 2 면(5y)으로부터 제 1 면(5x)측에 함몰하고 제 2의 선단면(5m2)에 이어지는 오목부(6)를 갖고 또한 오목부(6)의 내벽면에 설치된 도금층(10)이 제 2의 선단면(5m2)으로부터 노출하고 있기 때문에 도 17 및 도 18에 나타나는 바와 같이 리드(5)의 제 2의 선단면(5m2)에 납땜재(32)가 습윤상승하고 리드(5)의 제 2의 선단면(5m2)에 납땜 필렛(fillet)이 형성된다. 이와 같이 리드(5)의 선단면(5m2)에 납땜재(32)가 습윤하고 상승함에 따라 리드(5)와 납땜재(32)의 접합 면적이 증가해 배선 기판(30)의 전극 패드와 반도체장치(1a)의 리드(5)의 접합 강도가 증대하기 때문에 반도체장치(1a)의 실장 신뢰성 향상을 도모 할 수 있다.
또 오목부(6)의 깊이에 상당하는 분 리드(5)와 납땜재(32)의 접합 면적이 증가해 배선 기판(30)의 전극 패드와 반도체장치(1a)의 리드(5)의 접합 강도가 증대하기 때문에 더욱 반도체장치(1a)의 실장 신뢰성 향상을 도모 할 수 있다.
QFN형 반도체장치의 소형화(평면 사이즈의 축소)는 반도체 칩(2)의 측면과 수지봉합체(9)의 측면(9z) 사이의 거리를 짧게 함으로서서 실행 할 수 있다. 그러나 반도체 칩(2)의 측면과 수지봉합체(9)의 측면(9z) 사이의 거리를 짧게 하기 위해서는 리드(5)의 길이를 짧게 할 필요가 있어 리드(5)의 제 2 면(외부 접속용 단자부, 5y)의 길이가 짧아져 버린다. 리드(5)의 제 2 면(5y)의 길이가 짧아지면 반도체장치의 납땜 실장시에 있어서 리드(5)와 납땜재의 접합 면적이 작아지고 배선 기판(30)의 전극 패드와 리드(5)의 접합 면적이 작아지기 때문에 배선 기판(30)으로부터 반도체장치(1a)가 벗겨지는 실장 불량이 발생할 가능성이 높아진다.
이것에 대해 본 실시 형태 1에서는 전술과 같이 리드(5)의 제 2의 선단면(5m2)에 납땜재(32)가 습윤상승함에 따라 리드(5)와 납땜재(32)의 접합 면적이 증가하고 또 오목부(6)의 깊이에 상당하는 분 리드(5)와 납땜재(32)의 접합 면적이 증가하기 때문에 반도체장치(1a)의 소형화에 기인해 리드(5)의 제 2 면(5y)의 길이가 짧아져도 배선 기판(30)으로부터 반도체장치(1a)가 벗겨지는 실장 불량의 발생을 억제할 수가 있다. 즉 실장 신뢰성을 확보하면서 반도체장치(1a)의 소형화를 도모할 수가 있다.
또한, 덧붙여 본 발명자의 검토에 의하면 리드(5)와 납땜재(32)의 접합 면적 증가는 리드(5)의 제 2 면(5y)으로부터 제 1 면(5x)측에 함몰하고 리드(5)의 폭방향에 있어서 서로 반대측에 위치 하는 리드(5)의 양측면에 연결하는 오목부를 리드(5)의 절단부(절단 라인(18))에 설치해 두는 것도 실시 할 수 있다. 그러나 이와 같은 오목부의 경우 몰딩공정에 있어서 리드 사이에 흘러든 수지가 오목부안에 침수해 오목부가 수지로 덮여 버리기 때문에 도금층(10)을 형성하기 전에 수지를 제거할 필요가 있어 제조 코스트의 증가를 가져온다. 이것에 대해 본 실시 형태 1의 오목부(6)는 리드(5)의 양측면으로부터 이간해 설치되고 있기 때문에 리드 사이에 흘러든 수지가 오목부(6)안에 침수하는 경우는 없다.
또 리드(5)와 납땜재(32)의 접합 면적 증가는 리드(5)의 절단부에 리드(5)의 제 1 면(5x)과 제 2 면(5y)에 걸쳐서 관통하는 관통공을 설치해 두는 경우도 실시 할 수 있다. 이러한 관통공의 경우는 리드 사이에 흘러든 수지가 침수하는 경우는 없지만 성형 금형(20)의 상형(20a)의 이음면과 리드(5)의 제 1 면(5x)은 밀착성이 낮기 때문에 이 양자간에 매우 적은 수지가 흘러들어 이 흘러든 수지가 관통공에 침수한다. 이것은 관통공으로서 설치하는데 한정하지 않고 리드(5)의 제 1 면(5x)측에 오목부를 형성하는 경우에 대해서도 동일하다고 할 수 있다. 리드(5)의 제 1 면(5x)측으로부터 수지가 침수하면 오목부가 수지로 덮여 버리기 때문에 도금층(10)을 형성하기 전에 수지를 제거할 필요가 있어 제조 코스트의 증가를 부른다. 리드(5)가 소성변형 하는 정도로 성형 금형(20)의 누름을 증가하면 상형(20a)의 이음면과 리드(5)의 제 1 면(5x)의 사이로의 수지의 유입을 억제할 수 있지만 제조 제품 수율의 저하를 부른다. 또한,관통공을 설치하면 리드(5)의 체적이 감소하기 때문에 리드(5)의 강도 저하가 되어 실장 불량을 초래하는 우려가 있다. 이것에 대해 본 실시 형태 1의 오목부(6)는 리드(5)의 제 1 면(5x)에 연결되어 있지 않기 때문에 리드(5)가 소성변형 하는 정도로 성형 금형(20)의 누름을 증가할 필요가 없다. 또 리드(5)의 제 2 면(5y)과 하형(20b)의 이음면의 사이에는 시트(22)가 설치되고 있어 하형(20b)의 이음면과 리드(5)의 제 2 면(5y)의 밀착성보다 리드(5)의 제 2 면(5y)과 시트(22)의 밀착성의 쪽이 높기 때문에 시트(22)와 리드(5)의 제 2 면(5y) 사이에 수지가 유입하는 경우는 없다.
이와 같이 본 실시 형태 1에 의하면 반도체장치(1a)의 실장 신뢰성 향상을 도모 할 수 있다. 또 실장 신뢰성을 확보하면서 반도체장치(1a)의 소형화를 도모 할 수 있다. 또 실장 신뢰성이 높은 반도체장치(1a)를 고제품 비율로 제조 할 수 있다. 또 실장 신뢰성이 높은 반도체장치(1a)를 저비용으로 제조 할 수 있다.
(실시 형태 2)
본 실시 형태 2에서는 리드에 누락 방지 수단을 설치한 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 19는 본 발명의 실시 형태 2인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이고, 도 20은 도 19의 리드의 모식적 저면도(하면도)이다.
도 19에 나타나는 바와 같이 본 실시 형태 2의 반도체장치(1b)는 기본적으로 전술의 실시 형태 1과 같은 구성으로 되어 있어 리드(5)의 구성이 차이가 난다.
즉 리드(5)는 도 19 및 도 20에 나타나는 바와 같이 전술의 구성에 부가하여 제 1 면(5x)의 반대 측에 위치 하고 또한 제 2 면(5y)보다 제 1 면(5x)측에 위치 하는 제 3의 면(5y1)을 가지는 구성으로 이루어져 있다. 제 3의 면(5y1)은 제 1 선단면(5m1)에 연결되어 수지봉합체(9) 안에 위치 하고 수지봉합체(9)의 수지로 덮여 있다. 제 3의 면(5y1)은 수지봉합체(9)으로부터 리드(5)가 박리 하는 불편함을 억제하는 목적으로 설치되고 있다.
리드(5)에 제 3의 면(5y1)을 설치해 리드 누락 방지를 도모한 경우 리드(5)의 제 2 면(5y)의 길이가 짧아져 배선 기판(30)에 반도체장치(1b)를 납땜 실장할 때 리드(5)와 납땜재(32)의 접합 면적이 작아지고 배선 기판(30)의 전극 패드와 반도체장치(1b)의 리드(5)의 접합 강도가 저하하지만 리드(5)에는 오목부(6)가 설치되고 있기 때문에 제 3의 면(5y1)을 설치함에 따른 접합 면적의 축소를 억제할 수가 있다. 따라서 본 발명은 리드(5)에 누락 방지 수단을 설치한 반도체장치에 유효하다.
제 3의 면(5y1)은 리드 프레임의 제조에 있어서 에칭을 연구함에 따라 용이하게 형성 할 수 있다. 또 리드 프레임의 제조에 있어서 리드를 형성한 후 리드에 접고 굴곡성형을 실시함에 있어서도 용이하게 형성할 수가 있다. 이 경우 제 1 면(5x)은 높이 위치가 다른 부분을 포함한 구성 구체적으로는 와이어가 접속되는 제 1 부분과 이 제 1 부분보다 높이 위치가 낮은 제 2의 부분을 가지는 구성으로 이루어진다.
(실시 형태 3)
실시 형태 3에서는 리드에 설치되는 오목부의 형상을 바꾼 제 1 변형예에 대해서 설명한다.
도 21은 본 발명의 실시 형태 3인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이고 도 22는 도 21의 리드의 모식적 저면도(하면도)이다.
전술의 실시 형태 1의 오목부(6)는 수지봉합체(9)의 측면(9z)보다 외측에 설치되고 있다. 본 실시 형태 3의 오목부(6)는 도 21에 나타나는 바와 같이 수지봉합체(9)의 측면(9z)의 외측과 내측에 걸쳐서 설치되고 있다. 오목부(6)는 도 22에 나타나는 바와 같이 리드(5)의 제 2의 선단면(5m2)으로부터 노출해 리드(5)의 폭방향 에 있어서 서로 마주 보는 양측면 및 제 1 선단면(5m1)으로부터 이간해 설치되고 있다. 이러한 구성으로 하는 것으로 전술의 실시 형태 1과 비교해 반도체장치(1c)를 납땜 실장했을 때 리드(5)와 납땜재(32)의 접합 면적이 증가해 배선 기판(30)의 전극 패드와 반도체장치(1c)의 리드(5)의 접합 강도가 증대하기 때문에 더욱 반도체장치(1c)의 실장 신뢰성 향상을 도모 할 수 있다.
(실시 형태 4)
본 실시 형태 4에서는 리드에 설치되는 오목부의 형상을 바꾼 제 2의 변형예에 대해서 설명한다.
도 23은 본 발명의 실시 형태 4인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이고 도 24는 도 23의 리드의 모식적 저면도(하면도)이다.
전술의 실시 형태 1 및 2에서는 리드(5)의 제 2의 선단면(5m2)에 이어지는 오목부(6)에 대해서 설명했지만 본 실시 형태 4의 오목부(6)는 리드(5)의 폭방향 에 있어서 서로 마주 보는 양측면 제 1 선단면(5m1) 및 제 2의 선단면(5m2)으로부터 이간해 설치되고 있다. 또한 본 실시 형태 4의 오목부(6)는 수지봉합체(9)의 측면(9z)의 외측과 내측에 걸쳐서 점재하도록 복수 설치되고 있다. 이러한 구성으로 하는 것으로 배선 기판(30)에 반도체장치(1d)를 납땜 실장할 때 리드(5)와 납땜재(32)의 접합 면적이 증가해 배선 기판(30)의 전극패드와 반도체장치(1d)의 리드(5)의 접합 강도가 증대하기 때문에 본 실시 형태 4에 있어서도 반도체장치(1d)의 실장 신뢰성 향상을 도모할 수가 있다. 또 실장 신뢰성을 확보하면서 반도체장치(1d)의 소형화를 도모할 수가 있다.
(실시 형태 5)
본 실시 형태 5에서는 리드에 설치되는 오목부의 형상을 바꾼 제 3의 변형예에 대해서 설명한다.
도 25는 본 발명의 실시 형태 5인 반도체장치의 내부 구조를 나타내는 주요부 모식적 단면도이고 도 26은 도 25의 리드의 모식적 저면도(하면도)이다.
본 실시 형태 5의 리드(5)는 수지봉합체(9)의 주면(9x)과 이면(9y) 사이에 위치 하는 제 1 면(5x)과 제 1 면(5x)의 반대 측에 위치 하고 또한 수지봉합체(9)의 이면(9y)으로부터 노출하는 제 2 면(5y)과 반도체 칩(2) 측에 위치 하는 제 1 선단면(5m1)과 제 1 선단면(5m1)의 반대 측에 위치 하고 또한 수지봉합체(9)의 측면(9z)으로부터 노출하는 제 2의 선단면(5m2)과 제 2 면(5y)으로부터 제 1 면(5x)측에 함몰하는 복수의 오목부(6)를 갖고 복수의 오목부(6)안의 적어도 하나는 리드(5)의 제 2의 선단면(5m2)에 연결되어 있고 제 2 면(5y) 및 복수의 오목부(6)의 각각의 내벽면은 리드(5)의 제 2의 선단면(5m2)보다 납땜 습윤성이 높은 도금층(10)으로 덮여 있다. 복수의 오목부(6)는 수지봉합체(9)의 측면(9z)의 외측과 내측에 걸쳐서 점재하고 있다.
이와 같이 구성된 리드(5)를 가지는 반도체장치(1e) 에 있어서도 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
(실시 형태 6)
본 실시 형태 6에서는 수지봉합체의 이면으로부터 칩 지지체를 노출시킨 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 27은 본 발명의 실시 형태 6인 반도체장치의 외관 구조를 나타내는 모식적 저면도(하면도)이고 도 28은 도 27의 c-c선을 따르는 주요부 모식적 단면도이다.
본 실시 형태 6의 반도체장치(1f)는 도 27 및 도 28에 나타나는 바와 같이 칩 지지체(7)의 주면(칩 탑재면, 7x)에 접착재(4)를 개재해 반도체 칩(2)의 이면(2y)이 접착되어 칩 지지체(7)의 주면(7x)과 반대측의 이면(7y)이 수지봉합체(9)의 이면(9y)으로부터 노출하는 패키지 구조로 이루어져 있다. 칩 지지체(9)에는 그 이면(7y)으로부터 그 주면(7x)측에 함몰하는 오목부(35)가 설치되고 있다. 오목부(35)는 칩 지지체(7)의 주록으로부터 이간해 설치되어 칩 지지체(7)의 측면에는 연결되어 있지 않다. 오목부(35)의 내벽면은 도시하고 있지 않지만 전술의 오목부(6)와 동일하게 도금층(10)으로 덮여 있다.
반도체 칩(2)은 집적회로의 동작시에 발열한다. 이 발열량이 큰 경우 본 실시 형태 6과 같이 수지봉합체(9)의 이면(9y)으로부터 칩 지지체(7)를 노출시켜 배선 기판에 설치된 접속용 패드에 칩 지지체(7)를 납땜 해 방열 향상을 도모하고 있다. 또 집적회로로서 고주파 회로를 탑재하는 경우 회로 동작의 안정화를 도모하기 때문에 칩 지지체(7)를 전위 고정하고 있다. 칩 지지체(7)의 전위 고정은 수지봉합체(9)의 이면(9y)으로부터 칩 지지체(7)를 노출시켜 배선 기판(30)에 설치된 전원용 전극 패드에 칩 지지체(7)를 납땜 하는 것에 의해 행해진다. 즉 칩 지지체(7)의 노출은 방열성 향상이 회로 동작의 안정화를 목적으로 행해진다.
이와 같이 칩 지지체(7)에 오목부(35)를 설치하는 것으로 배선 기판에 반도체장치(1f)를 납땜 실장할 때 칩 지지체(7)와 납땜재의 접합 면적이 증가하기 때문에 칩 지지체(7)를 납땜 하는 반도체장치(1f)에 있어서도 실장 신뢰성의 향상을 도모 할 수 있다.
(실시 형태 7)
본 실시 형태 7에서는 페이스다운 구조의 QFN형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 29는 본 발명의 실시 형태 7인 반도체장치의 내부 구조를 나타내는 주요부 모식적 단면도이다.
도 29에 나타나는 바와 같이 본 실시 형태 7의 반도체장치(1g)는 반도체 칩(2)의 본딩패드(3)와 리드(5)를 전기적으로 접속하는 수단으로서 돌기 형상 전극 (36)을 이용하고 있다. 돌기 형상 전극(36)은 반도체 칩(2)의 본딩패드(3)와 리드(5)의 제 1 면(5x)의 사이에 개재되어 양자를 전기적으로 또한 기계적으로 접속하고 있다. 이러한 페이스다운 구조의 반도체장치(1g)에 있어서도 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
(실시 형태 8)
전술의 실시 형태 1에서는 개별 방식의 트랜스퍼몰딩법을 이용해 반도체장치를 제조하는 예에 대해서 설명했지만 본 실시 형태 8에서는 일괄 방식의 트랜스퍼 몰딩법으로 반도체장치를 제조하는 예에 대해서 설명한다.
도 30은 본 실시 형태 8의 반도체장치의 내부 구조를 나타내는 도(a는 수지봉합체의 상부를 제거한 상태의 모식적 평면도; b는 a의 d-d선을 따르는 모식적 단면도) ; 도 31은 도 30b의 일부를 확대한 모식적 단면도 ; 도 32는 본 실시 형태 8의 반도체장치의 제조에 사용되는 리드 프레임의 모식적 평면도 ; 도 33은 도 32의 일부를 확대해 이면측을 나타내는 모식적 저면도 ; 도 34는 본 실시 형태 8의 반도체장치의 제조 공정을 나타내는 도(a는 와이어본딩공정을 나타내는 모식적 단면도, b는 수지 봉합 공정을 나타내는 모식적 단면도) ; 도 35는 도 34에 이어지는 반도체장치의 제조 공정을 나타내는 도(a는 도금공정을 나타내는 모식적 단면도, b는 절단 공정을 나타내는 모식적 단면도) ;도 36은 도 35b에 나타내는 수지 봉합 공정 에 있어서 형성된 수지봉합체를 나타내는 모식적 평면도이다.
도 30 및 도 31에 나타나는 바와 같이 본 실시 형태 8의 반도체장치(1h)는 기본적으로 전술의 실시 형태 1과 같은 구성으로 되어 있어 이하의 구성이 차이가 난다.
즉 수지봉합체(9)는 그 주면(9x)과 이면(9y)의 외형 사이즈가 거의 동일하게 되어 있어 수지봉합체(9)의 측면(9z)은 그 주면(9x) 및 이면(9y)에 대해서 거의 수직으로 이루어져 있다. 또 리드(5)의 제 2의 선단면(5m2)은 수지봉합체(9)의 측면(9z)과 거의 동일(면일)하게 이루어져 있다.
본 실시 형태 8의 반도체장치(1h)의 제조에 있어서는 복수의 제품 형성 영역을 가지는 리드프레임(LF1)(도 32 및 도 33 참조)을 사용하고 각 제품 형성 영역(16)에 탑재된 반도체 칩을 일괄해 수지 봉합하는 일괄 방식의 트랜스퍼 몰딩법이 채용되고 있다. 일괄 방식의 트랜스퍼 몰딩을 채용하는 경우 수지봉합체를 형성한 후 리드 프레임 및 수지봉합체는 리드 프레임의 제품 형성 영역마다 분할(개편화)된다. 이하 반도체장치(1h)의 제조에 대해서 도 33 내지 도 35를 이용해 설명한다.
우선 도 32 및 도 33에 나타내는 리드 프레임(LF1)을 준비하고 그 후 리드 프레임(LF1)의 각 제품 형성 영역(16)에 있어서 도 34a에 나타나는 바와 같이 칩 지지체(7)에 반도체 칩(2)을 접착 고정하고 그 후 리드 프레임(LF)의 각 제품 형성 영역(16)에 있어서 도 34a에 나타나는 바와 같이 반도체 칩(2)의 복수의 본딩패드(3)와 복수의 리드(5)를 복수의 본딩와이어(8)로 각각 전기적으로 접속한다.
다음에 리드 프레임(LF)의 각 제품 형성 영역(16)에 배치된 반도체 칩(2)을 일괄하여 수지 봉합하고 도 34b 및 도 35에 나타나는 바와 같이 복수의 제품 형성 영역(16)을 1개의 수지봉합체(9)로 봉합한다. 각 제품 형성 영역(16)에 있어서 리드(5)의 제 2 면(5y)은 수지봉합체(9)의 이면(9y)으로부터 노출한다.
다음에 각 제품 형성 영역(16)에 있어서 도 35a에 나타나는 바와 같이 리드(5)의 제 2 면(5y) 및 오목부(6)의 내벽면에 이들을 덮는 도금층(10)을 예를 들면 전해 도금법으로 형성한다.
다음에 도 35b에 나타나는 바와 같이 예를 들면 다이싱 블레이드(37)를 사용해 리드 후 본 실시 형태 9에서는 칩 지지체(7)가 수지봉합체(9)의 주면(9x)에 노출하는 QON(Quad Out-line Non-leaded Package) 형 반도체장치에 본 발명을 적용한 예에 대해서 설명한다.
도 37은 본 발명의 실시 형태 9인 반도체장치의 내부 구조를 나타내는 모식적 단면도이다.
도 37에 나타나는 바와 같이 반도체장치(1j)는 칩 지지체(7)에 반도체 칩(2)의 주면(2x)을 수지봉합체(9)의 이면(9y)과 대향하도록 탑재되고 칩 지지체(7)는 수지봉합체(9)의 주면(9x)에 노출하고 있다. 이 칩 지지체(7)는 반도체 칩(2)의 주면(2x)의 면적보다 크게 형성되어 있고 방열성을 향상할 수가 있다. 반도체 칩(2)의 본딩 패드(3)와 리드(5)의 전기적인 접속은 본딩와이어(8)로 행해지고 있어 본딩와이어(8)의 일단부는 반도체 칩(2)의 본딩 패드(3)에 접속되어 본딩와이어(8)의 일단부와 반대측의 타단부는 반도체 칩(2)의 외측(주위)에 있어서 업 세트된 리드(5)의 이면( 제 3의 면(5y2))에 접속되고 있다. 이러한 QON형 반도체장치(1j) 에 있어서도 전술의 실시 형태 1과 같은 효과를 얻을 수 있다.
또 본 실시 형태 9에서는 칩 지지체(7)는 반도체 칩(2)의 주면(2x)의 면적보다 큰 것으로 설명했지만 이것으로 한정되는 것은 아니고 반도체 칩(2)의 주면(2x)의 면적보다 작은 것도 좋다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시의 형태에 근거해 구체적이게 설명했지만 본 발명은 상기 실시의 형태로 한정되는 것은 아니고 그 요지를 일탈하지 없다는 범위에 있어서 여러 가지 변경 가능한 것은 물론이다.
예를 들면 본 발명은 논리드형 반도체장치의 일종인 SON (Small Outline Non-leaded Package) 형 반도체장치에 적용할 수가 있다.
본원에 있어서 개시되는 발명 가운데 대표적인 것에 의해 얻을 수 있는 효과를 간단하게 설명하면 아래와 같다.
본 발명에 의하면 반도체장치의 실장 신뢰성 향상을 도모 할 수 있다. 본 발명에 의하면 반도체장치의 소형화를 도모 할 수 있다.
도 1은 본 발명의 실시 형태 1인 반도체장치의 외관 구조를 나타내는 모식적 평면도(상면도)이다.
도 2는 본 발명의 실시 형태 1인 반도체장치의 외관 구조를 나타내는 모식적 저면도(하면도)이다.
도 3은 도 2의 일부를 확대한 모식적 저면도이다.
도 4는 본 발명의 실시 형태 1인 반도체장치의 내부 구조를 나타내는 도(a는 수지봉합체의 상부를 제거한 상태의 모식적 평면도; b 는 a의 a-a선을 따르는 모식적 단면도)이다.
도 5는 도 4b의 일부를 확대한 모식적 단면도이다.
도 6은 본 발명의 실시 형태 1인 반도체장치의 외관 구조의 일부를 나타내는 모식적 측면도이다.
도 7은 도 5의 리드의 이면측을 나타내는 모식적 사시도이다.
도 8은 본 발명의 실시 형태 1인 반도체장치의 제조에 사용되는 리드 프레임의 일부를 나타내는 모식적 평면도이다.
도 9는 도 8의 일부를 확대한 모식적 평면도이다.
도 10은 도 9의 b-b선을 따르는 모식적 단면도이다.
도 11은 도 9의 반대측의 이면을 나타내는 모식적 저면도이다.
도 12는 본 발명의 실시 형태 1인 반도체장치의 제조 공정을 나타내는 도(a는 칩 탑재 공정을 나타내는 모식적 단면도; b는 와이어본딩공정을 나타내는 모식적 단면도)이다.
도 13은 도 12에 이어지는 반도체장치의 제조 공정에 있어서 수지 봉합 공정을 나타내는 도(a는 성형 금형에 리드 프레임을 위치 결정 한 상태를 나타내는 모식적 단면도; b는 수지 봉합한 상태를 나타내는 모식적 단면도)이다.
도 14는 도 13a의 일부를 확대한 모식적 단면도이다.
도 15는 도 13에 이어지는 반도체장치의 제조 공정에 있어서 도금공정을 나타내는 모식적 단면도이다.
도 16은 도 15에 계속되는 반도체장치의 제조 공정에 있어서 절단 공정을 나타내는 모식적 단면도이다.
도 17은 본 발명의 실시 형태 1인 반도체장치를 실장한 상태를 나타내는 모식적 단면도이다.
도 18은 도 17의 일부를 확대한 모식적 단면도이다.
도 19는 본 발명의 실시 형태 2인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이다.
도 20은 도 19의 리드의 모식적 저면도(하면도)이다.
도 21은 본 발명의 실시 형태 3인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이다.
도 22는 도 21의 리드의 모식적 저면도(하면도)이다.
도 23은 본 발명의 실시 형태 4인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이다.
도 24는 도 23의 리드의 모식적 저면도(하면도)이다.
도 25는 본 발명의 실시 형태 5인 반도체장치의 내부 구조의 일부를 나타내는 모식적 단면도이다.
도 26은 도 25의 리드의 모식적 저면도(하면도)이다.
도 27은 본 발명의 실시 형태 6인 반도체장치의 외관 구조를 나타내는 모식적 저면도(하면도)이다.
도 28은 도 27의 c-c선을 따르는 모식적 단면도이다.
도 29는 본 발명의 실시 형태 7인 반도체장치의 내부 구조를 나타내는 모식적 단면도이다.
도 30은 본 발명의 실시 형태 8인 반도체장치의 내부 구조를 나타내는 도(a는 수지봉합체의 상부를 제거한 상태의 모식적 평면도 ; b는 a의 d-d선을 따르는 모식적 단면도)이다.
도 31은 도 30b의 일부를 확대한 모식적 단면도이다.
도 32는 본 발명의 실시 형태 8인 반도체장치의 제조에 사용되는 리드 프레임의 모식적 평면도이다.
도 33은 도 32의 일부를 확대해 반대측의 이면을 나타내는 모식적 저면도이다.
도 34는 본 발명의 실시 형태 8인 반도체장치의 제조 공정을 나타내는 도(a는 와이어본딩공정을 나타내는 모식적 단면도; b는 수지 봉합 공정을 나타내는 모식적 단면도)이다.
도 35는 도 34에 이어지는 반도체장치의 제조 공정을 나타내는 도(a는 도금공정을 나타내는 모식적 단면도; b는 절단 공정을 나타내는 모식적 단면도)이다.
도 36은 도 35b에 나타내는 수지 봉합 공정에 있어서 형성된 수지봉합체를 나타내는 모식적 평면도이다.
도 37은 본 발명의 실시 형태 9인 반도체장치의 내부 구조를 나타내는 모식적 단면도이다.
<주요부위를 나타내는 도면 부호의 설명>
1a 1b 1c 1d 1e 1f 1g 1h 1j : 반도체장치
2 : 반도체 칩 3 : 전극(본딩 패드)
4 : 접착재 5 : 리드
5X 5y 5y1 : 면 5m1 5m2 : 선단면
6 : 오목부 7 : 칩 지지체
8 : 본딩와이어 9 : 수지봉합체
9a : 돌출 수지(리드간 수지) 10 : 도금층
LF : 리드 프레임 15 : 프레임 본체
16 : 제품 형성 영역 18 : 절단 라인
19 : 몰딩 라인 20 : 성형 금형
20a : 상형 20b : 하형
21 : 캐버티 22 : 수지 시트
25 : 절단 금형 30 : 배선 기판
31 : 전극 패드 32 : 납땜재
35 : 오목부 36 : 돌기 형상 전극

Claims (26)

  1. 서로 반대 측에 위치 하는 주면 및 이면과 상기 주면에 배치된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와,
    상기 반도체 칩 ; 상기 복수의 리드를 봉합하는 수지봉합체를 갖고,
    상기 복수의 리드는 상기 수지봉합체의 주면과 상기 주면과는 반대측의 이면사이에 위치 하는 제 1 면과,
    상기 제 1 면의 반대 측에 위치 하고 또한 상기 수지봉합체의 이면으로부터 노출하는 제 2 면과,
    상기 반도체 칩 측에 위치 하는 제 1 선단면과,
    상기 제 1 선단면의 반대 측에 위치 하고 또한 상기 수지봉합체의 측면으로부터 노출하는 제 2의 선단면과,
    상기 제 2 면으로부터 상기 제 1 면측에 함몰하고 또한 상기 제 2의 선단면에 연결되는 오목부를 갖고,
    상기 제 2 면 및 상기 오목부의 내벽면은 상기 리드의 상기 제 2의 선단면보다 납땜 습윤성이 높은 도금층으로 덮여 있는 것을 특징으로 하는 반도체장치.
  2. 청구항 1에 있어서,
    상기 오목부는 상기 리드의 제 2의 선단면으로 종단하고, 상기 제 2의 선단면으로부터 노출하고 있는 것을 특징으로 하는 반도체장치.
  3. 청구항 1에 있어서,
    상기 도금층은 상기 리드의 제 2의 선단면으로 종단하고, 상기 제 2의 선단면으로부터 노출하고 있는 것을 특징으로 하는 반도체장치.
  4. 청구항 1에 있어서,
    상기 오목부는 상기 리드의 폭방향에 있어서 서로 반대 측에 위치 하는 상기 리드의 2개의 측면으로부터 이간하여 설치되고 있는 것을 특징으로 하는 반도체장치.
  5. 청구항 1에 있어서,
    상기 제 2의 선단면은 절단면인 것을 특징으로 하는 반도체장치.
  6. 청구항 1에 있어서,
    상기 제 1 및 제 2 면은 상기 제 2의 선단면에 연결되고,
    상기 제 2의 선단면은 상기 수지봉합체의 측면으로부터 돌출하고 있는 것을 특징으로 하는 반도체장치.
  7. 청구항 6에 있어서,
    상기 오목부는 상기 수지봉합체의 외측에 설치되고 있는 것을 특징으로 하는 반도체장치.
  8. 청구항 1에 있어서,
    상기 오목부는 상기 수지봉합체의 측면의 외측과 내측에 걸쳐서 설치되고 있는 것을 특징으로 하는 반도체장치.
  9. 청구항 1에 있어서,
    또한, 상기 반도체 칩의 복수의 전극과 상기 복수의 리드의 제 1 면을 각각 전기적으로 접속하는 복수의 본딩와이어를 가지는 것을 특징으로 하는 반도체장치.
  10. 청구항 9에 있어서,
    또한, 상기 리드보다 두께가 얇은 칩 지지체를 갖고,
    상기 반도체 칩은 그 이면이 상기 칩 지지체의 제 1 면에 접착되고,
    상기 칩 지지체의 제 1 면과 반대측의 제 2 면은 상기 수지봉합체의 수지로 덮여 있는 것을 특징으로 하는 반도체장치.
  11. 청구항 1에 있어서,
    또한, 칩 지지체를 갖고,
    상기 칩 지지체는 상기 반도체 칩 접착된 제 1 면과 상기 제 1 면의 반대 측에 위치 하고 또한 상기 수지봉합체의 이면으로부터 노출하는 제 2 면과 상기 제 2 면으로부터 상기 제 1 면측에 함몰하고 또한 상기 수지봉합체의 이면으로부터 노출하는 오목부를 가지는 것을 특징으로 하는 반도체장치.
  12. 청구항 1에 있어서,
    반도체 칩의 복수의 전극은 상기 복수의 리드의 제 1 면에 돌기 형상 전극을 개재하여 각각 전기적으로 접속되고 있는 것을 특징으로 하는 반도체장치.
  13. 서로 반대 측에 위치 하는 주면 및 이면과 상기 주면에 배치된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와,
    상기 반도체 칩 ; 상기 복수의 리드를 봉합하는 수지봉합체를 갖고,
    상기 복수의 리드는 상기 수지봉합체의 주면과 상기 주면과는 반대 측에 이면과의 사이에 위치 하는 제 1 면과,
    상기 제 1 면의 반대 측에 위치 하고 또한 상기 수지봉합체의 이면으로부터 노출하는 제 2 면과,
    상기 제 2 면으로부터 상기 제 1 면측에 함몰하는 오목부를 갖고,
    상기 제 2 면 및 상기 오목부의 내벽면은 상기 리드의 제 2의 선단면보다 납땜 습윤성이 높은 도금층으로 덮여 있는 것을 특징으로 하는 반도체장치.
  14. 청구항 13에 있어서,
    상기 오목부는 복수 설치되고 있는 것을 특징으로 하는 반도체장치.
  15. 서로 반대 측에 위치 하는 주면 및 이면과 상기 주면에 배치된 복수의 전극을 가지는 반도체 칩과,
    상기 반도체 칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와,
    상기 반도체 칩 ; 복수의 리드를 봉합하는 수지봉합체를 갖고,
    상기 복수의 리드는 상기 수지봉합체의 주면과 상기 수지봉합체의 주면과는 반대측의 이면과의 사이에 위치 하는 제 1 면과,
    상기 제 1 면의 반대 측에 위치 하고 또한 상기 수지봉합체의 이면으로부터 노출하는 제 2 면과,
    상기 반도체 칩 측에 위치 하는 제 1 선단면과,
    상기 제 1 선단면의 반대 측에 위치 하고 또한 상기 수지봉합체의 측면으로부터 노출하는 제 2의 선단면과,
    상기 제 2 면으로부터 상기 제 1 면측에 함몰하는 복수의 오목부를 갖고,
    상기 복수의 오목부안의 적어도 하나는 상기 리드의 제 2의 선단면에 연결되어 있고,
    상기 제 2 면 및 상기 복수의 오목부의 각각의 내벽면은 상기 리드의 상기 제 2의 선단면보다 납땜 습윤성이 높은 도금층으로 덮여 있는 것을 특징으로 하는 반도체장치.
  16. 청구항 15에 있어서,
    상기 제 1및 제 2 면은 상기 제 2의 선단면에 연결되고,
    상기 제 2의 선단면은 상기 수지봉합체의 측면으로부터 돌출하고,
    상기 복수의 오목부는 상기 수지봉합체의 측면의 외측과 내측에 걸쳐서 점재하고 있는 것을 특징으로 하는 반도체장치.
  17. 수지봉합체로 봉합된 반도체 칩 및 리드를 갖고 상기 리드는 상기 수지봉합체의 내외에 걸쳐서 연재하고 또한 상기 수지봉합체의 측면으로부터 돌출하는 제 1 면과 상기 제 1 면의 반대 측에 위치 하고 또한 상기 수지봉합체의 이면으로부터 노출해 상기 수지봉합체의 측면의 외측에 연장하는 제 2 면과 상기 제 2 면으로부터 제 1 면측에 함몰하는오목부를 가지는 리드 프레임을 준비하는 공정과,
    상기 리드의 제 2 면 및 상기 오목부의 내벽 벽면에 상기 리드의 제 2의 선단면보다 납땜 습윤성이 높은 도금층을 형성하는 공정과,
    절단 후의 절단면으로부터 상기 오목부가 노출하도록 상기 리드를 절단 하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  18. 청구항 17에 있어서,
    상기 오목부는 상기 리드의 폭방향에 있어서 서로 반대 측에 위치 하는 상기 리드의 2개의 측면으로부터 이간해 설치되고 있는 것을 특징으로 하는 반도체장치의 제조 방법.
  19. 서로 반대 측에 위치 하는 제 1 및 제 2 면과 상기 제 2 면으로부터 상기 제 1 면측에 함몰하는오목부를 갖춘 리드를 가지는 리드 프레임을 준비하는 공정과,
    상기 리드의 일부를 봉합하고 또한 상기 리드의 제 2 면이 이면으로부터 노출하는 수지봉합체를 형성하는 공정과,
    상기 리드의 제 2 면 및 상기 오목부의 내벽면에 상기 리드의 제 2의 선단면보다 납땜 습윤성이 높은 도금층을 형성하는 공정과,
    절단 후의 절단면으로부터 상기 오목부가 노출하도록 상기 리드를 절단 하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  20. 청구항 19에 있어서,
    상기 오목부는 상기 리드의 폭방향에 있어서 서로 반대 측에 위치하는 상기 리드의 2개의 측면으로부터 이간해 설치되고 있는 것을 특징으로 하는 반도체장치의 제조 방법.
  21. 청구항 19에 있어서,
    상기 리드 프레임은 칩 지지체를 더 갖고,
    상기 수지봉합체 형성 공정 전에 상기 칩 지지체에 반도체 칩을 접착하는 공정과,
    상기 반도체 칩의 전극과 상기 리드를 본딩와이어로 전기적으로 접속하는 공정을 더 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  22. 서로 반대 측에 위치 하는 제 1 및 제 2 면과 상기 제 2 면으로부터 상기 제 1 면측에 함몰하는오목부를 갖춘 리드를 가지는 리드 프레임을 준비하는 공정과,
    상기 리드의 일부를 봉합하고 또한 상기 리드의 제 2 면이 이면으로부터 노출하는 수지봉합체를 형성하는 공정과,
    상기 오목부의 내벽면을 포함한 상기 리드의 제 2 면에 상기 리드의 제 2의 선단면보다 납땜 습윤성이 높은 도금층을 형성하는 공정과,
    상기 리드를 절단 하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  23. 청구항 22에 있어서,
    상기 오목부는 복수 설치되고 있는 것을 특징으로 하는 반도체장치의 제조 방법.
  24. 청구항 22에 있어서,
    상기 오목부는 상기 리드의 폭방향에 있어서 서로 반대 측에 위치 하는 상기 리드의 2개의 측면으로부터 이간해 설치되고 있는 것을 특징으로 하는 반도체장치의 제조 방법.
  25. 서로 반대 측에 위치 하는 제 1 및 제 2 면과 상기 제 2 면으로부터 상기 제 1 면측에 함몰하는복수의 오목부를 갖춘 리드를 가지는 리드 프레임을 준비하는 공정과,
    상기 리드의 일부를 봉합하고 또한 상기 리드의 제 2 면이 이면으로부터 노출 하는 수지봉합체를 형성하는 공정과,
    상기 리드의 제 2 면 및 상기 복수의 오목부의 각각의 내벽면에 상기 리드의 제 2의 선단면보다 납땜 습윤성이 높은 도금층을 형성하는 공정과,
    상기 복수의 오목부안의 적어도 1개나 절단 후의 절단면으로부터 노출하도록 상기 리드를 절단 하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조 방법.
  26. 청구항 25에 있어서,
    상기 복수의 오목부는 상기 리드의 폭방향에 있어서 서로 반대 측에 위치 하는 상기 리드의 2개의 측면으로부터 이간해 설치되고 있는 것을 특징으로 하는 반도체장치의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140040026A (ko) * 2012-09-24 2014-04-02 세이코 인스트루 가부시키가이샤 수지 봉지형 반도체 장치 및 그 제조 방법
KR101504897B1 (ko) * 2013-02-22 2015-03-23 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2018200994A (ja) * 2017-05-29 2018-12-20 大口マテリアル株式会社 リードフレーム及びその製造方法
JP2019047061A (ja) * 2017-09-06 2019-03-22 大日本印刷株式会社 半導体装置およびその製造方法

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6229200B1 (en) 1998-06-10 2001-05-08 Asat Limited Saw-singulated leadless plastic chip carrier
US8330270B1 (en) * 1998-06-10 2012-12-11 Utac Hong Kong Limited Integrated circuit package having a plurality of spaced apart pad portions
JP4635471B2 (ja) * 2004-04-22 2011-02-23 ソニー株式会社 半導体装置及びその製造方法、半導体装置の実装構造並びにリードフレーム
JP5054923B2 (ja) * 2006-01-23 2012-10-24 Ｔｏｗａ株式会社 電子部品の樹脂封止成形方法
US8461694B1 (en) * 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
JP2008016469A (ja) * 2006-07-03 2008-01-24 Renesas Technology Corp 半導体装置
JP4367476B2 (ja) * 2006-10-25 2009-11-18 株式会社デンソー モールドパッケージの製造方法
US7608482B1 (en) * 2006-12-21 2009-10-27 National Semiconductor Corporation Integrated circuit package with molded insulation
JP4872683B2 (ja) * 2007-01-29 2012-02-08 株式会社デンソー モールドパッケージの製造方法
JP2008187045A (ja) * 2007-01-30 2008-08-14 Matsushita Electric Ind Co Ltd 半導体装置用リードフレームとその製造方法、半導体装置
JP2008218811A (ja) 2007-03-06 2008-09-18 Hitachi Metals Ltd 機能素子パッケージ
US8115285B2 (en) * 2008-03-14 2012-02-14 Advanced Semiconductor Engineering, Inc. Advanced quad flat no lead chip package having a protective layer to enhance surface mounting and manufacturing methods thereof
US20100044850A1 (en) 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
JP5549066B2 (ja) * 2008-09-30 2014-07-16 凸版印刷株式会社 リードフレーム型基板とその製造方法、及び半導体装置
US10199311B2 (en) * 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US10163766B2 (en) 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
JP2010238693A (ja) * 2009-03-30 2010-10-21 Toppan Printing Co Ltd 半導体素子用基板の製造方法および半導体装置
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
JP5448727B2 (ja) * 2009-11-05 2014-03-19 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
CN102117753A (zh) * 2010-01-05 2011-07-06 飞思卡尔半导体公司 封装半导体器件的方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
ITMI20120710A1 (it) * 2012-04-27 2013-10-28 St Microelectronics Srl Metodo per fabbricare dispositivi elettronici
US8841758B2 (en) 2012-06-29 2014-09-23 Freescale Semiconductor, Inc. Semiconductor device package and method of manufacture
US8716066B2 (en) 2012-07-31 2014-05-06 Freescale Semiconductor, Inc. Method for plating a semiconductor package lead
US8890301B2 (en) 2012-08-01 2014-11-18 Analog Devices, Inc. Packaging and methods for packaging
US9070669B2 (en) 2012-11-09 2015-06-30 Freescale Semiconductor, Inc. Wettable lead ends on a flat-pack no-lead microelectronic package
US8535982B1 (en) 2012-11-29 2013-09-17 Freescale Semiconductor, Inc. Providing an automatic optical inspection feature for solder joints on semiconductor packages
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589929B2 (en) * 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9190606B2 (en) * 2013-03-15 2015-11-17 Allegro Micosystems, LLC Packaging for an electronic device
US10345343B2 (en) 2013-03-15 2019-07-09 Allegro Microsystems, Llc Current sensor isolation
US20140299978A1 (en) * 2013-04-03 2014-10-09 Lingsen Precision Industries, Ltd. Quad flat non-lead package
US20140357022A1 (en) * 2013-06-04 2014-12-04 Cambridge Silicon Radio Limited A qfn with wettable flank
US9947636B2 (en) * 2014-06-02 2018-04-17 Stmicroelectronics, Inc. Method for making semiconductor device with lead frame made from top and bottom components and related devices
US20160148877A1 (en) * 2014-11-20 2016-05-26 Microchip Technology Incorporated Qfn package with improved contact pins
CN105895611B (zh) * 2014-12-17 2019-07-12 恩智浦美国有限公司 具有可湿性侧面的无引线方形扁平半导体封装
US9570381B2 (en) 2015-04-02 2017-02-14 Advanced Semiconductor Engineering, Inc. Semiconductor packages and related manufacturing methods
US10008472B2 (en) * 2015-06-29 2018-06-26 Stmicroelectronics, Inc. Method for making semiconductor device with sidewall recess and related devices
JP6577857B2 (ja) * 2015-12-21 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
CN105470231A (zh) * 2015-12-25 2016-04-06 华天科技（西安）有限公司 一种采用半蚀刻工艺形成阶梯式框架引脚及其制造方法
US10388616B2 (en) * 2016-05-02 2019-08-20 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP6752639B2 (ja) 2016-05-02 2020-09-09 ローム株式会社 半導体装置の製造方法
JP2018074067A (ja) * 2016-11-01 2018-05-10 旭化成エレクトロニクス株式会社 半導体装置
US9847283B1 (en) 2016-11-06 2017-12-19 Nexperia B.V. Semiconductor device with wettable corner leads
US11227810B2 (en) * 2017-11-10 2022-01-18 Shindengen Electric Manufacturing Co., Ltd. Electronic module with a groove and press hole on the surface of a conductor
JP7037368B2 (ja) * 2018-01-09 2022-03-16 ローム株式会社 半導体装置および半導体装置の製造方法
JP7144157B2 (ja) * 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法
US11600557B2 (en) * 2018-08-21 2023-03-07 Texas Instruments Incorporated Packaged device having selective lead pullback for dimple depth control
JP7210868B2 (ja) * 2018-09-05 2023-01-24 ローム株式会社 半導体装置
CN109243988A (zh) * 2018-09-14 2019-01-18 上海凯虹科技电子有限公司 封装体及其封装方法
JP6827495B2 (ja) * 2019-05-16 2021-02-10 Ｔｏｗａ株式会社 半導体装置の製造方法
KR102363175B1 (ko) * 2020-04-06 2022-02-15 (주)포시스 반도체 패키지용 리드프레임의 리드 구조 및 그 리드 가공 방법
CN111668184B (zh) * 2020-07-14 2022-02-01 甬矽电子(宁波)股份有限公司 引线框制作方法和引线框结构
JPWO2022209819A1 (ko) * 2021-04-01 2022-10-06
US11768230B1 (en) 2022-03-30 2023-09-26 Allegro Microsystems, Llc Current sensor integrated circuit with a dual gauge lead frame

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3153197B2 (ja) * 1998-12-24 2001-04-03 日本電気株式会社 半導体装置
JP2000294719A (ja) * 1999-04-09 2000-10-20 Hitachi Ltd リードフレームおよびそれを用いた半導体装置ならびにその製造方法
JP2000299400A (ja) 1999-04-14 2000-10-24 Sony Corp ノンリード・フラットパッケージ型半導体装置
JP3878781B2 (ja) * 1999-12-27 2007-02-07 株式会社ルネサステクノロジ 半導体装置の製造方法
US6452255B1 (en) * 2000-03-20 2002-09-17 National Semiconductor, Corp. Low inductance leadless package
JP2003204027A (ja) * 2002-01-09 2003-07-18 Matsushita Electric Ind Co Ltd リードフレーム及びその製造方法、樹脂封止型半導体装置及びその製造方法
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140040026A (ko) * 2012-09-24 2014-04-02 세이코 인스트루 가부시키가이샤 수지 봉지형 반도체 장치 및 그 제조 방법
KR101504897B1 (ko) * 2013-02-22 2015-03-23 앰코 테크놀로지 코리아 주식회사 반도체 패키지
JP2018200994A (ja) * 2017-05-29 2018-12-20 大口マテリアル株式会社 リードフレーム及びその製造方法
JP2019047061A (ja) * 2017-09-06 2019-03-22 大日本印刷株式会社 半導体装置およびその製造方法

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Publication number Publication date
CN1638111A (zh) 2005-07-13
US20050139982A1 (en) 2005-06-30
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JP2005191240A (ja) 2005-07-14

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