KR20140040026A - 수지 봉지형 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

다이 패드부 상에 탑재된 반도체 소자와, 다이 패드부에 그 선단부가 대향해서 배치된 복수의 리드부와, 반도체 소자의 전극과 리드부를 접속한 금속 세선과, 그들을 부분적으로 봉지한 봉지 수지와, 봉지 수지로부터 노출된 다이 패드부의 저면부와 리드부의 저면부와 외측면부와 상측단부를 포함하며, 노출된 리드부의 저면부 및 상측단부에는 도금층이 실시되어 있는 수지 봉지형 반도체 장치를 제공한다.

Description

수지 봉지형 반도체 장치 및 그 제조 방법{RESIN-ENCAPSULATED SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은, QFN 혹은 DFN으로 칭해지는 논리드 타입의 수지 봉지형 반도체 장치와, 그 제조 방법에 관한 것이며, 특히 리드 단자부의 실장 신뢰성을 향상시키는 것이다.
최근, 전자기기의 소형화에 대응하기 위해, 반도체 부품의 고밀도 실장이 요구되며, 그에 수반하여, 반도체 부품의 소형화, 박형화가 진행되고 있다. BGA나 CSP 패키지와 함께, 리드 프레임을 이용한 소형 패키지로서, DFN 및 QFN형의 반도체 장치가 실용화되고 있다.
도 7(a)는, 종래의 DFN 패키지의 이면도, 도 8(b)는 그 A-A 선단면도이다. DFN 패키지는, 리드부(13)와 다이 패드부(12)에 탑재된 반도체 소자(11)를 봉지 수지(16)에 의해 봉지하고, 그 이면으로부터 복수의 리드부(13)와 다이 패드부(12)를 노출시키고 있다. 복수의 리드부(13)는, 패키지 이면에 있어서 평행하는 2직선을 따라 정렬되며, 그들이 외부 리드를 형성하고 있다. 또, 복수의 리드부(13)는, 봉지 수지(16) 내에 있어서 금속 세선(14)을 통하여 반도체 소자(11)의 표면 전극에 전기적으로 접속되어 있다.
DFN 패키지는, 복수의 리드부(13)를 봉지 수지(16)로부터 외부로 돌출시키지 않기 때문에, 실장 기판에 대한 실장 면적을 작게 할 수 있다는 이점을 가진다. 또, 다이 패드부(12)를 봉지 수지(16)로부터 노출시킴으로써, 내부의 발열을 효율적으로 외부로 방산시킬 수 있다. 단, DFN 패키지에는, 다이 패드부(12)를 봉지 수지(16) 내에 봉지하는 구조도 있다. QFN 패키지는, 패키지 이면에 있어서 4방향으로 외부 리드를 노출시킨 구성이다.
도 8은, 수지 봉지 후의 프레임을 위에서 본 상면도이다. 도 9는, 도 8에 나타낸 프레임의 절단 후의 B-B 단면도이다. 도 8 및 도 9에 나타내는 바와 같이, 프레임틀의 각 다이 패드부(12)에 탑재된 반도체 소자(11)를 봉지 수지(16)로 봉지한 후, 절단 라인을 따라, 다이싱 장치의 회전 블레이드에 의해 봉지 수지(16)와 리드부(13)를 동시에 절단하여, 도 10에 나타내는 바와 같이 개개의 반도체 장치에 개편화하는 방법이 채용되어 있다. (예를 들면, 특허 문헌 1 참조)
일본국 특허공표 2002-519848호 공보(제7도)
이런 종류의 수지 봉지형 반도체 장치는, 수지 봉지 후, 리드부(13)의 절단 개소를 회전 블레이드로 절단하여 프레임으로부터 분리하여, 개개의 반도체 장치를 얻는다. 그러나, 리드부(13)를 프레임으로부터 절단하여 형성하기 때문에, 리드부(13)의 절단부의 단면에는, 도금층(17)이 존재하지 않으므로, 반도체 장치를 프린트 기판 등의 실장 기판(20)에 땜납(18)을 이용하여 접합했을 때에, 리드부(13)의 봉지 수지부로부터 노출된 측면 부분에는 땜납(18)에 의한 땜납 필릿이 형성되지 않아, 실장 강도가 약해져 실장 신뢰성이 저하될 우려가 있었다.
도면을 참조하여 설명하면, 도 10에 나타낸 원 내의 확대도로서, 도 11에 반도체 장치의 리드부(13)를 나타내고 있지만, 리드 절단된 리드부(13)의 봉지 수지(16)로부터 노출된 리드부(13)의 단면부에는, 다른 리드부(13) 외부 표면에 형성되어 있는 도금층(17)이 존재하지 않는다. 따라서, 실장된 상태를 확대한 모식 단면도인 도 12에 나타내는 바와 같이, 반도체 장치를 실장 기판(20)에 땜납(18) 등의 접합제에 의해 실장했을 때, 리드부(13)의 단면 부분에 땜납 필릿이 형성되지 않아 실장 강도가 저하되어 버린다.
본 발명은, 상기 과제를 해결하여, DFN 혹은 QFN 타입의 수지 봉지형 반도체 장치의 기판 실장의 강도 향상 및 실장 신뢰성을 높일 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위해, 이하와 같은 수단을 이용했다.
우선, 다이 패드부 상에 탑재된 반도체 소자와, 상기 다이 패드부에 그 선단부가 대향해서 배치된 복수의 리드부와, 상기 반도체 소자의 전극과 상기 리드부를 접속한 금속 세선과, 상기 다이 패드부와 반도체 소자와 상기 리드부를 봉지 수지로 부분적으로 봉지한 수지 봉지형 반도체 장치이며, 상기 다이 패드부의 저면부와 상기 리드부의 저면부와 외측면부와 상측단부가 상기 봉지 수지로부터 노출되어 있으며, 상기 노출된 리드 저면부 및 리드 상측단부에 도금층을 가지고 있는 것을 특징으로 하는 수지 봉지형 반도체 장치로 했다.
또, 상기 도금층을 가지는 리드 상측단부가 원호 형상으로 형성되는 것을 특징으로 하는 수지 봉지형 반도체 장치로 했다.
또, 상기 리드 저면부의 도금층 및 상기 리드 상측단부의 도금층은, 납, 비스무트, 주석, 구리, 은, 팔라듐, 금 중 어느 하나의 금속층 혹은 2개 이상의 합금층으로 이루어지는 것을 특징으로 하는 수지 봉지형 반도체 장치로 했다.
또, 상기 도금층을 가지는 리드 상측단부와 봉지 수지 사이에 공간부가 설치되어 있는 것을 특징으로 하는 수지 봉지형 반도체 장치로 했다.
또, 다이 패드부와 그 선단부가 대향해서 배치된 복수의 리드부를 1유닛으로 하고, 그 유닛을 복수 가진 프레임 혹은 전주(電鑄) 기판을 준비하는 공정과, 상기 프레임 혹은 상기 전주 기판의 각 다이 패드부에 반도체 소자를 탑재하고, 상기 리드부와 상기 반도체 소자 표면의 전극을 금속 세선으로 전기적으로 접속하는 공정과, 상기 다이 패드부와 상기 반도체 소자와 상기 리드부를 봉지 수지에 의해 봉지할 때에, 다이 패드부의 저면부와 리드부의 저면부를 노출시키는 공정과, 상기 수지 봉지 후의 프레임 혹은 전주 기판의 각 유닛의 경계 부분의 리드부의 절단 개소에 대해, 봉지 수지의 상면측으로부터 회전 블레이드에 의해 리드 프리 컷을 행하여, 일부 리드부를 남기고 상기 절단 개소에 오목부를 형성하는 공정과, 상기 오목부의 표면을 웨트 에칭하여 리드 상측단부를 형성하는 공정과, 상기 웨트 에칭한 후의 프레임 혹은 전주 기판을 도금욕에 침지하여 상기 리드 저면부와 상기 리드 상측단부에 도금층을 형성하는 공정과, 상기 절단 개소의 오목부에 대해 회전 블레이드 혹은 절단 펀치에 의해 상기 오목부 잔여 리드부를 절단하여 풀 리드 컷을 행하여, 프레임으로부터 수지 봉지형 반도체 장치를 분리하는 공정으로 이루어지는 것을 특징으로 하는 수지 봉지형 반도체 장치의 제조 방법을 이용했다.
상기 수단을 이용함으로써, 본 발명의 수지 봉지형 반도체 장치를 프린트 기판 등의 실장 기판의 랜드부에 땜납 접합했을 때, 리드부에 설치된 리드 상측단부(19b)의 도금층까지 땜납 필릿이 형성되므로, 실장 강도가 향상되어, 실장 신뢰성을 높일 수 있다. 또한, 기판 실장 시, 리드 단면부에 형상이 양호한 땜납 필릿이 형성됨으로써, 실장 후의 접합부의 외관 검사 시의 인식 정밀도를 향상시켜, 인식 불량을 저감할 수 있다.
도 1은 본 발명의 일 실시예의 반도체 소자를 탑재한 프레임의 상면도
도 2는 본 발명의 일실시 형태의 수지 봉지형 반도체 장치의 제조 방법을 나타내는 상면도 (a), 단면도 (b)~(d)
도 3은 도 2에 계속하는 본 발명의 일실시 형태의 수지 봉지형 반도체 장치의 제조 방법을 나타내는 단면도 (e)~(h)
도 4는 본 발명의 일실시 형태의 수지 봉지형 반도체 장치를 나타내는 단면도
도 5는 본 발명의 일실시 형태의 수지 봉지형 반도체 장치를 나타내는 단면도 (리드부의 확대도)
도 6은 본 발명의 일실시 형태의 수지 봉지형 반도체 장치를 나타내는 단면도 (실장 상태의 확대도)
도 7은 종래의 수지 봉지형 반도체 장치를 나타내는 도
도 8은 종래의 수지 봉지형 반도체 장치의 제조 방법을 나타내는 프레임 상면도
도 9는 종래의 수지 봉지형 반도체 장치의 제조 방법을 나타내는 단면도
도 10은 종래의 수지 봉지형 반도체 장치의 단면도
도 11은 종래의 수지 봉지형 반도체 장치를 나타내는 단면도 (리드부의 확대도)
도 12는 종래의 수지 봉지형 반도체 장치를 나타내는 단면도 (실장 상태의 확대도)
이하, 본 발명의 수지 봉지형 반도체 장치 및 그 제조 방법의 일실시 형태에 대해서 도면을 참조하면서 설명한다. 우선, 본 실시예의 프레임에 대해서 설명한다.
도 1은 본 실시예의 반도체 소자를 탑재한 프레임의 상면도이며, 도 2(a)는 반도체 소자 탑재 전의 프레임 상면도, 도 2(b)~도 3(h)는, 반도체 장치의 제조 방법을 나타내는 단면도이다. 본 실시예의 반도체 장치는, 도 1에 나타내는 바와 같이, 프레임은 구리(Cu)재로부터 이루어지며, 다이 패드부(12) 상에 탑재된 반도체 소자(11)와, 다이 패드부(12)에 그 선단부가 대향해서 배치된 복수의 리드부(13)를 1유닛으로 하고, 그 유닛을 복수 가진 구성이 된다. 도면 중의 파선은, 반도체 소자(11)를 탑재하여 수지 봉지형 반도체 장치를 구성하는 경우, 봉지 수지(16)로 봉지하는 영역을 나타내고 있으며, 또 일점 쇄선으로 나타낸 부분은, 반도체 소자(11)를 탑재한 후, 수지 봉지되어, 수지 봉지형 반도체 장치를 구성한 후, 각각의 반도체 장치로 분리하는 절단 라인을 나타내고 있다.
다음에 본 실시예의 수지 봉지형 반도체 장치에 대해서 설명한다. 도 4는, 도 1에 나타내는 프레임을 이용한 수지 봉지형 반도체 장치를 나타내는 도이며, 도 1에 나타내는 B-B 단면도이다.
도 4에 나타내는 바와 같이, 프레임의 다이 패드부(12) 상에 반도체 소자(11)가 탑재되고, 그 반도체 소자(11) 상의 전극과 리드부(13)가 금속 세선(14)에 의해 전기적으로 접속되어 있다. 그리고 다이 패드부(12) 상의 반도체 소자(11), 리드부(13)의 바깥 둘레는 봉지 수지(16)에 의해 봉지되어 있다. 그리고 그 리드부(13)는 봉지 수지(16)의 저면으로부터 노출되며, 리드 저면부(19a)가, 외부 단자를 구성하고 있다. DFN 혹은 QFN에 있어서는, 리드 저면부와 봉지 수지의 저면은 거의 동일면으로 되어 있다. 또, 봉지 수지(16)의 측면으로부터는 리드의 선단이 되는 리드 외측면부(19c)가 노출되어 있다. 리드 외측면부(19c)는 절단되는 방법에 따라, 실질적으로 봉지 수지(16)의 측면과 동일면이 되는 경우도 있지만, 봉지 수지(16)의 측면으로부터 조금 돌출되는 경우도 있다. 또한 본 실시예의 수지 봉지형 반도체 장치에는, 리드 외측면부(19c) 상에 연속하는 리드 상측단부(19b)를 설치하고 있다. 리드 상측단부(19b)는 그 단면이 원호 형상으로 형성되어 있으므로, 리드 상측단부(19b)와 봉지 수지(16) 사이에는 봉지 수지(16)가 존재하지 않는 공간부가 설치되게 된다. 따라서, 리드부(13)는 그 선단인 리드 외측면부(19c)에 가까워짐에 따라 두께가 얇아지는 형상으로 되어 있으며, 리드 상측단부의 연직 상방에는 공간부를 통하여 봉지 수지가 존재하고 있다. 또한, 공간부는 봉지 수지측으로부터 보면, 봉지 수지의 연직 하방이며, 봉지 수지와 리드 상측단부 사이에 리드부의 금속이 존재하지 않는 영역이 된다.
리드 저면부(19a) 및 리드 상측단부(19b)는 도금층(17)을 가지며, 도금층(17)은, 납, 비스무트, 주석, 구리, 은, 팔라듐, 금 중 어느 하나의 금속 혹은 복수의 금속의 합금으로 이루어지며, 전해 도금법 혹은 무전해 도금법에 의해 형성된다.
도 5는, 도 4에 나타내는 리드부(13)를 확대(○ 표시부)한 확대도이며, 리드부(13), 리드 저면부(19a), 리드 상측단부(19b), 리드 외측면부(19c) 및 도금층(17)이 도시되어 있다.
도 6에 나타내는 바와 같이, 본 실시예의 수지 봉지형 반도체 장치를 프린트 기판 등의 실장 기판(20)의 랜드부(21)에 땜납(18)에 의해 접합했을 때, 리드부(13)에 설치된 리드 상측단부(19b)에 도금층(17)을 가지고 있기 때문에, 리드부(13)의 측면 부분에 땜납 필릿이 형성되므로, 실장 강도가 향상되어, 실장 신뢰성을 높일 수 있다.
다음에 본 실시 형태의 수지 봉지형 반도체 장치의 제조 방법에 대해서 설명한다.
도 2(a)에 나타내는 바와 같이, 프레임 내에 반도체 소자가 올려놓아지는 직사각형 형상의 다이 패드부(12)와 그 다이 패드부(12)에 선단부가 대향해서 배치된 복수의 리드부(13)를 1유닛으로 하고, 그 유닛을 복수 가진 구리재로 이루어지는 리드 프레임을 준비한다. 리드 프레임의 저면측에는, 봉지 시트(15)가 붙여져 있으며, 이 봉지 시트(15)는 리드부(13)의 저면에 봉지 수지가 들어가지 않도록 보호하여, 리드부(13)의 저면을 노출시키기 위한 기능 부재가 된다.
도 2(b)에 나타내는 바와 같이, 리드 프레임의 각 유닛의 다이 패드부(12) 상에 은페이스트 등의 접착제(도시하지 않음)에 의해, 각각 반도체 소자(11)를 다이 본딩하고, 그 후, 도 2(c)에 나타내는 바와 같이, 와이어 본딩법에 의해 반도체 소자(11) 상의 전극 패드(도시하지 않음)와 리드부(13)를 금속 세선(14)에 의해 전기적으로 접속한다.
다음에 도 2(d)에 나타내는 바와 같이, 트랜스퍼 몰드법에 의해, 에폭시계 수지로 이루어지는 봉지 수지(16)에 의해, 리드 프레임의 바깥 둘레로서 다이 패드부(12), 반도체 소자(11), 리드부(13)의 상면 영역과 금속 세선(14)의 접속 영역을 봉지한다.
다음에 도 3(e)에 나타내는 바와 같이, 리드 프레임의 리드부(13)의 저면에 밀착시키고 있던 봉지 시트(15)를 제거한다. 이 상태에서는, 다이 패드부(12) 및 리드부(13)가 봉지 수지(16)로부터 노출되어 있다. 수지 봉지 후의 리드 프레임의 리드부(13)의 절단 개소에 대해, 봉지 수지(16)측으로부터 다이싱법에 의해 회전 블레이드로, 제1 절단으로서 프리 리드 컷을 행하여, 절단 개소에 오목부를 형성한다. 이 프리 리드 컷은, 리드부(13)의 두께의 5%~80%를 컷하는 것이다.
다음에 도 3(f)에 나타내는 바와 같이, 컷되지 않았던 잔여 리드부는, 봉지 수지(16)면측으로부터 등방성의 웨트 에칭에 의해, 원호상의 형상으로 에칭되어, 웨트 에칭부(22)의 일부인 리드 상측단부(19b)가 형성된다.
다음에 도 3(g)에 나타내는 바와 같이, 리드 프레임의 리드부(13)에 대해 웨트 에칭에 의해 원호상으로 형성된 리드부(13)의 저면부(19a)와 상측단부(19b)와 다이 패드부(12) 저면부에 도금층(17)을 형성한다. 여기에서는, 주석 100% 조성의 도금층을 전해 도금법에 의해 형성한다. 도금층(17)의 형성은, 전해 도금에 의한 방법 외에, 무전해 도금을 사용해도 된다.
상기 설명에서는, 봉지 시트(15)의 제거를 도 3(e)에서 행하는 것으로 했지만, 도 3(f)의 웨트 에칭 후, 즉, 도금층(17) 형성 전에 행해도 된다.
다음에 도 3(h)에 나타내는 바와 같이, 도금층(17)이 형성된 리드부(13)의 절단 개소의 오목부에 대해, 봉지 수지(16)측으로부터 회전 블레이드에 의해, 제2 리드 컷으로서 풀 컷을 행하여, 리드 프레임으로부터 수지 봉지형 반도체 장치를 분리한다. 이 때, 리드 외측면부(19c)가 형성된다. 이 공정에서는 잔여되어 있는 리드부(13)의 두께가 얇아져 있기 때문에, 저항 없이 블레이드 절단할 수 있다. 또 본 실시예에서는, 회전 블레이드에 의해 제2 리드 컷으로서 풀 컷을 행하여, 리드 프레임으로부터 수지 봉지형 반도체 장치를 분리하고 있지만, 금형 펀치를 이용한 절단법을 이용하여 분리해도 된다. 이것에 의해, 리드 프레임의 리드재에 의한 휨(버)의 발생을 방지할 수 있다.
또한, 프리 리드 컷과 풀 리드 컷에서 이용하는 회전 블레이드의 폭, 형상은 적절히 변경하여, 풀 리드 컷에서 이용하는 회전 블레이드의 폭을 프리 리드 컷에서 이용하는 회전 블레이드의 폭보다 작게 설정해도 된다. 이 경우, 리드부(13)의 선단인 리드 외측면부(19c)는 봉지 수지(16)의 측면보다 조금 외측으로 돌출하게 된다.
이상, 본 발명의 수지 봉지형 반도체 장치 및 그 제조 방법에 있어서, 수지 봉지형 반도체 장치는, 반도체 장치를 프린트 기판 등의 실장 기판(20)의 랜드부(21)에 땜납(18)에 의해 접합했을 때, 리드부(13)에 설치된 리드 상측단부(19b)에 도금층(17)을 가지고 있기 때문에, 리드부(13)의 측면 부분에 땜납 필릿이 형성되므로, 실장 강도가 향상되어, 실장 신뢰성을 높일 수 있다. 또한, 기판 실장 시, 리드 단면부에 형상이 양호한 땜납 필릿이 형성됨으로써, 실장 후의 접합부의 외관 검사 시의 인식 정밀도를 향상시켜, 인식 불량을 저감할 수 있다.
11 반도체 소자 12 다이 패드부
13 리드부 14 금속 세선
15 봉지 시트 16 봉지 수지
17 도금층 18 땜납
19a 리드 저면부 19b 리드 상측단부
19c 리드 외측면부 20 실장 기판
21 랜드부 22 웨트 에칭부

Claims (8)

  1. 다이 패드부와,
    상기 다이 패드부 상에 탑재된 반도체 소자와,
    상기 다이 패드부에 대향해서 배치된 복수의 리드부와,
    상기 반도체 소자의 복수의 전극과 상기 복수의 리드부를 접속하고 있는 금속 세선과,
    상기 복수의 리드부가 부분적으로 노출되도록, 상기 다이 패드부, 상기 반도체 소자 및 상기 복수의 리드부를 봉지하고 있는 봉지 수지를 가지고,
    상기 복수의 리드부는, 상기 봉지 수지로부터 노출된, 저면인 리드 저면부와 선단인 리드 외측면부와 상면의 일부인 리드 상측단부를 구비하고 있으며,
    상기 리드 저면부는 상기 봉지 수지의 저면과 동일면 내에 있고,
    상기 리드 저면부 및 상기 리드 상측단부는 도금층을 가지고 있으며,
    상기 리드 상측단부의 연직 상방에는 상기 봉지 수지 아래의 공간부를 통하여 상기 봉지 수지가 존재하는 것을 특징으로 하는 수지 봉지형 반도체 장치.
  2. 청구항 1에 있어서,
    상기 도금층을 가지는 리드 상측단부의 단면이 원호 형상으로 형성되는 것을 특징으로 하는 수지 봉지형 반도체 장치.
  3. 청구항 1에 있어서,
    상기 리드 저면부의 도금층 및 상기 리드 상측단부의 도금층은, 납, 비스무트, 주석, 구리, 은, 팔라듐, 금 중 어느 하나의 금속층 혹은 2개 이상의 합금층으로 이루어지는 것을 특징으로 하는 수지 봉지형 반도체 장치.
  4. 청구항 1에 있어서,
    상기 복수의 리드부는 상기 봉지 수지의 아래에 있어서, 상기 리드 외측면부에 가까워짐에 따라 두께가 얇아지는 것을 특징으로 하는 수지 봉지형 반도체 장치.
  5. 청구항 1에 있어서,
    상기 다이 패드부의 저면부가 상기 봉지 수지로부터 노출되어 있는 것을 특징으로 하는 수지 봉지형 반도체 장치.
  6. 청구항 1에 있어서,
    상기 리드 외측면부가 상기 봉지 수지의 측면보다 외측으로 돌출되어 있는 것을 특징으로 하는 수지 봉지형 반도체 장치.
  7. 다이 패드부 및 상기 다이 패드부에 대향해서 배치된 복수의 리드부를 1유닛으로 하고, 그 유닛을 복수 가진 프레임 혹은 전주(電鑄) 기판을 준비하는 공정과,
    상기 프레임 혹은 전주 기판의 상기 다이 패드부의 각각에 반도체 소자를 탑재하고, 상기 리드부와 상기 반도체 소자 표면의 전극을 금속 세선으로 접속하는 공정과,
    상기 복수의 리드부의 저면부가 노출되도록, 상기 다이 패드부와 상기 반도체 소자와 상기 리드부를 봉지 수지에 의해 수지 봉지하는 공정과,
    수지 봉지된 상기 프레임 혹은 전주 기판의 각 유닛의 경계 부분의 상기 리드부의 절단 개소에 있어서, 상기 봉지 수지의 상면측으로부터 회전 블레이드에 의해 리드 프리 컷을 행하여, 상기 리드부의 일부를 남기고 상기 절단 개소에 오목부를 형성하는 공정과,
    상기 오목부의 표면을 웨트 에칭하여 상기 봉지 수지의 아래가 되는 영역까지 리드 상측단부를 형성하는 공정과,
    웨트 에칭한 후의 상기 프레임 혹은 전주 기판을 도금욕에 침지하여 상기 리드 저면부와 상기 리드 상측단부에 도금층을 형성하는 공정과,
    상기 절단 개소에 있어서, 회전 블레이드 혹은 절단 펀치에 의해, 상기 도금층이 형성된 상기 리드부의 나머지 부분을 절단하여 풀 리드 컷을 행하여, 개개로 분리하는 공정으로 이루어지는 것을 특징으로 하는 수지 봉지형 반도체 장치의 제조 방법.
  8. 청구항 7에 있어서,
    상기 다이 패드부와 상기 반도체 소자와 상기 리드부를 수지 봉지하는 공정은, 상기 다이 패드부의 저면부를 노출시키는 것을 포함하는 수지 봉지형 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180077028A (ko) * 2016-12-28 2018-07-06 가부시기가이샤 디스코 반도체 패키지의 제조 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10199311B2 (en) 2009-01-29 2019-02-05 Semiconductor Components Industries, Llc Leadless semiconductor packages, leadframes therefor, and methods of making
US10163766B2 (en) * 2016-11-21 2018-12-25 Semiconductor Components Industries, Llc Methods of forming leadless semiconductor packages with plated leadframes and wettable flanks
US9899349B2 (en) 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
JP6030970B2 (ja) * 2013-02-12 2016-11-24 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置およびその製造方法
JP2017079215A (ja) * 2014-02-27 2017-04-27 パナソニックＩｐマネジメント株式会社 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体
US9837368B2 (en) * 2014-03-04 2017-12-05 Maxim Integrated Products, Inc. Enhanced board level reliability for wafer level packages
CN205282448U (zh) * 2015-05-28 2016-06-01 意法半导体股份有限公司 表面安装类型半导体器件
US10403669B2 (en) * 2015-06-15 2019-09-03 Sony Corporation Semiconductor device and electronic device having a chip size package (CSP) stack
ITUB20155696A1 (it) 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo a semiconduttore, corrispondenti procedimenti di produzione ed uso e corrispondente apparecchiatura
JP6577857B2 (ja) 2015-12-21 2019-09-18 ルネサスエレクトロニクス株式会社 半導体装置
JP6663294B2 (ja) * 2016-04-30 2020-03-11 新日本無線株式会社 半導体装置の製造方法
US10930581B2 (en) * 2016-05-19 2021-02-23 Stmicroelectronics S.R.L. Semiconductor package with wettable flank
CN107919339B (zh) * 2016-10-11 2022-08-09 恩智浦美国有限公司 具有高密度引线阵列的半导体装置及引线框架
US10079198B1 (en) * 2017-05-31 2018-09-18 Stmicroelectronics, Inc. QFN pre-molded leadframe having a solder wettable sidewall on each lead
JP7037368B2 (ja) * 2018-01-09 2022-03-16 ローム株式会社 半導体装置および半導体装置の製造方法
JP7144157B2 (ja) * 2018-03-08 2022-09-29 エイブリック株式会社 半導体装置およびその製造方法
US20230098907A1 (en) * 2021-09-30 2023-03-30 Texas Instruments Incorporated Package geometries to enable visual inspection of solder fillets

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730042A (ja) * 1993-07-13 1995-01-31 Sony Corp 半導体装置用リードフレーム、それを用いた半導体装置及びその製造方法
JP2002519848A (ja) 1998-06-24 2002-07-02 アムコール・テクノロジー・インコーポレイテッド 集積回路プラスチックパッケージ及びその形成方法、並びにそのパッケージを形成するためのリードフレーム
KR20050065340A (ko) * 2003-12-25 2005-06-29 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2009026791A (ja) * 2007-07-17 2009-02-05 Denso Corp モールドパッケージおよびその製造方法
JP2010067768A (ja) * 2008-09-10 2010-03-25 Fuji Electric Systems Co Ltd 半導体パッケージの製造方法および半導体パッケージ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW543172B (en) * 2001-04-13 2003-07-21 Yamaha Corp Semiconductor device and package, and method of manufacture therefor
US6608366B1 (en) * 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
JP3915794B2 (ja) * 2003-04-02 2007-05-16 ヤマハ株式会社 半導体パッケージ、その製造方法、および、これに使用するリードフレーム
US7195953B2 (en) * 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
JP3789443B2 (ja) * 2003-09-01 2006-06-21 Ｎｅｃエレクトロニクス株式会社 樹脂封止型半導体装置
US8067823B2 (en) * 2004-11-15 2011-11-29 Stats Chippac, Ltd. Chip scale package having flip chip interconnect on die paddle
US7880313B2 (en) * 2004-11-17 2011-02-01 Chippac, Inc. Semiconductor flip chip package having substantially non-collapsible spacer
US7608484B2 (en) * 2006-10-31 2009-10-27 Texas Instruments Incorporated Non-pull back pad package with an additional solder standoff
JP2011077278A (ja) * 2009-09-30 2011-04-14 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US8501539B2 (en) * 2009-11-12 2013-08-06 Freescale Semiconductor, Inc. Semiconductor device package
JP5525335B2 (ja) * 2010-05-31 2014-06-18 株式会社日立製作所 焼結銀ペースト材料及び半導体チップ接合方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730042A (ja) * 1993-07-13 1995-01-31 Sony Corp 半導体装置用リードフレーム、それを用いた半導体装置及びその製造方法
JP2002519848A (ja) 1998-06-24 2002-07-02 アムコール・テクノロジー・インコーポレイテッド 集積回路プラスチックパッケージ及びその形成方法、並びにそのパッケージを形成するためのリードフレーム
KR20050065340A (ko) * 2003-12-25 2005-06-29 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
JP2006165411A (ja) * 2004-12-10 2006-06-22 New Japan Radio Co Ltd 半導体装置およびその製造方法
JP2009026791A (ja) * 2007-07-17 2009-02-05 Denso Corp モールドパッケージおよびその製造方法
JP2010067768A (ja) * 2008-09-10 2010-03-25 Fuji Electric Systems Co Ltd 半導体パッケージの製造方法および半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180077028A (ko) * 2016-12-28 2018-07-06 가부시기가이샤 디스코 반도체 패키지의 제조 방법

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