KR20040014178A - 반도체장치 및 그 제조방법 - Google Patents

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KR20040014178A
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lead
leads
external connection
resin sealing
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KR1020030032807A
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이토후지오
수즈키히로미치
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가부시키가이샤 히타치세이사쿠쇼
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
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Abstract

본 발명은 다(多)핀화에 적합한 반도체장치의 제조수율의 향상을 도모한다.
본 발명의 반도체장치는 주면에 복수의 전극이 배치된 반도체칩과,
상기 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와,
상기 반도체칩 및 상기 복수의 리드를 밀봉하는 수지밀봉체를 가지고,
상기 복수의 리드는 상기 수지밀봉체의 실장면에서 노출하고 또 상기 수지밀봉체의 측면쪽에 위치하는 제1의 외부 접속부를 가지는 제1의 리드와, 상기 제1의 리드와 이웃하는 제2의 리드로서, 상기 수지밀봉체의 실장면에서 노출하고 또 상기 제1의 외부 접속부보다도 상기 반도체칩측에 위치하는 제2의 외부 접속부를 가지는 제2의 리드를 포함하며,
상기 제1 및 제2의 리드는 상기 반도체칩에 접착 고정되어 있다.

Description

반도체장치 및 그 제조방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조기술에 관한 것으로서, 특히 수지밀봉체의 이면(실장면)에 외부 접속용 단자를 가지는 반도체장치에 적용하는 유효한 기술에 관한 것이다.
반도체칩을 수지밀봉체로 밀봉하는 반도체장치에 있어서는, 다양한 패키지 구조가 제안되고, 실용화되어 있다. 예를 들어, 일본 공개특허 평11-330343호 공보에는, QFN(Guad Flatpack Non-Leaded Package)형이라 불리는 반도체장치가 개시되어 있다. 이 QFN형 반도체장치는 반도체칩의 전극과 전기적으로 접속되는 리드에 구성된 외부 접속부(외부 단자부)가 수지밀봉체의 이면(실장면)에서 노출되는 패키지 구조로 되어 있기 때문에, 반도체칩의 전극과 전기적으로 접속된 리드가 수지밀봉체의 측면에서 돌출되어 소정의 형상으로 절곡(折曲)(꺽여진, 구부러진) 성형된 패키지 구조, 예를 들어 QFP(Quad Flatpack Package)형이라 불리는 반도체장치와 비교하여 평면 사이즈의 소형화를 도모할 수 있다.
QFN형 반도체장치는 리드 프레임을 이용한 조립공정에 의하여 제조된다. 예를 들어, 다이패드(die pad)에 반도체칩을 탑재하는 패키지 구조의 경우, 주로, 리드 프레임의 프레임 본체에 현수리드(suspension lead)를 통하여 지지된 다이패드(탭(tab)으로도 일컬어짐)에 반도체칩을 탑재하고, 그 후, 반도체칩의 전극과, 리드 프레임의 프레임 본체에 타이 바(tie bar)(댐 바(dam bar)로도 일컬어짐)를 통하여 지지된 리드를 본딩 와이어로 전기적으로 접속하고, 그 후, 반도체칩, 리드, 다이패드, 현수리드 및 본딩 와이어 등을 수지밀봉체로 밀봉하고, 그 후, 리드 프레임의 프레임 본체로부터 리드, 타이 바 및 현수리드 등을 절단 분리함으로써 제조된다. 본딩 와이어의 일단측은 반도체칩의 전극에 접속되고, 그 타단측은 리드의 상호 반대쪽의 주면 및 이면 중 주면에 접속된다. 리드의 주면은 수지밀봉체로 덮여져 있으며, 그 이면은 수지밀봉체의 상호 반대쪽의 주면 및 이면(실장면) 중 이면에서 노출된다.
QFN형 반도체장치의 수지밀봉체는, 대량생산에 적합한 트랜스퍼 몰딩법(이송성형법)에 의하여 형성된다. 트랜스퍼 몰딩법에 의한 수지밀봉체의 형성은 성형금형의 캐비티(cavity)(수지밀봉체 형성부) 내부에, 반도체칩, 리드, 다이패드, 현수리드 및 본딩 와이어 등이 위치하도록, 성형금형의 상형(上型)과 하형(下型)과의 사이에 리드 프레임을 위치결정하고, 그 후, 성형금형의 캐비티 내부의 수지를 가압 주입함으로써 행해진다.
그런데, 리드에 구성된 외부 접속부가 수지밀봉체의 이면에서 노출되는 패키지 구조는 성형금형의 하형에 리드의 외부 접속부가 접하도록 리드 프레임을 성형금형에 위치결정하고, 그 후, 성형금형의 캐비티 내부에 수지를 가압 주입함으로써 얻어지지만, 이 경우, 캐비티 내부에 있어서, 하형과 리드의 외부 접속부와의 밀착성이 낮기 때문에, 하형과 외부 접속부와의 사이에 수지가 유입되기 쉽고, 외부 접속부가 박막상(薄膜狀)의 불필요한 수지체(resin burr)에 의하여 덮여버리는 문제점이 발생하기 쉽다.
그래서, QFN형 반도체장치의 제조에 있어서는, 일반적으로 성형금형의 하형과 리드 프레임과의 사이에 수지시트(수지필름)을 개재하고, 이 수지시트에 리드의 외부 접속부가 접속하도록 리드 프레임을 성형금형에 위치결정하고, 그 후 성형금형의 캐비티의 내부에 수지를 가압 주입하는 기술(이하, 시트몰드기술이라고 부른다)이 채용되어 있다. 이 시트몰드기술의 경우, 캐비티의 내부에서 수지시트와 리드의 외부 접속부와의 밀착성이 높기 때문에, 외부 접속부가 수지체에 의해 덮여버리는 문제점을 제어할 수 있다. 시트몰드기술에 관해서는, 예를 들어 일본특허공개 평11-274195호 공보에 개시되어 있다.
그러나, QFN형 반도체장치에 있어서는, 반도체칩에 형성되는 LSI의 고기능화, 고성능화에 따라 단자수를 증가(다(多)핀화)하려고 하면, 다음과 같은 문제가 생긴다.
단자수를 증가시키기 위해서는 리드를 미세화할 필요가 있지만, 리드의 미세화에 따라 외부 접속부도 미세화되어 버린다. 외부 접속부의 면적은 실장시의 신뢰성을 확보하기 위한 소정의 면적이 필요하기 때문에, 아주 작게 할 수 없다. 따라서, 패키지 사이즈를 변경시키지 않고 다핀화를 도모하려고 한 경우, 단자수를 그다지 많이 증가시킬 수 없으므로, 큰 폭의 다핀화를 할 수 없다.
그래서, 외부 접속부의 면적을 확보하고, 패키지 사이즈를 변경시키지 않으며 다핀화를 도모하기 위해서는, 리드의 외부 접속부의 폭을 선택적으로 넓게 하고 외부 접속부의 배열을 지그재그(zigzag)배열로 하는 것이 유효하다. 그러나, 이와 같은 경우, 몰드공정에 있어서, 반도체칩측에 위치하는 외부 접속부는, 리드의 타단측을 상하방향에서 클램프하는 성형금형의 클램프부에서 멀어지기 때문에, 수지시트와 리드의 외부 접속부와의 밀착성이 저하하며, 외부 접속부가 수지체에 의해 덮여버리는 문제점이 발생하기 쉽게 된다. 이와 같은 문제점은 반도체장치의 제조수율을 저하시키는 요인이 된다.
본 발명의 목적은, 다핀화에 적합한 반도체장치의 제조수율의 향상을 도모하는 것이 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에 의해 명백하게 될 것이다.
도1은 본 발명의 실시형태 1인 반도체장치의 외관(주면측)을 나타내는 평면도,
도2는 본 발명의 실시형태 1인 반도체장치의 외관(이면측)을 나타내는 평면도(저면도),
도3은 본 발명의 실시형태 1인 반도체장치의 내부구조(이면측)를 나타내는 평면도,
도4는 도3의 일부를 확대한 단면도,
도5는 본 발명의 실시형태 1인 반도체장치의 내부구조를 나타내는 단면도((a)는 도3의 A-A선에 따른 단면도, (b)는 도3의 B-B선에 따른 단면도),
도6은 도5(a)의 일부를 확대한 단면도,
도7은 본 발명의 실시형태 1인 반도체장치의 제조에서 사용되는 리드 프레임의 일부를 나타내는 평면도,
도8은 도7의 일부를 확대한 평면도,
도9는 본 발명의 실시형태 1인 반도체장치의 제조에서 사용되는 리드 프레임의 일부를 나타내는 단면도((a)는 제1의 리드에 따른 단면도, (b)는 제2의 리드에따른 단면도),
도10은 본 발명의 실시형태 1인 반도체장치의 제조공정 중에서의 단면도((a)는 다이본딩 공정에서의 단면도, (b)는 와이어 본딩 공정에서의 단면도),
도11은 본 발명의 실시형태 1인 반도체장치의 제조공정 중의 몰드공정에서, 제1의 리드에 따른 단면도,
도12는 도11의 일부를 확대한 단면도,
도13은 본 발명의 실시형태 1인 반도체장치의 제조공정 중의 몰드공정에서, 제2의 리드에 따른 단면도,
도14는 도13의 일부를 확대한 단면도,
도15는 본 발명의 실시형태 2인 반도체장치의 단면도((a)는 제1의 리드에 따른 단면도, (b)는 제2의 리드에 따른 단면도),
도16은 본 발명의 실시형태 2인 반도체장치의 제조공정 중의 몰드공정에서, 제1의 리드에 따른 단면도,
도17은 본 발명의 실시형태 2인 반도체장치의 제조공정 중의 몰드공정에서 , 제2의 리드에 따른 단면도,
도18은 본 발명의 실시형태 3인 반도체장치의 단면도((a)는 제1의 리드에 따른 단면도, (b)는 제2의 리드에 따른 단면도),
도19는 본 발명의 실시형태 4인 반도체장치의 제조공정을 나타내는 단면도((a), (b), (c)),
도20은 본 발명의 실시형태 4인 반도체장치의 제조공정을 나타내는단면도((a), (b), (c)),
도21은 본 발명의 실시형태 5인 반도체장치의 제조공정을 나타내는 단면도((a), (b)),
도22는 본 발명의 실시형태 5인 반도체장치의 제조공정을 나타내는 단면도((a), (b)),
도23은 본 발명의 실시형태 5인 반도체장치의 제조공정을 나타내는 단면도((a), (b)),
도24는 본 발명의 실시형태 6인 반도체장치의 제조공정을 나타내는 단면도((a), (b)),
도25는 본 발명의 실시형태 6인 반도체장치의 제조공정을 나타내는 단면도((a), (b), (c)),
도26은 본 발명의 실시형태 6인 반도체장치의 내부구조를 나타내는 단면도,
도27은 본 발명의 실시형태 7인 반도체장치의 내부구조를 나타내는 단면도,
도28은 본 발명의 실시형태 8인 반도체장치의 내부구조를 나타내는 단면도,
도29는 본 발명의 실시형태 9인 반도체장치의 내부구조를 나타내는 단면도,
도30은 본 발명의 실시형태 10인 반도체장치의 내부구조를 나타내는 단면도,
도31은 본 발명의 실시형태 11인 반도체장치의 내부구조를 나타내는 단면도,
도32는 본 발명의 실시형태 12인 모듈의 개략구성을 나타내는 단면도,
도33은 본 발명의 실시형태 12인 모듈의 제조에서, 반도체장치의 제1의 실장방법을 나타내는 단면도,
도34는 본 발명의 실시형태 12인 모듈의 제조에서, 반도체장치의 제2의 실장방법을 나타내는 단면도,
도35는 본 발명의 실시형태 12인 모듈의 제조에서, 반도체장치의 제2의 실장방법을 나타내는 단면도이다.
(부호의 설명)
1a, 1b, 1c, 1d, 1f, 1g, 1h, 1j, 1k, 1m, 1n반도체장치
2반도체칩
2x주면(회로형성면)
2y이면
3절연성 테이프(절연성 필름)
4리드
4a제1의 리드
4b제2의 리드
5외부 접속부(외부 단자부)
5a제1의 외부 접속부
5b제2의 외부 접속부
6도금층
7본딩 와이어
8수지밀봉체
8a, 8b측면
8x주면
8y이면(실장면)
9땜납층(도금층)
LF1리드 프레임
10프레임 본체
11제품형성영역
12다이바
20성형금형
21상형
21a제1의 클램프부
22하형
22a제2의 클램프부
23캐비티
24수지시트
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
수단(1)
본 발명의 반도체장치는, 주면에 복수의 전극이 배치된 반도체칩과,
상기 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와,
상기 반도체칩 및 상기 복수의 리드를 밀봉하는 수지밀봉체를 가지고,
상기 복수의 리드는, 상기 수지밀봉체의 실장면에서 노출되고, 또 상기 수지밀봉체의 측면쪽에 위치하는 제1의 외부 접속부를 가지는 제1의 리드와, 상기 제1의 리드와 이웃하는 제2의 리드로서, 상기 수지밀봉체의 실장면에서 노출되고, 또 상기 제1의 외부 접속부보다도 상기 반도체칩측에 위치하는 제2의 외부 접속부를 가지는 제2의 리드를 포함하며,
상기 제1 및 제2의 리드는, 상기 반도체칩에 접착 고정되어 있다.
수단(2)
본 발명의 반도체장치의 제조는, 이하 공정을 포함하고 있다.
서로 이웃하는 제1 및 제2의 리드와, 상기 제1의 리드에 설치된 제1의 외부 접속부와, 상기 제2의 리드에 설치되고, 또 상기 제1의 외부 접속부보다도 상기 리드의 일단측에 위치하는 제2의 외부 접속부를 가지는 리드 프레임을 준비함과 동시에, 제1의 접합면(mating surface)에 제1의 클램프부 및 제1의 클램프부에 접해 있는 캐비티를 가지는 제1의 형(型)과,
상기 제1의 접합면과 서로 마주하는 제2의 접합면에 상기 제1의 클램프부와 서로 마주하는 제2의 클램프부를 가지는 제2의 형(型)을 가지는 성형형(成形型)을 준비하는 공정과,
반도체칩에 상기 제1 및 제2의 리드의 일단측을 접착 고정하는 공정과,
상기 반도체칩의 주면에 배치된 복수의 전극과 상기 제1 및 제2의 리드를 각각 전기적으로 접속하는 공정과,
상기 제1 및 제2의 리드의 일단측과는 반대쪽인 타단측을 상기 제1 및 제2의 클램프부로 상하방향으로 사이에 끼워넣고, 상기 제1 및 제2의 리드와 상기 제2의 접합면과의 사이에 배치된 수지시트에 상기 제1 및 제2의 외부 접속부를 접촉시킨 상태로 상기 캐비티의 내부에 수지를 주입하여, 상기 반도체칩, 상기 제1 및 제2의 리드를 수지밀봉하는 공정.
(발명의 실시형태)
이하, 도면을 참조하여 본 발명의 실시형태를 상세하게 설명한다. 또한, 발명의 실시형태를 설명하기 위한 전 도면에 있어서, 동일 기능을 가지는 것은 동일 부호를 붙여, 그 반복설명을 생략한다.
(실시형태 1)
본 실시형태 1에서는, SON(Small Out-line Non-Leaded Package)형의 반도체장치에 본 발명을 적용한 예에 관해서 설명한다.
도1은 본 실시형태 1의 반도체장치의 외관(주면측)을 나타내는 평면도,
도2는 본 실시형태 1의 반도체장치의 외관(이면측)을 나타내는 평면도(저면도),
도3은 본 실시형태 1의 반도체장치의 내부구조(이면측)를 나타내는 평면도,
도4는 도3의 일부를 확대한 단면도,
도5는 본 실시형태 1의 반도체장치의 내부구조를 나타내는 단면도((a)는 도3의 A-A선에 따른 단면도, (b)는 도3의 B-B선에 따른 단면도),
도6은 도5(a)의 일부를 확대한 단면도이다.
도1 내지 도5에 나타내는 바와 같이, 본 실시형태의 반도체장치(1a)는 1개의 반도체칩(2)과, 복수의 리드(4)로 이루어지는 제1 및 제2의 리드군과, 복수의 본딩 와이어(7)와, 수지밀봉체(8)를 가지는 패키지 구조로 되어 있다. 반도체칩(2), 제1 및 제2의 리드군의 각 리드(4) 및 복수의 본딩 와이어(7) 등은 수지밀봉체(8)로 밀봉되어 있다.
반도체칩(2)은 도3 및 도5에 나타내는 바와 같이, 두께방향과 직교하는 평면형상이 사각형 형상으로 되어 있으며, 본 실시형태에서는 예를 들어 직사각형으로 되어 있다. 반도체칩(2)은 이것에 한정되지 않지만, 주로, 반도체기판과, 이 반도체기판의 주면에 형성된 복수의 트랜지스터 소자와, 상기 반도체기판의 주면상에서 절연층, 배선층의 각각을 복수단 적층한 다층배선층과, 이 다층배선층을 덮도록 하여 형성된 표면 보호막(최종 보호막)을 가지는 구성으로 되어 있다. 절연층은, 예를 들어 산화실리콘막으로 형성되어 있다. 배선층은, 예를 들어 알루미늄(Al) 또는 알루미늄 합금 또는 동(Cu) 또는 동 합금 등의 금속막으로 형성되어 있다. 표면 보호막은, 예를 들어 산화실리콘막 또는 질화실리콘막 등의 무기절연막 및 유기절연막을 적층한 다층막으로 형성되어 있다.
반도체칩(2)은 서로 반대쪽에 위치하는 주면(회로형성면)(2x) 및 이면(2y)을 가지며, 반도체칩(2)의 주면(2x)측에는 집적회로로서 예를 들어 DRAM(Dynamic Random Access Memory)으로 이루어지는 기억회로가 형성되어 있다. 이 기억회로는 주로, 반도체기판의 주면에 형성된 트랜지스터 소자 및 다층배선층에 형성된 배선에 의해 구성되어 있다.
반도체칩(2)의 주면(2x)에는 복수의 전극(2a)이 배치되어 있다. 복수의 전극(2a)은 반도체칩(2)의 주면(2x)의 2개의 중심선 중 한쪽의 중심선(본 실시형태에서는 반도체칩(2)의 길이방향과 동일방향의 중심선)에 따라 배열된 중앙배열로 되어 있다. 복수의 전극패드(2a)는 반도체칩(2)의 다층배선층 중 최상층의 배선층에 형성되어 있으며, 반도체칩(2)의 표면 보호막에 각각의 전극(2a)에 대응하여 형성된 본딩 개구에 의해 노출되어 있다.
수지밀봉체(8)는 도1, 도2 및 도5에 나타내는 바와 같이, 두께방향과 교차하는 평면형상이 사각형 형상으로 되어 있으며, 본 실시형태에서는 예를 들어 직사각형으로 되어 있다. 수지밀봉체(8)는 서로 반대쪽에 위치하는 주면(8x) 및 이면(실장면)(8y)을 가지며, 수지밀봉체(8)의 평면 사이즈는 반도체칩(2)의 평면 사이즈보다도 크게 되어 있다.
수지밀봉체(8)는 저응력화를 도모하는 목적으로서, 예를 들어 페놀계 경화제, 실리콘고무 및 필러 등이 첨가된 비폐닐계의 수지로 형성되어 있다. 이 수지밀봉체(8)는 대량 생산에 알맞은 트랜스퍼 몰딩법으로 형성되어 있다. 트랜스퍼 몰딩법은 포트, 런너, 유입게이트 및 캐비티 등을 구비한 몰드금형을 사용하고, 포트에서 런너 및 유입게이트를 통해서 캐비티 내로 수지를 가압 주입하여 수지밀봉체를 형성하는 방법이다. 본 실시형태에서는 수지시트를 이용하여 수지밀봉체(8)를 형성하는 시트몰드기술을 채용하고 있다.
제1의 리드군의 각 리드(4)는 도3 내지 도5에 나타내는 바와 같이, 반도체칩(2)의 서로 반대쪽에 위치하는 2개의 장변 중 한쪽의 장변에 따라 배치되고, 제2의 리드군의 각 리드(4)는 반도체칩(2)의 다른쪽의 장변에 따라 배치되어 있다. 반도체칩(2)의 한쪽의 장변은 수지밀봉체(8)의 서로 반대쪽에 위치하는 2개의 측면(8a, 8b) 중 한쪽의 측면(8b)와 동일 측에 위치하고, 반도체칩(2)의 다른쪽의 장변은 수지밀봉체(8)의 다른쪽 측면(8a)과 동일 측에 위치하고 있다.
제1의 리드군의 리드(4)는 반도체칩(2)의 주면(2x)의 외주변을 횡단하도록 하여 연재하고 있으며, 일단측이 반도체칩(2)에 접착 고정되고, 타단측이 수지밀봉체(8)의 한쪽의 측면(8a)측에 배치되어 있다. 제2의 리드군의 각 리드(4)는 반도체칩(2)의 주면(2x)의 외주변을 횡단하도록 하여 연재하고 있으며, 일단측이 반도체칩(2)에 접착 고정되고, 타단측이 수지밀봉체(8)의 다른쪽의 측면(8b)측에 배치되어 있다. 본 실시형태에 있어서, 제1 및 제2의 리드군의 각 리드(4)의 일단측은 복수의 전극(2a)의 배열방향에 따라 배열되고, 수지로 이루어지는 절연성 테이프(3)를 개재하여 반도체칩(2)의 주면(2x)에 접착 고정되어 있다. 또, 제1 및 제2의 리드군의 각 리드(4)의 타단측은 수지밀봉체(8)의 측면(8a, 8b)의 길이방향(반도체칩의 장변과 동일방향)에 따라 배열되어 있다.
반도체칩(2)의 복수의 전극(2a)은 제1 및 제2의 리드군의 각 리드(4)에 각각 전기적으로 접속되어 있다. 본 실시형태에 있어서, 반도체칩(2)의 전극(2a)과 리드(4)와의 전기적인 접속은 본딩 와이어(7)로 행해지고, 본딩 와이어(7)의 일단측은 반도체칩(2)의 전극(2a)에 접속되며, 본딩 와이어(7)의 타단측은 리드(4)의 일단측에 접속되어 있다. 본딩 와이어(7)로서는, 예를 들어 금(Au) 와이어를 이용하고 있다. 또, 와이어(7)의 접속방법으로서는, 예를 들어 열압착에 초음파 진동을 겸용한 네일헤드(nail head) 본딩(볼 본딩)법을 이용하고 있다.
제1 및 제2의 리드군에 있어서, 복수의 리드(4)는 서로 이웃하는 제1의 리드(4a) 및 제2의 리드(4b)를 포함하고 있다. 제1의 리드(4a)는 수지밀봉체(8)의 이면에서 노출하고, 또 수지밀봉체(8)의 측면쪽에 위치하는 제1의 외부 접속부(5a)를 가지는 구성으로 되어 있다. 제2의 리드(4b)는 수지밀봉체(8)의 이면(8y)에서 노출하고, 또 제1의 외부 접속부(5a)보다도 반도체칩(2)측, 다시말하면, 제1의 외부 접속부(5a)보다도 리드(4)의 일단측에 위치하는 제2의 외부 접속부(5b)를 가지는 구성으로 되어 있다. 제1의 리드(4a) 및 제2의 리드(4b)는 수지밀봉체(8)의 길이방향(반도체칩의 장변방향)에 따라 교대로 반복 배치되어 있다. 즉, 제1 및 제2의 리드군은 제1의 외부 접속부(5a)를 가지는 제1의 리드(4a) 및 제2의 외부 접속부(5b)를 가지는 제2의 리드(4b)를 한쪽방향으로 교대로 반복 배치한 구성으로 되어 있다.
수지밀봉체(8)의 이면(8y)에는 도2에 나타내는 바와 같이, 복수의 외부 접속부(5)로 이루어지는 제1 및 제2의 단자군이 배치되어 있다. 제1의 단자군의 각 외부 접속부(5)는 수지밀봉체(8)의 제1의 측면(8a)측에 수지밀봉체(8)의 길이방향에 따라 배치되며, 제2의 단자군의 각 외부 접속부(5)는 수지밀봉체(8)의 제2의 측면(8b)측에 수지밀봉체(8)의 길이방향에 따라 배치되어 있다. 제1 및 제2의 단자군에 있어서, 복수의 외부 접속부(5)는 수지밀봉체(8)의 측면(8a, 8b)측에 위치하는 제1의 외부 접속부(5a)와, 이 제1의 외부 접속부(5a)보다도 수지밀봉체(8)의 측면에서 떨어져 위치하는 제2의 외부 접속부(5b)를 포함하고, 제1 및 제2의 외부 접속부(5a, 5b)는 수지밀봉체(8)의 길이방향(반도체칩의 장변방향)에 따라 교대로 반복 배치되어 있다. 즉, 제1 및 제2의 단자군은 제1의 외부 접속부(5a) 및 제2의 외부 접속부(5b)를 한쪽방향에 따라 반복 배치한 지그재그(zigzag)배열로 되어 있다.
복수의 리드(4)(4a, 4b)는 도6에 나타내는 바와 같이, 반도체칩(2)의 주면(2x) 상을 연재하는 제1의 부분(4m1)과, 이 제1의 부분(4m1)에서 수지밀봉체(8)의 이면(8y)측으로 절곡하는 제2의 부분(4m2)과, 이 제2의 부분(4m2)에서 수지밀봉체(8)의 측면을 향해 연장하는 제3의 부분(4m3)을 가지는 구성으로 되어 있다.
제1 및 제2의 외부 접속부(5a, 5b)는 도3 내지 도5에 나타내는 바와 같이, 반도체칩(2)의 주위에 있어서, 제1 및 제2의 리드(4a, 4b)의 각각의 제3의 부분(4m3)에 설치되어 있다.
도5 및 도6에 나타내는 바와 같이, 외부 접속부(5a, 5b)(5)는 리드(4a, 4b)와 일체로 형성되어 있으며, 외부 접속부(5)의 두께는 리드(4)의 제3의 부분(4m3)의 두께보다도 두껍게 되어 있다. 본 실시형태에 있어서, 외부 접속부(5)의 두께는 예를 들어 125㎛ ~ 150㎛ 정도이며, 외부 접속부(5) 이외의 리드(4)의 두께, 즉 다른 부분에서의 두께는 예를 들어 65㎛ ~ 75㎛ 정도이다.
외부 접속부(5)는 상세하게 도시하고 있지 않지만, 수지밀봉체(8)의 이면(8y)에서 외측으로 돌출하고, 그 선단부분은 예를 들어 도금법 혹은 인쇄법에 의해 형성된 땜납층(도금층)(9)으로 덮여져 있다. 본 실시형태의 반도체장치(1a)는 이들 외부 접속부(5)를 배선기판의 전극(훗(foot)프린트, 랜드, 패드)에 납땜을 하는 것에 의해 실장된다.
도4에 나타내는 바와 같이, 외부 접속부(5a, 5b)(5)의 폭(5W)은 리드(4a, 4b)(4)의 제3의 부분(4m3)의 폭(4W)보다도 넓게 되어 있다. 또, 제1의 외부 접속부(5a)와 제2의 외부 접속부(5b)와의 간격(5S)은 제1의 리드(4a)의 제3의 부분(4m3)과 제2의 리드(4b)의 제3의 부분(4m3)과의 간격(4S)보다도 좁게 되어 있다. 또, 수지밀봉체(8)의 측면(8a, 8b)에서 제2의 외부 접속부(5b)까지의 거리(L2)는 수지밀봉체(8)의 측면(8a, 8b)에서 제1의 외부 접속부(5a)까지의 거리(L1)보다도 길게 되어 있다. 본 실시형태에 있어서, 폭(5W)은 예를 들어 300㎛ 정도이며, 폭(4W)는 예를 들어 200㎛ 정도이다. 또 간격(5S)은 예를 들어 100㎛ 정도이며, 간격(4S)은 예를 들어 300㎛ 정도이다. 또 거리(L2)는 예를 들어 0.8㎜ 정도이며, 거리(L1)는 예를 들어 0.1㎜ 정도이다.
본 실시형태의 반도체장치(1a)는 수지밀봉체(8)의 이면(8y)에서 노출하는 복수의 외부 접속부(5)를 수지밀봉체(8)의 길이방향에 따라 지그재그배열로 배치한 패키지 구조로 되어 있다. 이와 같은 패키지 구조로 함으로써, 실장시의 신뢰성을 확보하기 위해 필요한 외부 접속부(5)의 면적을 확보하여 리드(4)의 미세화를 도모할 수 있으므로, 패키지 사이즈를 변경시키지 않고 다핀화를 도모할 수 있다.
다음에 반도체장치(1a)의 제조에 사용되는 리드 프레임에 관해서, 도7 내지 도9를 이용하여 설명한다.
도7은 리드 프레임의 일부를 나타내는 평면도,
도8은 도7의 일부를 확대한 평면도,
도9는 리드 프레임의 일부를 나타내는 단면도((a)는 제1의 리드에 따른 단면도, (b)는 제2의 리드에 따른 단면도)이다.
도7에 나타내는 바와 같이, 리드 프레임(LF1)은 프레임 본체(10)로 구획된 복수의 제품형성영역(11)을 리드 프레임(LF1)의 길이방향으로 배치한 다연(多連) 구조로 되어 있다. 각 제품형성영역(11)에는 도8 및 도9에 나타내는 바와 같이, 제1 및 제2의 리드(4a, 4b)를 포함하는 복수의 리드(4)로 이루어지는 제1 및 제2의 리드군이 배치되어 있다. 본 실시형태에 있어서, 제품형성영역(11)은 직사각형의 평면형상으로 되어 있다. 제1 및 제2의 리드군은 제품형성영역(11)의 단변(短邊)방향에 있어서, 서로 마주하고 또 이간(離間)하여 배치되어 있다. 제1 및 제2의 리드군의 각 리드(4)는 제품형성영역(11)의 장변(長邊)방향에 따라 배치되어 있다. 제1 및 제2의 리드군에 있어서, 서로 이웃하는 리드(4)는 다이바(12)를 통해서 연결되어 있다. 또, 복수의 리드(4)의 각각의 일단측의 본딩면에는 도금층(6)이 설치되어 있으며, 본딩면과 반대쪽의 면에는 제품형성영역(11)의 장변방향에 따라 연재하는 절연성 테이프(3)가 붙어 있다. 또, 복수의 리드(4)의 각각의 타단측은 프레임 본체(10)에 연결되어 있다.
리드 프레임(LF1)을 제조하기 위해서는, 먼저 판두께가 125㎛ ~ 150㎛ 정도의 Cu, Cu합금 또는 Fe-Ni합금 등으로 이루어지는 금속판을 준비하고, 리드(4)를 형성하는 개소의 편면(片面)을 포토레지스트막으로 피복한다. 또, 외부 접속부(5)를 형성하는 개소는 양면을 포토레지스트막으로 피복한다. 그리고, 이 상태에서 금속판을 약액에 의해 에칭하고, 편면이 포토레지스트막으로 피복된 영역의 금속판의 판두께를 예를 들어 절반정도(65㎛ ~ 75㎛)까지 얇게 한다(하프에칭). 이와 같은 방법으로 에칭을 행함으로써, 양면 모두 포토레지스트막으로 피복되어 있지 않은 영역의 금속판은 완전히 소실되고, 편면이 포토레지스트막으로 피복된 영역에 두께 65㎛ ~ 75㎛ 정도의 리드(4)가 형성된다. 또, 양면이 포토레지스트막으로 피복된 영역의 금속판은 약액에 의해 에칭되지 않으므로, 에칭 전과 동일한 두께(125㎛ ~ 150㎛)를 가지는 돌기형상의 외부 접속부(5)가 형성된다. 다음에, 포토레지스트막을 제거하고, 그 후, 리드(4)의 일단측의 본딩면에 도금층(6)을 형성하며, 그 후, 리드(4)에 절곡가공을 행하는 것에 의해, 도7 내지 도9에 나타내는 리드 프레임(LF1)이 완성된다.
다음에, 반도체장치(1a)의 제조에 이용되는 성형금형에 관해서 도11 내지 도14를 이용하여 설명한다.
도11은 반도체장치(1a)의 제조공정 중의 몰드공정에서, 제1의 리드에 따른 단면도,
도12는 도11의 일부를 확대한 단면도,
도13은 반도체장치(1a)의 제조공정 중의 몰드공정에서, 제2의 리드에 따른 단면도,
도14는 도13의 일부를 확대한 단면도이다.
도11 내지 도14에 나타내는 바와 같이, 성형금형(20)은 이것에 한정되지 않지만, 상하로 분할된 상형(21) 및 하형(22)을 가지며, 또 포트(pot), 컬(cull)부, 런너(runner), 수지주입 게이트, 캐비티(cavity)(23), 에어밴트(air vent) 등을 가지는 구성으로 되어 있다. 상형(21)은 제1의 접합면에 제1의 클램프부(21a)와, 이 제1의 클램프부(21a)에 접해 있는 캐비티(23)와, 이 캐비티(23)에 수지주입 게이트를 통해서 일단측이 접해 있는 런너부와, 이 런너의 타단측에 접해 있는 컬부와, 이 컬부에 접해 있는 포트부와, 캐비티(23)에 접해 있는 에어밴트를 가지며, 하형(22)은, 제1의 접합면과 서로 마주하는 제2의 접합면에 제1의 클램프부와 서로 마주하는 제2의 클램프부(22a)를 가지는 구성으로 되어 있다. 캐비티(23)는 상형(21)의 제1의 클램프부(21a)에서 상형(21)의 깊이방향으로 패인 구성으로 되어 있다. 캐비티(23)의 평면형상은 사각형 형상으로 되어 있으며, 본 실시형태에서는 직사각형으로 되어 있다.
시트몰드기술에 의한 수지밀봉체의 형성에서는, 성형금형(20)의 하형(22)과 리드 프레임(LF1)과의 사이에 수지시트(수지필름)(24)가 위치하도록, 성형금형(20)의 상형(21)과 하형(22)과의 사이에 리드 프레임(LF1)을 위치결정하고, 그 후, 포트에서 컬부, 런너 및 수지주입 게이트를 통해 캐비티(23)의 내부에 수지를 가압 주입함으로써 행해진다. 시트몰드기술에서는 일반적으로 열경화성의 수지가 이용되므로, 수지시트(24)로서는 수지밀봉체 형성시의 온도에 견딜 수 있는 내열성의 수지시트를 이용한다. 또, 스탠드오프(stand-off)·패키지 구조로 하기 위해서는 성형금형(20)의 클램핑 압력(조이는 힘)에 의해 리드(4)의 외부 접속부(5)를 수지시트(24)에 잠식시킬 필요가 있으므로, 성형금형(20)의 클램핑 압력으로 쉽게 압착하는 것이 가능한 유연성이 있는 수지시트(가요성(可撓性) 수지시트)(24)를 이용한다.
다음에, 반도체장치(1a)의 제조에 관해서 도10 내지 도14를 이용하여 설명한다.
도10은 반도체장치(1a)의 제조공정 중에서의 단면도((a)는 다이본딩 공정에서의 단면도, (b)는 와이어 본딩 공정에서의 단면도)이다.
먼저, 도7 내지 도9에 나타내는 리드 프레임(LF1)을 준비하고, 그 후, 도10(a)에 나타내는 바와 같이, 리드 프레임(LF1)에 반도체칩(2)을 접착 고정한다. 리드 프레임(LF1)과 반도체칩(2)과의 접착고정은, 절연성 테이프(3)를 개재하여 반도체칩(2)의 주면(2x)에 리드(4)의 일단측(제1의 부분(4m1))을 접착 고정하는 것에 의해 행해진다.
다음에, 도10(b)에 나타내는 바와 같이, 반도체칩(2)의 주면(2x)에 배치된 복수의 전극(2a)과 복수의 리드(4)를 복수의 본딩 와이어(7)로 각각 전기적으로 접속한다. 본딩 와이어(7)의 일단측은 반도체칩(2)의 전극(2a)에 접속되며, 타단측은 리드(4)의 일단측의 본딩면에 설치된 도금층(6)에 접속된다.
다음에, 도11 내지 도14에 나타내는 성형금형(20)을 준비하고, 그 후, 동 도면에 나타내는 바와 같이, 성형금형(20)의 상형(21)과 하형(22)과의 사이에 리드 프레임(LF1)을 위치결정한다.
리드 프레임(LF1)의 위치결정은 리드 프레임(LF1)과 하형(22)의 접합면과의 사이에 수지시트(24)가 개재되는 상태에서 행해진다.
또, 리드 프레임(LF1)의 위치결정은 캐비티(23)의 내부에, 반도체칩(2), 본딩 와이어(7) 등이 위치하는 상태에서 행해진다.
또, 리드 프레임(LF1)의 위치결정은 리드(4a, 4b)(4)의 타단측을 상형(21)의 제1의 클램프부(21a) 및 하형(22)의 제2의 클램프부(22a)에서 상하방향으로 사이에 끼워넣고, 리드(4a, 4b)(4)와 하형(22)의 제2의 접합면과의 사이에 배치된 수지시트(24)에 외부 접속부(5a, 5b)(5)를 접촉시킨 상태에서 행해진다.
다음에, 전술과 같이 리드 프레임(LF1)을 위치결정 한 상태에서, 성형금형(20)의 포트에서 컬부, 런너 및 수지주입 게이트를 통해서 캐비티(23)의 내부에 예를 들어 열경화성의 수지를 가압 주입하여 수지밀봉체(8)를 형성한다. 반도체칩(2), 복수의 리드(4), 복수의 본딩 와이어(7) 등은 수지밀봉체(8)에 의해 밀봉된다.
이 공정에 있어서, 수지밀봉체(8)의 이면(8y)에서 외부 접속부(5)가 노출하고 또 수지밀봉체(8)의 이면(8y)에서 외측으로 외부 접속부(5)가 돌출하는 스탠드오프·패키지가 거의 완성된다.
다음에, 리드 프레임(LF1)에 붙은 수지시트(24)를 벗겨 성형금형(20)에서 리드 프레임(LF1)을 추출하고, 그 후, 수지밀봉체(8)의 경화를 촉진하는 큐어(cure)공정을 행한 후, 다이바(12)를 분리하는 절단공정, 프레임 본체(10)에서 리드(4)를 분리하는 절단공정 등을 행하는 것에 의해 본 실시형태의 반도체장치(1a)가 거의 완성된다.
본 실시형태의 반도체장치의 제조공정 중에서의 몰드공정에서는 리드 프레임(LF1)과 성형금형(20)의 하형(22)과의 사이에 수지시트(24)를 배치한 시트몰드기술을 채용하고, 수지시트(24)에 리드(4)의 외부 접속부(5)를 접촉시킨 상태에서 리드(4)의 타단측을 상형(21)의 클램프부(21a)와 하형(22)의 클램프부(22a)로 상하방향으로 사이에 끼우고 있다. 이와 같이 하면, 리드(4)의 외부 접속부(5)가 성형금형(20)(상형(21) 및 하형(22))의 압(押)압력에 의해 수지시트(24)를 누르기 때문에, 외부 접속부(5)의 선단부가 수지시트(24)에 잠식된다. 이 결과, 캐비티(23)의 내부에 수지를 주입하여 수지밀봉체(8)를 형성한 후, 성형금형(20)에서 리드 프레임(LF1)을 제거하면, 수지시트(24)에 잠식되어 있던 외부 접속부(5)의 선단부가 수지밀봉체(8)의 이면(8y)에서 외부로 돌출된다.
또, 성형금형(20)의 클램핑 압력에 의해 리드 프레임(LF1)을 누르면, 리드 프레임(LF1)을 구성하는 금속판의 스프링 힘에 의해, 리드(4)의 선(先)단측인 일단측에 상향의 힘이 작용한다. 그 때문에, 본 실시형태와 같이, 복수의 외부 접속부(5)를 지그재그배열로 한 경우는, 리드(4)의 타단측에 가까운 위치에 외부접속부(5)(5a)가 형성된 리드(4)(4a)와, 외부 접속부(5a)보다도 리드(4)의 타단측에서 먼 위치에 외부 접속부(5)(5b)가 형성된 리드(4)(4b)에서는 외부 접속부(5)가 수지시트(24)를 누르는 힘에 차가 생긴다. 즉, 리드(4b)에 형성된 외부 접속부(5b)는 리드(4a)에 형성된 외부 접속부(5a)에 비해 수지시트(24)를 누르는 힘이 약해진다. 이 결과, 성형금형(20)의 클램프부에서 외부 접속부(5a)보다도 먼 외부 접속부(5b)는 수지시트(24)와의 밀착성이 저하하고, 외부 접속부(5b)가 수지체에 의해 덮여버리는 문제점이 발생하기 쉽게 된다.
이것에 대해, 본 실시형태에서는, 리드(4)의 일단측을 반도체칩(2)의 주면(2x)에 접착 고정한 상태에서 수지밀봉하고 있다. 이와 같은 상태에서 수지밀봉함으로써, 성형금형(20)의 클램핑 압력에 의해 리드 프레임(LF1)을 누르는 것에 의해 생기는 리드(4)의 휨을 억제할 수 있으므로, 수지시트(24)를 누르는 외부 접속부(5b)의 누르는 힘의 저하를 억제할 수 있다. 따라서, 성형금형(20)의 클램프부에서 먼 외부 접속부(5b)와 수지시트(24)와의 밀착성을 확보할 수 있으므로, 외부 접속부(5b)가 수지체에 의해 덮여버리는 문제점의 발생을 억제할 수 있다. 이 결과, 반도체장치(1a)의 제조수율의 향상을 도모할 수 있다.
(실시형태 2)
도15는 본 실시형태 2의 반도체장치의 단면도((a)는 제1의 리드에 따른 단면도, (b)는 제2의 리드에 따른 단면도),
도16은 본 실시형태 2의 반도체장치의 제조공정 중의 몰드공정에서, 제1의 리드에 따른 단면도,
도17은 본 실시형태 2의 반도체장치의 제조공정 중의 몰드공정에서 , 제2의리드에 따른 단면도이다.
도15에 나타내는 바와 같이, 본 실시형태 2의 반도체장치(1b)는 기본적으로 전술의 실시형태 1과 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 전술의 실시형태 1의 반도체장치(1a)에서는 반도체칩(2)의 이면(2y)이 수지밀봉체(8)의 수지로 덮혀진 패키지 구조로 되어 있지만, 본 실시형태 2의 반도체장치(1b)에서는 반도체칩(2)의 이면(2y)이 수지밀봉체(8)의 주면(8x)에서 노출하는 패키지 구조, 다시말하면, 반도체칩(2)의 이면(2y)이 수지밀봉체(8)의 수지로 덮여있지 않은 패키지 구조로 되어 있다.
이와 같은 패키지 구조는 몰드공정에서 도16 및 도17에 나타내는 바와 같이, 반도체칩(2)의 이면(2y)을 이 이면(2y)과 서로 마주하는 캐비티(23)의 내벽면에 접촉시킨 상태에서 수지밀봉하는 것으로 얻어진다.
이와 같은 패키지 구조에 있어서도, 전술의 실시형태와 동일한 효과가 얻어진다.
또, 본 실시형태에서는 리드(4)의 일단측을 반도체칩(2)의 주면(2x)에 접착 고정시키고, 반도체칩(2)의 이면(2y)을 캐비티(23)의 내벽면에 접촉시킨 상태에서 수지밀봉하고 있다. 이와 같은 상태에서 수지밀봉함으로써, 성형금형(20)의 클램핑 압력으로 리드 프레임(LF1)을 누르는 것에 의해 생기는 리드(4)의 휨을 더욱 억제할 수 있으므로, 외부 접속부(5b)가 수지체에 의해 덮여버리는 문제점의 발생을 더욱 억제할 수 있다.
(실시형태 3)
도18은 본 실시형태 3의 반도체장치의 단면도((a)는 제1의 리드에 따른 단면도, (b)는 제2의 리드에 따른 단면도)이다.
도18에 나타내는 바와 같이, 본 실시형태 3의 반도체장치(1c)는 기본적으로 전술의 실시형태 1과 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 전술의 실시형태 1의 반도체장치(1a)에서는 반도체칩(2)의 주면(2x)이 수지밀봉체(8)의 이면(8y)측에 위치하는 패키지 구조, 다시말하면 반도체칩(2)의 이면(2y)과 수지밀봉체(8)의 이면(8y)이 동일 측에 위치하는 패키지 구조로 되어 있지만, 본 실시형태 3의 반도체장치(1b)에서는 반도체칩(2)의 이면(2y)이 수지밀봉체(8)의 이면(8y)측에 위치하는 패키지 구조, 다시말하면 반도체칩(2)의 이면(2y)과 수지밀봉체(8)의 이면(8y)이 동일 측에 위치하는 패키지 구조로 되어 있다. 이와 같은 반도체장치(1c)에 있어서도, 전술의 실시형태 1과 동일한 효과를 얻을 수 있다.
(실시형태 4)
본 실시형태 4는 2개의 반도체칩을 1개의 수지밀봉체로 밀봉한 반도체장치에 본 발명을 적용한 예이다.
도19 및 도20은 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도((a), (b), (c))이다.
본 실시형태의 반도체장치(1d)는 도20(d)에 나타내는 바와 같이, 동일 구조의 2개의 반도체칩(2)을 그 이면끼리가 서로 마주하는 상태로 적층하고, 이 2개의반도체칩(2)을 1개의 수지밀봉체(8)로 밀봉한 패키지 구조로 되어 있다. 본 실시형태의 반도체장치(1d)는 동일한 리드 패턴을 가지는 2장의 리드 프레임을 중첩시켜 제조되기 때문에, 2개의 반도체칩(2)의 접합면을 경계로 하여 상측의 구조 및 하측의 구조가 거의 대칭으로 되어 있다.
한쪽의 반도체칩(2)(도면 중, 상측)의 서로 반대쪽에 위치하는 2개의 장변 중 한쪽의 장변측에는 그 한쪽의 장변에 따라 복수의 리드(4)가 배치되며, 다른쪽의 장변측에서도 그 다른쪽의 장변에 따라 복수의 리드(4)가 배치되어 있다. 한쪽의 장변측의 복수의 리드(4)는 일단측이 절연성 테이프(3)를 개재하여 한쪽의 반도체칩(2)의 주면에 접착 고정되고, 타단측이 수지밀봉체(8)의 측면(8a)측에 배치되어 있다. 다른쪽의 장변측의 복수의 리드(4)는 일단측이 절연성 테이프(3)를 개재하여 한쪽의 반도체칩(2)의 주면에 접착 고정되고, 타단측이 수지밀봉체(8)의 측면(8b)측에 배치되어 있다.
다른쪽의 반도체칩(2)(도면 중, 하측)의 서로 반대쪽에 위치하는 2개의 장변 중 한쪽의 장변측에는 그 한쪽의 장변에 따라 복수의 리드(4)가 배치되고, 다른쪽의 장변측에서도 그 다른쪽의 장변에 따라 복수의 리드(4)가 배치되어 있다. 한쪽의 장변측의 복수의 리드(4)는 일단측이 절연성 테이프(3)를 개재하여 한쪽의 반도체칩(2)의 주면에 접착 고정되고, 타단측이 수지밀봉체(8)의 측면(8a)측에 배치되어 있다. 다른쪽의 장변측의 복수의 리드(4)는 일단측이 절연성 테이프(3)를 개재하여 다른쪽의 반도체칩(2)의 주면에 접착 고정되고, 타단측이 수지밀봉체(8)의 측면(8b)측에 배치되어 있다.
수지밀봉체(8)의 주면에는 복수의 외부 접속부(5)가 배치되어 있다. 또 수지밀봉체(8)의 이면에서도 복수의 외부 접속부(5)가 배치되어 있다. 이들의 외부 접속부(5)는 전술의 실시형태 1과 마찬가지로 지그재그배열로 되어 있다. 따라서, 본 실시형태의 반도체장치(1d)는 수지밀봉체(8)의 주면 또는 이면을 실장면으로 하여 배선기판에 실장할 수 있다. 또 동일한 2개의 반도체장치(1d)를 상하방향으로 적층하여 실장할 수도 있다.
본 실시형태의 리드(4)는 전술의 실시형태 1의 리드(4)와 비교하여 형상이 다르다. 실시형태 1의 리드(4)는 2개의 절곡 개소를 가지는 형상으로 되어 있지만, 본 실시형태의 리드(4)는 4개의 절곡 개소를 가지는 형상으로 되어 있다. 따라서, 본 실시형태의 리드(4)는 반도체칩(2)의 주면상을 연재하는 제1의 부분과, 이 제1의 부분에서 수지밀봉체(8)의 실장면(주면 또는 이면)측으로 절곡하는 제2의 부분과, 이 제2의 부분에서 수지밀봉체(8)의 측면을 향해 연장하는 제3의 부분과, 이 제3의 부분에서 반도체칩(2)측으로 절곡하는 제4의 부분과, 이 제4의 부분에서 수지밀봉체(8)의 측면을 향해 연장하는 제5의 부분을 가지는 구성으로 되어 있다. 외부 접속부(5)는 실시형태 1과 마찬가지로, 제3의 부분에 설치되어 있다.
상측의 리드(4)의 제5의 부분은, 대응하는 하측의 리드(4)의 제5의 부분에 전기적으로 또 기계적으로 접속되어 있다.
다음에, 반도체장치(1d)의 제조에 관해서, 도19 및 도20을 이용하여 설명한다.
먼저, 동일한 리드 패턴을 가지는 2장의 리드 프레임을 준비하고, 한쪽 및다른쪽의 리드 프레임에 반도체칩(2)을 접착 고정한다. 리드 프레임과 반도체칩(2)과의 접착 고정은 도19(a)에 나타내는 바와 같이, 절연성 테이프(3)를 개재하여 반도체칩(2)의 주면에 리드(4)의 일단측을 접착 고정하는 것에 의해 행해진다.
다음에, 한쪽 및 다른쪽의 리드 프레임에 있어서, 도19(b)에 나타내는 바와 같이, 반도체칩(2)의 전극과 리드(4)를 본딩 와이어(7)로 전기적으로 접속한다. 한쪽의 리드 프레임의 리드(4)와 반도체칩(2)의 전극과의 접속은 다른쪽의 리드 프레임의 리드(4)와 반도체칩(2)의 전극과의 접속에 대해 와이어(7)의 배선이 좌우 반대가 되도록 역 본딩으로 행한다.
다음에, 도19(c) 및 도20(a)에 나타내는 바와 같이, 한쪽의 리드 프레임의 반도체칩(2)과 다른쪽의 리드 프레임의 반도체칩(2)의 이면끼리를 서로 마주한 상태에서, 한쪽 및 다른쪽의 리드 프레임을 중첩시키고, 그 후, 한쪽의 리드 프레임의 리드(4)의 제5의 부분과 다른쪽의 리드 프레임의 리드(4)의 제5의 부분을 전기적으로 또 기계적으로 접속한다. 이 리드(4)의 접속은 예를 들어 레이저 용접으로 행한다.
다음에, 도20(b)에 나타내는 바와 같이, 2개의 반도체칩(2), 한쪽 및 다른쪽의 리드 프레임의 리드(4) 및 본딩 와이어(7) 등을 수지로 밀봉하여 수지밀봉체(8)를 형성한다. 이 수지밀봉체(8)의 형성은 실시형태 1과 동일한 시트몰드기술을 이용하여 행한다. 단, 본 실시형태의 경우는 성형금형의 하형과 리드 프레임과의 사이 및 성형금형의 상형과 리드 프레임과의 사이에 수지시트를 개재하여 행한다. 이것에 의해 수지밀봉체(8)의 주면 및 그 이면에 지그재그형상으로 복수의 외부 접속부(5)가 배치된 패키지가 형성된다.
다음에, 리드 프레임에 붙은 수지시트를 벗겨 성형금형에서 리드 프레임을 추출하고, 그 후 도20(c)에 나타내는 바와 같이, 수지밀봉체(8)에서 노출하는 외부 접속부(5)의 선단부에 땜납층(9)을 형성하고, 그 후, 수지밀봉체(8)의 경화를 촉진하는 큐어공정을 행한 후, 2장의 리드 프레임의 다이바를 분리하는 절단공정, 프레임 본체에서 리드(4)를 분리하는 절단공정 등을 행하는 것에 의해 본 실시형태의 반도체장치(1d)가 거의 완성된다.
이와 같이, 본 실시형태의 반도체장치(1d)는 1개의 수지밀봉체(8)로 2개의 반도체칩(2)을 밀봉한 패키지 구조로 되어 있으므로, 고밀도 실장이 가능하게 된다.
또, 본 실시형태의 반도체장치(1d)는 수지밀봉체(8)의 주면 및 그 이면에 지그재그형상으로 복수의 외부 접속부(5)가 배치된 패키지 구조로 되어 있으므로, 수지밀봉체(8)의 주면 또는 이면을 실장면으로 하여 배선기판에 실장할 수 있다. 또 동일한 2개의 반도체장치(1d)를 상하방향으로 적층하여 실장할 수도 있으므로, 더욱 고밀도 실장이 가능하게 된다.
(실시형태 5)
본 실시형태 5는 2개의 반도체칩을 적층한 반도체장치를 쓰루몰드(through molding)방식으로 제조하는 예이다.
도21 내지 도23은 본 실시형태 5의 반도체장치의 제조공정을 나타내는 단면도((a), (b))이다.
먼저, 동일한 리드 패턴을 가지는 다연 구조의 2장의 리드 프레임을 준비하고, 그 후, 실시형태 4와 동일한 다이본딩 공정, 와이어 본딩 공정을 시행하고, 그 후, 도21(a)에 나타내는 바와 같이, 한쪽의 리드 프레임의 반도체칩(2)과 다른쪽의 리드 프레임의 반도체칩(2)의 이면끼리를 서로 마주한 상태에서, 한쪽 및 다른쪽의 리드 프레임을 중첩시킨다.
다음에, 도21(b)에 나타내는 바와 같이, 중첩시킨 2장의 리드 프레임과 성형금형(30)의 상형(31)과의 사이, 중첩시킨 2장의 리드 프레임과 성형금형(30)의 하형(32)과의 사이에 각각 수지시트(24)를 개재하여, 중첩시킨 2장의 리드 프레임을 성형금형(30)의 상형(31)과 하형(32)과의 사이에 위치결정한다. 본 실시형태의 2장의 리드 프레임은 복수의 제품형성영역을 행렬형상으로 배치하고 있다. 따라서, 성형금형(30)에서도, 리드 프레임의 제품형성영역에 대응하여 복수의 캐비티(33)를 행렬형상으로 배치하고 있다. 성형금형(30)에 있어서는, 복수의 캐비티로 이루어지는 열마다 수지주입 게이트(34)가 설치되어 있으며, 수지주입 게이트(34)는 각열의 초단의 캐비티(33)에 연결되어 있다. 각 열의 이웃하는 캐비티(33)는 쓰루게이트(35)(도22(a) 참조)로 연결되어 있다.
다음에, 성형금형(30)의 포트에서 런너, 수지주입 게이트(34) 등을 통해서 캐비티(33)의 내부에 수지를 가압 주입하고, 도22(a)에 나타내는 바와 같이, 2개의 반도체칩(2), 한쪽 및 다른쪽의 리드 프레임의 리드(4) 및 본딩 와이어(7) 등을 수지로 밀봉하여 수지밀봉체(8)를 형성한다.
다음에, 도22(b)에 나타내는 바와 같이, 성형금형(30)에서 2장의 리드 프레임을 추출하고, 그 후, 한쪽의 리드 프레임의 리드(4)의 제5의 부분과 다른쪽의 리드 프레임의 리드(4)의 제5의 부분을 전기적으로 또 기계적으로 접속한다. 이 리드(4)의 접속은, 예를 들어 레이저 용접으로 행한다.
다음에, 도23(a)에 나타내는 바와 같이, 수지밀봉체(8)에서 노출하는 외부 접속부(5)의 선단부에 땜납층(9)을 형성하고, 그 후, 수지밀봉체(8)의 경화를 촉진하는 큐어공정을 시행한 후, 2장의 리드 프레임의 다이바를 분리하는 절단공정, 프레임 본체에서 리드(4)를 분리하는 절단공정 등을 행하는 것에 의해, 도23(b)에 나타내는 본 실시형태의 반도체장치(1e)가 거의 완성된다.
이와 같이, 본 실시형태에 있어서도, 전술의 실시형태 4와 동일한 효과를 얻을 수 있다.
(실시형태 6)
본 실시형태 6은 2개의 반도체칩을 적층한 반도체장치를 일괄몰드방식으로 제조하는 예이다.
도24 및 도25는 본 실시형태의 반도체장치의 제조공정을 나타내는 단면도((a), (b), (c)),
도26은 본 실시형태의 반도체장치의 내부구조를 나타내는 단면도이다.
본 실시형태 6의 반도체장치(1g)는 수지밀봉체(8)의 주면과 이면의 평면 사이즈가 거의 동일하게 되어 있으며, 수지밀봉체(8)의 측면은 그 주면 및 이면에 대해서 거의 수직으로 되어 있다. 본 실시형태의 반도체장치(1g)의 제조에 있어서는, 일괄몰드방식이 채용되어 있다. 따라서, 반도체장치(1g)는 후에 상세하게 설명하지만, 리드 프레임의 복수의 제품형성영역에 각각 탑재된 반도체칩을 일괄하여 1개의 수지밀봉체로 밀봉한 후, 리드 프레임 및 수지밀봉체를 제품형성영역마다 분할 하는 것에 의해 제조된다.
본 실시형태의 반도체장치(1g)의 제조에 관해서, 도24 및 도25를 이용하여 설명한다.
먼저, 동일한 리드 패턴을 가지는 다연 구조의 2장의 리드 프레임을 준비하고, 그 후, 실시형태 4와 동일한 다이본딩 공정, 와이어 본딩 공정을 행하고, 그 후, 도24(a)에 나타내는 바와 같이, 한쪽의 리드 프레임의 반도체칩(2)과 다른쪽의 리드 프레임의 반도체칩(2)의 이면끼리를 서로 마주한 상태에서, 한쪽 및 다른쪽의 리드 프레임을 중첩시킨다. 이때, 땜납재 또는 도전성의 접착재를 이용하여, 한쪽의 리드 프레임의 리드(4)의 제5의 부분과 다른쪽의 리드 프레임의 리드(4)의 제5의 부분을 전기적으로 또 기계적으로 접속한다.
다음에, 도24(b)에 나타내는 바와 같이, 중첩된 2장의 리드 프레임과 성형금형(40)의 상형(41)과의 사이, 중첩된 2장의 리드 프레임과 성형금형(40)의 하형(42)과의 사이에 각각 수지시트(24)를 개재하여, 중첩된 2장의 리드 프레임을 성형금형(40)의 상형(41)과 하형(42)과의 사이에 위치결정한다. 본 실시형태의 2장의 리드 프레임은 복수의 제품형성영역을 행렬형상으로 배치하고 있다. 본 실시형태의 성형금형(40)은 리드 프레임의 복수의 제품형성영역을 일괄하여 배치할 수 있는 캐비티(43)를 구비하고 있다.
다음에, 성형금형(40)의 포트에서 런너, 수지주입 게이트(44) 등을 통해서캐비티(43)의 내부에 수지를 가압 주입하고, 도25(a)에 나타내는 바와 같이, 2개의 반도체칩(2), 한쪽 및 다른쪽의 리드 프레임의 리드(4) 및 본딩 와이어(7) 등을 수지로 밀봉하여 수지밀봉체(8)를 형성한다.
다음에, 성형금형(40)에서 2장의 리드 프레임을 추출하고, 그 후, 도25(b)에 나타내는 바와 같이, 수지밀봉체(8)에서 노출하는 외부 접속부(5)의 선단부에 땜납층(9)을 형성하며, 그 후, 도25(c)에 나타내는 바와 같이, 2장의 리드 프레임 및 수지밀봉체(8)를 제품형성영역마다 분할하는 것에 의해, 본 실시형태의 반도체장치(1g)가 거의 완성된다.
이와 같이, 본 실시형태에 있어서도, 전술의 실시형태 4와 동일한 효과를 얻을 수 있다.
(실시형태 7)
도27은 본 실시형태의 반도체장치의 내부구조를 나타내는 단면도이다.
도27에 나타내는 바와 같이, 본 실시형태의 반도체장치(1h)는 기본적으로 전술의 실시형태 6과 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 실시형태 6의 반도체장치(1h)는 수지밀봉체(8)의 주면 및 그 이면에 지그재그형상으로 복수의 외부 접속부(5)가 배치된 패키지 구조로 되어 있지만, 본 실시형태의 반도체장치(1h)는 수지밀봉체(8)의 이면측에만, 복수의 외부 접속부(5)가 지그재그형상으로 배치된 패키지 구조로 되어 있다. 이와 같은 패키지 구조의 반도체장치(1h)는 2장의 리드 프레임 중 한쪽의 리드 프레임으로서, 리드(4)에 외부 접속부(5)를 가지지 않는 리드 프레임을 이용하여 일괄몰드방식에 의해 제조한다. 본 실시형태의 반도체장치(1h)에 있어서도, 실시형태 1과 동일한 효과를 얻을 수 있다.
(실시형태 8)
도28은 본 실시형태의 반도체장치의 내부구조를 나나태는 단면도이다.
본 실시형태의 반도체장치(1j)는 1개의 반도체칩(2)을 1개의 수지밀봉체(8)로 밀봉한 패키지 구조로 되어 있다. 본 실시형태의 반도체장치(1j)는 1장의 리드 프레임을 이용하여 일괄몰드방식에 의해 제조한다. 본 실시형태의 반도체장치(1j)에 있어서도, 실시형태 1과 동일한 효과를 얻을 수 있다.
(실시형태 9)
도29는 본 실시형태의 반도체장치의 내부구조를 나타내는 단면도이다.
본 실시형태의 반도체장치(1k)는 다른 구조의 2개의 반도체칩(2, 50)을 그 이면끼리가 서로 마주하는 상태에서 적층하고, 이 2개의 반도체칩을 1개의 수지밀봉체(8)로 밀봉한 패키지 구조로 되어 있으며, 또한 수지밀봉체(8)의 이면측에만, 복수의 외부 접속부(5)가 지그재그형상으로 배치된 패키지 구조로 되어 있다. 반도체칩(50)의 전극은 리드(4)와 형상이 다른 리드(51)에 본딩 와이어를 통해서 전기적으로 접속되고, 리드(51)는 리드(4)의 제5의 부분에 전기적으로 또 기계적으로 접속되어 있다. 본 실시형태에 있어서도, 고밀도 실장이 가능하게 된다.
(실시형태 10)
도30은 본 실시형태의 반도체장치의 내부구조를 나타내는 단면도이다.
도30에 나타내는 바와 같이, 본 실시형태의 반도체장치(1m)는 기본적으로 실시형태 9와 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 반도체칩(50)은 반도체칩(50)과 반도체칩(2)과의 사이에 길게 늘린 리드(51)에 절연성 접착재를 개재하여 접착 고정되어 있다. 본 실시형태에 있어서도, 고밀도 실장이 가능하게 된다.
(실시형태 11)
도31은 본 실시형태의 반도체장치의 내부구조를 나타내는 단면도이다.
도31에 나타내는 바와 같이, 본 실시형태의 반도체장치(1n)는 기본적으로 실시형태 9와 동일한 구성으로 되어 있으며, 이하의 구성이 다르다.
즉, 반도체칩(50)의 주면에 배치된 전극과 리드(51)와는, 이들 사이에 개재된 도전성의 범프(52)에 의해 전기적으로 또 기계적으로 접속되어 있다. 본 실시형태에 있어서도, 고밀도 실장이 가능하게 된다.
(실시형태 12)
도32는 본 실시형태의 모듈의 개략구성을 나타내는 단면도,
도33은 본 실시형태의 모듈의 제조에서, 반도체장치를 실장하는 제1의 실장방법을 나타내는 단면도,
도34 및 도35는 본 실시형태의 모듈의 제조에서, 반도체장치를 실장하는 제2의 실장방법을 나타내는 단면도이다.
본 실시형태의 모듈(전자장치)은 2개의 반도체장치(1g)를 상하로 적층한 상태에서 배선기판(53)에 실장하고 있다. 하단의 반도체장치(1g)는 수지밀봉체(8)의 이면의 외부 접속부(5)가 배선기판(53)의 전극(54)에 땜납층(9)을 개재하여 전기적으로 또 기계적으로 접속되며, 수지밀봉체(8)의 주면의 외부 접속부(5)가 상단의 반도체장치(1g)의 수지밀봉체(8)의 이면에 배치된 외부 접속부(5)에 땜납층(9)을 개재하여 전기적으로 또 기계적으로 접속되어 있다.
2개의 반도체장치(1g)는 모듈의 제조에서 실장된다. 2개의 반도체장치(1g)의 실장방법으로서는 이하에 나타내는 2개의 방법이 있다.
제1의 실장방법:
도33에 나타내는 바와 같이, 2개의 반도체장치(1g)를 상하로 적층하여 배선기판(53) 상에 배치하고, 그 후, 땜납층(9)을 용융하여 실장한다. 이 경우, 하측의 반도체장치(1g)의 이면측 및 주면측의 땜납층(9), 및 상측의 반도체장치(1g)의 이면측의 땜납층(9)으로서는 융점이 같은 재료의 것을 이용한다.
제2의 실장방법:
도34에 나타내는 바와 같이, 하측의 반도체장치(1g)를 먼저 실장하고, 그 후, 도35에 나타내는 바와 같이, 하측 반도체장치(1g) 상에 상측의 반도체장치(1g)를 실장한다. 이 경우, 하측의 반도체장치(1g)의 주면측의 땜납층(9) 및 상측의 반도체장치(1g)의 이면측의 땜납층(9)으로서는, 하측의 반도체장치(1g)의 이면측의 땜납층(9)보다도 융점이 높은 재료의 것을 이용한다.
이와 같이, 반도체장치(1g)는 수지밀봉체(8)의 주면 및 그 이면에 지그재그형상으로 복수의 외부 접속부(5)가 배치된 패키지 구조로 되어 있으므로, 동일한 2개의 반도체장치(1g)를 상하방향으로 적층하여 실장할 수 있으며, 모듈의 고밀도 실장화를 도모할 수 있다.
또한, 본 실시형태에서는 동일한 2개의 반도체장치(1g)를 적층한 예에 관해서 설명했지만, 2개의 반도체장치를 적층하는 경우는 상측의 반도체장치로서, 도27에 나타내는 반도체장치(1h) 또는 도28에 나타내는 반도체장치(1j)를 이용해도 된다.
이상 본 발명에 의해 행해진 발명을, 상기 실시형태에 의거하여 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경가능한 것은 물론이다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면, 하기와 같다.
본 발명에 의하면, 다핀화에 적합한 반도체장치의 제조수율의 향상을 도모하는 것이 가능하게 된다.

Claims (32)

  1. 주면(主面)에 복수의 전극이 배치된 반도체칩과,
    상기 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드와,
    상기 반도체칩 및 상기 복수의 리드를 밀봉하는 수지밀봉체를 가지고,
    상기 복수의 리드는, 상기 수지밀봉체의 실장면에서 노출되고, 또 상기 수지밀봉체의 측면쪽에 위치하는 제1의 외부 접속부를 가지는 제1의 리드와, 상기 제1의 리드와 이웃하는 제2의 리드로서, 상기 수지밀봉체의 실장면에서 노출되고, 또 상기 제1의 외부 접속부보다도 상기 반도체칩측에 위치하는 제2의 외부 접속부를 가지는 제2의 리드를 포함하며,
    상기 제1 및 제2의 리드는, 상기 반도체칩에 접착 고정되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2의 리드는, 일단측이 상기 반도체칩의 주면에 접착 고정되고, 상기 일단측과는 반대쪽인 타단측이 상기 수지밀봉체의 측면쪽에 배치되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1항에 있어서,
    상기 제1 및 제2의 리드는, 반도체칩의 외주변(外周邊)을 가로질러 연재(延在)하고,
    상기 제1 및 제2의 외부 접속부는, 상기 반도체칩의 주위에서의 상기 제1 및 제2의 리드의 부분에 설치되어 있는 것을 특징으로 하는 반도체장치.
  4. 제 1항에 있어서,
    상기 제1 및 제2의 리드는, 상기 반도체칩의 주면 상을 연재하는 제1의 부분과, 상기 제1의 부분에서 상기 수지밀봉체의 실장면 측으로 절곡(折曲)하는 제2의 부분과, 상기 제2의 부분에서 상기 수지밀봉체의 측면을 향하여 연재하는 제3의 부분을 가지며,
    상기 제1 및 제2의 외부 접속부는, 상기 제1 및 제2의 리드의 각각의 제3의 부분에 설치되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4항에 있어서,
    상기 제1 및 제2의 리드의 각각의 제1의 부분은, 반도체칩의 주면에 접착 고정되어 있는 것을 특징으로 하는 반도체장치.
  6. 제 1항에 있어서,
    상기 반도체칩의 주면은, 상기 수지밀봉체의 실장면 측에 위치하고 있는 것을 특징으로 하는 반도체장치.
  7. 제 1항에 있어서,
    상기 반도체칩의 주면과 반대쪽인 이면(裏面)은, 상기 수지밀봉체로부터 노출되어 있는 것을 특징으로 하는 반도체장치.
  8. 제 1항에 있어서,
    상기 반도체칩의 주면과 반대쪽인 이면은, 수지밀봉체의 실장면 측에 위치하고 있는 것을 특징으로 하는 반도체장치.
  9. 제 4항에 있어서,
    상기 제1 및 제2의 외부 접속부의 폭은, 상기 제1 및 제2의 리드의 제3의 부분의 폭보다도 넓게 되어 있는 것을 특징으로 하는 반도체장치.
  10. 제 4항에 있어서,
    상기 제1 및 제2의 외부 접속부의 간격은, 상기 제1 및 제2의 리드의 제3의 부분의 간격보다도 좁게 되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 1항에 있어서,
    상기 제1 및 제2의 외부 접속부의 두께는, 상기 제1 및 제2의 리드의 두께보다도 두껍게 되어 있는 것을 특징으로 하는 반도체장치.
  12. 제 1항에 있어서,
    상기 제1 및 제2의 외부 접속부는, 상기 수지밀봉체의 실장면에서 돌출되어 있는 것을 특징으로 하는 반도체장치.
  13. 제 1항에 있어서,
    상기 복수의 리드는, 본딩 와이어를 통해서 상기 반도체칩의 복수의 전극과 각각 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 1항에 있어서,
    상기 반도체칩은, 그 두께방향과 교차하는 평면 형상이 사각형 형상으로 형성되고,
    상기 복수의 전극은, 상기 반도체칩의 주면의 2개의 중심선 중 한쪽 중심선에 따른 중앙배열로 되어 있는 것을 특징으로 하는 반도체장치.
  15. 제 1항에 있어서,
    상기 반도체칩은, 그 두께방향과 교차하는 평면 형상이 직사각형으로 형성되고,
    상기 복수의 전극은, 상기 반도체칩의 주면의 장변(長邊)방향과 동일 방향인 중심선에 따른 중앙배열로 되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 1항에 있어서,
    상기 제1 및 제2의 리드는, 절연성 테이프를 개재하여 상기 반도체칩에 접착 고정되어 있는 것을 특징으로 하는 반도체장치.
  17. 주면에 복수의 전극이 배치된 반도체칩과,
    상기 반도체칩의 제1의 변(邊)에 따라 배치되고, 또 상기 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드로 이루어지는 제1의 리드군(群)과,
    상기 반도체칩의 제1의 변과 반대쪽인 제2의 변에 따라 배치되고, 또 상기 반도체칩의 복수의 전극에 각각 전기적으로 접속된 복수의 리드로 이루어지는 제2의 리드군과,
    상기 반도체칩, 상기 제1 및 제2의 리드군을 밀봉하는 수지밀봉체를 가지고,
    상기 제1 및 제2의 리드군은, 상기 수지밀봉체의 실장면에서 노출되고, 또한 상기 수지밀봉체의 측면쪽에 위치하는 제1의 외부 접속부를 가지는 제1의 리드와, 상기 제1의 리드와 이웃하는 제2의 리드로서, 상기 수지밀봉체의 실장면에서 노출되고, 또 상기 제1의 외부 접속부보다도 상기 반도체칩 측에 위치하는 제2의 외부 접속부를 가지는 제2의 리드를 포함하며,
    상기 제1 및 제2의 리드는, 상기 반도체칩에 접착 고정되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 17항에 있어서,
    상기 제1의 리드군의 제1 및 제2의 리드는, 일단측이 상기 반도체칩의 주면에 접착 고정되고, 상기 일단측과는 반대쪽인 타단측이 상기 수지밀봉체의 제1의 측면쪽에 배치되며,
    상기 제2의 리드군의 제1 및 제2의 리드는, 일단측이 상기 반도체칩의 주면에 접착 고정되고, 상기 일단측과는 반대쪽인 타단측이 상기 수지밀봉체의 제1의 측면과는 반대쪽인 제2의 측면쪽에 배치되는 것을 특징으로 하는 반도체장치.
  19. 제 17항에 있어서,
    상기 제1 및 제2의 리드는, 상기 반도체칩의 주면 상을 연재하는 제1의 부분과, 상기 제1의 부분에서 상기 수지밀봉체의 실장면 측으로 절곡된 제2의 부분과, 상기 제2의 부분에서 상기 수지밀봉체의 측면을 향하여 연장하는 제3의 부분을 가지며,
    상기 제1 및 제2의 외부 접속부는, 상기 제1 및 제2의 리드의 각각의 제3의 부분에 설치되어 있는 것을 특징으로 하는 반도체장치.
  20. 서로 이웃하는 제1 및 제2의 리드와, 상기 제1의 리드에 설치된 제1의 외부 접속부와, 상기 제2의 리드에 설치되고, 또한 상기 제1의 외부 접속부보다도 상기 리드의 일단측에 위치하는 제2의 외부 접속부를 가지는 리드 프레임을 준비함과 동시에, 제1의 접합면(mating surface)에 제1의 클램프부 및 그 제1의 클램프부에 접해 있는 캐비티(cavity)를 가지는 제1의 형(型)과, 상기 제1의 접합면과 서로 마주하는 제2의 접합면에 상기 제1의 클램프부와 서로 마주하는 제2의 클램프부를 가지는 제2의 형(型)를 가지는 성형형(成形型)을 준비하는 공정과,
    반도체칩에 상기 제1 및 제2의 리드의 일단측을 접착 고정하는 공정과,
    상기 반도체칩의 주면에 배치된 복수의 전극과 상기 제1 및 제2의 리드를 각각 전기적으로 접속하는 공정과,
    상기 제1 및 제2의 리드의 일단측과는 반대쪽인 타단측을 상기 제1 및 제2의 클램프부로 상하방향으로 사이에 끼워넣고, 상기 제1 및 제2의 리드와 상기 제2의 접합면과의 사이에 배치된 수지시트(resin sheet)에 상기 제1 및 제2의 외부 접속부를 접촉시킨 상태로 상기 캐비티의 내부에 수지를 주입하여, 상기 반도체칩, 상기 제1 및 제2의 리드를 수지밀봉하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 20항에 있어서,
    상기 제1 및 제2의 리드는, 일단측이 상기 반도체칩의 주면에 접착 고정되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 20항에 있어서,
    상기 제1 및 제2의 리드는, 반도체칩의 외주변을 가로질러 연재(延在)하고,
    상기 제1 및 제2의 외부 접속부는, 상기 반도체칩의 주위에서의 상기 제1 및 제2의 리드의 부분에 설치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 20항에 있어서,
    상기 제1 및 제2의 리드는, 상기 반도체칩의 주면 상을 연재하는 제1의 부분과, 상기 제1의 부분에서 상기 제2의 접합면 측으로 절곡하는 제2의 부분과, 상기 제2의 부분에서 상기 제1 및 제2의 클램프부를 향하여 연장하는 제3의 부분을 가지며,
    상기 제1 및 제2의 외부 접속부는, 상기 제1 및 제2의 리드의 각각의 제3의 부분에 설치되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 23항에 있어서,
    상기 제1 및 제2의 리드의 각각의 제1의 부분은, 반도체칩의 주면에 접착 고정되어 있는 것을 특징으로 하는 반도체장치.
  25. 제 20항에 있어서,
    상기 반도체칩의 주면은, 상기 수지시트와 서로 마주하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 20항에 있어서,
    상기 반도체칩의 주면과 반대쪽인 이면은, 상기 캐비티의 내벽면에 접촉하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 20항에 있어서,
    상기 반도체칩의 주면과 반대쪽인 이면은, 상기 수지시트와 서로 마주하고 있는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 23항에 있어서,
    상기 제1 및 제2의 외부 접속부의 폭은, 상기 제1 및 제2의 리드의 제3의 부분의 폭보다도 넓게 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 20항에 있어서,
    상기 제1 및 제2의 외부 접속부의 두께는, 상기 제1 및 제2의 리드의 두께보다도 두껍게 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 20항에 있어서,
    상기 반도체칩의 전극과 상기 제1 및 제2의 리드와의 전기적인 접속은, 본딩 와이어로 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  31. 제 20항에 있어서,
    상기 반도체칩은, 그 두께방향과 교차하는 평면 형상이 사각형 형상으로 형성되고,
    상기 복수의 전극은, 상기 반도체칩의 주면의 2개의 중심선 중 한쪽의 중심선에 따른 중앙배열로 되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  32. 제 20항에 있어서,
    상기 제1 및 제2의 리드는, 절연성 테이프를 개재하여 상기 반도체칩에 접착 고정되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
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