KR101504897B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

Info

Publication number
KR101504897B1
KR101504897B1 KR1020130018995A KR20130018995A KR101504897B1 KR 101504897 B1 KR101504897 B1 KR 101504897B1 KR 1020130018995 A KR1020130018995 A KR 1020130018995A KR 20130018995 A KR20130018995 A KR 20130018995A KR 101504897 B1 KR101504897 B1 KR 101504897B1
Authority
KR
South Korea
Prior art keywords
lead
dimple
burr
semiconductor package
dimples
Prior art date
Application number
KR1020130018995A
Other languages
English (en)
Other versions
KR20140105140A (ko
Inventor
김경수
김현준
전형일
린 글렌
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020130018995A priority Critical patent/KR101504897B1/ko
Publication of KR20140105140A publication Critical patent/KR20140105140A/ko
Application granted granted Critical
Publication of KR101504897B1 publication Critical patent/KR101504897B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 리드프레임의 리드의 솔더 조인트 부위에 딤플을 형성하고, 딤플내에 소잉시 버어가 유입되는 것을 방지하는 버어 차단수단을 형성시킨 새로운 구조의 반도체 패키지에 관한 것이다.
즉, 본 발명은 리드의 딤플내에 전도성 솔더 페이스트를 도금 또는 도포하거나, 버어 차단벽을 형성해줌으로써, 블레이드에 의한 소잉시 발생되는 버어가 딤플내에 유입되는 것을 방지할 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 리드프레임의 리드의 솔더 조인트 부위에 딤플을 형성하고, 딤플내에 소잉시 버어가 유입되는 것을 방지하는 버어 차단수단을 형성시킨 새로운 구조의 반도체 패키지에 관한 것이다.
반도체 패키지는 각종 전자기기 제품의 경량화, 소형화, 고속화, 다기능화, 고성능화 등을 만족시키기 위하여 리드프레임, 인쇄회로기판, 회로필름 등과 같은 기판을 이용하여 다양한 구조로 제조되고 있다.
상기 리드프레임을 이용한 반도체 패키지 중 단위 생산성을 높이고, 경박단소화를 실현할 수 있으며, 열방출 효과를 크게 얻어낼 수 있는 구조로서, 첨부한 도 8 및 도 9에 도시한 바와 같은 반도체 패키지가 제조되고 있다.
여기서, 첨부한 도 8 및 도 9를 참조로 종래의 반도체 패키지 및 그 제조 방법을 설명하면 다음과 같다.
먼저, 칩탑재판(12)과 각 리드(14)가 식각 처리된 구조의 리드프레임(10)이 구비된다.
이때, 상기 칩탑재판(12)의 저면에서 그 테두리 부분, 그리고 리드(14)의 저면에서 내측단 부분이 식각(etching) 처리된다.
특히, 상기 리드(14)의 외측면 하단 및 저면간의 경계부에 걸쳐 보드 마운팅 성능을 향상시키기 위한 오목한 구조의 딤플(22, dimple)이 식각 처리에 의하여 형성된다.
이어서, 상기 칩탑재판(12)의 상면에 반도체 칩(16)을 부착하고, 칩(16)의 본딩패드와 리드(14)간을 와이어(18)로 본딩하는 공정을 진행하게 된다.
다음으로, 반도체 칩(16)과 와이어(18) 등이 봉지되도록 리드(14) 및 칩탑재판(12)의 상면에 걸쳐서 몰딩 컴파운드 수지(20)로 몰딩하는 공정이 진행된다.
이때, 몰딩 공정후 칩탑재판(12)의 저면과 각 리드(14)의 저면 및 외측면이 외부로 노출되는 상태가 됨으로써, 반도체 칩에서 발생하는 열 방출 효과를 극대화시킬 수 있다.
한편, 상기와 같이 제조되는 반도체 패키지는 개개 단위로 제조되지 않고, 여러개가 한꺼번에 제조된 다음, 소잉과 같은 싱귤레이션 공정을 통해 개개의 패키지로 제조된다.
이에, 도 10에서 보듯이 서로 인접하는 리드(14)끼리 소잉라인(24)을 공유하고 있으며, 몰딩수지 및 각 리드에 구획된 소잉라인(24)을 따라 블레이드에 의한 소잉 공정이 진행되어 개개의 패키지로 분리된다.
특히, 서로 인접한 리드(14)에는 저면에서 보았을 때 타원형의 딤플(22)이 형성되는 바, 소잉라인(24)을 따라 서로 인접한 리드(14)가 분리될 때, 타원형의 딤플(22)도 절반이 분할되어, 결국 각 리드(14)에는 절반씩 분할된 딤플(22)이 형성되는 것이다.
이렇게 제조된 반도체 패키지를 첨부한 도 9에 나타낸 바와 같이, 해당 전기기기의 마더보드(26)에 실장시키기 위한 보드 마운팅을 실시하게 되는 바, 각 리드(14)의 저면에 보드 마운팅용 전도성 솔더 페이스트(28)를 바른 다음, 마더보드(26)의 마운팅 부분에 부착시킴으로써, 마더보드에 대한 반도체 패키지의 보드 마운팅이 이루어진다.
그러나, 종래의 반도체 패키지는 다음과 같은 문제점이 있다.
소잉과 같은 싱귤레이션 공정시, 블레이드가 몰딩 컴파운드 수지 및 리드를 소잉하게 되는데, 이때 블레이드의 소잉 마찰에 의하여 리드의 소잉면에서 일종의 찌꺼기인 버어(burr)가 발생하게 되고, 이 버어들이 리드의 딤플내에 유입된다.
이렇게 딤플내에 버어들이 유입되면, 첨부한 도 8에서 도시된 바와 같이 보드 마운팅시 전도성 솔더 페이스트가 딤플내에 제대로 채워지지 않게 되어, 보드 마운팅 성능이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 점을 감안하여 안출한 것으로서, 리드의 딤플내에 전도성 솔더 페이스트를 도금 또는 도포하거나, 버어 차단벽을 형성해줌으로써, 블레이드에 의한 소잉시 발생되는 버어가 딤플내에 유입되는 것을 방지할 수 있도록 한 반도체 패키지 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은: 리드프레임의 칩탑재판의 저면과, 리드의 저면 및 외측면이 외부로 노출되도록 몰딩된 반도체 패키지에 있어서, 상기 리드의 저면 및 외측면에 걸쳐 형성된 딤플내에 리드의 소잉시 발생하는 버어 유입 방지를 위한 버어 차단수단을 형성하여서 된 것을 특징으로 하는 반도체 패키지를 제공한다.
본 발명의 일 구현예에 따른 상기 버어 차단수단은: 리드의 딤플내 표면에 전도성 솔더를 일정 두께로 도금한 도금층을 형성하여서 된 것을 특징으로 한다.
바람직하게는, 상기 도금층의 두께는 딤플의 깊이보다 작게 형성하여 딤플내에 보드 마운팅용 전도성 솔더 페이스트가 채워지는 최소공간이 확보될 수 있도록 한 것을 특징으로 한다.
본 발명의 다른 구현예에 따른 상기 버어 차단수단은: 리드의 딤플내 표면 중앙부에 길이방향을 따라 융기된 차단벽을 일체로 형성하여서 된 것을 특징으로 한다.
본 발명의 또 다른 구현예에 따른 상기 버어 차단수단은: 리드의 딤플내에 채워져 리플로우된 후, 리드의 표면과 동일 평면을 이루는 전도성 솔더 페이스트로 채택된 것을 특징으로 한다.
바람직하게는, 상기 리플로우된 전도성 솔더 페이스트의 표면에 보드 마운팅을 위하여 니켈층이 더 도금된 것을 특징으로 한다.
상기한 과제 해결 수단을 통하여, 본 발명은 다음과 같은 효과를 제공한다.
본 발명에 따르면, 리드의 딤플내 표면에 전도성 솔더를 일정 두께로 도금한 도금층과, 딤플내 일체로 융기된 차단벽과, 딤플내에 채워져 리드의 표면과 동일 평면을 이루는 전도성 솔더 페이스트 등과 같은 버어 차단수단을 적용함으로써, 블레이드에 의한 소잉시 발생되는 버어가 딤플내에 유입되는 것을 용이하게 방지할 수 있다.
또한, 리드의 딤플내에 버어가 유입되는 것을 차단함에 따라, 각 리드의 보드 마운팅성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 버어 차단수단을 나타내는 도면,
도 2는 본 발명의 일 실시예에 따른 반도체 패키지의 보드 마운팅 상태를 나타내는 단면도,
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지의 버어 차단수단을 나타내는 도면,
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지의 보드 마운팅 상태를 나타내는 단면도,
도 5는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 버어 차단수단을 나타내는 도면,
도 6은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 버어 차단수단 형성 과정을 나타내는 도면,
도 7은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 보드 마운팅 상태를 나타내는 단면도,
도 8 및 도 9는 종래의 반도체 패키지 및 보드 마운팅 상태를 나타낸 단면도,
도 10은 종래의 반도체 패키지 제조 공정 중, 소잉 공정을 설명하는 도면.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조로 상세하게 설명하기로 한다.
첨부한 1 및 도 2를 참조하면, 경박단소화를 실현하면서 단위 생산성 및 열방출 효과를 향상시킬 수 있는 구조로서, 칩탑재판(12)에 반도체 칩(16)을 부착하고, 칩(16)의 본딩패드와 리드(14)간을 와이어(18)로 본딩한 후, 반도체 칩(16)과 와이어(18), 그리고 리드(14) 및 칩탑재판(12)의 상면에 걸쳐서 몰딩 컴파운드 수지(20)로 몰딩하는 공정을 거쳐, 칩탑재판(12)의 저면과 각 리드(14)의 저면 및 외측면이 노출된 반도체 패키지가 제조되고 있다.
이때, 상기 각 리드(14)의 외측면 하단과 저면에 걸쳐 오목한 딤플(22)이 형성된다.
한편, 각 리드(14) 및 칩탑재판(12)의 저면이 외부로 노출되는 패키지는 개개 단위로 제조되지 않고, 여러개가 한꺼번에 제조된 다음, 소잉과 같은 싱귤레이션을 통해 개개의 패키지로 제조된다.
도 1을 참조하면, 서로 인접한 리드(14)는 서로 공유하는 소잉라인(24)을 공유하고 있고, 저면에서 보았을 때 각 리드(14)에는 타원형의 딤플(22)이 형성되는 바, 소잉라인(24)을 따라 인접한 리드(14)가 분리될 때, 타원형의 딤플(22)도 절반이 분할되어, 결국 각 리드(14)에는 절반씩 분할된 딤플(22)이 형성된다.
본 발명은 상기 리드(14)의 저면 및 외측면에 걸쳐 형성된 딤플(22)내에 리드(14)의 소잉시 발생하는 버어 유입 방지를 위한 버어 차단수단(30)을 형성한 점에 특징이 있다.
본 발명의 일 실시예에 따르면, 상기 버어 차단수단(30)은 리드(14)의 딤플(22)내 표면에 전도성 솔더를 일정 두께로 도금한 도금층(32)으로 형성된다.
특히, 상기 도금층(32)의 두께는 딤플(22)의 깊이보다 작게 형성하여, 딤플(22)내에 보드 마운팅용 전도성 솔더 페이스트(28)가 채워지는 최소공간이 확보되도록 한다.
보다 상세하게는, 상기 리드(14)의 딤플(22)내 표면에 전도성 솔더를 일정 두께로 도금한 도금층(32)을 형성하더라도, 딤플(22)의 오목한 공간을 확보하여 후공정인 보드 마운팅 공정에서 보드 마운팅용 전도성 솔더 페이스트(28)가 채워질 수 있도록 한다.
이와 같이, 소잉 전의 각 리드(14)에 형성된 타원형의 딤플(22)내 표면에 도금층(32)을 형성함에 따라, 딤플(22)의 깊이가 축소된 상태이므로 소잉 공정시 블레이드가 소잉라인(24)을 따라 지나갈 때 리드의 소잉면으로부터 발생되어 딤플(22)내로 유입되는 버어량을 줄일 수 있다.
여기서, 각 리드의 딤플내에 도금층이 형성된 후, 보드 마운팅 공정을 실시하는 과정을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 각 리드(14)를 마더보드(26)의 마운팅 부분에 전기적 신호 교환 가능하게 마운팅시키는 보드 마운팅 단계가 진행된다.
이를 위해, 각 리드(14)의 저면을 비롯하여 딤플(22)내에 보드 마운팅용 전도성 솔더 페이스트(28)를 도포하는 바, 도포된 보드 마운팅용 전도성 솔더 페이스트(28)는 딤플(22)내 표면에 도금된 도금층(32)과 도전 가능하게 접촉되며 채워지는 상태가 되고, 동시에 보드(26)의 마운팅 부위에 부착됨으로써, 마더보드(26)에 대한 반도체 패키지의 마운팅이 이루어진다.
이때, 상기 딤플(22)내 표면에 형성된 도금층(32)으로 인하여, 리드의 소잉면으로부터 발생되어 딤플(22)내로 유입되는 버어량이 줄어들게 되므로, 리드의 보드 마운팅 결합력을 향상시킬 수 있다.
또한, 보드 마운팅시 딤플(22)내에 도금된 솔더 재질의 도금층(32)에 보드 마운팅을 위한 동 재질의 전도성 솔더 페이스트(28)가 도포됨에 따라, 도금층(32)과 동 재질의 전도성 솔더 페이스트(28)가 보다 용이하게 결합되어 보드 마운팅 성능을 향상시킬 수 있다.
여기서, 첨부한 도 3 및 도 4를 참조로 본 발명의 다른 실시예에 따른 버어 차단수단을 설명하면 다음과 같다.
본 발명의 다른 실시예에 따르면, 상기 버어 차단수단(30)은 리드(14)의 딤플(22)내 표면 중앙부에 길이방향을 따라 융기된 차단벽(34)을 일체로 형성한 점에 특징이 있다.
보다 상세하게는, 상기 칩탑재판(12)의 저면에서 그 테두리 부분, 그리고 리드(14)의 저면에서 내측단 부분이 몰딩 컴파운드 수지와의 결합력 향상을 위하여 단차형상으로 식각(etching) 처리될 때, 상기 리드(14)의 외측면 하단 및 저면에 딤플(22)이 함께 형성되는 바, 이때의 식각 공정에 의하여 딤플(22)의 내표면의 중앙부에 길이방향을 따라 융기된 차단벽(34)이 일체로 형성된다.
즉, 상기 리드(14)에 딤플(22)을 형성할 때, 두 번의 식각 공정을 별도로 진행하여 마치 "W" 자 단면으로 된 딤플(22)을 형성해줌으로써, 딤플(22)의 내표면의 중앙부에 길이방향을 따라 융기된 차단벽(34)이 일체로 형성될 수 있다.
이와 같이, 본 발명의 다른 실시예에 따르면 소잉 전의 각 리드(14)에 차단벽(34)을 갖는 딤플(22)을 형성함에 따라, 블레이드에 의한 소잉 공정시 리드의 소잉면으로부터 발생되는 버어가 차단벽(34)에 닿아 튕겨져 나가게 되어, 결국 딤플(22)내로 버어가 유입되는 것을 방지할 수 있다.
즉, 딤플(22)내의 가장 깊은 중앙 위치에서 차닥벽(34)이 일체로 융기된 상태이므로, 버어가 차단벽(34)에 닿아 튕겨져 나가거나, 딤플(22)내의 깊은 곳까지 침투하지 않게 되어, 딤플(22)내로 버어가 유입되는 것을 용이하게 방지할 수 있다.
이렇게 버어 유입이 차단됨에 따라, 도 4에 도시된 바와 같이 각 리드(14)의 저면을 비롯하여 딤플(22)내에 보드 마운팅용 전도성 솔더 페이스트(28)가 용이하게 채워지며 도포될 수 있고, 도포된 보드 마운팅용 전도성 솔더 페이스트(28)를 보드(26)의 마운팅 부위에 부착함으로써, 마더보드(26)에 대한 반도체 패키지의 마운팅이 이루어지고, 결국 버어 유입 차단에 따라 견고한 보드 마운팅 성능을 제공할 수 있다.
여기서, 첨부한 도 5 내지 도 7을 참조로 본 발명의 또 다른 실시예에 따른 버어 차단수단을 설명하면 다음과 같다.
본 발명의 또 다른 실시예에 따르면, 상기 버어 차단수단(30)은 리드(14)의 딤플(22)내에 채워져 리플로우된 후, 리드(14)의 표면과 동일 평면을 이루는 전도성 솔더 페이스트(36)로 채택된 점에 특징이 있다.
이렇게 리드(14)의 딤플(22)내에 스텐실(stencil)을 이용하여 전도성 솔더 페이스트(36)가 채워져 리드(14)의 표면과 동일 평면을 이루게 되고, 이후 전도성 솔더 페이스트(36)를 경화시키는 리플로우 공정 및 표면의 이물질을 제거하는 크리닝 공정이 더 진행된다.
또한, 리플로우 및 크리닝 공정 후, 전도성 솔더 페이스트(36)의 표면에 보드 마운팅을 위한 금속 결합력을 증대시키기 위하여 니켈층(38)이 더 도금될 수 있다.
이와 같이, 소잉 전의 각 리드(14)의 딤플(22)내에 전도성 솔더 페이스트(36)를 미리 채워서 리플로우시킴으로써, 블레이드에 의한 소잉 공정시 리드의 소잉면으로부터 발생되는 버어가 딤플(22)내에 유입되는 것을 완전하게 방지할 수 있다.
또한, 딤플(22)내에 전도성 솔더 페이스트(36)가 미리 채워져 리플로우된 리드(14)를 마더보드(26)에 탑재하는 보드 마운팅시, 각 리드(14)의 저면에 보드 마운팅용 전도성 솔더 페이스트(28)가 도포되는 바, 도 7에 도시된 바와 같이 딤플(22)내의 전도성 솔더 페이스트(36)와 각 리드(14)의 저면에 도포되는 보드 마운팅용 전도성 솔더 페이스트(28)와 동일 재질로 이루어짐에 따라, 견고한 금속 결합력을 제공할 수 있고, 결국 마더보드(26)에 대한 반도체 패키지의 보드 마운팅 성능을 견고하게 유지시킬 수 있다.
10 : 리드프레임
12 : 칩탑재판
14 : 리드
16 : 반도체 칩
18 : 와이어
20 : 몰딩 컴파운드 수지
22 : 딤플
24 : 소잉라인
26 : 마더보드
28 : 보드 마운팅용 전도성 솔더 페이스트
30 : 버어 차단수단
32 : 도금층
34 : 차단벽
36 : 전도성 솔더 페이스트
38 : 니켈층

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 리드프레임(10)의 칩탑재판의 저면과, 리드(14)의 저면 및 외측면이 외부로 노출되도록 몰딩된 반도체 패키지에 있어서,
    상기 리드(14)의 저면 및 외측면에 걸쳐 형성된 딤플(22)내에 리드(14)의 소잉시 발생하는 버어 유입 방지를 위한 버어 차단수단(30)을 형성하되,
    상기 버어 차단수단(30)은 리드(14)의 딤플(22)내 표면 중앙부에 길이방향을 따라 융기된 차단벽(34)을 일체로 형성하여서 된 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 삭제
KR1020130018995A 2013-02-22 2013-02-22 반도체 패키지 KR101504897B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130018995A KR101504897B1 (ko) 2013-02-22 2013-02-22 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130018995A KR101504897B1 (ko) 2013-02-22 2013-02-22 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20140105140A KR20140105140A (ko) 2014-09-01
KR101504897B1 true KR101504897B1 (ko) 2015-03-23

Family

ID=51754208

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130018995A KR101504897B1 (ko) 2013-02-22 2013-02-22 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101504897B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050065340A (ko) * 2003-12-25 2005-06-29 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
KR100636364B1 (ko) * 2005-04-15 2006-10-19 한국과학기술원 플립칩 패키지의 솔더패드 접합방법
KR20120008562A (ko) * 2010-07-19 2012-02-01 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050065340A (ko) * 2003-12-25 2005-06-29 가부시끼가이샤 르네사스 테크놀로지 반도체장치 및 그 제조방법
KR100636364B1 (ko) * 2005-04-15 2006-10-19 한국과학기술원 플립칩 패키지의 솔더패드 접합방법
KR20120008562A (ko) * 2010-07-19 2012-02-01 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법

Also Published As

Publication number Publication date
KR20140105140A (ko) 2014-09-01

Similar Documents

Publication Publication Date Title
US10991659B2 (en) Substrate-less integrated components
JP5400094B2 (ja) 半導体パッケージ及びその実装方法
US8163601B2 (en) Chip-exposed semiconductor device and its packaging method
CN205609512U (zh) 半导体封装体
JP2006294701A (ja) 半導体装置及びその製造方法
CN109545770B (zh) 半导体封装结构
TWI692069B (zh) 半導體裝置及半導體裝置之製造方法
KR20150109284A (ko) 반도체 장치 및 그 제조 방법
TW201803060A (zh) 具有改良接觸引線之扁平無引線封裝
US9972561B2 (en) QFN package with grooved leads
CN113990831A (zh) 用于半导体器件的表面贴装封装件
KR101680428B1 (ko) 반도체 패키지 제조용 ncf 및 이의 제조 방법, ncf를 이용한 반도체 패키지 제조 방법
KR101673649B1 (ko) 반도체 디바이스 및 그 제조 방법
KR20100069007A (ko) 반도체 패키지 및 그 제조 방법
KR101504897B1 (ko) 반도체 패키지
JP2020088035A (ja) 半導体装置の製造方法
KR101162505B1 (ko) 반도체 패키지 제조 방법
KR101440339B1 (ko) 원레이어 리드프레임 기판을 이용한 반도체 패키지 및 이의 제조 방법
JPWO2020166512A1 (ja) 半導体装置、および、半導体装置の製造方法
JP2008034728A (ja) 回路装置およびその製造方法
KR101640126B1 (ko) 반도체 패키지 제조방법
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
CN110729204A (zh) 半导体衬底、半导体封装及其形成方法
KR101474127B1 (ko) 반도체 기판의 방열구조
KR101905244B1 (ko) 반도체 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
FPAY Annual fee payment

Payment date: 20180309

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190307

Year of fee payment: 5