KR101474127B1 - 반도체 기판의 방열구조 - Google Patents

반도체 기판의 방열구조 Download PDF

Info

Publication number
KR101474127B1
KR101474127B1 KR1020130052390A KR20130052390A KR101474127B1 KR 101474127 B1 KR101474127 B1 KR 101474127B1 KR 1020130052390 A KR1020130052390 A KR 1020130052390A KR 20130052390 A KR20130052390 A KR 20130052390A KR 101474127 B1 KR101474127 B1 KR 101474127B1
Authority
KR
South Korea
Prior art keywords
substrate
circuit pattern
adhesive layer
heat sink
heat
Prior art date
Application number
KR1020130052390A
Other languages
English (en)
Other versions
KR20140132970A (ko
Inventor
최연경
Original Assignee
에스티에스반도체통신 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스티에스반도체통신 주식회사 filed Critical 에스티에스반도체통신 주식회사
Priority to KR1020130052390A priority Critical patent/KR101474127B1/ko
Publication of KR20140132970A publication Critical patent/KR20140132970A/ko
Application granted granted Critical
Publication of KR101474127B1 publication Critical patent/KR101474127B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은 반도체 기판의 방열구조 와 그 제조방법 및 이를 이용한 반도체 패키지에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조는 제1 면에 회로패턴이 형성된 기판과; 상기 기판의 상기 제1 면과 대향하는 제2 면에 접착층을 매개로 부착되어 열을 방출하는 방열판과; 상기 제2 면과 상기 방열판 사이에 개재된 상기 접착층을 포함하며, 상기 회로패턴의 적어도 일부는 상기 기판 및 상기 접착층을 관통하는 비아 콘택에 의해 상기 방열판과 직접 접속되는 것을 특징으로 한다.

Description

반도체 기판의 방열구조{HEAT SINKING STRUCTURE OF SEMICONDUCTOR SUBSTRATE}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 기판의 방열특성을 개선하기 위한 반도체 기판의 방열구조와 그 제조방법 및 이를 이용한 반도체 패키지에 관한 것이다.
반도체 패키지는 웨이퍼 공정에 의해 만들어진 개개의 다이를 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격으로부터 보호되도록 밀봉 포장한 것을 말하며, 최근 고용량, 고집적, 초소형화된 반도체 제품에 대한 요구에 부응하기 위해 다양한 반도체 패키지들이 개발되고 있다.
이러한 다양한 반도체 패키지 중 고용량, 고집적화 등을 만족시키기 위하여 다수의 칩을 적층한 적층형 반도체 패키지가 출현 되었다.
도 1은 종래 일반적인 티비지에이(Taped BGA)의 구조를 나타낸 단면도이다.
도 1을 참조하면, 종래의 Taped BGA는 회로패턴(11)이 형성된 기판(10)과, 기판(10) 하면에 접착테이프(30)를 매개로 부착되는 방열판(heat sink, 20)과, 방열판(20) 상의 캐비티에 실장되는 반도체 칩(40)과, 회로패턴(11)과 반도체 칩(40)을 와이어본딩 하는 와이어(41)와, 반도체 칩(40) 및 와이어본딩 부분을 밀봉하는 몰딩재(42)와, 회로패턴(11)에 부착되는 솔더볼(50)을 포함한다.
그러나, 전술한 종래의 Taped BGA는 기판과 방열판이 전기적으로 연결되어 있지 않아 Floating GND에 의해 전기적 왜곡이 발생하는 문제점이 따른다.
따라서, 본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 일반적인 목적은 종래 기술에서의 한계와 단점에 의해 발생되는 다양한 문제점을 실질적으로 보완할 수 있는 반도체 기판의 방열구조 와 그 제조방법 및 이를 이용한 반도체 패키지를 제공하기 위한 것이다.
본 발명의 보다 구체적인 다른 목적은 반도체 칩 구동시 내부에 발생된 열을 외부로 신속하게 방출할 수 있고, 종래 Floating GND에 의한 전기적 왜곡을 방지하여 열 방출 특성 및 전기적 특성을 개선할 수 있는 반도체 기판의 방열구조 와 그 제조방법 및 이를 이용한 반도체 패키지를 제공하기 위한 것이다.
이를 위해 본 발명의 일 실시예에 따른 반도체 기판의 방열구조는 제1 면에 회로패턴이 형성된 기판과; 상기 기판의 상기 제1 면과 대향하는 제2 면에 접착층을 매개로 부착되어 열을 방출하는 방열판과; 상기 제2 면과 상기 방열판 사이에 개재된 상기 접착층을 포함하며, 상기 회로패턴의 적어도 일부는 상기 기판 및 상기 접착층을 관통하는 비아 콘택에 의해 상기 방열판과 직접 접속되는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조에서, 상기 비아 콘택은 상기 기판 및 상기 접착층을 관통하는 비아홀 측벽 및 바닥에 라인(line) 형상으로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조에서, 상기 비아 콘택은 상기 기판 및 상기 접착층을 관통하는 비아홀 전체를 충진하도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조에서, 상기 접착층은
열 전도성 및 전기 전도성 물질을 함유할 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조 제조방법은 (A) 제1 면에 도전층을 구비하는 기판의 상기 제1 면과 대향하는 제2 면에 접착층을 매개로 방열판을 부착하는 과정과; (B) 예정된 비아 콘택 영역의 상기 도전층, 상기 기판 및 상기 접착층을 제거하여 상기 방열판 상면이 노출되도록 비아홀을 형성하는 과정과; (C) 상기 도전층과 노출된 상기 방열판 상면이 열적 및 전기적으로 접속되도록 비아 콘택을 형성하는 과정을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조 제조방법에서 상기 비아 콘택은 상기 비아홀 측벽 및 바닥에 라인(line) 형상으로 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조 제조방법에서 상기 비아 콘택은 상기 비아홀 전체를 충진하도록 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조 제조방법에서 상기 접착층은 열 전도성 및 전기 전도성 물질을 함유할 수 있다.
본 발명의 일 실시예에 따른 반도체 기판의 방열구조 제조방법에서 (D) 상기 도전층을 식각하여 회로패턴을 형성한 다음, 상기 기판 및 상기회로패턴 상부에 솔더 마스크를 형성하는 과정을 더 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 패키지는 제1 면에 회로패턴이 형성되고, 예정된 반도체 칩 수용영역에 캐비티를 구비하는 기판과; 상기 기판의 상기 제1 면과 대향하는 제2 면에 제1 접착층을 매개로 부착되어 열을 방출하는 방열판과; 제1 면에 상기 회로패턴과 전기 접속되는 접속패드를 구비하고, 상기 캐비티 내에서 제2 접착층을 매개로 상기 제1 면과 대향하는 제2 면이 상기 방열판에 부착되는 상기 반도체 칩을 포함하며, 상기 회로패턴의 적어도 일부는 상기 기판 및 상기 제1 접착층을 관통하는 비아 콘택에 의해 상기 방열판과 직접 접속되는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 제1 접착층은 도전성이며, 상기 제2 접착층은 비도전성(절연성)일 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지에서, 상기 기판 및 상기회로패턴 상부 일부에 형성된 솔더 마스크; 및 상기 반도체 칩, 상기 접속패드와 상기 회로패턴의 전기 접속부 및 상기 기판의 표면 일부에 형성된 몰딩부를 더 포함할 수 있다.
본 발명에 따른 반도체 기판의 방열구조 와 그 제조방법 및 이를 이용한 반도체 패키지에 의하면 기판 상면의 회로패턴이 비아 콘택을 통해 방열판과 직접 접속되어 있어 반도체 칩 구동시 내부에 발생된 열을 외부로 신속하게 방출할 수 있고, 종래 Floating GND에 의한 전기적 왜곡을 방지하여 열 방출 특성 및 전기적 특성을 개선할 수 있다.
도 1은 종래 일반적인 티비지에이(Taped BGA)의 구조를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 기판의 방열구조를 나타낸 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조과정을 설명하기 위한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 Taped BGA의 구조를 나타낸 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 Taped BGA의 제조과정을 설명하기 위한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자의 의도 또는 판례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 기판의 방열구조를 나타낸 단면도이다.
도 2를 참조하면, 본 실시예에 따른 반도체 기판의 방열구조는 회로패턴(110)이 형성된 기판(100)과, 기판(100) 하면에 접착층(300)을 매개로 부착되는 방열판(200) 및 솔더 마스크(120)를 포함하며, 기판(100) 상면에 형성된 회로패턴(110) 중 적어도 일부(110a)는 기판(100)과 접착층(300)을 관통하는 비아 콘택(115)에 의해 방열판(200)과 직접 접속되어 있다.
상기 비아 콘택(150)은 기판(100) 상면의 회로패턴(110a)이 방열판(200)과 직접 접속되도록 하기 위한 것으로 기판(100)과 접착층(300)을 관통하며, 도 2의 (a)에 도시된 바와 같이 비아홀 측벽을 따라 라인 형상으로 형성되거나 도 2의 (b)에 도시된 바와 같이 비아홀 전체를 충진하도록 형성될 수 있다.
상기 방열판(200)은 접착층(300)을 통해 기판(100) 하면에 부착되어 반도체 칩 구동시 발생한 열을 외부로 신속하게 방출하는 기능을 수행하며, 알루미늄, 알루미늄 합금 또는 구리 합금 등을 재료로 하여 제조할 수 있다.
상기 접착층(300)은 기판(100)과 방열판(200)을 전기적, 열적 또는 물리적으로 접속시키는 매개물로서, 기판(100)과 방열판(200) 사이에 개재되어 있다. 이러한 접착층(300)은 통상의 열경화성 접착테이프 또는 양면 접착테이프로 이루어질 수 있으며, 반도체 칩(미도시)이나 회로패턴(110a)으로부터 발생한 열을 방열판(200)을 통해 외부로 신속하게 방출할 수 있도록 도전성 물질을 함유하고 있는 것이 바람직하다.
이와 같이 본 실시예에서는 기판 상면에 형성된 회로패턴이 기판과 접착층을 관통하여 방열판과 직접 접속됨으로써 반도체 칩 구동시 내부에 발생된 열을 외부로 신속하게 방출할 수 있고, 종래 Floating GND에 의한 전기적 왜곡을 방지하여 열 방출 특성 및 전기적 특성을 개선할 수 있다.
전술한 구성을 갖는 본 발명의 일 실시예에 따른 반도체 기판의 방열구조 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 적층형 반도체 패키지 제조과정을 설명하기 위한 단면도이다.
먼저, 도 3a에 도시된 바와 같이 기판(100) 상면에 도전층(110)이 형성된 베이스 기판을 준비한다. 여기서, 기판(100)은 가요성(flexible)의 폴리이미드(polyimide) 기판이 될 수 있다. 또한, 도전층(110)은 회로패턴을 형성하기 위한 것으로 도전성의 박막으로 이루어지며 예를 들면, 동박층(Copper foil)이 될 수 있다.
다음으로, 도 3b에 도시된 바와 같이 접착층(300)을 매개로 기판(100)의 하면에 방열판(200)을 부착한다. 여기서, 접착층(300)은 통상의 에폭시(epoxy) 수지로 이루어질 수 있으며, 반도체 칩이나 회로패턴으로부터 발생한 열을 신속하게 방출할 수 있도록 도전성 물질을 함유하고 있는 것이 바람직하다.
다음으로, 도 3c에 도시된 바와 같이 예정된 비아콘택 영역의 도전층(110), 기판(100) 및 접착층(300)을 제거하여 비아홀을 형성함으로써 비아콘택 영역의 방열판(200)이 노출되도록 한다. 여기서, 비아홀 형성은 예를 들면, 레이저 드릴링 공정에 의해 이루어질 수 있다.
다음으로, 도 3d에 도시된 바와 같이 비아홀 내에 도전성 물질을 형성하여 도전층(110)과 연결되도록 비아 콘택(115)을 형성한다. 이때, 비아 콘택(115)은 도전층(110)이 비아 콘택(115)과 연결되어 하부의 방열판(200)과 직접 접속되도록 적어도 비아홀의 측벽 및 바닥에 형성되며, 도 3e에 도시된 바와 같이 비아홀 전체를 충진하도록 형성될 수도 있다.
다음으로, 도 3f에 도시된 바와 같이 도전층(110)을 패터닝 하여 회로패턴(110, 110a)을 형성한 다음 솔더 마스크(Solder mask, 120)를 형성한다. 솔더마스크(120)는 통상의 절연성 물질로 이루어지며, 기판의 상면에 형성된 회로패턴의 일부분이 노출되도록 형성되어 기판 및 회로패턴을 외부 환경으로부터 보호한다.
도 4는 본 발명의 일 실시예에 따른, 반도체 기판의 방열구조가 적용된 Taped BGA의 구조를 나타낸 단면도이다.
도 4를 참조하면, 본 실시예에 따른 Taped BGA는 회로패턴(110a)이 형성된 기판(100)과, 방열판(200)과, 접착층(300)과, 접착 테이프(350)와, 반도체 칩(400)과, 몰딩부(500) 및 솔더볼(600)을 포함하며, 기판(100) 상면에 형성된 회로패턴(110) 중 적어도 일부(110a)는 기판(100)과 접착층(300)을 관통하는 비아 콘택(115)에 의해 방열판(200)과 접속되어 있다. 또한, 솔더 마스크(120)와 전도성 와이어(420)를 포함한다.
상기 기판(100)은 폴리이미드(polyimide) 등의 고분자 물질로 이루어진 가요성(flexible)의 기판이 될 수 있으며, 상면(제1 면)에 회로패턴(110a)이 형성되어 다.
상기 비아 콘택(150)은 기판(100) 상면의 회로패턴(110a)이 방열판(200)과 직접 접속되도록 하기 위한 것으로 기판(100)과 접착층(300)을 관통하며, 도 4의 (a)에 도시된 바와 같이 비아홀 측벽을 따라 라인 형상으로 형성되거나 도 4의 (b)에 도시된 바와 같이 비아홀 전체를 충진하도록 형성될 수 있다.
상기 방열판(200)은 접착층(300)을 매개로 기판(100) 하면에 부착되어 반도체 칩 구동시 발생한 열을 외부로 신속하게 방출하는 기능을 수행하며, 알루미늄, 알루미늄 합금 또는 구리 합금 등을 재료로 하여 제조할 수 있다.
상기 접착층(300)은 기판(100)과 방열판(200)을 전기적, 열적 또는 물리적으로 접속시키는 매개물로서, 기판(100)과 방열판(200) 사이에 개재되어 있다. 이러한 접착층(300)은 통상의 열경화성 접착테이프 또는 양면 접착테이프로 이루어질 수 있으며, 반도체 칩(140)이나 회로패턴(110a)으로부터 발생한 열을 방열판(200)을 통해 외부로 신속하게 방출할 수 있도록 도전성 물질을 함유하고 있는 것이 바람직하다.
상기 접착 테이프(350)는 반도체 칩(400)과 방열판(200)을 물리적, 열적으로 접속시키는(die attach film: DAF) 매개물로서, 반도체 칩(400)과 방열판(200) 사이에 개재되어 있다. 이러한 접착층(300)은 반도체 칩(140)이나 회로패턴(110a)으로부터 발생한 열을 방열판(200)을 통해 외부로 신속하게 방출할 수 있도록 높은 열 전도성 물질을 함유하고 있는 것이 바람직하다.
상기 반도체 칩(400)은 기판(100)의 캐비티 내에 배치되며, 상면에는 와이어 접속 패드(410)를 구비하고 전도성 와이어(420)를 통해 와이어 본딩되어 기판(100)의 회로패턴(110a)과 전기 접속되며, 하면은 접착 테이프(350)를 매개로 방열판(200)에 부착되어 있다.
상기 몰딩부(500)는 반도체 칩(400), 전도성 와이어(420) 및 기판(100)의 표면 일부를 외부 환경으로부터 보호하기 위한 것으로 상기 소자들을 감싸도록 몰딩 형성되며, 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 형성될 수 있다.
상기 솔더볼(600)은 솔더 마스크(120)에 의해 노출된 회로패턴(110a)의 상면에 형성되며, 외부 기판의 단자와 접속된다. 여기서, 솔더볼(600)은 적층형 반도체 패키지를 외부의 회로 예를 들면, PCB 기판(도시하지 않음)에 전기적으로 접속하기 위한 것으로, 다층의 적층 패키지인 경우, 솔더볼은 적층되는 패키지 중 가장 위층 패키지의 회로패턴에 형성되는 것이 바람직하다.
전술한 구성을 갖는 본 발명의 일 실시예에 따른, 반도체 기판의 방열구조가 적용된 Taped BGA 제조방법을 설명하면 다음과 같다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 Taped BGA의 제조과정을 설명하기 위한 단면도이다.
먼저, 도 5a에 도시된 바와 같이 방열구조의 기판(1000)을 준비한다. 이때, 방열구조의 기판(1000)은 전술한 도 3a 내지 도 3f의 과정에 의해 제작되며, 반도체 칩을 수용하기 위한 캐비티(401)를 구비하고 있다. 여기서, 캐비티(401)는 반도체 칩이 삽입될 위치의 방열판(200) 상면이 노출되도록 레이저 커팅, 펀칭, 라우팅 등의 기술을 적용하여 형성될 수 있다.
다음으로, 도 5b에 도시된 바와 같이 일면(상면)에 접속 패드(410)를 구비하는 반도체 칩(400)을 상기 일면과 대향하는 타면(하면)에 접착 테이프(350)를 부착한 다음 반도체 칩(400)을 캐비티(401) 내에 고정시킨다. 여기서, 접착 테이프(350)는 반도체 칩(400)이 캐비티(401) 내에 고정되도록 하기 위한 것으로 절연성(비전도성) 재질로 이루어지며, 방열 특성을 개선하기 위해 열 전도성이 높은 재질로 이루어지는 것이 바람직하다.
다음으로, 도 5c에 도시된 바와 같이 와이어 본딩 공정을 통해 반도체 칩(400) 상면의 접속 패드(410)와 기판 상면의 회로패턴(110a)을 전도성 와이어로 연결한다.
다음으로, 도 5d에 도시된 바와 같이 반도체 칩(400), 전도성 와이어(420) 및 기판(100)의 표면 일부를 감싸도록 봉지재, 예를 들면, 통상의 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)를 충진하여 몰딩부(500)를 형성한다.
다음으로, 도 5e에 도시된 바와 같이 솔더 마스크(120) 일부를 식각하여 회로패턴(110a) 상면을 노출시킨 다음, 노출된 회로패턴(110a) 상면에 솔더볼(600)을 형성한다. 여기서, 솔더볼(600)은 적층형 반도체 패키지를 외부의 회로 예를 들면, PCB 기판(도시하지 않음)에 전기적으로 접속하기 위한 것으로, 다층의 적층 패키지인 경우, 솔더볼은 적층되는 패키지 중 가장 위층 패키지의 회로패턴에 형성되는 것이 바람직하다.
전술한 바와 같이 본 실시예에 따른 Taped BGA는 기판 상면의 회로패턴이 비아 콘택을 통해 방열판과 직접 접속되어 있어 반도체 칩 구동시 내부에 발생된 열을 외부로 신속하게 방출할 수 있고, 종래 Floating GND에 의한 전기적 왜곡을 방지하여 열 방출 특성 및 전기적 특성을 개선할 수 있다.
한편, 본 발명의 상세한 설명 및 첨부도면에서는 구체적인 실시예에 관해 설명하였으나, 본 발명은 개시된 실시예에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다. 따라서, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들을 포함하는 것으로 해석되어야 할 것이다.
100 : 기판 110, 110a : 회로패턴
120 : 솔더 마스크 200 : 방열판
300, 350 : 접착층 400 : 반도체 칩
500 : 몰딩부 600 : 솔더볼

Claims (12)

  1. 반도체 칩을 수용하기 위한 캐비티와, 제1 면 및 상기 제1 면과 대향하는 제2 면을 구비하는 기판과;
    상기 기판의 상기 제2 면에 접착층을 매개로 부착되어 열을 방출하는 방열판과;
    상기 기판의 상기 제2 면과 상기 방열판 사이에 개재된 상기 접착층과;
    상기 기판의 상기 제1 면에 형성되는 회로패턴으로서 상기 회로패턴의 적어도 일부는 상기 기판 및 상기 접착층을 관통하는 비아 콘택에 의해 상기 방열판과 직접 접속되는 상기 회로패턴과;
    하면이 상기 캐비티 내의 상기 방열판 상에 부착되고, 상면에 상기 회로패턴과 전기 접속되는 접속패드를 구비하는 상기 반도체 칩과;
    상기 반도체 칩 상면 및 상기 접속패드와 상기 회로패턴의 전기 접속부 상부에 형성되는 몰딩부; 및
    상기 회로패턴 중 상기 비아 콘택에 의해 상기 방열판과 직접 접속되며 상기 몰딩부가 형성되지 않은 영역의 회로패턴 상에 형성되는 솔더볼을 포함하며,
    상기 비아 콘택은 상기 몰딩부에 의해 몰딩되지 않고 노출되는 것을 특징으로 하는 반도체 기판의 방열구조.
  2. 제 1 항에 있어서, 상기 비아 콘택은
    상기 기판 및 상기 접착층을 관통하는 비아홀 측벽 및 바닥에 라인(line) 형상으로 형성되는 것을 특징으로 하는 반도체 기판의 방열구조.
  3. 제 1 항에 있어서, 상기 비아 콘택은
    상기 기판 및 상기 접착층을 관통하는 비아홀 전체를 충진하도록 형성되는 것을 특징으로 하는 반도체 기판의 방열구조.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, 상기 접착층은
    열 전도성 및 전기 전도성 물질을 함유하는 것을 특징으로 하는 반도체 기판의 방열구조.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
KR1020130052390A 2013-05-09 2013-05-09 반도체 기판의 방열구조 KR101474127B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130052390A KR101474127B1 (ko) 2013-05-09 2013-05-09 반도체 기판의 방열구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130052390A KR101474127B1 (ko) 2013-05-09 2013-05-09 반도체 기판의 방열구조

Publications (2)

Publication Number Publication Date
KR20140132970A KR20140132970A (ko) 2014-11-19
KR101474127B1 true KR101474127B1 (ko) 2014-12-17

Family

ID=52453746

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130052390A KR101474127B1 (ko) 2013-05-09 2013-05-09 반도체 기판의 방열구조

Country Status (1)

Country Link
KR (1) KR101474127B1 (ko)

Also Published As

Publication number Publication date
KR20140132970A (ko) 2014-11-19

Similar Documents

Publication Publication Date Title
US10438873B2 (en) Semiconductor chip package having heat dissipating structure
US10566320B2 (en) Method for fabricating electronic package
US10424525B2 (en) Method of manufacturing semiconductor devices
US6919631B1 (en) Structures for improving heat dissipation in stacked semiconductor packages
JP5081578B2 (ja) 樹脂封止型半導体装置
US8415780B2 (en) Package carrier and manufacturing method thereof
KR100632459B1 (ko) 열방출형 반도체 패키지 및 그 제조방법
US20140251658A1 (en) Thermally enhanced wiring board with built-in heat sink and build-up circuitry
US8018072B1 (en) Semiconductor package having a heat spreader with an exposed exterion surface and a top mold gate
KR100475079B1 (ko) 고전압용 ｂｇａ 패키지와 그에 사용되는 히트 스프레더및 제조방법
KR20190004964A (ko) 반도체 패키지
US8847412B2 (en) Microelectronic assembly with thermally and electrically conductive underfill
US11410977B2 (en) Electronic module for high power applications
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
KR101474127B1 (ko) 반도체 기판의 방열구조
US11417581B2 (en) Package structure
KR101548801B1 (ko) 전자 소자 모듈 및 그 제조 방법
JP2016219535A (ja) 電子回路装置
KR101640126B1 (ko) 반도체 패키지 제조방법
US20200381400A1 (en) Semiconductor package and semiconductor device including the same
KR100984728B1 (ko) 반도체 패키지
KR101363108B1 (ko) 다층구조 인쇄회로기판
KR101391092B1 (ko) 다층구조 인쇄회로기판
JP2012256935A (ja) 樹脂封止型半導体装置
CN114256163A (zh) 半导体封装结构及其形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 6