CN110729204A - 半导体衬底、半导体封装及其形成方法 - Google Patents

半导体衬底、半导体封装及其形成方法 Download PDF

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dielectric
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layer
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何政霖
李志成
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Advanced Semiconductor Engineering Inc
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Advanced Semiconductor Engineering Inc
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Abstract

本公开提供一种半导体衬底，其包含：第一图案化导电层；在所述第一图案化导电层上的介电结构，其中所述介电结构具有侧表面；第二图案化导电层，其处于所述介电结构上且在所述侧表面上延伸；以及第三图案化导电层，其处于所述第二图案化导电层上且在所述侧表面上延伸。本公开提供一种包含所述半导体衬底的半导体封装。还提供一种用于制造所述半导体衬底和所述半导体封装的方法。

Description

半导体衬底、半导体封装及其形成方法
技术领域
本公开的一些实施例提供一种半导体衬底结构，特别系关于一种增强热耗散之半导体衬底结构。
背景技术
例如电子控制模块等电子封装通常含有制造电路，所述制造电路包含例如晶体管和电阻器等电子组件。所述电路传导电流，所述电流又在电子封装内产生热能(即，热)。在模块内的特定电子封装和其它组件内的过大热堆积可能会导致不良效果，包含电路故障。因此，需要从电子封装耗散掉热。
许多电子封装使用呈倒装芯片形式的半导体装置。用于从电子封装耗散热能的一些常规技术使用支撑为经由夹具与封装接触或直接安装到印刷电路板上的导热散热片。
虽然常规方法通常足以从半导体装置耗散掉热能(热)中的一些，但许多方法并不提供最优热耗散。举例来说，许多方法主要通过将散热片放置得与半导体装置的一个表面热接触而实现在一个大体方向上的实质性量的热耗散。虽然可经由空气或展现不良热导率的一些其它介质在其它方向上实现一些额外热耗散，但此类热耗散通常极小。在许多常规半导体封装中实现的所得热耗散导致大小和功率限制。
因此，因此需要提供半导体装置和散热片封装以及以最优方式从半导体装置耗散掉热能(热)的方法。
发明内容
本公开的一些实施例提供一种半导体衬底，其包含：第一图案化导电层；在所述第一图案化导电层上的介电结构，其中所述介电结构具有侧表面；第二图案化导电层，其处于所述介电结构上且在所述侧表面上延伸；以及第三图案化导电层，其处于所述第二图案化导电层上且在所述侧表面上延伸。
本公开的一些实施例提供一种半导体封装，其包含：介电结构，其具有经配置以靠近焊料凸块的底表面和连接到所述底表面的侧表面；第一图案化导电层，其靠近所述介电结构的顶表面，所述顶表面与所述底表面相对；第二图案化导电层，其在所述侧表面上延伸；第三图案化导电层，其比所述第一图案化导电层更接近于所述底表面且在所述侧表面上延伸；以及在所述顶表面之上的半导体芯片。
本公开的一些实施例提供一种用于制造半导体封装的方法，其包含：提供载体；在所述载体上形成第一图案化导电层；通过在介电结构中形成开口而在所述介电结构中限定切割线区；以及同时形成在所述介电结构上且延伸到所述开口中的第二图案化导电层。
附图说明
结合附图阅读以下具体实施方式会最好地理解本公开的各方面。应注意，不同特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A和图1B是根据本公开的一些实施例的半导体衬底的一部分的透视图。
图1C是沿着图1A和图1B中标记的切割线AA的横截面图。
图2A、图2B和图2C是说明根据本公开的一些实施例的半导体封装的横截面图。
图3A是说明根据本公开的一些实施例的半导体衬底的横截面图。
图3B是说明根据本公开的一些实施例的半导体封装的横截面图。
图4到图8是说明根据本公开的一些实施例的各种半导体衬底的横截面图。
图9到图13是说明根据本公开的一些实施例的各种半导体封装的横截面图。
图14A到图14F是说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底的横截面图。
图15A到图15J是说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底的横截面图。
图16A到图16L是说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底的横截面图。
图17A到图17L是说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底的横截面图。
图18A到图18L是说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底的横截面图。
图19A到图19L是说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底的横截面图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例以简化本揭露内容。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开可能在各种实例中重复参考标号及/或字母。此重复是出于简化和清楚的目的，且本身并不规定所论述的各种实施例和/或配置之间的关系。
下文详细论述本公开的实施例。然而，应了解，本公开提供的许多适用概念可实施在多种具体上下文中。所论述的具体实施例仅仅是说明性的，且并不限制本公开的范围。
另外，例如“下”、“下方”、“较低”、“以上”、“上部”、“较低”、“左”、“右”等空间相对术语可在本文中为易于描述而使用以描述如图中所说明的一个组件或特征与另一(些)组件或特征的关系。除图中所描绘的定向之外，空间相对术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对描述词同样可相应地进行解释。将理解，当组件被称作“连接到”或“耦合到”到另一组件时，所述组件可直接连接到或耦合到另一组件，或可存在介入组件。
阐述本公开的广泛范围的数值范围和参数是近似值，并且可尽可能精确地报告具体实例中所阐述的数值。然而，一些数值可能含有由其相应测试测量值中所发现的标准差必然造成的某些误差。而且，如本文所使用，术语“约”通常指在给定值或范围的±10％、±5％、±1％或±0.5％以内。或者，当由所属领域的一般技术人员考虑时，术语“约”指在平均值的可接受标准误差内。除了在操作/工作实例中以外，或除非另外明确指定，否则所有数值范围、量、值及百分比(例如，用于本文中所揭示的材料数量、持续时间、温度、操作条件、量的比率等的那些数值范围、量、值及百分比)应理解为在所有情况下由术语“约”修饰。因此，除非相反地指示，否则本公开及所附权利要求书中所阐述的数值参数为可变化的近似值。至少应根据所报告的有效数字的数目且通过应用一般舍入技术来解释每个数值参数。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外指定，否则本文中所揭示的所有范围包含端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如沿着同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
一些封装拥有较大热耗散要求。在一些实施例中，将额外散热片附接在封胶体之上、移除封胶体的一部分以便暴露所封装的芯片或采用具有更好热导率的新封胶体材料已用来满足封装级需求。尽管如此，前述措施增大总体封装产生的成本。
另一方面，增大铜密度，例如加粗铜线或在衬底中镀敷额外铜也可满足衬底级需求。然而，可能由此增大衬底的厚度，且因此增大整个封装的厚度。
本公开进一步提供由划线包围的衬底单元。通过与镀敷铜以在衬底中形成导电布线同时将铜镀敷到定位于划线上的沟槽中，可有效地增大衬底中的铜密度。此类操作经由较大铜密度增强热耗散，而无需额外制造操作。由于划线沟槽的宽度大于导电布线沟槽的宽度的事实，预期在划线沟槽之前填充导电布线沟槽。此类未填充的划线沟槽可进一步缓解衬底翘曲。
参考图1A和图1B，图1A和图1B是根据本公开的一些实施例的半导体衬底的一部分的透视图。半导体衬底由通过对应切割线区111限定的多个单元101构成。如图1A所示，单元101中的每一者在四个侧面处由切割线区111包围，因此限定四边形单元101。在一些实施例中，切割线区111呈经填充或经部分填充的连续沟槽形式。或者，切割线区111可由经填充或经部分填充通孔形成，例如图1B中所示的那些切割线区。
参考图1C，图1C是从图1A和图1B中的线AA切割的横截面图。线AA在衬底上从其左边界到其右边界切割一个单元。从左边界开始且向右横移，首先在左侧看到切割线区111，随后为单元内的多个导电层112，且最后在右边界处看到其它切割线区111。在一些实施例中，导电层112可充当电力线和重布线(RDL)。所述多个导电层112形成于基于层的介电结构中，即，每一导电层形成于对应介电层中，且可在具有或不具有轻微蚀刻的情况下在显微镜下识别在导电层镀敷之前设置的制造迹线，例如晶种层。类似地，此类制造迹线也可见于切割线区111中。此类制造迹线的细节描述于本公开的图3A和图3B中。
参考图2A、图2B和图2C，图2A、图2B和图2C是说明根据本公开的一些实施例的三个不同半导体封装的横截面图。在图2A中，图1C中所示的半导体衬底在凸块侧201'处与焊料凸块201集成且在芯片侧202'处与半导体芯片202集成以形成半导体封装20A。在一些实施例中，芯片202经由导电凸块和热界面材料(TIM)204与衬底接合。或者，TIM 204可在切割线区111之上靠近地施加到衬底的芯片侧202'，且散热片203经由切割线区111之上的TIM 204与衬底接合。半导体封装20A比常规半导体封装提供更好的热耗散，因为至少切割线区111拥有较高密度的导电材料，例如铜，以使得在芯片202处产生的热可经由从散热片203到切割线区111处的导电材料的更有效导热通道而有效地耗散。
在图2B中，图1C中所示的半导体衬底在凸块侧201'处与焊料凸块201集成且在芯片侧202'处与半导体芯片202集成以形成半导体封装20B。在一些实施例中，芯片202经由导电凸块和底部填充材料与衬底接合。或者，具有合适热导率的封胶体205覆盖芯片202且同时接触切割线区111处的导电材料。半导体封装20B提供比常规半导体封装更好的热耗散，因为至少切割线区111拥有较高密度导电材料，例如铜，以使得在芯片202处产生的热可经由从封胶体205到切割线区111处的导电材料的更有效导热通道而有效地耗散。
在图2C中，图1C中所示的半导体衬底在凸块侧201'处与焊料凸块201集成且在芯片侧202'处与半导体芯片202集成以形成半导体封装20B。在一些实施例中，芯片202经由导电凸块和/或底部填充材料与衬底接合。或者，具有合适热导率的封胶体205覆盖芯片202，且同时接触切割线区111处的导电材料。此外，铜线206进一步将例如芯片202的背侧处的导电表面204连接到切割线区111处的导电材料。半导体封装20C提供比常规半导体封装更好的热耗散，因为至少切割线区111拥有较高密度导电材料，例如铜，以使得在芯片202处产生的热可经由从封胶体205和铜线206到切割线区111处的导电材料的更有效导热通道而有效地耗散。
参考图3A，图3A是说明根据本公开的一些实施例的半导体衬底10的横截面图。半导体衬底10包含第一图案化导电层L1和在第一图案化导电层L1上的第一介电结构D1。在一些实施例中，第一图案化导电层L1延伸于单元内区(within unit region)112'之上，且第一图案化导电层L1'延伸于切割线区111之上。单元内区112'在本文中称为导电图案区。返回参考图1C，第一介电结构D1拥有在衬底10的切割线区111之上而非在单元内区112'之上的侧表面S1。第一介电结构D1包含在单元内区112'中的多个通孔沟槽L21，其中所述多个通孔沟槽L21填充有导电材料且连接到第一图案化导电层L1的一部分。第一介电结构D1包含在切割线区111中的至少一划线沟槽M11，其中划线沟槽M11填充或部分地填充有导电材料且连接到切割线区111的第一图案化导电层L1'。划线沟槽M11比通孔沟槽L21宽约3到6倍。在一些实施例中，通孔沟槽L21的宽度W2从约50到70μm，且划线沟槽M11的宽度W1从约250到300μm。图3A中的划线SC说明在进行芯片安装、模制囊封和焊接且完成半导体封装之后的衬底10的切割边缘。在沿着划线SC分离每一单元以形成个别封装之后，第一介电结构D1的侧表面S1在个别封装的边缘处为倾斜表面。
如图3A所示，填充于通孔沟槽L21和划线沟槽M11中的导电材料包含第二图案化导电层SE1、第三图案化导电层L2和金属结构M1。在存在若干金属结构的一些其它实施例中，金属结构M1可为第一金属结构。在一些实施例中，在单个沉积操作中形成第三图案化导电层L2与金属结构M1。第三图案化导电层L2和金属结构M1穿透第一介电结构D1，且分别接触第一图案化导电层L1和第一图案化导电层L1'。在一些实施例中，第一图案化导电层L1'与第一图案化导电层L1电耦合。在一些实施例中，第一图案化导电层L1'经由金属结构M1与第三图案化导电层L2电耦合。在一些实施例中，切割线区111处的导电层和金属结构可或可不电连接到单元内区112'处的导电层。
第二图案化导电层SE1可为铜晶种层。铜晶种层可由铜或包含银、铬、镍、锡、金和其组合的铜合金中的一者形成。铜晶种层的厚度处于介于约2000与约8000埃之间的范围中。第三图案化导电层L2与金属结构M1可由与第一图案化导电层L1相同的材料构成。由于划线沟槽M11比通孔沟槽L21宽，因此导电材料可完全填充通孔沟槽L21，但仅部分地填充划线沟槽M11。可通过通孔沟槽L21与划线沟槽M11的相对宽度来确定划线沟槽M11被填充的程度。如先前在图1A和图1B中所论述，切割线区111可包含经填充或经部分填充的连续沟槽或经填充或经部分填充的通孔；因此，在其它实施例中，划线沟槽M11表示划线通孔。
参考图3B，图3B是说明根据本公开的一些实施例的半导体封装10'的横截面图。半导体封装10'包含第一介电结构D1，所述第一介电结构具有靠近半导体芯片202的顶表面T和靠近焊料凸块201的底表面B。封装10'包含接近于顶表面T的第一图案化导电层L1。在一些实施例中，第一图案化导电层L1在单元内区112'之上延伸，且第一图案化导电层L1'在切割线区111之上延伸。返回参考图1C，第一介电结构D1拥有在封装10'的切割线区111之上而非在单元内区112'之上的侧表面S1'。第一介电结构D1包含在单元内区112'中的多个通孔沟槽L21，其填充有导电材料且连接到第一图案化导电层L1的一部分。第一介电结构D1包含在切割线区111中的至少一划线沟槽M11'，其填充或部分地填充有导电材料、连接到切割线区111的第一图案化导电层L1'。划线沟槽M11比通孔沟槽L21宽约3到6倍。在一些实施例中，通孔沟槽L21的宽度W2从约50到70μm，且划线沟槽M11'的宽度W1从约250到300μm。图3B中的划线SC说明封装10'的切割边缘。在沿着划线SC分离每一单元以形成个别封装之后，第一介电结构D1的侧表面S1为在个别封装的边缘处的倾斜表面。
如图3B所示，填充于通孔沟槽L21和划线沟槽M11'中的导电材料包含第二图案化导电层SE1'、第三图案化导电层L2和金属结构M1'。在一些实施例中，在单个沉积操作中形成第三图案化导电层L2与金属结构M1'。第三图案化导电层L2和金属结构M1'穿透第一介电结构D1，且分别接触第一图案化导电层L1和第一图案化导电层L1'。在一些实施例中，第一图案化导电层L1'与第一图案化导电层L1电耦合。在一些实施例中，第一图案化导电层L1'经由金属结构M1'与第三图案化导电层L2电耦合。在一些实施例中，切割线区111处的导电层和金属结构可或可不电连接到单元内区112'处的导电层。
第二图案化导电层SE1'可为铜晶种层。铜晶种层可由铜或包含银、铬、镍、锡、金和其组合的铜合金中的一者形成。铜晶种层的厚度处于介于约2000与约8000埃之间的范围中。第三图案化导电层L2与金属结构M1'可由与第一图案化导电层L1相同的材料构成。由于划线沟槽M11'比通孔沟槽L21宽，因此导电材料可完全填充通孔沟槽L21，但仅部分地填充划线沟槽M11'。可通过通孔沟槽L21与划线沟槽M11'的相对宽度来确定划线沟槽M11'被填充的程度。如先前在图1A和图1B中所论述，切割线区111可包含经填充或经部分填充的连续沟槽或经填充或经部分填充的通孔；因此，在其它实施例中，划线沟槽M11表示划线通孔。
在图3B中，半导体芯片202设置在第一介电结构D1的顶表面T之上，与第一介电结构D1的顶表面T之上的凸块接合。半导体芯片202进一步通过设置在顶表面T上的封胶体205囊封。
图4到图8是说明根据本公开的一些实施例的各种半导体衬底的横截面图。图4说明基于图3A的半导体结构10的半导体衬底40。图4中的相同数字标记可解释为与图3A中的那些基本上相同的组件或等效物，且为简洁起见省略其描述。除了第一图案化导电层L1、L1'、第二图案化导电层SE1、第一介电层D1、第一金属结构M1和第三图案化导电层L2之外，半导体衬底40进一步包含覆盖第一金属结构M1和第三图案化导电层L2的一部分的第二介电层D2、在第一介电层D1和第二介电层D2的侧表面上延伸的第四图案化导电层SE2、第五图案化导电层L3和在第一介电层D1和第二介电层D2的侧表面上延伸的第二金属结构M2。在一些实施例中，第二金属结构M2可由与构成第一金属结构M1的相同的材料构成。在一些实施例中，第四图案化导电层SE2可由与构成第二图案化导电层SE1的相同的材料构成。在一些实施例中，第五图案化导电层L3可由与构成第三图案化导电层L2的相同的材料构成。
类似于第一金属结构M1与第三图案化导电层L2之间的连接，切割线区111处的第二金属结构M2可或可不电连接到单元内区112'处的导电层。
在半导体结构40中，第二金属结构M2从第二介电层D2的顶表面T2朝向第二介电层D2的侧表面延伸，且与第一金属结构M1的在第一介电层D1的侧表面之上向下延伸到划线沟槽M11的底部的部分重叠。换句话说，第二金属结构M2朝向低于第一介电层D1的顶表面T1的层位延伸。在合适精细抛光和微蚀刻之后，可容易地观察到第四图案化导电层SE2定位于第一金属结构M1与第二金属结构M2以及第二金属结构M2与第二介电层D2之间。
参看图5，图5说明半导体衬底50，所述半导体衬底类似于半导体衬底40，第一金属结构M1和第二金属结构M2的部分除外。在图5中，第一金属结构M1拥有与第三图案化导电层L2的顶表面齐平的顶表面T1'。类似地，第二金属结构M2拥有与第五图案化导电层L3的顶表面齐平的顶表面T2'。注意，第一金属结构M1和第二金属结构M2将切割线区111填充到可在芯片分离之后观察到竖直侧壁V的程度。竖直侧壁V的一部分为第二金属结构M2的切割边缘，且竖直侧壁V的一部分为第一金属结构M1的切割边缘。第四图案化导电层SE2定位于第二介电层D2的顶表面T1'、侧表面和顶表面上，从而将第二金属结构M2与第一金属结构M1和第二介电层D2分离。
参考图6，图6说明半导体衬底60，所述半导体衬底类似于半导体衬底40，第一金属结构M1和第二金属结构M2的部分除外。在图6中，第二金属结构M2拥有与第五图案化导电层L3的顶表面齐平的顶表面T2'。注意，第二金属结构M2将切割线区111填充到可在芯片分离之后观察到竖直侧壁V的程度。竖直侧壁V为第二金属结构M2的切割边缘。第一金属结构M1对第一介电层D1的侧表面进行定界，且定位于第一图案化导电层L1'上。第四图案化导电层SE2定位于第二介电层D2的侧表面和顶表面上，从而将第二金属结构M2与第一金属结构M1和第二介电层D2分离。第二金属结构M2还延伸于第一介电层D1的顶表面T1下方。
参考图7，图7说明半导体衬底70，所述半导体衬底类似于半导体衬底40，第一金属结构M1和第二金属结构M2的部分除外。在图7中，第一金属结构M1拥有与第三图案化导电层L2的顶表面齐平的顶表面T1'。注意，第一金属结构M1将切割线区111填充到可在芯片分离之后观察到竖直侧壁V的程度。竖直侧壁V为第一金属结构M1的切割边缘。第二金属结构M2对第二介电层D2的侧表面进行定界，且定位于第一金属结构M1的顶表面T1'上。
参考图8，图8说明半导体衬底80，所述半导体衬底类似于半导体衬底40，第一金属结构M1和第二金属结构M2的部分除外。在图8中，在第一介电层D1和第三图案化导电层L2的层位处不存在第一金属结构M1。第二金属结构M2对第一介电层D1和第二介电层D2的侧表面进行定界，向下到第一图案化导电层L1'的层位。在图8中未展示的替代实施例中，第二金属结构M2将切割线区111填充到可在芯片分离之后观察到竖直侧壁V的程度。在此类替代实施例中，竖直侧壁V为第二金属结构M2的切割边缘。
图9到图13为说明根据本公开的一些实施例的各种半导体封装的横截面图。图9到图13展示在如图4到图8中所描述的相应半导体衬底40、50、60、70和80上制造的半导体封装90、100、110、120和130。相应半导体衬底40、50、60、70和80的细节提供于本公开的图4到图8中，且因此为简洁起见在此处省略。除了半导体衬底40、50、60、70和80之外，半导体封装90、100、110、120和130中的每一者包含介电结构D的顶表面T和底表面B。底表面B靠近焊料凸块901，且顶表面T与底表面B相对且比底表面B更接近于半导体芯片202。半导体芯片202经由半导体芯片202上的焊料凸块902和结合衬垫903与相应半导体衬底40、50、60、70和80接合。封胶体205至少囊封半导体芯片202和结合衬垫903，且封胶体205定位于介电结构D的顶表面T上，且与第一图案化导电层L1接触。
图9到图13提供包含相应半导体衬底40、50、60、70和80的各种半导体封装的一个实例。例如相对于图2A、图2B和图2C描述的封装结构的其它封装结构也可包含相应半导体衬底40、50、60、70和80且在本公开的设想范围内。
图14A到图14F为说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底10的横截面图。在图14A中，载体1401具备第一图案化导电层L1。可通过增材制造或减材制造形成第一图案化导电层L1。在增材制造中，在电镀导电材料之前形成光致抗蚀剂(PR)层。在移除PR之后形成导电图案。另一方面，减材制造在PR形成之前执行导电材料的毯覆式电镀。接着将移除未被PR覆盖的导电材料部分。
在图14B中，介电层D1层压于第一图案化导电层L1之上。在图14C中，若干开口O1和O2通过激光开槽而形成于介电层D1中，且开口O1和O2从介电层D1的顶部朝向底部成楔形，从而暴露第一图案化导电层L1的顶表面。在一些实施例中，至少一个开口O1形成于切割线区111中，且一个开口O2形成于导电图案区112'中。切割线区111处的开口O1可为局部通孔或在多个单元101之间延伸的锯切道(saw street)的横截面。导电图案区112'中的开口O2的宽度W2从约50到70μm，且切割线区111中的开口O1的宽度W1从约250到300μm。
在图14D中，通过无电极镀敷操作形成例如晶种层等第二图案化导电层SE1，以非选择性地覆盖介电层D1的顶表面、开口O1和O2的侧壁以及第一图案化导电层L1、L1'的一部分。第三图案化导电层L2在切割线区111和导电图案区112'两者中通过增材制造操作而形成于第二图案化导电层SE1之上。在增材制造操作中移除PR之后，在第三图案化导电层L2中获得所需图案。导电层的驻留在切割线区111中的部分为金属结构M1，且驻留在导电图案区112'中的部分在本文中称为第三图案化导电层L2。由于宽度W1大于宽度W2的事实，在一个电镀操作下以相同电镀条件进行时，开口O2被完全填充，而开口O1被部分地填充。在一些实施例中，图14D中进行的电镀操作为图案镀敷操作，与将相对于本公开的图16D描述的面板镀敷操作相比，所述图案镀敷操作经配置以形成对切割线区111中的开口O1的轮廓进行定界的较精细导电线。
进行闪蚀(flash etching)以进一步移除最初在PR覆盖下的剩余第二图案化导电层SE1，由此经由第二图案化导电层SE1和第三图案化导电层L2暴露介电层D1的顶表面的一部分。在图14E中，防焊剂SR形成于第三图案化导电层L2之上，但防焊剂SR不覆盖切割线区111。在芯片结合和模制操作(未展示)之后，个别单元在切割线区111处分离。在图14F中说明在分离之后在切割线区111处具有独特金属结构M1的半导体衬底10。半导体衬底10中的金属结构M1经由额外铜密度增强热耗散而无需额外制造操作，同时，未填充的划线沟槽可进一步缓解衬底翘曲问题。
图15A到图15J为说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底40的横截面图。图15A到图15D的描述可通过参考针对图14A到图14D提供的那些描述而找到，且此处为简洁起见而不再重复。在图15E中，第二介电层D2层压于第三图案化导电层L2之上，且填充以第一金属结构M1定界的经部分填充的划线沟槽。在图15F中，若干开口O3和O4通过激光开槽而形成于介电层D2中，且开口O3和O4从介电层D2的顶部朝向底部成楔形，从而暴露第二图案化导电层L2的顶表面。在一些实施例中，至少一个开口O3形成于切割线区111中，且一个开口O2形成于导电图案区112'中。在一些实施例中，开口O3与第一开口O1对准。切割线区111处的开口O1可为局部通孔或在多个单元101之间延伸的锯切道的横截面。导电图案区112'中的开口O3的宽度W3介于约50与70μm之间，且切割线区111中的开口O4的宽度W4介于约250与300μm之间。
在图15G中，通过无电极镀敷操作形成例如晶种层等第四图案化导电层SE2，以非选择性地覆盖介电层D2的顶表面、开口O3和O4的侧壁以及第一金属结构M1的一部分。第五图案化导电层L3在切割线区111和导电图案区112'两者中通过增材制造操作而形成于第四图案化导电层SE2之上。在增材制造操作中移除PR之后，在第五图案化导电层L2中获得所需图案。导电层的驻留在切割线区111中的部分为金属结构M2，且驻留在导电图案区112'中的部分在本文中称为第五图案化导电层L3。由于宽度W3大于宽度W4的事实，在一个电镀操作下以相同电镀条件进行时，开口O4被完全填充，而开口O3被部分地填充。在一些实施例中，图15G中进行的电镀操作为图案镀敷操作。进行闪蚀以进一步移除最初在PR覆盖下的剩余第四图案化导电层SE2，由此经由第四图案化导电层SE2和第五图案化导电层L3暴露介电层D2的顶表面的一部分。
在图15H到图15I中，从介电层D1和D2的第二侧S2移除载体1401。防焊剂SR随后形成于介电层D1和D2的第一侧S1和第二侧S2上，但防焊剂SR不覆盖切割线区111。在芯片结合和模制操作(未展示)之后，在切割线区111处分离个别单元。图15J中说明在分离之后在切割线区111处具有独特金属结构M1和M2的半导体衬底40。半导体衬底40中的金属结构M1和M2经由额外铜密度增强热耗散而无需额外制造操作，同时，未填充的划线沟槽可进一步缓解衬底翘曲问题。
图16A到图16L为说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底50的横截面图。图16A到图16C的描述可通过参考针对图14A到图14C提供的那些描述而找到，且此处为简洁起见而不再重复。在图16D中，通过无电极镀敷操作形成例如晶种层等第二图案化导电层SE1以非选择性地覆盖介电层D1的顶表面、开口O1和O2的侧壁以及第一图案化导电层L1和L1'的一部分。第三图案化导电层L2'为在切割线区111和导电图案区112'两者中镀敷在第二图案化导电层SE1之上的面板。与图案镀敷操作相比，图16D中进行的面板镀敷操作形成较粗导电线，从而完全填充切割线区111中的开口O1和导电图案区112'中的开口O2。在一些实施例中，可通过图案镀敷继之以面板镀敷来进行图16D的电镀操作。
比较图14D中的图案镀敷与图16D中的面板镀敷，面板镀敷允许半导体衬底拥有较大体积的导电材料，例如较大体积的铜，由此增强半导体衬底的机械强度或刚性。通过以合适方式采用面板镀敷和图案镀敷两者，可以控制开口O1中的导电材料体积，由此实现半导体衬底的合乎需要的机械强度或刚性以便防止可预见的翘曲问题。
在图16E中，进行缩减操作以从介电层D1的顶表面上方移除过量导电材料。在图16F中，通过例如减材制造过程完成第三图案化导电层L2。在图16E之后，导电层镀敷在介电层D1的顶表面之上，随后形成经图案化PR。如图16F所示，移除经由经图案化PR暴露的导电层部分，从而显现导电图案区112'中的第三图案化导电层L2和切割线区111中的第一金属结构M1。在图16G中，第二介电层D2层压于第三图案化导电层L2之上且覆盖第一金属结构M1。在图16H中，若干开口O3和O4通过激光开槽而形成于介电层D2中，且开口O3和O4从介电层D2的顶部朝向底部成楔形，从而暴露第二图案化导电层L2和第一金属结构M1的顶表面。在一些实施例中，至少一个开口O3形成于切割线区111中，且一个开口O4形成于导电图案区112'中。在一些实施例中，开口O3与第一开口O1对准。切割线区111处的开口O1可为局部通孔或在多个单元101之间延伸的锯切道的横截面。导电图案区112'中的开口O4的宽度W4介于约50与70μm之间，且切割线区111中的开口O3的宽度W3介于约250与300μm之间。
在图16I中，通过无电极镀敷操作形成例如晶种层等第四图案化导电层SE2以非选择性地覆盖介电层D2的顶表面、开口O3和O4的侧壁以及第一金属结构M1的一部分。第五图案化导电层L3和第二金属结构M2分别在导电图案区112'和切割线区111中形成于第四图案化导电层SE2之上。在一些实施例中，形成第五图案化导电层L3和第二金属结构M2可遵循当前实施例中对形成第三图案化导电层L2和第一金属结构M1的描述，且其描述在此处为简洁起见而不再重复。
在图16J到图16K中，从介电层D1和D2的第二侧S2移除载体1401。防焊剂SR随后形成于介电层D1和D2的第一侧S1和第二侧S2上，但防焊剂SR不覆盖切割线区111。在芯片结合和模制操作(未展示)之后，个别单元在切割线区111处分离。在图16L中说明在分离之后在切割线区111处具有独特金属结构M1和M2的半导体衬底50。半导体衬底50中的金属结构M1和M2经由额外铜密度增强热耗散而无需额外制造操作。尽管划线沟槽填充有导电材料，但与其中仅介电层D1和D2驻留在切割线区111中的配置相比，可更好地缓解衬底翘曲问题。
图17A到图17L为说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底60的横截面图。图17A到图17F的描述可通过参考对图15A到图15F的描述而找到，且此处为简洁起见而不再重复。在图17G中，通过无电极镀敷操作形成例如晶种层等第四图案化导电层SE2以非选择性地覆盖介电层D2的顶表面、开口O3和O4的侧壁以及第三图案化导电层L2和第一金属结构M1的部分。第五图案化导电层L3'为在切割线区111和导电图案区112'两者中镀敷在第四图案化导电层SE2之上的面板。与图案镀敷操作相比，图17G中进行的面板镀敷操作形成较粗导电线，从而完全填充切割线区111中的开口O3和导电图案区112'中的开口O4。在一些实施例中，可通过图案镀敷继之以面板镀敷来进行图17G的电镀操作。
在图17H中，进行缩减操作以从介电层D2的顶表面上方移除过量导电材料。在图17I中，通过例如减材制造过程完成第五图案化导电层L3。在图17H之后，导电层镀敷在介电层D2的顶表面之上，随后形成经图案化PR。如图17I所示，移除经由经图案化PR暴露的导电层部分，从而显现导电图案区112'中的第五图案化导电层L3和切割线区111中的第二金属结构M2。由于图17G中进行的面板镀敷，第三开口以例如铜等导电材料完全填充。如先前论述，可因此进一步增强半导体衬底的机械强度或刚性以防止翘曲效果。
在图17J到图17K中，从介电层D1和D2的第二侧S2移除载体1401。防焊剂SR随后形成于介电层D1和D2的第一侧S1和第二侧S2上，但防焊剂SR不覆盖切割线区111。在芯片结合和模制操作(未展示)之后，个别单元在切割线区111处分离。在图17L中说明在分离之后在切割线区111处具有独特金属结构M1和M2的半导体衬底60。半导体衬底60中的金属结构M1和M2经由额外铜密度增强热耗散而无需额外制造操作。尽管划线沟槽填充有导电材料，但与其中仅介电层D1和D2驻留在切割线区111中的配置相比，可更好地缓解衬底翘曲问题。
图18A到图18L为说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底70的横截面图。图18A到图18H的描述可通过参考解决图16A到图16H的描述而找到，且此处为简洁起见而不再重复。在图18I中，通过无电极镀敷操作形成例如晶种层等第四图案化导电层SE2以非选择性地覆盖介电层D2的顶表面、开口O3和O4的侧壁、第三图案化导电层L2的一部分和第一金属结构M1。第五图案化导电层L3在切割线区111和导电图案区112'两者中通过增材制造操作而形成于第四图案化导电层SE2之上。在增材制造操作中移除PR之后，在第五图案化导电层L3中获得所需图案。导电层的驻留在切割线区111中的部分为金属结构M2，且驻留在导电图案区112'中的部分在本文中称为第五图案化导电层L3。由于宽度W3大于宽度W4的事实，在一个电镀操作下以相同电镀条件进行时，开口O4被完全填充，而开口O3被部分地填充。在一些实施例中，图18I中进行的电镀操作为图案镀敷操作。
在图18J到图18K中，从介电层D1和D2的第二侧S2移除载体1401。防焊剂SR随后形成于介电层D1和D2的第一侧S1和第二侧S2上，但防焊剂不覆盖切割线区111。在芯片结合和模制操作(未展示)之后，在切割线区111处分离个别单元。图18L中说明在分离之后在切割线区111处具有独特金属结构M1和M2的半导体衬底70。半导体衬底70中的金属结构M1和M2经由额外铜密度增强热耗散而无需额外制造操作，同时，未填充的划线沟槽可进一步缓解衬底翘曲问题。
图19A到图19L为说明根据本公开的一些实施例的处于各种制造阶段的半导体衬底80的横截面图。图19A到图19B的描述可通过解决图14A到图14B的描述而找到，且此处为简洁起见而不再重复。在图19C中，若干开口O2通过激光开槽而形成于介电层D1中，且开口O2从介电层D1的顶部朝向底部成楔形，从而暴露第一图案化导电层L1的顶表面。在一些实施例中，开口O2以约50到70μm的宽度W2仅形成于导电图案区112'中。图19D到图19G的描述可通过解决图18D到图18G的描述而找到，且此处为简洁起见而不再重复。在图19H中，若干开口O3'和O4通过激光开槽而形成于介电层D2中，且开口O3'和O4从介电层D2的顶部朝向底部成楔形，从而分别暴露第一图案化导电层L1'的顶表面和第二图案化导电层L2的顶表面。在一些实施例中，至少一个开口O3'形成于切割线区111中。在一些实施例中，开口O3'与第一图案化导电层L1'对准。切割线区111处的开口O3'可为局部通孔或在多个单元101之间延伸的锯切道的横截面。导电图案区112'中的开口O3'的宽度W3介于约250与300μm之间，且切割线区111中的开口O4的宽度W4介于约50与70μm之间。
在图19I中，通过无电极镀敷操作形成例如晶种层等第四图案化导电层SE2以非选择性地覆盖介电层D2的顶表面、开口O3'和O4的侧壁、第二图案化导电层L2的一部分和第一图案化导电层L1'。第五图案化导电层L3在切割线区111和导电图案区112'两者中通过增材制造操作形成于第四图案化导电层SE2之上。在增材制造操作中移除PR之后，在第五图案化导电层L3中获得所需图案。导电层的驻留在切割线区111中的部分为金属结构M2，且驻留在导电图案区112'中的部分在本文中称为第五图案化导电层L3。由于宽度W3大于宽度W4的事实，在一个电镀操作下以相同电镀条件进行时，开口O4被完全填充，而开口O3被部分地填充。在一些实施例中，图19I中进行的电镀操作为图案镀敷操作。
或者，在图19I中，第五图案化导电层L3可通过例如图17G到图17I中描述的减材制造操作的减材制造操作而形成于第四图案化导电层SE2之上，其中开口O3'以导电材料完全填充，从而增强半导体衬底80的刚性。应注意，在图19I中，第二金属结构M2与切割线区111中的第一图案化导电层L1'直接接触，而不存在第一金属结构M1。
在图19J到图19K中，从介电层D1和D2的第二侧S2移除载体1401。防焊剂SR随后形成于介电层D1和D2的第一侧S1和第二侧S2上，但不覆盖切割线区111。在芯片结合和模制操作(未展示)之后，在切割线区111处分离个别单元。图19L中说明在分离之后在切割线区111处具有独特金属结构M1和M2的半导体衬底80。半导体衬底80中的金属结构M1和M2经由额外铜密度增强热耗散而无需额外制造操作，同时，未填充的划线沟槽可进一步缓解衬底翘曲问题。
前文概述本公开的若干实施例及细节方面的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础及用于执行相同或类似目的及/或获得引入本文中的实施例的相同或类似优点的结构。此类等效构造不脱离本公开的精神及范围，且可在不脱离本公开的精神及范围的情况下作出各种变化、替代及改变。

Claims (20)

1.一种半导体衬底，其包括：
第一图案化导电层；
在所述第一图案化导电层上的介电结构，所述介电结构具有侧表面；
第二图案化导电层，其处于所述介电结构上且在所述侧表面上延伸；以及
第三图案化导电层，其处于所述第二图案化导电层上且在所述侧表面上延伸。
2.根据权利要求1所述的半导体衬底，其中所述第二图案化导电层为晶种层。
3.根据权利要求2所述的半导体衬底，其中所述第二图案化导电层的在所述侧表面上延伸的一部分和所述第三图案化导电层的在所述侧表面上延伸的一部分形成金属结构，所述金属结构为经填充沟槽或经填充通孔。
4.根据权利要求1所述的半导体衬底，其中所述侧表面为倾斜表面。
5.根据权利要求3所述的半导体衬底，其中所述金属结构包括第一金属结构和在所述第一金属结构上的第二金属结构。
6.根据权利要求5所述的半导体衬底，其中所述介电结构包括第一介电层和第二介电层，所述第一金属结构在所述第一介电层的顶表面和侧表面之上，且所述第二金属结构在所述第二介电层的顶表面和侧表面之上。
7.根据权利要求6所述的半导体衬底，其中所述第二金属结构延伸到低于所述第一介电层的所述顶表面的层位。
8.根据权利要求3所述的半导体装置衬底，其中所述金属结构延伸穿过所述介电结构，且在所述侧表面下方接触所述第一图案化导电层。
9.一种半导体封装，其包括：
介电结构，其具有经配置以靠近焊料凸块的底表面和连接到所述底表面的侧表面；
第一图案化导电层，其靠近所述介电结构的顶表面，所述顶表面与所述底表面相对；
第二图案化导电层，其在所述侧表面上延伸；
第三图案化导电层，其比所述第一图案化导电层更接近于所述底表面且在所述侧表面上延伸；以及
在所述顶表面之上的半导体芯片。
10.根据权利要求9所述的半导体封装，其中所述第二图案化导电层的在所述侧表面上延伸的一部分和所述第三图案化导电层的在所述侧表面上延伸的一部分形成金属结构，且所述金属结构包围所述介电结构。
11.根据权利要求9所述的半导体封装，其进一步包括囊封所述半导体芯片的封胶体。
12.根据权利要求10所述的半导体封装，其中所述金属结构为经填充沟槽或经填充通孔。
13.根据权利要求10所述的半导体封装，其中所述金属结构与所述第一图案化导电层的远离所述侧表面的一部分电耦合。
14.根据权利要求10所述的半导体封装，其中所述金属结构包括第一金属结构和第二金属结构，所述第一金属结构比所述第二金属结构更接近于所述顶表面，且第四图案化导电层设置在所述第一金属结构与所述第二金属结构之间。
15.一种用于制造半导体封装的方法，其包括：
提供载体；
在所述载体上形成第一图案化导电层；
在所述第一图案化导电层上形成介电结构；
通过在所述介电结构中形成开口而在所述介电结构中界定切割线区；以及
同时形成在所述介电结构上且进入所述开口中的第二图案化导电层。
16.根据权利要求15所述的方法，其中所述形成所述介电结构包括：
在所述载体上形成第一介电层；以及
在所述第一介电层上形成第二介电层。
17.根据权利要求16所述的方法，在所述载体上形成所述第一介电层之后，所述方法进一步包括：
同时在所述切割线区中形成第一开口且在邻近于所述切割线区的导电图案区中形成第二开口；以及
在所述第一介电层、所述第一开口和所述第二开口上形成第三图案化导电层。
18.根据权利要求17所述的方法，在形成所述第三图案化导电层之后，所述方法进一步包括：
在所述第一介电层和所述第一图案化导电层上形成所述第二介电层，所述第二介电层填充到所述第一开口中；
同时在所述切割线区中形成第三开口且在所述导电图案区中形成第四开口，所述第三开口与所述第一开口对准；以及
形成在所述第二介电层上且进入所述第三开口中的第四图案化导电层。
19.根据权利要求16所述的方法，在形成所述介电结构之后，所述方法进一步包括：
移除所述第一介电层和所述第二介电层以形成所述开口。
20.根据权利要求18所述的方法，其中形成所述第一图案化导电层和所述第二图案化导电层包括电化学镀敷操作。
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