JP2020088035A - 半導体装置の製造方法 - Google Patents

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【課題】切断位置の位置ずれを抑制できる半導体装置の製造方法を提供する。【解決手段】半導体装置A1の製造方法において、z方向において互いに反対側を向く主面901および裏面902を有するリードフレーム900を準備する準備工程と、封止樹脂920を形成する樹脂形成工程と、裏面902から、前記リードフレームのz方向の途中まで切削を行うことで溝部904を形成する溝部形成工程と、溝部904に沿って、z方向視において溝部904よりも幅が狭く且つそのすべてが溝部904に重なる除去領域S1においてリードフレーム900および封止樹脂920をz方向の全域において除去する切断工程とを備えた。準備工程では、リードフレーム900の、除去領域S1に、z方向の端部が開口している穴部903を形成し、溝部形成工程では、裏面902側に穴部903が露出した状態とし、切断工程では、穴部903を基準にして切断を行うことを特徴とする。【選択図】図14

Description

本開示は、半導体装置の製造方法に関する。
トランジスタに代表される半導体素子を備えた半導体装置は、様々な構成が提案されている。半導体装置の一例として、リードに半導体素子が搭載され封止樹脂で覆われた半導体装置がある。当該半導体装置は、リードフレームに半導体素子を搭載して封止樹脂で覆った後、リードフレームおよび封止樹脂を切断することで製造される。製造方法によっては、1度の切断工程で個片に切り離してしまわず、ハーフカット工程で途中まで切断した後、所定の処理を行い、その後のフルカット工程を行うことで、個片に切り離す場合がある。たとえば、特許文献1には、ハーフカット工程により形成された溝に導電層を形成し、その後フルカット工程により半導体装置に個片化する製造方法が開示されている。また、特許文献2には、ハーフカット工程によりリードを切断し、切断面のバリの除去を行ってから、その後フルカット工程により半導体装置に個片化する製造方法が開示されている。
これらの製造方法においては、ハーフカット工程時およびフルカット工程時に、リードフレームに形成されているアライメントマークを基準にして切断を行う。切断位置には誤差が生じうる。ハーフカット工程時の切断位置に最大誤差が生じ、フルカット工程時の切断位置に、ハーフカット工程時とは反対方向に最大誤差が生じた場合、ハーフカット工程時の切断位置とフルカット工程時の切断位置との位置関係に許容範囲を超えた位置ずれが生じる場合がある。
特開2014-183142号公報 特開2007-123327号公報
本開示は、上記した事情のもとで考え出されたものであって、切断位置の位置ずれを抑制できる半導体装置の製造方法を提供することをその課題とする。
本開示によって提供される半導体装置の製造方法は、厚さ方向において互いに反対側を向く主面および裏面を有するリードフレームを準備する準備工程と、前記主面に半導体素子を搭載する搭載工程と、前記半導体素子を覆う封止樹脂を形成する樹脂形成工程と、前記リードフレームの前記裏面から、前記リードフレームの前記厚さ方向の途中まで切削を行うことで溝部を形成する溝部形成工程と、前記溝部に沿って、前記厚さ方向視において前記溝部よりも幅が狭く且つそのすべてが前記溝部に重なる除去領域において前記リードフレームおよび前記封止樹脂を前記厚さ方向の全域において除去する切断工程とを備え、前記準備工程では、前記リードフレームの、前記除去領域に、前記厚さ方向の端部が開口している穴部を形成し、前記溝部形成工程では、前記裏面側に前記穴部が露出した状態とし、前記切断工程では、前記穴部を基準にして切断を行うことを特徴とする。
本開示にかかる半導体装置の製造方法は、除去領域に形成された穴部が溝部から露出した状態とし、切断工程では、当該穴部を基準にして切断を行う。したがって、切断工程における誤差は、アライメントマークを基準にした場合に生じる誤差より小さくなる。したがって、切断位置の位置ずれを抑制できる。
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
本開示の第1実施形態にかかる半導体装置を示す斜視図である。 図1に示す半導体装置の斜視図であって、底面側を上側にした状態の図である。 図1に示す半導体装置の平面図である。 図1に示す半導体装置の底面図である。 図3のV−V線に沿う断面図である。 図3のVI−VI線に沿う断面図である。 図1に示す半導体装置の製造工程を示す平面図である。 図7のVIII−VIII線に沿う断面図である。 図1に示す半導体装置の製造工程を示す平面図である。 図1に示す半導体装置の製造工程を示す底面図である。 図10のXI−XI線に沿う断面図である。 図1に示す半導体装置の製造工程を示す底面図である。 図12のXIII−XIII線に沿う断面図である。 図1に示す半導体装置の製造工程を示す断面図である。 図1に示す半導体装置の製造工程を示す底面図である。 図15のXVI−XVI線に沿う断面図である。 図1に示す半導体装置の製造工程の第1変形例を示す断面図である。 図1に示す半導体装置の製造工程の第1変形例を示す断面図である。 図1に示す半導体装置の製造工程の第2変形例を示す断面図である。 図1に示す半導体装置の製造工程の第2変形例を示す断面図である。 本開示の第2実施形態にかかる半導体装置を示す斜視図である。 図21に示す半導体装置の斜視図であって、底面側を上側にした状態の図である。 図21に示す半導体装置の底面図である。 図21に示す半導体装置の製造工程を示す平面図である。 図21に示す半導体装置の製造工程を示す底面図である。
以下、本開示の好ましい実施の形態を、添付図面を参照して具体的に説明する。
〔第1実施形態〕
図1〜図6に基づき、本開示の第1実施形態にかかる半導体装置A1について説明する。半導体装置A1は、複数のリード1〜3、半導体素子6、ボンディングワイヤ71,72、および封止樹脂8を備える。
図1は、半導体装置A1を示す斜視図である。図2は、半導体装置A1を示す斜視図であって、底面側を上側にした状態の図である。図3は、半導体装置A1を示す平面図である。図3においては、理解の便宜上、封止樹脂8を透過して、封止樹脂8の外形を想像線(二点鎖線)で示している。図4は、半導体装置A1を示す底面図である。図5は、図3のV−V線に沿う断面図である。図6は、図3のVI−VI線に沿う断面図である。
これらの図に示す半導体装置A1は、様々な機器の回路基板に表面実装される装置である。半導体装置A1の厚さ方向視の形状は矩形状である。説明の便宜上、半導体装置A1の厚さ方向をz方向とし、z方向に直交する半導体装置A1の一方の辺に沿う方向(図3における左右方向)をx方向、z方向およびx方向に直交する方向(図3における上下方向)をy方向とする。z方向が本開示の「厚さ方向」に相当し、y方向が本開示の「第1方向」に相当する。半導体装置A1の大きさは特に限定されず、本実施形態においては、たとえばx方向寸法が4〜5mm程度、y方向寸法が5〜6mm程度、z方向寸法が0.5〜1mm程度である。
複数のリード1〜3は、半導体素子6を支持するとともに、半導体素子6と導通している。リード1〜3は、たとえば、金属板に打ち抜き加工やエッチング処理等を施すことにより形成されている。リード1〜3は、金属からなり、好ましくはCuおよびNiのいずれか、またはこれらの合金や42アロイなどからなる。本実施形態においては、リード1〜3が、Cuからなる場合を例に説明する。リード1〜3の厚さは、たとえば0.08〜0.3mmであり、本実施形態においては0.2mm程度である。以降の説明においては、第1リード1、第2リード2、および第3リード3と記載する。なお、まとめて示す場合は、リード1〜3と記載する。
図3に示すように、第3リード3は、半導体装置A1のy方向の一方端(図3においては上側)に配置され、x方向の全体に広がっている。第1リード1と第2リード2とは、半導体装置A1のy方向の他方端(図3においては下側)に、それぞれ第3リード3から離間して、また、x方向に並んで互いに離間して配置されている。z方向視寸法は、第3リード3が最大であり、第1リード1が最小である。
第3リード3は、搭載部310、第1端子部320、および第2端子部330を備える。
搭載部310は、z方向視において、第3リード3の中央に位置し、z方向視略矩形状である。搭載部310は、搭載部主面311および搭載部裏面312を有する。搭載部主面311および搭載部裏面312は、z方向において互いに反対側を向いている。搭載部主面311は、図5〜図6の上方を向く面である。搭載部主面311は、半導体素子6が搭載される面である。搭載部裏面312は、図5〜図6の下方を向く面である。搭載部裏面312は、封止樹脂8から露出して、裏面端子になる。なお、搭載部310の形状は限定されない。たとえば、搭載部310の周囲に、第3リード3が封止樹脂8から剥離することを防止するための薄肉部を、たとえばハーフエッチング処理により形成してもよい。
第1端子部320は、搭載部310に繋がっており、z方向視略矩形状である。第1端子部320は、搭載部310のy方向の一方端面(図3においては上側の端面)に2個配置されている。各第1端子部320は、第1端子部主面321、第1端子部裏面322、および第1端子部端面323を有する。第1端子部主面321および第1端子部裏面322は、z方向において互いに反対側を向いている。第1端子部主面321は、図5〜図6の上方を向く面である。第1端子部主面321と搭載部主面311とは、面一になっている。第1端子部裏面322は、図5〜図6の下方を向く面である。第1端子部裏面322と搭載部裏面312とは、面一になっている。第1端子部端面323は、第1端子部主面321および第1端子部裏面322を繋ぐ面であり、y方向外側を向く面である。第1端子部端面323は、後述する製造工程における第2切断工程でのフルカットダイシングにより形成される。第1端子部端面323および第1端子部裏面322は、封止樹脂8から露出して繋がっており、端子になる(図4参照)。なお、第1端子部320の形状、配置位置および個数は限定されない。
第2端子部330は、搭載部310に繋がっており、z方向視略矩形状である。第2端子部330は、搭載部310のx方向の両端面にそれぞれ2個ずつ、合計4個配置されている。各第2端子部330は、第2端子部主面331、第2端子部裏面332、第2端子部端面333、および第2端子部凹部334を有する。第2端子部主面331および第2端子部裏面332は、z方向において互いに反対側を向いている。第2端子部主面331は、図5〜図6の上方を向く面である。第2端子部主面331と搭載部主面311とは、面一になっている。第2端子部裏面332は、図5〜図6の下方を向く面である。第2端子部裏面332と搭載部裏面312とは、面一になっている。第2端子部端面333は、第2端子部主面331および第2端子部裏面332に直交し、第2端子部主面331に繋がる面であり、x方向外側を向く面である。第2端子部端面333は、後述する製造工程における第1切断工程でのフルカットダイシングにより形成される。第2端子部凹部334は、第2端子部裏面332から第2端子部主面331側に凹んでおり、第2端子部裏面332のx方向外側の端縁に位置し、y方向の両端まで延びている。第2端子部凹部334は、第2端子部裏面332および第2端子部端面333に繋がっている。第2端子部凹部334は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。第2端子部端面333、第2端子部裏面332、および第2端子部凹部334は、封止樹脂8から露出して繋がっており、端子になる(図4および図5参照)。なお、第2端子部330の形状、配置位置および個数は限定されない。
第3リード3の表面のうち、搭載部裏面312、第1端子部裏面322、第2端子部裏面332、および第2端子部凹部334には、めっき層340が形成されている(図5および図6参照)。めっき層340は、たとえばNiめっき層、Pdめっき層およびAuめっき層が積層されたものである。Niめっき層の厚さは、たとえば0.5μm〜2.0μmであり、Pdめっき層は、たとえば0.02μm〜0.15μmであり、Auめっき層は、たとえば0.003μm〜0.015μmである。なお、めっき層340の構成は限定されず、たとえばNiめっき層およびAuめっき層が積層されたものなどであってもよい。後述するように、製造工程において、リードフレームのうち封止樹脂から露出する面全体にめっき層が形成されるが、第1端子部端面323および第2端子部端面333は、第1切断工程または第2切断工程で切断された切断面なので、めっき層340が形成されていない。
第2端子部端面333にはめっき層340が形成されていないが、第2端子部凹部334にはめっき層340が形成されている。したがって、半導体装置A1を回路基板に実装した場合、第2端子部凹部334のめっき層340にはんだフィレットが形成される。これにより、半導体装置A1の回路基板への実装強度を高めることができる。また、実装後の第3リード3と回路基板との接合状態を、外観検査により容易に判断できる。
第1リード1は、z方向視において、半導体装置A1の角部(図3においては右下の角部)に配置され、ワイヤボンディング部110、第1端子部120、および第2端子部130を備える。
ワイヤボンディング部110は、z方向視において矩形状であり、第1リード1の第3リード3側に位置する。ワイヤボンディング部110は、ワイヤボンディング部主面111およびワイヤボンディング部裏面112を有する。ワイヤボンディング部主面111およびワイヤボンディング部裏面112は、z方向において互いに反対側を向いている。ワイヤボンディング部主面111は、図5〜図6の上方を向く面である。ワイヤボンディング部主面111は、ボンディングワイヤ71がボンディングされる面である。ワイヤボンディング部裏面112は、図5〜図6の下方を向く面である。ワイヤボンディング部裏面112は、封止樹脂8から露出して、裏面端子になる。なお、ワイヤボンディング部110の形状は限定されない。たとえば、ワイヤボンディング部110の周囲に、第1リード1が封止樹脂8から剥離することを防止するための薄肉部を、たとえばハーフエッチング処理により形成してもよい。
第1端子部120は、ワイヤボンディング部110に繋がっており、z方向視略矩形状である。第1端子部120は、ワイヤボンディング部110の第3リード3とは反対側に位置し、y方向の一方端面(図3においては下側の端面)に1個配置されている。第1端子部120は、第1端子部主面121、第1端子部裏面122、および第1端子部端面123を有する。第1端子部主面121および第1端子部裏面122は、z方向において互いに反対側を向いている。第1端子部主面121は、図5〜図6の上方を向く面である。第1端子部主面121とワイヤボンディング部主面111とは、面一になっている。第1端子部裏面122は、図5〜図6の下方を向く面である。第1端子部裏面122とワイヤボンディング部裏面112とは、面一になっている。第1端子部端面123は、第1端子部主面121および第1端子部裏面122を繋ぐ面であり、y方向外側を向く面である。第1端子部端面123は、後述する製造工程における第2切断工程でのフルカットダイシングにより形成される。第1端子部端面123および第1端子部裏面122は、封止樹脂8から露出して繋がっており、端子になる(図4参照)。なお、第1端子部120の形状、配置位置および個数は限定されない。
第2端子部130は、ワイヤボンディング部110に繋がっており、z方向視略矩形状である。第2端子部130は、ワイヤボンディング部110のx方向の一方端面(図3においては右側の端面)に1個配置されている。第2端子部130は、第2端子部主面131、第2端子部裏面132、第2端子部端面133、および第2端子部凹部134を有する。第2端子部主面131および第2端子部裏面132は、z方向において互いに反対側を向いている。第2端子部主面131は、図5〜図6の上方を向く面である。第2端子部主面131とワイヤボンディング部主面111とは、面一になっている。第2端子部裏面132は、図5〜図6の下方を向く面である。第2端子部裏面132とワイヤボンディング部裏面112とは、面一になっている。第2端子部端面133は、第2端子部主面131および第2端子部裏面132に直交し、第2端子部主面131に繋がる面であり、x方向外側を向く面である。第2端子部端面133は、後述する製造工程における第1切断工程でのフルカットダイシングにより形成される。第2端子部凹部134は、第2端子部裏面132から第2端子部主面131側に凹んでおり、第2端子部裏面132のx方向外側の端縁に位置し、y方向の両端まで延びている。第2端子部凹部134は、第2端子部裏面132および第2端子部端面133に繋がっている。第2端子部凹部134は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。第2端子部端面133、第2端子部裏面132、および第2端子部凹部134は、封止樹脂8から露出して繋がっており、端子になる(図4参照)。
第1リード1の表面のうち、ワイヤボンディング部裏面112、第1端子部裏面122、第2端子部裏面132、および第2端子部凹部134には、めっき層140が形成されている(図6参照)。めっき層140は、第3リード3のめっき層340と同様であって、たとえばNiめっき層、Pdめっき層およびAuめっき層が積層されたものである。なお、めっき層140の構成は限定されない。後述するように、製造工程において、リードフレームのうち封止樹脂から露出する面全体にめっき層が形成されるが、第1端子部端面123および第2端子部端面133は、第1切断工程または第2切断工程で切断された切断面なので、めっき層140が形成されていない。
第2端子部端面133にはめっき層140が形成されていないが、第2端子部凹部134にはめっき層140が形成されている。したがって、半導体装置A1を回路基板に実装した場合、第2端子部凹部134のめっき層140にはんだフィレットが形成される。これにより、半導体装置A1の回路基板への実装強度を高めることができる。また、実装後の第1リード1と回路基板との接合状態を、外観検査により容易に判断できる。
第2リード2は、z方向視において、半導体装置A1の角部(図3においては左下の角部)に配置され、ワイヤボンディング部210、第1端子部220、および第2端子部230を備える。
ワイヤボンディング部210は、z方向視においてx方向に長い矩形状であり、第2リード2の第3リード3側に位置する。ワイヤボンディング部210は、ワイヤボンディング部主面211およびワイヤボンディング部裏面212を有する。ワイヤボンディング部主面211およびワイヤボンディング部裏面212は、z方向において互いに反対側を向いている。ワイヤボンディング部主面211は、図5〜図6の上方を向く面である。ワイヤボンディング部主面211は、ボンディングワイヤ72がボンディングされる面である。ワイヤボンディング部裏面212は、図5〜図6の下方を向く面である。ワイヤボンディング部裏面212は、封止樹脂8から露出して、裏面端子になる。なお、ワイヤボンディング部210の形状は限定されない。たとえば、ワイヤボンディング部210の周囲に、第2リード2が封止樹脂8から剥離することを防止するための薄肉部を、たとえばハーフエッチング処理により形成してもよい。
第1端子部220は、ワイヤボンディング部210に繋がっており、z方向視略矩形状である。第1端子部220は、ワイヤボンディング部110の第3リード3とは反対側に位置し、y方向の一方端面(図3においては下側の端面)に2個配置されている。各第1端子部220は、第1端子部主面221、第1端子部裏面222、および第1端子部端面223を有する。第1端子部主面221および第1端子部裏面222は、z方向において互いに反対側を向いている。第1端子部主面221は、図5〜図6の上方を向く面である。第1端子部主面221とワイヤボンディング部主面211とは、面一になっている。第1端子部裏面222は、図5〜図6の下方を向く面である。第1端子部裏面222とワイヤボンディング部裏面212とは、面一になっている。第1端子部端面223は、第1端子部主面221および第1端子部裏面222を繋ぐ面であり、y方向外側を向く面である。第1端子部端面223は、後述する製造工程における第2切断工程でのフルカットダイシングにより形成される。第1端子部端面223および第1端子部裏面222は、封止樹脂8から露出して繋がっており、端子になる(図4参照)。なお、第1端子部220の形状、配置位置および個数は限定されない。
第2端子部230は、ワイヤボンディング部210に繋がっており、z方向視略矩形状である。第2端子部230は、ワイヤボンディング部210のx方向の一方端面(図3においては左側の端面)に1個配置されている。第2端子部230は、第2端子部主面231、第2端子部裏面232、第2端子部端面233、および第2端子部凹部234を有する。第2端子部主面231および第2端子部裏面232は、z方向において互いに反対側を向いている。第2端子部主面231は、図5〜図6の上方を向く面である。第2端子部主面231とワイヤボンディング部主面211とは、面一になっている。第2端子部裏面232は、図5〜図6の下方を向く面である。第2端子部裏面232とワイヤボンディング部裏面212とは、面一になっている。第2端子部端面233は、第2端子部主面231および第2端子部裏面232に直交し、第2端子部主面231に繋がる面であり、x方向外側を向く面である。第2端子部端面233は、後述する製造工程における第1切断工程でのフルカットダイシングにより形成される。第2端子部凹部234は、第2端子部裏面232から第2端子部主面231側に凹んでおり、第2端子部裏面232のx方向外側の端縁に位置し、y方向の両端まで延びている。第2端子部凹部234は、第2端子部裏面232および第2端子部端面233に繋がっている。第2端子部凹部234は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。第2端子部端面233、第2端子部裏面232、および第2端子部凹部234は、封止樹脂8から露出して繋がっており、端子になる(図4参照)。
第2リード2の表面のうち、ワイヤボンディング部裏面212、第1端子部裏面222、第2端子部裏面232、および第2端子部凹部234には、めっき層が形成されている(図示なし)。当該めっき層は、第3リード3のめっき層340と同様であって、たとえばNiめっき層、Pdめっき層およびAuめっき層が積層されたものである。なお、めっき層の構成は限定されない。後述するように、製造工程において、リードフレームのうち封止樹脂から露出する面全体にめっき層が形成されるが、第1端子部端面223および第2端子部端面233は、第1切断工程または第2切断工程で切断された切断面なので、めっき層が形成されていない。
第2端子部端面233にはめっき層が形成されていないが、第2端子部凹部234にはめっき層が形成されている。したがって、半導体装置A1を回路基板に実装した場合、第2端子部凹部234のめっき層にはんだフィレットが形成される。これにより、半導体装置A1の回路基板への実装強度を高めることができる。また、実装後の第2リード2と回路基板との接合状態を、外観検査により容易に判断できる。
半導体素子6は、半導体装置A1の電気的機能を発揮する要素である。半導体素子6の種類は特に限定さない。本実施形態では、半導体素子6は、MOSFET(metal-oxide-semiconductor field-effect transistor)などのトランジスタである。半導体素子6は、素子本体60、第1電極61、第2電極62および第3電極63を有する。
第1電極61および第2電極62は、素子本体60のうち第3リード3とは反対側を向く面に設けられている。第3電極63は、素子本体60のうち第3リード3に対向する面に設けられている。本実施形態においては、第1電極61はゲート電極であり、第2電極62はソース電極であり、第3電極63はドレイン電極である。
半導体素子6は、図示しない導電性接合材を介して、第3リード3の搭載部主面311の中央に搭載されている。これにより、半導体素子6の第3電極63は、導電性接合材によって、第3リード3に電気的に接続されている。ボンディングワイヤ71は、半導体素子6の第1電極61と、第1リード1のワイヤボンディング部主面111とに接続されている。これにより、半導体素子6の第1電極61は、第1リード1に電気的に接続されている。複数のボンディングワイヤ72は、半導体素子6の第2電極62と、第2リード2のワイヤボンディング部主面211とに接続されている。これにより、半導体素子6の第2電極62は、第2リード2に電気的に接続されている。
なお、上述した半導体素子6の構成および各リード1〜3との接続方法は一例である。半導体素子6の種類、搭載数および配置は限定されず、接続方法も限定されない。
封止樹脂8は、各リード1〜3の一部ずつと、半導体素子6と、ボンディングワイヤ71,72とを覆っている。封止樹脂8は、たとえば黒色のエポキシ樹脂からなる。
封止樹脂8は、樹脂主面81、樹脂裏面82、樹脂第1側面83、樹脂第2側面84、および樹脂凹部85を有する。樹脂主面81と樹脂裏面82とは、z方向において互いに反対側を向いている。樹脂主面81は、図5〜図6の上方を向く面であり、樹脂裏面82は、図5〜図6の下方を向く面である。樹脂第1側面83は、樹脂主面81および樹脂裏面82を繋ぐ面であり、y方向の外側を向く面である。樹脂第1側面83は、後述する製造工程における第2切断工程でのフルカットダイシングにより形成される。樹脂第2側面84は、樹脂主面81および樹脂裏面82に直交し、樹脂主面81に繋がる面であり、x方向の外側を向く面である。樹脂第2側面84は、後述する製造工程における第1切断工程でのフルカットダイシングにより形成される。樹脂凹部85は、樹脂裏面82から樹脂主面81側に凹んでおり、樹脂裏面82のx方向の両端縁にそれぞれ位置し、y方向の両端まで延びている。樹脂凹部85は、樹脂裏面82および樹脂第2側面84に繋がっている。樹脂凹部85は、後述する製造工程における溝部形成工程でのハーフカットダイシングにより形成される。
第1リード1の第1端子部端面123および第2リード2の第1端子部端面223は、一方の樹脂第1側面83と互いに面一であり、第3リード3の各第1端子部端面323は、他方の樹脂第1側面83と互いに面一である。第3リード3のx方向の一方側(図3においては右側)の各第2端子部端面333および第1リード1の第2端子部端面133は、一方側(図3においては右側)の樹脂第2側面84と互いに面一である。また、第3リード3のx方向の他方側(図3においては左側)の各第2端子部端面333および第2リード2の第2端子部端面233は、他方側(図3においては左側)の樹脂第2側面84と互いに面一である。
次に、半導体装置A1の製造方法の一例について、図7〜図16を参照して以下に説明する。図7および図9は、半導体装置A1の製造方法にかかる工程を示す平面図である。図10、図12および図15は、半導体装置A1の製造方法にかかる工程を示す底面図である。図8、図11、図13、図14および図16は、半導体装置A1の製造方法にかかる工程を示す断面図である。図8は、図7に示すVIII−VIII線に沿う断面図である。図11は、図10に示すXI−XI線に沿う断面図である。図13は、図12に示すXIII−XIII線に沿う断面図である。図14は、図13に対応する断面図である。図16は、図15に示すXVI−XVI線に沿う断面図である。なお、これらの図に示すx方向、y方向およびz方向は、図1〜図6と同じ方向を示している。
まず、図7および図8に示すようにリードフレーム900を準備する(準備工程)。リードフレーム900は、各リード1〜3となる板状の材料である。本実施形態においては、リードフレーム900の母材は、Cuからなる。本実施形態では、リードフレーム900は、金属板にエッチング処理等を施すことにより形成されている。なお、リードフレーム900は、他の方法で形成されてもよく、たとえば金属板に打ち抜き加工を施すことにより形成されてもよい。リードフレーム900は、主面901および裏面902を有する。主面901および裏面902は、z方向において互いに反対側を向いている。主面901は、図8の上方を向く面であり、第1リード1のワイヤボンディング部主面111、第1端子部主面121および第2端子部主面131と、第2リード2のワイヤボンディング部主面211、第1端子部主面221および第2端子部主面231と、第3リード3の搭載部主面311、第1端子部主面321および第2端子部主面331となる面である。裏面902は、図8の下方を向く面であり、第1リード1のワイヤボンディング部裏面112、第1端子部裏面122および第2端子部裏面132と、第2リード2のワイヤボンディング部裏面212、第1端子部裏面222および第2端子部裏面232と、第3リード3の搭載部裏面312、第1端子部裏面322および第2端子部裏面332となる面である。図8に示すように、裏面902は、面一になっている。
図7において、比較的粗であるハッチングが施された領域のうちy方向に延びる領域は、後述する第1切断工程において除去される第1除去領域S1である。第1除去領域S1は、リードフレーム900のx方向に隣り合う第3リード3となる部分の間でy方向に延びるように設定されている。また、比較的粗であるハッチングが施された領域のうちx方向に延びる領域は、後述する第2切断工程において除去される第2除去領域S2である。第2除去領域S2は、リードフレーム900の隣り合う半導体装置A1が形成される部分の間でx方向に延びるように設定されている。また、図7において、比較的密であるハッチングが施された領域と比較的粗であるハッチングが施されたy方向に延びる領域(第1除去領域S1)とを合わせた領域は、後述する溝部形成工程において裏面902に溝部が形成される溝部形成領域S3である。溝部形成領域S3は、リードフレーム900のx方向に隣り合う第3リード3となる部分の間でy方向に延びるように設定されている。溝部形成領域S3は、x方向の寸法である幅が第1除去領域S1の幅より大きく、x方向の中央に第1除去領域S1を含んでいる。つまり、第1除去領域S1は、幅が溝部形成領域S3より狭く、そのすべてが溝部形成領域S3に重なっている。
本実施形態では、リードフレーム900は、複数の穴部903を有する。各穴部903は、第1切断工程における目印を形成するために設けられ、第1除去領域S1に沿って複数配置されており、第1除去領域S1のx方向における中心に位置する。穴部903は、z方向視において矩形状であり、主面901から裏面902側に凹んだ凹部である。つまり、穴部903は、主面901側の端部が開口している。本実施形態では、穴部903は、主面901側からのハーフエッチング処理により形成される。したがって、穴部903の深さ(z方向の寸法)は、リードフレーム900の厚さ(z方向の寸法)の半分である。なお、穴部903を形成する方法は限定されず、穴部903は、たとえばスタンピング処理により形成されてもよい。本実施形態では、穴部903は、第1除去領域S1と第2除去領域S2とが交差する領域にそれぞれ配置されている。なお、穴部903の配置位置、配置数、および形状は限定されない。
次いで、図9に示すように、リードフレーム900に半導体素子6を搭載する(搭載工程)。搭載工程では、まず、リードフレーム900の主面901のうち、第3リード3の搭載部主面311になる部分に、半導体素子6を導電性接合材によってボンディングする。次いで、ボンディングワイヤ71を半導体素子6の第1電極61と第1リード1のワイヤボンディング部主面111になる部分とにボンディングし、複数のボンディングワイヤ72を半導体素子6の第2電極62と第2リード2のワイヤボンディング部主面211になる部分とにボンディングする。
次いで、図10および図11に示すように、樹脂材料を硬化させることにより、リードフレーム900の一部、半導体素子6、およびボンディングワイヤ71,72を覆う封止樹脂920を形成する(樹脂形成工程)。本実施形態では、封止樹脂920は黒色のエポキシ樹脂からなる。図10においては、封止樹脂920に点描を付している。樹脂形成工程では、リードフレーム900の裏面902を金型に当接させた状態で流動化させた樹脂材料を金型に流し込むので、図10に示すように、リードフレーム900の裏面902が封止樹脂920から露出し、リードフレーム900の裏面902と封止樹脂920の裏面902と同じ方向を向く面とが、互いに面一になる。図11に示すように、樹脂材料は穴部903にも充填されるので、封止樹脂920は、各穴部903の内部に形成された充填部921を有する。
次いで、図12および図13に示すように、溝部904を形成する(溝部形成工程)。溝部904は、リードフレーム900の裏面902側から主面901側に凹み、y方向に延びる溝であり、図7に示す溝部形成領域S3に対応する位置に形成される。図12に示すように、溝部904は、リードフレーム900および封止樹脂920にまたがって形成される。溝部904は、底面904aおよび側面904bを有する。底面904aは、リードフレーム900の裏面902と同じ方向を向く面である。側面904bは、リードフレーム900の裏面902、および、裏面902と同じ方向を向く封止樹脂920の面と、底面904aとを繋ぐ面である。リードフレーム900のうち第1リード1の第2端子部130になる部分に形成された溝部904が第2端子部凹部134になり、第2リード2の第2端子部230になる部分に形成された溝部904が第2端子部凹部234になり、第3リード3の第2端子部330になる部分に形成された溝部904が第2端子部凹部334になる。また、封止樹脂920に形成された溝部904のうちの一部が、樹脂凹部85になる。
本実施形態においては、溝部形成工程は、図11に示すように、リードフレーム900の裏面902を第1ブレード951で切削するハーフカットダイシング処理により行われる。第1ブレード951の厚さ(x方向の寸法)は、溝部形成領域S3のx方向の寸法に合わせている。当該ハーフカットダイシング処理では、リードフレーム900の所定の位置(たとえばリードフレーム900の四隅など)に形成されているアライメントマークを基準にして、裏面902側から、図7に示す溝部形成領域S3に該当する部分を切削する。また、当該ハーフカットダイシング処理では、リードフレーム900のz方向の途中までで、かつ、穴部903に達し穴部903が露出するまで(封止樹脂920の充填部921に達するまで)、切削を行う(図11に2点鎖線で示す第1ブレード951参照)。本実施形態では、リードフレーム900の厚さ(z方向の寸法)の半分以上、たとえば3分の2程度の深さまで切削を行う。これにより、図12および図13に示すように、溝部904の底面904aが穴部903につながって、底面904aから穴部903が露出する。また、封止樹脂920の充填部921に端面921aが形成されて、溝部904の底面904aから露出する。本実施形態では、封止樹脂920が黒色のエポキシ樹脂なので、端面921aが視認しやすい目印として、溝部904の底面904aに表れる。なお、溝部形成工程では、ブレードによるハーフカットダイシング以外の方法で、溝部904を形成してもよい。
次いで、図14に示すように、めっき層910を形成する(めっき工程)。めっき層910は、リードフレーム900を導電経路とした電解めっきにより形成される。めっき層910は、リードフレーム900の裏面902、および、溝部904の底面904aおよび側面904bに位置する部分に形成される。本実施形態では、めっき層910は、Niめっき層、Pdめっき層およびAuめっき層を順に積層させることで形成される。リードフレーム900のうち第1リード1になる部分に形成されためっき層910がめっき層140になり、第2リード2になる部分に形成されためっき層910がめっき層240になり、第3リード3になる部分に形成されためっき層910がめっき層340になる。
次いで、図14に示すように、封止樹脂920の、リードフレーム900の主面901と同じ方向を向く面に、保護テープ970を貼り付ける。保護テープ970は、後述する第1切断工程および第2切断工程で、各個片がバラバラになるのを防ぐ。
次いで、図15および図16に示すように、保護テープ970を切断することなく、リードフレーム900および封止樹脂920を、y方向に沿って切断する(第1切断工程)。本実施形態においては、第1切断工程は、図14に示すように、リードフレーム900の裏面902側から、第2ブレード952で切削するフルカットダイシング処理により行われる。第2ブレード952の厚さ(x方向の寸法)は、第1除去領域S1のx方向の寸法に合わせており、溝部形成工程で使用される第1ブレード951の厚さより薄い。当該フルカットダイシング処理では、溝部904の底面904aに表れた封止樹脂920の端面921a(底面904aから露出する穴部903)を基準にして、裏面902側から、図10に示す第1除去領域S1に該当する部分を、保護テープ970に達するまで切削する。したがって、リードフレーム900および封止樹脂920の、z方向視において第1除去領域S1に重なる部分は、z方向の全域において除去される。これにより、リードフレーム900にx方向を向く切断面が形成される。これらの切断面のうち第1リード1の第2端子部130になる部分に形成された切断面が第2端子部端面133になり、第2リード2の第2端子部230になる部分に形成された切断面が第2端子部端面233になり、第3リード3の第2端子部330になる部分に形成された切断面が第2端子部端面333になる。また、封止樹脂920に形成された切断面が、樹脂第2側面84になる。なお、第1切断工程では、ブレードによるフルカットダイシング以外の方法で切断を行ってもよい。たとえば、第1切断工程では、プラズマダイシングやレーザダイシングにより切断を行ってもよい。第1切断工程によって、リードフレーム900および封止樹脂920がx方向に分割される。
次いで、保護テープ970を切断することなく、リードフレーム900および封止樹脂920を、x方向に沿って切断する(第2切断工程)。本実施形態においては、第2切断工程は、リードフレーム900の裏面902側から、第2ブレード952で切削するフルカットダイシング処理により行われる。当該フルカットダイシング処理では、リードフレーム900の所定の位置に形成されているアライメントマークを基準にして、裏面902側から、図15に示す第2除去領域S2(図7に示す第2除去領域S2と同じ)に該当する部分を切削する。したがって、リードフレーム900および封止樹脂920の、z方向視において第2除去領域S2に重なる部分は、z方向の全域において除去される。これにより、リードフレーム900にy方向を向く切断面が形成される。これらの切断面のうち第1リード1の第1端子部120になる部分に形成された切断面が第1端子部端面123になり、第2リード2の第1端子部220になる部分に形成された切断面が第1端子部端面223になり、第3リード3の第1端子部320になる部分に形成された切断面が第1端子部端面323になる。また、封止樹脂920に形成された切断面が、樹脂第1側面83になる。なお、第2切断工程では、ブレードによるフルカットダイシング以外の方法で切断を行ってもよい。たとえば、第2切断工程では、プラズマダイシングやレーザダイシングにより切断を行ってもよい。第2切断工程によって、リードフレーム900および封止樹脂920がy方向に分割され、半導体素子6ごとの複数の個片が保護テープ970で繋がった状態になる。
次いで、保護テープ970を剥離する。これにより、半導体素子6ごとの複数の個片に分割される。以上の工程を経ることにより、図1〜図6に示す半導体装置A1が形成される。
次に、半導体装置A1の製造方法の作用効果について説明する。
本実施形態によると、第1切断工程では、溝部904の底面904aに表れた封止樹脂920の端面921aを基準にして、フルカットダイシング処理により切断が行われる。端面921aは、リードフレーム900の第1除去領域S1のx方向における中心位置に配置された穴部903に充填された封止樹脂920の充填部921が溝部904の底面904aから露出したものである。したがって、端面921aは、第1除去領域S1のx方向における中心位置を示している。第1切断工程では、端面921aを基準にして切断が行われるので、アライメントマークを基準にして切断を行う場合と比較して、精度が高くなり、切断位置の誤差は小さくなる。したがって、溝部形成工程で最大の誤差が生じ、第1切断工程で反対方向に最大誤差が生じた場合の合計の誤差は、第1切断工程でもアライメントマークを基準にした場合と比較して小さくなる。よって、溝部904に対する切断位置の位置ずれを抑制できる。これにより、第3リード3の第2端子部凹部334などが許容範囲を超えて小さくなってしまうことを抑制できる。
また、本実施形態によると、穴部903は、主面901側の端部が開口している。したがって、樹脂形成工程で樹脂材料が穴部903にも充填され、封止樹脂920の充填部921が形成される。これにより、溝部形成工程でのハーフカットダイシング処理で、端面921aを溝部904の底面904aから露出させることができる。
また、本実施形態によると、封止樹脂920は、黒色のエポキシ樹脂からなる。したがって、溝部904の底面904aから露出する端面921aが視認しやすく、画像認識などで認識しやすい。つまり、第1切断工程での基準に利用しやすい。
〔第1変形例〕
図17〜図18に基づき、本開示の第1実施形態にかかる半導体装置A1の製造方法の第1変形例について説明する。図17および図18は、半導体装置A1の製造方法にかかる工程を示す断面図である。図17は図8に相当する図であり、図18は図11に相当する図である。
図17に示すように、本変形例では、リードフレーム900が有する穴部903が、主面901から裏面902まで貫通している。つまり、本変形例にかかる穴部903は、主面901側の端部および裏面902側の端部がともに開口している。本変形例では、穴部903は、エッチング処理により形成される。なお、穴部903を形成する方法は限定されない。
また、図18に示すように、樹脂形成工程では、樹脂材料が穴部903にも充填されるので、封止樹脂920は、各穴部903の内部に形成された充填部921を有する。穴部903が裏面902まで貫通しているので、充填部921は裏面902から露出する。本実施形態では、封止樹脂920が黒色のエポキシ樹脂なので、充填部921が視認しやすい目印として、リードフレーム900の裏面902に表れる。そして、溝部形成工程では、裏面902から露出した充填部921を基準にして、裏面902側からハーフカットダイシング処理を行う。また、当該ハーフカットダイシング処理では、リードフレーム900のz方向の途中まで切削を行う(図18に2点鎖線で示す第1ブレード951参照)。はじめから充填部921が裏面902から露出しているので、ハーフカットダイシング処理での切削の深さは、主面901まで達しなければ制限されない。溝部形成工程により、溝部904が形成され、溝部904の底面904aから穴部903が露出する。また、封止樹脂920の充填部921に端面921aが形成されて、溝部904の底面904aから露出する。
本変形例においても、第1実施形態と同様の効果を奏することができる。また、本変形例によると、溝部形成工程では、裏面902から露出した充填部921を基準にして、ハーフカットダイシング処理により、溝部904が形成される。よって、アライメントマークを基準にして溝部904を形成する場合と比較して、精度が高くなり、溝部904の形成位置の誤差は小さくなる。したがって、溝部形成工程で最大の誤差が生じ、第1切断工程で反対方向に最大誤差が生じた場合の合計の誤差は、溝部形成工程でアライメントマークを基準にした場合と比較して小さくなる。よって、溝部904に対する切断位置の位置ずれをより抑制できる。これにより、第3リード3の第2端子部凹部334などが許容範囲を超えて小さくなってしまうことをより抑制できる。
〔第2変形例〕
図19〜図20に基づき、本開示の第1実施形態にかかる半導体装置A1の製造方法の第2変形例について説明する。図19および図20は、半導体装置A1の製造方法にかかる工程を示す断面図である。図19は図8に相当する図であり、図20は図11に相当する図である。
図19に示すように、本変形例では、リードフレーム900が有する穴部903は、裏面902から主面901側に凹んだ凹部である。つまり、穴部903は、裏面902側の端部が開口している。本変形例では、穴部903は、裏面902側からのハーフエッチング処理により形成される。したがって、穴部903の深さ(z方向の寸法)は、リードフレーム900の厚さ(z方向の寸法)の半分である。なお、穴部903を形成する方法は限定されず、穴部903は、たとえばスタンピング処理により形成されてもよい。
また、図20に示すように、樹脂形成工程では、樹脂材料が穴部903に充填されないので、封止樹脂920は充填部921を有さない。そして、溝部形成工程では、裏面902側に形成された穴部903を基準にして、裏面902側からハーフカットダイシング処理を行う。また、当該ハーフカットダイシング処理では、リードフレーム900のz方向の穴部903の深さより浅い位置まで切削を行う(図20に2点鎖線で示す第1ブレード951参照)。本実施形態では、リードフレーム900の厚さ(z方向の寸法)の半分以下の深さまで切削を行う。これにより、溝部904の深さ(z方向の寸法)は、穴部903の深さより浅くなる。したがって、穴部903の一部が残って、溝部904の底面904aから露出する状態になる。第1切断工程では、溝部904の底面904aから露出する穴部903を基準にして、裏面902側から、フルカットダイシング処理を行う。
本変形例によると、第1切断工程では、溝部904の底面904aから露出する穴部903を基準にして、フルカットダイシング処理により切断が行われる。したがって、アライメントマークを基準にして切断を行う場合と比較して、精度が高くなり、切断位置の誤差は小さくなる。また、本変形例によると、溝部形成工程では、裏面902側に形成された穴部903を基準にして、ハーフカットダイシング処理により、溝部904が形成される。よって、アライメントマークを基準にして溝部904を形成する場合と比較して、精度が高くなり、溝部904の形成位置の誤差は小さくなる。したがって、溝部形成工程で最大の誤差が生じ、第1切断工程で反対方向に最大誤差が生じた場合の合計の誤差は、溝部形成工程および第1切断工程でアライメントマークを基準にした場合と比較して小さくなる。よって、溝部904に対する切断位置の位置ずれを抑制できる。これにより、第3リード3の第2端子部凹部334などが許容範囲を超えて小さくなってしまうことを抑制できる。
〔第2実施形態〕
図21〜図25に基づき、本開示の第2実施形態にかかる半導体装置A2について説明する。各図において、先述した半導体装置A1と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図21は、半導体装置A2を示す斜視図である。図22は、半導体装置A2を示す斜視図であって、底面側を上側にした状態の図である。図23は、半導体装置A2を示す底面図である。図24は、半導体装置A2の製造方法にかかる工程を示す平面図である。図25は、半導体装置A2の製造方法にかかる工程を示す底面図である。
本実施形態にかかる半導体装置A2は、底面側に形成された凹部が、x方向の両端部だけでなく、y方向の両端部にも配置されている点で、第1実施形態にかかる半導体装置A1と異なる。
本実施形態にかかる第3リード3の第1端子部320は、第1端子部凹部324をさらに有する。第1端子部凹部324は、第1端子部裏面322から第1端子部主面321側に凹んでおり、第1端子部裏面322のy方向外側の端縁に位置し、x方向の両端まで延びている。第1端子部凹部324は、第1端子部裏面322および第1端子部端面323に繋がっている。第1端子部凹部324は、後述する製造工程における第2溝部形成工程でのハーフカットダイシングにより形成される。第1端子部凹部324も、封止樹脂8から露出し、めっき層340が形成されている。
本実施形態にかかる第1リード1の第1端子部120は、第1端子部凹部124をさらに有する。第1端子部凹部124は、第1端子部裏面122から第1端子部主面121側に凹んでおり、第1端子部裏面122のy方向外側の端縁に位置し、x方向の両端まで延びている。第1端子部凹部124は、第1端子部裏面122および第1端子部端面123に繋がっている。第1端子部凹部124は、後述する製造工程における第2溝部形成工程でのハーフカットダイシングにより形成される。第1端子部凹部124も、封止樹脂8から露出し、めっき層140が形成されている。
本実施形態にかかる第2リード1の第1端子部220は、第1端子部凹部224をさらに有する。第1端子部凹部224は、第1端子部裏面222から第1端子部主面221側に凹んでおり、第1端子部裏面222のy方向外側の端縁に位置し、x方向の両端まで延びている。第1端子部凹部224は、第1端子部裏面222および第1端子部端面223に繋がっている。第1端子部凹部224は、後述する製造工程における第2溝部形成工程でのハーフカットダイシングにより形成される。第1端子部凹部224も、封止樹脂8から露出し、めっき層240が形成されている。
本実施形態にかかる封止樹脂8は、樹脂凹部86をさらに有する。樹脂凹部86は、樹脂裏面82から樹脂主面81側に凹んでおり、樹脂裏面82のy方向の両端縁にそれぞれ位置し、x方向の両端まで延びている。樹脂凹部86は、樹脂裏面82および樹脂第1側面83に繋がっている。樹脂凹部86は、後述する製造工程における第2溝部形成工程でのハーフカットダイシングにより形成される。
次に、半導体装置A2の製造方法の一例について、図24〜図25を参照して以下に説明する。なお、第1実施形態にかかる半導体装置A1の製造方法と共通する部分は説明を省略する。
まず、図24に示すようにリードフレーム900を準備する(準備工程)。本実施形態にかかるリードフレーム900には、第2溝部形成領域S4がさらに設定されている。第2溝部形成領域S4は、図24において、比較的密であるハッチングが施されたx方向に延びる領域と比較的粗であるハッチングが施されたx方向に延びる領域(第2除去領域S2)とを合わせた領域であり、後述する第2溝部形成工程において裏面902に溝部が形成される領域である。第2溝部形成領域S4は、リードフレーム900の隣り合う半導体装置A2が形成される部分の間でx方向に延びるように設定されている。第2溝部形成領域S4は、y方向の寸法である幅が第2除去領域S2の幅より大きく、y方向の中央に第2除去領域S2を含んでいる。つまり、第2除去領域S2は、幅が第2溝部形成領域S4より狭く、そのすべてが第2溝部形成領域S4に重なっている。
また、本実施形態では、リードフレーム900に形成された複数の穴部903の配置位置が、第1実施形態の場合と異なる。各穴部903は、第1除去領域S1または第2除去領域S2に沿ってそれぞれ複数配置されている。第1除去領域S1に配置された各穴部903は、第1除去領域S1のx方向における中心に位置する。また、第2除去領域S2に配置された各穴部903は、第2除去領域S2のy方向における中心に位置する。各穴部903は、第1除去領域S1と第2除去領域S2との交差領域以外の領域にそれぞれ配置されている。なお、穴部903の配置位置および配置数は限定されない。
次いで、リードフレーム900に半導体素子6を搭載し(搭載工程)、封止樹脂920を形成し(樹脂形成工程)、溝部904を形成する(溝部形成工程)。これらの工程は、第1実施形態と同様なので、説明を省略する。
次いで、図25に示すように、溝部905を形成する(第2溝部形成工程)。溝部905は、リードフレーム900の裏面902側から主面901側に凹み、x方向に延びる溝であり、図24に示す第2溝部形成領域S4に対応する位置に形成される。図25に示すように、溝部905は、リードフレーム900および封止樹脂920にまたがって形成される。溝部905は、底面905aおよび側面905bを有する。底面905aは、リードフレーム900の裏面902と同じ方向を向く面である。側面905bは、リードフレーム900の裏面902、および、裏面902と同じ方向を向く封止樹脂920の面と、底面905aとを繋ぐ面である。リードフレーム900のうち第1リード1の第1端子部120になる部分に形成された溝部905が第1端子部凹部124になり、第2リード2の第1端子部220になる部分に形成された溝部905が第1端子部凹部224になり、第3リード3の第1端子部320になる部分に形成された溝部905が第1端子部凹部324になる。また、封止樹脂920に形成された溝部905のうちの一部が、樹脂凹部86になる。
第2溝部形成工程も溝部形成工程と同様に、リードフレーム900の裏面902を第1ブレード951で切削するハーフカットダイシング処理により行われる。当該ハーフカットダイシング処理では、リードフレーム900の所定の位置に形成されているアライメントマークを基準にして、裏面902側から、図24に示す第2溝部形成領域S4に該当する部分を切削する。また、当該ハーフカットダイシング処理では、リードフレーム900のz方向の途中までで、かつ、穴部903に達し穴部903が露出するまで(封止樹脂920の充填部921に達するまで)、切削を行う。本実施形態では、リードフレーム900の厚さ(z方向の寸法)の半分以上、たとえば3分の2程度の深さまで切削を行う。これにより、溝部905の底面905aが穴部903につながって、底面905aから穴部903が露出する。また、封止樹脂920の充填部921に端面921aが形成されて、溝部905の底面905aから露出する。本実施形態では、封止樹脂920が黒色のエポキシ樹脂なので、端面921aが視認しやすい目印として、溝部905の底面905aに表れる。なお、第2溝部形成工程では、ブレードによるハーフカットダイシング以外の方法で、溝部905を形成してもよい。
次いで、めっき層910を形成し(めっき工程)、保護テープ970を貼り付け、リードフレーム900および封止樹脂920を、y方向に沿って切断する(第1切断工程)。これらの工程は、第1実施形態と同様なので、説明を省略する。
次いで、保護テープ970を切断することなく、リードフレーム900および封止樹脂920を、x方向に沿って切断する(第2切断工程)。本実施形態においても、第2切断工程は、リードフレーム900の裏面902側から、第2ブレード952で切削するフルカットダイシング処理により行われる。当該フルカットダイシング処理では、溝部905の底面905aに表れた封止樹脂920の端面921a(底面905aから露出する穴部903)を基準にして、裏面902側から、図24に示す第2除去領域S2に該当する部分を、保護テープ970に達するまで切削する。したがって、リードフレーム900および封止樹脂920の、z方向視において第2除去領域S2に重なる部分は、z方向の全域において除去される。これにより、リードフレーム900にy方向を向く切断面が形成される。第2切断工程によって、リードフレーム900および封止樹脂920がy方向に分割され、半導体素子6ごとの複数の個片が保護テープ970で繋がった状態になる。
次いで、保護テープ970を剥離する。これにより、半導体素子6ごとの複数の個片に分割される。以上の工程を経ることにより、図21〜図23に示す半導体装置A2が形成される。
本実施形態においても、第1切断工程では、溝部904の底面904aに表れた封止樹脂920の端面921aを基準にして、フルカットダイシング処理により切断が行われる。よって、アライメントマークを基準にして切断を行う場合と比較して、精度が高くなり、切断位置の誤差は小さくなる。したがって、溝部形成工程で最大の誤差が生じ、第1切断工程で反対方向に最大誤差が生じた場合の合計の誤差は、第1切断工程でもアライメントマークを基準にした場合と比較して小さくなる。よって、溝部904に対する切断位置の位置ずれを抑制できる。これにより、第3リード3の第2端子部凹部334などが許容範囲を超えて小さくなってしまうことを抑制できる。
また、本実施形態によると、第2切断工程では、溝部905の底面905aに表れた封止樹脂920の端面921aを基準にして、フルカットダイシング処理により切断が行われる。端面921aは、リードフレーム900の第2除去領域S2のy方向における中心位置に配置された穴部903に充填された封止樹脂920の充填部921が溝部905の底面905aから露出したものである。したがって、端面921aは、第2除去領域S2のy方向における中心位置を示している。第2切断工程では、端面921aを基準にして切断が行われるので、アライメントマークを基準にして切断を行う場合と比較して、精度が高くなり、切断位置の誤差は小さくなる。したがって、第2溝部形成工程で最大の誤差が生じ、第2切断工程で反対方向に最大誤差が生じた場合の合計の誤差は、第2切断工程でもアライメントマークを基準にした場合と比較して小さくなる。よって、溝部905に対する切断位置の位置ずれを抑制できる。これにより、第3リード3の第1端子部凹部324などが許容範囲を超えて小さくなってしまうことを抑制できる。
また、本実施形態においても、穴部903は、主面901側の端部が開口している。したがって、樹脂形成工程で樹脂材料が穴部903にも充填され、封止樹脂920の充填部921が形成される。これにより、溝部形成工程でのハーフカットダイシング処理で、端面921aを溝部904の底面904aから露出させることができる。また、第2溝部形成工程でのハーフカットダイシング処理で、端面921aを溝部905の底面905aから露出させることができる。
また、本実施形態においても、封止樹脂920は、黒色のエポキシ樹脂からなる。したがって、溝部904の底面904aおよび溝部905の底面905aから露出する端面921aが視認しやすく、画像認識などで認識しやすい。つまり、第1切断工程および第2切断工程での基準に利用しやすい。
また、本実施形態によると、各穴部903は、第1除去領域S1と第2除去領域S2との交差領域以外の領域にそれぞれ配置されている。したがって、第1切断工程で第1除去領域S1を除去しても、第2除去領域S2に穴部903が残る。よって、第2切断工程で、溝部905の底面905aに残った封止樹脂920の端面921a(第2除去領域S2に残った穴部903)を基準にして、切削を行うことができる。なお、穴部903のうち、第1切断工程で第1除去領域S1を除去した後も残る物があれば、その他の穴部903の配置は限定されない。
本開示にかかる半導体装置の製造方法は、先述した実施形態に限定されるものではない。本開示にかかる半導体装置の製造方法の各部の具体的な構成は、種々に設計変更自在である。
〔付記1〕
厚さ方向において互いに反対側を向く主面および裏面を有するリードフレームを準備する準備工程と、
前記主面に半導体素子を搭載する搭載工程と、
前記半導体素子を覆う封止樹脂を形成する樹脂形成工程と、
前記リードフレームの前記裏面から、前記リードフレームの前記厚さ方向の途中まで切削を行うことで溝部を形成する溝部形成工程と、
前記溝部に沿って、前記厚さ方向視において前記溝部よりも幅が狭く且つそのすべてが前記溝部に重なる除去領域において前記リードフレームおよび前記封止樹脂を前記厚さ方向の全域において除去する切断工程と、
を備え、
前記準備工程では、前記リードフレームの、前記除去領域に、前記厚さ方向の端部が開口している穴部を形成し、
前記溝部形成工程では、前記裏面側に前記穴部が露出した状態とし、
前記切断工程では、前記穴部を基準にして切断を行う、
ことを特徴とする半導体装置の製造方法。
〔付記2〕
前記穴部は、前記主面側の端部が開口している、
付記1に記載の半導体装置の製造方法。
〔付記3〕
前記溝部形成工程では、前記溝部の前記裏面と同じ方向を向く底面が前記穴部につながるまで、切削を行う、
付記2に記載の半導体装置の製造方法。
〔付記4〕
前記穴部は、前記主面側の端部および前記裏面側の端部が開口している、
付記1に記載の半導体装置の製造方法。
〔付記5〕
前記封止樹脂は、前記穴部の内部に形成された充填部を有する、
付記2ないし4のいずれかに記載の半導体装置の製造方法。
〔付記6〕
前記穴部は、前記裏面側の端部が開口している、
付記1に記載の半導体装置の製造方法。
〔付記7〕
前記溝部の前記厚さ方向の寸法は、前記穴部の前記厚さ方向の寸法より小さい、
付記6に記載の半導体装置の製造方法。
〔付記8〕
前記準備工程では、エッチングにより前記穴部を形成する、
付記1ないし7のいずれかに記載の半導体装置の製造方法。
〔付記9〕
前記溝部形成工程では、第1ブレードでのハーフカットダイシングにより前記溝部を形成し、
前記切断工程では、前記第1ブレードより薄い第2ブレードでのフルカットダイシングにより除去を行う、
付記1ないし8のいずれかに記載の半導体装置の製造方法。
〔付記10〕
前記溝部形成工程では、前記厚さ方向に直交する第1方向に沿って延びる第1溝部と、前記第1溝部に直交する第2溝部とを形成する、
付記1ないし9のいずれかに記載の半導体装置の製造方法。
〔付記11〕
前記切断工程は、前記第1溝部に沿う第1除去領域において除去を行う第1切断工程と、前記第2溝部に沿う第2除去領域において除去を行う第2切断工程とを備える、
付記10に記載の半導体装置の製造方法。
〔付記12〕
前記穴部は、少なくとも、前記第1除去領域と前記第2除去領域との交差領域以外にも形成されている、
付記11に記載の半導体装置の製造方法。
〔付記13〕
前記溝部形成工程の後に、前記リードフレームにおいて、少なくとも、前記溝部が形成された部分を覆うめっき層を形成するめっき工程を、さらに備えている、
付記1ないし12のいずれかに記載の半導体装置の製造方法。
A1〜A2:半導体装置
1 :第1リード
110 :ワイヤボンディング部
111 :ワイヤボンディング部主面
112 :ワイヤボンディング部裏面
120 :第1端子部
121 :第1端子部主面
122 :第1端子部裏面
123 :第1端子部端面
124 :第1端子部凹部
130 :第2端子部
131 :第2端子部主面
132 :第2端子部裏面
133 :第2端子部端面
134 :第2端子部凹部
140 :めっき層
2 :第2リード
210 :ワイヤボンディング部
211 :ワイヤボンディング部主面
212 :ワイヤボンディング部裏面
220 :第1端子部
221 :第1端子部主面
222 :第1端子部裏面
223 :第1端子部端面
224 :第1端子部凹部
230 :第2端子部
231 :第2端子部主面
232 :第2端子部裏面
233 :第2端子部端面
234 :第2端子部凹部
240 :めっき層
3 :第3リード
310 :搭載部
311 :搭載部主面
312 :搭載部裏面
320 :第1端子部
321 :第1端子部主面
322 :第1端子部裏面
323 :第1端子部端面
324 :第1端子部凹部
330 :第2端子部
331 :第2端子部主面
332 :第2端子部裏面
333 :第2端子部端面
334 :第2端子部凹部
340 :めっき層
6 :半導体素子
60 :素子本体
61 :第1電極
62 :第2電極
63 :第3電極
71,72:ボンディングワイヤ
8 :封止樹脂
81 :樹脂主面
82 :樹脂裏面
83 :樹脂第1側面
84 :樹脂第2側面
85,86:樹脂凹部
900 :リードフレーム
901 :主面
902 :裏面
903 :穴部
904 :溝部
904a :底面
904b :側面
905 :溝部
905a :底面
905b :側面
910 :めっき層
920 :封止樹脂
921 :充填部
921a :端面
951 :第1ブレード
952 :第2ブレード
970 :保護テープ
S1 :第1除去領域
S2 :第2除去領域
S3 :溝部形成領域
S4 :第2溝部形成領域

Claims (13)

  1. 厚さ方向において互いに反対側を向く主面および裏面を有するリードフレームを準備する準備工程と、
    前記主面に半導体素子を搭載する搭載工程と、
    前記半導体素子を覆う封止樹脂を形成する樹脂形成工程と、
    前記リードフレームの前記裏面から、前記リードフレームの前記厚さ方向の途中まで切削を行うことで溝部を形成する溝部形成工程と、
    前記溝部に沿って、前記厚さ方向視において前記溝部よりも幅が狭く且つそのすべてが前記溝部に重なる除去領域において前記リードフレームおよび前記封止樹脂を前記厚さ方向の全域において除去する切断工程と、
    を備え、
    前記準備工程では、前記リードフレームの、前記除去領域に、前記厚さ方向の端部が開口している穴部を形成し、
    前記溝部形成工程では、前記裏面側に前記穴部が露出した状態とし、
    前記切断工程では、前記穴部を基準にして切断を行う、
    ことを特徴とする半導体装置の製造方法。
  2. 前記穴部は、前記主面側の端部が開口している、
    請求項1に記載の半導体装置の製造方法。
  3. 前記溝部形成工程では、前記溝部の前記裏面と同じ方向を向く底面が前記穴部につながるまで、切削を行う、
    請求項2に記載の半導体装置の製造方法。
  4. 前記穴部は、前記主面側の端部および前記裏面側の端部が開口している、
    請求項1に記載の半導体装置の製造方法。
  5. 前記封止樹脂は、前記穴部の内部に形成された充填部を有する、
    請求項2ないし4のいずれかに記載の半導体装置の製造方法。
  6. 前記穴部は、前記裏面側の端部が開口している、
    請求項1に記載の半導体装置の製造方法。
  7. 前記溝部の前記厚さ方向の寸法は、前記穴部の前記厚さ方向の寸法より小さい、
    請求項6に記載の半導体装置の製造方法。
  8. 前記準備工程では、エッチングにより前記穴部を形成する、
    請求項1ないし7のいずれかに記載の半導体装置の製造方法。
  9. 前記溝部形成工程では、第1ブレードでのハーフカットダイシングにより前記溝部を形成し、
    前記切断工程では、前記第1ブレードより薄い第2ブレードでのフルカットダイシングにより除去を行う、
    請求項1ないし8のいずれかに記載の半導体装置の製造方法。
  10. 前記溝部形成工程では、前記厚さ方向に直交する第1方向に沿って延びる第1溝部と、前記第1溝部に直交する第2溝部とを形成する、
    請求項1ないし9のいずれかに記載の半導体装置の製造方法。
  11. 前記切断工程は、前記第1溝部に沿う第1除去領域において除去を行う第1切断工程と、前記第2溝部に沿う第2除去領域において除去を行う第2切断工程とを備える、
    請求項10に記載の半導体装置の製造方法。
  12. 前記穴部は、少なくとも、前記第1除去領域と前記第2除去領域との交差領域以外にも形成されている、
    請求項11に記載の半導体装置の製造方法。
  13. 前記溝部形成工程の後に、前記リードフレームにおいて、少なくとも、前記溝部が形成された部分を覆うめっき層を形成するめっき工程を、さらに備えている、
    請求項1ないし12のいずれかに記載の半導体装置の製造方法。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP1695980S (ja) * 2021-03-09 2021-09-27
JP7450575B2 (ja) * 2021-03-18 2024-03-15 株式会社東芝 半導体装置及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP2008186891A (ja) * 2007-01-29 2008-08-14 Denso Corp モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造
EP2361000A1 (en) * 2010-02-11 2011-08-24 Nxp B.V. Leadless chip package mounting method and carrier

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6812552B2 (en) * 2002-04-29 2004-11-02 Advanced Interconnect Technologies Limited Partially patterned lead frames and methods of making and using the same in semiconductor packaging
US6872599B1 (en) * 2002-12-10 2005-03-29 National Semiconductor Corporation Enhanced solder joint strength and ease of inspection of leadless leadframe package (LLP)
JP4086202B2 (ja) 2005-10-25 2008-05-14 日本テキサス・インスツルメンツ株式会社 半導体装置の製造方法
US9899349B2 (en) * 2009-01-29 2018-02-20 Semiconductor Components Industries, Llc Semiconductor packages and related methods
JP5802695B2 (ja) 2013-03-19 2015-10-28 株式会社東芝 半導体装置、半導体装置の製造方法
US10366948B2 (en) * 2016-03-17 2019-07-30 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US10083866B2 (en) * 2016-07-27 2018-09-25 Texas Instruments Incorporated Sawn leadless package having wettable flank leads

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176856A (ja) * 1997-12-16 1999-07-02 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2003023134A (ja) * 2001-07-09 2003-01-24 Hitachi Ltd 半導体装置およびその製造方法
JP2008186891A (ja) * 2007-01-29 2008-08-14 Denso Corp モールドパッケージおよびその製造方法ならびにモールドパッケージの実装構造
EP2361000A1 (en) * 2010-02-11 2011-08-24 Nxp B.V. Leadless chip package mounting method and carrier

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