KR20050021252A

KR20050021252A - 누설전류를 감소시키기 위한 ｔｆｔ를 포함하는 ｌｃｄ장치

Info

Publication number: KR20050021252A
Application number: KR1020040066160A
Authority: KR
Inventors: 하시모또요시아끼; 기무라시게루; 스즈끼세이지
Original assignee: 엔이씨 엘씨디 테크놀로지스, 엘티디.
Priority date: 2003-08-21
Filing date: 2004-08-21
Publication date: 2005-03-07
Also published as: US7460190B2; CN100401144C; TWI248547B; CN1584718A; JP2005072135A; KR100722725B1; JP4593094B2; TW200512526A; US20050041169A1

Abstract

LCD 장치의 비결정-실리콘 TFT(thin-film-transistor)는 소오스 전극과 드레인 전극 (13, 12) 의 코너에 챔퍼(chamfer)를 형성함으로써, 채널 (14) 의 중심부 (14b) 에 비하여 채널 (14) 의 양 에지부(14a, 14c)에서 더 큰 채널 길이를 가진다. 양 에지부(14a, 14c)에서의 더 큰 채널 길이는 채널 (14)로 입사되는 전향 광(turned-around light))에 의해 초래되는 누설전류를 감소시킨다.

Description

누설전류를 감소시키기 위한 ＴＦＴ를 포함하는 ＬＣＤ장치{LCD DEVICE INCLUDING A TFT FOR REDUCING LEAKAGE CURRENT}

본 발명은 박막 트랜지스터(TFT; 이하 'TFT' 라 함)를 포함하는 LCD 장치에 관한 것으로, 보다 상세하세는 LCD 장치에서 사용되는 TFT의 구조에 관한 것이다. 또한 본 발명은 LCD 장치에서 TFT를 제조하기 위한 방법에 관한 것이다.

스위칭 장치들로서 TFT와 같은 능동 소자들을 구비하는 능동-매트릭스 LCD 장치들이 점점 더 많이 사용되고 있다. LCD 장치에서 TFT의 반도체층들에 사용되는 물질들은 예를 들어, 폴리실리콘 (p-Si) 과 비결정 실리콘 (a-Si) 를 포함한다. 여기서, 폴리실리콘층을 가지는 TFT는 p-Si TFT로 하고, 비결정 실리콘층을 가지는 TFT는 a-Si TFT로 한다. 상기의 양자의 TFT를 서로 비교하면, a-Si TFT는 제조단계들 수가 작고 저온 제조단계들이 가능한 이점이 있다.

도 13은 일반적인 LCD 장치에서, a-Si TFT (230) 이 제조되는 LCD 패널의 단면을 도시한 것이다. LCD 패널 (200) 은 TFT 기판 (202), 대향 기판 (204), 이들 사이에 개재된 LC층 (203) 을 포함한다. 각각의 기판 (202) 또는 (204) 는 기판 자체와 LC층 (203) 사이에 배향막 (207) 을 포함한다. 백라이트 유닛 (backlight unit; 206) 은 편광판 (polarizing plate; 201) 을 통과하여 LCD 패널을 조명하기 위해서, 편광판 (201)을 개재시켜 TFT 기판 (202) 의 후면측(저면측)에 위치된다. 다른 편광판 (205) 는 대향 기판 (204) 의 전면측(상부측)에 위치된다. 편광판 (201, 205) 는 서로 수직인 각각의 편광축을 가진다.

대향 기판 (205) 에서 본 도 14는 도 13에서 도시된 TFT 기판 (202) 의 부분 평면도를 도시한다. TFT 기판 (202) 는 기판상에 복수의 신호 라인 (231), 그 신호 라인 (231) 에 수직으로 연장된 복수의 주사 라인 (232), 및 상기 신호 라인 (231) 중의 한 라인과 주사 라인 (232) 중의 한 라인 사이의 교점 부근에서 각각 형성되며 화소 전극 (229) 를 구동하기 위한 복수의 TFT (230) 을 포함한다. 각각의 TFT (230) 은 대응되는 신호 라인 (231) 로부터 연장된 드레인 전극 (225), 화소 전극 (229) 에 연결된 소오스 전극 (226), 대응하는 주사 라인 (232) 로부터 연장된 게이트 전극 (222) 을 가진다.

도 15는 도 14에 도시된 TFT (230) 중의 하나를 도 14의 XY-XV라인을 따라 절개한 단면도를 나타낸다. 도 15에 도시된 TFT는 일본 특허공개 제 3152193호에 설명된 바와 같은 공지된 기술에 의해서 제조될 수 있다.

일반적으로, p-Si TFT는 게이트 전극, 소오스 전극 및 드레인 전극이 폴리실리콘층의 양쪽 면 중 한 면상에 형성되는 공통면 구조 (coplanar structure) 를 갖지만, a-Si TFT는 게이트 전극 (222) 이 도 15에 도시된 바와 같이, a-Si층 (234) 가 개재된 소오스 전극과 드레인 전극에 대향되는 스태거 구조 (staggered structure) 를 가진다. 도 15에 도시된 스태거 구조를 게이트 전극 (222) 가 a-Si층 (234) 의 저면측에 위치되기 때문에, 역스태거 구조 (inverted staggered structure) 라 한다. 대신, 게이트 전극이 a-Si층 상부측에 위치되면, 이 스태거 구조를 순스태거 구조 (non-inverted staggered structure) 라 한다.

드레인 전극 (225) 는 오믹 접촉층 (ohmic contact layer; 233a) 를 경유하여 a-Si층 (234) 와 접촉되며, 반면에 소오스 전극 (226) 은 오믹 접촉층 (233b) 를 경유하여 a-Si층 (234) 와 접촉된다. 소오스 전극 (226) 은 컨택트홀 (228) 을 경유하여 화소 전극 (229) 에 연결된다. 일반적으로, 도 15에 도시된 TFT (230) 을 채널-에치형 TFT (channel-etched TFT) 라 한다. 드레인 전극 (225) 는 하부에 있는 오믹 접촉층 (233a) 의 평면 크기와 동일한 평면 크기를 가지며, 소오스 전극 (226) 은 하부에 있는 오믹 접촉층 (233b) 의 평면 크기와 동일한 평면 크기를 가진다.

TFT (230) 에서 a-Si층 (224) 는, 게이트 전극 (222) 의 상부에 있으면서, 드레인 전극 (225) 하부의 오믹 접촉층 (233a) 의 내측 에지(inner edge)에서부터 소오스 전극 (226) 하부의 오믹 접촉층 (233b) 의 내측 에지까지 연장된 채널 영역 (234) 를 포함한다. 도면에서 채널 영역 (234) 의 길이는 "L" 로 표시된다. 역스태거 구조의 TFT (230) 에서, 게이트 전극 (222) 는 차광막 (light shield film) 으로 작용하며, 백라이트 유닛 (206) 으로부터 방출되는 광으로부터 채널 영역 (234) 를 차단한다.

도 16은 TFT (230) 의 확대 평면도를 나타낸다. 드레인 전극 (225) 와 소오스 전극 (226) 각각은 채널 영역 (234) 가 개재되어, 드레인 전극 (225) 및 소오스 전극 (226) 의 다른측 에지와 대향하는 내측 에지를 가진다. 드레인 전극 (225) 와 소오스 전극 (226) 사이의 채널 길이 "L" 은 도 16에 도시된 바와 같이, 채널 영역 (234) 의 폭방향의 위치(withwise position)에 관계없이 일정하다.

도 17은 도 14에 도시된 TFT 기판 (202) 부분과 대향되는 대향 기판 (204) 의 부분 평면도를 나타낸다. 도 14, 도 17을 통하여 알 수 있는 바와 같이, 대향 기판 (204) 는 백라이트의 투사 방향에서 볼 때, TFT 기판 (202) 상에 TFT (230), 신호선 (231) 및 주사선 (232) 와 중첩하는 패턴을 가지는 블랙 매트릭스 (242) 를 포함한다. 더욱 상세하게는, 블랙 매트릭스 (242) 는 백라이트 유닛 (206) 으로부터의 광에 대하여 TFT (230) 등을 차광하고, 상기 광의 일부를 통과시켜 유효 화소 영역, 또는 광투과 영역 (245) 를 한정한다. 각각의 투과 영역 (245) 을 통과하여 투과되는 광의 세기는, 대응하는 화소 전극 (229) 와 대향 기판 (204) 상의 대향 전극 (244) (도 13) 사이에 있는 대응 TFT를 통하여 인가되는 전압에 의해서 제어된다. 각각의 광투과 영역 (255) 에는 LCD 패널의 스크린상에 칼러 이미지를 디스플레이 하기 위해서 R, G, B 착색층이 제공된다.

비록 블랙 매트릭스 (242) 가 저반사율을 가지는 물질로 이루어지지만, 백라이트 유닛 (206) 으로부터 대향 기판 (204) 로 입사되는 광의 일부는, 블랙 매트릭스 (242) 에 의해 반사되어 TFT 기판 (202) 로 되돌아 간다. 상기 TFT 기판 (202) 로 되돌아온 광의 일부광은, 게이트 전극 (222) 와 드레인 전극 (225) 또는 소오스 전극 (226) 에 의해서 수 회 다중 반사되어 TFT (230) 의 채널 영역 (234) 로 입사되는데, 특히 많은 양이 채널 영역 (234)의 양 에지부로 입사된다. 채널 영역 (234) 에 입사된 광은 채널 영역 (234) 에 걸쳐 누설 전류를 초래하여 TFT (230) 의 스위칭 특성을 열화시켜, LCD 장치의 이미지 품질(image quality)이 열화된다.

채널 영역 (234) 에 입사된 광에 의해 초래되는 누설 전류를 방지하기 위해, 블랙 매트릭스 (242) 와 착색층 (243) 을 대향 기판 (204) 상에 형성하는 대신 TFT 기판 (202) 상에 형성하는 기술이 알려져 있다. 이 기술에서, 블랙 매트릭스 (242) 와 TFT (230) 사이의 거리 감소는 채널 영역 (234) 로 입사되는 광이 감소되도록 하여, TFT (230) 에서 누설 전류를 감소시킨다. 그러나, 이 기술은, TFT 기판 (202) 상에 TFT (230), 블랙 매트릭스 (242) 및 착색층 (243) 을 연속적으로 형성하여야만 하므로, 이것을 달성하기 어렵다는 문제점이 있다.

또한 TFT의 채널 영역 (234) 는 백라이트 유닛 (206) 으로부터 TFT 기판 ( 202) 의 후면측을 통과하여 입사되는 광에 더하여 상술한 바와 같이 블랙 매트릭스 (242) 로부터 반사되는 광에도 영향을 받는다. 이것은 게이트 전극 (222) 이 입사되는 광에 대하여 채널 영역 (234) 를 완전하게 차단하지 못하기 때문이다. 특히, 화소 전극 (229) 의 부근에 있는 채널 영역 (234) 의 에지부 중 하나는, 주사 라인 (232) 가 채널 영역 (234) 로부터 떨어져 연장되기 때문에, 주사 라인 (232) 부근에 있는 채널 영역 (234) 의 다른 에지부에 비교하여 많은 양의 광에 영향을 받게 된다. 이것은 채널 영역 (234) 의 에지부 중 하나의 부근에서 많은 누설전류를 초래시킨다. 도 16에서 도시된 게이트 전극 (222) 의 연장 부분 길이 "d" 로부터 알 수 있는 바와 같이, 게이트 전극 (222) 는 입사되는 광의 방지를 위해 화소 전극 (229) 의 부근에 연장된 부분을 가진다.

그러나, 이 게이트 전극 (222) 의 연장 부분은 TFT 영역과 입사되는 광에 대하여 TFT 영역을 차단시키는 블랙 매트릭스의 차광 영역을 확대시키므로, 화소의 광투과 영역 (255) 를 감소시켜 화소의 밝기와 휘도(luminance)를 열화시킨다.

종래의 LCD 장치의 상술한 문제점을 감안하여, 본 발명의 목적은 LCD 장치에서 TFT의 누설전류를 감소시키며 TFT 영역의 증가를 억제할 수 있는 LCD 장치를 제공함에 있다.

본 발명은 복수의 TFT를 상부에 형성한 TFT 기판, 블랙 매트릭스를 상부에 형성한 대향 기판, 상기 TFT 기판과 대향 기판 사이에 개재된 액정층, 및 백라이트로 TFT 기판을 조명하기 위해 상기 TFT 기판의 후면측에 배치된 백라이트 유닛을 구비하는 LCD 장치를 제공하며, 상기 TFT 각각은 반도체층에 채널을 가지고, 상기 채널은 채널의 중심부에서 보다는 채널의 에지부에서 더 큰 채널 길이를 가진다.

또한 본 발명은 TFT의 게이트 전극, 게이트 절연막, 반도체층 및 오믹 접촉층을 연속적으로 형성하는 단계; 상기 오믹 접촉층과 반도체층을 패터닝하는 단계; 상기 패턴화된 오믹 접촉층상에 TFT의 소오스 전극과 드레인 전극을 형성하는 단계; 및 상기 소오스 전극과 드레인 전극을 마스크로서 이용하여, 상기 소오스 전극과 드레인 전극 사이의 상기 패턴화된 오믹 접촉층의 일부분을 에칭하고, 상기 반도체층의 일부분을, 채널의 중심부 보다는 에지부에서 더 큰 채널 길이를 가지는 채널로서 노출시키는 단계를 포함하는 LCD 장치의 TFT를 제조하기 위한 방법을 제공한다.

또한 본 발명은 TFT의 게이트 전극, 게이트 절연막, 반도체층과 오믹 접촉층 및 금속막을 연속적으로 형성하는 단계; 상기 금속막상에 포토레지스트막(photoresist film)을 형성하고, 상기 포토레지스트막을 소오스 전극 패턴, 드레인 전극 패턴, 및 상기 소오스 전극 패턴과 드레인 전극 패턴 사이에 개재되고, 노광(exposure light)에 의한 분해능의 한계(a limit of resolution) 보다 작은 폭을 가지는 중간 패턴을 가지는 포토마스크에 의해, 소정 파장을 가지는 노광에 노출시켜, 상기 소오스 전극 패턴과 상기 드레인 전극 패턴 사이의 간격에 대응되는 영역에서보다, 상기 소오스 전극 패턴과 드레인 전극 패턴에 대응되는 영역에서 더 큰 두께를 가지는 포토레지스트 마스크 패턴을 형성하는 단계; 상기 포토레지스트 마스크 패턴을 마스크로서 이용하여 상기 금속막, 상기 오믹 접촉층 및 상기 반도체층을 패터닝하는 단계; 소정 두께를 가지는 상기 포토레지스트 마스크 패턴의 일부분이 잔존되도록 상기 포토레지스트 마스크 패턴을 제거하는 단계; 상기 포토레지스트 마스크 패턴의 일부분을 이용하여 상기 금속막을 패터닝하고, TFT의 소오스 전극과 드레인 전극을 형성하는 단계; 및 상기 소오스 전극과 드레인 전극을 마스크로서 이용하여, 상기 소오스 전극과 드레인 전극 사이의 패턴화된 오믹 접촉층을 에칭하고, 상기 반도체층 부분을, 채널의 중심부 보다는 에지부에서 더 큰 채널 길이를 가지는 채널로서 노출시키는 단계를 포함하는 LCD 장치의 TFT를 제조하기 위한 다른 방법을 제공한다.

본 발명의 LCD 장치와 본 발명에 의해 제조된 LCD 장치에 따르면, 채널의 에지부에서의 더 큰 채널 길이는, 채널의 에지부로 입사되는 가능한 많은 양의 백라이트에 의해 초래되는 TFT 누설전류를 억제하여, TFT의 스위칭 특성과 LCD 장치의 이미지 품질을 개선시킨다.

본 발명의 다른 방법은 노광에 의한 분해능의 한계보다 작은 폭을 가지는 중간 패턴의 제공으로 인하여, 더 작은 수의 포토리소그래픽 단계(photolithographic steps)를 얻을 수 있게 된다.

본 발명의 상술한 목적과 다른 목적, 특징 및 이점은 첨부된 도면과 더불어 다음의 상세한 설명을 통하여 보다 명백하게 될 것이다.

이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명하며, 여기서, 유사한 구성요소들은 유사한 부호들로 지칭한다.

도 1은 본 발명의 제 1 실시형태에 따른 LCD 장치의 TFT 기판상에 형성되는, 도면 부호 (10) 으로 지정되는 TFT를 도시한다. TFT (10) 는 드레인 전극 (12), 소오스 전극 (13), 게이트 전극 (11) 및 채널(채널 영역) (14) 를 포함하는데, 이것들은 도 16에 도시된 것과 다소 상이하다. TFT (10) 은 도 15에 도시된 TFT의 단면 구조와 유사한 단면 구조를 가진다.

도 15에 도시된 구조는 도 1의 XV-XV라인을 따라 절개된 구조에 대응된다. 도 1에 도시된 상기 TFT (10) 은 도 14에 도시된 (231, 232) 와 같은, 신호 라인과 주사 라인 사이 교점 부근에 위치한다. 본 실시형태의 LCD 장치는 도 13, 14, 15 및 17에서 도시된 TFT 구조와 유사한 구조와는 다른 구조를 가지며, 상기 TFT와 다른 구조의 상세한 설명은 중복적 설명을 피하기 위해 여기서는 생략한다.

도 1에서, 드레인 전극 (12) 와 소오스 전극 (13) 은 서로 대향되어 있고, 이들 전극 사이의 a-Si층에 채널영역 (14) 가 개재되어 있으며, 상기 채널 영역 (14) 는 상기 드레인 전극 (12) 와 소오스 전극 (13) 하부에 위치된다. 드레인 전극 (12) 와 소오스 전극 (13) 의 각각은 드레인 전극 (12) 와 소오스 전극 (13) 각각의 양 전면 코너에 챔퍼(chamfer)를 가지는데, 각 챔퍼에서 제거된 모양은 채널 영역 (14)의 폭 방향으로 △W 의 변과 채널 영역 (14) 의 길이 방향으로 △L 의 변을 가지는 직각 삼각형이다. 따라서, 채널 영역 (14) 는 일정한 채널 길이 (L1) 을 가지는 중심부와, 채널 영역 (14) 의 에지측으로 볼때, L1 에서 L2 (여기서 L2=L1+2×△L) 로 증가하는 채널 길이를 가지는 에지부분을 가진다. 도 1에 도시된 바와 같이, 게이트 전극 (11) 은 L2 보다 더 긴 게이트 길이를 가진다. 채널 영역 (14) 가 채널 영역의 양 에지부 (14a) 와 (14c) 에서 더 큰 길이를 가지는 구성에서, 게이트 전극 (11) 로부터 반사되는 광에 의해서 초래되는 누설 전류는 더 큰 채널 길이로 인하여 감소될 수 있다.

도 2a와 도 2g는 도 1에 도시된 TFT를 가지는 LCD 장치를 제조하기 위한 공정에서 연속적인 단계를 나타낸다. 유리 기판 (21) 상에 제 1 도전막이 증착되고 포토레지스트 마스크 패턴을 이용하여 패터닝 처리되어, 원하는 패턴을 가지는 게이트 전극 (11) 이 얻어진다(도 2a). 게이트 전극 (11) 과 유리 기판 (21) 상에 게이트 절연막 (22), a-Si 반도체층 (23) 및 n⁺-오믹 접촉층 (24) 가 연속적으로 증착되고, 그후 또 하나의 다른 포토레지스트 마스크 패턴 (30) 를 형성하는 단계가 이어진다(도 2b). 상기 다른 포토레지스트 마스크 패턴 (30) 을 마스크로 이용하여, 오믹 접촉층 (24) 와 반도체층 (23) 이 에칭되어 패터닝된다(도 2c).

그 후, 제 2 도전막이 (25) 가 증착되고, 그 위에 다른 포토레지스트 마스크 패턴 (28) 을 형성하는 단계가 이어지는데(도 2d), 상기 포토레지스트 마스크 패턴 (28) 은, 도 1에 도시된 드레인 전극 (12) 를 패터닝하기 위한 제 1 패턴 (28a) 와 도 1에 도시된 소오스 전극 (13) 을 패터닝하기 위한 제 2 패턴 (28b) 를 포함한다. 패터닝 이후의 구조는 도 2e에 도시된다.

이후, 마스크로 드레인과 소오스 전극 (12, 13) 을 이용하여 채널 에칭 공정에서 상기 오믹 접촉층 (24) 와 반도체층 (23) 이 패턴화되어, 채널 영역 (14) 가 형성된다(도 2f). 형성된 채널 영역 (14) 는 길이 (L) 을 가지며, 반도체층에서 드레인 전극 (12) 의 내측 에지로부터 소오스 전극 (13) 의 내측 에지까지 연장된다. 그 후, 패시베이션막 (26) 이 증착되고, 다른 포토레지스트 마스크 패턴을 이용하여 패턴화되어 컨택트홀 (27) 이 형성된다. 이후, 투명 도전막이 코팅 기술로 형성되고, 포레지스트 마스크 패턴을 이용하여 패턴화되어 화소 전극 (15) 가 형성된다.

상술한 바와 같이, 채널 영역 (14) 는 중심부 (14b) 에 비교하여 에지부 (14a ) 와 (14c) 에서 더 큰 채널 길이를 가진다. 따라서, 많은 양의 광이 상기 채널의 에지부에 입사되면, 그 결과 누설 전류가 더 큰 채널 길이 때문에 더 큰누설 전류의 전류경로에 의해서 억제된다. 이것은 누설 전류에 의해 초래되는 TFT의 스위칭 특성의 열화를 억제한다. 따라서, 게이트 전극의 작은 돌출 길이(d)는 TFT의 스위칭 특성의 열화없이 획득될 수 있고, 그것에 의해서 LCD장치에서 광투과 영역이 증가되어 이미지 품질이 개선되게 된다.

도 3은 광활성 상태(a photoactive state)와 암 상태(a dark state)에서, 종래의 TFT 230 (도 18)과 본 실시형태에 따른 TFT (10) 의 게이트 전압(Vg volt)과 로그(log(-Id))드레인 전류(암페어) 사이의 관계를 도시한다. 광활성 상태는 백라이트에 의해 조명되는 채널 영역 상태에 대응되고, 암 상태는 백라이트에 의해 조명되지 않는 채널 영역의 상태에 대응된다.

상기 TFT의 샘플들은 중심부에서 24㎛의 채널 폭(W)과 6.0㎛의 채널 길이(L1)를 가진다. TFT (10) 에서 드레인과 소오스 전극의 각 코너 챔퍼는 변 △W 와 △L이 각각 3.0㎛와 1.2㎛이고, 채널 에지에서 3㎛ 이내 떨어진 평균적 채널 길이, 예를 들면 채널 에지에서 1.5㎛ 떨어진 지점에서, 7.2㎛이며, 이것은 중심부에서의 채널 길이 (L1) 의 120%이다. 이러한 형상에서, 채널의 폭 방향으로 채널에지에서 3㎛ 이내의 에지부가 입사되는 광의 전향 (turn-around of the incident light) 때문에, 입사되는 광에 특히 민감한 것으로 생각되었다.

도 3으로부터 알 수 있는 바와 같이, 본 실시형태의 TFT (10) 과 종래의 TFT (230) 은 암 상태동안 유사한 특징을 가지는 반면에, 본 실시형태의 TFT (10) 은 광활성 상태동안 종래의 TFT (230) 에 비하여 낮은 드레인 전류를 가진다. 오프-상태동안 드레인 전류의 최소값은 본 실시형태의 TFT (10) 에서 종래 TFT (230) 에 비하여 약 40% 정도 감소된다. 본 실시형태의 TFT (10) 의 ON-전류는 종래의 TFT (230) 의 ON-전류와 유사하다. 측정에 의하면, 채널의 에지부에서 더 큰 채널 길이는 TFT의 누설전류를 유익하게 감소시키지만, 종래의 TFT에 유사한 ON-전류를 유지하는 것이 확실하다.

일반적으로, 드레인 전류는 TFT의 채널폭대 채널길이의 비율(W/L)에 비례하여 증가한다. 따라서, 본 실시형태에서 에지부의 더 큰 채널길이는 TFT의 ON-전류를 감소시킬 수 있으며, 이것은 바람직하지 못하다. 이러한 경우에, 본 실시형태에서 바람직한 TFT의 ON-전류를 얻기 위해서 중심부에서 설계 채널길이 (L1) 이 감소되어야만 한다.

도 4는 본 발명의 제 2 실시형태에 따른 LCD 장치의 TFT를 도시한다. 본 실시형태에서, TFT (10a)의 채널 길이는 채널 (14) 의 중심에서 최소 (L3) 이고, 각각의 에지에서 최대 (L4) 가 되도록 가정하는 곡선(curve)으로 각각의 에지측으로 증가한다. 본 실시형태에서 TFT의 다른 형상은 제 1 실시형태에서의 형상과 유사하다.

도 5a에서 도 5e는 도 4의 TFT를 제조하기 위한 연속적인 공정단계를 도시한다. 도 5a에 도시된 바와 같이, 제 1 도전막으로부터 유리 기판 (21) 상에 게이트 전극 (11) 이 형성되고, 이후 그 위에 게이트 절연막 (22), a-Si 반도체층, n⁺-Si 오믹 접촉층 (24) 및 제 2 도전막 (25) 이 증착된다. 이후, 도 5b에 도시된 바와 같이, 제 2 도전막 (25) 상에 포토레지스트 마스크 패턴 (29) 가 형성된다.

도 6a는 포토레지스트 마스크 (29) 를 패터닝하는 단계를 도시하며, 도 6b는 상기 도 6a에서 도시된 포토마스크 (31) 상에 형성된 마스크 패턴 (32) 의 형상을 도시한다.

도 6b에서 도시되고 도 6a의 단계에서 포토레지스트 마스크 패턴 (29) 를 형성하는데 이용되는 마스크 패턴은, 드레인 전극용의 제 1 패턴 (32a), 소오스 전극용의 제 2 패턴 (32b), 및 제 1 패턴 (32a) 와 제 2 패턴 (32b) 사이에 개재되고, 그것들로부터 떨어져 위치한 제 3 패턴(슬릿 패턴) (32c) 를 가진다. 상기 슬릿 패턴 (32c) 는 특정 파장을 가지는 노광에 의해 노출된 분해능 한계보다 작다. 보다 상세하게는, 상기 슬릿 패턴 (32c) 의 폭은 포토레지스트 물질, 노광의 파장, 및 렌즈의 개수(numerical aperture)와 같은 노광의 광학계에 의해서 결정되는 노광에 의한 분해능의 한계 특성에 의존하여 결정된다.

도 6a의 단계에서 특정 파장을 가지는 노광이 포토마스크 (31) 을 통하여 제 2 도전막 (25) 상의 레지스터 막으로 입사될 때, 노광의 일부는 도 6b에서 도시된 포토마스크 패턴 (32) 에 의해서 차단된다. 상기 노출에서, 포토마스크 (32) 상의 슬릿 패턴 (32c) 가 노광에 의한 분해능의 한계보다 작은 폭을 가지기 때문에, 슬릿 패턴 (32c) 에 의해 차단될 수 있는 입사 광이, 부분적으로 포토마스크 (32) 를 통과한다. 그 결과, 도 6a에 도시된 바와 같이, 포토레지스트막을 위한 비노출 부분 (33)(33a 와 33b), 반 노출 부분 (35), 노출 부분 (34) 가 형성된다.

포토레지스트막이 노출된 후에 현상(development)이 수행되어, 포토레지스트막의 노출 부분 (34) 이 제거되어 제 2 도전막 (25) 부분이 노출되고, 비노출 부분 (33) 은 포토레지스트 마스크 패턴에 남겨져 제 2 도전막 (25) 의 나머지 부분을 덮으며 , 반 노출 부분 (35) 의 상부가 제거되어 그 하부가 작은 두께를 가진체 남겨져 제 2 도전막 (25) 의 나머지 부분을 덮는다. 즉, 포토레지스트 마스크 패턴 (29) 는 도 6a에 도시된 바와 같이, 비노출 부분 (33) 과 반 노출 부분 (35) 사이에 단차(step difference)를 가진다.

도 7a에서 도시된 바와 같이, 현상은 반 노출 부분 (29c), 비 노출 부분 (29) (29a 와 29b), 및 노출(제거된) 부분을 포함하는 패턴을 가지는 포토레지스트막을 제공한다. 또한, 도 7a로부터 알 수 있는 바와 같이, 에지부가 채널의 폭방향에 있는 양 에지 부근으로부터 에지부로 돌아 들어가는 전향 광에 의해서 부가적으로 노출이 이루어지기 때문에, 반 노출 부분 (29c) 는 채널의 중심에 비하여 채널의 양 에지에서 더 큰 길이를 갖는다. 또한, 포토레지스트 마스크 패턴 (29) 는 상기 전향 광으로 인해 비노출 부분 (29a, 29b) 의 주변상에 반 노출 부분 (29c) 를 포함한다.

도 6b에 도시된 바와 같이, 상기 슬릿 패턴 (32c) 는 소오스/드레인 전극용의 패턴 (32a, 32b) 의 에지로부터 돌출된다. 슬릿 패턴 (32c) 의 돌출은 채널의 중심부에 비하여, 슬릿 패턴 (32c) 주변의 채널 지역에 광이 더 많이 입사되도록 함으로써, 도 7a에 도시된 바와 같이, 채널의 에지부에서 더 큰 채널 길이를 형성하고, 제 1 패턴 (29a) 와 제 2 패턴 (29b) 의 만곡된 에지(curved edge)를 제공한다.

도 7a에 도시된, 형성물인 포토레지스트 마스크 패턴 (29) 는 제 2 도전막 (25), 오믹 접촉층 (24) 및 반도체층 (23) 을 에칭하는데 사용된다(도 5c). 이후, 도 7a에 도시된 포토레지스트 마스크 패턴 (29) 는 포토레지스트 마스크 패턴 (29) 의 전체 두께를 감소시키기 위해서, 애싱 처리(ashing treatment)되어 반 노출 부분 (29c) 가 제거되고, 도 7b에 도시된 포토레지스트 마스크 패턴이 획득된다.

애싱 처리는 반응성-이온-에칭시스템(reactive-ion-etching system) 또는 UV 에싱시스템을 사용하여 수행될 수도 있다. 전자는 에치 이방성(etch anisotropy)에서, 포토레지스트 마스크 패턴의 치수에서 고-제어성을 얻는데 우수하고, 반면 후자는 공정의 단순화 견지에서 뛰어나다.

상기의 애싱 처리후에 획득된, 도 7b에 도시된 포토레지스트 마스크 패턴이 더 이용되어 드레인 전극 (12a) 와 소오스 전극 (13a) 를 배열하고 드레인 전극 (12a) 와 소오스 전극 (13a) 사이의 채널 길이를 결정하도록 제 2 도전막 (25) 이 패터닝된다. 따라서, 제 1 실시형태와 유사하게, 오믹 접촉층 (24) 와 반도체층 (23) 은 채널 에칭처리되고, 이후 도 2g에 도시된 바와 같이, 패시베이션막 ( 26), 컨택트홀 (27) 및 화소 전극 (15) 가 형성되어, TFT (10a) 가 얻어진다.

도 4를 통하여 알 수 있는 바와 같이, 본 실시형태에서, 드레인 전극 (12a)과 소오스 전극 (13b) 의 곡선화된 대향 에지로 제한되는 채널 영역 (14) 은 채널의 중심부에서의 채널 길이 (L3)에 비하여 채널의 양 에지부에서 더 큰 채널 길이 (L4) 를 가진다. 이러한 구조에서, 형성물인 TFT는 특히 채널의 에지부로 입사되는 광에 의해서 초래되는 낮은 양의 누설전류를 나타내며, LCD 장치의 이미지 품질이 개선된다.

상술한 바와 같이, TFT (10a) 를 형성하기 위한 다른 선택적 공정에서, 상기 TFT (10a) 는 도 2a에서 도 2G에 도시된 공정에 유사한 공정으로 형성될 수도 있다. 이러한 경우, 포토레지스트 마스크 패턴은 도 4에 도시된 전극 (12a, 13b) 의 형상을 가지도록 패턴화 될 수도 있다. 도 2a에서 도 2g에 도시된 공정은 포토레지스트 마스크 패턴 (30, 28) 을 패터닝하기 위한 2 개의 포토리소그래픽 단계를 요구한다. 도 5a에서 도 5g에 도시된 본 실시형태에 따른 방법은 단지 하나의 포토리소그래픽 단계를 요구하며 따라서 LCD 장치의 제조 단계와 비용을 감소시킬 수 있다.

도 8은 본 발명의 제 3 실시형태에 따른 LCD 장치의 TFT를 도시한다. 본 실시형태에서 TFT (10b) 는 소오스 전극 (13b) 와 드레인 전극 (12b) 의 형상을 제외하고 제 1 실시형태의 TFT (10) 과 유사하다. 보다 상세하게는, 드레인 전극 (12b) 는 전면 에지가 절단된 'U'자 형상이고, 소오스 전극 (13b) 의 전면 에지는 드레인 전극 (12b) 의 전면 에지로 돌출된다. 'U'자 형상 전면 에지의 각 레그(leg)는 제 1 실시형태와 제 2 실시형태의 경우와 유사하게 채널 (14) 의 중심부 (14e) 에서 채널 길이 L5에 비하여 채널 (14) 의 양 에지부에서 채널 길이 (L6) 을 얻도록 챔퍼를 가진다.

비록 드레인 전극 (12b) 와 소오스 전극 (13b) 가 그들 사이에 비대칭 구조를 갖더라도, 입사되는 광에 의해 초래되는 누설전류는 양 에지부 (14d) 에서의 더 큰 채널 길이 (L6) 에 의해서, 상기 채널 (14) 의 에지부 (14d) 에서 특히 감소된다.

참고로 상기의 실시형태들은 역스태거 구조의 예로 설명되었지만, 본 발명에서의 TFT 구조는 역스태거 구조에 한정되지 않으며, 순스태거 구조일 수도 있으며, 스태거 구조 그 자체에만 한정되지 않는다. 만일 순스태거 구조를 TFT에 사용할 경우, 입사되는 광은 반도체층 하부의 다른 차광막에 의해서 차단할 수도 있다.

또한, 비록 상기의 실시형태들에서 드레인 전극과 소오스 전극 사이의 채널 영역이 채널의 중심부에 대하여 대칭적 구조를 갖더라도, 거리 그 자체는 대칭일 필요가 없다. 예를 들면, 광이 주사라인 부근의 채널 에지에 비하여 화소 전극 부근의 채널 에지에서 더 많은 양으로 채널 영역에 입사될 경우, 채널 길이는 화소 전극 부근의 채널 에지부에서 더 커야만 한다. 지금까지 사용된 소오스 전극 등의 구조와 형상은 원하는 바에 따라 변형될 수도 있다.

도 9에서 도 11은 TFT의 다른 실시예들을 도시하고 있는데, 여기서 채널영역 (14)는 채널의 중심부에 비하여 채널의 양 에지부에서 더 큰 길이를 가진다. 도 9에서, 각 전극은 제 1 실시형태에서의 챔퍼 대신 직사각형의 절단부를 가지는 전면 코너를 가진다. 도 9에서, 에지부에서 채널 길이 (L7) 은 제 1 실시형태에서 채널의 에지부에서 평균길이와 동일할 수도 있다.

도 10은 도 8에 도시한 TFT의 다른 대안이 되는 TFT를 도시한다. 도 10에서, 드레인 전극 (12d) 의 'U'자 형상 전면 에지의 레그는 더 큰 채널 길이를 얻기 위해서 도 10에서 챔퍼 대신, 소오스 전극 (13d) 의 돌출 에지에 대향되는 둥근 코너를 가진다. 도 11은 도 10의 TFT로부터 변형된 TFT를 도시한다. 이러한 변형에서, 'U'자 형상 전면 에지의 레그는 채널의 에지부에서 더 큰 채널 길이를 얻기 위해서 계단화된 코너를 가진다.

도 12a에서 도 12c는 도 6A에서 도시된 단계의 TFT를 형성하는데 사용된 포토마스크 (32) 의 슬릿 패턴 (32c) 의 대안들이다.

도 12a에서 도시된 포토마스크 (32) 는 드레인 전극을 위한 제 1 패턴 (32a) 와 소오스 전극을 위한 제 2 패턴 (32b) 사이에 나라하게 놓여진 한 쌍의 슬릿 패턴 (32d, 32e) 를 포함한다. 각 슬릿 패턴 (32d) 또는 (32e) 는 노광에 의한 분해능의 한계보다 더 작은 폭을 가진다. 바람직하게는, 한 쌍의 슬릿 패턴 (32d, 32e) 는 TFT가 더 큰 채널 길이를 가진는 경우 또는 노광이 고 분해능력을 가지는 경우에 사용될 수 있다.

도 12b에서 도시된 포토마스크 32B는 제 1 패턴 (32a) 와 제 2 패턴 (32b) 사이의 패턴 어셈블리(슬릿 패턴) (32f) 를 형성하기 위해서 채널의 폭 방향으로 배치된 다수의 스트라이프 패턴들(strip patterns)을 가진다. 채널의 길이 방향에서 볼 때, 상기 스트라이프 패턴들의 각각은 노광의 분해능 한계보다 더 작다. 도 12b에서 도시된 패턴 어셈블리 (32f) 는 노광의 주사 방향과 포토레지스트 마스크 패턴의 현상 방향을 따라 , 포토레지스트 마스크 패턴 형상에서의 변형 정도 만큼 영향을 억제할 수 있다.

도 12c에서 도시된 포토마스크는 제 1 패턴 (32a) 와 제 2 패턴 (32b) 사이에 패턴 어셈블리(슬릿 패턴) (32g) 로 배열된 다수의 도트 패턴들(dot patterns)을 가진다. 상기 도트 패턴들의 각각은 채널의 길이 방향에서 보이는 바와 같이, 노광에 의한 분해능 한계보다 더 작은 길이를 가진다. 상기 패턴 어셈블리 (32C) 는 드레인 전극을 위한 제 1 패턴과 소오스 전극을 위한 제 2 패턴 사이의 포토레지스트 마스크 패턴의 두께에서의 불균일성을 개선시킬 수 있다.

상기의 실시형태들은 단지 예들로 설명되었기 때문에, 본 발명은 상기의 실시형태에 한정되지 않으며, 다양한 변형과 변경들이 본 발명의 범위로부터 벗어나지 않고서 당해 분야의 통상의 지식을 가진 자에 의해서 용이하게 이루어질 수 있다.

본 발명에 따른 LCD 장치에 의하면, TFT의 누설전류를 감소시키고 TFT 영역의 증가를 억제할 수 있다.

또한 본 발명의 LCD 장치와 본 발명에 의해 제조된 LCD 장치에 의하면, 채널의 에지부에서의 더 큰 채널 길이를 통하여 채널의 에지부로 입사되는 가능한 많은 양의 백라이트에 의해 초래되는 TFT 누설전류를 억제하고, TFT의 스위칭 특성을 개선시켜 LCD 장치의 이미지 품질을 개선시킬 수 있다.

또한 본 발명의 다른 방법에 의하면, 노광에 의한 분해능의 한계보다 작은 폭을 가지는 중간 패턴을 제공할 수 있게 되어, 더 작은 수의 포토리소그래픽 단계(photolithographic steps)를 얻을 수 있다.

도 1은 본 발명의 제 1 실시형태에 따른 LCD 장치의 TFT 기판상에 위치한 TFT의 평면도.

도 2a 내지 도 2g는 도 1의 TFT 연속적 제조단계 단면도.

도 3은 광활성 상태와 암 상태에서 상기 TFT의 게이트 전압과 드레인 전류사이 관계를 도시하는 그래프.

도 4는 본 발명의 제 2 실시형태에 따른 LCD 장치의 TFT 기판상에 위치한 TFT의 평면도.

도 5a 내지 도 5e는 도 4의 TFT의 연속적 제조단계 단면도.

도 6a는 도 5b에서 도시된 포토레지스트 마스크 패턴을 형성하기 위한 제조 단계의 단면도.

도 6b는 도 6a의 단계에서 사용되는 포토마스크내의 마스크 패턴 평면도.

도 7a는 도 6b의 마스크 패턴에 의해서 획득된 포토레지스트 마스크 패턴의 평면도.

도 7b는 도 7a의 포토레지터 마스크 패턴에서 반-노출 부분의 제거 후의 포토레지스트 마스크 패턴의 평면도.

도 8은 본 발명의 제 3 실시형태에 따른 LCD 장치의 TFT 기판위에 위치한 TFT의 평면도.

도 9는 본 발명의 LCD 장치에서 상기 TFT의 다른 예의 평면도.

도 10은 본 발명의 LCD 장치에서 상기 TFT의 또 다른 예의 평면도.

도 11은 본 발명의 LCD 장치에서 상기 TFT의 또 다른 예의 평면도.

도 12a 내지 도 12c는 도 6a의 단계에서 사용되는 포토마스크의 마스크 패턴의 다른 예의 평면도.

도 13은 일반적인 LCD 장치의 단면도.

도 14는 도 13에 도시된 TFT 패널의 부분 평면도.

도 15는 도 14에 XV-XV 라인을 따라 절개된 단면도.

도 16은 도 14에 도시된 TFT의 확대 평면도.

도 17은 도 13에 도시된 대향 기판의 부분 평면도.

<도면의 주요부분에 대한 부호의 설명>

10 : TFT 11 : 게이트 전극

12 : 드레인 전극 13 : 소오스 전극

14 : 채널 14a, 14c : 채널 에지부

14b : 채널 중심부 21 : 유리 기판

22 : 게이트 절연막 23 : 반도체층

24 : 오믹 접촉층 25 : 금속막

26 : 패시베이션막 29 : 포토레지스트 마스크 패턴

31 : 포토마스크 202 : TFT 기판

203 : 액정층 204 : 대향 기판

242 : 블랙 매트릭스

Claims

복수의 TFT (10) 를 상부에 형성한 TFT 기판 (202), 블랙 매트릭스 (242) 를 상부에 형성한 대향 기판 (204), 상기 TFT 기판 (202) 과 대향 기판 (204) 사이에 개재된 액정층 (203), 및 백라이트로 TFT 기판 (202) 을 조명하기 위해 상기 TFT 기판 (202) 의 후면측에 배치된 백라이트 유닛을 구비하는 LCD 장치로서,

상기 TFT (10) 의 각각은 반도체층 (23) 에 채널 (14) 를 가지고, 상기 채널 (14) 은 채널의 중심부 (14b) 에서 보다는 채널의 에지부 (14a, 14c) 에서 더 큰 채널 길이를 가지는, LCD 장치.
제 1 항에 있어서,

상기 채널 길이는 채널의 중심부 (14b) 에서 보다는 채널의 양 에지부 (14a, 14b) 에서 더 큰, LCD 장치.
제 1 항에 있어서,

상기 TFT (10) 은 상기 채널 (14) 와 상기 백라이트 유닛 사이에 위치된 게이트 전극 (11) 을 포함하며, 상기 게이트 전극 (11) 은 상기 백라이트에 대하여 상기 채널 (14) 를 차단하는 기능을 가지는, LCD 장치.
제 1 항에 있어서,

상기 반도체층 (23) 은 비결정 실리콘 막 또는 폴리실리콘 막으로 제조되는, LCD 장치.
제 1 항에 있어서,

상기 TFT (10) 은 반도체층 (23)이 개재되어 상기 게이트 전극 (11) 에 대향되는 소오스와 드레인 전극 (13, 12) 를 구비하는, LCD 장치.
제 1 항에 있어서,

상기 TFT (10) 은 상기 반도체층 (23) 과 상기 소오스 및 드레인 전극(13, 12) 사이에 오믹 접촉층 (24a, 24b) 를 구비하는, LCD 장치.
제 1 항에 있어서,

상기 TFT (10) 의 소오스와 드레인 전극 (13, 12) 는 상기 반도체층 (23) 의 상부를 덮는, LCD 장치.
TFT (10) 의 게이트 전극 (11), 게이트 절연막 (22), 반도체층 (23) 및 오믹 접촉층 (24) 를 연속적으로 형성하는 단계;

상기 오믹 접촉층 (24) 와 반도체층 (23) 을 패터닝하는 단계;

상기 패턴화된 오믹 접촉층 (24) 상에 TFT (10) 의 소오스 전극 (13) 과 드레인 전극 (12) 를 형성하는 단계; 및

상기 소오스 전극 (13) 과 드레인 전극 (12) 를 마스크로서 이용하여, 상기 소오스 전극 (13) 과 드레인 전극 (12) 사이의 상기 패턴화된 오믹 접촉층 (24) 의 일부분을 에칭하고, 상기 반도체층 (23) 의 일부분을, 중심부 (14b) 보다는 에지부 (14a, 14c) 에서 더 큰 채널 길이를 가지는 채널 (14) 로서 노출시키는 단계를 포함하는, LCD 장치의 TFT 제조방법.
TFT (10) 의 게이트 전극 (11), 게이트 절연막 (22), 반도체층 (23) 과 오믹 접촉층 (24) 및 금속막 (25) 를 연속적으로 형성하는 단계;

상기 금속막 (25) 상에 포토레지스트막 (29) 를 형성하고, 상기 포토레지스트막 (29) 를, 소오스 전극 패턴 (32b), 드레인 전극 패턴 (32a), 및 상기 소오스 전극 패턴 (32b) 와 드레인 전극 패턴 (32a) 사이에 개재되고, 노광에 의한 분해능의 한계보다 작은 폭을 가지는 중간 패턴 (32c) 를 가지는 포토마스크 (31) 에 의해, 소정 파장을 가지는 노광에 노출시켜, 상기 소오스 전극 패턴 (32b) 와 상기 드레인 전극 패턴 (32a) 사이의 간격에 대응되는 영역 (29c) 에서보다, 상기 소오스 전극 패턴 (32b) 와 드레인 전극 패턴 (32a) 에 대응되는 영역 (29a, 29b) 에서 더 큰 두께를 가지는 포토레지스트 마스크 패턴 (29) 를 형성하는 단계;

상기 포토레지스트 마스크 패턴 (29) 를 마스크로서 이용하여 상기 금속막 (25), 상기 오믹 접촉층 (24) 및 상기 반도체층 (23) 을 패터닝하는 단계;

소정 두께를 가지는 상기 포토레지스트 마스크 패턴 (29) 의 일부분이 잔존되도록 상기 포토레지스트 마스크 패턴 (29) 를 제거하는 단계;

상기 포토레지스트 마스크 패턴 (29)의 일부분을 이용하여, 상기 금속막 (25) 를 패터닝하고, TFT (10)의 소오스 전극 (13a) 와 드레인 전극 (12a) 를 형성하는 단계; 및

상기 소오스 전극 (13a) 와 드레인 전극 (12a) 를 마스크로서 이용하여, 상기 소오스 전극 (13a) 와 드레인 전극 (12a) 사이의 패턴화된 오믹 접촉층 (25) 의 일부분을 에칭하고, 상기 반도체층 (23) 의 일부분을, 중심부 보다는 에지부에서 더 큰 채널 길이를 가지는 채널로서 노출시키는 단계를 포함하는, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 중간 패턴은 상기 분해능의 한계보다 더 작은 폭을 가지는 하나 이상의 슬릿 패턴 (32c, 32d, 32e) 인, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 중간 패턴 (32f) 는 상기 채널의 연장 방향으로 배열된 복수의 스트라이프 패턴들을 포함하며, 상기 스트라이프 패턴들 각각은 상기 분해능의 한계보다 더 작은 치수를 가지는, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 중간 패턴 (32g) 는 매트릭스로 배열되고 분해능의 한계보다 더 작은 치수를 가지는 복수의 도트 패턴들을 포함하는, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 포토레지스트 마스크 패턴을 제거하는 단계는 반응성-이온-에칭 시스템을 사용하는, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 포토레지스트 마스크 패턴을 제거하는 단계는 UV 에싱 시스템을 사용하는, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 채널 길이는 채널의 중심부에서보다 채널의 양 에지부에서 더 큰, LCD 장치의 TFT 제조방법.
제 9 항에 있어서,

상기 반도체층은 비결정 실리콘막으로 이루어지는, LCD 장치의 TFT 제조방법.