KR20040027418A - 단결정 Ｓｉ 기판, ＳＯＩ 기판, 반도체 장치, 표시 장치및 반도체 장치의 제조 방법 - Google Patents

단결정 Ｓｉ 기판, ＳＯＩ 기판, 반도체 장치, 표시 장치및 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20040027418A
KR20040027418A KR1020030066670A KR20030066670A KR20040027418A KR 20040027418 A KR20040027418 A KR 20040027418A KR 1020030066670 A KR1020030066670 A KR 1020030066670A KR 20030066670 A KR20030066670 A KR 20030066670A KR 20040027418 A KR20040027418 A KR 20040027418A
Authority
KR
South Korea
Prior art keywords
single crystal
thin film
substrate
semiconductor device
film
Prior art date
Application number
KR1020030066670A
Other languages
English (en)
Other versions
KR100693881B1 (ko
Inventor
타카후지유타카
이토가타카시
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2002299577A external-priority patent/JP2004134675A/ja
Priority claimed from JP2003067109A external-priority patent/JP4837240B2/ja
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20040027418A publication Critical patent/KR20040027418A/ko
Application granted granted Critical
Publication of KR100693881B1 publication Critical patent/KR100693881B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1229—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different crystal properties within a device or between different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 반도체 장치는, 절연 기판상에, SiO2막, 다결정 Si로 이루어지는 비(非)단결정 Si 박막을 포함하는 MOS형의 비단결정 Si 박막 트랜지스터, 단결정 Si 박막을 구비한 MOS형의 단결정 Si 박막 트랜지스터, 금속 배선을 구비하고 있다. 이에 의해, 비단결정 Si 박막과 단결정 Si 박막 디바이스를 형성하고, 고성능인 시스템을 집적화한 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치의 단결정 Si 박막 디바이스를 형성하기 위한 단결정 Si 기판을 제공한다.

Description

단결정 Ｓｉ 기판, ＳＯＩ 기판, 반도체 장치, 표시 장치 및 반도체 장치의 제조 방법{SINGLE-CRYSTAL SILICON SUBSTRATE, SOI SUBSTRATE, SEMICONDUCTOR DEVICE, DISPLAY DEVICE, AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은, 예컨대 TFT에 의해 구동하는 액티브 매트릭스 구동 액정 표시 장치 등에 있어서, 동일 기판상에 주변 구동 회로나 콘트롤 회로를 일체 집적화한 액정 표시 장치의 회로 성능 개선을 도모한 반도체 장치 및 그의 제조 방법, 상기 반도체 장치를 제조할 때에 사용되는 단결정 Si 기판에 관한 것이다. 또한, 본 발명은, SOI(Silicon on Insulator) 기판, 표시 장치 및 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는, 예컨대 수소 이온을 주입한 단결정 실리콘 조각을 기판에 첩부시키고, 수소 이온의 타입층에서 분할시켜 얻어지는 단결정 실리콘 박막을 구비하고 있는 SOI 기판, 그를 사용하는 표시 장치 및 반도체 장치의 제조 방법에 관한 것이다.
종래부터, 유리 기판상에 비정질 Si(이하 a-Si로 약기한다)나 다결정 Si(이하 P-Si로 약기한다)의 박막 트랜지스터(Thin Film Transistor, 이하, TFT로 기재한다)를 형성하고, 액정 표시 패널이나 유기 EL 패널 등의 구동을 행하는, 이른바 액티브 매트릭스 구동을 행하는 액정 표시 장치가 사용되고 있다.
특히, 이동도가 높고 고속으로 동작하는 p-Si를 사용하여, 주변 드라이버를 집적화한 것이 사용되게 되어 있다. 그러나, 더 높은 성능이 요구되는 이미지 프로세서나 타이밍 콘트롤러 등의 시스템 집적화를 위해서는, 보다 고성능인 Si 디바이스가 요구되고 있다.
이는, 다결정 Si에서는, 결정성의 불완전성에 기인하는 갭내의 국재(局在) 준위 및 결정립계 부근의 결함에 의한 이동도의 저하나, S 계수(서브 쓰레숄드 계수)의 증가 때문에, 고성능인 Si의 디바이스를 형성하려면, 트랜지스터의 성능이 충분하지 않다고 하는 문제가 있기 때문이다.
그래서, 더욱 고성능인 Si의 디바이스를 형성하기 위해, 단결정 Si 박막으로 이루어지는 박막 트랜지스터 등의 디바이스를 사전에 형성하고, 이를 절연 기판상에 첩부하여 반도체 장치를 형성하는 기술이 연구되고 있다(예컨대, 국제공개공보 WO93/15589(국제공개일 1993년 8월 5일), J.P.Salerno, “Single Crystal Silicon AMLCDs", Conference Record of the 1994 International Display Research Conference(IDRC) P.39-44(1994)나, Q.-Y.Tong & U.Goesele, SEMICONDUCTOR WAFER BONDING : SCIENCE AND TECHNOLOGY, John Wiley & Sons Inc., New York(1999)를 참조).
상기 국제공개공보 WO93/15589호에는, 유리 기판상에 접착제를 사용하여 사전에 작성한 단결정 Si 박막 트랜지스터를 전사한 반도체 장치를 사용하여, 액티브 매트릭스형 액정표시장치의 표시 패널의 디스플레이가 작성되는 점이 기재되어 있다.
그렇지만, 상기 종래의 반도체 장치 및 그 제조 방법에서는, 고성능의 디바이스인 단결정 Si 박막 트랜지스터를, 유리 기판상에 첩부시키기 위해 접착제를 사용하고 있기 때문에, 첩부 작업이 귀찮고, 생산성이 나쁜 등의 문제점을 갖고 있다. 또한, 완성된 반도체 장치에 대해서도, 접착제에 의한 접합이기 때문에, 내열성에 문제가 있고, 이후에 고품질의 무기 절연막이나 TFT의 형성 등은 불가능하기 때문에, 액티브 매트릭스 기판을 제조하는 경우, TFT 어레이를 포함하는 디바이스를 형성한 후에 사용하는 기판에 첩부할 필요가 있어, 사이즈 코스트, 배선 형성의 점에서 큰 문제가 있었다.
또한, 상기 국제공개공보 WO93/15589에는, 단지 유리 기판상에 단결정 Si 박막 디바이스를 형성하는 것이 개시되어 있을 뿐이고, 이 구성으로는, 최근 얻어지고 있는 고성능·고기능의 반도체 장치를 얻을 수 없다.
또한, K. Warner, et. Al., 2002 IEEE International SOI Conference : Oct, pp.123-125(2002)에 기재된 구성에는, 적외선에 의해 Si 기판 너머로 위치 정합 마스크를 검출하여 위치 정합하는 것이 개시되어 있는데, 광의 파장이 길어 분해능이 향상되지 않기 때문에, 고정밀도로 위치 정합하는 것이 곤란하였다.
또, L. P. Allen, et. Al., 2002 IEEE International SOI Conference : Oct, pp.192-193(2002)에는, 약 천오백개의 원자의 덩어리(塊)로 이루어지는 할로겐의 가스 클러스터 이온 빔(Gas Cluster Ion Beam : GCIB)에 의해 BOX(Burried Oxide) 위의 Si를 균일하게 에칭하고, 산소의 GCIB에 의해 Si 표면의 표면 조도의 고주파 성분을 제거하는 것이 개시되어 있다.
또한, 종래부터, 이하와 같은 문제도 알려져 있다. 박막 트랜지스터(Thin Film Transistor : TFT) 기술이란, 예컨대 유리 기판 등의 광투과성 비정질 재료의 위에, 실리콘막 등의 반도체막을 형성하여, 트랜지스터로 가공하는 기술이다. 이 TFT 기술은, 액정 디스플레이를 사용한 퍼스널 정보 단말의 보급과 함께 발전했다.
이 TFT 기술에 있어서는, 예컨대 기판상의 비정질 실리콘막을 레이저 등의 열에 의해 용융하여, 폴리실리콘(다결정)막으로 한다. 이 폴리실리콘막 또는 비정질 실리콘막을 가공하여, 스위칭 소자로서의 MOS형 TFT를 형성한다. 이와 같이, 실리콘막으로 형성한 디바이스(MOS형 TFT)를 사용하여, 액정 표시 패널이나 유기 EL 패널 등의 표시 패널을 제작한다. 그리고, MOS형 TFT에 의해, 표시 패널의 화소를 액티브 매트릭스 구동한다.
이와 같은 구성은, TFT-액정 디스플레이(LCD : Liquid Crystal Display) 장치, TFT-유기 일렉트로·루미네슨스(OLED : Organic Light Emitting Diode) 표시 장치 등에 사용되고 있다.
여기서, 스위칭 소자의 액티브 매트릭스 구동에 있어서는, 더욱 고성능인 실리콘의 디바이스가 요구되는 동시에, 주변 드라이버, 타이밍 콘트롤러 등의 시스템 집적화가 요구되고 있다.
그렇지만, 종래 사용되고 있는 비정질 실리콘막, 다결정 실리콘막에서는, 목표로 하는 성능을 얻을 수 없다.
이는, 다결정 실리콘막 등에 있어서는, 결정성의 불완전성에 기인하는 갭내의 국재준위나, 결정립계 부근의 결함 갭내에서의 국재준위가 존재하기 때문이다.즉, 이와 같은 국재준위가 존재하면, 이동도가 저하한다. 또한, 서브 쓰레숄드 계수(S 계수)의 증가에 의해, 트랜지스터의 성능이 불충분하게 되어, 고성능인 실리콘의 디바이스를 형성할 수 없다.
또한, 실리콘막의 결정성이 불완전하면, 실리콘―게이트 절연막 계면에 고정 전하가 형성되기 쉽다. 이 때문에, 박막 트랜지스터의 문턱 전압 제어가 곤란하게 된다. 또한, 소망의 값의 문턱 전압을 얻을 수 없다.
또한, 예컨대 TFT-액정 디스플레이에 있어서는, 레이저광에 의한 가열 등에 의해 비정질 실리콘막으로부터 다결정 실리콘막을 얻는다. 여기서, 레이저 조사 에너지는 어느 정도의 요동을 일으키기 때문에, 얻어지는 다결정 실리콘막의 입경(粒徑)이 일정하지 않게 된다. 따라서, 이동도나 문턱 전압에 큰 불규칙이 생긴다.
또한, 플라즈마 CVD(Chemical Vapor Deposition)법 등을 사용하여 성막한 비정질 실리콘막을, 레이저광에 의해 가열시킨 후에 결정화시키는 경우에는, 실리콘막 주변이 가열에 의해 순간적으로 실리콘의 융점 근처의 온도까지 상승한다. 이 때문에, 기판으로서 무알카리 고왜점 유리를 사용하고 있는 경우에는, 유리로부터 알카리 금속 등이 실리콘으로 확산된다. 이에 의해, 얻어지는 트랜지스터 특성이 떨어진다고 하는 문제가 있다.
이에 대해, 다결정 실리콘의 결정성의 균일화, 고성능화를 구하는 연구와는 별도로, 단결정 실리콘을 사용한 디바이스에 관한 연구가 이루어지고 있다.
이와 같은 단결정 실리콘을 사용한 디바이스의 일례로서는, SOI 기판이 있다. 여기서, SOI란, Silicon on Insulator를 의미한다. SOI 기판을 위한 SOI 기술이란, 주로 비정질 기판 위에 단결정 반도체 박막을 형성하는 기술을 의미한다. 이 SOI 기술이라고 하는 용어는, 다결정 실리콘막을 형성하는 경우에는 별로 사용되지 않는다. SOI 기술은, 1980년경부터 열심히 연구되고 있는 분야이다.
SOI 기판의 일례로서는, SIMOX(separation by Implanted Oxgen) 기판이 있다. 이 SIMOX 기판은 현재 시판되고 있다. SIMOX 기판은, 실리콘 웨이퍼에 산소를 주입하여 형성된다. 여기서, 비교적 무거운 원소인 산소를 소정의 깊이까지 주입하기 때문에, 주입시의 가속 전압에 의해 실리콘 웨이퍼의 결정이 크게 데미지를 받는다. 따라서, SIMOX 기판에서는, 기판상에 얻어지는 단결정의 성질이 충분한 것으로 되지 않는다고 하는 문제가 있다. 또한, 이산화규소막의 층의 화학량론(stoichiometry)으로부터의 엇갈림에 의한 절연성이 불완전하다. 또한, 산소 주입이 대량으로 필요하기 때문에, 이온 주입의 비용이 커진다고 하는 문제가 있다.
이에 대해, 예컨대 일본국의 공개특허공보 「특개평 제5-211128호 공보(공개일 : 1993년 8월 20일)」에 기재된 얇은 반도체 재료 필름의 제조 방법에 있어서는, 단결정 실리콘 조각을 산화규소막으로 덮은 실리콘 베이스 기판 위에 첩부하여, 이를 박막화하는 기술이 개시되어 있다.
이 기술에 의하면, 단결정 실리콘 베이스 기판상에 산화막을 형성하고, 그 위에 단결정 실리콘 박막을 형성할 수 있다.
또한, 일본국의 공개특허공보 「특개 제2000-30996호 공보(공개일 : 2000년 1월 28일)」에는, SOI 웨이퍼의 제조 방법 및 SOI 웨이퍼에 대하여, 실리콘 웨이퍼상의 산화막 두께에 있어서의, 막 두께 불규칙의 표준편차가 개시되어 있다.
또한, 일본국의 공개특허공보 「특개평 제6-268183호 공보(공개일 : 1994년 9월 22일)」에 기재된 반도체 장치의 제조 방법에 있어서는, 반도체 장치를 형성하여 박층화한 기판을 다른 지지 기판에 전사하는 방법이 개시되어 있다.
이 방법에 있어서는, 반도체층의 일방의 면에 반도체 소자를 형성한 후, 박층화한 반도체층과 지지 기판을 상온 양극 접합에 의해 접착한다.
그렇지만, 상술한 구성에 있어서는, 기판상의 산화규소막에 있어서의 마이크로 러프니스 때문에 생긴 요철이, 접착력을 약하게 하는 요인으로 되어, 막 박리 등을 일으킨다고 하는 문제가 생긴다.
즉, 특개평 제5-211128호의 공보 구성에 의하면, 실리콘 베이스 기판상의 산화막을 두껍게 하면, 막 두께 불규칙이 커진다. 이에 의해, 표면 요철이 현저하게 되어, 접합시의 접착성이나 SOI 기판의 특성에 영향을 미치게 한다는 문제가 있다.
또, 상기 특개 제2000-30996호 공보에는, 막 두께 불규칙의 표준편차가 커졌을 때의 단결정 실리콘 박막의 막 두께 균일성에 대해 기재가 되어 있다. 그러나, 접착시에 공극이 발생하는 것이나, 분리·박리시에 실리콘 박막에 막 박리를 일으킨다고 하는 문제는 언급되어 있지 않다.
또한, 특개평 제6-268183호 공보에는, 박층화한 반도체층과 지지 기판의 요철, 평탄성에 대해서는 기재되어 있지 않다.
이와 같이, 광투과성 기판상에 코팅한 산화규소막의 마이크로 러프니스 때문에 생긴 요철은, 접착력을 약하게 하는 요인으로 된다. 이에 의해, 분리·박리를일으켜, 실리콘막을 기판상에 형성한 후의 막 박리 등을 일으키는 등의 양품율 저하를 초래한다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 그 목적은, 단결정 Si 박막 디바이스를, 접착제를 사용하지 않고 절연 기판에 용이하게 형성 가능하여, 비(非)단결정 Si 박막과 단결정 Si 박막 디바이스를 형성하고, 고성능인 시스템을 집적화한 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치의 단결정 Si 박막을 형성하기 위한 단결정 Si 기판을 제공하는 것에 있다. 또한, 본 발명의 다른 목적은, 접착력을 향상시킨 SOI 기판, 표시 장치 및 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 단결정 Si 기판은, 상기 목적을 달성하기 위해, 표면에 산화막, 게이트 패턴, 불순물 이온 주입부가 형성된 후에 평탄화되어 있고, 소정의 깊이로 소정의 농도의 수소 이온이 주입된 수소 이온 주입부를 구비하고 있는 것을 특징으로 하고 있다.
상기 구성에 의하면, 절연 기판 등에 대해, 단결정 Si 기판을 산화막 형성측에서 접합하고, 열처리함으로써 기판 사이의 접합이 원자끼리의 결합으로 변하여 강고한 접합으로 되는 동시에, 수소 이온 주입부에 있어서 열처리에 의해 벽개(劈開) 박리함으로써, 접착제를 사용하지 않아도 용이하게 MOS형의 단결정 Si 박막 트랜지스터를 얻을 수 있다.
즉, 본 발명의 단결정 Si 기판에는, 표면에 MOS형의 단결정 Si 박막 트랜지스터의 일부를 형성하는 산화막, 게이트 패턴, 불순물 이온 주입부가 형성되고, 또한 표면으로부터 소정의 깊이로 수소 이온 주입부를 갖고 있다.
이에 의해, 절연 기판 등의 위에, 본 발명에 앞서 게이트 전극이나 소스·드레인의 불순물 도핑, 또는 베이스, 콜렉터, 이미터 등의 불순물 도핑을 마치고, 소정의 깊이로 소정의 농도의 수소 이온을 주입하고, 표면을 평탄화·친수성으로 한 단결정 Si 기판을 접합하고, Si로부터 수소 이온이 이탈하는 온도 이상까지 가열함으로써, 절연 기판에 대한 접합 강도를 높일 수 있는 동시에, 수소 이온 주입부를 경계로 벽개 박리함으로써, 접착제를 사용하지 않아도 용이하게 MOS형의 단결정 Si 박막 트랜지스터를 형성할 수 있다.
그러므로, 예컨대 표면에 다결정 Si 박막 등의 비단결정 Si 박막 트랜지스터를 형성한 절연 기판상에, 본 발명의 단결정 Si 기판을 첩부시키고, MOS형의 단결정 Si 박막 트랜지스터를 형성함으로써, 비단결정 Si로 이루어지는 트랜지스터와 단결정 Si로 이루어지는 트랜지스터를 하나의 기판상의 상이한 영역에 형성한 반도체 장치를 용이하게 얻을 수 있다.
본 발명의 SOI 기판은, 상기 목적을 달성하기 위해, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막(본 발명에 있어서는, 「피복막」은, 피복하는 막 또는 열산화막 중 어느 것을 의미하는 것으로 한다.)을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 절연 기판이 광투과성 기판이고, 상기 분단이 열처리에 의해 행해진 것을 특징으로 하고 있다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
또한, 상기 절연 기판이 광투과성 기판이기 때문에, 표시 장치의 액티브 매트릭스 기판으로 사용할 수 있다.
또한, 질량이 산소 이온보다 훨씬 가벼운 수소 이온을 타입하기 때문에, 단결정 Si 기판의 전면의 결정질을, 타입하기 전과 별로 변하지 않도록 유지하여, 산소 이온 타입에 의한 실리콘의 결정질 저하의 문제를 해결할 수 있다.
또한, 열처리에 의해, 단결정 Si 박막의 결정질을, 수소 이온 타입 전과 동등한 수준으로 되돌릴 수 있다. 이 열처리는 예컨대 600℃ 정도의 온도에서 행한다. 이 경우에는, 접합부의 접착성을 악화시키지 않는다.
본 발명의 SOI 기판은, 상기 목적을 달성하기 위해, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 접합부는, 상기 절연막 표면의 1 내지 5μm 각(角)의 범위에서 측정한높이가 5nm 이하인 요철에 대해, 상기 절연 기판 표면과 이루는 각도(θ)의 정접(正接)(tanθ)이 최대로 0.06 이하인 표면을 갖는 상기 절연막을 접합한 것임을 특징으로 하고 있다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
여기서, 정접이란 탄젠트를 의미하며, 특히 탄젠트의 절대치를 의미하는 것으로 한다. 따라서, 상기 구성은, 탄젠트의 절대치가 0 이상 0.06 이하의 값인 것에 상당한다. 상기 절연막은, 표면에 요철을 갖고 있고, 이 요철 내의 경사가 최대인 면과 절연 기판 표면이 이루는 각도의 정접이 0.06 이하로 되어 있다. 보다 상세하게는, 예컨대 절연막 표면의 1∼5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철에 대해, 최대 경사면이 절연 기판 표면과 이루는 각도의 정접이 약 0.06 이하이면 좋다.
이와 같이 요철이 적은 경우에는, 절연막과 단결정 Si 기판을 피복한 피복막의 접착력을 강하게 할 수 있다.
또한, 이 정접은 0.04 이하의 값이면 더 바람직하다. 이 경우에는, 절연막과 단결정 Si 기판을 피복한 피복막의 접착력을 더욱 강하게 할 수 있다.
이에 의해, 광투과성 기판 표면의 마이크로 러프니스 때문에, 광투과성 기판과 단결정 Si 기판의 접합성이 저해된다고 하는 문제를 해결할 수 있다.
또, SOI 기판에 있어서의, 절연 기판과 단결정 Si 기판을 접합하기 위한 절연막의 표면 상태는, 예컨대 절연 기판과 단결정 Si 기판을 분리하여 얻어지는 표면 요철에 대해, AFM법을 사용하여 평가할 수 있다.
본 발명의 반도체 장치는, 상기 목적을 달성하기 위해, 절연 기판상의 상이한 영역에, 비단결정 Si 박막 디바이스와, 단결정 Si 박막 디바이스가 각각 형성되어 있는 것을 특징으로 하고 있다.
비단결정 Si 박막 디바이스는, 절연 기판상에 제공된 비단결정 Si 박막으로 형성된다. 단결정 Si 박막 디바이스는, 일단 단결정 Si 기판에 제공되고, 이 단결정 Si 기판이 절연 기판상의 단결정 Si 박막으로 분단됨으로써, 절연 기판상에 제공된다. 또는, 단결정 Si 박막 디바이스는, 절연 기판상에 제공된 단결정 Si 박막으로 형성되어도 된다.
상기 구성에 의하면, 예컨대 타이밍 콘트롤러 등의, 보다 고성능의 기능이 요구되는 디바이스에는, 단결정 Si 박막 트랜지스터 등의 단결정 Si 박막 디바이스를 사용하고, 나머지의 디바이스에는 비단결정 Si 박막 트랜지스터 등의 비단결정 Si 박막 디바이스를 사용하여, 고성능·고기능의 회로 시스템을 일체 집적화한 반도체 장치를 얻을 수 있다.
즉, 단결정 Si 박막 디바이스에 의해, 단결정 Si의 특성을 이용하여, 고성능, 소비 전력, 고속의 로직, 타이밍 제너레이터, 또는 불규칙이 문제되는 고속의DAC(전류 버퍼), 등을 형성할 수 있다. 한편, 다결정 Si 등의 비단결정 Si 박막 디바이스는, 단결정 Si 박막 디바이스보다, 성능·기능 모두 뒤떨어지지만, 저렴한 반도체 장치를 대면적으로 형성할 수 있다.
그러므로, 본 발명의 구성에 의하면, 상기 양 Si 박막 디바이스의 장점을 겸한 반도체 장치를 1매의 기판상에 형성할 수 있다.
이에 의해, 단결정 Si에 의해서만 실현 가능한 고성능·고기능의 회로 시스템을 기판상에 일체 집적화할 수 있다. 그러므로, 예컨대 고성능의 시스템을 집적화한 액정 패널 또는 유기 EL 패널 등의 표시 장치용 반도체 장치를, 모든 디바이스를 단결정 Si에 의해 형성하는 경우와 비교하여, 대단히 저비용으로 제조할 수 있다.
또한, 본 발명의 반도체 장치가 구비하고 있는 단결정 Si 박막을 형성하는 단결정 Si 기판의 형상은, LSI 제조 장치의 일반적인 웨이퍼 사이즈인 6, 8, 12 인치의 원판에 한정된다. 그러나, 본 발명의 반도체 장치의 절연 기판상에는 비단결정 Si 박막 디바이스와, 단결정 Si 박막 디바이스가 공존하고 있기 때문에, 예컨대 대형의 액정 표시 패널이나 유기 EL 패널 등에 대응 가능한 대형의 반도체 장치를 제조할 수 있다.
본 발명의 표시 장치는, 상기 목적을 달성하기 위해, 반도체 소자 구조가 형성된, 상술한 SOI 기판을 구비하고 있는 것을 특징으로 하고 있다. 이 SOI 기판은, 반도체 소자 구조가 형성된 반도체 장치로 되어 있다.
또한, 본 발명에 따른 표시 장치는, 상기 목적을 달성하기 위해, 상술한 어느 반도체 장치를 포함하고, 그 반도체 장치를 표시 패널의 액티브 매트릭스 기판으로서 사용하는 구성이다.
상기 SOI 기판은, 절연 기판이 광투과성 기판이기 때문에, 이 절연 기판에 반도체 소자 구조를 형성하면, 예컨대 표시 패널에 사용하는 액티브 매트릭스 기판으로서 바람직하게 사용할 수 있다.
또한, 상기 SOI 기판을 사용하여, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있기 때문에, 이를 사용하여 고성능의 표시 장치를 제공할 수 있다.
이와 같이, 단결정 실리콘을 사용하여 트랜지스터 특성의 균일화, 안정화, 고성능화를 도모할 수 있고, 예컨대 고성능의 MOS형 전계 효과 트랜지스터 디바이스를 제조할 수 있다. 따라서, 이를 사용하여 고성능의 TFT-LCD 표시 장치, TFT-OLEDL 표시 장치나 집적 회로를 제조할 수 있다.
또, 상기 반도체 소자 구조란, 예컨대 디스플레이용 스위칭 소자로서의 구조를 의미한다. 또한, 예컨대 SOI 기판에 반도체 소자 구조를 형성하여, 데이터 처리 드라이버를 제작해도 된다.
본 발명의 반도체 장치의 제조 방법은, 상기 목적을 달성하기 위해, 절연 기판상에, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 상기 단결정 Si 박막 디바이스를 포함하는 회로를 절연 기판상에 형성한 후, 상기 비단결정 Si 박막을 형성하는 것을 특징으로 하고 있다.
상기 제조 방법에 의하면, 단결정 Si 박막 디바이스를, 평탄성이 가장 좋은 절연 기판상에 형성하고, 그 후에 비단결정 Si 박막을 형성하고 있다. 그러므로, 접합 불량에 의한 결함이 적고, 수율이 좋은 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 상기 목적을 달성하기 위해, 절연 기판상에, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 상기 비단결정 Si 박막을 상기 절연 기판상에 형성한 후, 상기 단결정 Si 박막 디바이스를 형성하는 것을 특징으로 하고 있다.
상기 제조 방법에 의하면, 비단결정 Si 박막을 단결정 Si 박막 디바이스 형성 전에 형성하기 때문에, 단결정 Si 박막 디바이스를 형성한 후에 비단결정 Si 박막을 형성하는 경우와 비교하여, 단결정 Si 박막이 오염되거나, 손상을 받거나 하는 것을 방지할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 상기 목적을 달성하기 위해, 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합하는 접합 공정을 포함하고 있는 반도체 장치의 제조 방법에 있어서, 상기 접합 공정 전에, 상기 절연막의 표면을, 상기 표면의 1∼5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철의 경사와 상기 절연 기판 표면이 이루는 각도의 정접이 0.06 이하로 되도록 조절하는 조절 공정을 포함하고 있는 것을 특징으로 하고 있다.
상기 SOI 기판은, 접합 공정 후에, 단결정 Si 기판이 수소 이온의 주입부에서 분단·박리되어 단결정 Si 박막으로 되어, SOI 기판이 제조된다. 즉, 상기 제조방법은, SOI 기판의 제조 방법이기도 하다. 이 SOI 기판상의 단결정 Si 박막에 반도체 소자 구조를 형성함으로써, 또는 반도체 소자 구조로 형성된 단결정 Si 기판으로부터 단결정 Si 박막을 제공하도록 하여, 반도체 장치가 제조된다.
여기서, 상기 제조 방법에 의하면, 절연막의 표면의 요철을, 요철 내의 경사가 최대인 면과 절연 기판 표면이 이루는 각도의 정접이 0.06 이하로 되도록 조절한 후에, 절연막과 단결정 Si 기판을 피복한 피복막을 접합하기 때문에, 양호한 접합성을 갖게 하여, 이 접합 강도를 높일 수 있다. 따라서, 접합 공정 후에, 단결정 Si 기판을 분단·박리하여 단결정 Si 박막을 형성할 때에, 막 박리를 일으키지 않는다.
본 발명의 다른 목적, 특징 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또한, 본 발명의 이점은, 첨부 도면을 참조한 다음의 설명으로 명백하게 될 것이다.
도1a는 본 발명에 따른 반도체 장치의 일 실시예의 일 제조 공정을 도시하는 단면도이고, 도1b는 상기 반도체 장치의 제조의 다른 공정을 도시하는 단면도이고, 도1c는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도1d는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도1e는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도1f는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도1g는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도1h는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도1i는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이다.
도2a는 본 발명에 따른 반도체 장치의 다른 실시예의 제조 공정을 도시하는 단면도이고, 도2b는 상기 반도체 장치의 제조의 다른 공정을 도시하는 단면도이고, 도2c는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도2d는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도2e는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도2f는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도2g는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도2h는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도2i는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이다.
도3a는 본 발명에 따른 반도체 장치의 또 다른 실시예의 제조 공정을 도시하는 단면도이고, 도3b는 상기 반도체 장치의 제조의 다른 공정을 도시하는 단면도이고, 도3c는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도3d는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도3e는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도3f는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이다.
도4는, 도3에 도시된 바이폴라형 단결정 Si 박막 트랜지스터의 구성을 개략적으로 도시하는 단면도이다.
도5a는 본 발명에 따른 반도체 장치의 또 다른 실시예의 제조 공정을 도시하는 단면도이고, 도5b는 상기 반도체 장치의 제조의 다른 공정을 도시하는 단면도이고, 도5c는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도5d는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도5e는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도5f는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이다.
도6a는 본 발명에 따른 반도체 장치의 또 다른 실시예의 제조 공정을 도시하는 단면도이고, 도6b는 상기 반도체 장치의 제조의 다른 공정을 도시하는 단면도이고, 도6c는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도6d는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도6e는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도6f는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도6g는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이고, 도6h는 상기 반도체 장치의 제조의 또 다른 공정을 도시하는 단면도이다.
도7은, 본 발명에 따른 반도체 장치를 사용하여 작성된 액티브 매트릭스 기판을 도시하는 평면도이다.
도8은, 본 발명에 따른 반도체 장치에서의, 실온부터 600℃의 온도에 대한 단결정 Si와 유리 기판의 선팽창의 차이를 도시하는 그래프이다.
도9는, 본 발명의 반도체 장치의 제조 방법에서의, 실온에 있어서 단결정 Si와 유리 기판의 위치 정합을 행할 때의 개념도이다.
도10은, 본 발명에 따른 SOI 기판의 일 실시예를 도시하는 단면도이다.
도11a는 상기 SOI 기판에 포함되는 절연 기판의 단면도이고, 도11b는 상기 절연 기판에 절연막을 적층한 상태를 도시하는 단면도이고, 도11c는 단결정 Si 기판의 단면도이고, 도11d는 단결정 Si 기판에 피복막을 피복한 상태를 도시하는 단면도이고, 도11e는 도11d의 상태로 수소 이온을 주입하는 모양을 도시하는 단면도이고, 도11f는 도11b에 도시된 절연 기판에 도11e에 도시된 단결정 Si 기판을 첩부한 상태를 도시하는 단면도이고, 도11g는 단결정 Si 기판을 분할·박리하여 상기 SOI 기판을 제작하는 모양을 도시하는 단면도이다.
도12는, 상기 절연 기판에 적층된 상기 절연막의 표면 요철의 상태를 도시하는 단면도이다.
도13은, 상기 절연막의 적층된 상기 절연 기판 표면에 대한 물의 흡습 상태를 도시하는 단면도이다.
도14a는 상기 SOI 기판에 포함되는 절연 기판의 단면도이고, 도14b는 상기 절연 기판에 절연막을 적층한 상태를 도시하는 단면도이고, 도14c는 도14b에 도시된 상태로 아모르퍼스 실리콘막을 적층한 상태를 도시하는 단면도이고, 도14d는 상기 아모르퍼스 실리콘막을 엑시머 레이저의 조사에 의해 용융시키는 모양을 도시하는 단면도이고, 도14e는 폴리실리콘막이 형성된 상태를 도시하는 단면도이고, 도14f는 포토리소그라피에 의해 단결정 Si 기판을 탑재하기 위한 영역을 형성한 상태를 도시하는 단면도이고, 도14g는 상기 단결정 Si 기판을 탑재한 상태를 도시하는 단면도이고, 도14h는 상기 단결정 Si 기판을 분할·박리하여 상기 SOI 기판을 제작하는 모양을 도시하는 단면도이다.
도15는, 상기 SOI 기판을 사용하여 작성한 박막 트랜지스터의 일례를 도시하는 단면도이다.
도16은, 종래의 구성에서의, 기판에 적층된 산화규소막의 표면 요철의 상태를 도시하는 단면도이다.
도17은, 접합력 평가법을 도시하는 개략적인 단면도이다.
도18은, 본 발명에 따른 반도체 장치를 사용한 표시 장치의 일례를 도시하는 블록도이다.
도19는, 본 발명에 따른 반도체 장치의 또 다른 일례에 대한 제조의 일 공정을 도시하는 단면도이다.
도20은, 본 발명에 따른 반도체 장치의 또 다른 일례의 일부를 도시하는 단면도이다.
〔실시예 1〕
본 발명의 단결정 Si 기판, 반도체 장치 및 그 제조 방법의 일 실시예에 따른 반도체 장치와 그 제조 방법에 대해 설명하면 이하와 같다. 도1a∼도1i는, 본 발명에 따른 반도체 장치의 일 실시예를 나타내는 반도체 장치의 제조 공정을 도시하는 단면도이다. 또, 본 실시예에서 설명하는 반도체 장치는, MOS형의 비단결정 Si 박막 트랜지스터와 MOS형의 단결정 Si 박막 트랜지스터를 절연 기판상의 상이한 영역에 형성한 고성능·고기능화에 적합한 반도체 장치이며, TFT에 의한 액티브 매트릭스 기판에 형성된다.
이 MOS형의 박막 트랜지스터는, 활성 반도체층, 게이트 전극, 게이트 절연막, 게이트 양측에 형성된 고농도 불순물 도프부(소스·드레인 전극)로 이루어지고, 게이트 전극에 의해, 게이트 아래의 반도체층의 캐리어 농도가 변조되어, 소스-드레인 사이를 흐르는 전류가 제어되는 일반적인 트랜지스터이다.
MOS형 트랜지스터의 특성으로서는, CMOS(complementary MOS) 구조로 하면, 소비 전력이 적고, 전원 전압에 따라 출력을 풀로 할 수 있기 때문에, 저소비 전력형의 로직에 적합하다.
본 실시예의 반도체 장치(20)는, 도1i에 도시된 바와 같이, 절연 기판(2) 위에, SiO2(산화 Si)막(절연막)(3), 다결정 Si로 이루어지는 비단결정 Si 박막(5')을 포함하는 MOS형의 비단결정 Si 박막 트랜지스터(1a), 단결정 Si 박막(14a)을 구비한 MOS형의 단결정 Si 박막 트랜지스터(단결정 Si 박막 디바이스)(16a), 금속 배선(22)을 구비하고 있다.
절연 기판(2)은, 고왜점 유리인 코닝사의 code1737(알카리 토류-알루미노 붕규산 유리)이 사용되어 있다.
SiO2막(3)은, 절연 기판(2)의 표면 전체에, 막 두께 약 50nm로 형성되어 있다.
비단결정 Si 박막(5')을 포함하는 MOS형의 비단결정 Si 박막 트랜지스터(1a)는, 층간절연막으로서의 SiO2막(4) 위에, 비단결정 Si 박막(5'), 게이트 절연막으로서의 SiO2막(7), 게이트 전극(6)을 구비하고 있다.
게이트 전극(6)은, 다결정 Si와 W 실리사이드로 형성되어 있는데, 다결정 Si, 다른 실리사이드 또는 폴리사이드 등으로 형성되어 있어도 된다.
한편, 단결정 Si 박막(14a)을 포함하는 MOS형의 단결정 Si 박막 트랜지스터(16a)는, 게이트 전극(12)을 갖는 평탄화층, 게이트 절연막으로서의 SiO2막(13), 단결정 Si 박막(14a)을 구비하고 있다.
게이트 전극(12)의 재료는, 헤비 도프된 다결정 Si 막과 W 실리사이드를 사용하고 있지만, 재료는 다결정 Si 단독이어도, 또한 다른 고융점 금속이나 실리사이드이어도 되며, 필요한 저항이나 내열성을 고려하여 선택된다.
또한, 이 단결정 Si 박막 트랜지스터(16a)는, 절연 기판(2)에 접합되기 전에 단결정 Si 기판상에서 형성되고, 게이트 전극(12)으로 되는 부분은, 게이트 절연막(13), 단결정 Si 박막(14a)을 포함한 상태에서, 절연 기판(2) 위에 접합된다. 그러므로, 단결정 Si 기판(10a) 위에서 게이트 전극 형성이나 소스·드레인의 불순물 이온 주입을 하는 편이, 절연 기판(2) 위에 형성한 단결정 Si 박막을 형성한 후, 박막 트랜지스터를 형성하는 것 보다, 미세 가공을 용이하게 행할 수 있다.
본 실시예의 반도체 장치(20)는, 이상과 같이, 1매의 절연 기판(2) 위에, MOS형의 비단결정 Si 박막 트랜지스터(1a)와, MOS형의 단결정 Si 박막 트랜지스터(16a)를 공존시킴으로써, 특성이 상이한 복수의 회로를 집적화한 고성능·고기능의 반도체 장치를 얻을 수 있다. 또한, 1매의 절연 기판(2) 위에, 모두 단결정 Si 박막으로 이루어지는 트랜지스터를 형성하는 것 보다, 저렴하게 고성능·고기능의 반도체 장치를 얻을 수 있다.
또, 비단결정 Si 박막(5')의 영역과 단결정 Si 박막(14a)의 영역은, 적어도 0.3μm 이상, 바람직하게는 0.5μm 이상 떨어져 있다. 이에 의해, 단결정 Si 박막(14a)에, Ni, Pt, Sn, Pd 등의 금속 원자가 확산되는 것을 방지할 수 있어, 단결정 Si 박막 트랜지스터(16a)의 특성을 안정화시킬 수있다.
또한, 본 실시예의 반도체 장치(20)에는, 비단결정 Si 박막 트랜지스터(1a)와 단결정 Si 박막 트랜지스터(16a) 사이의 층간절연막으로서, SiO2막(4)이 형성되어 있다. 이에 의해, 단결정 Si 박막(14a)이 오염되는 것을 방지할 수 있다.
예컨대, 본 발명의 반도체 장치(20)를 포함하는 액정 표시 장치의 액티브 매트릭스 기판의 경우에는, 또 액정 표시용으로, SiNx(질화 Si), 수지 평탄화막, 비어 홀, 투명 전극이 형성된다. 그리고, 비단결정 Si 박막(5')의 영역에는, 드라이버 및 표시부용의 TFT가 형성되고, 보다 고성능이 요구되는 디바이스에 적응 가능한 단결정 Si 박막(14a)의 영역에는, 타이밍 콘트롤러가 형성된다. 또, 드라이버부는, 단결정 Si 이어도 되며, 비용과 성능을 고려하여 결정되면 좋다.
이와 같이, 단결정 Si 박막(14a), 비단결정 Si 박막(5')으로 이루어지는 박막 트랜지스터의 각각의 특성에 따라, 각 박막 트랜지스터의 기능·용도를 결정함으로써, 고성능·고기능의 박막 트랜지스터를 얻을 수 있다.
또, 종래의 비단결정 Si 박막(5')의 영역에 형성한 N 채널 TFT는, 약100cm2/V·sec의 이동도였던 것에 비해, 본 실시예의 반도체 장치를 형성한 액정 표시용 액티브 매트릭스 기판에 있어서는, 단결정 Si 박막(14a)의 영역에 형성한 N 채널 TFT가 약 550cm2/V·sec의 이동도였다. 이와 같이, 본 실시예의 반도체 장치(20)의 구성에 의하면, 종래에 비해 고속 동작이 가능한 TFT를 얻을 수 있다.
또한, 이 액정 표시용의 액티브 매트릭스 기판에 있어서, 드라이버는 처음부터 비단결정 Si 박막(5')의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 요구하는 것에 비해, 단결정 Si 박막(14a)의 영역에 형성되어 있는 디바이스인 타이밍 콘트롤러는 2.7V에서 안정되게 동작했다.
또한, 반도체 장치(20)에 있어서는, 집적 회로가 비단결정 Si 박막(5')의 영역과 단결정 Si 박막(14a)의 영역에 형성됨으로써, 필요로 하는 구성 및 특성에 맞춰 화소 어레이를 포함하는 집적 회로를 적합한 영역에 형성할 수 있다. 그리고, 각각의 영역에 형성된 집적 회로에 있어서, 동작 속도나 동작 전원 전압 등이 상이한 성능의 집적 회로를 제작할 수 있다. 예컨대, 게이트 길이, 게이트 절연막의 막 두께, 전원 전압, 로직 레벨 중 적어도 하나가 영역마다 상이한 설계로 할 수 있다.
이에 의해, 영역마다 상이한 특성을 갖는 디바이스를 형성할 수 있어, 보다 다양한 기능을 구비한 반도체 장치를 얻을 수 있다.
또한, 반도체 장치(20)에 있어서는, 집적 회로가 비단결정 Si 박막(5')의 영역과 단결정 Si 박막(14a)의 영역에 형성되기 때문에, 각각의 영역에 형성된 집적회로는, 영역마다 상이한 가공 룰을 적용할 수 있다. 예컨대, 단(短) 채널장의 경우, 단결정 Si 박막 영역에는 결정립계가 없기 때문에, TFT 특성의 불규칙이 대부분 증가하지 않는 것에 비해, 다결정 Si 박막 영역에서는, 결정립계의 영향에 의해 불규칙이 급속하게 증가하기 때문에, 가공 룰을 각각의 부분에서 바꿀 필요가 있기 때문이다. 그러므로, 가공 룰에 맞춰 집적 회로를 적합한 영역에 형성할 수 있다.
또한, 본 실시예의 반도체 장치(20)에서는, MOS형의 단결정 Si 박막 트랜지스터(16a)에 있어서, 그 금속 배선 패턴은, 게이트 패턴보다 완만한디자인 룰에 따라 형성하는 것이 가능하다.
이에 의해, MOS형의 단결정 Si 박막 트랜지스터(16a)를 형성한 반도체 장치의 메탈 배선 또는 메탈 배선의 일부를 대형 기판 위의 메탈 배선과 동시에 처리할 수 있어, 비용을 억제하고, 또한 처리 능력을 향상시킬 수 있다. 또한, 외부 배선이나 다른 회로 블록이나 TFT 어레이에 대한 접속이 용이하게 되어, 외부 장치 등에 대한 접속 불량에 의한 제품 수율을 감소시킬 수 있다.
또, 반도체 장치(20) 위에 형성되는 단결정 Si 박막(14a)의 사이즈는, LSI 제조 장치의 웨이퍼 사이즈에 의해 정해지게 된다. 그러나, 단결정 Si 박막(14a)을 필요로 하는 고속성, 소비 전력, 고속의 로직, 타이밍 제너레이터, 불규칙이 요구되는 고속의 DAC(전류 버퍼), 또는 프로세서 등을 형성하기 위해서는, 일반적인 LSI 제조 장치의 웨이퍼 사이즈로 충분하다.
여기서, 반도체 장치(20)의 제조 방법에 대해, 도1a∼도1i를 사용하여 설명하면 이하와 같다.
우선, 절연 기판(2)의 표면 전체에 TEOS와 O2의 혼합 가스를 사용하여, 플라즈마 CVD에 의해, 막 두께 약 50nm의 SiO2막(3)을 퇴적한다.
본 실시예의 반도체 장치(20)의 제조 방법에서는, 여기서, 박막화하면 단결정 Si 박막 트랜지스터(16a)로 되는 부분을 별도 제작한 단결정 Si 기판(10a)을 형성하고, 이 단결정 Si 기판(10a)을 절연 기판(2) 위에 형성하고 있다.
구체적으로는, 사전에 일반적인 IC 제조 라인에 의해 CMOS 공정의 일부, 즉 게이트 전극(12), 게이트 절연막(13), 소스·드레인 불순물 이온 주입(BF3+, P+), 보호 절연막, 평탄화막(BPSG)을 형성한 후, CMP(Chemical-mechanical Polishing)에 의해 평탄화 처리를 행한다. 계속하여, 막 두께 약 10nm의 SiO2막을 형성하고, 5×1016/cm2의 도즈량의 수소 이온을 소정의 에너지에 의해 주입한 수소 이온 주입부(15)를 갖는 단결정 Si 기판(10a)을 작성한다. 그리고, 이를 절연 기판(2)상의 형성 영역에 적합한 소정의 사이즈로 절단한다. 또, 수소 이온 주입부(15)에 있어서는, 수소 이온의 농도가 최대로 되어 있다.
그리고, 도1b에 도시된 바와 같이, 투명 절연 기판(2) 및 절단된 단결정 Si 기판(10a)의 양 기판을 SC-1 세정하여 활성화한 후, 단결정 Si 기판(10a)의 수소 이온 주입부(15)측을 소정의 위치에 얼라인머트하고, 실온에서 밀착시켜 접합한다.
얼라이먼트는, 도9에 도시된 바와 같이, 투명 기판(2), 여기에서는, 코닝사 1737 유리를 통해, 투명 기판(2)측으로부터 가시광에 의해 단결정 Si 상의 위치 정합 마크(94)와 투명 기판(2)측의 위치 정합 마크(93)를 검출하여 행한다. 도9에 도시된 예에서는, 낙사 조명에 의해 현미경에 세트한 위치 정합용 CCD 카메라(90)를 사용하여, 위치 정합 스테이지(91)위의 단결정 Si 상의 위치 정합 마크(94)를 검지하고, 최종적으로 이를 전기 신호로 변환하여 처리하고 있다.
종래의 적외선을 조사하여 Si 기판을 통해 위치 정합을 행했던 방식에서는, IC 등이 가시광이나 UV 광에 대해 불투명하고, 흡착 방지 때문에 경면이 아닌 광을 산란하는 표면을 갖는 Si 웨이퍼 너머로 얼라이먼트 마크를 검지하고, 얼라이먼트를 행하고 있었기 때문에, 정밀도가 나빠진다고 하는 문제를 갖고 있었다.
그래서, 본 실시예의 반도체 장치에서는, 예컨대 보다 단파장의 가시광이나 UV광에 대해 투명하고, 또한 표면이 광을 산란하지 않는 유리 너머로 위치 정합 마크(93·94)를 검출하기 때문에, 종래의 방식과 비교하여, 고정밀도의 위치 정합을 행하는 것이 가능하게 된다.
또한, 본 실시예에 있어서는, 단결정 Si 상의 위치 정합 마크(94)를 사용한 위치 정합 마진은, 투명 기판(2) 전체, 또는 표시 영역, 또는 디바이스 전체의 패턴의 위치 정합 마진보다 적어, 고정밀도로 되어 있다.
이에 의해, 후에 비단결정 Si 영역(비단결정 Si 박막(5')의 영역)과 공통인 금속 배선(22) 등을 형성할 때에, 보다 고정밀도의 노광 시스템에 의해 콘택트홀(21)을 개구하고, 고정밀도의 패턴을 갖는 단결정 Si 영역과 정밀도가 낮은 패턴을 갖는 비단결정 영역을, 금속 배선(22)을 사용하여 효율적으로 높은 수율로 용이하게 접속할 수 있다.
또한, 단결정 Si와 유리제의 투명 기판(2)은, Van der Waals력에 의해 접합되어 있다. 그 후, 400℃∼600℃, 여기에서는, 약 550℃의 온도에서의 처리에 의해, Si-OH + -Si-OH → Si-0-Si + H20의 반응을 일으키게 하여, 원자끼리의 강고한 결합으로 변화시킨다. 그리고 또한, 도1c에 도시된 바와 같이, 수소 이온 주입부(15)의 온도를 단결정 Si로부터 수소가 이탈하는 온도 이상까지 승온시킴으로써, 수소 이온 주입부(15)를 경계로 벽개 박리할 수 있다.
여기서, 단결정 Si 박막 트랜지스터(16a)는, 절연 기판(2)에 대해, 무기계의 절연막(3)을 통해 접합된다. 그러므로, 종래의 접착제를 사용하여 접합하는 경우와 비교하여, 단결정 Si 박막(14a)이 오염되는 것을 확실히 방지할 수 있다.
계속하여, 박리되어 절연 기판(2) 위에 남은 단결정 Si 박막(14a)의 불필요 부분을 에칭 제거하고, 단결정 Si를 섬모양으로 가공한 후, 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는, 불산에 의한 웨트 에칭에 의해 약 10nm 라이트 에칭함으로써 제거한다. 이에 의해, 도1i에 도시된 바와 같이, 절연 기판(2) 위에 막 두께 약 50nm의 단결정 Si 박막(14a)에 MOSTFT의 일부가 형성된다.
그 후, 도1d에 도시된 바와 같이, 절연 기판(2)의 전면에 SiH4와 N2O의 혼합 가스를 사용한 플라즈마 CVD에 의해, 막 두께 약 200nm의 제2 SiO2막(4)을 퇴적한다. 또한, 그 전면(全面)에 SiH4가스를 사용하여 플라즈마 CVD에 의해, 막 두께 약 50nm의 비정질 Si 막(5)을 퇴적한다.
비정질 Si 막(5)에 엑시머 레이저를 조사하여, 가열, 결정화하고, 다결정 Si 층을 성장시켜 비단결정 Si 박막(5')을 형성함과 동시에, 단결정 Si 박막(14a)과 절연막(3)의 접합 강도 향상을 도모한다.
다음, 도1f에 도시된 바와 같이, 디바이스의 활성 영역으로 되는 부분을 남기기 위해, 불필요한 다결정 Si 막(5')을 에칭에 의해 제거하고, 섬모양의 패턴을 얻는다. 다음, TEOS와 산소의 혼합 가스를 사용하여, 플라즈마 CVD에 의해 막 두께 약 350nm의 SiO2막을 퇴적하고, 이를 이방성 에칭인 RIE에 의해 약 400nm 에칭한다. 그 후, 비단결정 Si 박막 트랜지스터(1a)의 게이트 절연막으로서 SiH4와 N2O의 혼합 가스를 사용한 플라즈마 CVD에 의해, 막 두께 약 60nm의 SiO2막(7)을 형성한다. 이 때, 상기 단결정 Si 박막(14a)의 패턴 및 비단결정 Si 박막(5')의 패턴의 단부에 사이드월이 형성된다.
다음, 도1g에 도시된 바와 같이, TEOS와 O2(산소)의 혼합 가스를 사용하여 P-CVD에 의해, 층간평탄화 절연막(보호간 절연막)으로서, 막 두께 약 350nm의 SiO2막(8)을 퇴적한다.
그리고, 도1h에 도시된 바와 같이, 콘택트홀(21)을 개구하고, 도1i에 도시된 바와 같이, 콘택트홀(21)에 금속(AlSi) 배선(22)을 형성한다.
본 실시예의 반도체 장치의 제조 방법에서는, 이상과 같이, 단결정 Si 박막 트랜지스터(16a)를, 비단결정 Si 박막(다결정 Si 박막)(5')을 형성하기 전에 형성하고 있다. 이에 의해, 절연 기판(2)의 평탄성이 유지된 상태에서 단결정 Si 기판을 접합할 수 있기 때문에, 접합 불량 등의 문제의 발생을 방지할 수 있다.
또, 본 실시예에 있어서, 수소 이온의 주입 에너지를 크게 하여 수소 원자의 피크 위치를 표면으로부터 깊은 위치가 되도록 하고, 단결정 Si 박막(14a)의 막 두께를 두껍게 하면 50nm∼100nm에서는 큰 변화는 없다. 그러나, 300nm∼600nm까지 커지면 점차 TFT의 S치가 커지고, 오프 전류의 증가가 현저해졌다. 그러므로, 단결정 Si 박막(14a)의 막 두께는, 불순물의 도핑 밀도에도 의존하지만, 대개 600nm 이하, 바람직하게는 약 500nm 이하, 보다 바람직하게는 100nm 이하인 것이 바람직하다.
여기서, 수소 이온의 주입 에너지는, 수소 이온의 주입 에너지로부터, 게이트 전극 재료중에서의 수소 이온의, 게이트 전극의 막 두께 상당의 프로젝션 레인지에 대응하는 에너지를 뺀 에너지가, 게이트 전극 재료중의 가장 무거운 원자의 게이트 산화막중의 프로젝션 레인지에 대응하는 에너지를 넘지 않도록 설정되어 있다.
이에 의해, 예컨대 MOS형의 단결정 Si 박막 트랜지스터에 있어서, 단결정 Si 기판에 대해 조사된 수소 이온이, 게이트 전극 재료나 메탈 배선 재료의 구성 원자에 충돌함으로써, 튕겨나간 게이트 전극 재료의 구성 원자가 산화막을 통과하고, 단결정 Si에까지 도달하여, 단결정 Si 부분이 오염되는 것에 의한 특성 또는 신뢰성 저하를 방지할 수 있다.
또한, 절연 기판(2)으로서, 코닝사의 code1737(알카리 토류-알루미노 붕규산유리) 대신에 코닝사의 code7059(바륨―붕규산 유리)를 사용한 경우, 마찬가지로 접합은 가능하지만, 벽개 박리의 성공율은 악화되었다.
이는, 도8에 도시된 바와 같이, code1737은 약 실온 부근부터 600℃까지 승온한 경우의 Si와의 선팽창 차가 약 250ppm인 것에 대해, Code7059는 Si와의 선팽창 차가 약 800ppm으로 커지기 때문이다.
따라서, 벽개 박리의 성공율을 향상시키는 관점에서, 실온부터 600℃까지의 절연 기판과 Si와의 선팽창 차는, 약 250ppm 이하인 것이 바람직하다.
또, 이 단결정 Si 박막 트랜지스터(16a)는, 본 실시예에서 나타낸 구성에 한정되지 않는다. 예컨대, 게이트 바톰 구조의 MOS형 박막 트랜지스터이더라도, 상기와 마찬가지의 효과를 얻을 수 있다.
〔실시예 2〕
본 발명의 단결정 Si 기판, 반도체 장치 및 그 제조 방법에 대한 다른 실시예에 대해 설명하면, 이하와 같다. 도2a∼도2i는, 본 발명에 따른 반도체 장치의 다른 실시예를 나타내는 반도체 장치의 제조 공정을 도시하는 단면도이다. 또, 설명의 편의상, 실시예 1의 반도체 장치(20)에서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 그 설명을 생략한다.
본 실시예의 반도체 장치(30)는, 상술한 실시예 1의 반도체 장치(20)와 마찬가지로, MOS형의 단결정 Si 박막 트랜지스터(16a)와 비단결정 Si 박막 트랜지스터(1a)를 절연 기판(2) 위의 상이한 영역에 형성하고 있다. 그러므로, 본 실시예의 반도체 장치(30)에 대해서도, 실시예 1의 반도체 장치(20)와 마찬가지로,고성능·고기능의 반도체 장치를 얻을 수 있다.
한편, 반도체 장치(30)는, 단결정 Si 박막 트랜지스터(16a)를, 비단결정 Si 박막 트랜지스터(1a)의 형성 후에 형성하는 점에서, 실시예 1의 반도체 장치(20)와 상이하다.
본 실시예의 반도체 장치(30)는, 절연 기판(2) 위에, SiO2막(3), 비단결정 Si 박막 트랜지스터(1a), 단결정 Si 박막 트랜지스터(16a), 금속 배선(22) 등을 구비하고 있다.
비단결정 Si 박막 트랜지스터(1a)는, 비단결정 Si 박막(5'), 게이트 절연막으로서의 SiO2막(7) 및 게이트 전극(6)을 구비하고 있다. 단결정 Si 박막 트랜지스터(16a)는, 상술한 바와 같이, 비단결정 Si 박막 트랜지스터(1a)가 형성된 절연 기판(2) 위에, 층간절연막(7)을 통해 형성되어 있다.
또한, 단결정 Si 박막 트랜지스터(16a)를 작성하기 위한 단결정 Si 기판(10a)은, 절연 기판(2) 위에 형성되기 전에 있어서, MOS형의 단결정 Si 박막 트랜지스터를 작성하기 위한 처리가 행해져 있다. 구체적으로는, 게이트 전극, 게이트 절연막을 형성하고, 소스·드레인의 불순물 이온을 주입하고, P형과 N형 각각의 채널 부분에 채널 주입을 행하며, 여기에서는 P형 Si 기판을 사용함으로써, N형 TFT의 채널 주입을 생략했다. 게이트 전극상에 층간평탄화막, 여기에서는, CVD에 의한 SiO2와 디포지션 후의 BPSG를 멜트하고 또 CMP에 의해 평탄화한 것을 소정의 형상으로 절단하는 공정을 행한다. 그리고, 표면에 MOS형의 단결정 Si 박막 트랜지스터(14a)를 형성한 단결정 Si 기판(10a)을 SC1 세정액에 의해 세정하고, 파티클 제거와 표면의 활성화를 행하여, 실온하에서 유리 기판을 통해 유리 기판측으로부터 가시광에 의해 단결정 Si 상의 위치 정합 마크와 투명 기판측의 위치 정합 마크를 검출하여 위치 정합을 행하고 나서 절연 기판(2) 위에 접합했다. 여기에서는, 게이트 길이가 0.35μm로 되도록 가공을 행하고, 콘택트 및 메탈 배선 부분의 가공 룰은, 대형 유리 기판에서의 포토리소그라피의 정밀도, 및 접합시의 얼라이먼트 정밀도에 대응하기 때문에, 선폭 및 스페이스에 대해 2μm(미크론)로 했다.
본 실시예의 반도체 장치(30)에 있어서는, MOS형 트랜지스터가 비단결정 Si 박막(5')의 영역과 단결정 Si 박막(14a)의 영역에 형성되어 있다. 그리고, 각 영역에 형성된 동일 도전형의 트랜지스터에 있어서, 이동도, 서브 쓰레숄드 계수, 문턱치 중 적어도 하나가 영역마다 상이하다. 그러므로, 소망의 특성에 따라, 대응하는 단결정 Si 또는 비단결정 Si 박막 영역에 트랜지스터를 형성할 수 있다.
여기서, 상기 반도체 장치(30)의 제조 방법에 대해, 도2a∼도2i에 기초하여 설명하면 이하와 같다.
우선, 절연 기판(2)으로서는, 고왜점 유리인 코닝사의 code1737(알카리 토류-알루미노 붕규산 유리)을 사용한다. 그리고, 도2a에 도시된 바와 같이, 그 표면에 TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4)와 O2(산소)의 혼합 가스를 사용하여 플라즈마 CVD에 의해, 플라즈마 화학 기상 성장(Plasma Chemical Vapor Deposition, 이하, P-CVD로 기록한다.)에 의해, 막 두께 약 100nm의 SiO2막(3)을퇴적한다.
또한, 그 표면에 SiH4가스를 사용하여 플라즈마 CVD에 의해, 막 두께 약 50nm의 비정질 Si 막(5)을 퇴적한다.
계속하여, 도2b에 도시된 바와 같이, 비정질 Si 막(5)에 엑시머 레이저를 조사하여, 가열, 결정화하고, 다결정 Si 층을 성장시켜, 비단결정 Si 박막(5')을 형성한다. 또, 비정질 Si 막(5)에의 가열은, 엑시머 레이저에 의한 조사 가열뿐 아니라, 예컨대 다른 레이저에 의한 조사 가열, 또는 화로를 사용하는 가열이어도 좋다. 또한, 결정의 성장을 촉진시키기 위해, 비정질 Si 막(5')에, Ni, Pt, Sn, Pd 중, 적어도 하나를 첨가해도 된다.
그리고, 비단결정 Si 박막(5')의 소정의 영역을, 도2c에 도시된 바와 같이, 에칭 제거한다.
다음, 도2c에 도시된 바와 같이, 비단결정 Si(여기에서는 다결정 Si 또는 연속립계 Si)의 TFT용으로 SiH4와 N2O 가스를 사용한 플라즈마 CVD에 의해, 80∼100nm의 게이트 절연막으로서, SiO2막(7)을 퇴적한 후, 게이트 전극(6)을 형성한다.
다음, 도2d에 도시된 바와 같이, 소스·드레인의 불순물 이온을 주입하고, 그 표면에 TEOS(Tetra Ethoxy Silane, 즉 Si(OC2H5)4)와 O2(산소)의 혼합 가스를 사용한 플라즈마 CVD에 의해, 층간절연막으로서, 막 두께 약 250nm의 SiO2막(4)을 퇴적한다.
여기서, 본 실시예의 반도체 장치(30)에서는, 상기 실시예 1의 반도체 장치(20)와 마찬가지로, 수소 이온을 주입하는 등 하여, MOS형의 단결정 Si 박막 트랜지스터(16a)로 되는 트랜지스터의 공정의 일부가 완료된 단결정 Si 기판(10a)을 작성한다.
그리고, 이 단결정 Si 기판(10a)을, 비단결정 Si 박막(5')을 에칭에 의해 제거한 소정의 영역과 비교하여, 약간 적은 형상으로 다이싱, 또는 KOH 등에 의한 이방성 에칭 등에 의해 절단한다.
결정 Si를 접합하기 위해 비단결정 Si 박막을 제거한 부분은 사전에 저에너지(약 3keV)의 할로겐화물을 포함하는 가스의 GCIB(Gas Cluster Ion Beam)에 의해 평탄화한다. 이 위에 TEOS 또는 TMCTS(Tetramethylcyclotetrasiloxane)를 사용한 PECVD에 의해 약 10nm의 SiO2막을 형성하면 더욱 접합성이 개선된다.
비단결정 Si 박막(5')이 형성된 절연 기판(2)과 단결정 Si 기판(10a)을, 파티클 제거와 표면의 활성화를 위해 SC-1에 의해 세정한 후, 도2e에 도시된 바와 같이, 단결정 Si 기판(10a)의 수소 이온 주입부(15)측을, 상기 에칭 제거한 영역에 실온에서 실시예 1과 동일한 방법에 의해 얼라이먼트하고, 밀착시켜 접합한다. 여기서, SC-1 세정이란, 일반적으로 RCA 세정이라고 불리는 세정법의 하나이며, 암모니아와 과산화수소와 순수(純水)로 이루어지는 세정액을 사용한다.
또, 단결정 Si 기판(10a)의 절연 기판(2) 위에의 형성은, 게이트 절연막으로서 SiO2막(7)의 형성 후, 층간절연막으로서의 SiO2막(4)의 퇴적 전이어도 된다.
그 후, 300℃∼600℃, 여기에서는 약 550℃의 온도에서 열처리하고, 단결정 Si 기판(10a)의 수소 이온 주입부(15)의 온도를 단결정 Si로부터 수소가 이탈하는 온도 이상까지 승온시킨다. 이에 의해, 단결정 Si 기판(10a)을, 수소 이온 주입부(15)를 경계로 벽개 박리할 수 있다. 또, 이 열처리는, 레이저 조사 또는 약 700℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해, 단결정 Si 기판(10a)의 수소 이온 주입부(15)를 승온해도 된다.
다음, 박리되어 절연 기판(2) 위에 남은 단결정 Si 기판(10a)의 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 불산에 의한 등방성 플라즈마 에칭에 의해 약 20nm 라이트 에칭함으로써 제거한다. 이에 의해, 도2f에 도시된 바와 같이, 1매의 절연 기판(2) 위에, 각각 막 두께 약 50nm의 비단결정 Si 박막(5')과 단결정 Si 박막(14a)을 얻을 수 있다. 또, 단결정 Si 기판(10a)을 절연 기판(2) 위에 실온에서 접합한 후, 300∼350℃에서 약 30분 열처리한 후, 약 550℃에서 열처리하고, 벽개 박리함으로써 벽개 박리에 수반하는 박리가 감소했다.
이 시점에서는, 이미 충분한 Si와 기판의 접합 강도가 얻어지고 있는데, 더욱 접합 강도를 향상시키기 위해, 그 후, 약 800℃에서 1분간 램프 어닐링 처리를 행한다. 또, 이 처리는, 소스·드레인의 주입 불순물의 활성화와 겸하여 행해도 된다.
그리고, 도2g에 도시된 바와 같이, 층간평탄화 절연막으로서 SiO2막(8)을 퇴적하고, 도2h에 도시된 바와 같이, 콘택트홀(21)을 개구하고, 도2i에 도시된 바와 같이, 금속 배선(22)을 형성하는 공정에 대해서는, 실시예 1과 동일하다.
본 실시예의 반도체 장치의 제조 방법에서는, 이상과 같이, 먼저 비단결정 Si 박막 트랜지스터(1a)를 형성한 후에, 단결정 Si 박막 트랜지스터(16a)를 형성함으로써, 먼저 단결정 Si 박막 트랜지스터를 형성하는 실시예 1의 반도체 장치(20)와 비교하여, 제조 공정을 간략화할 수 있는 동시에, 단결정 Si 박막이 오염되는 것을 방지할 수 있다.
〔실시예 3〕
본 발명의 단결정 Si 기판, 반도체 장치 및 그 제조 방법에 대한 또 다른 실시예에 대해 설명하면, 이하와 같다. 도3a∼도3f는, 본 발명에 따른 반도체 장치의 또 다른 실시예를 나타내는 반도체 장치의 제조 공정을 도시하는 단면도이다. 또, 설명의 편의상, 실시예 1·2에 있어서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 그 설명을 생략한다.
본 실시예의 반도체 장치(40)는, 도3f에 도시된 바와 같이, 실시예 1과 마찬가지로, 1매의 절연 기판(2) 위에, 비단결정 Si 박막 트랜지스터와 단결정 Si 박막 트랜지스터를 형성한 반도체 장치에 있어서, 비단결정 Si 박막의 형성 전에 단결정 Si 박막 트랜지스터를 형성하는 점에서 공통한다. 한편, 단결정 Si 박막 트랜지스터로서 형성하는 트랜지스터가, MOS형이 아니라 바이폴라형의 단결정 Si 박막 트랜지스터인 점에서 상이하다.
이와 같이, 비단결정 Si 박막 트랜지스터로서 MOS형, 단결정 Si 박막 트랜지스터로서 바이폴라형의 트랜지스터를 형성함으로써, 실시예 1·2에서 설명한 반도체 장치(20·30)와는 상이한 특성을 갖는 반도체 장치(40)를 얻을 수 있다.
여기서, 바이폴라형 박막 트랜지스터는, 제1 도전형의 반도체 콜렉터와 이미터의 전류 패스의 중간에, 좁은 역도전형층(베이스)을 제공하고, 이미터와 베이스 사이의 바이어스를 순∼역으로 함으로써, 이미터로부터 베이스로 유입되는 소수 캐리어의 수를 제어하고, 베이스를 확산하여 콜렉터로 유입되는 소수 캐리어에 의한 전류를 제어하는 트랜지스터이다.
이 바이폴라형 박막 트랜지스터는, MOS형과 같이 게이트 전극이 형성되지 않기 때문에, 구조를 간소화할 수 있는 동시에, 제조 수율의 향상이 도모된다. 또한, 포화 영역에 있어서의 선형성이 뛰어나고, 반응 속도가 빠르다고 하는 이점을 갖고, 리니어(linear) 신호 처리가 가능하기 때문에, 아날로그계의 앰프나 전류 버퍼, 전원 IC 등에 사용된다.
또, 바이폴라형의 단결정 Si 박막 트랜지스터에 있어서, 그 콘택트 패턴은, 베이스 패턴보다 완만한 디자인 룰에 의해 형성되어 있다.
이에 의해, 바이폴라형 단결정 Si 박막 트랜지스터를 형성한 반도체 장치의 메탈 배선 또는 메탈 배선의 일부를 대형 기판상의 메탈 배선과 동시에 처리할 수 있어, 비용을 억제하고 처리 능력을 향상시킬 수 있다. 또는 다른 회로 블록이나 TFT 어레이에 대한 접속이 용이하게 되어, 외부 장치 등에 대한 접속 불량에 의한 제품 수율 저하를 감소시킬 수 있다.
반도체 장치(40)는, 도3f에 도시된 바와 같이, 절연 기판(2) 위에, SiO2막(3), 다결정 Si로 이루어지는 비단결정 Si 박막(5')을 포함하는 비단결정 Si 박막 트랜지스터(1a), 단결정 Si 박막(14b)을 포함하는 바이폴라형의 단결정 Si 박막 트랜지스터(16b) 및 금속 배선(22)에 의해 구성되어 있다.
이와 같이, 1매의 절연 기판(2) 위에, MOS형의 비단결정 Si 박막 트랜지스터(1a)와, 바이폴라형의 단결정 Si 박막 트랜지스터(16b)가 형성되어 있기 때문에, MOS형, 바이폴라형 또는 비단결정 Si 박막, 단결정 Si 박막 각각의 특성을 살려, 보다 많은 용도에 대응 가능한 반도체 장치(40)를 얻을 수 있다.
여기서, 상기 반도체 장치(40)의 제조 방법에 대해, 도3a∼도3f를 사용하여 설명하면, 이하와 같다.
절연 기판(2)에는, 코닝사의 code1737(알카리 토류-알루미노 붕규산 유리)을 사용하여, 도3a에 도시된 바와 같이, 그 표면에 TEOS 및 02의 혼합 가스를 사용하여, 플라즈마 CVD에 의해 막 두께 약 20nm의 SiO2막(3)을 퇴적한다.
여기서, 본 실시예의 반도체 장치(40)에서는, 실시예 1·2의 반도체 장치(20·30)와 마찬가지로, 절연 기판(2) 위에 단결정 Si 박막 트랜지스터(16b)를 형성하기 전에, 사전에 단결정 Si 기판(10b)에 수소 이온 주입부로부터 벽개 분리하면 바이폴라형의 단결정 Si 박막 트랜지스터(16b)로 되는 구조를 제작하고, 이 상태로 절연 기판(2) 위에 접합한다.
구체적으로는, 우선, 바이폴라형 박막 트랜지스터의 PNP 접합 또는 NPN 접합의 정션(junction) 부분을 형성한다. 다음, 표면을 산화 또는 산화막을 퇴적함으로써, 막 두께 약 200nm의 SiO2막(13)을 형성한다. 그리고, 5×1016/cm2의 도즈량의 수소 이온을 소정의 에너지에 의해 소정의 깊이로 주입한 수소 이온 주입부(15)를 갖는 바이폴라형의 단결정 Si 박막 트랜지스터를 형성한다.
이와 같이, 바이폴라형의 단결정 Si 박막 트랜지스터(16b)에 대해서도, MOS형과 마찬가지로, 소정의 깊이로 소정의 농도의 수소 이온이 주입된 수소 이온 주입부가 형성되어 있다.
계속하여, 단결정 Si 기판(10b)을, 사전에 적절한 형상으로 절단하여, 절연 기판(2)으로 형성한다.
절연 기판(2) 및 절단된 단결정 Si 기판(10b)을 SC-1 세정하여 활성화한 후, 도3b에 도시된 바와 같이, 단결정 Si 박막 트랜지스터(16b)의 수소 이온 주입부(15) 측을, 절연 기판(2) 위의 에칭 제거한 영역에 실온에서 실시예 1과 동일한 방법으로 위치 정합을 행하여, 밀착시켜 접합한다.
또, 본 실시예의 반도체 장치(40)에서는, 도4에 도시된 바와 같이, P, N, 각각의 영역에 불순물 이온을 주입하고, 콜렉터(25), 베이스(26), 이미터(27)가 평면적으로 배치된 평면(Lateral) 구조의 바이폴라형의 박막 트랜지스터를 나타내었지만, 종래의 바이폴라형의 박막 트랜지스터와 같이 종형(縱型) 구조이어도 된다. 또한, 불순물을 확산하여 정션을 형성해도 된다. 또한, SIT(static Induction Transistor)나 다이오드도 마찬가지로 적용할 수 있다.
단, 본 실시예와 같이, 평면형의 바이폴라형 박막 트랜지스터를 형성함으로써, 형성 전에 평면화 처리를 실시할 필요가 없기 때문에, 제조 공정을 보다 간략화하여, 생산 효율을 향상시킬 수 있다.
그 후, 400℃∼600℃, 여기에서는 약 550℃의 온도에서 열처리하고, 단결정 Si 기판(10b)의 수소 이온 주입부(15)의 온도를 Si로부터 수소가 이탈하는 온도까지 승온시킴으로써, 수소 이온 주입부(15)를 경계로 단결정 Si 기판(10b)의 불필요 부분을 벽개 박리하고, 바이폴라형의 단결정 Si 박막 트랜지스터(16b)를 절연 기판(2) 위에 제작할 수 있다.
다음, 절연 기판(2) 위에 남은 단결정 Si 기판(10b)의 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 불산에 의한 웨트 에칭에 의해 약 20nm 라이트 에칭함으로써 제거한다. 이에 의해, 도3c에 도시된 바와 같이, 절연 기판(2) 위에 막 두께 약 80nm의 바이폴라형의 단결정 Si 박막 트랜지스터(16b)를 형성할 수 있다.
그 후, 도3d에 도시된 바와 같이, 절연 기판(2)의 전면(全面)에 SiH4와 N2O의 혼합 가스를 사용한 플라즈마 CVD에 의해, 층간절연막으로서 막 두께 약 200nm의 SiO2막(4)을 퇴적한다. 또한, 도3d에 도시된 바와 같이, 그 표면상에 SiH4가스를 사용하여 플라즈마 CVD에 의해, 막 두께 약 50nm의 비정질 Si 막(5)을 퇴적한다.
다음, 도3e에 도시된 바와 같이, 비정질 Si 막(5)에 엑시머 레이저를 조사 가열하여 결정화하고, 다결정 Si 층을 성장시켜 비단결정 Si 박막(5')을 형성한다. 이 때, 바이폴라형의 단결정 Si 박막 트랜지스터(16b)의 절연 기판(2)에 대한 접합강도를 향상시킬 수 있다.
다음, 도3f에 도시된 바와 같이, 비단결정 Si 박막(5')의 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 Si 막을 에칭에 의해 제거하여, 섬모양의 패턴을 얻는다. 그리고, TEOS와 산소의 혼합 가스를 사용한 플라즈마 CVD에 의해, 게이트 절연막으로서 막 두께 약 350nm의 SiO2막(7)을 퇴적하거나, 또 약 350nm의 포토 레지스트를 수지 평탄화막으로서 전면(全面)에 도포한 후, 산소와 CF4를 포함하는 가스에 의해 이방성 에칭인 RIE(리액티브 이온 에칭)에 의해 상기 수지 평탄화막의 전부와 SiO2막(4)의 일부를 에칭백하고(도시 안됨), 평탄화한 후, 게이트 절연막으로서 SiH4와 N2O의 혼합 가스를 사용하여 플라즈마 CVD에 의해, 막 두께 약 60nm의 SiO2막(7)을 형성하거나 한다.
그리고, SiO2막(7) 위에 게이트 전극(6)을 형성하고, 게이트 전극(6), 게이트 절연막으로서의 SiO2막(7) 및 비단결정 Si 박막(5')으로 이루어지는 단결정 Si 박막 트랜지스터(1a)를 얻을 수 있다.
이 이후의, 층간평탄화 절연막으로서의 SiO2막(8)의 형성, 콘택트홀(21)의 개구 및 금속 배선(22)의 공정에 대해서는, 상기 실시예 1·2와 마찬가지이기 때문에 설명을 생략한다.
이상과 같이, 본 실시예의 반도체 장치(40)의 제조 방법은, 바이폴라형의 단결정 Si 박막 트랜지스터(16b)를 형성한 후, 다결정 Si 박막으로 이루어지는 비단결정 Si 박막 트랜지스터(1a)를 형성하기 때문에, 평탄한 절연 기판(2)에 그대로 접합할 수 있으므로, 접합 공정을 용이화할 수 있고, 바이폴라형의 단결정 Si 박막 트랜지스터(16b)의 절연 기판(2)에 대한 접착 강도를 향상시킬 수 있다.
또한, 형성하는 단결정 Si 박막 트랜지스터가 바이폴라형이기 때문에, 평탄화 처리가 불필요하여, 제조 비용을 저감시킬 수 있다. 또한, MOS형의 경우와 마찬가지로, 사전에 메탈 배선의 일부를 형성하여 평탄화를 행해도 되고, 이에 의해 집적 밀도를 향상시킬 수 있다.
또, 본 실시예의 반도체 장치(40)에서는, 도3f에 도시된 바와 같이, 트랜지스터군을 소자 분리하고 있지 않지만, 리크 전류가 문제로 되는 경우, 또는 소자 사이의 크로스 토크가 문제로 되는 경우에는, 당연히 소자 분리를 행하면 좋다.
〔실시예 4〕
본 발명의 단결정 Si 기판, 반도체 장치 및 그 제조 방법에 대한 또 다른 실시예에 대해 설명하면, 이하와 같다. 도5a∼도5f는, 본 발명에 따른 반도체 장치의 또 다른 실시예를 나타내는 반도체 장치의 제조 공정을 도시하는 단면도이다. 또, 설명의 편의상, 실시예 1∼3에 있어서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 그 설명을 생략한다.
본 실시예의 반도체 장치(50)는, 1매의 절연 기판(2) 위에, MOS형의 단결정 Si 박막 트랜지스터와, MOS형의 비단결정 Si 박막 트랜지스터를 형성하고 있는 점에서, 실시예 1의 반도체 장치(20)와 공통한다. 한편, 비단결정 Si 박막으로서, 연속 결정립계 Si(continuous Grain Silicon)를 사용하고 있는 점에서, 상기 실시예1의 반도체 장치(20)와 상이하다.
이와 같이, 비단결정 Si 박막으로서 연속립계 Si를 사용함으로써, 다결정 Si로 이루어지는 비단결정 Si 박막 트랜지스터보다 특성이 높은 비단결정 Si 박막 트랜지스터(1b)를 얻을 수 있다.
본 실시예의 반도체 장치(50)는, 절연 기판(2) 위에, SiO2막(3), MOS형의 비단결정 Si 박막 트랜지스터(1b), MOS형의 단결정 Si 박막 트랜지스터(16a)를 구비하고 있다.
특히, 비단결정 Si 박막 트랜지스터(1b)는, 비단결정 Si 박막(52')으로서, 결정 성장 방향이 일치된 다결정 Si, 이른바 연속 결정립계 Si(continuous Grain Silicon)를 사용하여 형성되어 있다.
또, 종래의 연속 결정립계 Si 영역에 형성한 N 채널 TFT는, 이동도가 약 200cm2/V·sec이었던 것에 비해, 본 실시예의 반도체 장치(50)를 형성한 액정 표시용 액티브 매트릭스 기판에서의, 단결정 Si 박막(14a)의 영역에 형성한 N 채널 TFT는, 약 550cm2/V·sec의 이동도가 얻어졌다. 그러므로, 종래보다 고속 응답이 가능한 액티브 매트릭스 기판을 얻을 수 있다.
이 액정 표시용의 액티브 매트릭스 기판에 의하면, 드라이버는 물론 비단결정 Si 박막(52')의 영역에 형성되어 있는 디바이스가 7∼8V의 신호와 전원 전압을 요구하는 것에 비해, 단결정 Si 박막(14a)의 영역에 형성되어 있는 디바이스인 타이밍 콘트롤러는 2.7V의 신호와 전원 전압에서 안정적으로 동작하였다.
여기서, 상기 반도체 장치(50)의 제조 공정에 대해, 도5a∼도5f를 사용하여 설명하면 이하와 같다.
본 실시예에서는, 상기 실시예 1과 마찬가지로, 우선, 절연 기판(2)으로서 코닝사의 code1737(알카리 토류-알루미노 붕규산 유리)을 사용하여, 도5a에 도시된 바와 같이, 그 표면 전체에 TEOS와 O2혼합 가스를 사용한 플라즈마 CVD에 의해, 약 100nm의 SiO2막(3)을 퇴적한다.
또한, 도5b에 도시된 바와 같이, SiO2막(3)의 표면 전체에 SiH4가스를 사용하여 플라즈마 CVD에 의해, 약 50nm의 비정질 Si 박막(51)을 퇴적한다. 또한, 그 표면 위 전면(全面)에 SiH4와 N2O 혼합 가스를 사용하여 플라즈마 CVD에 의해 약 200nm의 SiO2막(52)을 퇴적한다.
SiO2막(52)에서의 소정의 영역에 에칭에 의해 개구부를 형성한 후, 상기 개구부에서의 비정질 Si 박막(51)의 표면의 친수성을 콘트롤하기 위해, 비정질 Si 박막(51)의 표면을 얇게 산화하여 산화막(SiO2막)을 형성하고, 그 위에 초산 Ni 수용액을 스핀 코트한다.
다음, 580℃의 온도에서 약 8시간 고상(固相) 성장을 행하고, 결정 성장 방향이 일치된 결정 성장을 촉진시킨 다결정 Si, 이른바 연속 결정립계 Si(Continuous Grain Silicon)를 성장시켜 연속 결정립계 Si 박막(51')을 형성시킨다.
또한, 도5c에 도시된 바와 같이, 연속 결정립계 Si 박막(51') 위의 SiO2막(52)을 제거한다. 그 후, 연속 결정립계 Si 박막(51')의 소정의 영역을 에칭하여 제거한다.
여기서, 실시예 2의 경우와 마찬가지로 저에너지(약 3keV)의 할로겐화물의 가스의 GCIB에 의해 표면을 평탄화함으로써 보다 접합성이 개선되었다. 본 실시예의 반도체 장치(50)에 있어서도, 상기 실시예 1과 마찬가지로 벽개·박막화에 의해 MOS형의 단결정 Si 박막 트랜지스터로 되는 구조를 제작하고, 소정의 농도, 소정의 에너지로 수소 이온을 주입한 단결정 Si 기판(10a)을 준비한다.
그리고, 도5d에 도시된 바와 같이, 연속 결정립계 Si 박막(51')이 형성된 절연 기판(2) 및 단결정 Si 기판(10a)을 SC-1 세정하여 활성화한 후, 단결정 Si 기판(10a)의 수소 이온 주입부(15)측을 상기 에칭 제거한 영역에 실온에서 실시예 1과 동일한 방법으로 위치 정합을 행하고, 밀착시켜 접합한다.
이 때, 연속 결정립계 Si 박막(51')과 단결정 Si 기판(10a) 사이는 적어도 0.3μm, 바람직하게는 0.5μm 이상 떨어져 있다. 이에 의해, 후술하는 제조 공정에 있어서 사용되는 Ni, Pt, Sn, Pd 등의 금속 원자가, 단결정 Si 박막(14a)의 영역으로 확산하는 것을 방지하여, 단결정 Si 박막 트랜지스터의 특성을 안정화시킬 수 있다.
그 후, 레이저 조사 또는 약 700℃ 이상의 피크 온도를 포함하는 램프 어닐링에 의해, 단결정 Si 기판(10a)의 수소 이온 주입부(15)의 온도를, 단결정 Si로부터 수소가 이탈하는 온도 이상으로 승온시킴으로써, 도5e에 도시된 바와 같이, 단결정 Si 기판(10a)의 불필요 부분(11)을, 수소 이온 주입부(15)를 경계로 벽개 박리한다.
다음, 절연 기판(2) 위에 남은 단결정 Si 박막(10a)의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 불산에 의한 웨트 에칭에 의해 약 10nm 라이트 에칭함으로써 제거한다.
이에 의해, 절연 기판(2) 위에, 각각 약 50nm의 막 두께인 연속 결정립계 Si 박막(51')과 단결정 Si 박막(14a)을 형성할 수 있다.
다음, 연속 결정립계 Si 박막(51') 위의 불필요 부분을 에칭 제거한다.
다음, 디바이스의 활성 영역 근방의 SiO2막에 개구부를 형성하고, SiO2막을 마스크로 결정 성장을 촉진하기 위해 첨가한 Ni를 게터링하기 위해, 고농도의 P+이온을 주입하고(15keV, 5×1015/cm2), RTA에 의해 약 800℃의 온도에서 1분간의 열처리를 행한다.
또, 단결정 Si 박막(14a)중에 Ni 원자가 확산되지 않도록 물리적으로스페이스를 취하고는 있지만, 극히 미량의 Ni 원자가, 프로세스중에 혼입할 가능성이 있다. 그래서, 단결정 Si 박막(14a)의 활성 영역도 게터링을 행하는 것이 바람직하지만, 스페이스를 우선하는 경우는, 설계상의 선택지(選擇肢)로서 게터링을 생략해도 좋다.
다음, 디바이스의 활성 영역으로 되는 부분을 남기고, 불필요한 연속 결정립계 Si 박막(51')의 불필요 부분과 단결정 Si 박막(14a)을 에칭하여 제거하고, 섬모양의 패턴을 얻는다.
다음, TEOS와 산소의 혼합 가스를 사용하여 P-CVD에 의해 막 두께 약 350nm의 SiO2막을 퇴적하고, 이를 이방성 에칭인 RIE에 의해 약 400nm 에치백한 후, SiH4와 N2O의 혼합 가스를 사용하여 플라즈마 CVD에 의해, 게이트 절연막으로서의 막 두께 약 60nm인 SiO2막(7)을 형성한다.
이 때, 연속 결정립계 Si 박막(51')의 패턴 및 단결정 Si 박막(14a)의 패턴의 단부에는, 사이드월이 형성된다.
이 이후의, 층간평탄화 절연막으로서의 SiO2막(8)의 형성, 콘택트홀(21)의 개구 및 금속 배선(22)의 공정에 대해서는, 상기 실시예 1·2와 동일하므로 설명을 생략한다.
이상과 같이, 본 실시예의 반도체 장치(50)의 제조 방법은, 비단결정 Si 박막으로서 다결정 Si를 형성한 후, 단결정 Si 박막 트랜지스터(16a)를 형성하고, 그 후, 비단결정 Si 박막 트랜지스터(1b)의 게이트 절연막으로서의 SiO2막(7)을 형성하고 있기 때문에, SiO2막의 수를 줄여 공정을 간략화할 수 있다.
〔실시예 5〕
본 발명의 단결정 Si 기판, 반도체 장치 및 그 제조 방법에 대한 또 다른 실시예에 대해 설명하면, 이하와 같다. 도6a∼도6h는, 본 발명에 따른 반도체 장치의또 다른 실시예를 나타내는 반도체 장치의 제조 공정을 도시하는 단면도이다. 또, 설명의 편의상, 실시예 1∼4에 있어서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 그 설명을 생략한다.
본 실시예의 반도체 장치(60)는, 1매의 절연 기판(2) 위에, 바이폴라형의 단결정 Si 박막 트랜지스터와, MOS형의 비단결정 Si 박막 트랜지스터를 형성하고 있는 점에서, 실시예 3의 반도체 장치(40)와 공통한다.
한편, 비단결정 Si 박막 트랜지스터로서, 바톰 게이트 구조의 트랜지스터를 형성하고 있는 점에서, 상기 실시예 3의 반도체 장치(40)와는 상이하다.
본 실시예의 반도체 장치(60)는, 도2c에 도시된 단결정 Si 기판의 접합, 벽개 분리까지의 공정에 대해서는, 실시예 2의 반도체 장치(30)와 동일한 제조 공정에 의하는 것이고, 제작되는 반도체 장치에 대해서도 반도체 장치(30)와 동일한 구조이다.
이 이후의 공정에 대해서는, 도6i에 도시된 바와 같이, 단결정 디바이스 부분의 소자 분리 후, 층간절연막이 전체에 형성되고, 그 위에 비정질 Si의 TFT 및 회로를 구성하기 위한 게이트 전극(6)이 형성되어 있고, 그 위에 게이트 절연막(62), 논(non)도프된 비정질 Si(63)가 섬모양으로 형성되고, 또 N+비정질 Si 박막(64)과 소스·드레인의 배선을 위한 금속 배선(65)이 형성된다.
또, 도시하고 있지 않지만, 액정 표시 등을 위해서는, 또 그 위에 보호 절연막, 평탄화막, 표시를 위한 투명 도전막이 형성된다.
여기서, 상기 반도체 장치(60)의 제조 방법에 대해, 도6a∼도6h에 기초하여 설명하면, 이하와 같다.
우선, 도6a에 도시된 바와 같이, 절연 기판(2)으로서 코닝사의 code1737(알카리 토류-알루미노 붕규산 유리)을 사용하여, 그 표면 전체에 TEOS와 O2의 혼합 가스를 사용한 플라즈마 CVD에 의해, 막 두께 약 50nm의 SiO2막(3)을 퇴적한다.
여기서, 상기 실시예 3의 반도체 장치(40)와 마찬가지로, 사전에 벽개 박막화한 후 바이폴라형의 단결정 Si 박막 트랜지스터로 되는 구조(16b)를 제작한 단결정 Si 기판(10b)을 준비하고, 소정의 농도, 소정의 에너지로 수소 이온을 주입한 후 이를 소정의 사이즈로 절단한다.
절연 기판(2)과 절단된 단결정 Si 기판(10b)을, SC-1 세정하여 활성화한 후, 도6b에 도시된 바와 같이, 단결정 Si 기판(10b)의 수소 이온 주입부(15)측을 소정의 위치에 실시예 1과 동일한 방법으로 얼라이먼트하고, 실온에서 밀착시켜 접한다. 도면에는 도시되고 있지 않지만 단결정 Si 기판에는 사전에 메탈 배선을 형성해 두어도 좋으며, 이 경우 미세화에 의한 고집적화가 가능하게 되는 메리트가 있다.
그 후, 400℃∼600℃, 여기에서는 약 550℃의 온도에서 열처리하고, 단결정 Si 기판(10b)의 수소 이온 주입부(15)의 온도를 단결정 Si로부터 수소가 이탈하는 온도까지 승온시킴으로써, 도6c에 도시된 바와 같이, 단결정 Si 기판(10b)을, 수소 이온 주입부(15)를 경계로 벽개 박리한다. 사전에 메탈 배선을 형성해 둔 경우도,힐록(hillock)의 형성을 무시하면, 이 온도 범위이면 메탈이 Al계의 합금이라도 융점 이하이므로, 사용 가능하다.
다음, 절연 기판(2) 위에 남은 단결정 Si 박막(14b)의 일부를 에칭 제거하고, 단결정 Si 박막(14b)을 섬모양으로 가공한 후, 표면의 손상층을, 등방성 플라즈마 에칭 또는 웨트 에칭, 여기에서는 불산에 의한 웨트 에칭에 의해 약 10nm 라이트 에칭함으로써 제거한다.
이에 의해, 절연 기판(2) 위에, 막 두께 약 50nm의 단결정 Si 박막(14b)으로 이루어지는 MOS형 박막 트랜지스터의 일부가 형성된다.
그 후, 도6d에 도시된 바와 같이, 절연 기판(2)의 전면(全面)에, SiH4와 N2O의 혼합 가스를 사용하여 플라즈마 CVD에 의해, 막 두께 약 200nm의 SiO2막(층간절연막)(61)을 퇴적한다.
또한, 그 표면 전체에 스퍼터에 의해 TaN 박막을 퇴적하여, 소정의 패턴으로 가공하고, 게이트 전극(6) 및 게이트 버스 라인 등의 게이트층의 배선을 형성한다.
또, 게이트층의 배선 재료는 본 재료에 한정되지 않고, 저항, 내열성, 후의 제조 프로세스와의 적합성 등에 따라, Al이나 Al 합금 등의 여러가지의 금속 재료를 선택할 수 있다.
계속하여, 도6e에 도시된 바와 같이, SiH4가스와 NH3가스를 사용한 플라즈마 CVD에 의해, 게이트 절연막으로서 약 200nm의 질화규소막(62)을 형성한다. 그리고, 그 위에 SiH4가스를 사용한 플라즈마 CVD에 의해, 막 두께 약 50nm의 비정질Si 막(63), 또 그 위에 SiH4가스와 PH3혼합 가스에 의해 P를 도프한 막 두께 약 30nm의 N+비정질 Si 막(64)을 순차적으로 연속하여 퇴적한다.
다음, 도6f에 도시된 바와 같이, 논(non)도프와 P를 도프한 비정질 Si 막을 트랜지스터로 되는 부분을 남기고 섬모양으로 에칭하고, 또한 도6g에 도시된 바와 같이, 그 위에 소스 버스 배선을 위한 금속막(65)으로서, 스퍼터에 의해 Ti 박막을 퇴적하고, 소정의 패턴으로 가공한다.
또, 소스 버스 배선을 위한 금속막(65)에 대해서도, Ti에 한정되지 않고, 저항, 내열성, 후의 프로세스와의 적합성 등에 따라, Al이나 Al 합금 등의 여러가지의 금속 재료를 선택할 수 있다.
다음, 도6h에 도시된 바와 같이, 비정질 Si(63)의 섬모양 패턴의 소정(소스∼드레인 사이의 채널로 되는 부분)의 영역의 N+층을 (논(non)도프층의 일부도 합쳐 에칭된다) 에칭 제거하여 비정질 Si TFT를 형성한다.
그 후, 보호 절연막으로서 SiH4가스와 NH3가스를 사용한 플라즈마 CVD에 의해, 약 200nm의 질화규소막을 퇴적한다.
이후, 통상의 비정질 Si를 사용한 액티브 매트릭스 기판의 제조 공정과 마찬가지로, 예컨대 수지층간막의 형성, 표시용 투명 전극의 형성에 의해, 액정 표시에 사용되는 액티브 매트릭스 기판이 완성된다.
본 실시예의 반도체 장치(60)는, 이상과 같이, 비단결정 Si 박막트랜지스터(1c)로서, 비정질 Si를 사용하고 있기 때문에, 비단결정 Si 박막의 제조 공정을 간략화하여, 반도체 장치(60)의 저비용화를 도모할 수 있다. 또한, 비정질 Si의 특징인 낮은 off 전류 특성에 의해, 반도체 장치(60)를 저소비 전력형의 LCD 등에 적용할 수 있다.
또, 비단결정 Si 박막 트랜지스터(1c)는 비단결정 Si 박막으로서 비정질 Si를 사용하고 있는데, 이에 한정되지 않고, 다결정 Si 박막 또는 연속립계 Si 박막이어도 된다.
또한, 비단결정 Si 박막 트랜지스터(1c)의 구조가 절연 기판(2)측에 게이트 전극(6)이 배치되는, 이른바 바톰 게이트 구조이기 때문에, 비정질 Si의 형성이 용이하게 되어, 공정의 간략화 때문에 생산성을 향상시킬 수 있고, 반도체 장치의 저비용화가 가능하게 된다.
또, 비단결정 Si 박막 트랜지스터(1c)는 바톰 게이트 구조이지만, 이에 한정되지 않고, 기판측으로부터 비단결정 Si, 게이트 절연막, 게이트의 순서대로 형성되는 구조이어도 된다.
또, 상기 실시예 1∼5에서 설명한 각 반도체 장치는, 도7에 도시된 바와 같이, 표시부(72)를 갖는 액티브 매트릭스 기판(70)에 고기능 회로부(고속 DAC, 고속의 타이밍 콘트롤러, 화상 처리 회로 등)(71)로서 형성할 수 있다. 또한, 이 액티브 매트릭스 기판(70)을 표시 패널에 사용하여 표시 장치를 형성해도 된다.
또, 상기 실시예 1∼5의 단결정 Si 박막 트랜지스터(16a·16b)에 대해서는, 또 게이트층의 상층에 고융점 금속에 의한 배선층이 형성되어도 된다. 여기에서는,TiW 합금을 사용하여 미세 가공이 필요한 회로 부분의 배선을 형성하고, 또 TEOS 또는 SiH4와 N2O 가스 등에 의한 CVD, PECVD에 의해 층간절연막을 형성한 후, CMP 등에 의해 평탄화하고, 거기에 수소 이온을 소정의 에너지, 소정의 농도로 주입해도 된다.
이와 같이, 사전에 메탈 배선이 형성된 단결정 Si 박막 트랜지스터를 절연 기판상에 형성하고, 산화막을 형성한 후 또 메탈 배선을 형성함으로써, 더블 메탈 배선 구조의 반도체 장치를 얻을 수 있어, 더욱 집적 밀도가 높은 기능 회로를 형성할 수 있다.
여기서, 고융점 금속에 의한 배선층에는, 단결정 Si 기판의 벽개 박리시의 열처리 온도에 대한 내열성이 있으면 좋고, 다결정 Si, 각종 금속의 실리사이드, Ti, W, Mo, TiW, TaN, Ta 등의 재료를 사용할 수 있다. 또한, 단결정 Si 기판의 벽개 박리를 레이저에 의해 행하는 경우에는, 내열성이 낮아도 좋다.
또한, 본 발명은 상기 실시예에서 설명한 내용에 한정되지 않고, 예컨대 비단결정 Si 형성법, 층간절연막의 재료, 막 두께 등에 대해서도, 당업자가 알 수 있는 다른 수단에 의해 실현할 수 있다.
또한, 단결정 Si에 의해 형성하는 반도체 디바이스도, MOS형 트랜지스터, 바이폴라형 트랜지스터에 한정되지 않고, 예컨대 SIT, 다이오드 등이어도 된다.
예컨대, 상기 단결정 Si 박막 디바이스는, MOS형 단결정 Si 박막 트랜지스터와 쇼트키형 또는 PN 접합형 다이오드를 포함하는 이미지 센서 또는 CCD형 이미지센서를 구비하고 있는 것이 바람직하다. 이와 같은 CCD형 이미지 센서와 PN 접합형 다이오드를 포함하는 반도체 장치의 일례를, 도20의 단면도에 도시한다. 이와 같이, 단결정 Si 박막(14c)을 사용하여 이미지 센서(17)를 형성하고, 도시되지 않은 MOS형 단결정 Si 박막 트랜지스터와 함께 절연 기판(2) 위에 제공해도 된다. 여기서, 전송 게이트(12a)의 재료는, 상기 MOS형 단결정 Si 박막 트랜지스터의 게이트의 재료와 동일한 것을 사용하도록 한다. 이에 의해, 개별적으로 상이한 영역에 상이한 설계 또는 구조의 박막 디바이스를 집적화할 수 있기 때문에, 종래의 방법에서는, 공존하는 것이 매우 곤란한 이미지 센서 등의 CMOS 디바이스와 상이한 구조의 디바이스를 용이하게 집적화할 수 있어, 지금까지 불가능했던 고기능 디바이스를 창출할 수 있다.
그리고, 본 발명의 반도체 장치는, 이와 같은 특성이 상이한 복수 종류의 반도체 디바이스를 동일 유리 기판 위에 일체 집적화할 수 있는 것이, 본 발명의 중요한 메리트이다.
또한, 상기 실시예 1∼5에서는, 2종류의 상이한 특성을 갖는 박막 Si 트랜지스터가 형성되어 있는 예를 들어 설명했지만, 본 발명은 이에 한정되지 않고, 3종류 이상의 특성이 상이한 디바이스를 1매의 기판상에 형성한 반도체 장치이어도 된다.
예컨대, 단결정 Si 박막 트랜지스터로서, MOS형 트랜지스터 및 바이폴라형 트랜지스터를 형성하고, 비단결정 Si 박막 트랜지스터로서, MOS형 트랜지스터를 형성한 반도체 장치를 구성한 경우에는, 3종류의 특성을 갖는 반도체 장치를 하나의기판상에 형성할 수 있어, 더욱 고성능·고기능의 반도체 장치를 얻을 수 있다. 이와 같은 반도체 장치의 일례를 도19에 도시한다. 이 도19는, 상술한 실시예에서의, 도1f 및 도3f에 도시된 제조의 일 공정의 단면도에 상당한다.
또한, 이와 같은 반도체 장치에서는, 단결정 Si로 이루어지는 MOS형 박막 트랜지스터의 단결정 Si 박막이, 바이폴라형 박막 트랜지스터의 단결정 Si 박막보다 막 두께가 적은 것이 보다 바람직하다.
이는, 통상, MOS형 박막 트랜지스터는 막 두께가 얇은 쪽이 양호한 특성을 얻기 쉽고, 바이폴라형 박막 트랜지스터는 막 두께가 비교적 두꺼운 쪽이 양호한 특성이 얻어지는 것이 알려져 있기 때문이다.
또, 단결정 Si 박막으로 이루어지는 MOS형 박막 트랜지스터에 대해, 그 게이트선 폭은, 1μm 이하인 것이 보다 바람직하다. 또한, 단결정 Si 박막으로 이루어지는 바이폴라형 박막 트랜지스터에 대해서도, 그 베이스폭이 대략 2.5μm 이하인 것이 바람직하다.
또한, 베이스 폭이 1μm 이하인 것이 보다 바람직하다. 이는 베이스 폭이 좁을수록 소수 캐리어가 확산되고 통과하는 효율이 좋고 시간이 짧아지기 때문이다.
이에 의해, 트랜지스터의 스위칭 속도를 빠르게 할 수 있다.
〔실시예 6〕
본 발명의 단결정 Si 기판, 반도체 장치 및 그 제조 방법에 대한 또 다른 실시예에 대해 설명하면, 이하와 같다. 또, 설명의 편의상, 실시예 1∼5에 있어서 설명한 부재와 동일한 기능을 갖는 부재에 대해서는, 그 설명을 생략한다.
본 발명의 실시예에서는, 실시예 1∼5의 반도체 장치에 있어서, 단결정 Si 기판의 접합 전의 두께를, 100μm보다 적은 약 70μm로 했다. 여기서, 단결정 Si 기판의 접합 전의 두께 이외는 전부 동일한 재료, 방법을 사용했지만 유리 기판과 Si 기판의 접합성은 어떠한 경우도 뛰어나고, 특히 기판의 네 귀퉁이의 접합 불량을 대폭적으로 감소시킬 수 있었다.
또, 본 실시예에서는, IC 카드에서 사용되는 연마법에 의해 수소 이온 주입 후에 두께를 줄였다. 또, 단결정 Si의 두께는 접합성의 관점에서는 얇으면 얇을수록 좋지만, 취급의 용이성과의 트레이드 오프로 되어 50∼100μm 정도가 좋다.
또한, 상기 실시예 1∼6에 있어서는, MOS형의 트랜지스터에 대해 설명하였지만, 본 발명은 MOS형의 트랜지스터에 한정되지 않는다. 예컨대, MIS형의 트랜지스터이더라도, MOS형 트랜지스터를 사용한 경우와 마찬가지의 효과를 얻을 수 있다.
여기서, MIS형의 트랜지스터란, 게이트 절연막으로서 질화 Si 막 등이 사용되고 있기 때문에, 유전율이 높은 게이트 절연막에 의해 동일한 막 두께이더라도 전계 효과가 강해지고, 게이트의 누설 전류가 증가하지만 저전압으로 동작시킬 수 있는 등의 특성을 갖는 트랜지스터를 말한다.
〔실시예 7〕
본 발명의 또 다른 일 형태에 대해 설명하면, 이하와 같다.
상술한 실시예에 있어서는, 단결정 Si 기판에 반도체 소자 구조를 형성한 후에, 단결정 Si 기판을 분단(separation)하여 절연 기판상의 단결정 Si 박막으로 하는 구성에 대해 설명했지만, 본 발명은 이에 한정되지 않는다. 반도체 소자 구조의형성되어 있지 않은 단결정 Si 기판을 분단하여 절연 기판상의 단결정 Si 박막으로 하고, 그 후에 단결정 Si 박막에 반도체 소자 구조를 형성하도록 해도 된다.
본 실시예의 SOI(Sillcon on Insulator) 기판(101)은, 도10에 도시된 바와 같이, 광투과성 기판(절연 기판)(102)과 단결정 Si 박막(105)을 첩부하여 이루어지는 것이다.
보다 상세하게는, 광투과성 기판(102)에는, 산화규소막(절연막)(103)이 적층되어 있다. 이 광투과성 기판(102)은, 예컨대 광투과성 비정질 고왜점 무알카리 유리 기판이고, 예컨대 코닝사의 코닝 (등록상표) #1737 유리와 같은 알카리 토류-알루미노 붕규산 유리를 사용할 수 있다. 또한, 단결정 Si 박막(105)에는, 산화규소막(피복막)(104)이 피복되어 있다. 그리고, 산화규소막(103)과 산화규소막(104)을 첩부시켜 접합한 접합부가 형성된다. 이와 같은 SOI 기판(101)을 형성하는 순서에 대해, 도11a 내지 도11g에 기초하여 설명한다.
도11a에 도시된 광투과성 기판(102)에 대해, 산화규소막(103)을 성막한다. 이에 의해 도11b에 도시된 바와 같이, 광투과성 기판(102)에 산화규소막(103)이 적층된 상태로 된다. 또, 이와 같이 산화규소막(103)을 제공하는 것은, 광투과성 기판(102)은, 그대로는 흡습성(濡性)(친수성)이 불충분하기 때문이다.
또한, 산화규소막(103)은, 약 100nm 정도의 막 두께의 막 두께로 형성된다. 이 산화규소막(103)은, 예컨대 40∼300nm 정도의 막 두께로 형성되는 것이 바람직하다. 성막의 방법은 특별히 한정되지 않는다. 예컨대, 플라즈마 화학 기상 성장법(플라즈마 CVD(Chemical Vapor Deposition)법)에 의해, 진공 챔버중에서TEOS(Tetra Ortho Silicate) 가스와 산소 가스를 혼합하고, 320℃ 정도의 온도에서 플라즈마 방전에 의해, 약 100nm 정도 형성한다(TEOS-O2플라즈마법).
또한, 산화규소막(103)은, 비교적 저온(300∼400℃)의 열비평형하에서 성막되기 되기 때문에, 실리콘과 산소의 조성비가 정확하게 1:2로는 되지 않고, 예컨대 1:1.9 정도로 된다. 즉, 본 실시예의 산화규소막(103)은, 이른바 산화실리콘막, SiO2계 절연막이다. 또, 예컨대 900℃ 정도에서 산화하면, 열평형하에서의 반응으로 되어, 실리콘과 산소의 조성비는 1:2로 된다.
이 때, 산화규소막(103)의 표면의 요철은, 요철의 최대 경사면이 기판 평면과 이루는 각도의 정접(탄젠트)이 0.06 이하로 되어 있다. 보다 상세하게는, 예컨대 산화규소막(103)의 표면의 1∼5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철에 대해, 최대 경사면이 광투과성 기판(102) 표면과 이루는 각도의 정접이 약 0.06 이하로 되어 있다. 또, 이 표면의 요철 상태에 대해서는 후술한다.
한편, 도10에 도시된 단결정 Si 박막(105)은, 도11c에 도시된 단결정 Si 기판(106)으로 작성된다.
단결정 Si 기판(106)은, 표면이 열산화 처리되고, 도11d에 도시된 바와 같이 산화 규소막(104)에 의해 피복된다. 산화규소막(104)에 의한 산화막 두께는, 약 100nm이다. 이 산화규소막(104)에 의한 산화막 두께는, 5nm∼300nm가 바람직하다. 이 산화막 두께가 40∼300nm이면 더 바람직하다. 이 산화규소막(104)은, SiO2계 절연막이다.
다음, 도11e에 도시된 바와 같이, 화살표로 나타내는 수소 이온을, 단결정 Si 기판(106)의 소정의 면(수소 이온 주입 타입면)에 주입한다. 여기서, 도11e에 도시된 바와 같이, 수소 이온 주입 타입면(수소 이온 주입부)(110)은, 소정의 깊이로 설정된다.
다음, 도11f에 도시된 바와 같이, 도11c에 도시된 광투과성 기판(102)과, 도11e에 도시된 단결정 Si 기판(106)을, 각각 SC1액에 의해 세정·건조한 후, 첩부시킨다. 여기서, 세정·건조에 대해 각각 설명한다.
본 실시예에 있어서는, 코팅막으로서의 산화규소막(103)이 코팅된 광투과성 기판(102)과, 표면을 산화 처리하여 산화규소막(104)을 피복한 단결정 Si 기판(106)을, 접착제 없이 접합시킨다. 이를 위해서는, 각각의 막의 표면 상태, 표면의 청정도, 표면의 활성도가 매우 중요하다.
또, 이와 같은, 접착제 없는 접합은, Van der Waals력에 의한 기여, 전기 쌍극자에 의한 기여, 수소 결합에 의한 기여에 의해 실현하는 것이다. 여기서, 첩부시키는 기판 표면끼리는, 상기 3개의 기여 밸런스에 대해 비슷한 경우에, 특히 접착, 접합하기 쉬워진다.
우선, 산화규소막(103)에 의해 코팅된 광투과성 기판(102)과, 표면을 산화 처리하여 산화규소막(104)을 피복한 단결정 Si 기판(106)을, 우선 SC1액에 의해 세정한다.
SC1액은, 시판되는 암모니아수(NH40H : 30% 용액)와 과산화수소(H2O2: 30%용액)와 순수(H20)를 소정의 비율로 혼합하여 제작한다. 일례로서는, 상기 각 물약을, 5:12:60의 비율로 혼합한다.
이와 같이 하여 작성된 SC1액에, 광투과성 기판(102)과 단결정 Si 기판(106)을 10분간 담근다.
또, 예컨대 울트라 클린 ULSI 기술(오오미 다다히로 저, 배풍관(培風館), p.172)에 기재된 바와 같이, 암모니아수는 산화규소 표면을 슬라이트 에치하기 때문에, 장시간 담그는 것은 바람직하지 않다.
그 후, 순수를 사용한 유수(流水)에 의해, 10분간 세정하여, 세정을 완료한다. 이 순수는, 예컨대 비저항치 10MΩcm 이상이다. 그 후, 스핀 드라이어 등에 의해 신속하게 건조시킨다. 그리고, 산화 규소막(103)이 코팅된 광투과성 기판(102)과, 표면을 산화 처리하여 산화규소막(104)을 피복한 단결정 Si 기판(106)을, 첩부하여 접합시킨다.
다음, 단결정 Si 기판(106)을 분단하여 단결정 Si 박막(105)을 형성할 때에는, 600℃, 30분에 걸친 전기로를 사용한 어닐링, 또는 램프 어닐링에 의한 열처리를 행한다. 이에 의해, 도11g에 도시된 바와 같이, 수소 이온 주입 타입면(110)으로부터 단결정 Si 기판(106a)이 분리·박리되어, 단결정 Si 박막(105)을 구비한 SOI 기판(101)이 형성된다. 이 경우에는, 접합부의 접착성을 악화시키지 않는다.
또, SOI 기판(101) 표면의 단결정 Si 박막(105)은, 실리콘막 두께가 바람직하게는 300nm가 되도록 설정한다. 또한, 단결정 Si 박막(105)의 기판면의 방위가(100), (110), 또는 (111)로 되도록 설정한다. 이와 같이 하면, 경면을 갖는 충분히 평탄한 면을 얻을 수 있다. 즉, 표면 연마가 필요없을 정도로 평탄한 실리콘막면을 갖는 SOI 기판을 제조할 수 있다.
여기서, 도11b에서 도시된 산화규소막(103)의 표면 상태에 대해, 도12에 기초하여 설명한다.
광투과성 기판(102) 위의 산화규소막(103)은, 도12에 도시된 바와 같이, 표면에 요철을 갖고 있다. 이 표면 상(像)은, 산화규소막(103) 표면의 AFM(Atomic Force Microscope) 상(像)으로부터, 특정 직선상의 단면에서의 요철을 추출한 데이터이다.
본 실시예의 산화규소막(103)은, 표면 요철에 의한 최대 경사각이, 기판 표면과 이루는 각도의 정접(탄젠트)이 0.04 이하로 되어 있다. 여기서, 광투과성 기판(102) 표면은, 도12에 있어서 높이 0을 나타내는 점선과 평행하다.
이와 같이 형성된 산화규소막(103)과, 산화규소막(104)을 피복한 단결정 Si 기판(106)을, SC1 세정, 순수에 의한 세정 후에 건조시켜 첩부하면, 산화규소막(103)과 산화규소막(104)은 근소한 힘으로 접합했다. 여기서, 첩부시킨 때에는, 처음만 힘을 들이면, 다음은 자발적으로 접합이 일어났다. 이와 같은 자발적인 접합을, 이하에서는 자기 접합성을 갖는다라고 하기로 한다.
여기서, 예컨대 종래의 구성에서의, 기판상의 산화규소막에 대해, 단면의 일례를 도16에 도시한다. 이 경우, 기판 위에, 산화규소막을 500nm 이상의 막 두께로 형성했다. 도16에 도시된 바와 같이, 표면 요철의 최대 경사면이 기판 표면과 이루는 각의 정접은, 0.06 이상으로 되어 있다. 또, 이 경우, 종래의 산화규소막의 표면 요철의 절대치(기판 표면으로부터 수직 방향의 변동)는, 예컨대 도12에 도시된 본 실시예의 산화규소막(103)의 표면 요철의 절대치와 동일한 정도 또는 보다 적게 되어 있다.
여기서, 도16에 도시된 산화규소막이 적층된 기판과, 단결정 실리콘 조각과 첩부시킨 경우에는, 목적한대로 첩부시킬 수 없었다. 즉, 표면 요철의 최대 경사각이 기판면과 이루는 각의 정접이 0.06 이상이었던 경우에는, 자기 접합성을 갖지 않았다.
또, 단결정 Si 기판(106) 위의 산화규소막(104)은, 본래부터 평탄한 단결정 Si 기판(106) 위에, 열평형에 의해 열산화막을 형성한 것이다. 즉, 예컨대 시판되고 있는 단결정 Si 기판(106)은 평탄성을 스펙으로서 갖고 있다. 이 때문에, 소정의 두께의 피복막을 형성하는 경우의 평탄도는, 어느 정도 예측할 수 있다. 이 산화규소막(104)은, 막 두께 500nm 정도까지는, 어느 정도의 평탄성이 얻어지고 있다.
이와 같이, 마이크로 러프니스에 의한 표면 요철로부터 생기는 접착력의 저하에 대해, 접착 전의 세정 조건을 개선하는 등의 방책을 취해도, 충분한 접착력을 얻을 수 없다. 따라서, 박리·분리에서의 단결정 실리콘 박막의 막 박리 등을 회피할 수 없다. 즉, 세정만으로는 충분하다고 말할 수 없는 경우가 있다.
다음, 이와 같은, 표면 요철의 최대 경사각의 정접이 0.06 이상인 산화규소막을 적층한 기판에 대해, 화학 기계 연마법(CMP(Chemical Mechanical Polishing)법) 등에 의해 표면 연마를 행했다. 이에 의해, 코팅된 산화규소막을, 표면 요철의 최대 경사각과 기판 표면이 이루는 각의 정접이, 0.06, 바람직하게는 0.04보다 적어지도록 할 수 있다. 이 경우에는, 산화규소막이 적층된 기판과 단결정 실리콘 조각을, 첩부시켜 접합할 수 있었다.
여기서, 본 실시예의 산화규소막(103)에 의해 코팅된 광투과성 기판(120)에 대해, SC1 세정액에서의 세정 후에, 물에 대한 흡습성을 계측했다. 구체적으로는, 도13에 도시된 바와 같이, 접촉각 측정 장치를 사용하여 물 W에 대한 접촉각 θ를 측정했다.
접촉각 측정 장치를 사용하여, 물 W가 산화규소막(103) 표면으로 적하(滴下)되는 순간의 화상을 단면 관찰 방향에서 촬영했다. 여기서, 수적(水滴) 단부가 산화규소막(103) 표면과 접촉하고 있는 개소의 접선(점선)이, 광투과성 기판(102)의 표면과 이루는 각도를, 접촉각 θ로서 측정했다.
광투과성 기판(102) 및 적하수(滴下水) W는, 25℃로 설정했다. 적하 후 순간의 화상으로부터 접촉각 θ를 측정했다. 적하수 양은 1 마이크로 리터로 했다. 또, 적하하는 물 W로서, 오오츠카 제약 주식회사의 「주사용 증류수」를 사용했다.
도12에 도시된 바와 같은 표면 요철을 갖는, 본 실시예의 산화규소막(103)을 코팅한 광투과성 기판(102)은, SC1 세정 후에는 물 W에 대해 10° 이하의 접촉각 θ가 계측되었다. 이 경우, 상술과 같이, 산화규소막(103)과 광투과성 기판(102)의 표면 요철의 최대 경사각이 이루는 각의 정접은 0.04 이하이었다.
또한, 산화 처리를 하여 산화규소막(104)에 의해 피복된 단결정 Si기판(106)에 대해서도, 광투과성 기판(102)과 마찬가지로 흡습성을 측정했다. 이 경우도, SC1 세정 후에는, 물 W에 대해 10°이하의 접촉각 θ가 계측되었다.
그리고, 상술과 같이, 산화규소막(103)과 산화규소막(104)은, 건조 후에 서로 첩부시켜 보면, 약간의 힘으로 자기 접합성을 갖게 접합했다.
여기서, 접합한 후의 밀착력(접착력)은, 이하와 같이 대략 계산할 수 있다. 즉 접착력의 평가는, 밀착되어 있는 박막을 단(端)의 부분으로부터 박리하는 시험에 의해 행할 수 있다. 에리·데·란다우 = 에이·엠·리프싯츠 저의 「탄성 이론」(사토우 즈네조우 역, 도교 도서)에 의하면, 물체로부터, 두께 h의 박층이, 박리면상에서 표면 견인력에 거슬러 이에 작용하는 외력에 의해 떼내어질 때, 단위 길이 당의 접착력 α는,
로 나타낸다.
여기서, E : 박막의 영률, σ : 박막의 푸아송비, h : 박막의 두께, x : 박막이 밀착되어 있는 평면의 횡방향의 축,: 박막의 법선 방향의 떼내도록 되어 있는 막의 변위이다. 이러한 모양을 개략적인 단면도로서 도17에 도시한다. 도17에 도시된 바와 같이, 접합면 단부(x=0)로부터, 거리 x 만큼 횡방향으로 이동한 좌표에서의 공극 두께가이고,와 x는 변수이다. 또한, 도17에 있어서, 테이프 T는, 물체(28)로부터 박층(29)으로 떼는 힘을 부여하는 역할을 하고 있다. 즉, 물체(28)로부터 박층(29)을 예컨대 테이프 T를 사용하여 떼어내는 경우에는, 박층(29)의 접착면으로부터의 변위의 2계 미분이 접착력에 기여한다. 이와 같이, 접착력 α는,이라고 하는 법선 방향의 변위의, x축에 대한 2계 편미분 계수를 구함으로써 얻을 수 있다.
여기서, 상술한 도11f에 도시된 바와 같이, 표면 요철에 의한 최대 경사각이, 기판면과 이루는 각도의 정접(탄젠트)이 0.06 이하로 한 광투과성 기판(102)과 단결정 Si 기판(106)을 첩부한 경우에 있어서, 접착력을 상기 방법에 의해 평가했다. 이 경우, 접착력으로서 0.6N/m 이상이라는 큰 값을 얻을 수 있었다.
한편, 예컨대 표면 요철에 의한 최대 경사각이, 기판면과 이루는 각도의 정접(탄젠트)이 0.06 이상인 경우에는, 자기 접합적이지 않고, 이 경우의 접착력은, 0.2N/m 정도의 값밖에 얻어지지 않았다.
또, 여기에서의 접착력의 평가는, 접합 후에, 열처리 등에 의한 접착력의 강화 전에 행하는 것이다. 즉, 예컨대 이 후에 또 열처리를 행함으로써, 접착력을 수자리수 정도 향상시킬 수 있다. 이와 같이, 본 실시예의 SOI 기판(101)은, 산화규소막(103)과 산화규소막(104)의 접합 후에, 열처리 등에 의한 접착력의 강화 전에 있어서, 접착력이 0.6N/m 이상으로 되어 있는 구성이다. 따라서, 예컨대 접합 후의 접착력이 0.2N/m 정도인 SOI 기판에 열처리를 행한 경우와 비교하여, 열처리를 행한 후에도, 보다 큰 접착력을 얻을 수 있다.
또한, 광투과성 기판(102)의 코팅막인 산화규소막(103)은, 상술한 바와 같이, TEOS 가스와 산소 가스의 혼합 가스를 유입하여 성막하는 플라즈마 화학 기상 성장법에 의해 320℃ 정도의 온도에서 제작한 것이다. 즉, 플라즈마 화학 기상 성장법에 의해 성막된 산화규소막(103)은, 피복막으로서의 산화규소막(104)과 접합하기 쉬운 막이다.
한편, 이와 같은 코팅막을, 산화규소 타겟으로 Ar 가스와 산소 가스를 흘려 보내고, RF 반응성 스퍼터에 의해 형성하는 스퍼터법에 의해 제작했다. 이 경우에는, 마이크로 러프니스에 의한 표면 요철이 이루는 각의 정접이 약 0.06 이상으로 되었다. 또한, 물 W와의 접촉각 θ는 10°이상으로 되었다. 또한, 이 경우에, 코팅막을 적층한 기판과 단결정 실리콘 조각을 첩부시켜도, 자기 접합성을 갖게 접합되지는 않았다.
이상과 같이, 본 실시예의 SOI 기판(101)은, 광투과성 기판(102) 표면과 이루는 각도의 정접이 0.06 이하의 값인 표면의 요철을 갖는 산화규소막(103)을, 피복막으로서의 산화규소막(104)과 접합한 것이다.
또한, SOI 기판(101)은, 산화규소막(103)의 표면과, 산화규소막(104)의 표면은, 물 W와의 접촉각 θ가 10°이하인 구성이다.
또한, SOI 기판(101)은, 산화규소막(103)이, TEOS 가스와 산소 가스의 혼합 가스를 사용한 플라즈마 화학 기상 성장법에 의해 성막되어 있는 구성이다.
이러한 구성에 의하면, 산화규소막(103)과 산화규소막(104)의 접착력을 0.6N/m 이상으로 할 수 있다. SOI 기판(101)은, 이와 같이 접착력을 높인 구성이기 때문에, 막 박리를 일으키게 하지 않는다. 또한, 막 박리를 일으키지 않기 때문에, 양품율을 향상시켜 비용 절감을 할 수 있다.
여기서, 산화규소막(103)과 산화규소막(104)을 접합하기 위해서는, 각각의막의 표면 상태, 표면의 청정도, 표면의 활성도가 중요하게 된다. 또한, 이와 같은 접합은, Van der Waals 력에 의한 기여, 전기쌍극자에 의한 기여, 수소 결합에 의한 기여에 의해 실현하는 것이다. 그리고, 첩부하는 표면끼리, 이들의 기여의 밸런스에 있어서 비슷한 경우에는, 접착하기 쉬워진다. 상술한 구성에 의하면, 이러한 기여 밸런스를, 첩부하는 표면끼리 비슷한 것으로 할 수 있다. 따라서, 상술과 같이 접착력을 향상시킬 수 있다.
다음, 절연 기판상에 단결정 Si 박막에 더하여 다결정 실리콘막을 구비한 SOI 기판의 일례에 대해 설명한다. 이 경우, 예컨대 절연 기판의 일부분에 다결정 실리콘막을 형성하고, 그 후에 부분적으로 단결정 Si 박막을 형성한다.
도14a∼도14h는, SOI 기판의 작성 순서의 일례를 도시하는 단면도이다. 이 SOI 기판을 제작하기 위해서는, 우선 도14a에 도시된 광투과성 기판(102) 위에, 절연막으로서의 산화규소막(113)을 도14b에 도시된 바와 같이 적층한다.
다음, 도14c에 도시된 바와 같이, 플라즈마 화학 기상 성장법에 의해, 모노실란 가스와 수소 가스를 흘려 보내, 아모르퍼스 실리콘막(114)을 형성한다.
그리고, 탈수소 어닐링을 행하고, 그 후에, 도14d에 도시된 바와 같이 화살표로 나타내는 엑시머 레이저의 조사 등에 의해 다결정 실리콘 TFT를 만드는 개소를 용융시킨다. 그 후에, 이 용융된 영역이 다결정화되어, 도14e에 도시된 바와 같이, 폴리실리콘막(114a)이 형성된다.
다음, 포토리소그라피를 사용하여, 단결정 실리콘 조각을 탑재하기 위한 개소를 형성하기 위해, 실리콘막을 에칭하여, 폴리실리콘막(114b)을 제거한다. 남은폴리실리콘막(114a)을, 도14f에 도시된 바와 같이 폴리실리콘 영역(112)으로 한다. 그리고, SC1액·순수에 의한 세정 후, 건조시킨다.
한편, 단결정 Si 기판(106)에 대해서도, 표면을 산화 처리하여 산화규소막(104)을 형성하고, 수소 이온을 주입하고, SC1액·순수에 의한 세정 후, 건조시킨다. 그리고, 도14g에 도시된 바와 같이, 단결정 Si 기판(106)의 산화규소막(104)을 산화규소막(113)에 첩부한다.
그 후, 상술한 실시예와 마찬가지로, 전기로나 램프로에 의해 열처리하여, 도14h에 도시된 바와 같이, 수소 이온 주입 타입면(110)의 부분으로부터 단결정 Si 기판(106)을 박리·분리하여, 단결정 Si 박막(105)을 얻는다.
여기서, 단결정 Si 박막(105)의 막 두께를, 폴리실리콘 영역(112)과 같아지도록 설정하면, 이 폴리실리콘 영역(112)과 단결정 실리콘막(5)을 사용한 TFT 작성 프로세스에 있어서 대단히 유용하다.
여기서, 이상과 같이 하여 작성된 SOI 기판(111)은, 광투과성 기판이기 때문에, 특히 용이하게 표시 장치에 사용할 수 있다. 예컨대 단결정 Si 박막(105)을 사용하여 박막 트랜지스터를 형성한다. 그리고, 이 박막 트랜지스터를, TFT 액정 디스플레이(LCD : Liquld Crystal Display) 장치, TFT 유기 일렉트로·루미네슨스(OLED : Organic Light Emitting Diode) 표시 장치 등의 표시 장치에 사용할 수 있다.
이와 같은 표시 장치의 일례에 대해, 도18에 기초하여 설명한다.
액정 표시 장치(131)는, 도18에 도시된 바와 같이, 제어부(132), 게이트 드라이버(133), 소스 드라이버(134), 액정 표시부(135)로 이루어지는 액정 표시 패널(136)을 구비하고 있다. 여기서, 액정 패널(136)이, 상술한 SOI 기판(111)을 사용하여 작성된 액티브 매트릭스 기판(반도체 장치)이다.
액정 표시 장치(131)의 외부로부터 입력되는 영상 입력 신호에 따라, 제어부(132)가, 게이트 드라이버(133) 및 소스 드라이버(134)에 영상 신호 및 제어 신호나 클록 신호를 전송한다. 게이트 드라이버(133)는, 게이트 구동 신호를 액정 표시부(135)로 출력한다. 소스 드라이버(134)는, 영상 신호에 따라 소스 구동 신호를 액정 표시부(135)로 출력한다.
이와 같이, 액티브 매트릭스 구동의 표시 패널로서, SOI 기판(111)을 사용하면, 트랜지스터의 특성의 균일화, 안정화, 고성능화를 도모할 수 있다. 또한, 액티브 매트릭스의 드라이버로부터, 주변 드라이버, 타이밍 콘트롤러 등의 시스템을 집적화하는 것도 가능하게 된다.
또, SOI 기판(111)을 사용하여 박막 트랜지스터(TFT)를 만드는 순서는, 통상의 TFT 프로세스와 마찬가지이다.
예컨대, 코플랜너형 트랜지스터를 만들려면, SOI 기판(111)으로부터 실리콘막을 아일랜드화하여, 도15에 도시된 바와 같이, SiO2계 절연막인 게이트 절연막(122)을 형성한다.
계속하여, 게이트 전극막(123)을 성막·패터닝한 후, 인이나 보론을 이온 주입하여, 저저항 실리콘막(124)(n+형 또는 p+형 실리콘막)을 부분적으로 얻는다. 이를 열에 의해 활성화 어닐링한 후, SiO2계 절연막인 층간절연막(126)을 성막한다. 게이트 전극막(123)에 의해 마스크되어 있는 부분이 채널 영역(125)으로 된다.
층간절연막(126)에 콘택트홀을 개구한 후, 소스·드레인 메탈막(127)을 성막·패터닝한다.
이와 같이 하여, 도15에 도시된 바와 같이, 박막 트랜지스터(121)인, 단결정 실리콘 TFT, 또는 부분 단결정 실리콘 TFT를 제조할 수 있다.
그리고, 이에 더하여, 상술한 폴리실리콘 영역(112)에 비단결정 디바이스를 제공할 수 있다. 또, 폴리실리콘 영역(112) 대신에, 비단결정 박막으로서, 비정질 Si 박막, 또는 연속립계 Si 박막을 제공해도 된다.
또한, 폴리실리콘 영역(112)에 비단결정 디바이스로서의 반도체 소자 구조를 형성한 후에, 단결정 Si 박막(105)을 제공하고, 단결정 Si 디바이스를 형성해도 된다. 또는, 기판(102) 위에 단결정 Si 박막(105)을 제공한 후에, 기판(102) 위에 비단결정 박막을 제공해도 된다.
또, 상술한 실시예 1 내지 6의 구성과, 본 실시예에 나타내는 구성은, 적절히 조합시켜 사용할 수 있는 것은 물론이다. 즉, 예컨대 본 실시예에 있어서 설명한, 절연 기판과 단결정 Si 박막의 접착력을 향상시키기 위한 구성을, 상술한 실시예 1 내지 6의 구성과 조합하여 사용할 수도 있다.
이상과 같이, 본 발명은, 집적 회로나 박막 트랜지스터를 제조할 때에 사용되는 실리콘 반도체, 및 실리콘 반도체로 제조되는 트랜지스터 디바이스 중, 그 트랜지스터를 형성하는 반도체 재료로서 단결정 실리콘 박막 또는 단결정 실리콘막과 비단결정 실리콘막을 사용하는 트랜지스터 소자의 재료에 대한 것이고, 보다 상세하게는 SOI 기판, 표시 장치 및 SOI 기판의 제조 방법에 대한 것이다.
여기서, 기판상에 트랜지스터 등의 소자 구조를 집적하여 형성하는 집적 회로 소자 기술은, 컴퓨터의 보급과 함께 발전하였다.
이 집적 회로 소자 기술은, 예컨대 단결정 실리콘 기판을 가공하여, 기판상에 수억개 정도의 트랜지스터를 형성한다. 구체적으로는, 시판되고 있는 두께 1mm가 채 안되고, 직경 200mm 정도인 단결정 실리콘 웨이퍼를 가공하고, 다수의 트랜지스터를 그 위에 형성한다.
집적 회로의 분야에 있어서 사용되는 SOI 기판은, 양호한 트랜지스터를 만들어 반도체 소자의 기능을 비약적으로 향상시키는 것이 목적이기 때문에, 기판은, 절연막이면 좋고, 그것이 투명해도 불투명해도 또는 결정질이어도 비정질이어도 상관없다. 이 분야에서는, SOI 기판에 의해 트랜지스터를 만드는 것은, 소자가 완전 분리되기 때문에, 동작상의 제약이 적어, 트랜지스터로서 양호한 특성과 높은 성능을 나타낸다.
한편, 본 발명에 따른 표시 장치에 SOI 기판을 사용하는 경우에는, 상술과 같은 SOI 기판이 광투과성인 것이 바람직하다.
또한, 상술한 특개 제2000-30996호 공보에 기재된 구성에 있어서, 광투과성 기판에 단결정 실리콘막을 접합, 분리·박리에 의해 형성하는 경우에는, 단결정 실리콘 조각의 사이즈는 반드시 유리 기판의 사이즈와 동일한 크기는 아니고, 최대직경 12인치(300mm) 정도로 되어 있었다. 따라서, 이 구성에 의하면, 기판 위 전면(全面)에 단결정 실리콘 박막을 형성할 수 없다고 하는 문제가 있다.
한편, 본 발명에 따른 SOI 기판에 있어서는, 상술한 SOI 기판(1)과 같이, 거의 기판 전면(全面)에 걸쳐 단결정 실리콘 박막을 형성할 수 있다.
또, 본 발명에 의한 반도체 장치 및 그 제조 방법은, 용도가 액정 표시 장치에 한정되지 않고, 유기 EL을 시작으로 하는 다른 디바이스에도 유효한 것은 말할 것도 없다. 또한, 표시 디바이스뿐만 아니라 고성능 집적 회로로서 일반적으로 사용해도 된다.
이상과 같이, 본 발명의 단결정 Si 기판은, 표면에 산화막, 게이트 패턴, 불순물 이온 주입부가 형성된 후에 평탄화되어 있고, 소정의 깊이로 소정의 농도의 수소 이온이 주입된 수소 이온 주입부를 구비하고 있는 구성이다.
이에 의해, 절연 기판 등의 위에, 본 발명의 전에 게이트 전극이나 소스·드레인의 불순물 도핑, 또는 베이스, 콜렉터, 이미터 등의 불순물 도핑을 마치고, 소정의 깊이로 소정의 농도의 수소 이온을 주입하고, 표면을 평탄화·친수성으로 한 단결정 Si 기판을 접합하고, Si로부터 수소 이온이 이탈하는 온도 이상까지 가열함으로써, 절연 기판에 대한 접합 강도를 높일 수 있는 동시에, 수소 이온 주입부를 경계로 벽개 박리함으로써, 접착제를 사용하지 않고도 용이하게 MOS형의 단결정 Si 박막 트랜지스터를 형성할 수 있다.
그러므로, 예컨대 표면에 다결정 Si 박막 등의 비단결정 Si 박막 트랜지스터를 형성한 절연 기판상에, 본 발명의 단결정 Si 기판을 첩부하고, MOS형의 단결정 Si 박막 트랜지스터를 형성함으로써, 비단결정 Si로 이루어지는 트랜지스터와 단결정 Si로 이루어지는 트랜지스터를 하나의 기판상의 상이한 영역에 형성한 반도체 장치를 용이하게 얻을 수 있다.
또한, 본 발명의 단결정 Si 기판은, 표면 근방에 불순물 이온이 주입된 pnp 접합 구조 또는 npn 접합 구조를 갖는 불순물 이온 주입부 또는 확산 영역과, 상기 불순물 이온 주입부 또는 상기 확산 영역상에 퇴적된 산화막을 갖고 있는 구성이다.
상기 구성에 의하면, 다른 절연 기판상에 형성하기 쉬운 단결정 Si 박막으로 이루어지는 바이폴라형의 박막 트랜지스터를 얻을 수 있다.
그러므로, 예컨대 표면에 다결정 Si 박막 등의 비단결정 Si 박막 트랜지스터를 형성한 절연 기판상에, 본 발명의 단결정 Si 기판을 접합하고, 바이폴라형의 단결정 Si 박막 트랜지스터를 형성함으로써, 비단결정 Si로 이루어지는 트랜지스터와 단결정 Si로 이루어지는 트랜지스터를 하나의 기판상의 상이한 영역에 형성한 반도체 장치를 용이하게 얻을 수 있다.
또한, 본 발명의 단결정 Si 기판은, 상기 구성에 있어서, 상기 소정의 깊이로 소정의 농도의 수소 이온이 주입된 수소 이온 주입부 영역을 구비하고 있는 것이 보다 바람직하다.
이에 의해, 절연 기판 등에 대해, 단결정 Si 기판을 산화막 퇴적측에서 첩부하고, 수소 이온 주입부에서 벽개 박리함으로써, 접착제를 사용하지 않고, 용이하게 바이폴라형의 단결정 Si 박막 트랜지스터를 얻을 수 있다.
즉, 본 발명의 단결정 Si 기판에는, 표면에 바이폴라형 단결정 Si 박막 트랜지스터를 형성하는 산화막, 불순물 이온 주입부가 형성되고, 또한 정션 형성측의 소정의 깊이로 수소 이온 주입부를 갖고 있다.
그러므로, 절연 기판 등의 위에, 본 발명의 단결정 Si 박막 트랜지스터를 첩부하고, Si로부터 수소 이온이 이탈하는 온도 이상까지 가열함으로써, 절연 기판에 대한 접합 강도를 높일 수 있는 동시에, 불순물 이온 주입부 부근에 형성된 수소 이온 주입부를 경계로 벽개 박리함으로써, 접착제를 사용하지 않고도 용이하게 SOI 구조의 바이폴라형의 단결정 Si 박막 트랜지스터를 형성할 수 있다.
그리고, 본 발명의 단결정 Si 기판을, 표면에 다결정 Si 박막 등의 비단결정 Si 박막 트랜지스터를 형성한 절연 기판상에 첩부하고, 단결정 Si 박막 트랜지스터를 형성함으로써, 비단결정 Si로 이루어지는 박막 트랜지스터와 단결정 Si로 이루어지는 박막 트랜지스터를 하나의 기판상의 상이한 영역에 형성한 반도체 장치를 용이하게 얻을 수 있다.
또한, 본 발명의 단결정 Si 기판은, 상기 구성에 있어서, 상기 산화막은, 막 두께가 200nm 이상으로 되도록 형성되어 있는 것이 보다 바람직하다.
통상, SiO2막 등의 산화막의 막 두께는 두꺼울수록, 계면 전하 등의 영향에 의한 특성이나 불규칙은 감소하지만, SiO2막 형성 공정의 효율(산화에 요구되는 시간)이나 단차와의 트레이드 오프에 의해, 적절한 값은 약 200nm∼400nm로 된다. 불규칙을 중시하는 경우는 대개 400nm 이상, 단차나 효율을 중시하는 경우는 약 200nm∼400nm, 보다 바람직하게는, 250nm∼350nm가 적절한 값으로 된다. 이는 접합된 단결정 Si 기판과 유리 기판 등의 절연 기판 계면의 오염, 또는 격자의 변형이나 불완전성에 기인하는 고정 전하의 영향이 경감되기 때문이다.
그래서, 본 발명에 의하면, 단결정 Si로 이루어지는 MOS 트랜지스에서는 문턱치의 불규칙과, 단결정 Si로 이루어지는 바이폴라형 TFT에서는 특성 불규칙이 적어 온 저항이 낮게 억제되고, SiO2막 형성 공정의 효율이나 단차와의 밸런스에 적절한 단결정 Si 기판을 얻을 수 있다.
또한, 본 발명에 따른 SOI 기판은, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 절연 기판이 광투과성 기판이고, 상기 분단이 열처리에 의해 행해진 구성이다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
또한, 상기 절연 기판이 광투과성 기판이기 때문에, 표시 장치의 액티브 매트릭스 기판으로 사용할 수 있다.
또한, 질량이 산소 이온보다 훨씬 가벼운 수소 이온을 타입하기 때문에, 단결정 Si 기판의 전면(全面)의 결정질을, 타입하기 전과 별로 변하지 않도록 유지하고, 산소 이온 타입에 의한 실리콘의 결정질 저하 문제를 해결할 수 있다.
또한, 열처리에 의해, 단결정 Si 박막의 결정질을, 수소 이온 타입 전과 동등한 수준으로 되돌릴 수 있다. 이 열처리는 예컨대 600℃ 정도의 온도에서 행한다. 이 경우에는, 접합부의 접착성을 악화시키지 않는다.
또한, 본 발명에 따른 SOI 기판은, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 접합부는, 상기 절연막 표면의 1 내지 5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철에 대해, 상기 절연 기판 표면과 이루는 각도의 정접이 최대로 0.06 이하인 표면을 갖는 상기 절연막을 접합한 것인 구성이다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
여기서, 정접이란 탄젠트를 의미하고, 특히 탄젠트의 절대치를 의미하는 것으로 한다. 따라서, 상기 구성은, 탄젠트의 절대치가 0 이상 0.06 이하의 값인 것에 상당한다. 상기 절연막은, 표면에 요철을 갖고 있고, 이 요철 내의 경사가 최대인 면과 절연 기판 표면이 이루는 각도의 정접이 0.06 이하로 되어 있다. 보다 상세하게는, 예컨대 절연막 표면의 1∼5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철에 대해, 최대 경사면이 절연 기판 표면과 이루는 각도의 정접이 약 0.06 이하이면 좋다.
이와 같이 요철이 적은 경우에는, 절연막과 단결정 Si 기판을 피복한 피복막과의 접착력을 강하게 할 수 있다.
또한, 이 정접은 0.04 이하의 값이면 더 바람직하다. 이 경우에는, 절연막과 단결정 Si 기판을 피복한 피복막의 접착력을 더욱 강하게 할 수 있다.
이에 의해, 광투과성 기판 표면의 마이크로 러프니스 때문에, 광투과성 기판과 단결정 Si 기판의 접합성이 저해된다고 하는 문제를 해결할 수 있다.
또, SOI 기판에서의, 절연 기판과 단결정 Si 기판을 접합하기 위한 절연막의 표면 상태는, 예컨대 절연 기판과 단결정 Si 기판을 분리하여 얻어지는 표면 요철에 대해, AFM법을 사용하여 평가할 수 있다.
또한, 본 발명에 따른 SOI 기판은, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 분단되어 상기단결정 Si 박막으로 되어 있고, 상기 절연막의 표면과 상기 피복막의 표면은, 각각 물과의 접촉각이 10°이하인 구성이다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
여기서, 상기 절연막은, 예컨대 상기 절연 기판을 코팅한 산화규소막이다. 또한, 상기 피복막은, 예컨대 상기 단결정 Si 기판을 산화하여 형성한 산화규소막이다. 또한, 이 물은, 순수이어도 되고, 증류수이어도 된다. 또한, 접촉각은, 애초부터 0°(완전히 젖은 경우)보다 큰 값을 취하기 때문에, 상기 구성은 접촉각이 0° 이상 10° 이하인 것에 상당한다.
절연막과 피복막은, 물과의 접촉각이 10° 이하이고, 물에 대한 흡습성이 양호하다. 이와 같이, 물의 흡습성이 양호한 표면은, 서로 양호한 접합성을 갖고 있다. 이 때문에, 예컨대 절연막과 피복막을 접합한 후에, 열처리에 의해 단결정 Si 기판을 박리·분리하여도, 절연 기판에 접착되어 있는 단결정 Si 박막의 막 박리를 일으키지 않는다. 따라서, 우수한 품질을 갖는 SOI 기판을 제공할 수 있다.
보다 상세하게는, 절연막과 피복막을 접합시킬 때에는, 예컨대 접착제 없이 접합한다. 이와 같은 경우에는, 각각의 막의 표면 상태, 표면의 청정도, 표면의 활성도가 중요하게 된다. 접착제 없는 접합은, Van der Waals 력에 의한 기여, 전기쌍극자에 의한 기여, 수소 결합에 의한 기여에 의해 실현하는 것이다. 그리고, 첩부하는 표면끼리, 이러한 기여 밸런스에 있어서 비슷한 경우에는, 접착하기 쉬워진다. 상술한 구성에 의하면, 물에 대한 흡습성이 양호한 표면끼리를 접착하기 때문에, 상술한 기여 밸런스가 비슷하게 되어, 접착성을 향상시킬 수 있다.
전술에서는, 각각의 막의 물에 대한 접촉각만을 나타내었지만, 그 외에, 에틸글리콜이나 요오드화메틸렌액에 대한 접촉각을 측정해도 된다.
또, 절연막과 피복막은, 예컨대 암모니아수와 과산화수소수를 순수에 의해 희석한 세정액으로 세정할 수 있다. 이와 같이 세정하면, 절연막과 피복막의 접합 전에 표면의 입자를 제거하여, 확실히 맑고 깨끗한 표면을 얻을 수 있다. 이에 의해, 표면에서의 물과의 접촉각을, 보다 확실히 10°이하로 억제할 수 있다.
또한, 본 발명에 따른 SOI 기판은, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 절연막이, TEOS 가스와 산소 가스의 혼합 가스를 사용한 플라즈마 화학 기상 성장법에 의해 성막된 산화규소막인 구성이다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
여기서, TEOS 가스란, Tetra Ethyl Ortho Silicate 가스를 의미한다.
이와 같이, TEOS 가스와 산소 가스를 사용한 플라즈마 화학 기상 성장법에 의해 성막하면, 얻어지는 절연막을, 피복막과 접합하기 쉬운 것으로 할 수 있다. 한편, 예컨대 스퍼터법에 의해 절연막을 성막한 경우에는, 피복막과 접합하기 어려운 것으로 된다.
또한, 본 발명에 따른 SOI 기판은, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 접합부는, 산화규소로 이루어지는, 5nm 내지 300nm의 두께의 상기 절연막을 접합한 것인 구성이다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 주입부에서 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
상기 절연막은, 5nm 내지 300nm의 두께의 산화규소막이다. 이 절연막을 접합하여 접합부가 형성된다. 이 구성에 의하면, 산화규소막의 막 두께가 두껍기 때문에, 광투과성 기판 표면의 고정 전하의 영향을 받기 어려워져, SOI 기판의 단결정 Si 박막에 형성하는 트랜지스터의 특성을 향상시킬 수 있다. 보다 상세하게는, 실리콘 게이트 절연막 계면에 고정 전하가 형성되었다고 해도, 단결정 Si 박막에 고정 전하의 영향을 일으키게 하지 않기 때문에, 적절한 박막 트랜지스터의 문턱 전압 제어를 행할 수 있고, 또한 원하는 값의 문턱 전압을 얻을 수 있다.
또한, 상기 절연막의 두께는, 40nm 내지 300nm이면, 더욱 바람직하다. 이 두께이면, 광투과성 기판 표면의 고정 전하의 영향을 확실히 억제하여, 확실히 트랜지스터 특성을 향상시킬 수 있다.
또한, 본 발명에 따른 SOI 기판은, 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 분단되어 상기 단결정 Si 박막으로 되어 있고, 상기 접합부의 접착력이 0.6N/m 이상인 구성이다.
상기 SOI 기판은, 절연 기판상에 단결정 Si 기판을 접합시키고, 이 단결정 Si 기판을 분단·박리시켜 단결정 Si 박막을 얻는다. 이에 의해, 실리콘막의 결정 방위가 일정한 단결정 Si 박막을 형성할 수 있다. 또한, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있다. 즉, 트랜지스터 특성(문턱 전압, 이동도)의 불균일성의 억제나, 고이동화 등의 고성능화를 달성하여, 불규칙·성능에 대해 엄격한 사양이 요구되고 있는 부분의 트랜지스터를 제작할 수 있다.
여기서, 접착력이란, 물체로부터 박층을 표면 견인력에 거슬러 떼어낼 때에 필요한 단위 길이당의 힘이다.
이와 같이, 접착력을 높이면, 접착 박리를 방지할 수 있다. 여기서, 예컨대 종래의 구성에 의하면, 상기 접합부의 접착력은 0.2N/m 정도의 값으로 되어 있었다. 그렇지만, 본 발명의 구성에 의하면, 접착력이 0.6N/m 이상이고, 접착 박리를 방지할 수 있다.
또, 여기에서의 접착력의 평가는, 접합 후에, 열처리 등에 의한 접착력의 강화 전에 행하는 것이다. 즉, 예컨대 이후에 또 열처리를 행함으로써, 접착력을 수자리수 정도 향상시킬 수 있다.
또한, 본 발명에 따른 SOI 기판은, 상기 구성에 있어서, 상기 단결정 Si 기판에 단결정 박막 디바이스가 형성되어 있고, 상기 단결정 Si 기판이 분단되어, 상기 단결정 박막 디바이스가 제공된 상기 단결정 Si 박막으로 되어 있는 구성이어도 된다.
이 구성에 있어서도, 단결정 Si 박막에 단결정 박막 디바이스를 제공한 SOI 기판 위를 실현할 수 있다.
또한, 본 발명에 따른 SOI 기판은, 상기 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와, 상기 절연 기판상의 상기 단결정 Si 박막과는 상이한 영역에 제공된 비단결정 Si 박막으로 이루어지는 비단결정 Si 박막 디바이스를 포함하고 있는 구성이어도 된다.
이 구성에 있어서도, 단결정 Si 박막에 단결정 박막 디바이스를 제공하고, 비단결정 Si 박막에 비단결정 박막 디바이스를 제공한 SOI 기판 위를 실현할 수 있다.
또한, 본 발명의 반도체 장치는, 절연 기판상의 상이한 영역에, 비단결정 Si 박막 디바이스와, 단결정 Si 박막 디바이스가 각각 형성되어 있는 구성이다.
상기 구성에 의하면, 예컨대 타이밍 콘트롤러 등의, 보다 고성능의 기능이 요구되는 디바이스에는, 단결정 Si 박막 트랜지스터 등의 단결정 Si 박막 디바이스를 사용하고, 나머지의 디바이스에는 비단결정 Si 박막 트랜지스터 등의 비단결정 Si 박막 디바이스를 사용하여, 고성능·고기능의 회로 시스템을 일체 집적화한 반도체 장치를 얻을 수 있다.
즉, 단결정 Si 박막 디바이스에 의해, 단결정 Si의 특성을 이용하여, 고속성, 소비 전력, 고속의 로직, 타이밍 제너레이터, 또는 불규칙이 문제되는 고속의 DAC(전류 버퍼), 등을 형성할 수 있다. 한편, 다결정 Si 등의 비단결정 Si 박막 디바이스는, 단결정 Si 박막 디바이스보다, 성능·기능 모두 뒤떨어지지만, 저렴한 반도체 장치를 대면적으로 형성할 수 있다.
그러므로, 본 발명의 구성에 의하면, 상기 양 Si 박막 디바이스의 장점을 겸하는 반도체 장치를 1매의 기판상에 형성할 수 있다.
이에 의해, 단결정 Si에 의해서만 실현 가능한 고성능·고기능의 회로 시스템을 기판상에 일체 집적화할 수 있다. 그러므로, 예컨대 고성능의 시스템을 집적화한 액정 패널 또는 유기 EL 패널 등의 표시 장치용의 반도체 장치를, 모든 디바이스를 단결정 Si에 의해 형성하는 경우와 비교하여, 대단히 저비용으로 제조할 수 있다.
또한, 본 발명의 반도체 장치가 구비하고 있는 단결정 Si 박막을 형성하는단결정 Si 기판의 형상은, LSI 제조 장치의 일반적인 웨이퍼 사이즈인 6, 8, 12인치의 원판에 한정된다. 그러나, 본 발명의 반도체 장치의 절연 기판상에는 비단결정 Si 박막 디바이스와, 단결정 Si 박막 디바이스가 공존하고 있기 때문에, 예컨대 대형의 액정 표시 패널이나 유기 EL 패널 등에 대응 가능한 대형의 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스는, 상기 절연 기판에 대해, 무기계의 절연막을 통해 접합되어 있는 것이 보다 바람직하다.
이에 의해, 접착제를 사용하지 않고, 단결정 Si 박막 트랜지스터 등의 디바이스를 절연 기판상에 형성할 수 있기 때문에, 단결정 Si가 오염되는 것을 방지할 수 있다. 또한, 접합 후에 메탈 배선, 무기 절연막 형성, 또는 에칭 등을 용이하게 행할 수 있다. 또한, 메탈 배선 등을 대형 기판에서의 TFT 프로세스와 함께 형성하여, 저비용으로 디바이스를 형성할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막 디바이스 및 상기 단결정 Si 박막 디바이스는, 모두 MOS형 또는 MIS형의 단결정 Si 박막 트랜지스터인 것이 보다 바람직하다.
이에 의해, 예컨대 CMOS 구조로 한 경우에는, 소비 전력의 감소 및 전원 전압까지 풀 출력이 가능하여, 저소비 전력의 로직에 적합한 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 MOS형의 단결정 Si 박막 트랜지스터는, 상기 절연 기판측으로부터 게이트, 게이트 절연막, Si의 순서대로 형성되어 있는 것이 보다 바람직하다.
이에 의해, 단결정 Si의 MOS형 박막 트랜지스터는, 게이트가 절연 기판측에 배치된 상태로 형성되고, 이른바 절연 기판상에 상하 반대의 MOS형의 단결정 Si 박막 트랜지스터를 형성한 반도체 장치를 얻을 수 있다. 그러므로, 단결정 Si 기판에서의 소스·드레인 형성에 게이트를 마스크로 한 자기 정합 프로세스를 적용할 수 있고, 또한 유리 기판 표면의 고정 전하의 영향을 경감시킬 수 있고, 또한 단결정 Si와 유리 기판의 접합 계면에 생기기 쉬운 고정 전하의 영향을 게이트의 차폐 효과에 의해 경감시킬 수 있고, 또한 단결정 Si에서 게이트를 마스크로 소스·드레인의 불순물 이온 주입을 사용하는 확립된 프로세스를 적용할 수 있기 때문에, 수율을 높일 수 있다고 하는 메리트가 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 MOS형의 박막 트랜지스터의 단결정 Si 박막의 막 두께는, 약 600nm 이하인 것이 보다 바람직하다.
이에 의해, 상기 반도체 장치는, 단결정 Si 박막의 막 두께 d가 불순물 농도 Ni에 의해 정해지는 최대 공핍 길이 Wm에 대해 불규칙의 마진을 포함한 작은 값, 즉 불순물 밀도가 실용적 하한인 1015cm-3(센티―3)이어도 d의 상한인 대략 600nm 이하이다.
여기서,이고, ni는 진성 캐리어 밀도, k는 볼츠만 정수(定數), T는 절대온도,는 Si의 유전율, q는 전자전하, Ni는 불순물 밀도로 한다.
상기 구성에 의하면, 단결정 Si 박막의 막 두께가 약 600nm 이하이기 때문에, 반도체 장치의 S치(서브 쓰레숄드 계수)를 작게 할 수 있고, 또한 오프 전류를 저하시킬 수 있다.
상기 MOS형의 박막 트랜지스터의 단결정 Si 박막의 막 두께는, 약 100nm 이하인 것이 보다 바람직하다.
이에 의해, 한층 반도체 장치의 S치(서브 쓰레숄드 계수)를 작게 할 수 있고, 또한 오프 전류에 대해서도 저하시킬 수 있다. 그러므로, MOS형의 단결정 Si 박막 트랜지스터의 특성을 최대한으로 살릴 수 있다.
특히, 게이트 길이가 0.1∼0.2μm 이하인 단(短) 채널의 TFT에 있어서 생기는 양자 효과에 의한 TFT 특성 저하 억제에는, 더욱 얇은 약 20nm 이하인 것이 바람직하다. 게이트 길이 약 200nm보다 단(短) 채널측에서, 단결정 Si의 막 두께가 약 20nm 부근으로부터 두꺼워지면 문턱치의 불규칙이 커지고, 이동도도 증가했지만, 디바이스로서는 문턱치의 쪽이 보다 중요하기 때문에, 대개 이 값이 실용성이 높은 영역으로 된다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 MOS형의 단결정 Si 박막 트랜지스터의 금속 배선 패턴은, MOS형의 단결정 Si 박막 트랜지스터의 게이트 패턴보다 완만한 배선 형성 룰에 의해 형성된 부분을 포함하는 것이 보다 바람직하다. 또한, 대형 기판상의 메탈 배선의 디자인 룰과 동일한 정도, 또는 보다 완만한 배선 형성 룰에 의해 형성되어 있는 것이 보다 바람직하다. 또한, TFT의 게이트와동등한 메탈 배선의 배선 형성 룰과 동일한 정도, 또는 상이한 배선층으로 이루어지는 대형 기판상의 메탈 배선의 배선 형성 룰과 동일한 정도, 또는 보다 완만한 배선 형성 룰에 의해 형성되어 있는 것이 보다 바람직하다.
이에 의해, MOS형의 단결정 Si 박막 트랜지스터를 형성한 반도체 장치의 메탈 배선 또는 메탈 배선의 일부를 게이트와 동등한 미세 가공으로 대응할 수 있고 또한 대형 기판상의 메탈 배선과 동시에 처리할 수 있어, 비용을 억제하고 처리 능력을 향상시킬 수 있다. 또는, 다른 회로 블록이나 TFT 어레이에 대한 접속이 용이하게 되어, 접속 불량에 의한 수율 저하를 감소시킬 수 있다.
또, 배선 형성 룰이 완만하다는 것은, 배선을 형성할 때의 디자인 룰이 엄격하지 않아, 배선 형성을 행할 때의 허용범위가 넓다고 하는 의미이다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막 디바이스는, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터에 있어서, 상기 단결정 Si 박막 디바이스는, 바이폴라형의 단결정 Si 박막 트랜지스터인 것이 보다 바람직하다.
이에 의해, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터에 더하여, 바이폴라형의 단결정 Si 박막 트랜지스터를 형성하고 있기 때문에, 보다 다기능의 반도체 장치를 얻을 수 있다.
즉, MOS형 또는 MIS형의 박막 트랜지스터에 더하여, 단결정 Si 박막으로 이루어지는 바이폴라형 박막 트랜지스터를 형성함으로써, 바이폴라형 박막 트랜지스터의 특성인, 리니어(linear) 신호 처리가 가능하고, 게이트가 없기 때문에 구조가간단하여 생산 수율이 뛰어난. 포화 영역에서의 선형성이 뛰어난, 아날로그계의 앰프, 전류 버퍼나 전원 앰프에 적합한 등의 메리트를 더 갖는 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막 디바이스는, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터에 있어서, 상기 단결정 Si 박막 디바이스는, MOS형 및 바이폴라형의 어느 일방, 또는 양방의 단결정 Si 박막 트랜지스터를 포함하는 것이 보다 바람직하다.
이에 의해, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터 및 단결정 Si 박막 트랜지스터, 바이폴라형의 단결정 Si 박막 트랜지스터라는 3종류의 특성을 갖는 반도체 장치를 하나의 기판상에 형성할 수 있다.
그러므로, 더욱 고성능·고기능인 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막 디바이스는, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터에 있어서, 상기 단결정 Si 박막 디바이스는, MOS형 단결정 Si 박막 트랜지스터와 쇼트키형 또는 또는 PN 접합형 다이오드를 포함하는 이미지 센서 또는 CCD형 이미지 센서를 구비하고 있는 것이 보다 바람직하다.
이에 의해, 개별적으로 상이한 영역에 상이한 설계 또는 구조의 박막 디바이스를 집적화할 수 있기 때문에, 종래의 방법에서는, 공존하는 것이 매우 곤란한 이미지 센서 등의 CMOS 디바이스와 상이한 구조의 디바이스를 용이하게 집적화할 수 있어, 지금까지 불가능했던 고기능 디바이스를 창출할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 단결정 Si로 이루어지는 MOS형 박막 트랜지스터의 단결정 Si 박막은, 바이폴라형 박막 트랜지스터의 단결정 Si 박막보다 막 두께가 적은 것이 보다 바람직하다.
통상, MOS형 박막 트랜지스터는, 막 두께가 얇은 쪽이 양호한 특성을 얻기 쉽고, 바이폴라형 박막 트랜지스터는 막 두께가 비교적 두꺼운 쪽이 양호한 특성(불규칙이 적고 온 저항이 낮은 특성)이 얻어지는 것으로 알려져 있다.
그래서, 본 발명에 의하면, MOS형과 바이폴라형의 Si 박막의 두께를 상호 비교에 의해 특정함으로써, MOS형 및 바이폴라형 쌍방의 특성을 유효하게 활용할 수 있는 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 바이폴라형의 단결정 Si 박막 트랜지스터는, 베이스, 콜렉터 및 이미터 영역이 동일 평면에 형성, 배치된 평면 구조인 것이 보다 바람직하다.
이에 의해, MOS형 박막 트랜지스터와 같이 게이트를 갖지 않고, 또한 평면 구조인, 이른바 래터럴(lateral)형 트랜지스터이기 때문에, 단지 Si 표면에 산화막을 형성하고, P와 N의 불순물을 소정의 패턴(영역)으로 주입하고, 활성화 어닐링을 하는 것만으로, 표면이 완전히 평탄한 Si 기판을 형성할 수 있기 때문에, CMP에 의한 평탄화 처리를 행하지 않아도 절연 기판상에 용이하게 단결정 Si 기판을 접합할 수 있다.
그러므로, MOS형이나 면에 수직인 방향으로 접합을 갖는 통상의 바이폴라 트랜지스터와 비교하여, 제조 공정을 간략화할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 바이폴라형의 단결정 Si 박막 트랜지스터의 메탈 배선, 콘택트 패턴은, 바이폴라형의 단결정 Si 박막 트랜지스터의 베이스 패턴보다 완만한 배선 형성 룰에 의해 형성된 부분을 포함하는 것이 보다 바람직하다. 또한, 대형 기판상의 메탈 배선의 디자인 룰과 동일한거나 보다 완만한 룰에 의해 형성되어 있는 것이 보다 바람직하다.
이에 의해, 메탈 배선 또는 메탈 배선의 일부를 대형 기판상의 메탈 배선과 동시에 처리할 수 있어, 비용을 억제하고, 또한 처리 능력을 향상시킬 수 있다. 또한, 바이폴라형 단결정 Si 박막 트랜지스터를 형성한 반도체 장치를 다른 회로 블록이나 TFT 어레이에 대한 접속이 용이하게 되어, 접속 불량에 의한 제품 수율 저하를 방지할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 바이폴라형 단결정 Si 박막 트랜지스터의 단결정 Si 박막의 막 두께는, 약 800nm 이하인 것이 보다 바람직하다.
이에 의해, 특성 불규칙이 적고 온 저항이 낮은 바이폴라형 단결정 Si 박막 트랜지스터를 얻을 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막은 다결정 Si 박막 또는 연속립계 Si 박막에 있어서, 상기 비단결정 Si 박막으로 이루어지는 MOS형 박막 트랜지스터는, 기판측으로부터 비단결정 Si, 게이트 절연막, 게이트의 순서대로 형성되어 있는 것이 보다 바람직하다.
이에 의해, 절연 기판으로부터 볼때 게이트가 위에 형성되도록 MOS형 박막트랜지스터를 구성함으로써, 일반적인 게이트를 마스크로 한 자기 정합 프로세스를 적용할 수 있어, 다결정 Si 박막 또는 연속립계 Si 박막 트랜지스터를 제조하기 쉬워져, 생산성을 향상시킬 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막은 다결정 Si 박막 또는 연속립계 Si 박막에 있어서, 상기 비단결정 Si 박막으로 이루어지는 MOS형 박막 트랜지스터는, 기판측으로부터 게이트, 게이트 절연막, 비단결정 Si의 순서대로 형성되어 있는 것이 보다 바람직하다.
이에 의해, MOS형의 비단결정 Si 박막 트랜지스터가 기판으로부터 볼때 반대의 구성으로 되기 때문에, 유리 기판 표면 부근의 고정 전하의 영향을 피할 수 있어, 특성의 안정화가 가능하게 된다. 또한, VLSI의 제조 공정에 의해 미세 가공이나 도핑이 가능하기 때문에 채널부의 도핑 프로파일의 설정 자유도가 높아져, 핫 일렉트론 열화의 대책이 용이하게 되는, 또한 고품질로 얇은 열산화 SiO2를 사용하는 것이 가능하게 되고, CVD 등에 의해 저온으로 형성한 산화막보다 고품질로 얇은 게이트 산화막을 얻을 수 있고, 단(短) 채널 특성의 우수한 TFT가 얻어진다고 하는 메리트가 있어, 상기와 동일한 효과를 얻을 수 있는 구성의 배리에이션(variation)을 늘릴 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막은 비정질 Si 박막에 있어서, 상기 비단결정 Si 박막으로 이루어지는 MOS형 또는 MIS형의 박막 트랜지스터는, 기판측으로부터 게이트, 게이트 절연막, 비단결정 Si의 순서대로 형성되어 있는 것이 보다 바람직하다.
이에 의해, 절연 기판으로부터 볼때 게이트가 아래에 형성되는, 이른바 바톰 게이트 구조의 MOS형 또는 MIS형 박막 트랜지스터를 구성함으로써, 종래 널리 일반적으로 사용되어 온 프로세스를 적용할 수 있어, 높은 수율로 비정질 Si 박막을 형성하는 공정의 간략화, 저비용화, 생산성 향상을 도모할 수 있다. 또한, 액티브 매트릭스 LCD에 있어서는, 백라이트로부터의 차광성을 높여, 고휘도의 표시가 가능한 액정 표시 디바이스를 형성할 수 있다.
또한, 비정질 Si는, 낮은 off 전류 특성을 갖고 있기 때문에, 저소비 전력형 LCD 등에 적응한 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 비단결정 Si 박막은 비정질 Si 박막에 있어서, 상기 비단결정 Si 박막으로 이루어지는 MOS형 또는 MIS형 박막 트랜지스터는, 기판측으로부터 비단결정 Si, 게이트 절연막, 게이트의 순서대로 형성되어 있는 것이 보다 바람직하다.
이에 의해, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터가 기판으로부터 볼때 반대의 구성이더라도, 상기와 동일한 효과를 얻을 수 있는 구성의 배리에이션을 증가시킬 수 있어, 프로세스 설계의 자유도가 높아진다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스를 구성하는 단결정 Si와 상기 절연 기판의 선팽창의 차는, 대략 실온부터 600℃의 온도 범위에 있어서 약 250ppm 이하인 것이 보다 바람직하다.
이에 의해, 큰 온도 상승에 대한 절연 기판과 단결정 Si 박막의 선팽창 차가적어진다. 따라서, 절연 기판상에 단결정 Si 박막을 형성하기 위한 공정에 있어서, 열팽창 계수 차에 의한 수소 이온 주입 위치로부터의 벽개 박리 공정에서의 절연 기판의 파괴나 접합 계면 박리, 또는 결정내의 결함 발생을 확실히 방지할 수 있고, 또한 가열 접합 강도의 향상을 도모할 수 있다.
또, 여기서 선팽창이란, 온도 변화에 기인하는 길이의 변화로서 규격화된 것이다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 절연 기판은, 적어도, 상기 단결정 Si 박막 디바이스가 형성되는 영역의 표면에 SiO2막이 형성된 알카리 토류-알루미노 붕규산 유리로 이루어지는 고왜점 유리인 것이 보다 바람직하다.
이에 의해, 단결정 Si 기판과의 접합을 위해 사용하는 조성을 조절한 결정화 유리를 사용할 필요가 없어지기 때문에, 절연 기판이 액티브 매트릭스 구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 유리로 이루어져, 저비용의 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 절연 기판은, 바륨―붕규산 유리, 바륨―알루미노 붕규산 유리, 알카리 토류-알루미노 붕규산 유리, 붕규산 유리, 알카리 토류-아연-납-알루미노 붕규산 유리 및 알카리 토류-아연-알루미노 붕규산 유리 중 어느 유리로 형성되어 있는 것이 보다 바람직하다.
이에 의해, 절연 기판이 액티브 매트릭스 구동에 의한 액정 표시 패널 등에 일반적으로 사용되는 고왜점 유리인 상기 기재된 유리로 이루어지기 때문에, 저비용으로 액티브 매트릭스 기판에 적합한 반도체 장치를 제조할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 단결정 Si의 영역내에서의 적어도 일부의 패턴의 위치 정합 마진은, 마더 기판 전체 또는 표시 영역, 또는 디바이스 전체의 패턴의 위치 정합 마진보다 적고, 고정밀도인 것이 보다 바람직하다.
이에 의해, 비단결정 Si 영역과 공통인 금속 배선 패턴 등을 형성할 때에, 보다 고정밀도인 노광 시스템에 의해, 패턴의 일부를 단결정 Si의 영역내의 고정밀도의 패턴으로 얼라이먼트할 수 있다.
그러므로, 고정밀도의 패턴을 갖는 단결정 Si 영역과 정밀도가 낮은 패턴을 갖는 비단결정 영역을, 금속 배선 패턴 등을 사용하여 효율적으로 높은 수율로 용이하게 접속할 수 있다.
본 발명의 반도체 장치는, 상기 구성에 있어서, 상기 단결정 Si 영역내의 위치 정합 마크 및 투명 기판상의 위치 정합 마크는, 상기 단결정 Si 상에 형성된 위치 정합 마크를 투명 기판측으로부터 가시광 또는 가시광보다 단파장인 광에 의해 검출되어, 투명 기판상에 형성된 위치 정합 마크와 위치 정합하는 것이 가능한 형상으로 이루어지는 것이 보다 바람직하다.
이에 의해, 유리 기판 너머로 위치 정합 마크를 검출할 수 있기 때문에, 광학적인 해상도를 향상시킬 수 있어, 종래보다 고정밀도인 얼라이먼트가 가능하게 된다.
본 발명에 따른 표시 장치는, 상기 목적을 달성하기 위해, 반도체 소자 구조가 형성된, 상술한 어느 SOI 기판을 구비하고 있는 구성이다. 여기서, 상술한 SOI 기판은, 반도체 소자 구조가 형성된 반도체 장치로 되어 있다.
또한, 본 발명에 따른 표시 장치는, 상기 목적을 달성하기 위해, 상술한 어느 반도체 장치를 포함하고, 그 반도체 장치를 표시 패널의 액티브 매트릭스 기판으로서 사용하는 구성이다.
상기 SOI 기판은, 절연 기판이 광투과성 기판이기 때문에, 이 절연 기판에 반도체 소자 구조를 형성하면, 예컨대 표시 패널에 사용하는 액티브 매트릭스 기판으로서 적합하게 사용할 수 있다.
또한, 상기 SOI 기판을 사용하여, 불규칙하지 않고, 균일하고 고성능인 트랜지스터를 얻을 수 있기 때문에, 이를 사용하여 고성능의 표시 장치를 제공할 수 있다.
이와 같이, 단결정 실리콘을 사용하여 트랜지스터 특성의 균일화, 안정화, 고성능화를 도모할 수 있고, 예컨대 고성능의 MOS형 전계 효과 트랜지스터 디바이스를 제조할 수 있다. 따라서, 이를 사용하여 고성능의 TFT-LCD 표시 장치, TFT-OLEDL 표시 장치나 집적 회로를 제조할 수 있다.
또, 상기 반도체 소자 구조란, 예컨대 디스플레이용 스위칭 소자로서의 구조를 의미한다. 또한, 예컨대 SOI 기판에 반도체 소자 구조를 형성하여, 데이터 처리 드라이버를 제작해도 된다.
또한, 상기 표시 장치는, 예컨대 표면에 산화규소막을 코팅한 광투과성 기판과 표면을 산화 처리한 단결정 Si 기판을 첩부하고, 열처리에 의해 단결정 Si 기판을 소정의 면으로부터 분리시켜 제작한, 부분적으로 SOI 구조가 형성된 절연 기판을 사용하여 제조한 디스플레이용 스위칭 소자, 데이터 처리 드라이버 등을 구비한 표시 장치라고 표현할 수도 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 절연 기판상에, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 상기 단결정 Si 박막 디바이스를 포함하는 회로를 절연 기판상에 형성한 후, 상기 비단결정 Si 박막을 형성하는 구성이다.
상기 제조 방법에 의하면, 단결정 Si 박막 디바이스를, 평탄성이 가장 좋은 절연 기판상에 형성하고, 그 후에 비단결정 Si 박막을 형성하고 있다. 그러므로, 접합 불량에 의한 결함이 적어, 수율이 좋은 반도체 장치를 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스상에 보호간 절연막, 콘택트홀 및 메탈 배선을 형성하는 것이 보다 바람직하다.
이에 의해, 비단결정 Si 박막의 형성보다 먼저 형성되는 단결정 Si 박막 디바이스가 메탈 배선을 갖고 있기 때문에, 미세화 가공이 가능하게 되어, 단결정 Si 박막에 형성하는 회로의 집적 밀도의 대폭적인 상승을 실현할 수 있다. 또한, 단결정 Si 박막 디바이스를 유리 기판상에 형성한 후에 형성되는 비단결정 Si 박막에도 동일한 공정에 의해 메탈 배선을 제공함으로써, 더블 메탈 배선 구조의 반도체 장치를 효율 좋고 간략한 공정으로 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스를 형성한 후, 상기 비단결정 Si 박막을 형성하기 전에, 층간절연막을 형성하는 것이 보다 바람직하다.
이에 의해, 단결정 Si 박막 디바이스와 비단결정 Si 박막 사이에 층간절연막이 형성되어 있기 때문에, 단결정 Si 박막의 단결정 Si의 오염을 확실히 방지할 수 있다.
본 발명의 반도체 장치의 제조 방법은, 절연 기판상에, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서, 상기 비단결정 Si 박막을 상기 절연 기판상에 형성한 후, 상기 단결정 Si 박막 디바이스를 형성하는 구성이다.
상기 제조 방법에 의하면, 비단결정 Si 박막을 단결정 Si 박막 디바이스 형성 전에 형성하기 때문에, 단결정 Si 박막 디바이스를 형성한 후에 비단결정 Si 박막을 형성하는 경우와 비교하여, 단결정 Si 박막이 오염되거나, 손상을 받거나 하는 것을 방지할 수 있다.
또한, 절연 기판상에, 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서는, 상기 비단결정 Si 박막을 상기 절연 기판상에 형성한 후, 상기 단결정 Si 박막 디바이스를 형성하는 경우에 생기는 비단결정 Si를 제거한 단결정 Si를 접합해야 하는 표면의 조도에 의해 마이크로 러프니스가 증가하여 접합력이 저하된다고 하는 문제가 있다.
이에 대해, 본 발명의 반도체 장치의 제조 방법은, 적어도 단결정 Si를 접합해야 하는 영역을 사전에 저에너지(약 3keV)의 할로겐화물(CF4등)의 GCIB(Gas Cluster Ion Beam)에 의해 평탄화하고 있다. 이 위에 TEOS 또는 TMCTS(Tetramethylcyclotetrasiloxane)를 사용한 PECVD에 의해, 약 10nm의 SiO2막을 형성한 경우에는, 더욱 접합성이 개선되기 때문에 보다 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스는, MOS형의 단결정 Si 박막 트랜지스터인 것이 보다 바람직하다.
이에 의해, 예컨대 CMOS 구조로 한 경우에는, 소비 전력의 감소 및 전원 전압까지 풀 출력이 가능하여, 저소비 전력의 로직에 적합한 반도체 장치를 얻을 수 있는 등의 MOS형 트랜지스터의 특성을 갖는 반도체 장치를 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스는, 바이폴라형의 단결정 Si 박막 트랜지스터인 것이 보다 바람직하다.
이에 의해, 바이폴라형 트랜지스터를 절연 기판상에 형성함으로써, 단결정 Si 박막의 구성을 MOS형보다 간략화할 수 있어, 평탄화 처리를 행하지 않고 절연 기판에 접합할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 단결정 Si 박막 디바이스를 형성하기 위한 단결정 Si 기판에 대해, 소정의 깊이로 소정의 농도의 수소 이온을 주입하는 것이 보다 바람직하다.
이에 의해, 접착제를 사용하지 않고, 용이하게 단결정 Si 박막 디바이스를 절연 기판상에 형성할 수 있다.
즉, 수소 이온을 주입한 수소 이온 주입부를 형성함으로써, 절연 기판상에 단결정 Si 박막 디바이스를 형성하는 경우에는, 단결정 Si 박막 디바이스를 수소 이온이 Si로부터 이탈하는 온도까지 가열하여, 절연 기판에 대한 접합 강도를 높일 수 있는 동시에, 수소 이온 주입부를 경계로 벽개 박리함으로써, 용이하게 바이폴라형의 단결정 Si 박막 트랜지스터를 형성할 수 있다.
또, 상기 소정의 깊이란, 형성하는 단결정 Si 박막의 목표의 두께에 따라 결정하면 좋다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 수소 이온의 주입 에너지는, 상기 수소 이온의 주입 에너지로부터 게이트 전극 재료중에서의 수소 이온의, 게이트 전극의 막 두께 상당의 프로젝션 레인지에 대응하는 에너지를 뺀 에너지가, 게이트 전극 재료중의 가장 무거운 원자의 게이트 산화막중의 프로젝션 레인지에 대응하는 에너지를 넘지 않도록 설정되어 있는 것이 보다 바람직하다.
이에 의해, 예컨대 MOS형의 단결정 Si 박막 트랜지스터에 있어서, 단결정 Si 기판에 대해 조사된 수소 이온이, 게이트 전극 재료나 메탈 배선 재료의 구성 원자에 충돌함으로써, 튕겨나간 게이트 전극 재료의 구성 원자가 산화막을 통과해서, 단결정 Si에까지 도달하여, 단결정 Si 부분이 오염되는 것에 의한 특성 또는 신뢰성 저하를 방지할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 수소 이온 주입부를 갖는 단결정 Si 기판의 두께가 대략 100μm 이하인 것이 보다 바람직하다.
이에 의해, 단결정 Si 층을 본래의 기판의 약 1/10로 할 수 있어, Si 기판의 굽힘 강성이 적어지기 때문에, 유리 기판측의 표면 상처나 파티클 등에 의한 잔 요철에 대해, 동일한 접합 에너지의 조건이더라도, 추수(追隨)하여 구부러지기 쉽게 되어 그들의 영향을 받기 어렵게 할 수 있다.
그러므로, 상기 두께이면, 분단된 적고 얇은 Si 기판의 핸들링성을 크게 손상시키지 않고, 또한 유리 기판측의 표면 상처나 파티클 등에 기인하는 접합 불량을 대폭적으로 감소시킬 수 있다.
또, 상기 두께는, 대략 70μm 이하, 더욱 보다 바람직하게는 50μm 이하인 것이 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법은, 상기 구성에 있어서, 상기 비단결정 Si 박막을 상기 절연 기판상에 형성한 후, 적어도 상기 비단결정 Si를 제거한 단결정 Si를 접합해야 하는 표면 영역을 사전에 약 3keV의 할로겐화물의 GCIB(Gas Cluster Ion Beam)에 의해 평탄화하여 놓는 것이 보다 바람직하다.
이에 의해, 저에너지(약 3kev)의 산소 또는 할로겐화물의 GCIB를 조사하면, Si 또는 SiO2표면이 가볍게 에칭되고, 또한 표면의 마이크로 러프니스가 개선된다.
그러므로, 종래의 Si 기판의 접합과 비교하여, 접합 성공율을 대폭적으로 향상시킬 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 목적을 달성하기 위해, 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합하는 접합 공정을 포함하고 있는 반도체 장치의 제조 방법에 있어서, 상기 접합 공정 전에, 상기 절연막의 표면을, 상기 표면의 1∼5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철의 경사와 상기 절연 기판 표면이 이루는 각도의 정접이 0.06 이하로 되도록 조절하는 조절 공정을 포함하고 있는 것을 특징으로 하고 있다.
상기 SOI 기판은, 접합 공정 후에, 단결정 Si 기판이 수소 이온의 주입부에서 분단·박리되어 단결정 Si 박막으로 되어, SOI 기판이 제조된다. 즉, 상기 제조 방법은, SOI 기판의 제조 방법이기도 하다. 이 SOI 기판상의 단결정 Si 박막에 반도체 소자 구조를 형성함으로써, 또는 반도체 소자 구조의 형성된 단결정 Si 기판으로부터 단결정 Si 박막을 제공하도록 하여, 반도체 장치가 제조된다.
여기서, 상기 제조 방법에 의하면, 절연막의 표면의 요철을, 절연 기판 표면과 이루는 각도의 정접이 0.06 이하로 되도록 조절한 후에, 절연막과 단결정 Si 기판을 피복한 피복막을 접합하기 때문에, 양호한 접합성을 갖게 하여, 이 접합의 강도를 높일 수 있다. 따라서, 접합 공정 후에, 단결정 Si 기판을 분단·박리하여 단결정 Si 박막을 형성할 때에, 막 박리를 일으키지 않는다.
한편, 상기 정접이 0.06 이상인 것을 접합시킨 경우, 접합부의 접착력은 0.2N/m 이하이었다. 이 경우, 박리·분리 어닐링을 한 후, 일부에 막 박리가 보였다.
또, 상기 조절 공정에 있어서는, 예컨대 절연 기판상의 절연막의 막 두께를 적절하게 설정하는 것, 및 성막 조건을 적절하게 설정하는 것이 바람직하다. 이러한 조건을 적절하게 설정하면, 보다 확실히, 절연막과 절연 기판 표면이 이루는 각도의 정접이 0.06 이하인 상태를 실현할 수 있다. 또, 절연막의 막 두께는, 비교적 억제 경향으로 하는 것이 바람직하고, 예컨대 절연막으로서의 산화규소막을 500nm보다 두껍게 성막한 때에는, 성막 후에 연마를 실시하는 것이 바람직하다. 예컨대, 산화규소막의 막 두께는 100nm 정도이면 좋다.
또한, 절연막과 절연 기판 표면이 이루는 각도의 정접이 0.04 이하인 상태도 바람직하다. 이 상태에 의하면, 더욱 확실히, 막 박리를 방지할 수 있다.
또힌. 상기 구성에 있어서, 상기 절연막 및 상기 피복막을, 물과의 접촉각이 10°이하로 되도록 설정하는 공정을 포함하고 있는 구성도 바람직하다.
이 구성에 의하면, 절연막과 피복막의 접착성을 향상시키고, 접착력을 확실히 높여, 더욱 막 박리가 생기기 어려운 SOI 기판의 제조 방법을 실현할 수 있다.
또한, SOI 기판의 제조 방법은, 레이저 등을 포함하는 광 조사에 의해, 단결정 Si 기판의 수소 이온 주입 영역의 온도를 실리콘으로부터 수소가 이탈하는 온도 이상으로 상승시켜, 상기 단결정 Si 기판을 수소 이온 주입면을 따라 분할하는 공정을 포함하는 SOI 기판의 제조 방법이다,라고 표현할 수도 있다.
상기 구성에 의해, 또한, 레이저 등을 포함하는 광 조사에 의해, 단결정 Si 기판의 수소 이온 주입 영역(주입부)의 온도를 상승시키기 때문에, 수소 이온 주입부 근방만을 승온시킬 수 있어, 단결정 실리콘의 파괴를 억제할 수 있다.
또한, SOI 기판의 제조 방법은, 대개 850℃ 이상의 피크 온도를 포함하는 램프 어닐링을 행하여, 단결정 Si 기판을 수소 이온 주입 영역을 따라 분할하는 공정을 포함하는 SOI 기판의 제조 방법이다,라고 표현할 수도 있다.
상기 구성에 의해, 또한 대략 850℃ 이상의 피크 온도를 포함하는 순간 열어닐링(Rapid Thermal Anneal, 이하 RTA로 기재한다.)인 램프 어닐링을 행하여, 단결정 Si 기판을 수소 이온 주입 영역을 따라 박리하기 때문에, 더욱 접합 강도가 향상됨과 동시에, 박리 계면 및 단결정 Si 박막 내부에서의 수소 이온 주입에 의한 손상을 회복시켜 트랜지스터의 특성을 향상시킬 수 있다.
또, 램프 어닐링의 피크 온도는 높을수록 트랜지스터의 특성은 향상되지만, 절연 기판의 휨이나 신축이 커진다. 그러므로, 일례로서 기판 사이즈가 300mm 각(角) 정도인 경우, 700℃ 정도의 온도와 5분 정도의 유지 시간으로 어닐링한다.
또한, SOI 기판의 제조 방법은, 질량이 산소 이온보다 훨씬 가벼운 수소 이온을 타입함으로써, 상기 단결정 Si 기판의 전면(全面)의 결정질을 타입하기 전과 별로 변하지 않도록 유지하고 있는 SOI 기판의 제조 방법이다,라고 표현하는 것도 가능하다.
상기 구성에 의해, 박리 후의 TFT 제조 공정중에서 600℃ 정도의 온도에 의한 열처리를 가함으로써, 단결정 실리콘막의 결정질을 수소 이온 타입 전과 동등한 수준으로 되돌릴 수 있다. 따라서, 예컨대 산소 이온을 타입하는 경우와 같은 실리콘의 결정질 저하를 일으키지 않는다.
본 발명은 상술한 각 실시예에 한정되지 않고, 청구항에 나타낸 범위에서 여러가지의 변경이 가능하고, 다른 실시예에 각각 개시된 기술적 수단을 적절히 조합하여 얻어지는 실시예에 대해서도, 본 발명의 기술적 범위에 포함된다.
발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시 형태 또는 실시예는, 어디까지나, 본 발명의 기술 내용을 명백히 하는 것으로, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것은 아니고, 본 발명의 정신과 다음에 기재하는 특허 청구 사항의 범위내에서, 여러가지로 변경하여 실시하는 것도 가능하다.

Claims (56)

  1. 표면에 산화막, 게이트 패턴, 불순물 이온 주입부가 형성된 후에 표면이 평탄화되어 있고, 소정의 깊이로 소정의 농도의 수소 이온이 주입된 수소 이온 주입부를 구비하고 있는 단결정 Si 기판.
  2. 표면 근방에 불순물 이온이 주입된 pnp 접합 구조 또는 npn 접합 구조를 갖는 불순물 이온 주입 또는 확산 영역과, 상기 불순물 이온 주입부 또는 상기 확산 영역상에 퇴적된 산화막을 갖고 있는 단결정 Si 기판.
  3. 제2항에 있어서, 상기 소정의 깊이로 소정의 농도의 수소 이온이 주입된 수소 이온 주입부를 구비하고 있는 단결정 Si 기판.
  4. 제1항에 있어서, 상기 산화막은, 막 두께가 200nm 이상으로 되도록 형성되어 있는 단결정 Si 기판.
  5. 제2항에 있어서, 상기 산화막은, 막 두께가 200nm 이상으로 되도록 형성되어 있는 단결정 Si 기판.
  6. 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서,
    상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 절연 기판이 광투과성 기판이고,
    상기 분단이 열처리에 의해 행해진 SOI 기판.
  7. 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서,
    상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 접합부는, 상기 절연막 표면의 1 내지 5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철에 대해, 상기 절연 기판 표면과 이루는 각도의 정접이 최대로 0.06 이하인 표면을 갖는 상기 절연막을 접합한 것인 SOI 기판.
  8. 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서,
    상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 절연막의 표면과 상기 피복막의 표면은, 각각 물과의 접촉각이 10°이하인 SOI 기판.
  9. 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서,
    상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 절연막이, TEOS 가스와 산소 가스의 혼합 가스를 사용한 플라즈마 화학 기상 성장법에 의해 성막된 산화규소막인 SOI 기판.
  10. 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서,
    상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 접합부는, 산화규소로 이루어지는, 5nm 내지 300nm의 두께의 상기 절연막을 접합한 것인 SOI 기판.
  11. 절연 기판상에 단결정 Si 박막을 갖는 SOI 기판에 있어서,
    상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 접합부의 접착력이 0.6N/m 이상인 SOI 기판.
  12. 제6항에 있어서, 상기 단결정 Si 기판에 단결정 박막 디바이스가 형성되어 있고,
    상기 단결정 Si 기판이 상기 수소 이온 주입부에서 상기 열처리에 의해 분단되어, 상기 단결정 박막 디바이스가 제공된 상기 단결정 Si 박막으로 되어 있는, SOI 기판.
  13. 제7항에 있어서, 상기 단결정 Si 기판에 단결정 박막 디바이스가 형성되어 있고,
    상기 단결정 Si 기판이 상기 수소 이온 주입부에서 상기 열처리에 의해 분단되어, 상기 단결정 박막 디바이스가 제공된 상기 단결정 Si 박막으로 되어 있는, SOI 기판.
  14. 제6항에 있어서, 상기 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와, 상기 절연 기판상의 상기 단결정 Si 박막과는 상이한 영역에 제공된 비단결정 Si 박막으로 이루어지는 비단결정 Si 박막 디바이스를 포함하고 있는, SOI 기판.
  15. 제7항에 있어서, 상기 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와, 상기 절연 기판상의 상기 단결정 Si 박막과는 상이한 영역에 제공된 비단결정 Si 박막으로 이루어지는 비단결정 Si 박막 디바이스를 포함하고 있는, SOI 기판.
  16. 절연 기판상의 상이한 영역에, 비단결정 Si 박막으로 이루어지는 비단결정 Si 박막 디바이스와, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스가 각각 형성되어 있는 반도체 장치.
  17. 제16항에 있어서, 상기 단결정 Si 박막 디바이스는, 상기 절연 기판에 대해, 무기계의 절연막을 통해 접합되어 있는 반도체 장치.
  18. 제16항에 있어서, 상기 비단결정 Si 박막 디바이스 및 상기 단결정 Si 박막 디바이스는, 모두 MOS형 또는 MIS형의 박막 트랜지스터인 반도체 장치.
  19. 제18항에 있어서, 상기 MOS형의 박막 트랜지스터는, 상기 절연 기판측으로부터 게이트, 게이트 절연막, Si의 순서대로 형성되어 있는 반도체 장치.
  20. 제18항에 있어서, 상기 MOS형의 박막 트랜지스터의 Si 박막의 막 두께는, 약 600nm 이하인 반도체 장치.
  21. 제18항에 있어서, 상기 MOS형의 박막 트랜지스터의 단결정 Si 박막의 막 두께는, 약 100nm 이하인 반도체 장치.
  22. 제18항에 있어서, 상기 MOS형의 단결정 Si 박막 트랜지스터의 금속 배선 패턴은, MOS형의 단결정 Si 박막 트랜지스터의 게이트 패턴보다 완만한 배선 형성 룰에 의해 형성된 부분을 포함하는 반도체 장치.
  23. 제17항에 있어서, 상기 비단결정 Si 박막 디바이스는, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터이고,
    상기 단결정 Si 박막 디바이스는, 바이폴라형의 단결정 Si 박막 트랜지스터인 반도체 장치.
  24. 제17항에 있어서, 상기 비단결정 Si 박막 디바이스는, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터이고,
    상기 단결정 Si 박막 디바이스는, MOS형 및 바이폴라형의 어느 일방, 또는 양방의 단결정 Si 박막 트랜지스터를 포함하는 반도체 장치.
  25. 제17항에 있어서, 상기 비단결정 Si 박막 디바이스는, MOS형 또는 MIS형의 비단결정 Si 박막 트랜지스터이고,
    상기 단결정 Si 박막 디바이스는, MOS형 단결정 Si 박막 트랜지스터와 쇼트키형 또는 PN 접합형의 다이오드를 포함하는 이미지 센서 또는 CCD형 이미지 센서를 구비하고 있는 반도체 장치.
  26. 제24항에 있어서, 상기 단결정 Si로 이루어지는 MOS형 박막 트랜지스터의 단결정 Si 박막은, 바이폴라형 박막 트랜지스터의 단결정 Si 박막보다 막 두께가 작은 반도체 장치.
  27. 제23항에 있어서, 상기 바이폴라형의 단결정 Si 박막 트랜지스터는, 베이스, 콜렉터 및 이미터 영역이 동일 평면에 형성, 배치된 평면 구조인 반도체 장치.
  28. 제23항에 있어서, 상기 바이폴라형의 단결정 Si 박막 트랜지스터의 메탈 배선, 콘택트 패턴은, 바이폴라형의 단결정 Si 박막 트랜지스터의 베이스 패턴보다 완만한 배선 형성 룰에 의해 형성된 부분을 포함하는 반도체 장치.
  29. 제23항에 있어서, 상기 바이폴라형 단결정 Si 박막 트랜지스터의 단결정 Si 박막의 막 두께는, 약 800nm 이하인 반도체 장치.
  30. 제16항에 있어서, 상기 비단결정 Si 박막은 다결정 Si 박막 또는 연속립계 Si 박막이고, 상기 비단결정 Si 박막으로 이루어지는 MOS형 박막 트랜지스터는, 기판측으로부터 비단결정 Si, 게이트 절연막, 게이트의 순서대로 형성되어 있는 반도체 장치.
  31. 제16항에 있어서, 상기 비단결정 Si 박막은 다결정 Si 박막 또는 연속립계 Si 박막이고, 상기 비단결정 Si 박막으로 이루어지는 MOS형 박막 트랜지스터는, 기판측으로부터 게이트, 게이트 절연막, 비단결정 Si의 순서대로 형성되어 있는 반도체 장치.
  32. 제16항에 있어서, 상기 비단결정 Si 박막은 비정질 Si 박막이고, 상기 비단결정 Si 박막으로 이루어지는 MOS형 또는 MIS형의 박막 트랜지스터는, 기판측으로부터 게이트, 게이트 절연막, 비단결정 Si의 순서대로 형성되어 있는 반도체 장치.
  33. 제16항에 있어서, 상기 비단결정 Si 박막은 비정질 Si 박막이고, 상기 비단결정 Si 박막으로 이루어지는 MOS형 또는 MIS형 박막 트랜지스터는, 기판측으로부터 비단결정 Si, 게이트 절연막, 게이트의 순서대로 형성되어 있는 반도체 장치.
  34. 제16항에 있어서, 상기 단결정 Si 박막 디바이스를 구성하는 단결정 Si와 상기 절연 기판의 선팽창의 차는, 약 실온부터 600℃의 온도 범위에서 약 250ppm 이하인 반도체 장치.
  35. 제16항에 있어서, 상기 절연 기판은, 적어도, 상기 단결정 Si 박막 디바이스가 형성되는 영역의 표면에 SiO2막이 형성된 알카리 토류-알루미노 붕규산 유리로 이루어지는 고왜점 유리인 반도체 장치.
  36. 제16항에 있어서, 상기 절연 기판은, 바륨―붕규산 유리, 바륨―알루미노 붕규산 유리, 알카리 토류-알루미노 붕규산 유리, 붕규산 유리, 알카리 토류-아연-납-알루미노 붕규산 유리 및 알카리 토류-아연-알루미노 붕규산 유리 중 어느 유리로 형성되어 있는 반도체 장치.
  37. 제16항에 있어서, 상기 단결정 Si의 영역내에서의 적어도 일부의 패턴의 위치 정합 마진은, 마더 기판 전체 또는 표시 영역, 또는 디바이스 전체의 패턴의 위치 정합 마진보다 적고, 고정밀도인 반도체 장치.
  38. 제16항에 있어서, 상기 단결정 Si 영역내의 위치 정합 마크 및 투명 기판상의 위치 정합 마크는, 상기 단결정 Si 상에 형성된 위치 정합 마크를 투명 기판측으로부터 가시광 또는 가시광보다 단파장의 광에 의해 검출되고, 투명 기판상에 형성된 위치 정합 마크와 위치 정합하는 것이 가능한 형상으로 이루어지는 반도체 장치.
  39. 절연 기판상에 반도체 소자 구조가 형성된 단결정 Si 박막을 갖는 SOI 기판을 구비하고 있는 표시 장치에 있어서,
    상기 SOI 기판이, 상기 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합한 접합부를 포함하고 있고, 상기 단결정 Si 기판이 수소 이온 주입부에서 열처리에 의해 분단되어 상기 단결정 Si 박막으로 되어 있고,
    상기 절연 기판이 광투과성 기판인 표시 장치.
  40. 절연 기판상의 상이한 영역에 비단결정 Si 박막 디바이스와 단결정 Si 박막 디바이스가 각각 형성되어 있는 반도체 장치를 포함하고, 상기 반도체 장치를 표시 패널의 액티브 매트릭스 기판으로서 사용하는 표시 장치.
  41. 절연 기판상에, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서,
    상기 단결정 Si 박막 디바이스를 포함하는 회로를 절연 기판상에 형성한 후, 상기 비단결정 Si 박막을 형성하는 반도체 장치의 제조 방법.
  42. 제41항에 있어서, 상기 단결정 Si 박막 디바이스상에 보호간 절연막, 콘택트홀 및 메탈 배선을 형성하는 반도체 장치의 제조 방법.
  43. 제41항에 있어서, 상기 단결정 Si 박막 디바이스를 형성한 후, 상기 비단결정 Si 박막을 형성하기 전에, 층간절연막을 형성하는 반도체 장치의 제조 방법.
  44. 절연 기판상에, 단결정 Si 박막으로 이루어지는 단결정 Si 박막 디바이스와 비단결정 Si 박막이 형성된 반도체 장치의 제조 방법에 있어서,
    상기 비단결정 Si 박막을 상기 절연 기판상에 형성한 후, 상기 단결정 Si 박막 디바이스를 형성하는 반도체 장치의 제조 방법.
  45. 제41항에 있어서, 상기 단결정 Si 박막 디바이스는, MOS형의 단결정 Si 박막 트랜지스터인 반도체 장치의 제조 방법.
  46. 제44항에 있어서, 상기 단결정 Si 박막 디바이스는, MOS형의 단결정 Si 박막 트랜지스터인 반도체 장치의 제조 방법.
  47. 제41항에 있어서, 상기 단결정 Si 박막 디바이스는, 바이폴라형의 단결정 Si 박막 트랜지스터인 반도체 장치의 제조 방법.
  48. 제44항에 있어서, 상기 단결정 Si 박막 디바이스는, 바이폴라형의 단결정 Si 박막 트랜지스터인 반도체 장치의 제조 방법.
  49. 제41항에 있어서, 상기 단결정 Si 박막 디바이스를 형성하기 위한 단결정 Si 기판에 대해, 소정의 깊이로 소정의 농도의 수소 이온을 주입하는 반도체 장치의제조 방법.
  50. 제44항에 있어서, 상기 단결정 Si 박막 디바이스를 형성하기 위한 단결정 Si 기판에 대해, 소정의 깊이로 소정의 농도의 수소 이온을 주입하는 반도체 장치의 제조 방법.
  51. 제49항에 있어서, 상기 수소 이온의 주입 에너지는, 상기 수소 이온의 주입 에너지로부터 게이트 전극 재료중에서의 수소 이온의, 게이트 전극의 막 두께 상당의 프로젝션 레인지에 대응하는 에너지를 뺀 에너지가, 게이트 전극 재료중 가장 무거운 것의 게이트 산화막중의 프로젝션 레인지에 대응하는 에너지를 넘지 않도록 설정되어 있는 반도체 장치의 제조 방법.
  52. 제50항에 있어서, 상기 수소 이온의 주입 에너지는, 상기 수소 이온의 주입 에너지로부터 게이트 전극 재료중에서의 수소 이온의, 게이트 전극의 막 두께 상당의 프로젝션 레인지에 대응하는 에너지를 뺀 에너지가, 게이트 전극 재료중의 가장 무거운 것의 게이트 산화막중의 프로젝션 레인지에 대응하는 에너지를 넘지 않도록 설정되어 있는 반도체 장치의 제조 방법.
  53. 제49항에 있어서, 상기 수소 이온 주입부를 갖는 단결정 Si 기판의 두께가 대략 100μm 이하인 반도체 장치의 제조 방법.
  54. 제50항에 있어서, 상기 수소 이온 주입부를 갖는 단결정 Si 기판의 두께가 대략 100μm 이하인 반도체 장치의 제조 방법.
  55. 제44항에 있어서, 상기 비단결정 Si 박막을 상기 절연 기판상에 형성한 후, 적어도 상기 비단결정 Si를 제거한 단결정 Si를 접합해야 하는 표면 영역을 사전에 약 3keV의 할로겐화물의 GCIB(Gas Cluster Ion Beam)에 의해 평탄화하는 반도체 장치의 제조 방법.
  56. 절연 기판상에 형성한 절연막과 단결정 Si 기판을 피복한 피복막을 접합하는 접합 공정을 포함하고 있는 반도체 장치의 제조 방법에 있어서,
    상기 접합 공정 전에, 상기 절연막의 표면을, 상기 표면의 1∼5μm 각(角)의 범위에서 측정한 높이가 5nm 이하인 요철의 경사와 상기 절연 기판 표면이 이루는 각도의 정접이 0.06 이하로 되도록 조절하는 조절 공정을 포함하고 있는 반도체 장치의 제조 방법.
KR1020030066670A 2002-09-25 2003-09-25 반도체 장치, 표시 장치 및 반도체 장치의 제조 방법 KR100693881B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00280078 2002-09-25
JP2002280078 2002-09-25
JPJP-P-2002-00299577 2002-10-11
JP2002299577A JP2004134675A (ja) 2002-10-11 2002-10-11 Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
JP2003067109A JP4837240B2 (ja) 2002-09-25 2003-03-12 半導体装置
JPJP-P-2003-00067109 2003-03-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020050125315A Division KR100641209B1 (ko) 2002-09-25 2005-12-19 단결정 Ｓｉ 기판, ＳＯＩ 기판 및 표시 장치

Publications (2)

Publication Number Publication Date
KR20040027418A true KR20040027418A (ko) 2004-04-01
KR100693881B1 KR100693881B1 (ko) 2007-03-13

Family

ID=34279455

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020030066670A KR100693881B1 (ko) 2002-09-25 2003-09-25 반도체 장치, 표시 장치 및 반도체 장치의 제조 방법
KR1020050125315A KR100641209B1 (ko) 2002-09-25 2005-12-19 단결정 Ｓｉ 기판, ＳＯＩ 기판 및 표시 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020050125315A KR100641209B1 (ko) 2002-09-25 2005-12-19 단결정 Ｓｉ 기판, ＳＯＩ 기판 및 표시 장치

Country Status (5)

Country Link
US (3) US7508034B2 (ko)
KR (2) KR100693881B1 (ko)
CN (2) CN100573824C (ko)
FR (1) FR2844394B1 (ko)
TW (1) TWI260746B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100612885B1 (ko) * 2004-12-30 2006-08-14 삼성전자주식회사 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법
KR100684189B1 (ko) * 2003-10-22 2007-02-20 샤프 가부시키가이샤 반도체장치 및 그 제조방법

Families Citing this family (298)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
US7253040B2 (en) * 2003-08-05 2007-08-07 Sharp Kabushiki Kaisha Fabrication method of semiconductor device
US7414264B2 (en) * 2003-12-30 2008-08-19 Samsung Electronics Co., Ltd. Poly crystalline silicon semiconductor device and method of fabricating the same
JP4540359B2 (ja) * 2004-02-10 2010-09-08 シャープ株式会社 半導体装置およびその製造方法
JP4661065B2 (ja) * 2004-03-22 2011-03-30 セイコーエプソン株式会社 相補型有機半導体装置
JP4219838B2 (ja) * 2004-03-24 2009-02-04 シャープ株式会社 半導体基板の製造方法、並びに半導体装置の製造方法
JP4319078B2 (ja) * 2004-03-26 2009-08-26 シャープ株式会社 半導体装置の製造方法
JP4814498B2 (ja) 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
JP4175650B2 (ja) * 2004-08-26 2008-11-05 シャープ株式会社 半導体装置の製造方法
US7405152B2 (en) * 2005-01-31 2008-07-29 International Business Machines Corporation Reducing wire erosion during damascene processing
US7999400B2 (en) * 2005-03-25 2011-08-16 Sharp Kabushiki Kaisha Semiconductor device with recessed registration marks partially covered and partially uncovered
US7897443B2 (en) * 2005-04-26 2011-03-01 Sharp Kabushiki Kaisha Production method of semiconductor device and semiconductor device
JP2008198628A (ja) * 2005-05-11 2008-08-28 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
JP2008204966A (ja) * 2005-05-23 2008-09-04 Sharp Corp 半導体装置及びその製造方法並びに液晶表示装置
US8549513B2 (en) * 2005-06-29 2013-10-01 Microsoft Corporation Model-based virtual system provisioning
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007058215A (ja) * 2005-08-24 2007-03-08 Samsung Electronics Co Ltd 薄膜トランジスタアレイ基板及びそれを含む液晶表示装置
CN101258580B (zh) * 2005-09-05 2010-05-19 夏普株式会社 半导体装置及其制造方法和显示装置
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP2008072095A (ja) * 2006-08-18 2008-03-27 Advanced Lcd Technologies Development Center Co Ltd 電子装置、表示装置、インターフェイス回路、差動増幅装置
US7516426B2 (en) * 2006-11-20 2009-04-07 International Business Machines Corporation Methods of improving operational parameters of pair of matched transistors and set of transistors
US7755113B2 (en) * 2007-03-16 2010-07-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor display device, and manufacturing method of semiconductor device
WO2008123117A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
WO2008123116A1 (en) * 2007-03-26 2008-10-16 Semiconductor Energy Laboratory Co., Ltd. Soi substrate and method for manufacturing soi substrate
US7875881B2 (en) * 2007-04-03 2011-01-25 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
CN101281912B (zh) 2007-04-03 2013-01-23 株式会社半导体能源研究所 Soi衬底及其制造方法以及半导体装置
US20080248629A1 (en) * 2007-04-06 2008-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
CN102623400B (zh) * 2007-04-13 2015-05-20 株式会社半导体能源研究所 显示器件、用于制造显示器件的方法、以及soi衬底
KR101447048B1 (ko) 2007-04-20 2014-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Ｓｏｉ 기판 및 반도체장치의 제조방법
US7767542B2 (en) * 2007-04-20 2010-08-03 Semiconductor Energy Laboratory Co., Ltd Manufacturing method of SOI substrate
CN101669193B (zh) * 2007-04-27 2012-02-15 株式会社半导体能源研究所 Soi衬底及其制造方法和半导体器件
KR101457656B1 (ko) * 2007-05-17 2014-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법, 표시장치의 제조방법, 반도체장치,표시장치 및 전자기기
US7851804B2 (en) * 2007-05-17 2010-12-14 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2008142911A1 (en) * 2007-05-18 2008-11-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
EP1993126B1 (en) * 2007-05-18 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of semiconductor substrate
US7960262B2 (en) * 2007-05-18 2011-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device by applying laser beam to single-crystal semiconductor layer and non-single-crystal semiconductor layer through cap film
US9059247B2 (en) 2007-05-18 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and method for manufacturing semiconductor device
US7750345B2 (en) * 2007-05-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7776718B2 (en) * 2007-06-25 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor substrate with reduced gap size between single-crystalline layers
CN101743616B (zh) * 2007-06-28 2012-02-22 株式会社半导体能源研究所 半导体装置的制造方法
US8431451B2 (en) 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US8354674B2 (en) * 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5498670B2 (ja) * 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
US7795114B2 (en) * 2007-08-10 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing methods of SOI substrate and semiconductor device
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP2009076890A (ja) * 2007-08-31 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置、及び電子機器
US7626183B2 (en) * 2007-09-05 2009-12-01 Tel Epion Inc. Methods for modifying features of a workpiece using a gas cluster ion beam
JP2009087928A (ja) * 2007-09-13 2009-04-23 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP5367330B2 (ja) * 2007-09-14 2013-12-11 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法及び半導体装置の作製方法
KR101499175B1 (ko) * 2007-10-04 2015-03-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 제조방법
US8236668B2 (en) * 2007-10-10 2012-08-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
CN101842910B (zh) * 2007-11-01 2013-03-27 株式会社半导体能源研究所 用于制造光电转换器件的方法
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5469851B2 (ja) * 2007-11-27 2014-04-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5464843B2 (ja) * 2007-12-03 2014-04-09 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
WO2009084287A1 (ja) * 2007-12-27 2009-07-09 Sharp Kabushiki Kaisha 半導体装置およびその製造方法
US8421076B2 (en) 2007-12-27 2013-04-16 Sharp Kabushiki Kaisha Insulating substrate for semiconductor apparatus, semiconductor apparatus, and method for manufacturing semiconductor apparatus
US8207046B2 (en) * 2007-12-27 2012-06-26 Sharp Kabushiki Kaisha Method for producing semiconductor device and semiconductor device produced by same method
US20100283104A1 (en) * 2007-12-28 2010-11-11 Sharp Kabushiki Kaisha Semiconductor device and method for manufacturing the same
CN101878534B (zh) * 2008-01-21 2012-07-04 夏普株式会社 半导体装置和显示装置
JP5503876B2 (ja) * 2008-01-24 2014-05-28 株式会社半導体エネルギー研究所 半導体基板の製造方法
KR101432716B1 (ko) * 2008-02-25 2014-08-21 삼성디스플레이 주식회사 박막 트랜지스터, 박막 트랜지스터를 포함하는 표시 장치및 그 제조 방법
US8003483B2 (en) * 2008-03-18 2011-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5560538B2 (ja) * 2008-05-22 2014-07-30 富士電機株式会社 半導体装置の製造方法
US20110042693A1 (en) * 2008-05-28 2011-02-24 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof
JP5663150B2 (ja) * 2008-07-22 2015-02-04 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
TWI514595B (zh) 2008-09-24 2015-12-21 Semiconductor Energy Lab 光電轉換裝置及其製造方法
US8741740B2 (en) * 2008-10-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5478199B2 (ja) * 2008-11-13 2014-04-23 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5399730B2 (ja) * 2009-02-12 2014-01-29 株式会社Ｋｅｌｋ センサ付き基板およびセンサ付き基板の製造方法
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US7964916B2 (en) 2009-04-14 2011-06-21 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US7960242B2 (en) * 2009-04-14 2011-06-14 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
SG166060A1 (en) * 2009-04-22 2010-11-29 Semiconductor Energy Lab Method of manufacturing soi substrate
US8674468B2 (en) * 2009-05-29 2014-03-18 Carestream Health, Inc. Imaging array with dual height semiconductor and method of making same
US7968358B2 (en) * 2009-07-29 2011-06-28 Carestream Health, Inc. Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same
US8318588B2 (en) * 2009-08-25 2012-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
KR101731809B1 (ko) * 2009-10-09 2017-05-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 기판의 재생 방법, 재생된 반도체 기판의 제조 방법, 및 ｓｏｉ 기판의 제조 방법
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8148728B2 (en) 2009-10-12 2012-04-03 Monolithic 3D, Inc. Method for fabrication of a semiconductor device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US8685837B2 (en) * 2010-02-04 2014-04-01 Sharp Kabushiki Kaisha Transfer method, method for manufacturing semiconductor device, and semiconductor device
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
SG177817A1 (en) * 2010-07-19 2012-02-28 Soitec Silicon On Insulator Temporary semiconductor structure bonding methods and related bonded semiconductor structures
US8461017B2 (en) * 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
JP4948629B2 (ja) * 2010-07-20 2012-06-06 ウシオ電機株式会社 レーザリフトオフ方法
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8405036B2 (en) 2010-08-24 2013-03-26 Carestream Health, Inc. Digital radiography imager with buried interconnect layer in silicon-on-glass and method of fabricating same
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
FR2965974B1 (fr) * 2010-10-12 2013-11-29 Soitec Silicon On Insulator Procédé de collage moléculaire de substrats en silicium et en verre
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
JP2012156495A (ja) 2011-01-07 2012-08-16 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US8802534B2 (en) 2011-06-14 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Method for forming SOI substrate and apparatus for forming the same
US9123529B2 (en) 2011-06-21 2015-09-01 Semiconductor Energy Laboratory Co., Ltd. Method for reprocessing semiconductor substrate, method for manufacturing reprocessed semiconductor substrate, and method for manufacturing SOI substrate
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10002968B2 (en) 2011-12-14 2018-06-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the same
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US8686428B1 (en) 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9064077B2 (en) 2012-11-28 2015-06-23 Qualcomm Incorporated 3D floorplanning using 2D and 3D blocks
US9098666B2 (en) 2012-11-28 2015-08-04 Qualcomm Incorporated Clock distribution network for 3D integrated circuit
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US9536840B2 (en) 2013-02-12 2017-01-03 Qualcomm Incorporated Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods
US20140225218A1 (en) * 2013-02-12 2014-08-14 Qualcomm Incorporated Ion reduced, ion cut-formed three-dimensional (3d) integrated circuits (ic) (3dics), and related methods and systems
US9041448B2 (en) 2013-03-05 2015-05-26 Qualcomm Incorporated Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods
US9177890B2 (en) 2013-03-07 2015-11-03 Qualcomm Incorporated Monolithic three dimensional integration of semiconductor integrated circuits
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US9171608B2 (en) 2013-03-15 2015-10-27 Qualcomm Incorporated Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9240357B2 (en) 2013-04-25 2016-01-19 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device having preliminary stacked structure with offset oxide etched using gas cluster ion
US9698176B1 (en) * 2013-11-05 2017-07-04 Ananda H. Kumar Silicon-based backplane structures and methods for display applications
KR102148935B1 (ko) * 2013-11-21 2020-08-31 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
CN106605294B (zh) * 2014-08-26 2020-01-21 株式会社尼康 元件制造方法及转印基板
CN104538433A (zh) * 2015-01-09 2015-04-22 昆山工研院新型平板显示技术中心有限公司 有源矩阵有机发光显示器基板及其制造方法
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US10515981B2 (en) 2015-09-21 2019-12-24 Monolithic 3D Inc. Multilevel semiconductor device and structure with memory
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
US9768109B2 (en) * 2015-09-22 2017-09-19 Qualcomm Incorporated Integrated circuits (ICS) on a glass substrate
WO2017052557A1 (en) * 2015-09-24 2017-03-30 Intel Corporation Techniques for soi device formation on a virtual substrate, and associated configurations
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
TWI830812B (zh) * 2018-11-21 2024-02-01 日商東京威力科創股份有限公司 基板處理之條件設定支援方法、基板處理系統、記錄媒體及學習模型
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
CN110349843B (zh) * 2019-07-26 2021-12-21 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、生物识别器件、显示装置

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR7507192A (pt) * 1974-11-08 1976-08-10 Western Electric Co Celula fotovoltaica e processo para sua fabricacao
US4400451A (en) * 1981-05-04 1983-08-23 Diamond Shamrock Corporation Solar energy converter
US4396690A (en) * 1981-05-04 1983-08-02 Diamond Shamrock Corporation Device for the simultaneous production of electricity and thermal energy from the conversion of light radiation
ATE135848T1 (de) * 1990-06-29 1996-04-15 Canon Kk Verfahren zum herstellen einer halbleiteranordnung mit einer ausrichtungsmarke
JP2967126B2 (ja) 1990-09-05 1999-10-25 セイコーインスツルメンツ株式会社 平板型光弁基板用半導体集積回路装置
US6067062A (en) 1990-09-05 2000-05-23 Seiko Instruments Inc. Light valve device
US5605598A (en) * 1990-10-17 1997-02-25 The Charles Stark Draper Laboratory Inc. Monolithic micromechanical vibrating beam accelerometer with trimmable resonant frequency
FR2681472B1 (fr) 1991-09-18 1993-10-29 Commissariat Energie Atomique Procede de fabrication de films minces de materiau semiconducteur.
EP0935389A1 (en) 1992-01-22 1999-08-11 Kopin Corporation A display housing
JPH0611729A (ja) * 1992-06-29 1994-01-21 Kodo Eizo Gijutsu Kenkyusho:Kk 液晶表示装置およびその製造方法
EP0604231B8 (en) * 1992-12-25 2001-04-11 Canon Kabushiki Kaisha Semiconductor device applicable for liquid crystal display device, and process for its fabrication
JPH06268183A (ja) 1993-03-15 1994-09-22 Fujitsu Ltd 半導体装置の製造方法
FR2714524B1 (fr) * 1993-12-23 1996-01-26 Commissariat Energie Atomique Procede de realisation d'une structure en relief sur un support en materiau semiconducteur
FR2715502B1 (fr) * 1994-01-26 1996-04-05 Commissariat Energie Atomique Structure présentant des cavités et procédé de réalisation d'une telle structure.
JP3142206B2 (ja) 1994-05-26 2001-03-07 三菱マテリアル株式会社 張り合わせ半導体基板の製造方法
US5725729A (en) * 1994-09-26 1998-03-10 The Charles Stark Draper Laboratory, Inc. Process for micromechanical fabrication
JP3109968B2 (ja) * 1994-12-12 2000-11-20 キヤノン株式会社 アクティブマトリクス回路基板の製造方法及び該回路基板を用いた液晶表示装置の製造方法
EP0809453B1 (en) * 1995-02-15 2000-07-12 Ashfield Engineering Company Wexford Limited An actuator for a chair mechanism lock
US6247369B1 (en) * 1995-04-04 2001-06-19 The United States Of America As Represented By The Administrator Of The National Aeronautics Of Space Administration Multi-channel electronically scanned cryogenic pressure sensor and method for making same
FR2738671B1 (fr) * 1995-09-13 1997-10-10 Commissariat Energie Atomique Procede de fabrication de films minces a materiau semiconducteur
JPH10293322A (ja) 1997-04-21 1998-11-04 Canon Inc 液晶表示装置およびその製造方法
US6191007B1 (en) * 1997-04-28 2001-02-20 Denso Corporation Method for manufacturing a semiconductor substrate
JP3738798B2 (ja) 1997-07-03 2006-01-25 セイコーエプソン株式会社 アクティブマトリクス基板の製造方法及び液晶パネルの製造方法
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
JP3324469B2 (ja) 1997-09-26 2002-09-17 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JPH11163363A (ja) 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
EP0991126B1 (en) * 1997-12-09 2006-10-18 Seiko Epson Corporation Method of manufacturing an electrooptic device
JP3697106B2 (ja) 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US5909627A (en) * 1998-05-18 1999-06-01 Philips Electronics North America Corporation Process for production of thin layers of semiconductor material
JP3395661B2 (ja) * 1998-07-07 2003-04-14 信越半導体株式会社 Ｓｏｉウエーハの製造方法
US6245545B1 (en) * 1999-04-27 2001-06-12 New England Biolabs, Inc. Method for cloning and producing the SwaI restriction endonuclease
JP2001028354A (ja) 1999-05-12 2001-01-30 Sony Corp 半導体装置の製造方法
US6646287B1 (en) * 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
JP4801249B2 (ja) 1999-11-19 2011-10-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3997682B2 (ja) 2000-03-13 2007-10-24 セイコーエプソン株式会社 電気光学装置の製造方法及び電気光学装置
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
JP2002217417A (ja) 2001-01-12 2002-08-02 Seiko Epson Corp 電気光学装置用基板、電気光学装置及び電子機器
JP4803884B2 (ja) 2001-01-31 2011-10-26 キヤノン株式会社 薄膜半導体装置の製造方法
JP2002229473A (ja) 2001-01-31 2002-08-14 Canon Inc 表示装置の製造方法
JP2002244587A (ja) 2001-02-19 2002-08-30 Sony Corp 薄膜半導体装置及びその製造方法
US7119365B2 (en) * 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
JP4794810B2 (ja) * 2003-03-20 2011-10-19 シャープ株式会社 半導体装置の製造方法
JP4105044B2 (ja) * 2003-06-13 2008-06-18 株式会社東芝 電界効果トランジスタ
US7897443B2 (en) * 2005-04-26 2011-03-01 Sharp Kabushiki Kaisha Production method of semiconductor device and semiconductor device
JP5142831B2 (ja) * 2007-06-14 2013-02-13 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US8114722B2 (en) * 2007-08-24 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP2009088500A (ja) * 2007-09-14 2009-04-23 Semiconductor Energy Lab Co Ltd Ｓｏｉ基板の作製方法
US20090117708A1 (en) * 2007-11-01 2009-05-07 Sumco Corporation Method for manufacturing soi substrate
US7842583B2 (en) * 2007-12-27 2010-11-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate and method for manufacturing semiconductor device
JP5713603B2 (ja) * 2009-09-02 2015-05-07 株式会社半導体エネルギー研究所 Ｓｏｉ基板の作製方法
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100684189B1 (ko) * 2003-10-22 2007-02-20 샤프 가부시키가이샤 반도체장치 및 그 제조방법
KR100612885B1 (ko) * 2004-12-30 2006-08-14 삼성전자주식회사 국부적으로 단결정 실리콘층이 집적된 기판의 제조방법

Also Published As

Publication number Publication date
TWI260746B (en) 2006-08-21
CN100573824C (zh) 2009-12-23
US20120012972A1 (en) 2012-01-19
FR2844394A1 (fr) 2004-03-12
CN101694847A (zh) 2010-04-14
CN1492481A (zh) 2004-04-28
KR20060004623A (ko) 2006-01-12
FR2844394B1 (fr) 2007-06-08
US20090095956A1 (en) 2009-04-16
KR100641209B1 (ko) 2006-11-01
TW200416965A (en) 2004-09-01
US7508034B2 (en) 2009-03-24
US20040061176A1 (en) 2004-04-01
KR100693881B1 (ko) 2007-03-13

Similar Documents

Publication Publication Date Title
KR100693881B1 (ko) 반도체 장치, 표시 장치 및 반도체 장치의 제조 방법
US7919392B2 (en) Semiconductor device and method of manufacturing the same
US7119365B2 (en) Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
JP4651924B2 (ja) 薄膜半導体装置および薄膜半導体装置の製造方法
JP4837240B2 (ja) 半導体装置
US7528446B2 (en) Semiconductor substrate, semiconductor device, and manufacturing methods for them
KR100684189B1 (ko) 반도체장치 및 그 제조방법
KR100586356B1 (ko) 반도체 장치의 제조 방법
JP2004134675A (ja) Ｓｏｉ基板、表示装置およびｓｏｉ基板の製造方法
JPWO2007111008A1 (ja) 半導体素子の転写方法及び半導体装置の製造方法並びに半導体装置
WO2010109712A1 (ja) 半導体装置用の絶縁基板、及び、半導体装置
JP2005056917A (ja) 半導体装置の製造方法
JP5064343B2 (ja) 半導体装置の製造方法
JP2005026472A (ja) 半導体装置の製造方法
JP4076930B2 (ja) 半導体装置の製造方法
JP5154243B2 (ja) Ｓｏｉ基板の製造方法
JP2009200512A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
A107 Divisional application of patent
AMND Amendment
E902 Notification of reason for refusal
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140220

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee