KR20010112599A - 박막트랜지스터 및 반도체장치 - Google Patents
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Abstract
본 발명은, 주성분으로서 규소 및 0.1 원자% 내지 10 원자%의 게르마늄을 함유하는 비정질 반도체 막에 금속 원소를 첨가하면서 상기 막을 열처리 및 결정화하여 얻은 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 TFT에 관한것이다. 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법(electron backscatter diffraction pattern method)으로 측정하였을 때 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가진다.
Description
본 발명은 다결정 규소막으로 대표되는 바와 같이 여러가지의 방위를 가지면서 얻어지는 결정체들로 이루어지는 반도체 막(이하, 결정성 반도체 막이라 함)을 이용하는 박막 트랜지스터, 및 이러한 박막 트랜지스터를 이용하여 형성한 반도체 장치에 관한 것이다. 특히, 본 발명은 박막 트랜지스터의 채널 형성 영역, 소스 영역 및 드레인 영역을 형성하는 반도체 막 및 상기 박막 트랜지스터를 가지는 반도체 장치에 관한 것이다. 본 명세서에서, 반도체 장치는 액정 표시장치로 대표되는 바와 같은 표시장치를 총괄적으로 포함하는 것으로 반도체의 특징을 이용하여 작동하는 장치 및 반도체 집적 회로(마이크로프로세서, 신호 처리 회로 및 고주파 회로)를 나타내는 것이다.
유리 기판 또는 석영 기판상에 결정성 반도체 막을 형성하여 박막 트랜지스터(이하, TFT라 함)를 제작하는 기술이 개발되어 왔다. 이러한 기술의 적용은 액티브 매트릭스 액정 표시장치로 대표되는 플랫 패널형 표시장치 분야에 까지 진척되어 왔다. TFT는 화소의 스위칭 소자로서 이용되거나 또는 화소 주위에 형성되는 구동 회로를 형성하기 위한 소자로서 이용된다. 일반적으로 규소는 TFT의 액티브영역에서 채널 형성 영역, 소스 영역, 드레인 영역 또는 저농도로 도핑된 드레인(LDD)을 형성하기 위한 결정성 반도체 막의 재료로 이용된다. 결정 구조를 갖는 규소막(이하, 결정성 규소막으로 나타냄)은, 플라즈마 CVD법 또는 감압 CVD법을 이용하여 기판상에 성막한 비정질 규소막을 열처리하거나 또는 상기 막에 레이저 빔을 조사(이하, 레이저 처리로 나타냄)함으로써 형성된다.
그러나, 열처리를 수행하는데 있어서, 비정질 규소막을 결정화하기 위해서는 600℃ 이상의 온도에서 10시간 이상 가열을 실시하여야 한다. 그러한 처리 온도 및 처리 시간은 TFT의 생산성의 관점에서 바람직하지 못한 것이다. 액정 표시장치를 TFT를 이용한 응용 제품으로 고려하는 경우, 기판 면적의 증가에 대응하기 위해서는 대형의 가열로(furnace)가 필요하므로, 제조 공정에 다량의 에너지가 필요할뿐 아니라, 넓은 영역에 걸쳐서 균일한 결정을 얻는 것이 어렵게 된다. 레이저 열처리의 경우, 레이저 발진기의 출력 안정성이 부족하기 때문에 균일한 결정을 얻는 것이 어렵게 된다. 결정 품질의 저하로 인해 TFT 특성이 저하될 수 있고, 액정 표시장치 및 EL 표시장치의 품질이 저하될 수 있다.
또한, 규소의 결정화를 돕는 금속 원소를 비정질 규소막에 도입하여 상기의 온도보다 아주 더 낮은 온도에서 열처리하는 것을 통해 결정성 규소막을 형성하는 기술이 제안되어 왔다. 예를 들어, 일본 공개특허공고 평7-130652호 및 8-78329호에 따르면, 결정성 규소막은 니켈과 같은 금속 원소를 비정질 규소막에 도입하여 550 ℃에서 4 시간 열처리를 수행함으로써 얻어진다.
그러나, 상기의 종래 방법에 의해 형성되는 결정성 규소막에 있어서, 결정방위(crystalline azimuth)의 면(面)들은 불규칙한 형태로 존재하고, 특정의 결정 방위의 경우 배향비가 낮다. 열처리 또는 레이저 처리에 의해 얻어지는 결정성 규소막은 복수의 결정립이 {111}상에 침전 및 배향될 수 있다. 그러나, 평면 방위로 제한되는 경우에 조차도, 배향비는 전체 막의 20%를 초과하지 못한다.
배향비가 낮은 경우, 상이한 방위의 결정들이 서로 이웃해 있는 결정입계상에서 격자의 연속성을 유지하는 것은 거의 불가능하므로, 짝짓지 않은 결합(unpaired bond)이 많이 형성되는 것으로 판단된다. 입계상의 짝짓지 않은 결합은 캐리어 운반 특성 저하의 원인이 되는 것으로 캐리어(전자/정공)를 포착하는 중심이 된다. 즉, 캐리어가 분산 및 포착되므로, TFT가 상기 결정성 반도체 막을 이용하여 제작됨에도 불구하고 높은 전계 이동도를 갖는 TFT가 예상될 수 있다. 그 밖에, 결정입계가 불규칙한 형태로 존재하므로, 특정의 결정 방위를 갖는 결정립을 이용하여 채널 형성 영역을 형성하는 것이 어렵게 되고, TFT의 전기적 특성이 분산될 수 있다.
본 발명의 목적은 상기의 문제점을 해결하기 위한 수단을 제공하기 위한 것으로서, 비정질 반도체 막을 결정화함으로써 얻어지고 고도로 배향되는 결정성 반도체 막을 이용한 TFT 막을 제공하는 외에도, 상기의 TFT를 구비하는 반도체 장치를 제공함에 있다.
도 1은 EBSP 방법에 의해 확인되는 본 발명의 결정성 반도체 막의 역극(逆極)(back pole)의 도면.
도 2는 본 발명의 EBSP 장치의 구성을 나타내는 도면.
도 3은 본 발명의 EBSP 방법에 의해 시료를 측정하는 개념을 나타내는 도면.
도 4A 및 도 4B는 본 발명의 EBSP 데이터로부터 얻은 역극의 도면.
도 5는 본 발명의 {101} 배향으로부터의 전단각을 나타내는 도면.
도 6은 본 발명의 {101} 근처에 먼저적으로 배향되는 결정립의 <101> 방위의 변동을 나타내는 도면.
도 7A-도 7D는 실시예 1의 결정성 반도체 막 형성방법을 나타내는 도면.
도 8A 및 도 8B는 실시예 2의 결정성 반도체 막 형성방법을 나타내는 도면.
도 9A-도 9C는 실시예 3의 결정성 반도체 막 형성방법을 나타내는 도면.
도 10A-도 10C는 실시예 4의 결정성 반도체 막 형성방법을 나타내는 도면.
도 11A 및 도 11B는 실시예 5의 반도체장치 제작공정을 나타내는 도면.
도 12A-도 12C는 본 발명의 반도체장치 제작공정을 나타내는 도면.
도 13은 본 발명의 SiH4, GeH4및 H2가스를 이용하여 시료의 C, N 및 O 농도를 나타내는 SIMS 데이터를 보여주는 도면.
도 14는 본 발명의 SIMS에 의해 측정된 시료(SGN5) 및 시료(SGN10)의 Ge 농도를 보여주는 그래프.
도 15는 GeH4첨가량과 본 발명의 결정핵의 발생 밀도 사이의 관계를 나타내는 그래프.
도 16A 및 도 16B는 본 발명의 θ-2θ방법에 의한 시료(SN) 및 시료(SGN10)의 X선 회절 패턴을 보여주는 도면.
도 17은 본 발명의 EBSP 방법에 의해 확인되는 시료(SN)의 역극의 도면.
도 18은 본 발명의 EBSP 방법에 의해 확인되는 시료(SN)의 역극의 도면.
도 19A-도 19E는 실시예 6의 CMOS 구조의 TFT 제작공정을 나타내는 도면.
도 20A-도 20E는 실시예 8의 전자 장치의 예를 나타내는 도면.
도 21A-도 21C는 실시예 8의 전자 장치의 예를 나타내는 도면.
도 22A-도 22D는 실시예 8의 프로젝터의 예를 나타내는 도면.
도 23A-도 23E는 실시예 8의 결정성 반도체 막 형성방법을 나타내는 도면.
도 24A는 게터링 처리 전후에 TXRF(전반사 X선 형광 분광법; Total Reflection X-ray Fluorescene Spectroscopy)으로 측정한 금속 원소의 농도를 나타내는 그래프이고.
도 24B는 실시예 7의 TXRF의 측정 방법을 설명하는 도면.
<도면의 주요부분에 대한 부호의 설명>
701: 기판 702: 차단층
703: 비정질 규소막 704: 니켈 함유층
706: 레이저 빔 707: 결정성 반도체 막
708: 비정질 규소막 720: 기판
721: 비정질 규소막 722: 산화규소막
723: 개구부 724: 니켈 함유층
725: 결정성 규소막 730: 기판
731: 결정성 규소막 732: 산화규소막
733: 개구부 735: 인 첨가 영역
736: 결정성 규소막 801: 결정성 규소막
802: 게르마늄 함유 결정성 규소막 803: 절연막
804: 산화물 막 805: 게르마늄 함유 결정성 규소막
901: 기판 902: 차단층
903, 904: 섬모양 반도체 층 905: 제 1 절연막
906, 907: 게이트 전극 908: 제 1 불순물 영역
909: 마스크 910, 912: 제 2 불순물 영역
914: 제 3 불순물 영역 915: 층간 절연막
918, 919: 채널 형성 영역 920: n채널형 TFT
921: p채널형 TFT 2000: 기판
2001: 하부 절연막 2002: 결정성 규소막
2003: 장벽층 2004: 반도체 막
2005: 게터링 부위 2006: 반도체 층
본 발명은 주성분으로서 규소 및 0.1 원자% 내지 10 원자%(바람직하게는 1원자% 내지 5 원자%)의 게르마늄을 함유하는 비정질 반도체 막에 금속 원소를 첨가하면서 상기 막을 열처리 및 결정화하여 얻은 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 TFT로서, 상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법(electron backscatter diffraction pattern method)으로 측정하였을 때 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 TFT를 제공한다.
또한, 본 발명은 주성분으로서 규소 및 0.1 원자% 내지 10 원자%(바람직하게는 1 원자% 내지 5 원자%)의 게르마늄을 함유하는 비정질 반도체 막에 금속 원소를 첨가하면서 상기 막을 열처리 및 결정화하여 얻은 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 TFT로서, 상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 TFT를 제공한다.
또한, 본 발명은 고도로 배향된 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 TFT로서, 상기 결정성 반도체 막은 20 nm 내지 100 nm의 두께를 가지며 각각 5 x 1018/cm3이상의 농도로 질소 및 탄소, 1 x 1019/cm3이상의 농도로산소, 및 1 x 1017/cm3이상의 농도로 금속 원소를 함유하는 TFT를 제공한다.
또한, 본 발명은 주성분으로서 규소 및 0.1 원자% 내지 10 원자%(바람직하게는 1 원자% 내지 5 원자%)의 게르마늄을 함유하는 비정질 반도체 막에 금속 원소를 첨가하면서 상기 막을 열처리 및 결정화하여 얻은 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 반도체 장치로서, 상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 반도체 장치를 제공한다.
또한, 본 발명은 주성분으로서 규소 및 0.1 원자% 내지 10 원자%(바람직하게는 1 원자% 내지 5 원자%)의 게르마늄을 함유하는 비정질 반도체 막에 금속 원소를 첨가하면서 상기 막을 열처리 및 결정화하여 얻은 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 반도체 장치로서, 상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 반도체 장치를 제공한다.
또한, 본 발명은 고도로 배향된 결정성 반도체 막으로 이루어진 채널 형성 영역을 갖는 반도체 장치로서, 상기 결정성 반도체 막은 20 nm 내지 100 nm의 두께를 가지며 각각 5 x 1018/cm3이상의 농도로 질소 및 탄소, 1 x 1019/cm3이상의 농도로 산소, 및 1 x 1017/cm3이상의 농도로 금속 원소를 함유하는 것인 반도체 장치를 제공한다.
상기 첨가되는 금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로부터 선택되는 것들중 한 종 이상이다. 상기 금속 원소가 첨가된 비정질 규소막은 열처리됨으로써 상기 금속 원소와 규소의 화합물(실리사이드 화합물)을 형성한다. 다음에, 상기 화합물은 확산하여 결정화를 돕는다. 비정질 규소에 첨가되는 게르마늄은 상기 화합물과 반응하지 않지만 상기 화합물의 주위에 머무름으로써 국소 응력을 증가시킨다. 이러한 응력은 핵 형성의 임계 반경을 증가시킴으로써 핵 형성 밀도를 감소시키는 작용을 한다. 또한, 이러한 응력은 결정의 배향을 제한한다.
상기의 작용을 얻기 위하여, 0.1 원자% 내지 10 원자%(바람직하게는 1 원자% 내지 5 원자%)의 양으로 게르마늄을 첨가할 필요가 있음을 실험을 통하여 알게 되었다. 상기의 양보다 더욱 많은 양으로 게르마늄을 첨가하는 경우, 핵(첨가된 금속 원소의 화합물에 의존하지 않는 결정핵)이 규소와 게르마늄의 합금의 형태로 자발적이고 현저하게 형성됨으로써, 얻어진 결정성 반도체 막의 배향비를 증가시키는 것이 어렵게 된다. 게르마늄을 너무 작은 양으로 첨가하는 경우, 응력이 충분한 정도까지 증가하지 않게 됨으로써 배향비를 증가시키는 것이 어렵게 된다.
비정질 반도체 막을 결정화하는 때, 상기 막의 체적은 현미경으로 관찰하면원자 재배열로 인해 감소한다. 따라서, 기판상에 형성된 결정성 반도체 막에 인장 응력이 생기게된다. 그러나, 규소보다 더욱 작은 원자 반지름을 갖는 게르마늄을 0.1 내지 10 원자%, 바람직하게는 1 내지 3 원자%의 농도로 함유하는 경우, 결정화로 인한 체적의 감소는 억제되고, 작은 내부 응력이 발생하게 된다. 즉, 본 발명에 따른 농도로 게르마늄을 함유하는 경우, 결정성 반도체 막의 응력이 완화될 수 있다.
결정 방위의 분포는 전자 후방산란 회절 패턴(EBSP)을 이용하여 확인할 수 있다. 상기 EBSP는 주사 전자 현미경(SEM)에 특수한 검출기를 구비시킴으로써 1차 전자의 후방산란으로부터 얻어지는 결정 방위각을 분석하는 방법이다. 이하에서, 이 방법은 편의상 EBSP 방법으로 나타낸다. 도 2는 이러한 방법의 원리를 나타내는 도면이다. 통상의 주사 전자 현미경의 경우와 동일한 방식으로 전자 총(쇼트키 전계 효과 방출 전자총)(201), 거울(202) 및 시료 체임버(203)가 구성된다. EBSP를 측정하기 위하여, 스테이지(204)는 약 60도의 각도로 기울어지고, 시료(209)가 설치된다. 이러한 상태에서, 검출기(206)의 스크린(205)이 상기 시료에 면하도록 삽입된다. 도면 부호 207은 전자 빔을 나타내고, 208은 후방산란된 전자를 나타낸다.
여기서, 결정 구조를 가지는 시료 위에 전자선이 떨어지는 경우, 상기 시료의 후방측에서는 비탄성 산란이 일어나고, 또한 시료중의 브래그 회절(Bragg diffraction)로 인하여 결정 방위에 특유한 선형 패턴(일반적으로 키쿠치 이미지(Kikuchi image)로 불리워짐)이 관찰될 수 있다. EBSP 방법에 따라, 상기검출기 스크린에 반사된 키쿠치 이미지가 분석되어 시료의 결정 방위가 확인된다.
도 3은 기판(301) 상에 형성된 다결정 구조의 결정성 반도체 막(302)을 예시한다. 결정성 반도체 막(302)은 각각의 결정립가 상이한 결정 방위를 가진다는 것이 필요조건이다. 전자 빔이 떨어지는 시료의 위치를 이동시키면서 방위 분석을 반복(도표화)할 때, 평면 시료에 관한 결정 방위 또는 배향에 비례하는 데이터가 얻어질 수 있다. 입사 전자 빔(303)의 두께는 주사 전자 현미경의 전자총의 유형에 따라 변화한다. 쇼트키 전계 방출 전자총의 경우, 10 내지 20 nm 정도로 매우 미세한 전자 빔이 투시될 수 있다. 도표화에 있어서, 측정 포인트의 수가 증가하거나 또는 측정 영역의 면적이 증가함에 따라 결정 배향의 더욱 고도로 평균화된 데이터가 얻어질 수 있다. 실제적으로, 100 x 100 ㎛2의 영역에 대하여 약 10000 포인트(1 ㎛의 갭) 내지 약 40000 포인트(0.5 ㎛)가 측정된다. 도면부호 304는 후방 산란된 전자를 나타낸다.
결정립의 결정 방위를 모두 도표화로 확인하는 경우, 막의 결정 배향 상태는 통계학적으로 표현될 수 있다. 도 4A는 EBSP 방법에 의해 확인되는 역극(逆極)(back pole)을 보여주는 도면이다. 이러한 역극의 도면은 다결정 물질의 먼저적인 배향을 표시하기 위해 흔히 사용되는 것으로, 시료의 특정 평면(여기서는 막의 표면)이 일치하는 격자면을 집합적으로 나타내는 것이다.
일반적으로, 도 4A의 부채형 프레임은 입방 결정계의 모든 지표(index)가 포함되는 표준 삼각형(standard triangle)으로 불리워진다. 이러한 도면에서의 길이는 결정 방위각에 상응하는 것이다. 예를 들어, 45도의 각은 {001} 및 {101}로 한정되고, 35.26도의 각은 {101} 및 {111}로 한정되고, 54.74도의 각은 {111} 및 {001}로 한정된다. 흰 점선은 {101}로부터 5도 내지 10도의 전단각(shearing angle) 범위를 나탄낸다.
도 4A는 도표화에서의 모든 측정 포인트(이러한 예에서는 11655 포인트)가 표준 삼각형내에 정해지는 것이다. 포인트{101} 근처에서 밀도가 높다는 것을 알 수 있다. 도 4B는 윤곽을 이용한 상기 포인트의 농도를 도시한다. 방위 분포 함수 값이 도시되며, 농도(도 4A의 포인트의 밀도)는 임의적 배향이 가정되는 경우 윤곽선으로 표시된다. 여기서, 상기 값은 결정립이 아주 무질서하게 배향되는 경우, 즉, 포인트가 표준 삼각형내에 균등하게 분포되는 경우의 배율을 나타내며, 또 상기 값은 차원이 없다.
결정립이 특정의 지표(여기서는 {101})로 먼저적으로 배향되는 것을 알게 된 경우, 상기 지표 근처에서 얻어지는 결정립 수의 비는 수치로 나타내어지므로, 먼저적인 배향도가 쉽게 상상될 수 있다. 예를 들어, 도 4A에서 도시한 역극(back pole)의 도면에 있어서, 포인트의 총수에 대한, {101}로부터 5도의 전단각 내지 10도의 전단각의 범위(도면에서 흰 점선으로 나타냄)로 존재하는 포인트 수의 비는 하기의 식에 따른 배향 비로 표시될 수 있다.
[수식 1]
{101}배향비 = 격자면{101}과 막 표면사이의 허용 각도 내에서 측정한 포인트의 수/상기 측정된 포인트의 총수
이러한 비는 하기와 같이 설명될 수 있다. 분포가 도 4A에서와 같이 {101} 근처로 집중되는 경우, 실제 막에서의 개개의 입자는 도 6에 도시한 바와 같이 기판에 거의 수직한 방위<101>를 갖지만 그 근처에서 변동하면서 배열되는 것으로 예상된다. 이러한 변동각의 허용값은 5도 및 10도로 설정되며, 이러한 값보다 더욱 작은 값의 비가 수치로 표시된다. 도면 부호 601은 기판을 나타내고, 602는 결정성 반도체 막을 나타낸다. 예를 들어, 도 5에서 소정의 결정립의 방위<101>(505)는 5도의 허용각 범위(503)에 포함되지 않지만 10도의 허용각 범위(504)에 포함된다. 이후에 보여지는 데이터에 있어서, 허용 전단각은 전술한바와 같이 5도 및 10도로 설정되고, 이를 만족시키는 결정립의 비가 표시된다. 도면 부호 501은 막의 표면을 나타내고, 502는 표면의 수직선을 나타낸다.
도 4A에서 도시한 역극의 도면에 있어서, 꼭지점은 {101}, {111} 및 {001}이고, 전단값이 {101}에 대하여 증가함에 따라 다른 평면 방위가 나타난다. {101}로부터의 전단각이 30도가 되면, {112}가 전개된다. 결정 방위의 존재의 비를 EBSP로 측정하는 때, 허용 전단각은 다른 지표를 포함하지 않도록 변동 방식으로 분포되는 결정립에 대하여 측정되어야 한다. 본 발명의 발명자들은 특정의 방위로 배향되는 결정립의 존재의 비는 허용 전단각을 10도 이하 또는 5도 이하로 설정하면서 데이터를 수득함으로써 정량적으로 표시될 수 있음을 발견하였다.
[실시형태]
본 발명은 TFT의 채널 형성 영역으로 사용되는 결정성 반도체 막이 {101} 격자면상에 고도로 배향되는 규소를 주성분으로 함유하는 것이라는 점에서 특징이 있다. 결정성 반도체 막을 얻기 위한 대표적인 실시예에 따라, 비정질 반도체 막의 결정화를 돕기 위하여 규소 원자와 게르마늄 원자의 수화물, 불화물 또는 염화물의 가스를 사용하여 플라즈마 CVD법 또는 감압 CVD법으로 형성한 비정질 반도체 막의 표면에 금속 원소가 도입되고, 상기 금속 원소를 이용하면서 열처리를 수행함으로써 결정성 반도체 막이 형성된다.
결정성 반도체 막을 형성하기 위한 기판으로는 붕규산알루미나 유리 또는 붕규산바륨 유리와 같은 무알칼리 유리 기판을 사용하는 것이 적당할 수 있다. 대표적으로, 코닝사의 #7059 유리 기판 또는 #1737 유리 기판을 사용한다. 또한, 석영 기판 또는 사파이어 기판을 사용할 수도 있다. 또는, 규소, 게르마늄, 갈륨 또는 비소의 반도체 기판의 표면상에 절연막을 형성하여 이를 기판으로 사용할 수도 있다.
유리 기판을 사용하는 경우, 질화규소, 산화규소 및 질화산화규소로 이루어진 차단층(blocking layer)이 비정질 반도체 막과 유리 기판의 사이에 형성된다. 이것은 유리 기판에 함유되는 알카리 금속 원소와 같은 불순물 원소가 반도체 막내로 확산하는 것을 방지한다. 예를 들어, SiH4, NH3및 N2가 플라즈마 CVD법에서 반응 가스로 사용되어 질화규소막을 형성한다. 또는, SiH4, N2O 및 NH3가 반응 가스로 사용되어 질화산화규소막을 형성한다. 상기 차단층은 20 내지 200 nm의 두께로 형성된다.
비정질 규소막은 플라즈마 CVD법, 감압 CVD법 또는 어떤 다른 적당한 방법에의해 기판상에 형성된다. 플라즈마 CVD법이 적용되는 경우, SiH4와 GeH4의 반응 가스 또는 SiH4또는 H2로서 희석된 GeH4의 반응 가스가 반응실에 첨가 및 도입되고, 1 내지 200 MHz의 고주파 방전에 의해 분해되어 기판상에 비정질 반도체 막이 퇴적된다. 반응 가스는 SiH4대신에 Si2H6또는 SiF4를 함유할 수 있거나 또는 GeH4대신에 GeF4를 함유할 수도 있다. 감압 CVD법을 이용하는 경우에도, 유사한 반응 가스를 사용할 수 있다. 반응 가스는 He로 희석하고 비정질 반도체 막은 400 내지 500 ℃의 온도에서 기판상에 증착되는 것이 바람직하다. 어떤 방식에 있어서도, 본 발명에 사용되는 가스는 퇴적되는 비정질 반도체 막에 포착될 수 있는 산소, 질소, 탄소와 같은 불순물 원소의 농도가 감소되도록 고도로 정제된 것이다. 퇴적되는 비정질 반도체 막은 20 내지 100 nm의 두께를 가진다.
본 발명에서 사용되는 비정질 반도체 막은 주성분으로서 규소 및 0.1 원자% 내지 10 원자%(바람직하게는 1 원자% 내지 5 원자%)의 양으로 게르마늄을 함유한다. 게르마늄의 함량은 대표적인 반응 가스로서 사용되는 SiH4와 GeH4의 혼합비에 따라 조절될 수 있다. 비정질 반도체 막은 결정화 단계가 악형향을 받지 않도록 하고 형성되는 결정성 반도체 막의 전기적 성질이 악영향을 받지 않도록 하기 위하여, 5 x 1018/cm3이하의 농도로 질소 및 탄소 및 1 x 1019/cm3이하의 농도로 산소를 함유한다.
이와 같이 형성된 비정질 반도체 막의 표면에는 금속 원소가 도입됨으로써비정질 반도체 막의 결정화를 돕는다. 이러한 금속 원소로는 철(Fe), 니켈(Ni), 코발트(Co), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 플라티늄(Pt), 구리(Cu) 및 금(Au)으로부터 선택된 한 종 이상을 사용할 수 있다. 이러한 금속 원소는 본 명세서에서 개시한 본 발명에 있어서 비정질 반도체 막의 결정화를 돕기 위해 사용될 수 있는 것이다. 상기의 금속 원소들중 어떤 것을 사용함으로써 동등한 효과를 얻을 수 있다. 그러나 니켈을 사용하는 것이 대표적이다.
상기 금속 원소가 도입되는 부분은 비정질 반도체 막 표면의 어떤 위치에 있는 막의 전체 표면, 슬리트형 표면 또는 도트형 표면일 수 있다. 전자의 경우, 그 위치는 비정질 반도체 막의 기판측의 표면 또는 기판에 대향한 측의 표면일 수 있다. 후자의 경우, 비정질 반도체 막상에 절연막이 형성되고 절연막에 형성되는 개구를 통해 금속 원소가 도입되는 것이 바람직하다. 개구의 크기에 특별한 제한이 있는 것은 아니지만, 그 폭은 10 내지 40 ㎛일 수 있다. 세로 방향의 길이는 수십 미크론 내지 수십 센티미터의 범위내에서 임의적으로 결정될 수 있다.
이러한 금속 원소를 도입하는 방법에 특별한 제한이 있는 것은 아니며, 비정질 반도체 막의 표면 또는 그 내부에 금속 막을 형성한다면 어떤 방법이라도 이용될 수 있다. 예를 들어, 스퍼터링법, 증착법, 플라즈마 처리법(플라즈마 CVD법 포함), 흡착법 또는 금속염 용액을 도포하는 방법을 사용할 수 있다. 플라즈마 처리법은 불활성 가스의 방전 분위기에서 캐소드로부터 스퍼터링된 금속 원소를 이용한다. 금속염의 용액을 도포하는 방법은 금속 원소 농도 조절을 촉진하기가 용이하므로 유용한 방법이다.
금속염으로는 여러가지의 염을 사용할 수 있다. 용매로는 물, 알코올, 알데히드, 에테르 또는 어떤 기타 유기 용매, 또는 물과 유기 용매의 혼합물을 사용할 수 있다. 또한, 용액은 반드시 금속 염이 그 안에 완전히 용해되어 있는 것일 필요는 없으며, 일부 또는 전부의 금속염이 현탁액의 상태로 존재하는 것일 수도 있다. 어떤 방법을 이용하던지, 금속 원소는 비정질 반도체 막의 표면 또는 내부에 분산되면서 도입된다.
상기 방법들중 어느 한 방법을 이용하여 금속 원소를 도입한 후, 금속 원소를 이용하여 비정질 반도체 막을 결정화한다. 이러한 결정화는 열처리, 또는 레이저 빔, 자외선 또는 적외선과 같은 강한 광의 조사에 의하여 달성될 수 있다. {101}에서 먼저적으로 배향되는 결정성 규소막을 얻기 위해서는 결정화만으로도 충분하다. 그러나, 열처리를 수행한 후 레이저 빔과 같은 강한 광을 조사하는 것이 바람직하다. 열처리후에 레이저 처리하면 결정립에 남아 있는 결정 결함이 복구 및 소멸되고, 또 이러한 레이저 처리는 형성되는 결정의 품질을 개선하는데 효과적이다.
열처리는 450 내지 1000℃의 온도 범위에서 수행될 수 있다. 상기 온도의 상한계는 사용되는 기판이 견딜 수 있는 온도의 상한계이다. 예를 들어, 석영 기판은 1000 ℃의 열처리를 견딜 수 있다. 그러나, 유리 기판을 사용하는 경우, 상기 상한계 온도는 그 왜곡점을 초과하지 않아야 한다. 예를 들어, 유리 기판이 667 ℃의 왜곡점을 가지는 경우, 그 상한계는 약 660℃로 설정된다. 필요한 시간은 가열 온도 및 차후의 처리 조건(예, 처리가 레이저 빔을 조사하면서 수행되는지의 여부)에 따라 설정되는 것이 적당하다. 그러나, 상기 열처리는 550 내지 600 ℃의 온도에서 4 내지 24 시간 수행되는 것이 적당하다. 레이저 처리가 수반되는 경우, 열처리는 500 내지 550℃의 온도에서 4 내지 8 시간 수행된다. 상기 열처리는 공기 또는 수소 분위기중에서 수행될 수 있다. 그러나, 상기 열처리는 질소 또는 불활성 가스 분위기에서 수행하는 것이 바람직하다.
레이저 처리는 400 nm 이하 파장의 엑시머 레이저, 또는 YAG 또는 YVO4레이저의 제2 고조파(532 nm의 파장) 내지 제4 고조파(266 nm의 파장)를 광원으로 사용하여 달성한다. 레이저 빔은 광학계를 통해 라인 또는 스폿 형태로 집속되고 100 내지 700 mJ/cm2의 에너지 밀도로 조사된다. 즉, 집속된 레이저 빔은 기판의 예정 영역을 주사하여 처리를 수행한다. 또한, 레이저 대신에, 할로겐 램프, 크세논 램프, 수은 램프, 또는 금속 할로겐화물 램프를 광원으로 사용할 수도 있다.
상기의 단계를 통해 본 발명의 고도로 배향된 면{101}을 갖는 결정성 반도체 막을 형성하는 메카니즘은 아직 명백하지 않지만 하기와 같은 것으로 판단된다.
먼저, 400 내지 500 ℃에서의 열처리에 의해 결정화가 수행됨으로써 금속 원소가 규소와 반응하여 결정 성장에 기여하는 결정핵으로 작용하는 실리사이드를 형성한다. 예를 들어, 대표 금속 원소로서 니켈이 사용되는 경우, 니켈 실리사이드(이하, NiSi2로 나타냄)가 형성된다. NiSi2의 구조는 니켈 원자가 다이아몬드 구조의 규소 격자들 사이에 배열되는 플루오라이트의 구조이다. 니켈 원자가 NiSi2로부터 제거되는 경우, 규소의 결정 구조가 남는다. 니켈 원자는 아마도 비결정 규소의 고용도가 결정 규소의 고용도보다 높은 것으로 인해 비결정 규소를 향해 이동한다는 것이 광범위한 실험을 통해 확인되었다. 따라서, 니켈 규소를 형성하면서 비결정 규소내로 이동하는 모델이 설정될 수 있다.
NiSi2는 특히 배향되지 않는다. 그러나, 비정질 규소막이 20 내지 100 nm의 두께를 가지는 경우, NiSi2는 기판의 표면과 평행한 방향으로만 성장할 수 있다. 이러한 경우에 있어서, NiSi2가 결정 규소의 면{111}과 접촉하는 계면상에서의 에너지는 최소가 된다. 따라서, 결정성 규소막의 표면과 평행한 면은 면(110)이고 이러한 격자면은 먼저적으로 배향된다. 결정 성장 방향이 기판 표면과 평행하고 결정이 폴(pole)의 형태로 성장하는 경우, 상기 폴형태 결정에서는 회전 방향의 자유도가 존재하게 되고 면{110}이 반드시 배향되는 것은 아니다. 따라서, 다른 격자면이 침전할 수 있는 것으로 판단된다.
결정성 반도체 막의 격자면{101}의 배향을 강화하기 위하여, 본 발명은 폴형태 결정의 회전 방향에 제한을 가하고 자유도를 감소시키기 위한 수단으로서 게르마늄을 0.1 내지 10 원자%로 함유하기 위한 수단을 연구했다.
먼저, 게르마늄이 0.1 내지 10 원자%의 농도로 비결정 규소내에 함유되는 경우 결정핵의 성장 밀도가 감소한다는 것이 관찰되었다. 도 15는 그 결과를 도시하는데, 결정핵 밀도는 비정질 규소막을 형성할 때 첨가되는 GeH4의 양이 증가함에 따라 감소한다. 즉, 비정질 규소막에 포착되는 게르마늄 농도 증가에 따라 감소한다. 결정핵인 NiSi2가 형성되는 경우, 원자 상호간 거리의 차이로 인해 게르마늄을 밀어내면서 결정이 성장하는 것으로 판단된다. 따라서, 게르마늄은 상기 폴형태 결정의 다른 측면에 분리되고, 게르마늄의 존재는 폴형태 결정의 회전 방향의 자유도를 감소시키는 것으로 판단된다. 따라서, 고도로 배향된 면(110)을 갖는 결정성 반도체 막을 얻는 것이 가능하게 된다.
다음에, 전술한 본 발명에 따라 형성되는 결정성 반도체 막을 이용한 EBSP 방법에 의해 관찰된 결정의 성장 조건과 배향 사이의 상관관계를 설명한다. 표 1은 플라즈마 CVD법을 이용하여 비정질 반도체 막을 형성하는 조건을 나타낸다. 고주파 전력은 0.35 W/cm2(27 MHz)인데, 이러한 전력은 10 kHz(30%의 듀티(duty)비)의 순환 주파수의 펄스 방전으로 변조되고, 평판형 플라즈마 CVD 장치의 캐소드에 공급된다. 다른 통상의 조건으로는 33.25 Pa의 반응압력, 300 ℃의 기판 온도, 및 35 nm의 전극간 거리가 있다.
| 항목 | SGN30 | SGN10 | SGN5 | SN | |
| SiH4유속 | [sccm] | 70 | 90 | 95 | 100 |
| GeH4(H2기초 10%) 유속 | [sccm] | 30 | 10 | 5 | 0 |
| RF 전력 | [W/cm2] | 0.35 | ← | ← | ← |
| 펄스 주파수 | [KHz] | 10 | ← | ← | ← |
| 듀티 | [%] | 30 | ← | ← | ← |
| 압력 | [Pa] | 33.25 | ← | ← | ← |
| 기판 온도(Tsub) | [℃] | 300 | ← | ← | ← |
| 전극간 갭(GAP) | [mm] | 35 | ← | ← | ← |
규소에 대한 게르마늄의 함량을 변화시키기 위하여, SiH4및 H2로서 10% 로희석된 GeH4가스의 유속의 혼합비는 전체 유속이 일정하도록 변화된다. 표 1에서 나타낸 조건하에서, H2로서 10%로 희석된 GeH4의 유속은 막 형성 조건 #SGN30, #SGN10 및 #SGN5의 상태에서는 30, 10 및 5 sccm으로 변화한다. SiH4는 99.9999% 이상의 순도를 가지며, GeH4는 1 ppm 이하의 질소 및 탄화수소 화합물, 2 ppm 이하의 CO2를 함유한다. 조건 #SN하에서는 GeH4는 첨가되지 않는다. 퇴적되는 비정질 막의 두께는 모든 시료의 경우 50 nm로 설정된다.
이러한 조건하에서 형성되는 비정질 반도체 막에 함유되는 질소, 탄소 및 산소의 함량은 2차 이온 질량분석법(SIMS)으로 측정된다. 도 13은 그 결과를 도시한다. 측정에 사용된 시료은 #SN, #SGN5, #SGN10의 순서로 규소 기판상에 적층된 막이다. 모든 이러한 막 형성 조건하에서, 질소 및 탄소의 함량은 5 x 1018/cm3이하이고, 산소의 함량은 1 x 1019/cm3이하이다.
이와 같이 형성되는 비정질 반도체 막은 질소 분위기에서 4시간 550 ℃로 열처리하고 레이저 처리하면서 금속 원소로 니켈을 사용함으로써 결정화된다. 니켈은 10 ppm의 농도로 초산니켈을 함유하는 수용액을 사용하고 이를 스피너(spinner)를 이용하여 도포함으로써 첨가되었다. 레이저 처리는 XeCl 엑시머 레이저(308 nm의 파장)를 사용하고, 조사 에너지 밀도를 300 내지 600 mJ/cm2으로 조절하고, 90 내지 95%의 중복비(overlapping ratio)를 사용함으로써 수행되었다. 상기 레이저처리는 열처리에 의해 결정화되는 막의 미결정화 부분을 결정화하고 결정립의 결함을 복구하기 위하여 수행되는 것이다.
결정성 반도체 막에 남아 있는 결함은 약 0.01 내지 1 원자%의 수소를 함유하도록 수소화 처리함으로써 효과적으로 감소될 수 있다. 이러한 수소화는 수소 함유 분위기에서 350 내지 500 ℃의 온도로 열처리함으로써 수행될 수 있다. 또한, 플라즈마에 의해 형성되는 수소를 이용하여 수소화를 수행할 수도 있다. SiF4또는 GeF4와 같은 불화물의 퇴적에 의해 형성되는 막은 0.001 내지 1 원자% 농도의 불소를 막에 유지시킴으로써 결함을 보상할 수 있다.
도 14는 이와 같이 결정화되는 #SGN10 및 #SGN30의 게르마늄 농도를 SIMS를 이용하여 평가한 결과를 도시한다. 규소에 대한 게르마늄 함량은 #SGN10의 경우 3.5원자% 이고, #SGN30의 경우에는 11.0 원자%이다. SiH4에 대한 GeH4의 유속비로부터 계산하였을 때, 게르마늄은 규소보다 3 내지 4 배 많이 막에 포착된다. 이것은 SiH4에 필요한 에너지보다 더욱 작은 에너지를 필요로하는 글로우 방전에 의해 GeH4가 분해되기 때문이다. 따라서, #SGN5는 약 1.0원자%의 농도로 게르마늄을 함유하는 것으로 판단된다.
도 16은 θ-2θ방법을 이용한 동일 시료의 회절 피크(220)의 측정 결과를 도시한다. 피크 위치는 시료 #SN의 경우 47.466이고, 시료 #SGN의 경우 47.417이므로, 게르마늄의 첨가로 인해 피크 위치가 이동하였음을 알 수 있다.
결정 방위의 사항들은 EBSP 방법에 의해 확인된다. 도 17은 시료 #SN의 역극(back pole)의 도면이고, 도 1은 시료 #SGN10의 역극의 도면이다. 상기 역극의 도면들로부터, 도 1에서 도시한 시료 #SGN10의 경우 면{101}이 강하게 배향되었음을 알 수 있다. 다른 한편으로, 도 17에서 도시한 시료 #SN의 경우, 면{101}에서 및 면{011}과 면{111} 사이의 중간지점의 면{311}에서 배향이 확인된다. 또한, 참조 자료로서, 도 18은 600 ℃에서 20 시간 열처리함으로써 석영 기판상에 형성되는 결정성 규소막의 역극의 선도이다. 이러한 경우에 있어서, 면{111}이 강하게 배향되는 것으로 관찰되었다.
표 2는 막의 표면에 대한 격자면의 각이 상기 역극의 도면을 기준으로 5도 이상인 범위 및 막의 표면에 대한 격자면의 각이 10도 이하인 범위에서 시료의 {101}, {001}, {111} 및 {311}의 배향비의 결과를 도시한다. 표 2에서, #HS는 도 18에 해당하는 데이터이다. 이러한 시료의 경우, 면{311} 및 {111}이 고도로, 즉 18%(10도 이하) 및 12%(10도 이하)로 각각 배향되었다. 시료 #SN의 경우, 면{101} 및 면{311}이 고도로 배향된다. 면{311}의 경우와 마찬가지로, 격자면의 수는 대칭의 관점에서 다른 면의 수보다 더 많다. 임의적 형태로 배향된 다결정 물질의 경우, 발생 확률은 상응하게 증가한다.
| 시료 | {101} | {001} | {111} | {311} | ||||
| 10° | 5° | 10° | 5° | 10° | 5° | 10° | 5° | |
| #SGN30 | 7 | 1 | 8 | 2 | 7 | 3 | 19 | 5 |
| #SGN10 | 31 | 14 | 1 | 0 | 3 | 1 | 10 | 3 |
| #SGN5 | 20 | 6 | 1 | 0 | 3 | 0 | 12 | 3 |
| #SN | 12 | 3 | 1 | 0 | 7 | 2 | 15 | 3 |
| #HS | 4 | 1 | 10 | 3 | 12 | 6 | 18 | 4 |
또한, 게르마늄이 첨가되는 시료 #SGN30, #SGN10, #SGN5의 경우, 막에 함유되는 게르마늄 농도에 따라 결정 배향의 변화를 나타내는 경향이 보여진다. 시료 #SGN10 및 #SGN5의 경우, 특히 주목을 끄는 것은 격자면{101}이 다른 격자면과 비교하여 강하게 배향된다는 것이다. 시료 #SGN10의 경우, 배향비는 10도의 전단각 내에서는 31%이고 5도의 전단각내에서는 14% 이다. 시료 #SGN5의 경우, 배향비는 10도의 전단각내에서는 20%이고 5도의 전단각내에서는 6%이다. 격자면{101}에 대한 이러한 매우 높은 배향비는 게르마늄이 첨가되지 않는 다른 시료의 경우에는 달성되지 않는다.
그러나, 시료 #SGN30의 경우, 막내의 게르마늄의 함량이 11 원자%로 증가하는 경우, 면{101}상의 배향비는 감소한다. 따라서, 이러한 결과가 의미하는 것은 면{101}의 배향비를 증가시키는, 비정질 규소막에 함유되는 게르마늄의 농도에 대한 적당한 범위가 존재한다는 것이며, 이러한 농도 범위는 0.1 원자% 내지 10 원자%이다.
격자면{101}에서 높은 배향 특성을 나타내는 결정성 반도체 막은 0.1 내지 10 원자%의 농도로 게르마늄을 첨가하는 것에 의해서뿐 아니라, 막중의 산소, 질소 및 탄소의 농도를 1 x 1019/cm3이하로 억제하고, 바람직하게는 탄소 및 질소를 5 x 1018/cm3이하로 그리고 산소를 1 x 1019/cm3이하로 억제하고, 막 두께를 20 내지 100 nm의 범위에서 선택함으로써 주로 기판의 표면과 평행한 방향으로 결정이 성장하도록 하는 상승 효과를 발생하도록 함에 의해서도 얻어진다.
격자면{101}에서 높은 배향비를 갖는 결정성 반도체 막은 TFT의 채널 형성 영역으로서 및 광기전 장치의 광전 전환층과 같은 소자의 특성을 결정하기 위한 채널 형성 영역으로 사용되는 것이 바람직하다.
다음에, 게르마늄을 함유하는 결정성 반도체 막을 이용하여 TFT를 제조하는 예를 설명한다. 도 12A 내지 도 12C는 본 발명의 제작공정을 나타내는 도면이다.
도 12A에서, 게르마늄을 함유하는 결정성 반도체 막(812)이 기판(810)상에 형성된다. 여기서, 결정성 반도체 막(812)은 하기의 실시예 1 내지 4의 단계들을 통해 제조된 것들중 어느 하나의 막일 수 있다. TFT를 제조하기 위하여, 기판은 소자 분리를 위한 소정 크기로 에칭되고 섬 형태로 분할된다. 기판(810)이 유리 기판인 경우, 차단층(811)이 형성된다.
절연막(813)은 TFT의 게이트 절연막으로 사용되고 30 내지 200nm의 두께로 형성된다. 절연막(813)은 플라즈마 CVD법에 의해 SiH4및 N2O를 이용하여 형성되는 질화산화규소막 또는 TEOS 또는 N2O를 이용하여 형성되는 질화산화규소막이다. 이러한 실시예에서는 전자의 막이 선택되고 70nm의 두께를 유지하도록 형성된다. 절연막(813)은 실시예 5에서 설명한 방법을 이용하여 형성할 수 있다.
절연막(813)상에는 탄탈, 텅스텐, 티탄, 알루미늄 및 몰리브덴으로부터 선택되는 한 종 이상의 원소를 함유하는 도전성 재료의 게이트 전극(814)이 형성된다.
다음에, 도 12B를 참조하면, TFT의 소스 및 드레인 영역을 형성하기 위한 불순물 영역(816)이 형성된다. 불순물 영역(816)은 이온 도핑법에 의해 형성된다.TFT가 n채널형을 가지는 경우, 인 및 비소로 대표되는 주기율표 5족 원소가 첨가된다. TFT가 p채널형을 가지는 경우, 붕소로 대표되는 주기율표 3족의 원소가 첨가된다.
다음에, 플라즈마 CVD법에 따라 질화규소막 또는 질화산화규소막에 의해 층간 절연막(817)이 형성된다. 첨가되는 불순물 원소는 350 내지 500 ℃의 온도에서 열처리됨으로써 활성화된다. 그 열처리는 층간 절연막(817)이 형성된 후에 수행됨으로써 질화규소막 또는 질화산화규소막에 함유된 수소가 방출되어 게르마늄을 함유하는 결정성 규소막(812)으로 확산되어 상기 결정 규소의 결함을 수소로서 보상한다. 다음에, 소스 및 드레인 영역(818)이 형성되어 TFT가 얻어진다.
게르마늄을 함유하는 결정성 규소막으로 형성되는 채널 형성 영역은 본 발명에 의해 얻어지는 격자면{101}상에 고도로 배향되고, 게이트 절연막에 대한 우수한 계면 특성을 나타내고, 결정입계 및 결정립 내부에서 감소된 밀도의 결함을 함유하고, 전계 효과 이동도를 나타낸다. 전술한 TFT가 단일 드레인 구조를 가지긴 하지만, 저농도 드레인(LDD) 구조 또는 LDD가 게이트 전극상에 중첩되는 구조를 가지는 TFT를 형성할 수도 있다. 본 발명에 의해 형성되는 TFT는 액티브 매트릭스 액정 표시장치 및 EL 표시장치를 제조하기 위한 TFT, 및 통상의 반도체 기판을 사용하여 제조되는 LSI를 대체하는 박막 집적 회로를 실현하기 위한 TFT로서 사용될 수 있다.
[실시예]
본 발명을 하기의 실시예를 참조로 더욱 상세히 설명하기로 한다. 그러나,본 발명이 실시예로 제한되는 것은 아니다.
실시예 1
도 7A 내지 도 7D를 참조로 설명되는 결정성 반도체 막을 형성하는 방법은 규소의 결정화를 촉진하기 위해 게르마늄을 함유하는 비정질 규소막의 전체 표면내로 금속 원소를 첨가함으로써 결정화를 수행하는 방법이다. 먼저, 도 7A를 참조하면, 유리 기판(701)은 코닝사의 #1773 유리 기판으로 대표되는 것이다. 기판(701)의 표면상에는, SiH4및 N2O를 사용하여 플라즈마 CVD법에 의해 차단층(702)로서 질화산화규소막이 100 nm의 두께로 형성된다. 차단층(702)은 유리 기판에 함유되는 알칼리 금속이 그 상부에 형성되는 반도체 막으로 확산하지 않도록 형성된다.
게르마늄을 함유하는 비정질 규소막(703)은 플라즈마 CVD법에 의해 형성되며, SiH4및 H2에 의해 10%로 희석된 GeH4가스를 반응실내로 도입하면서 글로우 방전 분해에 의해 기판(701)상에 퇴적한다. 상세한 사항은 표 1과 같다. 그러나, 여기서 이용되는 조건은 #SGN5 또는 #SGN10의 조건 또는 이들의 중간 조건이다. 게르마늄을 함유하는 비정질 규소막(703)은 50 nm의 두께로 형성된다. 게르마늄 함유 비정질 규소막(703)에서 산소, 질소 및 탄소와 같은 불순물의 함량을 최소화하기 위하여, 99.9999% 이상의 순도를 갖는 SiH4가스 및 99.99% 이상의 순도를 갖는 GeH4가스가 사용된다. 플라즈마 CVD 장치의 명세는 반응실이 13 리터의 체적을 가지며, 300 L/sec의 배출 속도의 복합 분자 펌프가 제1 스테이지에 마련되고, 40m3/hr 의 배기 속도의 건조 펌프가 제2 스테이지에 마련됨으로써, 유기 물질의 증기가 배기 장치의 측면으로부터 반대로 확산하는 것을 방지하고, 반응실에서 달성될 수 있는 진공도를 증강시키고, 따라서 불순물 원소가 막에 가능하면 갇히지 않도록 하면서 비정질 막을 형성할 수 있도록 하는 것이다.
도 7B를 참조하면, 중량을 기준으로 계산할 때 10 ppm 농도의 니켈을 함유하는 초산니켈 용액을 스피너를 이용하여 도포하여 니켈 함유층(704)을 형성한다. 여기서, 상기 용액의 상용성을 개선하기 위하여, 게르마늄-함유 비정질 규소막(703)의 표면을 처리하고, 즉, 오존 함유 수용액을 이용하여 매우 얇은 산화물 막을 형성하고, 불산과 과산화수소수의 혼합 용액을 이용하여 상기 산화물 막을 에칭하여 깨끗한 표면을 형성한 후, 오존을 함유하는 수용액으로 처리하여 매우 얇은 산화물 막을 형성한다. 규소 표면 자체는 소수성이므로, 산화물 막을 형성하면 초산니켈 용액을 균일하게 도포할 수 있게 된다.
다음에, 500℃에서 1 시간 열처리를 수행하여 상기 게르마늄 함유 비정질 규소막에 함유된 수소를 방출시킨다. 다음에, 550℃에서 4 시간 열처리를 수행하여 결정화한다. 따라서, 도 7C에서 도시한 바와 같은 결정성 반도체 막(705)을 형성한다.
다음에, 결정화의 비(막의 전체 체적 중의 결정 성분의 비)를 증가시키고 결정립에 남아 있는 결함을 복구하기 위하여, 레이저 처리를 수행한다. 즉, 결정성 반도체 막(705)에 레이저 빔(706)을 조사한다. 308 nm의 파장을 가지며 30 Hz로진동하는 엑시머 레이저 빔을 사용한다. 레이저 빔은 광학계를 통해 400 내지 600 mJ/cm2으로 집속되고, 상기 레이저 처리는 90 내지 90%의 중첩비로 수행된다. 따라서, 도 7D에서 도시한 결정성 반도체 막(707)이 얻어진다.
실시예 2
게르마늄은, SiH4및 GeH4로 대표되는 원소를 함유하는 가스를 사용하여 플라즈마 CVD법에 의해 막을 형성하는 방법에 의해서뿐만 아니라, 비정질 규소막을 형성한 후 이온 주입법 또는 이온 도핑법(또는 플라즈마 도핑법으로도 불리워짐)에 의해 게르마늄을 첨가하는 방법에 의해서도 비정질 규소막에 첨가될 수 있다. 플라즈마 CVD법에 있어서, SiH4와 GeH4사이의 해리 에너지의 차이로 인해 동일한 고주파 전력에 의해 먼저적으로 분해된다. 이러한 경우에 있어서, 펄스 방전을 이용하는 것과 같은 성막 조건이 엄밀하게 제어되지 않으면, 게르마늄의 송이가 비정질 규소막에 형성됨으로써 게르마늄을 균일하게 분산시키는 것이 어렵게 된다.
도 8A 및 도 8B는 이온 주입법 또는 이온 도핑법에 의해 게르마늄을 첨가하는 단계를 나타내는 도면이다. 도 8A에 있어서, 차단층(702)이 실시예 1에서와 동일한 방식으로 유리 기판(701)상에 형성되고, 그 상부에는 비정질 규소막(708)이 50 nm의 두께로 형성된다. GeH4를 분해함으로써 게르마늄 이온이 얻어지고, 30 내지 100 keV의 가속 전압으로 비정질 규소막내로 주입된다. 게르마늄의 첨가량은 0.1 내지 10 원자% 이다. 이러한 이온 주입법 또는 이온 도핑법에 있어서, 게르마늄의 첨가량은 가속 전압 및 도즈량을 조절함으로써 정확히 조절된다. 규소 보다더욱 큰 질량을 갖는 게르마늄을 주입할 때, 비정질 규소막에 존재하는 미소 결정핵은 파괴됨으로써, 결정성 반도체 막을 형성하는데 있어서 더욱 바람직하게 되는 비정질 반도체 막을 얻는 것이 가능하게 된다.
따라서, 도 8B에서 도시한 바와 같이 게르마늄이 첨가되는 비정질 규소막이 형성된다. 다음에, 중량을 기준으로 10 ppm의 니켈을 함유하는 초산 니켈 용액이 스피너를 이용하여 도포됨으로써 니켈 함유 층(704)이 형성된다. 다음에, 실시예 1에서와 동일한 단계가 수행됨으로써 도 7D에서 도시한 바와 같은 결정성 반도체 막(707)이 얻어진다.
실시예 3
다음에, 비정질 규소막의 결정화를 촉진하는 금속 원소를 선택적으로 형성하는 방법을 도 9A-도 9C에 의거하여 설명한다. 도 9A에서, 기판(702)은 전술한 바와 같은 유리 기판 또는 석영 기판이다. 유리 기판을 사용하는 경우, 차단층이 실시예 1에서와 동일한 방식으로 형성된다.
게르마늄을 함유하는 비정질 규소막(721)이 실시예 1에서와 같이 플라즈마 CVD법에 의해 형성될 수 있거나, 또는 게르마늄이 실시예 2에서와 같이 이온 주입법 또는 이온 도핑법에 의해 도입될 수 있다. 또한, 450 내지 500℃의 온도에서 SiH4및 GeH4를 분해함으로써 감압 CVD법으로 막을 형성하는 방법을 이용할 수도 있다.
다음에, 게르마늄을 함유하는 비정질 규소막(721)상에 산화규소막(722)을150 nm의 두께로 형성한다. 산화규소막을 형성하는 방법에 특별한 제한이 있는 것은 아니지만, 산화규소막은, 예를 들어, 40 Pa의 반응 압력, 300 내지 400 ℃의 기판 온도, 13.56 MHz의 고주파수, 및 0.5 내지 0.8 W/cm2의 전력 밀도의 조건하에서 테트라에틸 오르토실리케이트(TEOS) 및 O2를 일제히 혼합함으로써 형성된다.
다음에, 산화규소막(722)에 개구부(723)를 형성하고, 중량 기준으로 10 ppm의 니켈을 함유하는 초산니켈 용액을 도포한다. 다음에, 니켈 함유 층(724)을 형성하고 이 층을 상기 개구부(723)의 바닥부에서만 게르마늄 함유 비결정 규소 층과 접촉시킨다.
500 내지 650 ℃의 온도에서 4 내지 24 시간, 예를 들어, 570 ℃의 온도에서 14 시간 열처리하여 결정화를 수행한다. 이러한 경우에 있어서, 결정화는 니켈이 접촉하는 비정질 규소막의 부분에서 먼저적으로 일어난 후 기판 표면과 평행한 방향으로 진행된다. 이와 같이 형성되는 결정성 규소막(725)은 현미경으로 보았을 때 특정의 방향으로 성장하는 주상 또는 침상 결정의 집합으로 이루어진다. 다음에, 산화규소막(722)을 제거하여 결정성 규소막(725)을 얻는다.
실시예 4
결정화에 이용되는 금속은 실시예 1-3에서 설명한 방법에 따라 형성되는 결정성 규소막에 남아 있는다. 평균 농도로 나타내는 경우, 상기 금속 원소는 막에 균일하게 분포되지는 않지만 1 x 1019/cm3을 초과하는 농도로 남아 있는다. 이러한 상태의 규소막은 TFT를 포함한 여러가지 반도체 장치의 채널 형성 영역으로 사용될수 있다. 그러나, 상기 금속 원소는 게터링(gettering)에 의해 제거하는 것이 바람직하다.
이 실시예에서는 도 10A-도 10C를 참조로 게터링 방법을 설명한다. 기판(730)은 실시예 1 또는 2의 유리 기판이거나 또는 실시예 3의 석영 기판이다. 유리 기판이 사용되는 경우, 실시예 1에서와 같이 차단층이 형성된다. 결정성 반도체 막(731)은 실시예 1 내지 3중 어느 한 방법에 의해 형성될 수 있다. 마스킹을 위한 산화규소막(732)이 결정성 규소막(731)의 표면상에 150 nm의 두께로 형성되고, 그 상부에 개구부(733)가 형성됨으로써 결정성 규소막이 노출된다. 실시예 3의 경우, 도 9A에서 도시한 산화규소막(722)을 그대로 이용할 수 있으며, 도 9B의 단계 및 차후의 단계가 이 실시예의 단계에 그대로 적용될 수 있다. 다음에, 이온 도핑법에 의해 인을 첨가하여 1 x 1019내지 1 x 1022/cm3의 농도를 갖는 인 첨가 영역(735)을 형성한다.
다음에, 도 10B를 참조하면, 550 내지 850 ℃에서 5 내지 24 시간, 예를 들어, 600 ℃에서 12 시간 질소 분위기에서 열처리를 수행한다. 다음에, 인이 첨가된 영역(735)은 게터링 부위(gettering site)로서 작용하고, 결정화 규소막(731)에 남아있는 촉매 원소가 인 첨가 영역(735)에서 분리될 수 있다.
다음에, 도 10C를 참조하면, 마스킹을 위한 산화규소막(732) 및 인이 첨가된 영역(735)이 에칭에 의해 제거됨으로써, 결정화 단계에서 사용되는 금속 원소의 농도가 1 x 1017/cm3이하로 감소되는 결정성 규소막(736)이 얻어진다.
실시예 5
이 실시예에서는 절연막의 계면 높이를 감소시키거나 결정립내의 결함을 감소시킴으로써 TFT 등에 바람직하게 이용될 수 있는 방법을 설명한다. 도 11A에서 도시된 게르마늄을 함유하는 결정성 규소막(801)은 실시예 3에서 형성된 것일 수 있다. 또한, 게르마늄을 함유하는 결정성 규소막(801)은 실시예 4에서 설명한 게터링 처리된 것일 수 있다. 그러나, 이 실시예에서, 기판은 최소한 700 내지 1000℃의 내열성을 가지므로, 석영 기판이 이용된다.
게르마늄 함유 결정성 규소막상의 절연막(803)은 주성분으로서 산화규소 함유 재료로 이루어진다. 예를 들어, 산화규소막 또는 질화산화규소막이 CVD법에 의해 50 nm의 두께로 형성된다.
도 11B에 도시한 바와 같이, 할로겐(대표적으로 염소) 및 산소를 함유하는 분위기에서 절연막(803)이 형성되는 상태에서 열처리가 수행된다. 이러한 실시예에서, 이 열처리는 950℃에서 30분간 수행된다. 처리 온도는 700 네지 1000 ℃의 범위에서 선택될 수 있고, 처리 온도는 10분 내지 8시간의 범위에서 선택될 수 있다.
열처리 때문에, 약 20 nm의 산화물막(804)이 게르마늄 함유 결정성 규소막(802)과 절연막(803) 사이의 계면에서 형성되고, 감소된 두께를 갖는 게르마늄 함유 결정성 규소막(805)이 형성된다. 불순물 원소, 특히 할로겐 분위기에서의 산화 단계에서 절연막(803) 및 게르마늄 함유 결정성 규소막(802)에 함유되는 금속 불순물 원소는 할로겐과 함께 화합물을 형성하므로, 기체상으로 제거될 수 있다.상기의 처리를 통해서 얻은 산화물 막(804)과 게르마늄 함유 결정성 규소막(805)사이의 계면은 낮은 계면 준위 밀도를 가지므로 아주 바람직한 것이다.
실시예 6
이 실시예에서는 n채널형 TFT(920) 및 p채널형 TFT(921)를 상보적으로 결합함으로써 CMOS형 TFT를 형성하는 경우를 도 19A-도 19E를 참조로 설명한다.
도 19A에 있어서, 게르마늄을 함유하는 결정성 규소막이 기판(901)상에 형성된다. 게르마늄을 함유하는 결정성 규소막은 실시예 1-4의 단계에 의해 형성되는 것일 수 있다. 기판(901)이 유리 기판인 경우에는 차단층(902)이 형성된다. 게르마늄을 함유하는 결정성 규소막은 소자간 분리를 위해 소정의 사이즈로 에칭됨으로써, 섬형태의 반도체 층(903, 904)이 형성된다.
제 1 절연막(905)이 TFT의 게이트 절연막으로 이용되고, 30 내지 200 nm의 두께로 형성된다. 제 1 절연막(905)은 SiH4및 N2O로 이루어진 질화산화규소막이거나 또는 플라즈마 CVD법에 의해 TEOS 및 N2O로 이루어지는 질화산화규소막이다. 이 실시예에서는 75 nm의 두께로 형성되는 전자의 막을 선택하여 이용한다. 또한, 제 1 절연막(905)은 실시예 5의 방법에 의해서도 형성될 수 있다.
제 1 절연막(905)상에는 탄탈, 텅스텐, 티탄, 알루미늄 및 몰리브덴으로부터 선택되는 한 종 이상의 원소를 함유하는 도전성 물질의 게이트 전극(906, 907)이 형성된다.
다음에, 도 19B를 참조하면, 인이 이온 도핑법으로 도핑됨으로써 n채널형TFT(920)에 LDD 영역이 형성된다. H2에 의해 0.1 내지 5%로 희석되는 포스핀(PH3)을 도핑 가스로 사용한다. 그러나, 각각의 반도체 층(903, 904)에 형성되는 제 1 불순물 영역(908)은 1 x 1017내지 1 x 1019/cm3의 평균 농도를 가지게 된다. 이때, 게이트 전극(906, 907)은 도핑되는 인에 대한 마스크로 작용하고, 불순물 영역(908)이 자기정합적으로 형성된다.
다음에, 도 19C를 참조하면, 마스크(909)가 포토레지스트를 이용하여 형성되고, 이온 도핑법에 의해 인이 다시 도핑된다. 이러한 도핑으로 인해, 제 2 불순물 영역(910, 912)은 1 x 1020내지 1 x 1021/cm3의 평균 인 농도를 가진다. 따라서, 반도체 층(903)에서 형성되는 제 1 불순물 영역(911)은 LDD 영역으로 이용되고, 제 2 불순물 영역(910)은 소스 및 드레인 영역으로 이용된다.
도 19D에 도시한 p채널형 TFT(921)에 있어서, 마스크(913)가 포토레지스트를 이용하여 형성되고, 반도체 층(904)에 붕소가 도핑된다. H2로서 0.1 내지 5%로 희석된 디보란(B2H6)이 도핑 가스로 이용된다. 반도체 층(904)에 형성되는 제 3 불순물 영역(914)에, 인 농도보다 1.5 배 내지 3 배 많은 양으로 붕소가 첨가됨으로써 n형으로부터 p형으로 전환된다. 따라서, 제 3 불순물 영역은 1.5 x 1020내지 3 x 1021/cm3의 평균 농도를 가진다. 따라서, 반도체 층(904)에 형성되는 제 3 불순물 영역(914)은 p채널형 TFT(921)의 소스 및 드레인 영역으로 이용된다.
다음에, 층간절연막(915)이 플라즈마 CVD법에 의해 질화규소막 및 질화산화규소막으로 형성된다. 또한, 첨가되는 불순물 원소는 활성화를 위해 350 내지 500℃의 온도에서 열처리되어야 한다. 열처리는 층간 절연막(915)을 형성한 후에 수행됨으로써 질화규소막 및 질화산화규소막에 함유된 수소가 방출되어 반도체 층(903, 904)으로 확산되어 수소화를 수행함으로써, 반도체 층 내부 및 그 계면의 결함을 보상한다. 또한, 소스 및 드레인 전극(916, 917)이 형성되어 TFT를 형성한다.
채널 형성 영역(918, 919)은 격자면{101}상에서 고도로 배향되는 게르마늄 함유 결정성 규소막으로 이루어진다. 이러한 채널 형성 영역은 게이트 절연막에 대하여 우수한 계면 특성을 가지며, 결정 입계 및 결정립에서 감소된 결함 밀도를 가지며, 고전계 효과 이동도를 얻을 수 있게 한다.
상기의 단계를 통해서, n채널형 TFT (920) 및 p채널형 TFT(921)가 상보적으로 서로 결합되어 있는 CMOS형 TFT가 얻어진다. n채널형 TFT(920)는 채널 형성 영역과 드레인 영역의 사이에 형성되는 LDD 영역을 가짐으로써, 드레인 단자에 전기장이 집중되는 것을 방지한다. 상기 CMOS형 TFT는 액티브 매트릭스형 액정 표시장치 또는 EL 표시장치의 구동회로의 형성을 가능하게 한다. 또한, 화소부를 형성하기 위한 트랜지스터에 n채널형 TFT 또는 p채널형 TFT를 적용할 수도 있다. 또한, 통상의 반도체 기판을 이용하여 여태까지 제조되어온 LSI를 대체하기 위한 박막 집적 회로를 실현하기 위한 TFT로서 상기 트랜지스터를 사용할 수도 있다.
실시예 7
결정화에 사용되는 금속 원소는 실시예 1-3에서 설명한 방법에 따라 형성되는 결정성 규소막에 잔류한다. 이 실시예에서는 금속 원소를 실시예 4와 상이한 방식으로 제거하는 방법을 설명한다. 이 방법은 희유 가스 원소가 첨가되는 반도체 막 또는 희유 가스 원소를 함유하는 반도체 막을 게터링 부위로서 이용하여, 금속 원소의 첨가에 의하여 형성되는 결정화 반도체 막으로부터 금속 원소를 열처리에 의하여 제거하는 것으로 이루어진다. 이 방법을 도 23A-도 23E를 참조로 설명하기로 한다.
먼저, 면{101}상에서 고도로 배향되는 결정성 규소막을 실시예 1-3의 방법중 어느 한 방법으로 얻는다. 도면 부호 2000은 절연 표면을 갖는 기판을 나타내고, 2001은 산화규소막, 질화규소막 또는 질화산화규소막(SiOxNy)과 같은 절연막으로 이루어지는 하부 절연막을 나타낸다. 여기서, 유리 기판이 사용되며, 하부 절연막(2001)은 SiH4, NH3및 N2O를 반응가스로서 이용하여 50 내지 100 nm의 두께로 형성한 제 1 질화산화규소막, 및 SiH4및 N2O를 반응가스로서 사용하여 100 내지 150 nm의 두께로 형성한 제 2 질화산화규소막의 적층물로 이루어진 이층 구조를 갖는다. 또한, 하부 절연막으로서 질화규소막의 단일 층을 사용할 수도 있다. 이러한 질화규소막을 사용하면, 유리 기판에 함유되는 알칼리 금속이 나중에 형성되는 반도체 막내로 확산하는 것을 방지하는 차단층으로서의 효과 외에도, 나중에 수행되는 게터링 단계에서 게터링 효과를 강화하는 효과가 나타난다. 게터링시에, 니켈은 고산소 농도의 영역으로 이동할 수 있다. 따라서, 반도체 막과 접촉하는 하부 절연막으로서 질화규소막을 사용하면 아주 우수한 효과가 얻어진다. 또한, 질화산화규소막 및 질화규소막이 순차적으로 적층되어 있는 적층 구조를 사용할 수도 있다. 또는, 제 1 질화산화규소막, 제 2 질화산화규소막 및 질화규소막이 순차적으로 적층되어 있는 3층 구조를 사용할 수도 있다.
다음에, 하부 절연막 상에 플라즈마 CVD법, 감압 열 CVD법 또는 스퍼터링법을 이용하여 비정질 반도체 막을 형성한 후, 실시예 1에서 설명한 결정화를 수행하여 게르마늄을 함유하는 결정성 반도체 막(2002)을 형성한다(도 23A).
이 실시예에서, 게르마늄을 함유하는 비정질 규소막은 플라즈마 CVD법에 의해 형성되고, SiH4및 H2를 이용하여 10%로 희석한 GeH4가스가 반응실내로 도입되고, 글로우 방전에 의해 분해되어 하부 절연막(2001)상에 퇴적된다. 이와 같이 형성되는 게르마늄 함유 비정질 규소막의 표면상에는 오존 함유 수용액을 이용하여 매우 얇은 산화물 막이 형성된다. 다음에, 중량을 기준으로 10 ppm의 니켈을 함유하는 초산니켈 용액을 스피너를 이용하여 상기 막의 전체 표면상에 도포함으로써 니켈 함유 층을 형성한다. 다음에, 500 ℃의 온도에서 1 시간 열처리를 수행하여 게르마늄 함유 비정질 규소막에 함유된 수소를 방출한다. 다음에, 어닐 로(furnace)에서 550℃로 4 시간 열처리를 수행하여 결정화한다.
결정화는 어닐 로를 이용하는 열처리 대신에, 할로겐 램프, 금속 할로겐화물 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프 또는 고압 수은 램프와 같은 광원으로부터 방출되는 강한 광을 조사함에 의해서도 달성될 수 있다. 광원을 사용하는 경우, 광원을 60 내지 240초간, 바람직하게는, 110 내지 150초간 점등 상태로 유지함으로써 막을 650 내지 750℃, 바람직하게는 700℃로 가열한다.
따라서, 게르마늄을 함유하는 비정질 규소막이 결정화됨으로써 게르마늄을 함유하는 결정성 규소막(2002)이 얻어진다. 게터링 동안에, 니켈은 산소 농도가 높은 영역으로 이동할 수 있다. 따라서, 게르마늄 함유 결정성 규소막(2002)의 산소 농도는 5 x 1018/cm3이하로 설정하는 것이 바람직하다.
또한, 상기 결정화 후, 분리되는 금속 원소는 묽은 불산 또는 FPM(불산, 과산화수소수 및 순수의 혼합 용액)과 같은 불산 함유 에칭액에 의해 감소 또는 제거된다. 또한, 불산을 함유하는 에칭액을 이용하여 표면을 에칭하는 경우, 상기의 광원 램프로부터 방출되는 강한 광을 조사하여 표면을 평탄화하는 것이 바람직하다.
또한, 상기 결정화 후, 상기 막에 레이저 빔 또는 광원 램프의 광과 같은 강한 광을 조사함으로써 결정화를 더욱 증가시킬 수도 있다. 레이저 빔은 400 nm 이하의 파장을 갖는 엑시머 레이저 빔이거나 또는 YAG의 제2 고조파 또는 제3 고조파일 수 있다. 레이저 빔 또는 광원 램프의 광과 같은 강한 광을 조사하여 결정화를 증가시킨 후, 분리되는 금속 원소는 불산 함유 에칭액을 이용하여 제거 또는 감소시킬 수 있다. 또는, 광원 램프의 강한 광을 조사하여 표면을 평탄화시킬 수도 있다.
다음에, 게터링을 행하여 게르마늄 함유 결정성 규소막에 함유된 금속 원소를 제거한다. 먼저, 게르마늄을 함유하는 결정성 규소막상에 장벽층(2003)을 형성한다. 장벽층(2003)으로서는, 금속 원소(이 경우에는 니켈)를 게터링 부위에 통과시킬 수 있지만 게터링 부위를 제거하는 단계에서 사용되는 에칭액은 침투시키지 않는 다공성 막이 형성된다. 여기서, 오존수와 산화규소막(SiOX)으로 처리함으로써 형성되는 화학적 산화물 막이 사용될 수 있다. 본 명세서에서, 이러한 특성을 갖는 막은 특히 다공성 막으로 나타낸다. 또한, 장벽층(2003)은 매우 얇고, 자연적으로 산화되는 막이거나 또는 산소 함유 분위기에서 자외선의 조사에 의한 오존 발생에 의해 산화되는 산화물 막일 수 있다.
다음에, 반도체 막(2004)이 장벽층(2003)상에 형성됨으로써 차후의 게터링 처리에서 게터링 부위로 작용한다(도 23B). 반도체 막(2004)은 플라즈마 CVD법, 감압 열 CVD법, 또는 바람직하게는 스퍼터링법에 의해 형성되는 비정질 구조를 갖는 것일 수 있다. 반도체 막(2004)은 50 내지 200 nm, 바람직하게는 150 nm의 두께를 가진다. 차후의 게터링 처리에서, 니켈은 높은 산소 농도를 갖는 영역으로 이동할 수 있다. 따라서, 반도체 막(2004)은 게터링 효율을 개선하기 위하여 산소(SIMS 분석으로 측정하였을 때 5 x 1018/cm3이상, 바람직하게는, 1 x 1019/cm3이상의 농도)를 함유하는 것이 바람직하다. 또한, 1 x 1020/cm3의 농도로 희유 가스 원소를 함유하는 반도체 막이 형성된다.
반도체 막을 형성하는 가장 바람직한 방법은 스퍼터링법에 의해 규소를 타깃으로 사용하며 희유 가스를 스퍼터링 가스로 사용하는 방법이다. 스퍼터링법에 따라, 막을 형성할 때 압력이 감소함으로써 희유 가스가 반도체 막에 쉽게 갇히게 된다. 따라서, 1 x 1020내지 5 x 1021/cm3, 바람직하게는 1 x 1020내지 1 x 1021/cm3의 농도로 희유 가스 원소를 함유하는 반도체 막을 형성하는 것이 가능하게 된다.
희유 가스 원소는 He, Ne, Ar, Kr 및 Xe로부터 선택되는 한 종 이상이다. 전기장이 가속되는 반도체 막내로 그 이온을 주입할 때, 게터링 부위를 형성하면서 댕글링 결합 또는 격자 뒤틀림을 형성할 수 있다. 이러한 희유 가스 가운데서, 값싸게 이용할 수 있는 Ar 가스를 사용하는 것이 바람직하다. 희유 가스 원소를 첨가하기 위한 처리 시간은 약 1분 또는 2분 정도로 짧으므로, 반도체 막에 고농도의 희유 가스 원소를 첨가할 수 있다. 따라서, 인을 사용하는 게터링과 비교하여 처리량이 현저히 증가한다.
희유 가스 외에도, H, H2, O, O2, P 및 B로부터 선택되는 한 종 이상의 원소를 추가로 첨가할 수도 있다. 복수 종의 원소를 첨가할 때, 게터링 효과가 상승작용적으로 얻어질 수 있다.
게터링은 열처리하거나 또는 광원 램프의 광을 조사함으로써 수행된다. 열처리에 의해 게터링을 수행하는 경우, 열처리는 450 내지 800℃에서 1 내지 24 시간, 예를 들어, 500℃에서 4 시간 질소 분위기에서 수행된다. 또한, 광원 램프의 강한 광을 조사하여 게터링을 수행하는 경우, 가열을 위한 광원 램프는 120 내지 300초, 바람직하게는, 180초간 점등 상태로 유지됨으로써 650 내지 750℃에서 열처리를 수행한다.
게터링으로 인해, 니켈은 도 23D에 도시한 바와 같이 화살표의 방향(수직 방향)으로 이동함으로써, 장벽층(2003)으로 덮여진 게르마늄 함유 결정성 규소막(2002)으로부터 금속 원소가 제거되거나 또는 금속 원소의 농도가 감소한다. 인을 사용하는 게터링과 비교하여, 희유 가스 원소를 첨가하는 게터링은 아주 효과적이게 됨으로써, 예를들어 1x1020/cm3내지 5x1021/cm3의 아주 높은 농도로 희유 가스를 첨가할 수 있으므로, 결정화를 수행하기위해 금속 원소를 증가된 농도로 첨가할 수 있다. 즉, 결정화를 위한 금속 원소의 첨가량을 증가시키면, 결정화는 더욱 단축된 시간내에 달성될 수 있다. 결정화 시간을 변화시키지 않는 경우, 증가된 양으로 첨가되는 금속 원소로 인해 결정화 온도를 더욱 감소시키는 것이 가능하게 된다. 또한, 결정화를 위한 금속 원소를 증가된 양으로 첨가하는 경우, 감소된 양의 핵이 자연적으로 발생됨으로써 바람직한 결정성 반도체 막을 형성하는 것이 가능하게 된다.
게터링 처리후, 반도체 막인 게터링 부위(2005)가 에칭에 의해 선택적으로 제거된다. 에칭 방법은 히드라진 또는 테트라에틸암모늄 히드록사이드 ((CH3)4NOH)의 화학식)와 같은 알칼리 용액을 이용하는 습식 에칭, 또는 플라즈마를 사용하지 않고 ClF3를 이용하는 건식 에칭일 수 있다. 여기서, 장벽층(2003)은 에칭 스토퍼로서 작용한다. 다음에, 장벽층(2003)은 불산을 이용하여 제거할 수 있다.
다음에, 상기 게르마늄 함유 결정성 규소막을 원하는 형상으로 에칭하여 섬형태로 분리되는 반도체 층(2006)을 형성한다(도 23E).
도 24A 및 도 24B는 게터링 처리 전후에 금속 원소(여기서는 니켈)의 농도를 전반사 X선 형광 분광법(TXRF)으로 측정한 결과를 보여준다. 도 24B에 도시한 바와 같이, TXRF는 X선 빔을 아주 얕은 각으로 막 표면에 입사함으로써 금속 원소와 같은 불순물에 의해 방출되는 X선 형광을 검출하는 측정 방법이다. TXRF는 표면으로부터 3 내지 5 nm 깊이로부터 얻어지는 데이터를 제공하고, 또한 결정성 규소막에 남아 있는 니켈 농도의 평가를 가능하게 한다. 검출 감도는 거의 1010/cm2이다.
도 24A에서, 세로 좌표는 니켈 농도를 나타낸다. 게터링 처리하지 않은 시료의 데이터는 5 x 1012의 값(임의 값)을 포함한다. 그러나, 게터링 처리된 시료는 더욱 작은 값을 나타내며, 이러한 결과로부터 결정성 반도체 막의 니켈 농도는 게터링 처리를 통해 약 1/100으로 감소한다는 것을 알 수 있다. 450 ℃와 500℃의 온도에서 수행한 게터링 처리들을 서로 비교하면, 니켈 농도는 500℃의 경우에 더욱 감소한다는 것을 알 수 있다.
이러한 실시예에서 얻은 게르마늄 함유 결정성 반도체 막은 면[101]에 대하여 고도로 배향되며, 충분히 낮은 농도의 금속 원소를 함유하며, TFT 특성중 오프 전류의 저하를 가능하게 한다.
실시예 8
본 발명의 반도체 장치는 여러가지 전자 장치의 표시장치 및 집적 회로를 대체하고 통상적인 집적 회로를 대체하기 위한 회로에 적용될 수 있다. 이러한 반도체 장치로는 휴대형 정보 단말기(예를 들어, 전자 노트북, 이동식 컴퓨터, 휴대폰), 비디오 카메라, 스틸 카메라, 퍼스널 컴퓨터, TV 및 프로젝터가 있다. 이러한 예들이 도 20A 내지 도 22D에 나타내어져 있다.
도 20A는 표시 패널(2701), 조작 패널(2702) 및 접속부(2703)를 포함하는 휴대폰(cell phone)을 도시하며, 표시 패널(2701)은 표시장치(2704), 음성 출력 장치(2705) 및 안테나(2709)를 포함한다. 조작 패널(2702)은 조작 키(2706), 전원 스위치(2707), 음성 출력 장치(2708)등을 포함한다. 본 발명은 표시장치(2704)에 적용된다.
도 20B는 비디오 카메라를 도시한다. 이 비디오 카메라는 메인 본체(9101), 표시장치(9102), 음성 입력 장치(9103), 조작 스위치(9104), 배터리(9105), 및 영상 수신 장치(9106)을 포함한다. 본 발명은 표시장치(9102)에 적용될 수 있다.
도 20C는 본체(9201), 카메라 장치(9202), 영상수신 장치(9203), 조작 스위치(9204), 및 표시장치(9205)로 구성되는 이동식 컴퓨터 또는 휴대형 정보 단말기를 도시한다. 본 발명의 반도체 장치는 표시장치(9205)에 적용될 수 있다.
도 20D는 본체(9401), 스피커(9402), 표시장치(9403), 수신 장치(9404) 및 증폭 장치(9405)로 구성되는 TV 수상기를 도시한다. 본 발명은 표시장치(9403)에 적용될 수 있다.
도 20E는 본체(9501), 표시장치(9503), 저장 매체(9504), 조작 스위치(9505) 및 안테나(9506)로 구성되는 휴대형 노트북으로서, 미니 디스크(MD) 또는 DVD에 저장된 정보를 표시하기 위하여 그리고 안테나에 수신되는 정보를 표시하기 위하여사용되는 것이다. 본 발명은 표시장치(9503) 및 저장 매체(9504)에 적용될 수 있다.
도 21A는 본체(9601), 영상 입력 장치(9602), 표시장치(9603) 및 키보드(9604)로 구성되는 퍼스널 컴퓨터를 도시한다. 본 발명은 표시장치(9603) 및 그 안에 포함되는 여러 가지 집적 회로에 적용될 수 있다.
도 21B는 프로그램을 기록하는 기록 매체(이하, 기록 매체로 나타냄)를 이용한 플레이어를 도시한다. 이 플레이어는 본체(9701), 표시장치(9702), 스피커 장치(9703), 기록 매체(9704), 및 조작 스위치(9705)로 구성된다. 이 플레이어는 DVD(digital versatile disk) 또는 CD를 기록 매체로 사용하며, 음악 또는 영화를 감상하고 게임 또는 인터넷을 할 수 있는 것이다. 본 발명은 표시장치(9702) 및 그 안에 포함되는 여러가지 집적 회로에 적용될 수 있다.
도 21C는 디지털 카메라를 도시한다. 이 디지털 카메라는 본체(9801), 표시장치(9802), 접안렌즈 장치(9803), 조작 스위치(9804), 및 영상 수신 장치(도시하지 않음)로 구성된다. 본 발명은 표시장치(9802) 또는 그 안에 포함되는 여러가지 집적 회로에 적용될 수 있다.
도 22A는 프로젝터(3601) 및 스크린(3602)으로 구성되는 전방형 프로젝터를 도시한다. 본 발명은 프로젝터(3601) 및 기타 신호 제어 회로에 적용될 수 있다.
도 22B는 본체(3701), 프로젝터(3702), 거울(3703) 및 스크린 (3704)으로 구성되는 후방형 프로젝터를 도시한다. 본 발명은 프로젝터(3702) 및 기타 신호 제어 회로에 적용될 수 있다.
도 22C는 도 22A 및 도 22B의 프로젝터의 구조를 도시하는 도면이다. 각각의 프로젝터(3601, 3702)는 광원 시스템(3801), 거울(3802, 3804-3806), 이색 거울(3803), 프리즘(3807), 액정 표시장치(3808), 위상차 판(3809) 및 투사 광 시스템(3810)으로 구성된다. 투사 광 시스템(3810)은 투영 렌즈를 갖는 광학계로 구성된다. 이 실시예는 3개 플레이트형의 예를 도시하고 있지만, 이러한 예로 제한되는 것은 아니며 단일 판형의 것을 사용할 수도 있다. 또한, 사용자는 도 22C에서 화살표로 도시한 광로를 따라, 광학 렌즈, 편광 기능을 갖는 막, 위상차를 조절하는 막, 및 IR 막과 같은 광학계를 적당히 마련할 수 있다.
도 22D는 도 22C에 도시한 광원 시스템(3801)의 구조를 도시하는 도면이다. 이 실시예에서, 광원 시스템(3801)은 반사경(3811), 광원(3812), 렌즈 배열(3813, 3814), 편광/전환 요소(3815), 및 집광 렌즈(3813)로 구성된다. 도 22D에서 도시한 광원 시스템은 단순한 예에 지나지 않는 것으로서, 이것에만 특별히 제한되는 것은 아니다. 예를 들어, 사용자는 광학 렌즈, 편광 기능을 갖는 막, 위상차를 조절하는 막 및 IR 막과 같은 광학계와 함께 상기 광학계를 적당히 마련할 수 있다.
도시하지는 않았지만, 본 발명은 네비게이션 시스템, 냉장고, 세탁기, 전자 오븐 및 고정식 전화기에 표시장치로서 적용될 수 있다. 따라서, 본 발명은 광범위하게 이용될 수 있으며, 여러 가지의 제품에 적용될 수 있다.
전술한 바와 같이, 본 발명에 의하면, 주성분으로서 규소 및 0.1 원자% 내지 10 원자%(바람직하게는 1 원자% 내지 5 원자%)의 게르마늄을 함유하는 비정질 반도체 막에 금속 원소를 첨가하면서 상기 막을 열처리 및 결정화하여 얻은 반도체 장치로서, 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 반도체 장치를 얻을 수 있다. 상기 결정성 반도체 막을 이용하여, 박막 트랜지스터의 채널 형성 영역을 형성할 수 있다.
고도로 배향되는 격자면{101}을 갖는 결정성 반도체 막을 이용한 TFT는 액티브 매트릭스 액정 표시장치 및 EL 표시장치를 제조하고, 통상적인 반도체 기판을 이용하여 제조되는 LSI를 대체하기 위한 박막 집적 회로를 실현하는데 이용될 수 있다.
Claims (132)
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법(electron backscatter diffraction pattern method)으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 포함하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 포함하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 12 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 12 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 12 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 포함하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 박막 트랜지스터로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 함유하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지는 것을 특징으로 하는 반도체 장치.
- 규소를 포함하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 20% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 반도체 장치.
- 규소를 포함하는 결정성 반도체 막에서 하나 이상의 채널 형성 영역을 포함하는 반도체 장치로서,상기 결정성 반도체 막은 금속 원소가 첨가되고 규소를 함유하는 비정질 규소막을 가열함으로써 형성되며,상기 비정질 반도체 막은 게르마늄을 0.1 원자% 내지 10 원자%의 농도로 함유하고,상기 결정성 반도체 막의 격자면 {101}의 5% 이상은 전자 후방산란 회절 패턴법으로 측정하였을 때 상기 결정성 반도체 막의 표면에 대하여 5도 이하의 각을 가지며, 격자면 {001}의 3% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며, 격자면 {111}의 5% 이하는 상기 결정성 반도체 막의 표면에 대하여 10도 이하의 각을 가지며,상기 결정성 반도체 막은 각각 5 x 1018/cm3이하의 농도의 질소 및 탄소, 및 1 x 1019/cm3이하의 농도의 산소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 31 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 31 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 31 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 2 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 2 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 5 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 6 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 6 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제6 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 6 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 7 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 7 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는것을 특징으로 하는 박막 트랜지스터.
- 제 7 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 7 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 8 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 12 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 13 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 13 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 13 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 13 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 15 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 15 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 15 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 박막 트랜지스터.
- 제 15 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 박막 트랜지스터.
- 제 21 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 21 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 21 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 21 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 23 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 23 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 23 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 23 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 24 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 24 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 24 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 24 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 25 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 25 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 25 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 25 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 26 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 26 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는것을 특징으로 하는 반도체 장치.
- 제 26 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 26 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 27 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 31 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 32 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 32 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 32 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 32 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 33 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 33 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 33 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 33 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 34 항에 있어서, 상기 결정성 반도체 막은 1 x 1017/cm3이하의 농도로 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 34 항에 있어서, 상기 결정성 반도체 막은 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 이루어진 군에서 선택되는 한 종 이상의 금속 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 34 항에 있어서, 상기 결정성 반도체 막은 20 내지 100 nm의 두께를 가지는 것을 특징으로 하는 반도체 장치.
- 제 34 항에 있어서, 상기 결정성 반도체 막은 수소 또는 할로겐 원소를 함유하는 것을 특징으로 하는 반도체 장치.
- 제 20 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을 기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 21 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을 기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 22 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 23 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을 기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 24 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을 기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
- 제 25 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을 기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
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- 제 31 항에 있어서, 상기 반도체 장치는 휴대폰, 비디오 카메라, 이동식 컴퓨터, 휴대형 정보 단말기, TV 수상기, 휴대형 노트북, 퍼스널 컴퓨터, 프로그램을 기록하는 기록 매체를 구비하는 플레이어, 디지털 카메라, 전방형 프로젝터 및 후방형 프로젝터로 이루어진 군에서 선택되는 것을 포함하는 것을 특징으로 하는 반도체 장치.
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