KR20010107535A - 판상체 및 반도체 장치의 제조 방법 - Google Patents

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KR20010107535A
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사까모또노리아끼
고바야시요시유끼
사까모또준지
마시모시게아끼
오까와가쯔미
마에하라에이주
다까하시고우지
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다카노 야스아키
산요 덴키 가부시키가이샤
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83385—Shape, e.g. interlocking features
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    • H01L2224/852—Applying energy for connecting
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Abstract

플렉시블 시트가 지지 기판으로서 일체로 형성된 BGA가 있다. 그러나, 이 지지 기판은, 본래 필요하지 않고 여분의 재료이다. 더구나 플렉시블 시트 자체가 비싸고, 게다가 플렉시블 시트의 두께가 반도체 장치의 박형화에 폐해를 가져오고 있었다.
제2 본딩 패드(17), 배선(18) 및 외부 인출용 전극(19)과 실질적으로 동일한 패턴의 도전 피막(11)이 형성된 판상체(板狀體)(10), 또한 이 도전 피막(11)을 통해 하프 에칭된 판상체(30)를 형성함으로써, 반도체 메이커가 후속 공정을 이용하여 BGA 구조의 반도체 장치(23)를 제조할 수가 있다.

Description

판상체 및 반도체 장치의 제조 방법{PLATE AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 판상체 및 반도체 장치의 제조 방법에 관한 것으로서, 특히 BGA (Ball Grid Array) 구조의 문제를 해결하는 것에 관한 것이다.
최근, IC 패키지는 휴대 기기나 소형·고밀도 실장 기기에의 채용이 증가하여, 종래의 IC 패키지와 그 실장 개념이 크게 변하고 있다. 상세하게는, 예를 들면 전자 재료(1998년 9월호 22페이지∼)의 특집 「CSP 기술과 그것을 지지하는 실장 재료·장치」에 기술되어 있다.
도 15는 플렉시블 시트(50)를 매개 기판으로서 채용하는 BGA에 관한 것이고, 도 15의 (A)는 평면도, 도 15의 (B)는 A-A 선에 있어서의 단면도이다.
이 플렉시블 시트(50)의 상에는 접착제를 통해 동박 패턴(51)이 접합되어 있다. 이 플렉시블 시트(50)상에는 IC 칩(52)이 고착되고, 이 IC 칩(52)의 주위에 본딩용 패드(53)가 상기 동박으로 형성되어 있다. 또한 이 본딩용 패드(53)와 일체로 형성되는 배선(54)을 통해 땜납 볼 접속용 패드(55)가 형성되고, 이 땜납 볼 접속용 패드(55)에 땜납 볼(56)이 형성되어 있다.
도 15의 (A)에서는, 플렉시블 시트(50)가 외측의 실선으로 도시되고, 굵은 선의 구형이 IC 칩(52)이다. 도면에서도 알 수 있듯이, 이 IC 칩(52)의 주위에 형성된 본딩용 패드군(53···)의 내측에는, 땜납 볼 접속용 패드군(55···)이 매트릭스형으로 분산되어 형성되어 있다.
이 땜납 볼 접속용 패드군(55···)의 이면은, 플렉시블 시트(50)가 가공되어 개구부(57)가 설치되어 있고, 이 개구부(57)를 통해 땜납 볼(56)이 형성되어 있다.
전술한 플렉시블 시트(50)는 세라믹 기판, 프린트 기판 등과 마찬가지로 기판으로서 활용되는 것이고, 이들 기판의 중에서 가장 얇게 할 수 있는 부재이다. 그러나 플렉시블 시트의 가격은 세라믹 기판이나 프린트 기판의 가격보다 비교적 높고, 더구나 개구부(57)의 가공비를 포함시키면 BGA의 비용을 대폭 상승시켜 버리는 문제가 있었다.
또한, 휴대 기기에 실장되는 반도체 장치는 보다 박형·경량이 기대되고 있고, 전술한 BGA도 박형·경량이 기대되고 있었다. 그러나, Cu박 패턴을 형성하는 공정, IC 칩(52)을 탑재하는 공정, 또한 금속 세선(58)을 본딩하는 공정을 생각하면, 플렉시블 시트(50)는 지지 기판으로서 채용해야만 하는 부재이고, 플렉시블 시트(50)를 없애는 것은 제조 방법으로부터 생각하더라도 불가능했다.
또한, Cu박 패턴은 플렉시블 시트(50) 상에 접착제로 접합되어 있고, 이 Cu박 패턴이 변형하거나 박리되기도 하는 문제도 있었다. 특히 IC 칩(52)의 패드 수는 해마다 그 수가 증가하여, 이것을 BGA에서 실현하려고 하면, Cu박 패턴을 미세화할 필요가 있었다. 그것에 따라 배선(54), 본딩 패드(53)의 접착 면적이 감소하여, Cu박 패턴이 변형하거나 박리되기도 하는 문제가 더욱 발생하는 문제가 있었다.
또한, 제조 공정을 생각하면, 반도체 메이커가 소정의 패턴 데이터를 플렉시블 시트 메이커에 전달하고, 플렉시블 시트 메이커가 패턴화하여 플렉시블 시트를 제조하고, 이 완성된 플렉시블 시트를 반도체 메이커가 구입하기 때문에, BGA를 제조하기까지 많은 시간이 걸리는 문제가 있었다. 따라서, 반도체 메이커는 상기 BGA를 짧은 납기 내에서 사용자에게 납품할 수 없는 문제도 있었다.
또한, 플렉시블 시트(50)가 개재하기 때문에, IC 칩(52)의 방열성이 나쁜 문제도 있었다.
본 발명은 전술한 많은 과제에 감안하여 이루어진 것으로, 제1 측면으로, 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고 평탄면으로 이루어지는 제2 표면을 포함하는 판상체로서,
상기 제2 표면에는, 반도체 소자 탑재 영역의 주변에 설치된 본딩 패드, 이 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및 이 배선과 일체로 설치된 외부 인출용 전극과 실질적으로 동일한 패턴의 제1 도전 피막이 형성되는 것으로 해결하는 것이다.
제2 측면으로, 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고 평탄면으로 이루어지는 제2 표면을 포함하는 판상체로서,
상기 제2 표면에는, 반도체 소자 탑재 영역의 주변에 설치된 본딩 패드, 이 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및 이 배선과 일체로 설치된 외부 인출용 전극과 실질적으로 동일한 패턴의 포토레지스트가 형성되는 것으로 해결하는 것이다.
제3 측면으로, 상기 본딩 패드에 대응하는 영역에는 도전 피막이 설치되고, 이것을 피복하도록 상기 포토레지스트가 형성되는 것으로 해결하는 것이다.
판상체에 형성된 도전 피막 또는 포토레지스트를 통해 하프 에칭함으로써, 판상체로 지지된 도전 패턴을 형성할 수가 있다. 따라서 반도체 메이커는 포토리소그래피 설비를 갖는 것으로, 독자적으로 판상체로부터 반도체 장치까지를 일관해서 제조하는 것이 가능해진다.
또한, 반도체 소자의 고착, 금속 세선을 사용한 전기적 접속, 절연성 수지를 사용한 밀봉 공정은, 이 판상체를 지지 기판으로서 채용할 수가 있어, 종래와 같은 지지 기판으로서의 플렉시블 시트가 불필요해졌다. 특히 본딩 패드는 미세하게 아일랜드형태로 존재하고, 배선은 길고 가늘기 때문에, 불안정한 상태에서 배치되지만 판상체와 일체이기 때문에, 휘어짐이나 박리 등의 변형을 없앨 수 있다.
또한, 판상체의 패턴을 겉에서 뒤까지 프레스나 에칭으로 형성하지 않고, 도중에서 멈추는 하프 에칭을 행하는 것에 의해, 도전 패턴의 간격을 좁힐 수 있어, 보다 미세인 패턴을 형성할 수 있다. 또한, 절연성 수지를 밀봉하여 완전히 고정한 후, 판상체의 이면을 연마나 에칭하는 것으로 패드 및 배선의 분리가 가능해져, 위치 어긋남 없이 소정의 위치에 배치할 수가 있고, 더구나 배선을 길게 배선해도변형없이 배치할 수가 있다.
또한, 포토레지스트를 마스크로 하여 하프 에칭하는 경우, 본딩 패드의 부분에 도전 피막을 남김으로써, 다음의 공정에서 와이어 본딩을 용이하게 실현할 수 있다.
제4 측면으로, 상기 판상체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴 또는 상기 가이드 핀이 삽입되는 가이드 구멍이 형성되는 것으로 해결하는 것이고, 몰드시에, 상기 판상체의 금형 실장을 정밀도 높게 실시할 수 있다.
제5 측면으로, 상기 판상체는 도전박으로 이루어지고, 상기 도전 피막은 상기 도전박의 재료와는 다른 재료로 이루어지는 것으로 해결하는 것이다.
도전 피막을 형성함으로써, 볼록부의 측면이 만곡이 되고, 게다가 도전 피막 자체에 차양이 형성된다. 따라서, 도전 패턴인 본딩 패드나 배선이 앵커 효과에 의해서 절연성 수지에 매립된다.
제6 측면으로, 평탄면으로 이루어지는 제1 표면과, 소망의 높이로 형성된 볼록부를 갖고, 상기 제1 표면에 대향하여 이루어지는 제2 표면을 포함하는 판상체이로서,
상기 볼록부는 반도체 소자 탑재 영역의 주변에 설치된 본딩 패드, 이 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선 및 이 배선과 일체로 설치된 외부 인출용 전극을 구성함으로써 해결하는 것이다.
제7 측면으로, 상기 볼록부의 표면은 도전 피막이 설치되는 것으로 해결하는것이다.
제8 측면으로, 적어도 상기 본딩 패드에 대응하는 영역에 도전 피막이 설치되는 것으로 해결하는 것이다.
제9 측면으로, 상기 판상체는 도전박으로 이루어지고, 상기 도전 피막은 상기 도전박의 재료와는 다른 재료로 이루어지는 것으로 해결하는 것이다.
볼록부로 도전 패턴을 구성한 판상체는, 반도체 소자의 실장, 패드와의 전기적 접속 및 밀봉 등이, 반도체 메이커의 후속 공정의 설비로 가능해진다. 따라서 종래의 리드 프레임과 마찬가지로, 판상체를 예를 들면 메이커로부터 공급하여, 반도체 메이커가 BGA 형의 반도체 장치를 제조할 수가 있다.
또한, 반도체 소자의 고착, 금속 세선을 사용한 전기적 접속, 절연성 수지를 사용한 밀봉은, 이 판상체를 지지 기판으로서 채용할 수가 있어, 종래와 같은 플렉시블 시트를 없앨 수 있다. 특히, 본딩 패드는 아일랜드형태로 존재하거나, 불안정한 상태에서 배치되지만, 판상체와 일체이기 때문에, 휘어짐이나 박리 등의 변형을 없앨 수 있다. 더우기 배선도 길게 연장되어, 휘어짐, 비틀림 등을 발생하는 것이지만, 판상체와 일체이기 때문에 이들의 문제를 해결할 수가 있다.
또한, 하프 에칭으로 구성하고 있기 때문에, 패드 또는 배선 등의 간격을 좁힐 수 있어, 보다 미세인 패턴을 형성할 수 있다. 또, 절연성 수지를 밀봉하여 완전히 고정한 후, 판상체의 이면을 연마나 에칭함으로써 패드, 다이 패드 및 배선의 분리가 가능해져, 위치 어긋남 없이 소정의 위치에 배치할 수가 있다.
제10 측면으로, 상기 판상체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴의 볼록부 또는 상기 가이드 핀이 삽입되는 가이드 구멍이 형성되는 것으로 해결하는 것이다.
제11 측면으로, 상기 판상체에는, 상기 볼록부로 이루어지는 소정의 패턴이 매트릭스형으로 배치되는 것으로 해결하는 것이고, 대량 생산이 가능해진다.
제12 측면으로, 상기 판상체는, Cu, Al, Fe-Ni 합금, Cu-Al의 적층체 또는 Al-Cu-Al의 적층체로 이루어지는 것으로 해결하는 것이다.
제13 측면으로, 상기 볼록부의 측면은 앵커 구조를 갖는 것으로 해결하는 것이다.
제14 측면으로, 상기 도전 피막은 상기 볼록부의 상면에 차양을 구성함으로써 해결하는 것이다.
제15 측면으로, 상기 도전 피막은, Ni, Au, Ag 또는 Pd로 이루어지는 것으로, 앵커 효과를 갖게 할 수 있고, 동시에 와이어 본딩, 다이 본딩이 가능해진다.
제16 측면으로, 수지 밀봉 영역에 대응하는 전면에 걸쳐 평탄한 이면과, 상기 이면에서 소정의 두께로 시트형으로 형성되어, 상부 금형과의 접촉 영역으로 둘러싸이는 영역에서, 반도체 소자 탑재 영역의 주변에 설치된 본딩 패드, 이 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선 및 이 배선과 일체로 설치된 외부 인출용 전극으로 구성된 볼록부가 형성되어 있는 표면을 포함하는 판상체로서, 적어도 상기 상부 금형과의 접촉 영역으로 둘러싸이는 영역은, 상기 표면 및 상기 상부 금형에 의해서 밀폐 공간을 구성하는 것으로 해결하는 것이다.
제17 측면으로, 수지 밀봉 영역에 대응하는 전면에 걸쳐 평탄한 이면과, 상기 이면에서 소정의 두께로 시트형으로 형성되고, 상부 금형과의 접촉 영역으로 둘러싸이는 영역에 설치된 본딩 패드, 이 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선 및 이 배선과 일체로 설치된 외부 인출용 전극으로 구성된 볼록부가 형성되어 있는 표면을 포함하는 판상체를 준비하는 단계;
상기 반도체 소자 탑재 영역에 반도체 소자를 탑재함과 함께, 상기 본딩 패드와 상기 반도체 소자를 전기적으로 접속하는 단계;
상기 판상체를 금형에 탑재하고, 상기 판상체와 상기 상부 금형으로 구성되는 공간에 수지를 충전하는 단계;
상기 충전된 수지의 이면에 노출하는 판상체를 제거하여 상기 볼록부를 각각 분리하는 단계를 갖는 것으로 해결하는 것이다.
제18 측면으로, 상기 수지 밀봉 영역에 대응하는 상기 판상체의 이면의 전역은, 하부 금형에 접촉되는 것을 특징으로 한 청구항 17에 기재의 반도체 장치의 제조 방법.
제19 측면으로, 상기 하부 금형의 접촉 영역은, 진공 흡인 수단이 분산되어 배치되는 것으로 해결하는 것이다.
판상체는, 시트형으로 형성되기 때문에, 판상체의 이면은 하부 금형에 전면에 걸쳐 접촉되고, 더구나 패드 등의 도전 패턴은, 상기 밀폐 공간내에 배치되기 때문에, 쓸데 없는 부분을 판상체 이면에 배출하는 것이 전혀 없다.
이상, 도전 패턴, 반도체 소자 및 이들을 밀봉하는 절연성 수지로 구성되어, 플렉시블 시트를 없앨 수 있기 때문에, 반도체 장치의 박형·경량화를 실현할 수있다. 더구나 도전로가 매립되고, 또한 도전박의 표면에 도전 피막을 형성함으로써, 표면에 차양을 갖는 본딩 패드나 배선을 형성할 수가 있고, 앵커 효과를 발생시킬 수 있는 것으로 도전 패턴의 휘어짐, 박리 등의 변형을 억제한 BGA 형의 반도체 장치를 실현할 수 있다.
도 1은 본 발명의 판상체를 설명하는 도면.
도 2는 본 발명의 판상체를 설명하는 도면.
도 3은 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 4는 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 5는 본 발명의 판상체를 설명하는 도면.
도 6은 본 발명의 판상체를 설명하는 도면.
도 7은 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 8은 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 9는 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 10은 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 11은 판상체를 리드 프레임으로서 채용한 도면.
도 12는 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 13은 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 14는 본 발명의 판상체를 채용한 반도체 장치의 제조 방법을 설명하는 도면.
도 15는 종래의 BGA 구조의 반도체 장치를 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 판상체
11 : 도전 피막
12 : 제1 표면
13 : 제2 표면
14 : 반도체 소자 탑재 영역
15 : 반도체 소자
16 : 제1 본딩 패드
17 : 제2 본딩 패드
18 : 배선
19 : 외부 인출용 전극
20 : 금속 세선
21 : 절연성 수지
22 : 도전 패턴
23 : 반도체 장치
본 발명은, 반도체 칩의 주변에 본딩 패드를 배치하여, 이 본딩 패드와 일체인 배선을 사용하여 외부 인출용 전극을 매트릭스형으로 분산시켜 배치시키는 반도체 장치에 관한 것이다. 일반적으로 외부 인출용 전극에 땜납 볼을 부착한 것을 BGA라고 부르고 있지만, 통상의 납땜으로 고착하는 것도 포함시켜, 여기서는 BGA 구조의 반도체 장치라고 부르기로 한다.
판상체를 설명하는 제1의 실시의 형태
도 1의 (A)는, 종래형의 플렉시블 시트를 채용한 BGA보다도 그 효과가 우수하고, 보다 박형의 패키지를 실현할 수 있는 판상체를 도시한 것이다.
이 판상체(10)는, 도 1의 (A)에 도시한 바와 같이, 종래의 BGA에 있어서, 플렉시블 시트에 인쇄되는 도전 패턴이 도전 피막(11)으로 형성된 것이다.
즉, 평탄면으로 이루어지는 제1 표면(12)과, 상기 제1 표면(12)에 대향하여 설치되고, 평탄면으로 이루어지는 제2 표면(13)을 갖는 판상체(10)로서,
상기 제2 표면(13)에는, 반도체 소자 탑재 영역(14)의 주변에, 제2 본딩 패드(l7)과 실질적으로 동일한 패턴의 제1 도전 피막(1lA)이 형성되어 있다. 이 도전 피막(11A)는, 도 3에서 도시된 반도체 소자(15)상의 제1 본딩 패드(16)에 대응하여 설치되고, 제2 본딩 패드(17)와 실질적으로 동일한 패턴으로 형성되어 있다. 또한 전술한 제2 본딩 패드(17)와 일체로 설치된 배선(18) 및 외부 인출용 전극(19)과 실질적으로 동일한 패턴의 제2의 도전 피막(11B), 제3의 도전 피막(11C)이 형성되어 있다. 또한, 이 도전 피막(1lA∼11C)은, 동일 재료라도 좋고, 각각 다른 재료라도 좋다. 다만, 도전 피막(1lA∼11C)은, 후의 제조 방법에서 알 수 있는 바와 같이 내에칭 마스크로서 유효한 재료가 선택되고, 또한 도전 피막(11A)의 표면은, Au나 Al로 이루어지는 금속 세선(20)이 볼 본딩법이나 초음파 본딩법으로 실시할 수 있는 재료가 선택된다.
또한 도 13∼의 설명으로 알 수 있지만, 반도체 소자(15)로서 페이스 다운형의 소자(SMD)를 채용하는 경우, 도전 피막(1lA)는, 납땜재, 도전 페이스트를 고착할 수 있는 재료가 선택된다.
이 판상체(10)는, 도 1의 (B)와 같이, 상기 도전 피막(11) 대신에, 포토레지스트 등의 내에칭 마스크 MSK가 형성되더라도 좋다. 이 경우, 금속 세선을 사용한 본딩 또는 페이스 다운 본딩이 가능하도록, 적어도 제2 본딩 패드(17)에 대응하는 부분에 도전 피막(20)이 형성되고, 이 도전 피막을 포함하는 전 패턴이, 포토레지스트 MSK로 피복된다.
본 발명의 특징은, 상기 판상체(10)에 있다. 후의 설명으로부터 알 수 있는 바와 같이, 판상체(10)의 도전 피막(11) 또는 포토레지스트 MSK를 통해 하프 에칭하고, 이것에 반도체 소자(15)를 탑재하여, 절연성 수지(21)로 밀봉한다. 그리고, 제2 본딩 패드, 배선(18) 및 외부 인출용 전극(19)으로 구성되는 도전 패턴(22)이분리될 때까지, 절연성 수지(21)의 이면에 노출하고 있는 판상체(10)를 에칭, 연마 또는 연삭 등으로 가공한다. 이 제조 방법을 채용함으로써, 반도체 장치는, 반도체 소자(15), 도전 패턴(22), 이 반도체 소자(15) 및 도전 패턴(22)을 매립하는 절연성 수지(21)의 3개의 재료로 구성할 수가 있다. 그리고 이 판상체(10)는, 최종적으로 BGA 구조의 반도체 장치(23)로서 기능시킬 수 있다.
본 구조의 최대의 특징은, 하프 에칭할 수 있도록 판상체(10)의 표면에 도전 피막(11) 또는 내에칭 마스크 MSK가 형성되어 있는 것이다.
일반적으로, 에칭은, 세로 방향으로 에칭이 진행함에 따라서, 가로 방향으로도 에칭이 진행한다. 예를 들면 등방성 에칭의 경우, 이 현상이 현저히 나타나, 세로 방향의 에칭 깊이와 가로 방향에 에칭되는 길이는 실질적으로 동일하게 된다. 또한, 이방성에 있어서, 가로 방향으로 에칭되는 길이는, 등방성보다도 매우 적지만, 상기 가로 방향으로 에칭된다.
예를 들면, 도 15에 도시하는 BGA 구조의 반도체 장치에 있어서, 플렉시블 시트(50)상의 도전 패턴(53∼55)을 형성하는 경우, 접착된 Cu박의 표면에서 이면까지 관통하도록 패턴을 형성할 필요가 있다. 그러나, 도전 패턴의 사이는, 가로 방향으로도 에칭되어, 도전 패턴(22)과 인접하는 도전 패턴과의 간격은, Cu 박 두께와의 상관을 가지며, 어떤 한계의 값보다도 작게 할 수가 없고, 미세 패턴의 형성이 어려웠다. 이것은 에칭형의 리드 프레임을 채용하여 BGA 구조의 반도체 장치를 실현하는 경우라도 마찬가지의 현상이 발생한다. 또한 프레스로 리드 프레임을 형성하는 경우라도, 리드 프레임의 두께가 거의 리드 프레임 패턴의 최소 간격이 되어, 미세 패턴에 한계가 있었다.
그러나, 판상체(10)에 도전 피막(11) 또는 내에칭 마스크 MSK를 형성하고, 그 후, 미세 패턴 형성에 적합한 깊이로 하프 에칭하면, 가로 방향의 에칭량을 억제할 수가 있어, 보다 미세한 도전 패턴(22)을 실현할 수가 있다.
예를 들면, 2 온스(70㎛)의 두께의 판상체(10)에, 패터닝된 도전 피막으로서 Ni, Ag, Au 또는 Pd 등의 도전 피막(11)을 형성하여, 이것을 마스크로 하여 완전히 관통할 때까지 에칭하면, 도전 패턴의 간격은, 가장 좁게 한 것으로, 실질적으로 70㎛로 되어 버린다. 그러나, 도전 피막(11)을 내에칭 마스크로 하여 활용하여, 35㎛의 깊이까지 판상체(10)를 에칭하면, 도전 패턴의 간격은, 실질적으로 35㎛까지 좁게 가공할 수가 있다. 즉 2배의 실장 효율을 실현할 수 있는 이유이다. 이 미세 패턴은, 판상체(10)에 대하여 하프 에칭의 깊이가 얕게 되면 될수록, 보다 미세 패턴이 가능해진다.
또한, 본 발명의 판상체(10)에 있어서, 에칭 설비, 양산성, 제조 비용을 생각하면, 웨트 에칭이 바람직하다. 그러나, 웨트 에칭은, 비이방성이고, 가로 방향의 에칭이 비교적 많다. 따라서 도전 피막(11)이나 내에칭 마스크 MSK를 사용한 하프 에칭은, 보다 미세한 도전 패턴(22)의 형성에 우수하다.
또한, 본 발명의 판상체(10)에서는, 하프 에칭된 도전 패턴(22)은 판상체(10)와 일체로 이루어지기 때문에, 판상체(10)가 고정되어 있는 한, 도전 패턴(22)이 어긋나거나, 휘거나 하는 것은 없어진다. 따라서, 제2 본딩 패드(17)에의 본딩도 안정적으로 할 수 있다는 특징을 갖는다.
또한, 전술한 리드 프레임으로 형성하는 BGA 구조의 반도체 장치에서는, 도전 패턴을 현수 리이드로 지지할 필요가 있지만, 본 발명에서는 불필요하다. 따라서, 현수 리이드와의 교차를 생각하지 않고, 임의의 위치에 도전 패턴(22)을 배치할 수 있게 되어, 도전 패턴(22)의 설계가 용이하게 되는 장점을 갖는다.
또한, 판상체(10)에 가이드 구멍(24)을 설치하면, 금형에 판상체(10)를 탑재할 때에 편리하다.
이 가이드 구멍(24)은, 가이드 핀과 실질적으로 동일 형태로, 대응하는 위치에, 도전 피막 또는 포토레지스트에 원형으로 패터닝되고, 몰드 전에, 이 패턴에 따라서 드릴, 펀칭 또는 에칭 등으로 개구하더라도 좋다. 또한 미리 개구된 것을 준비하더라도 좋다. 이 가이드 구멍(24)에 금형의 가이드 핀을 삽입함으로써, 위치 정밀도가 높은 몰드가 가능해진다.
상술한 바와 같이, 도전 패턴(22)은, 도전 피막(11) 또는 내에칭 마스크 MSK를 통해 하프 에칭됨으로써 나타나고, 이것은, 종래의 플렉시블 시트 또는 종래의 리드 프레임으로서 채용하는 일이 가능해진다.
반도체 장치 메이커는, 일반적으로 전 공정과 후속 공정으로 분리되어 있는 공장이 있고, 본판상체(10)를 채용하여 몰드하는 후속 공정에서는, 통상 에칭 설비가 설치되어 있지 않다. 따라서, 도전 피막(11)의 성막 설비, 에칭 설비를 설치함으로써, 리드 프레임을 제조하는 금속 재료 메이커로부터 도전 피막(11) 또는 내에칭 마스크 MSK가 형성된 판상체(10)를 구입하는 것으로, 반도체 메이커는, 이 판상체(10)를 이용한 BGA 구조의 반도체 장치(23)의 제조가 가능해진다.
또한, 도전 패턴(22)은, 도 1의 (C)에 도시한 바와 같이, 일단으로부터 타단까지 실질적으로 일정한 폭을 갖은 배선과 같은 형상이라도 좋다. 또한 도 1의 (A), 도 1의 (B)의 패드(1lA)나 전극(11C)을 원형이나 구형으로 했지만, 형상은 임의이다.
판상체를 설명하는 제2의 실시의 형태
이 판상체(30)는, 도 2에 도시한 바와 같이, 상기 도전 피막(11) 또는 내에칭 마스크 MSK를 통해 하프 에칭되고, 도전 패턴(22)이 볼록형으로 형성된 것이다.
즉, 평탄면으로 이루어지는 제1 표면(12)과, 소망의 높이로 형성된 볼록부(31)를 지니고, 상기 제1 표면(12)에 대향하여 이루어지는 제2 표면(13)을 갖는 판상체(30)로서,
상기 볼록부(31)는, 반도체 소자 탑재 영역(14)의 주위에 설치된 제2 본딩 패드(17), 이 제2 본딩 패드와 일체인 배선(18) 및 이 배선과 일체인 외부 인출용 전극(19)을 구성하는 것이다.
본 판상체(30)는, 제1의 실시의 형태에서 설명한 판상체(10)의 구성, 효과와 실질적으로 동일하다. 차이는, 도전 패턴(22)이 하프 에칭되어 있다는 점이다.
따라서, 여기서는 하프 에칭되어 있는 점에 관해서 진술한다. 즉, 반도체 메이커, 특히 후속 공정은, Cu로 이루어지는 판상체(10)의 도금 설비, 에칭 등의 리소그래피 설비를 갖고 있지 않다. 따라서 하프 에칭에 의해, 볼록부로 이루어지는 도전 패턴(22)을 갖은 판상체(30)를 구입하면, 판상체(30)는, 종래의 리드 프레임과 마찬가지의 취급이 가능해져, 후속 공정의 기존의 설비로 BGA 구조의 반도체장치(23)의 제조가 가능해진다.
또한, 볼록부로 이루어지는 도전 패턴(22)은, 판상체(10)를 프레스해도 가능하다. 프레스의 경우에는, 제1 표면(12)이 돌출하기 때문에, 필요에 따라 제1 표면(12)을 연마·연삭 등으로 평탄하게 할 필요가 있다.
판상체를 채용한 반도체 장치의 제조 방법을 설명하는 제3의 실시의 형태
전술한 판상체(10 또는 30)를 채용하여, BGA 구조의 반도체 장치(23)가 제조될 때까지를 도 1∼도 4를 채용하여 설명한다. 또한, 도 1의 (A)의 판상체(10)를 하프 에칭한 것이 도 2의 (A)이고, 도 1의 (B)의 판상체(10)를 하프 에칭한 것이 도 2의 (B) 이다. 또한 도 1의 (C)의 판상체(10)를 하프 에칭한 것이 도 2의 (C) 이다. 또한 도 3 이후는, 도 1의 (A), 도 2의 (A)를 채용하여 제조한 것으로서 설명하고 있다.
우선 도 1과 같이 판상체(10)를 준비한다. 이 판상체(10)는, 제1 표면(12), 제2 표면(13)은 평탄하고, 또한 제2 표면(13)에 도전 패턴(22)을 본뜬 도전 피막(11) 또는 포토레지스트 등의 내에칭 마스크 MSK가 형성되어 있다. 또한, 도 1의 (A)는, 도전 패턴(22)의 전면에 도전 피막(11)이 형성되고, 도전 피막(11)을 사선으로 해칭했다. 또한 도 1의 (B)는, 도전 피막(11) 대신에 포토레지스트 MSK를 채용한 것이고, 포토레지스트 MSK는, 적어도 제2 본딩 패드(17)에 대응하는 부분에 형성된 도전 피막(1lA)를 피복하고 있다. 또한, 포토레지스트 MSK는, 점으로 해칭했다(이상, 도 1을 참조).
이어서, 상기 도전 피막(11) 또는 포토레지스트 MSK를 통해 판상체(10)를 하프 에칭한다. 에칭 깊이는, 판상체(10)의 두께보다도 얕다. 또한, 에칭의 깊이가 얕으면 얕을 수록 미세 패턴의 형성이 가능하다.
그리고 하프 에칭함으로써, 도 2와 같이 도전 패턴(22)이 판상체(10)의 제2 표면(13)에 볼록형으로 나타난다. 또한, 판상체(10)는, Cu재, Al재, Fe-Ni 합금재, Cu-Al의 적층체, Al-Cu-Al의 적층체라도 좋다. 특히, Al-Cu-Al의 적층체는, 열팽창 계수의 차에 의해 발생하는 휘어짐을 방지할 수 있다.
예를 들면, 반도체 메이커에 있어서, 후속 공정에 에칭 설비가 있으면, 리드 프레임 메이커로부터 도 1의 판상체(10)를 구입하여, 또한 후속 공정에 에칭 설비가 없으면, 하프 에칭되어 도전 패턴이 볼록형이 된 판상체(30)를 구입함으로써, 이하의 공정에 이행할 수가 있다.(이상 도 2를 참조)
이어서, 반도체 소자 탑재 영역(14)에 반도체 소자(15)를 고착하여, 반도체 소자(15)의 제1 본딩 패드(16)와 제2 본딩 패드(17)를 전기적으로 접속한다. 도면에서는, 반도체 소자(15)가 페이스 업으로 실장되기 때문에, 접속 수단으로서 금속 세선(26)이 채용된다. 또한, 페이스 다운으로 실장하는 경우, 접속 수단은, 땜납 범프, 땜납 볼 등의 납땜재, Ag, Au 등의 도전 페이스트, 도전 볼 또는 이방성 도전성 수지 등이 생각된다.
이 본딩에 있어서, 제2 본딩 패드(17)는 판상체(30)와 일체이고, 더구나 판상체(30)의 이면은 편평하다. 그 때문에, 판상체(30)는 본딩 머신의 테이블에 면이 접촉된다. 따라서 판상체(30)가 본딩 테이블에 완전히 고정되면, 제2 본딩 패드(17)는 위치 어긋남도 없고, 본딩 에너지를 효율적으로 금속 세선(20)과 제2 본딩 패드(17)에 전달할 수 있게 되어, 금속 세선(20)의 접속 강도를 향상시킬 수 있다. 본딩 테이블의 고정은, 예를 들면 도 9와 같이, 테이블 전면에 복수의 진공 흡인 구멍 V를 설치함으로써 가능해진다.
또한, 반도체 소자(15)와 판상체(30)의 고착은, 절연성 접착제(32)를 사용하여 이루어지고, 방열성을 고려하여, 산화 Si, 산화 Al등의 필러가 이 절연성 접착제(32)에 혼입되더라도 좋다.
그리고 상기 도전 패턴, 반도체 소자(57), 및 접속 수단을 덮도록 절연성 수지(21)가 형성된다.
예를 들면 금형을 이용하여 밀봉하는 경우, 이 단계에서 가이드 구멍(24)이 개구되고, 여기에 금형의 가이드 핀을 삽입한다. 판상체(30)의 제1 표면(12)은 평탄하기 때문에, 하부 금형의 면도 편평하게 형성된다. 절연성 수지(21)로서는, 열가소성, 열 경화성의 어느 것이나 좋다.
또한, 이 몰드는, 트랜스퍼 몰드, 주입물 몰드, 디핑 또는 도포에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 액정 폴리머, 폴리페닐렌설파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시의 형태에서는, 절연성 수지(21)의 두께는, 금속 세선(20)의 꼭대기부로부터 위로 약 100㎛가 피복되도록 조정되어 있다. 이 두께는, 반도체 장치(23)의 강도를 고려하고 두껍게 하는 것도, 얇게 하는 것도 가능하다.
또한, 주입에 있어서, 도전 패턴(22)은, 시트형의 판상체(30)와 일체로 이루어지기 때문에, 판상체(30)의 어긋남이 없는 한, 도전 패턴(22)의 위치 어긋남은 전혀 없다. 여기서도 하부 금형과 판상체(30) 이면의 고정은, 진공 흡인으로 실현할 수 있다. 또한 금형에 구비된 억제핀을 사용하더라도 좋다.
이상, 절연성 수지(21)에는, 볼록부(31)로서 형성된 도전 패턴(22) 및 반도체 소자(15)가 매립되어, 볼록부(31)보다도 하측의 판상체(30)가 이면에서 노출하고 있다.(이상 도 3을 참조)
이어서, 상기 절연성 수지(21)의 이면에 노출하고 있는 판상체(30)를 제거하여, 도전 패턴(22)을 개개로 분리한다.
여기의 분리 공정은, 여러가지 방법이 고려되며, 이면을 에칭에 의해 제거하더라도 좋고, 연마나 연삭으로 깎아내더라도 좋다. 또한, 양방을 채용하더라도 좋다. 예를 들면, 절연성 수지(21)가 노출할 때까지 절삭해 가면, 판상체(30)를 깎은 찌꺼기나 외측으로 얇게 연장된 쓸데없는 금속이, 절연성 수지(21)에 침투해 들어가는 문제가 있다. 그 때문에, 절연성 수지(21)가 노출하기 바로 전에, 절삭을 정지하고, 그 후는, 에칭에 의해 도전 패턴(22)을 분리하면, 도전 패턴(22)의 사이에 위치하는 절연성 수지(21)에 판상체(30)의 금속이 침투해 들어 가는 일 없이 형성할 수 있다. 이에 따라, 미세 간격의 도전 패턴(22)끼리의 단락을 방지할 수가 있다.
또한 하프 에칭에서는, 에칭 깊이의 차이에 의해, 도전 패턴(22) 사이의 절연성 수지(21)에 두께의 차이가 발생한다. 그 때문에 도전 패턴(22)을 분리한 후, 연마나 연삭으로 목표의 두께까지 절삭함으로써 일정한 두께의 패키지를 정밀도 좋게 형성할 수가 있다.
그리고 반도체 장치(23)로 형성되는 1 유닛이 복수개 형성되어 있는 경우에는, 이 분리의 공정의 뒤에, 개개의 반도체 장치(23)로서 다이싱하는 공정이 있다. 이 다이싱 라인을 도면에서는 굵은 점선으로 도시했다.
여기서는 다이싱 장치를 채용하여 개개로 분리하고 있지만, 쵸콜렛 브레이크로도, 프레스나 컷트로도 가능하다.
또한, 이면에 노출하고 있는 도전 패턴(22)은, 도 4의 (B)와 같이, 절연성 수지 R로 커버하여, 외부 인출용 전극(19)에 대응하는 부분을 노출시키더라도 좋다. 또한 이 노출된 외부 인출용 전극(19)은 실장 기판과의 접속 구조가 고려되어, 땜납 볼 등의 도전 볼의 장착, 땜납 등의 납땜재 또는 Ag 페이스트 등의 도전 페이스트의 피복, 이방성 도전성 수지의 도포 등의 접속 수단이 선택된다.
또한 도 4의 (C)에서는, 외부 인출용 전극(19)에 형성된 포토레지스트를 통해 에칭을 행하여, 외부 인출용 전극(19)을 볼록형으로 한 것이다. 그리고 외부 인출용 전극(19)이 노출하도록 절연성 수지 R를 피복한 것이다.
도 4의 (B), 도 4의 (C)와 같이, 이면에 절연성 수지 R를 코트함으로써, 이 하층에는 실장 기판측의 배선을 통과시킬 수 있다.(이상 도 4를 참조)
이상의 제조 방법에 의해 복수의 도전 패턴(22), 반도체 소자(15) 및 절연성 수지(21)의 3 요소로, 경박단소의 BGA 구조의 반도체 장치가 실현할 수 있다.
다음에, 이상의 제조 방법에 의해 발생하는 효과를 설명한다.
우선 첫째로, 도전 패턴(22)은, 하프 에칭되어, 판상체(30)와 일체로 되어지지되어 있기 때문에, 지지 기판으로서 이용한 플렉시블 시트를 없앨 수 있었다.
둘째로, 판상체(30)는, 하프 에칭되어 볼록부로 된 도전 패턴(22)이 형성되기 때문에, 도전 패턴(22)의 미세화가 가능해졌다. 따라서 도전 패턴(22)의 폭, 도전 패턴(22)의 간격을 좁게 할 수가 있어, 보다 평면 사이즈가 작은 패키지를 형성할 수 있었다.
셋째로, 상기 3 요소로 구성되기 때문에, 필요 최소한으로 구성할 수 있고, 쓸데 없는 재료를 없앨 수 있어, 비용을 대폭 억제한 박형의 반도체 장치(23)를 실현할 수 있었다.
넷째로, 제2 본딩 패드(17), 배선(18) 및 외부 인출용 전극(19)은, 하프 에칭으로 볼록부로 이루어져 형성되고, 개별 분리는 밀봉의 뒤에 행해지기 때문에, 리드 프레임으로 채용되는 것 같은 타이버, 현수 리이드는 불필요해져, 패턴 설계가 하기 쉽게 되었다.
또한, 이 BGA 구조의 반도체 장치에는, 1개의 반도체 소자밖에 실장되어 있지 않지만, 여러개 실장하더라도 좋다.
판상체를 설명하는 제4의 실시의 형태
도 5는, 제1의 실시의 형태와 마찬가지로, 도전 피막(11)에 의해 도전 패턴(22)이 형성된 판상체(10)를 도시하는 것이다. 또한, 도전 피막(11) 대신에 포토레지스트 등의 내에칭 마스크를 형성하더라도 좋다. 이 경우, 본딩 패드에 대응하는 부분에는 도전 피막이 형성되어, 도전 피막도 포함시켜 포토레지스트에 의한 패턴이 형성된다.
도 5의 패턴은, 도 1을 보다 구체화한 것이며, 구체적으로는, 점선으로 둘러싸인 도전 패턴이 하나의 반도체 장치가 되는 패턴 유닛(34)이 매트릭스형으로 형성되어, 이것을 둘러싸도록 금형 접촉 영역(35)이 링형으로 소정의 폭을 갖고 형성되어 있다. 즉 도 5의 패턴은, 1개의 캐비티내에 형성되는 도전 패턴을 도시한 것이다.
이 금형 접촉 영역(35)의 내측에는, 위치 정합 마크(36, 37)가 설치되어 있다. 정합 마크(36A와 37A)를 연결하는 라인은 가로 방향의 다이싱 라인을 도시하고, 또한 정합 마크(36B와 37B)를 연결하는 라인은 세로 방향의 다이싱 라인을 도시한다. 또한 각 정합 마크는 적어도 1개의 짧은 직선으로 형성되고, 이 직선을 기준으로 하여, 다이싱 장치의 블레이드의 방향이 조정된다. 여기서 정합 마크는, 블레이드가 원하는 정밀도로 깎을 수 있도록, 원하는 간격(마진)이 설치되고, 2개의 직선으로 구성되어 있다.
또한, 전술한 금형 접촉 영역(35)의 외측에는, 가이드 구멍을 형성하기 위한 제1의 패턴(38), 제2의 패턴(39)이 형성되어 있다. 제2의 패턴(39)의 十자는, 가이드 구멍을 드릴로 형성할 때의 센터 링 마크이다. 또한 이 패턴을 형성하지 않고서, 미리 제1의 패턴과 동일 형상의 가이드 구멍이 설치되어 있더라도 좋다.
이상, 다이싱 라인의 마크, 금형 접촉 영역(35)을 제외하면 제1의 실시의 형태와 동일하기 때문에, 본 실시의 형태의 특징이나 효과는 생략한다.
판상체를 설명하는 제5의 실시의 형태
본 판상체(30)는, 도 6에 도시한 형태로, 제4의 실시의 형태에 도시한 도전피막(11) 또는 포토레지스트 등의 내에칭 마스크를 통해 하프 에칭되어, 볼록부(31)를 갖는 것이다. 또한, 제1의 정합 마크(38), 제2의 정합 마크(39)도 하프 에칭에 의해 볼록형으로 형성하더라도 좋다.
본 판상체(30)는, 종래의 리드 프레임, 예를 들면 SIP, DIP, QIP 등과 마찬가지로 취급할 수 있는 것이다.
즉, 평탄면으로 이루어지는 제1 표면(12)과, 소망의 높이로 형성된 볼록부(31)를 지니고, 상기 제1 표면(12)에 대향하여 이루어지는 제2 표면(13)을 갖는 판상체(30)로 이루어지고,
상기 볼록부(31)는, 반도체 소자 탑재 영역의 주변에 설치된 제2 본딩 패드(17), 이 제2 본딩 패드(17)와 일체인 배선(18) 및 배선(18)과 일체인 외부 인출용 전극(19)을 구성하여 이루어진다.
본 판상체(30)는, 각 패턴이 하프 에칭된 상태이고, 이대로 반도체 소자의 고착, 전기적 접속, 밀봉이 가능해지는 것으로, 후속 공정이 기존의 설비로 제조가 가능해지는 특징을 갖는 것이다.
또한, 효과는 제1의 실시의 형태, 제4의 실시의 형태에서 설명하고 있기 때문에 여기서는 생략을 한다.
반도체 장치의 제조 방법을 설명하는 제6의 실시의 형태
다음에 도 5∼도 11을 사용하여 제조 방법에 관해서 설명한다.
우선 도 5와 같이, 판상체(10)를 준비한다. 이 판상체(10)는, 납땜재의 부착성, 본딩성, 도금성이 고려되어 그 재료가 선택되고, 재료로서는, Cu를 주 재료로 한 도전박, Al를 주 재료로 한 도전박 또는 Fe-Ni 등의 합금으로 이루어지는 시트형의 도전박, Cu-Al의 적층체, Al-Cu-Al의 적층체 등이 채용된다. 그리고 이 판상체(10)의 표면에는, 제2 본딩 패드(17), 배선(18), 외부 인출용 전극(19), 금형 접촉 영역(35), 정합 마크(36, 37), 패턴(38, 39)이 도전 피막(11) 또는 포토레지스트 등의 내에칭 마스크에 의해 형성되어 있다.
판상체(10)로서 채용되는 도전박의 두께는, 뒤의 에칭을 고려하면 10㎛∼300㎛ 정도가 바람직하며, 여기서는 70㎛ (2 온스)의 동박을 채용했다. 그러나 300㎛ 이상이라도, 10㎛ 이하라도 기본적으로는 좋다. (이상 도 5를 참조)
이어서, 제2 본딩 패드(17), 배선(18), 외부 인출용 전극(19), 금형 접촉 영역(35), 정합 마크(36, 37), 패턴(38, 39)이 되는 영역을 제외한 판상체(10)를 판상체(10)의 두께보다도 얕게 제거하는 공정이 있다.
여기서는, 도전 피막(11) 또는 포토레지스트를 내에칭 마스크로서 사용하여, 상기 분리 홈(40)이 판상체(10)의 두께보다도 얕게 형성된다.
본 제조 방법으로서는 웨트 에칭 또는 드라이 에칭으로, 비이방성적으로 에칭되어, 그 측면은, 조면이 되고, 더구나 만곡이 되는 특징을 갖는다.
웨트 에칭의 경우, 에칭제는, 일반적으로 염화제2철 또는 염화제2구리가 채용되고, 상기 도전박은, 이 에칭제의 속에 디핑되던가, 이 에칭제가 샤워링된다.
특히 에칭 마스크로 되는 도전 피막(11) 또는 포토레지스트의 바로 아래는, 가로 방향의 에칭이 진행하여 어렵고, 그것보다 깊은 부분이 가로 방향으로 에칭된다. 그 때문에 분리 홈(40)의 일 측면에서 상측으로 향함에 따라서, 그 위치에 대응하는 개구부의 개구 직경이 작아지기 때문에, 역테이퍼 구조로 되고, 앵커 구조를 갖는 구조로 된다. 또한 샤워링을 채용함으로써, 깊이 방향으로 향하는 에칭이 진행하여, 가로 방향의 에칭은 억제되기 때문에, 이 앵커 구조가 현저히 나타난다.
또한 드라이 에칭의 경우에는, 이방성, 비이방성으로 에칭이 가능하다. 현재로서는, Cu를 반응성 이온 에칭으로 제거하는 것은 불가능이라고 되어 있지만, 스퍼터링으로 제거할 수 있다. 또한 스퍼터링의 조건에 의해서 이방성, 비이방성으로 에칭할 수 있다.
또한 도전 피막으로서 생각되는 재료는, Ni, Ag, Au, Pt 또는 Pd 등이다. 더구나 이들 내식성의 도전 피막은, 본딩 패드로서 그대로 활용할 수 있는 특징을 갖는다.
예를 들면 Ag, Au의 도전 피막에는 Au 세선을 접착할 수 있다. 또한 Ni는, Al 선과 초음파 본딩을 가능하게 한다. 따라서 이것들의 도전 피막을 그대로 본딩 패드로서 활용할 수 있는 장점을 갖는다.
물론 여기서는, 이방성 에칭에 의해 볼록부를 형성하더라도 좋다.(이상 도 6을 참조)
계속해서, 도 7과 같이, 반도체 소자 탑재 영역(14)에 반도체 소자(15)를 실장하는 공정이 있다.
반도체 소자(15)로서는, 트랜지스터, 다이오드, IC 칩 등이다. 또한 두께가 두껍게는 되지만, 웨이퍼 스케일형의 CSP, BGA 등의 SMD (페이스 다운의 반도체 소자)도 실장할 수 있다.
여기서는, 베어의 IC 칩(15)이 절연성 접착제(32)에 의해 고착되어, IC 칩(15) 상의 제1 본딩 패드(16)와 제2 본딩 패드(17)가 열 압착에 의한 볼 본딩 혹은 초음파에 의한 웨지 본딩 등으로 고착되는 금속 세선(20)을 통해 접속된다.
또한 도면에 도시하는 제2 본딩 패드(17)는, 그 사이즈가 매우 작지만, 판상체(30)와 일체이다. 따라서 본딩 툴의 에너지를 본딩 패드(17)에 전달할 수 있게 되어, 본딩성이 향상된다. 또한 본딩 뒤의 금속 세선의 컷트에 있어서, 금속 세선을 풀컷트하는 경우가 있다. 이 때는, 제2 본딩 패드(17)가 판상체(30)와 일체로 이루어지기 때문에, 본딩 패드(17)가 뜨거나 하는 현상을 없애, 풀컷트성도 향상된다.(이상 도 7을 참조)
또한, 도 8에 도시한 바와 같이, 분리 홈(40)에 절연성 수지(21)를 부착하는 공정이 있다. 이것은, 트랜스퍼 몰드, 주입물 몰드, 디핑 또는 도포에 의해 실현할 수 있다. 수지 재료로서는, 에폭시 수지 등의 열 경화성 수지가 트랜스퍼 몰드로 실현할 수 있고, 액정 폴리머, 폴리페니렌살파이드 등의 열가소성 수지는 주입물 몰드로 실현할 수 있다.
본 실시의 형태에서는, 절연성 수지(21)의 두께는, 금속 세선(20)의 꼭대기부로부터 위로 약 100㎛이 피복되도록 조정되어 있다. 이 두께는, 반도체 장치의 강도를 고려하고 두껍게 하는 것도, 얇게 하는 것도 가능하다.
본 공정의 특징은, 절연성 수지(21)를 피복하여, 경화할 때까지는, 판상체(30)가 지지 기판이 되는 것이다. 종래의 BGA 에서는, 플렉시블 시트의 지지 기판이 필요하지만, 본 발명에서는, 불필요해진다.
또, 만곡 구조를 갖은 분리 홈(40)에 절연성 수지(21)가 충전되기 때문에, 이 부분에서 앵커 효과가 발생하여, 절연성 수지(21)로부터 상기 도전 패턴(22)이 박리되기 어렵게 된다.
또한, 여기의 절연성 수지(21)를 피복하기 전에, 예를 들면 반도체 칩이나 금속 세선의 접속부를 보호하기 위해서 실리콘 수지 등을 포팅하더라도 좋다.
도 9는, 이 몰드 방법을 도시한 것이다. 도 9의 (A)는, 금형(100)내의 캐비티(101)내에 절연성 수지(21)가 충전된 상태를 도시하는 단면도이다. 판상체(30)의 이면은, 하부 금형(100A)과 접촉하고 있고, 상부 금형(100B)는, 금형 접촉 영역에서 접촉하고 있다는 것을 알 수 있다. 또한, 부호 V는 진공 흡인 구멍이다. 도 9의 (B)는, 하부 금형(100A)에, 판상체(30)가 장착된 상태를 보이고 있다. 부호(102)가 하부 금형(l00A)에 부착된 가이드 핀이고, 판상체(30)에 개구된 가이드 구멍을 통해 가이드 핀(102)이 얼굴을 내밀고 있다.
도 9의 (C)는, 금형에 형성되는 캐비티(101), 러너(103) 및 포트(104)의 관계를 설명하는 도면이다. 도시한 바와 같이, 캐비티(101)가 가로 방향으로 수개 배열되어, 1개 프레임으로 수많은 반도체 장치가 취해지도록 설계되어 있다. 점선으로 도시하는 부호(105)는, 판상체의 배치 영역을 도시하고, 예를 들면 도 11과 같은 판상체(106)가 종래의 리드 프레임과 마찬가지의 취급으로 장착된다. 이것은, 도 6의 판상체(30)가 복수 일체로 형성된 것이다. 이 판상체로 제조되는 반도체 장치 자신은, 사이즈가 작고, 더구나 하나의 캐비티내에서 다수개 취하는 것이 가능하고, 대량 생산이 가능해져, 제조 비용의 저감으로 이어지는 특징을 갖는다.(이상 도 8, 도 9를 참조)
계속해서, 금형(100)으로부터 밀봉 종료의 판상체(30)를 추출하고, 절연성 수지(21)의 이면에 노출하는 판상체(30)를 제거하여, 도전 패턴(22)을 분리하는 공정이 있다.
도 10의 (A)는 분리하는 라인을 도시한 평면도이고, 도 10의 (B)는 절연성 수지(21)의 이면과 제2 본딩 패드(17)의 이면, 또는 절연성 수지(21)의 이면과 배선(18) 및 외부 인출용 전극(19)의 이면이 일치한 것을 도시하는 것이다. 이것은, 연마 장치로 분리 홈(40)이 노출될 때까지 칩핑(chipping)하는 것에 의해 가능해진다. 또한, 이면에 땜납 레지스트 등의 절연 피막 R를 형성하여, 전기적 접속이 필요한 부분만을 노출시키더라도 좋다.
또한 도 10의 (C)는, 이 연마를 도중에서 멈춰, 외부 인출용 전극(19)의 타단(110)에 볼록부(111)가 형성되어 있는 것이다. 이것은 볼록부(111)에 대응하는 부분에 포토레지스트를 형성하여, 이것 이외의 부분을 에칭함으로써 가능해진다. 그리고 볼록부(111)가 노출하도록 절연 피막 R를 형성한다. 이렇게 함에 따라, 반도체 소자(15)의 밑으로 통과하는 실장 기판측의 도전체와의 단락을 방지할 수가 있다.
그리고 마지막으로, 이 몰드체를 다이싱 테이블에 배치하여, 정합 마크(36, 37)를 기준으로 하여 블레이드의 위치를 조정하여, 점선으로 도시하는 라인을 따라 다이싱하고, 반도체 장치로서 완성한다.
반도체 장치의 제조 방법을 설명하는 제7의 실시의 형태
다음에 도 12∼도 14는, 페이스 다운형의 반도체 소자(150)를 판상체(151)에 실장하고, BGA 구조의 반도체 장치를 제조하는 것이다.
금속 세선(20)을 사용하면, 도전 패턴(22)이 반도체 소자 탑재 영역에서 돌출해 나오지만, 본 페이스 다운형을 채용하면, 이 돌출을 적게 하거나 없애는 것도 가능해진다. 또한 금속 세선(20)은, 그 꼭대기부가 높게 되기 때문에, 패키지의 두께가 두껍게 되어 버리지만, 페이스 다운형을 채용함으로써 박형도 가능해진다.
페이스 다운형의 반도체 소자는, 땜납 볼(152)을 채용하는 것, 땜납 볼(152) 대신에 땜납이나 금의 범프가 채용된다.
또한, 땜납 등의 납땜재로 반도체 소자(150)를 고착하는 경우, 외부 인출용 전극(153)은, Cu를 주 재료로 하고 있기 때문에, 본딩 패드와 같이 도전 피막을 그 표면에 형성할 필요는 없다. 다만, 차양을 만들어 앵커 효과를 발생시키기 위해서는, 필요해진다.
또한 제조 방법은, 전술한 실시의 형태와 마찬가지이기 때문에, 간단히 설명한다.
우선 도 12에 도시한 바와 같이, 판상체(151)를 준비하여, 이 판상체(151)에 반도체 소자(150)의 땜납 볼(152)을 고착한다.
계속해서, 도 13에 도시한 바와 같이, 절연성 수지(154)를 사용하여 밀봉한다.
그리고 도 14에 도시한 바와 같이, 절연성 수지(154)의 이면에 위치하는 판상체(151)를 이면에서 제거함으로써 도전 패턴을 분리하여, 점선으로 도시하는 라인에 따라서 다이싱하여 반도체 장치로서 완성한다.
또한, 도 10의 (B), 도 10의 (C)와 같이, 패키지의 이면에 절연성 수지 R를 피복하여, 외부 인출용 전극에 대응하는 부분을 노출시키더라도 좋다.
전 실시예에 말할 수가 있는 것이지만, 판상체에 에칭율이 작은 도전 피막을 피복하여, 이 도전 피막을 통해 하프 에칭함으로써 차양과 만곡 구조를 실현할 수 있고, 앵커 효과를 갖게 할 수 있다.
예를 들면 Cu 박의 상에 Ni를 피착하면, 염화제2철 또는 염화제2구리 등으로 Cu와 Ni가 한번에 에칭할 수 있고, 에칭 레이트의 차에 의해 Ni가 차양으로 이루어져 형성되기 때문에 적합이다.
이상의 설명으로부터 분명한 바와 같이, 본 발명의 판상체는, 도전 피막 또는 포토레지스트를 통해 도전 패턴을 하프 에칭할 수 있는 구조를 갖는다. 또 판상체를 표면으로부터 이면까지, 프레스나 에칭으로 형성하지 않고, 도중에서 멈춰 도전 패턴으로서 구성하는 것도 할 수 있다. 이 하프 에칭을 채용할 수 있는 구조에 의해, 도전 패턴의 간격을 좁힐 수 있어, 보다 미세인 BGA 구조의 반도체 장치용의 패턴이 가능해진다. 또한 제2 본딩 패드, 배선 및 외부 인출용 전극은 판상체와 일체로 구성되기 때문에, 변형이나 휘어짐 등을 억제할 수가 있다. 또, 절연성 수지를 밀봉하여 완전히 고정한 후, 판상체의 이면을 연마나 에칭함으로써 도전 패턴의 분리가 가능해져, 위치 어긋남 없이 소정의 위치에 도전 패턴을 배치할 수가 있다. 더구나 BGA 구조의 반도체 장치에 필요하게 되는 배선도 아무런 변형없이 배치할 수가 있다.
또한 수지 밀봉 영역내에, 도전 패턴전역이 배치되는 것으로, 종래형의 리드 프레임으로부터 발생한 쓸데 없는 부분을 없앨 수 있다.
또한 가이드 핀과 동일한 패턴이 형성되어 있는 것에 의해, 절연성 수지로 밀봉할 때에, 가이드 핀으로서 개구시킬 수 있다. 또한 미리 가이드 핀을 개구시켜 놓음으로써, 밀봉용의 금형의 가이드 핀에 판상체를 세트할 수가 있고, 위치 정밀도가 높은 수지 밀봉이 가능해진다.
또한 판상체를 Cu를 주 재료로 구성하여, 도전 피막을 Ni, Ag, Au 또는 Pd 등으로 구성하면, 도전 피막을 에칭 마스크로 하여 활용할 수가 있고, 또, 하프 에칭했을 때, 그 측면을 만곡 구조로 하거나, 도전 패턴의 표면에 도전 피막에 의한 차양을 형성할 수가 있어,앵커 효과를 갖게 한 구조로 할 수 있다. 따라서 절연성 수지의 이면에 위치하는 도전 패턴의 벗겨짐, 휘어짐을 방지할 수가 있다.
또한 판상체로 제조되는 반도체 장치는, 반도체 소자, 도전 패턴 및 절연성 수지의 필요 최소한으로 구성되어, 자원에 낭비가 없는 반도체 장치가 된다. 따라서 비용을 대폭 저감할 수 있는 반도체 장치를 실현할 수 있다. 또한 플렉시블 시트 등의 지지 기판을 채용하지 않기 때문에, 지지 기판의 열저항이 없어져, 반도체 소자의 방열성이 향상된다. 또한 절연성 수지의 피복 막 두께, 도전박의 두께를 최적치로 하는 것에 의해, 매우 소형화, 박형화 및 경량화된 반도체 장치를 실현할 수 있다.
또한 도전 패턴의 이면을 절연성 수지로부터 노출하고 있기 때문에, 도전 패턴의 이면이 즉시 외부와의 접속에 제공할 수 있고, 종래 구조의 플렉시블 시트와 같이 관통 구멍 등의 가공을 불필요하게 할 수 있다는 이점을 갖는다.
또한 본 반도체 장치는, 분리 홈의 표면과 도전 패턴의 표면은, 실질적으로 일치하고 있는 평탄한 표면을 갖는 구조로 되어 있고, 협피치 QFP 등을 실장 기판에 실장하더라도, 반도체 장치 자신을 그대로 수평으로 이동할 수 있기 때문에, 외부 인출용 전극의 어긋남의 수정이 매우 용이해진다.
또한 도전 패턴의 측면이 만곡 구조를 하고 있고, 또 표면에 차양을 형성할 수 있다. 따라서 앵커 효과를 발생시킬 수 있어, 도전 패턴의 휘어짐, 벗겨짐을 방지할 수가 있다.
또한, 절연성 수지의 피착 시간까지 판상체로 전체를 지지하고, 도전 패턴의 분리, 다이싱은 절연성 수지가 지지 기판이 된다. 따라서, 종래예로 설명한 바와 같이, 지지 기판이 필요하지 않게 되어, 비용적으로도 염가로 할 수 있다는 장점을 갖는다.

Claims (25)

  1. 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고 평탄면으로 이루어지는 제2 표면을 포함하는 판상체에 있어서,
    상기 제2 표면에는,
    반도체 소자 탑재 영역의 주변에 설치된 본딩 패드,
    상기 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및
    상기 배선과 일체로 설치된 외부 인출용 전극과 실질적으로 동일한 패턴의 제1 도전 피막
    이 형성되는 것을 특징으로 하는 판상체.
  2. 평탄면으로 이루어지는 제1 표면과, 상기 제1 표면에 대향하여 설치되고 평탄면으로 이루어지는 제2 표면을 포함하는 판상체에 있어서,
    상기 제2 표면에는,
    반도체 소자 탑재 영역의 주변에 설치된 본딩 패드,
    상기 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및
    상기 배선과 일체로 설치된 외부 인출용 전극과 실질적으로 동일한 패턴의 포토레지스트
    가 형성되는 것을 특징으로 하는 판상체.
  3. 제2항에 있어서,
    상기 본딩 패드에 대응하는 영역에는 도전 피막이 설치되고, 이 도전 피막을 피복하도록 상기 포토레지스트가 형성되는 것을 특징으로 하는 판상체.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 판상체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴 또는 상기 가이드 핀이 삽입되는 가이드 구멍이 형성되는 것을 특징으로 하는 판상체.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 판상체는 도전박으로 이루어지고,
    상기 도전 피막은 상기 도전박의 재료와는 다른 재료로 이루어지는 것을 특징으로 하는 판상체.
  6. 평탄면으로 이루어지는 제1 표면과, 소망의 높이로 형성된 볼록부를 갖고 상기 제1 표면에 대향하여 이루어지는 제2 표면을 포함하는 판상체에 있어서,
    상기 볼록부는,
    반도체 소자 탑재 영역의 주변에 설치된 본딩 패드,
    상기 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및
    상기 배선과 일체로 설치된 외부 인출용 전극
    을 구성하는 것을 특징으로 하는 판상체.
  7. 제6항에 있어서,
    상기 볼록부의 표면은 도전 피막이 설치되는 것을 특징으로 하는 판상체.
  8. 제7항에 있어서,
    적어도 상기 본딩 패드에 대응하는 영역에 도전 피막이 설치되는 것을 특징으로 하는 판상체.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 판상체는 도전박으로 이루어지고,
    상기 도전 피막은 상기 도전박의 재료와는 다른 재료로 이루어지는 것을 특징으로 하는 판상체.
  10. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 판상체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴의 볼록부 또는 상기 가이드 핀이 삽입되는 가이드 구멍이 형성되는 것을 특징으로 하는 판상체.
  11. 제9항에 있어서,
    상기 판상체의 서로 대향하는 측변에는, 가이드 핀과 실질적으로 동일한 패턴의 볼록부 또는 상기 가이드 핀이 삽입되는 가이드 구멍이 형성되는 것을 특징으로 하는 판상체.
  12. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 판상체에는, 상기 볼록부로 이루어지는 소정의 패턴이 매트릭스형으로 배치되는 것을 특징으로 하는 판상체.
  13. 제9항에 있어서,
    상기 판상체에는, 상기 볼록부로 이루어지는 소정의 패턴이 매트릭스형으로 배치되는 것을 특징으로 하는 판상체.
  14. 제10항에 있어서,
    상기 판상체에는, 상기 볼록부로 이루어지는 소정의 패턴이 매트릭스형으로 배치되는 것을 특징으로 하는 판상체.
  15. 제11항에 있어서,
    상기 판상체에는, 상기 볼록부로 이루어지는 소정의 패턴이 매트릭스형으로 배치되는 것을 특징으로 하는 판상체.
  16. 제6항에 있어서,
    상기 판상체는, Cu, Al, Fe-Ni 합금, Cu-Al의 적층체 또는 Al-Cu-Al의 적층체로 이루어지는 것을 특징으로 하는 판상체.
  17. 제6항에 있어서,
    상기 볼록부의 측면은 앵커 구조를 갖는 것을 특징으로 하는 판상체.
  18. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 도전 피막은 상기 볼록부의 상면에 차양을 구성하는 것을 특징으로 하는 판상체.
  19. 제9항에 있어서,
    상기 도전 피막은 상기 볼록부의 상면에 차양을 구성하는 것을 특징으로 하는 판상체.
  20. 제18항에 있어서,
    상기 도전 피막은 Ni, Au, Ag 또는 Pd로 이루어지는 것을 특징으로 하는 판상체.
  21. 제19항에 있어서,
    상기 도전 피막은 Ni, Au, Ag 또는 Pd로 이루어지는 것을 특징으로 하는 판상체.
  22. 수지 밀봉 영역에 대응하는 전면에 걸쳐 평탄한 이면과, 상기 이면부터 소정의 두께로 시트형으로 형성되고, 상부 금형과의 접촉 영역으로 둘러싸이는 영역에, 반도체 소자 탑재 영역의 주변에 설치된 본딩 패드, 상기 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및 상기 배선과 일체로 설치된 외부 인출용 전극으로 구성된 볼록부가 형성되는 표면을 갖는 판상체에 있어서,
    적어도 상기 상부 금형과의 접촉 영역으로 둘러싸이는 영역은, 상기 표면 및 상기 상부 금형에 의해서 밀폐 공간을 구성하는 것을 특징으로 하는 판상체.
  23. 수지 밀봉 영역에 대응하는 전면에 걸쳐 평탄한 이면과, 상기 이면부터 소정의 두께로 시트형으로 형성되고, 상부 금형과의 접촉 영역으로 둘러싸이는 영역에 설치된 본딩 패드, 상기 본딩 패드와 일체로 상기 반도체 소자 탑재 영역으로 연장되는 배선, 및 상기 배선과 일체로 설치된 외부 인출용 전극으로 구성된 볼록부가 형성되는 표면을 갖는 판상체를 준비하는 단계;
    상기 반도체 소자 탑재 영역에 반도체 소자를 탑재함과 함께, 상기 본딩 패드와 상기 반도체 소자를 전기적으로 접속하는 단계;
    상기 판상체를 금형에 탑재하고, 상기 판상체와 상기 상부 금형으로 구성되는 공간에 수지를 충전하는 단계; 및
    상기 충전된 수지의 이면에 노출하는 판상체를 제거하여 상기 볼록부를 각각 분리하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 수지 밀봉 영역에 대응하는 상기 판상체의 이면의 전역은 하부 금형에 접촉되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 하부 금형의 접촉 영역은 진공 흡인 수단이 분산되어 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
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