JP4751585B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、板状体および半導体装置の製造方法に関するものであり、特にBGA(Ball Grid Array)構造の問題を解決するものである。
近年、ICパッケージは携帯機器や小型・高密度実装機器への採用が進み、従来のICパッケージとその実装概念が大きく変わろうとしている。詳細は、例えば電子材料(1998年9月号22頁〜)の特集「CSP技術とそれを支える実装材料・装置」で述べられている。
図15は、フレキシブルシート50をインターポーザー基板として採用するBGAに関するものであり、図15Aは、平面図、図15Bは、A−A線における断面図である。
このフレキシブルシート50の上には、接着剤を介して銅箔パターン51が貼り合わされている。このフレキシブルシート50上には、ICチップ52が固着され、このICチップ52の周囲にボンディング用パッド53が前記銅箔で形成されている。またこのボンディング用パッド53と一体で形成される配線54を介して半田ボール接続用パッド55が形成され、この半田ボール接続用パッド55に半田ボール56が形成されている。
図15Aでは、フレキシブルシート50が外側の実線で示され、太線の矩形がICチップ52である。図からも明らかなように、このICチップ52の周囲に形成されたボンディング用パッド群53…の内側には、半田ボール接続用パッド群55…マトリックス状に分散されて形成されている。
この半田ボール接続用パッド群55…の裏側は、フレキシブルシート50が加工されて開口部57が設けられており、この開口部57を介して半田ボール56が形成されている。
電子材料(1998年9月号22頁〜)の特集「CSP技術とそれを支える実装材料・装置」
前述したフレキシブルシート50は、セラミック基板、プリント基板等と同様に基板として活用されるものであり、これら基板の中で最も薄くできる部材である。しかしフレキシブルシートの価格は、セラミック基板やプリント基板の価格から比べて高く、しかも開口部57の加工費を含めるとBGAのコストを大幅に上昇させてしまう問題があった。
また携帯機器に実装される半導体装置は、より薄型・軽量が望まれており、前述したBGAも薄型・軽量が望まれていた。しかしCu箔パターンを形成する工程、ICチップ52を搭載する工程、更には金属細線58をボンディングする工程を考えると、フレキシブルシート50は、支持基板として採用しなければならない部材であり、フレキシブルシート50を無くすことは、製造方法から考えても不可能であった。
更には、Cu箔パターンは、フレキシブルシート50の上に接着剤で貼り合わされており、このCu箔パターンが変形したり剥がれたりする問題もあった。特にICチップ52のパッド数は、年々その数が増え、これをBGAで実現しようとすれば、Cu箔パターンを微細化する必要がっあった。それにより配線54、ボンディングパッド53の接着面積が減少し、Cu箔パターンが変形したり剥がれたりする問題が更に発生する問題があった。
更に製造工程を考えると、半導体メーカーが、所定のパターンデータをフレキシブルシートメーカーに伝え、フレキシブルシートメーカーがパターン化してフレキシブルシートを製造し、この完成されたフレキシブルシートを半導体メーカーが購入するため、BGAを製造するまでに非常に時間がかかる問題があった。従って、半導体メーカーは、前記BGAを短い納期でユーザーに納めることができない問題もあった。
またフレキシブルシート50が介在するためICチップ52の放熱性が悪い問題もあった。
本発明は、前述した多くの課題に鑑みて成され、第1に、平坦面から成る第1の表面と、前記第1の表面に対向して設けられ、平坦面から成る第2の表面とを有する板状体であり、
前記第2の表面には、半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極と実質同一パターンの第1の導電被膜が形成されることで解決するものである。
第2に、平坦面から成る第1の表面と、前記第1の表面に対向して設けられ、平坦面から成る第2の表面とを有する板状体であり、
前記第2の表面には、半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極と実質同一パターンのホトレジストが形成されることで解決するものである。
第3に、前記ボンディングパッドに対応する領域には、導電被膜が設けられ、これを被覆するように前記ホトレジストが形成されることで解決するものである。
板状体に形成された導電被膜またはホトレジストを介してハーフエッチングすることにより、板状体で支持された導電パターンを形成することができる。よって半導体メーカーは、ホトリソグラフィ設備を有することで、独自に板状体から半導体装置までを一貫して製造することが可能となる。
また半導体素子の固着、金属細線を使った電気的接続、絶縁性樹脂を使った封止工程は、この板状体を支持基板として採用することができ、従来のような支持基板としてのフレキシブルシートが不要となった。特にボンディングパッドは、微細でアイランド状に存在し、配線は、長く細いので、不安定な状態で配置されるが、板状体と一体であるため、反りや剥がれ等の変形を無くすことができる。
また板状体のパターンを表から裏までプレスやエッチングで抜かず、途中で止めるハーフエッチングを行うことにより、導電パターンの間隔を狭める事ができ、より微細なパターンが形成できる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事でパッドおよび配線の分離が可能となり、位置ずれも無く所定の位置に配置することができ、しかも配線を長く引き回しても変形無く配置することができる。
またホトレジストをマスクとしてハーフエッチングする場合、ボンディングパッドの部分に導電被膜を残すことで、次の工程でワイヤーボンディングが容易に実現できる。
第4に、前記板状体の相対向する側辺には、ガイドピンと実質同一のパターンまたは前記ガイドピンが挿入されるガイド孔が形成されることで解決するものであり、モールド時に、前記板状体の金型実装が精度高く実施できる。
第5に、前記板状体は、導電箔で成り、前記導電被膜は、前記導電箔の材料とは異なる材料より成ることで解決するものである。
導電被膜を形成することで、凸部の側面が湾曲になり、更には導電被膜自身にひさしが形成される。寄って導電パターンであるボンディングパッドや配線がアンカー効果をもって絶縁性樹脂に埋め込まれる。
第6に、平坦面から成る第1の表面と、所望の高さに形成された凸部を有し、前記第1の表面に対向して成る第2の表面とを有する板状体であり、
前記凸部は、半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極を構成することで解決するものである。
第7に、前記凸部の表面は、導電被膜が設けられることで解決するものである。
第8に、少なくとも前記ボンディングパッドに対応する領域に、導電被膜が設けられることで解決するものである。
第9に、前記板状体は、導電箔で成り、前記導電被膜は、前記導電箔の材料とは異なる材料より成ることで解決するものである。
凸部で導電パターンを構成した板状体は、半導体素子の実装、パッドとの電気的接続および封止等が、半導体メーカーの後工程の設備で可能となる。従って従来のリードフレームと同様に、板状体を例えばメーカーから供給し、半導体メーカーがBGA型の半導体装置を製造することができる。
また半導体素子の固着、金属細線を使った電気的接続、絶縁性樹脂を使った封止は、この板状体を支持基板として採用することができ、従来のようなフレキシブルシートをなくすことができる。特にボンディングパッドは、アイランド状に存在したり、不安定な状態で配置されるが、板状体と一体であるため、反りや剥がれ等の変形を無くすことができる。更に配線も長く延在され、反り、ねじれ等を発生するものであるが、板状体と一体であるため、これらの問題を解決することができる。
またハーフエッチングで構成しているため、パッドまたは配線等の間隔を狭める事ができ、より微細なパターンが形成できる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事でパッド、ダイパッドおよび配線の分離が可能となり、位置ずれも無く所定の位置に配置することができる。
第10に、前記板状体の相対向する側辺には、ガイドピンと実質同一のパターンの凸部または前記ガイドピンが挿入されるガイド孔が形成されることで解決するものである。
第11に、前記板状体には、前記凸部から成る所定のパターンがマトリックス状に配置されることで解決するものであり、大量生産が可能となる。
第12に、前記板状体は、Cu、Al、Fe−Ni合金、Cu−Alの積層体またはAl−Cu−Alの積層体から成ることで解決するものである。
第13に、前記凸部の側面は、アンカー構造を有することで解決するものである。
第14に、前記導電被膜は、前記凸部の上面でひさしを構成することで解決するものである。
第15に、前記導電被膜は、Ni、Au、AgまたはPdから成ることで、アンカー効果を持たせることができ、同時にワイヤーボンディング、ダイボンディングが可能となる。
第16に、樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に、
半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極となる凸部が形成されている表面を有する板状体であり、
少なくとも前記上金型との当接領域で囲まれる領域は、前記表面および前記上金型で密閉空間を構成する事で解決するものである。
第17に、樹脂封止領域に対応する全面に渡り平坦な裏面と、前記裏面から所定の厚みでシート状に形成され、上金型との当接領域で囲まれる領域に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極となる凸部が形成されている表面を有する板状体を用意し、
前記半導体素子搭載領域に半導体素子を搭載するとともに、前記ボンディングパッドと前記半導体素子を電気的に接続し、
前記板状体を金型に搭載し、前記板状体と前記上金型で構成される空間に樹脂を充填し、
前記充填された樹脂の裏面に露出する板状体を取り除いて前記凸部をそれぞれ分離する工程とを有することで解決するものである。
第18に、前記樹脂封止領域に対応する前記板状体の裏面の全域は、下金型に当接されることを特徴とした請求項17に記載の半導体装置の製造方法。
第19に、前記下金型の当接領域は、真空吸引手段が分散されて配置されることで解決するものである。
板状体は、シート状に形成されるため、板状体の裏面は下金型に全面に渡り当接され、しかもパッド等の導電パターンは、前記密閉空間内に配置されるため、バリを板状体裏面に排出することが全くない。
以上、導電パターン、半導体素子およびこれらを封止する絶縁性樹脂で構成され、フレキシブルシートを無くすことができるため、半導体装置の薄型・軽量化が実現できる。しかも導電路が埋め込まれ、また導電箔の表面に導電被膜を形成することにより、表面にひさしを有するボンディングパッドや配線を形成することができ、アンカー効果を発生させることができることで導電パターンの反り、抜け等の変形を抑えたBGA型の半導体装置が実現できる。
以上の説明から明らかなように、本発明の板状体は、導電被膜またはホトレジストを介して導電パターンをハーフエッチングできる構造を有する。更には板状体を表から裏まで、プレスやエッチングで抜かず、途中で止め導電パターンとして構成することもできる。このハーフエッチングが採用できる構造により、導電パターンの間隔を狭める事ができ、より微細なBGA構造の半導体装置用のパターンが可能となる。また第2のボンディングパッド、配線および外部取り出し用電極は板状体と一体で構成されるため、変形や反り等を抑制することができる。更には、絶縁性樹脂を封止して完全に固定した後、板状体の裏面を研磨やエッチングする事で導電パターンの分離が可能となり、位置ずれも無く所定の位置に導電パターンを配置することができる。しかもBGA構造の半導体装置に必要となる配線も何ら変形無く配置することができる。
また樹脂封止領域内に、導電パターン全域が配置されることで、従来型のリードフレームから発生したバリをなくすことができる。
またガイドピンと同一のパターンが形成されていることにより、絶縁性樹脂で封止する際に、ガイドピンとして開口させることができる。また前もってガイドピンを開口させておくことにより、封止用の金型のガイドピンに板状体をセットすることができ、位置精度の高い樹脂封止が可能となる。
また板状体をCuを主材料で構成し、導電被膜をNi、Ag、AuまたはPd等で構成すると、導電被膜をエッチングマスクとして活用することができ、更には、ハーフエッチングした際、その側面を湾曲構造にしたり、導電パターンの表面に導電被膜によるひさしを形成することができ、アンカー効果を持たせた構造とすることができる。従って絶縁性樹脂の裏面に位置する導電パターンの抜け、反りを防止することができる。
また板状体で製造される半導体装置は、半導体素子、導電パターンおよび絶縁性樹脂の必要最小限で構成され、資源に無駄のない半導体装置となる。よってコストを大幅に低減できる半導体装置を実現できる。またフレキシブルシート等の支持基板を採用しないため、支持基板の熱抵抗が無くなり、半導体素子の放熱性が向上される。また絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値にすることにより、非常に小型化、薄型化および軽量化された半導体装置を実現できる。
また導電パターンの裏面を絶縁性樹脂から露出しているため、導電パターンの裏面が直ちに外部との接続に供することができ、従来構造のフレキシブルシートの如くスルーホール等の加工を不要にできる利点を有する。
また本半導体装置は、分離溝の表面と導電パターンの表面は、実質一致している平坦な表面を有する構造となっており、狭ピッチQFP等を実装基板に実装しても、半導体装置自身をそのまま水平に移動できるので、外部取り出し用電極のずれの修正が極めて容易となる。
また導電パターンの側面が湾曲構造をしており、更には表面にひさしが形成できる。よってアンカー効果を発生させることができ、導電パターンの反り、抜けを防止することができる。
また、絶縁性樹脂の被着時まで板状体で全体を支持し、導電パターンの分離、ダイシングは絶縁性樹脂が支持基板となる。従って、従来例で説明した如く、支持基板が要らなくなり、コスト的にも安価にできるメリットを有する。
本発明は、半導体チップの周辺にボンディングパッドを配置し、このボンディングパッドと一体の配線を使って外部取り出し用電極をマトリックス状に分散させて配置させる半導体装置に関するものである。一般に外部取り出し用電極に半田ボールを取り付けるたものがBGAと呼ばれているが、通常の半田付けで固着するものも含め、ここではBGA構造の半導体装置と呼ぶことにする。

板状体を説明する第1の実施の形態
図1Aは、従来型のフレキシブルシートを採用したBGAよりもその効果が優れ、より薄型のパッケージが実現できる板状体を示すものである。
この板状体10は、図1Aに示すように、従来のBGAに於いて、フレキシブルシートに印刷される導電パターンが導電被膜11で形成されたものである。
つまり、平坦面から成る第1の表面12と、前記第1の表面12に対向して設けられ、平坦面から成る第2の表面13とを有する板状体10であり、
前記第2の表面13には、半導体素子搭載領域14の周辺に、第2のボンディングパッド17と実質同一パターンの第1の導電被膜11Aが形成されている。この導電被膜11Aは、図3に於いて示された半導体素子15上の第1のボンディングパッド16に対応して設けられ、第2のボンディングパッド17と実質同一パターンで形成されている。また前述した第2のボンディングパッド17と一体で設けられた配線18および外部取り出し用電極19と実質同一パターンの第2の導電被膜11B、第3の導電被膜11Cが形成されている。尚、この導電被膜11A〜11Cは、同一材料でも良いし、それぞれ異なる材料でも良い。ただし、導電被膜11A〜11Cは、後の製造方法で判るように耐エッチングマスクとして有効な材料が選択され、且つ導電被膜11Aの表面は、AuやAlから成る金属細線20がボールボンディング法や超音波ボンディング法で実施できる材料が選択される。
また図13〜の説明で判るが、半導体素子15としてフェイスダウン型の素子(SMD)を採用する場合、導電被膜11Aは、ロウ材、導電ペーストが固着できる材料が選択される。
この板状体10は、図1Bの様に、前記導電被膜11の代わりに、ホトレジスト等の耐エッチングマスクMSKが形成されても良い。この場合、金属細線を使ったボンディングまたはフェイスダウンボンディングが可能なように、少なくとも第2のボンディングパッド17に対応する部分に導電被膜20が形成され、この導電被膜を含む全パターンが、ホトレジストMSKで被覆される。
本発明の特徴は、前記板状体10にある。後の説明から判るように、板状体10の導電被膜11またはホトレジストMSKを介してハーフエッチングし、これに半導体素子15を搭載し、絶縁性樹脂21で封止する。そして、第2のボンディングパッド、配線18および外部取り出し用電極19から構成される導電パターン22が分離されるまで、絶縁性樹脂21の裏面に露出している板状体10をエッチング、研磨または研削等で加工する。この製造方法を採用することにより、半導体装置は、半導体素子15、導電パターン22、この半導体素子15および導電パターン22を埋め込む絶縁性樹脂21の3つの材料で構成することができる。そしてこの板状体10は、最終的にBGA構造の半導体装置23として機能させることができる。
本構造の最大の特徴は、ハーフエッチングできるように板状体10の表面に導電被膜11または耐エッチングマスクMSKが形成されていることである。
一般に、エッチングは、縦方向にエッチングが進むにつれて、横方向にもエッチングが進む。例えば等方性エッチングの場合、この現象が顕著に現れ、縦方向のエッチング深さと横方向にエッチングされる長さは実質同一になる。また、異方性に於いて、横方向にエッチングされる長さは、等方性よりも非常に少ないが、前記横方向にエッチングされる。
例えば、図15の示すBGA構造の半導体装置に於いて、フレキシブルシート50上の導電パターン53〜55を形成する場合、貼り付けられたCu箔の表から裏まで貫通するようにパターンを抜く必要がある。しかし導電パターンの間は、横方向にもエッチングされ、導電パターン22と隣接する導電パターンとの間隔は、Cu箔厚との相関を持ち、ある限界の値よりも小さくすることができず、微細パターンの形成が難しかった。これはエッチング型のリードフレームを採用してBGA構造の半導体装置を実現する場合でも同様な現象が発生する。またプレスでリードフレームを抜く場合でも、リードフレームの厚みがほぼリードフレームパターンの最小間隔となり、微細パターンに限界があった。
しかし板状体10に導電被膜11または耐エッチングマスクMSKを形成し、その後、微細パターン形成に適した深さにハーフエッチングすれば、横方向のエッチング量を抑制することができ、より微細の導電パターン22を実現することができる。
例えば、2オンス(70μm)の厚みの板状体10に、パターニングされた導電被膜としてNi、Ag、AuまたはPd等の導電被膜11を形成し、これをマスクにして完全に貫通するまでエッチングすると、導電パターンの間隔は、一番狭くしたもので、実質70μmとなってしまう。しかし導電被膜11を耐エッチングマスクとして活用し、35μmの深さまで板状体10をエッチングすれば、導電パターンの間隔は、実質35μmまで狭く加工することができる。つまり2倍の実装効率を実現できる訳である。この微細パターンは、板状体10に対してハーフエッチングの深さが浅くなればなる程、より微細パターンが可能となる。
また本発明の板状体10に於いて、エッチング設備、量産性、製造コストを考えるとウェットエッチングが好ましい。しかしウェットエッチングは、非異方性であり、横方向のエッチングが比較的多い。従って導電被膜11や耐エッチングマスクMSKを使ったハーフエッチングは、より微細な導電パターン22の形成に優れる。
また本発明の板状体10では、ハーフエッチングされた導電パターン22は板状体10と一体で成るため、板状体10が固定されている限り、導電パターン22がずれたり、反ったりすることは無くなる。従って、第2のボンディングパッド17へのボンディングも安定してできる特徴を有する。
更に、前述したリードフレームで形成するBGA構造の半導体装置では、導電パターンを吊りリードで支持する必要があるが、本発明では不要である。よって、吊りリードとの交差を考えることなく、任意の位置に導電パターン22を配置する事ができるようになり、導電パターン22の設計が容易になるメリットを有する。
また板状体10にガイド孔24を設けると、金型に板状体10を搭載する際に便利である。
このガイド孔24は、ガイドピンと実質同一形状で、対応する位置に、導電被膜またはホトレジストで円形にパターニングされて、モールドの前に、このパターンに沿ってドリル、パンチングまたはエッチング等で開口しても良い。また前もって開口されたものを用意しても良い。このガイド孔24に金型のガイドピンを挿入することで、位置精度の高いモールドが可能となる。
前述したように、導電パターン22は、導電被膜11または耐エッチングマスクMSKを介してハーフエッチングされることにより現れ、これは、従来のフレキシブルシートまたは従来のリードフレームとして採用する事が可能となる。
半導体装置メーカーは、一般的に前工程と後工程に分かれて工場があり、本板状体10を採用してモールドする後工程では、通常エッチング設備が設置されていない。従って導電被膜11の成膜設備、エッチング設備を設置することにより、リードフレームを製造する金属材料メーカーから導電被膜11または耐エッチングマスクMSKが形成された板状体10を購入する事で、半導体メーカーは、この板状体10を用いたBGA構造の半導体装置23の製造が可能となる。
尚、導電パターン22は、図1Cに示すように、一端から他端まで実質一定の幅を持った配線の如き形状でも良い。また図1A、図1Bのパッド11Aや電極11Cを円形や矩形としたが、形状は任意である。

板状体を説明する第2の実施の形態
この板状体30は、図2に示すように、前記導電被膜11または耐エッチングマスクMSKを介してハーフエッチングされ、導電パターン22が凸状に形成されたものである。
つまり、平坦面から成る第1の表面12と、所望の高さに形成された凸部31を有し、前記第1の表面12に対向して成る第2の表面13とを有する板状体30であり、
前記凸部31は、半導体素子搭載領域14の周囲に設けられた第2のボンディングパッド17、この第2のボンディングパッドと一体の配線18およびこの配線と一体の外部取り出し用電極19を構成するものである。
本板状体30は、第1の実施の形態で説明した板状体10の構成、効果と、実質的に同一である。違いは、導電パターン22がハーフエッチングされている点である。
よってここでは、ハーフエッチングされている点について述べる。つまり、半導体メーカー、特に後工程は、Cuから成る板状体10のメッキ設備、エッチング等のリソグラフィ設備を有していない。従ってハーフエッチングにより、凸部から成る導電パターン22を有した板状体30を購入すれば、板状体30は、従来のリードフレームと同様の取り扱いが可能となり、後工程の既存の設備でBGA構造の半導体装置23の製造が可能となる。
尚、凸部から成る導電パターン22は、板状体10をプレスしても可能である。プレスの場合は、第1の表面12が飛び出すため、必要により第1の表面12を研磨・研削等で平坦にする必要がある。

板状体を採用した半導体装置の製造方法を説明する第3の実施の形態
前述した板状体10または30を採用し、BGA構造の半導体装置23が製造されるまでを図1〜図4を採用して説明する。尚、図1Aの板状体10をハーフエッチングしたものが図2Aであり、図1Bの板状体10をハーフエッチングしたものが図2Bである。更に図1Cの板状体10をハーフエッチングしたものが図2Cである。また図3以降は、図1A、図2Aを採用して製造したものとして説明している。
まず図1の様に板状体10を用意する。この板状体10は、第1の表面12、第2の表面13は、平坦であり、更に第2の表面13に導電パターン22が形取られた導電被膜11またはホトレジスト等の耐エッチングマスクMSKが形成されている。尚、図1Aは、導電パターン22の全面に導電被膜11が形成され、導電被膜11を斜線でハッチングした。また図1Bは、導電被膜11の代わりにホトレジストMSKを採用したものであり、ホトレジストMSKは、少なくとも第2のボンディングパッド17に対応する部分に形成された導電被膜11Aを被覆している。尚、ホトレジストMSKは、点でハッチングした(以上図1を参照)
続いて、前記導電被膜11またはホトレジストMSKを介して板状体10をハーフエッチングする。エッチング深さは、板状体10の厚みよりも浅い。尚、エッチングの深さが浅ければ浅いほど、微細パターンの形成が可能である。
そしてハーフエッチングすることにより、図2のように導電パターン22が板状体10の第2の表面13に凸状に現れる。尚、板状体10は、Cu材、Al材、Fe−Ni合金材、Cu−Alの積層体、Al−Cu−Alの積層体でも良い。特に、Al−Cu−Alの積層体は、熱膨張係数の差により発生する反りを防止できる。
例えば、半導体メーカーに於いて、後工程にエッチング設備が有れば、リードフレームメーカーから図1の板状体10を購入し、また後工程にエッチング設備が無ければ、ハーフエッチングされて導電パターンが凸状になった板状体30を購入することで、以下の工程に移行することができる。(以上図2を参照)
続いて半導体素子搭載領域14に半導体素子15を固着し、半導体素子15の第1のボンディングパッド16と第2のボンディングパッド17を電気的に接続する。図面では、半導体素子15がフェィスアップで実装されるため、接続手段として金属細線26が採用される。尚、フェイスダウンで実装する場合、接続手段は、半田バンプ、半田ボール等のロウ材、Ag、Au等の導電ペースト、導電ボールまたは異方性導電性樹脂等が考えられる。
このボンデイングに於いて、第2のボンディングパッド17は板状体30と一体であり、しかも板状体30の裏面は、フラットである。そのため、板状体30は、ボンディングマシーンのテーブルに面で当接される。従って板状体30がボンディングテーブルに完全に固定されれば、第2のボンディングパッド17は、位置ずれもなく、ボンディングエネルギーを効率よく金属細線20と第2のボンディングパッド17に伝えることができ、金属細線20の接続強度を向上させることができる。ボンディングテーブルの固定は、例えば図9のように、テーブル全面に複数の真空吸引孔Vを設けることで可能となる。
また半導体素子15と板状体30の固着は、絶縁性接着剤32を使って成され、放熱性を考慮して、酸化Si、酸化Al等のフィラーがこの絶縁性接着剤32に混入されても良い。
そして前記導電パターン、半導体素子57、および接続手段を覆うように絶縁性樹脂21が形成される。
例えば金型を用いて封止する場合、この段階でガイド孔24が開口され、ここに金型のガイドピンを挿入する。板状体30の第1の表面12はフラットなため、下金型の面もフラットに形成される。絶縁性樹脂21としては、熱可塑性、熱硬化性のどちらでも良い。
また、このモールドは、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマー、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
本実施の形態では、絶縁性樹脂21の厚さは、金属細線20の頂部から上に約100μmが被覆されるように調整されている。この厚みは、半導体装置23の強度を考慮して厚くすることも、薄くすることも可能である。
尚、注入に於いて、導電パターン22は、シート状の板状体30と一体で成るため、板状体30のずれが無い限り、導電パターン22の位置ずれは全くない。
ここでも下金型と板状体30裏面の固定は、真空吸引で実現できる。また金型に備えられた抑えピンを使用しても良い。
以上、絶縁性樹脂21には、凸部31として形成された導電パターン22および半導体素子15が埋め込まれ、凸部31よりも下方の板状体30が裏面から露出している。(以上図3を参照)
続いて、前記絶縁性樹脂21の裏面に露出している板状体30を取り除き、導電パターン22を個々に分離する。
ここの分離工程は、色々な方法が考えられ、裏面をエッチングにより取り除いても良いし、研磨や研削で削り込んでも良い。また、両方を採用しても良い。例えば、絶縁性樹脂21が露出するまで削り込んでいくと、板状体30の削りカスや外側に薄くのばされたバリ状の金属が、絶縁性樹脂21に食い込んでしまう問題がある。そのため、絶縁性樹脂21が露出する手前で、削り込みを停止し、その後は、エッチングにより導電パターン22を分離すれば、導電パターン22の間に位置する絶縁性樹脂21に板状体30の金属が食い込むこと無く形成できる。これにより、微細間隔の導電パターン22同士の短絡を防止することができる。
またハーフエッチングでは、エッチング深さのバラツキにより、導電パターン22の間の絶縁性樹脂21に厚みのバラツキが発生する。そのため導電パターン22を分離した後、研磨や研削で目標の厚みまで削り込むことで一定の厚みのパッケージを精度良く形成することができる。
そして半導体装置23と成る1ユニットが複数形成されている場合は、この分離の工程の後に、個々の半導体装置23としてダイシングする工程がある。このダイシングラインを図面では太い点線で示した。
ここではダイシング装置を採用して個々に分離しているが、チョコレートブレークでも、プレスやカットでも可能である。
尚、裏面に露出している導電パターン22は、図4Bの如く、絶縁性樹脂Rでカバーし、外部取り出し用電極19に対応する部分を露出させても良い。またこの露出した外部取り出し用電極19は、実装基板との接続構造が考慮され、半田ボール等の導電ボールの装着、半田等のロウ材またはAgペースト等の導電ペーストの被覆、異方性導電性樹脂の塗布等の接続手段が選択される。
また図4Cでは、外部取り出し用電極19に形成されたホトレジストを介してエッチングを行い、外部取り出し用電極19を凸状にしたものである。そして外部取り出し用電極19が露出するように絶縁性樹脂Rを被覆したものである。
図4B、図4Cの様に、裏面に絶縁性樹脂Rをコートすることで、この下層には実装基板側の配線を通過させることができる。(以上図4を参照)
以上の製造方法により複数の導電パターン22、半導体素子15および絶縁性樹脂21の3要素で、軽薄短小のBGA構造の半導体装置が実現できる。
次に、以上の製造方法により発生する効果を説明する。
まず第1に、導電パターン22は、ハーフエッチングされ、板状体30と一体となって支持されているため、支持基板として用いたフレキシブルシートを無くすことができた。
第2に、板状体30は、ハーフエッチングされて凸部となった導電パターン22が形成されるため、導電パターン22の微細化が可能となった。従って導電パターン22の幅、導電パターン22の間隔を狭くすることができ、より平面サイズの小さいパッケージが形成できた。
第3に、前記3要素で構成されるため、必要最小限で構成でき、極力無駄な材料を無くすことができ、コストを大幅に抑えた薄型の半導体装置23が実現できた。
第4に、第2のボンディングパッド17、配線18および外部取り出し用電極19は、ハーフエッチングで凸部と成って形成され、個別分離は封止の後に行われるため、リードフレームで採用されるようなタイバー、吊りリードは不要となり、パターン設計がしやすくなった。
尚、このBGA構造の半導体装置には、1つの半導体素子しか実装されていないが、複数個実装しても良い。

板状体を説明する第4の実施の形態
図5は、第1の実施の形態と同様に、導電被膜11により導電パターン22が形成された板状体10を示すものである。尚、導電被膜11の代わりにホトレジスト等の耐エッチングマスクを形成しても良い。この場合、ボンディングパッドに対応する部分には導電被膜が形成され、導電被膜も含めてホトレジストによるパターンが形成される。
図5のパターンは、図1をより具体化したものものであり、具体的には、点線で囲まれた導電パターンで一つの半導体装置となるパターンユニット34がマトリックス状に形成され、これを囲むように金型当接領域35がリング状に所定の幅を持って形成されている。つまり図5のパターンは、一つのキャビティ内に形成される導電パターンを示したものである。
この金型当接領域35の内側には、位置合わせマーク36、37が設けられている。合わせマーク36Aと37Aを結ぶラインは、横方向のダイシングラインを示し、また合わせマーク36Bと37Bを結ぶラインは、縦方向のダイシングラインを示す。また各合わせマークは、少なくとも1本の短い直線で形成され、この直線を基準にして、ダイシング装置のブレードの向きが調整される。ここで合わせマークは、ブレードが所望の精度で削れるように、所望の間隔(マージン)が設けられ、二本の直線で構成されている。
更に前述した金型当接領域35の外側には、ガイド孔を形成するための第1のパターン38、第2のパターン39が形成されている。第2のパターン39の十の字は、ガイド孔をドリルで形成する際のセンタリングマークである。またこのパターンを形成せずに、予め第1のパターンと同一形状のガイド孔が設けられていても良い。
以上、ダイシングラインのマーク、金型当接領域35を除くと第1の実施の形態と同一であるため、本実施の形態の特徴や効果は、省略する。

板状体を説明する第5の実施の形態
本板状体30は、図6に示す形状であり、第4の実施の形態に示した導電被膜11またはホトレジスト等の耐エッチングマスクを介してハーフエッチングされ、凸部31を有するものである。尚、第1の合わせマーク38、第2の合わせマーク39もハーフエッチングにより凸状に形成しても良い。
本板状体30は、従来のリードフレーム、例えばSIP、DIP、QIP等と同様な扱いができるものである。
つまり平坦面から成る第1の表面12と、所望の高さに形成された凸部31を有し、前記第1の表面12に対向して成る第2の表面13とを有する板状体30から成り、
前記凸部31は、半導体素子搭載領域の周辺に設けられた第2のボンディングパッド17、この第2のボンディングパッド17と一体の配線18および配線18と一体の外部取り出し用電極19を構成して成る。
本板状体30は、各パターンがハーフエッチングされた状態であり、このまま半導体素子の固着、電気的接続、封止が可能となるものであり、後工程の既存の設備で製造が可能となる特徴を有するものである。
尚、効果は第1の実施の形態、第4の実施の形態で説明しているのでここでは省略をする。

半導体装置の製造方法を説明する第6の実施の形態
次に図5〜図11を使って製造方法について説明する。
まず図5の如く、板状体10を用意する。この板状体10は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択され、材料としては、Cuを主材料とした導電箔、Alを主材料とした導電箔またはFe−Ni等の合金から成るシート状の導電箔、Cu−Alの積層体、Al−Cu−Alの積層体等が採用される。そしてこの板状体10の表面には、第2のボンディングパッド17、配線18、外部取り出し用電極19、金型当接領域35、合わせマーク36、37、パターン38、39が導電皮膜11またはホトレジスト等の耐エッチングマスクにより形成されている。
板状体10として採用される導電箔の厚さは、後のエッチングを考慮すると10μm〜300μm程度が好ましく、ここでは70μm(2オンス)の銅箔を採用した。しかし300μm以上でも10μm以下でも基本的には良い。(以上図5を参照)
続いて、第2のボンディングパッド17、配線18、外部取り出し用電極19、金型当接領域35、合わせマーク36、37、パターン38、39となる領域を除いた板状体10を板状体10の厚さよりも浅く除去する工程がある。
ここでは、導電被膜11またはホトレジストを耐エッチングマスクとして使用し、前記分離溝40が板状体10の厚みよりも浅く形成される。
本製造方法ではウェットエッチングまたはドライエッチングで、非異方性的にエッチングされ、その側面は、粗面となり、しかも湾曲となる特徴を有する。
ウェットエッチングの場合、エッチャントは、一般的に塩化第二鉄または塩化第二銅が採用され、前記導電箔は、このエッチャントの中にディッピングされるか、このエッチャントがシャワーリングされる。
特にエッチングマスクとなる導電被膜11またはホトレジストの直下は、横方向のエッチングが進みづらく、それより深い部分が横方向にエッチングされる。そのため分離溝40の一側面から上方に向かうにつれて、その位置に対応する開口部の開口径が小さくなるので、逆テーパー構造となり、アンカー構造を有する構造となる。またシャワーリングを採用することで、深さ方向に向かいエッチングが進み、横方向のエッチングは抑制されるため、このアンカー構造が顕著に現れる。
またドライエッチングの場合は、異方性、非異方性でエッチングが可能である。現在では、Cuを反応性イオンエッチングで取り除くことは不可能といわれているが、スパッタリングで除去できる。またスパッタリングの条件によって異方性、非異方性でエッチングできる。
また導電被膜として考えられる材料は、Ni、Ag、Au、PtまたはPd等である。しかもこれら耐食性の導電被膜は、ボンディングパッドとしてそのまま活用できる特徴を有する。
例えばAg、Auの導電被膜にはAu細線が接着できる。またNiは、Al線と超音波ボンディングを可能とする。従ってこれらの導電被膜をそのままボンディングパッドとして活用できるメリットを有する。
もちろんここでは、異方性エッチングにより凸部を形成しても良い。(以上図6を参照)
続いて、図7の如く、半導体素子搭載領域14に半導体素子15を実装する工程がある。
半導体素子15としては、トランジスタ、ダイオード、ICチップ等である。また厚みが厚くはなるが、ウェハスケール型のCSP、BGA等のSMD(フェイスダウンの半導体素子)も実装できる。
ここでは、ベアのICチップ15が絶縁性接着剤32により固着され、ICチップ15上の第1のボンディングパッド16と第2のボンディングパッド17が熱圧着によるボールボンディングあるいは超音波によるウェッヂボンデイング等で固着される金属細線20を介して接続される。
また図に示す第2のボンディングパッド17は、そのサイズが非常に小さいが、板状体30と一体である。よってボンディングツールのエネルギーをボンディングパッド17に伝えることができ、ボンディング性か向上する。またボンディング後の金属細線のカットに於いて、金属細線をプルカットする場合がある。この時は、第2のボンディングパッド17が板状体30と一体で成るため、ボンディングパッド17が浮いたりする現象を無くせ、プルカット性も向上する。(以上図7を参照)
更に、図8に示すように、分離溝40に絶縁性樹脂21を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマ、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
本実施の形態では、絶縁性樹脂21の厚さは、金属細線20の頂部から上に約100μmが被覆されるように調整されている。この厚みは、半導体装置の強度を考慮して厚くすることも、薄くすることも可能である。
本工程の特徴は、絶縁性樹脂21を被覆し、硬化するまでは、板状体30が支持基板となることである。従来のBGAでは、フレキシブルシートの支持基板が必要であるが、本発明では、不要となる。
更には、湾曲構造を持った分離溝40に絶縁性樹脂21が充填されるため、この部分でアンカー効果が発生し、絶縁性樹脂21から前記導電パターン22が剥がれにくくなる。
尚、ここの絶縁性樹脂21を被覆する前に、例えば半導体チップや金属細線の接続部を保護するためにシリコーン樹脂等をポッティングしても良い。
図9は、このモールド方法を図示したものである。図9Aは、金型100内のキャビティー101内に絶縁性樹脂21が充填された状態を示す断面図である。板状体30の裏面は、下金型100Aに当接しており、上金型100Bは、金型当接領域で当接していることが判る。尚、符号Vは真空吸引孔である。図9Bは、下金型100Aに、板状体30が装着された状態を示している。符号102が下金型100Aに取り付けられたガイドピンであり、板状体30に開口されたガイド孔を介してガイドピン102が顔を出している。
図9Cは、金型に形成されるキャビティ101、ランナー103およびポット104の関係を説明する図である。図のように、キャビティ101が横方向に数個配列され、一つのフレームで数多くの半導体装置が取れるように設計されている。点線で示す符号105は、板状体の配置領域を示し、例えば図11のような板状体106が従来のリードフレームと同様な扱いで装着される。これは、図6の板状体30が複数一体で形成されたものである。この板状体で製造される半導体装置自身は、サイズが小さく、しかも一つのキャビティ内で多数個取りが可能であり、大量生産が可能となり、製造コストの低減につながる特徴を有する。(以上図8、図9を参照)
続いて、金型100から封止済みの板状体30を取り出し、絶縁性樹脂21の裏面に露出する板状体30を取り除き、導電パターン22を分離する工程がある。
図10Aは、分離するラインを示した平面図であり、図10Bは、絶縁性樹脂21の裏面と第2のボンディングパッド17の裏面、または絶縁性樹脂21の裏面と配線18および外部取り出し用電極19の裏面が一致したものを示すものである。これは、研磨装置で分離溝40が露出されるまで削り取ることによって可能となる。尚、裏面に半田レジスト等の絶縁被膜Rを形成し、電気的接続が必要な部分のみを露出させても良い。
また図10Cは、この研磨を途中で止め、外部取り出し用電極19の他端110に凸部111が形成されているものである。これは凸部111に対応する部分にホトレジストを形成し、これ以外の部分をエッチングする事で可能となる。そして凸部111が露出するように絶縁被膜Rを形成する。こうすることにより、半導体素子15の下に通過する実装基板側の導電体との短絡を防止することができる。
そして最後に、このモールド体をダイシングテーブルに配置し、合わせマーク36、37を基準にしてブレードの位置を調整し、点線で示すラインに沿ってダイシングし、半導体装置として完成する。

半導体装置の製造方法を説明する第7の実施の形態
次に図12〜図14は、フェイスダウン型の半導体素子150を板状体151に実装し、BGA構造の半導体装置を製造するものである。
金属細線20を使うと、導電パターン22が半導体素子搭載領域からはみ出すが、本フェイスダウン型を採用すれば、このはみ出しを少なくしたり無くすることも可能となる。また金属細線20は、その頂部が高くなるため、パッケージの厚みが厚くなってしまうが、フェイスダウン型を採用することにより薄型も可能となる。
フェイスダウン型の半導体素子は、半田ボール152を採用するもの、半田ボール152の代わりに半田や金のバンプが採用される。
尚、半田等のロウ材で半導体素子150を固着する場合、外部取り出し用電極153は、Cuを主材料としているため、ボンディングパッドの様に導電被膜をその表面に形成する必要はない。ただし、ひさしを作ってアンカー効果を発生させるためには、必要となる。
また製造方法は、前実施の形態と同様であるため、簡単な説明で留める。
まず図12に示すように、板状体151を用意し、この板状体151に半導体素子150の半田ボール152を固着する。
続いて、図13に示すように、絶縁性樹脂154を使い封止する。
そして図14に示すように、絶縁性樹脂154の裏面に位置する板状体151を裏面から取り除くことにより導電パターンを分離し、点線で示すラインに沿ってダイシングし半導体装置として完成する。
尚、図10B、図10Cの如く、パッケージの裏面に絶縁性樹脂Rを被覆し、外部取り出し用電極に対応する部分を露出させても良い。

全実施例に言えることであるが、板状体にエッチングレートの小さい導電被膜を被覆し、この導電被膜を介してハーフエッチングすることによりひさしと湾曲構造が実現でき、アンカー効果を持たせることができる。
例えばCu箔の上にNiを被着すると、塩化第二鉄または塩化第二銅等でCuとNiが一度にエッチングでき、エッチングレートの差によりNiがひさしと成って形成されるため好適である。
本発明の板状体を説明する図である。 本発明の板状体を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を説明する図である。 本発明の板状体を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 板状体をリードフレームとして採用した図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 本発明の板状体を採用した半導体装置の製造方法を説明する図である。 従来のBGA構造の半導体装置を説明する図である。
符号の説明
10 板状体
11 導電被膜
12 第1の表面
13 第2の表面
14 半導体素子搭載領域
15 半導体素子
16 第1のボンディングパッド
17 第2のボンディングパッド
18 配線
19 外部取り出し用電極
20 金属細線
21 絶縁性樹脂
22 導電パターン
23 半導体装置

Claims (2)

  1. 平坦面から成る第1の表面と、凸部を有し、前記第1の表面と対向してなる第2の表面とで板状体をなし、予定の金型の当接領域で囲まれた領域には、前記凸部であって、1つの半導体装置の導電パターンと成るパターンユニットがマトリックス状に設けられた板状体を用意し、
    前記パターンユニットに、裏面に設けられた絶縁性接着剤によりベアのICチップを固着するとともに、前記ICチップと前記パターンユニットを電気的に接続し、
    前記板状体の第1の表面を前記金型を構成する下金型に当接し、前記板状体と前記金型を構成する上金型とで成るキャビティに絶縁性樹脂を充填し、
    前記金型から封止した前記板状体を取り出し、
    前記絶縁性樹脂の裏面に露出する前記板状体を取り除いて、前記導電パターンを分離し、
    前記導電パターンを分離した後に、前記板状体の裏面に絶縁被膜を設け、電気的接続に必要な部分を露出させ、
    前記パターンユニット毎にダイシングして、個々の前記半導体装置とする半導体装置の製造方法であり、
    前記パターンユニットは、前記ICチップの搭載領域に設けられたボンディングパッドと、前記ボンディングパッドと一体でなる配線と、前記配線と一体でなる外部取り出し電極からパターンを複数有し、前記ICチップの裏面には、前記外部取り出し電極が複数延在される事を特徴とする半導体装置の製造方法。
  2. 前記下金型の当接領域は、真空吸引手段が配置されることを特徴とした請求項1に記載の半導体装置の製造方法。
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JPH1168006A (ja) * 1997-08-19 1999-03-09 Mitsubishi Electric Corp リードフレーム及びこれを用いた半導体装置及びこれらの製造方法
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