JP4751585B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4751585B2 JP4751585B2 JP2004205026A JP2004205026A JP4751585B2 JP 4751585 B2 JP4751585 B2 JP 4751585B2 JP 2004205026 A JP2004205026 A JP 2004205026A JP 2004205026 A JP2004205026 A JP 2004205026A JP 4751585 B2 JP4751585 B2 JP 4751585B2
- Authority
- JP
- Japan
- Prior art keywords
- plate
- pattern
- conductive
- semiconductor device
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01028—Nickel [Ni]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01046—Palladium [Pd]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/078—Adhesive characteristics other than chemical
- H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
電子材料(1998年9月号22頁〜)の特集「CSP技術とそれを支える実装材料・装置」
前記第2の表面には、半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極と実質同一パターンの第1の導電被膜が形成されることで解決するものである。
前記第2の表面には、半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極と実質同一パターンのホトレジストが形成されることで解決するものである。
前記凸部は、半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極を構成することで解決するものである。
半導体素子搭載領域の周辺に設けられたボンディングパッド、このボンディングパッドと一体で前記半導体素子搭載領域に延在される配線およびこの配線と一体で設けられた外部取り出し用電極となる凸部が形成されている表面を有する板状体であり、
少なくとも前記上金型との当接領域で囲まれる領域は、前記表面および前記上金型で密閉空間を構成する事で解決するものである。
前記半導体素子搭載領域に半導体素子を搭載するとともに、前記ボンディングパッドと前記半導体素子を電気的に接続し、
前記板状体を金型に搭載し、前記板状体と前記上金型で構成される空間に樹脂を充填し、
前記充填された樹脂の裏面に露出する板状体を取り除いて前記凸部をそれぞれ分離する工程とを有することで解決するものである。
板状体を説明する第1の実施の形態
図1Aは、従来型のフレキシブルシートを採用したBGAよりもその効果が優れ、より薄型のパッケージが実現できる板状体を示すものである。
前記第2の表面13には、半導体素子搭載領域14の周辺に、第2のボンディングパッド17と実質同一パターンの第1の導電被膜11Aが形成されている。この導電被膜11Aは、図3に於いて示された半導体素子15上の第1のボンディングパッド16に対応して設けられ、第2のボンディングパッド17と実質同一パターンで形成されている。また前述した第2のボンディングパッド17と一体で設けられた配線18および外部取り出し用電極19と実質同一パターンの第2の導電被膜11B、第3の導電被膜11Cが形成されている。尚、この導電被膜11A〜11Cは、同一材料でも良いし、それぞれ異なる材料でも良い。ただし、導電被膜11A〜11Cは、後の製造方法で判るように耐エッチングマスクとして有効な材料が選択され、且つ導電被膜11Aの表面は、AuやAlから成る金属細線20がボールボンディング法や超音波ボンディング法で実施できる材料が選択される。
板状体を説明する第2の実施の形態
この板状体30は、図2に示すように、前記導電被膜11または耐エッチングマスクMSKを介してハーフエッチングされ、導電パターン22が凸状に形成されたものである。
前記凸部31は、半導体素子搭載領域14の周囲に設けられた第2のボンディングパッド17、この第2のボンディングパッドと一体の配線18およびこの配線と一体の外部取り出し用電極19を構成するものである。
板状体を採用した半導体装置の製造方法を説明する第3の実施の形態
前述した板状体10または30を採用し、BGA構造の半導体装置23が製造されるまでを図1〜図4を採用して説明する。尚、図1Aの板状体10をハーフエッチングしたものが図2Aであり、図1Bの板状体10をハーフエッチングしたものが図2Bである。更に図1Cの板状体10をハーフエッチングしたものが図2Cである。また図3以降は、図1A、図2Aを採用して製造したものとして説明している。
続いて、前記導電被膜11またはホトレジストMSKを介して板状体10をハーフエッチングする。エッチング深さは、板状体10の厚みよりも浅い。尚、エッチングの深さが浅ければ浅いほど、微細パターンの形成が可能である。
続いて半導体素子搭載領域14に半導体素子15を固着し、半導体素子15の第1のボンディングパッド16と第2のボンディングパッド17を電気的に接続する。図面では、半導体素子15がフェィスアップで実装されるため、接続手段として金属細線26が採用される。尚、フェイスダウンで実装する場合、接続手段は、半田バンプ、半田ボール等のロウ材、Ag、Au等の導電ペースト、導電ボールまたは異方性導電性樹脂等が考えられる。
ここでも下金型と板状体30裏面の固定は、真空吸引で実現できる。また金型に備えられた抑えピンを使用しても良い。
続いて、前記絶縁性樹脂21の裏面に露出している板状体30を取り除き、導電パターン22を個々に分離する。
以上の製造方法により複数の導電パターン22、半導体素子15および絶縁性樹脂21の3要素で、軽薄短小のBGA構造の半導体装置が実現できる。
板状体を説明する第4の実施の形態
図5は、第1の実施の形態と同様に、導電被膜11により導電パターン22が形成された板状体10を示すものである。尚、導電被膜11の代わりにホトレジスト等の耐エッチングマスクを形成しても良い。この場合、ボンディングパッドに対応する部分には導電被膜が形成され、導電被膜も含めてホトレジストによるパターンが形成される。
板状体を説明する第5の実施の形態
本板状体30は、図6に示す形状であり、第4の実施の形態に示した導電被膜11またはホトレジスト等の耐エッチングマスクを介してハーフエッチングされ、凸部31を有するものである。尚、第1の合わせマーク38、第2の合わせマーク39もハーフエッチングにより凸状に形成しても良い。
前記凸部31は、半導体素子搭載領域の周辺に設けられた第2のボンディングパッド17、この第2のボンディングパッド17と一体の配線18および配線18と一体の外部取り出し用電極19を構成して成る。
尚、効果は第1の実施の形態、第4の実施の形態で説明しているのでここでは省略をする。
半導体装置の製造方法を説明する第6の実施の形態
次に図5〜図11を使って製造方法について説明する。
続いて、第2のボンディングパッド17、配線18、外部取り出し用電極19、金型当接領域35、合わせマーク36、37、パターン38、39となる領域を除いた板状体10を板状体10の厚さよりも浅く除去する工程がある。
続いて、図7の如く、半導体素子搭載領域14に半導体素子15を実装する工程がある。
更に、図8に示すように、分離溝40に絶縁性樹脂21を付着する工程がある。これは、トランスファーモールド、インジェクションモールド、ディッピングまたは塗布により実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、液晶ポリマ、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。
続いて、金型100から封止済みの板状体30を取り出し、絶縁性樹脂21の裏面に露出する板状体30を取り除き、導電パターン22を分離する工程がある。
半導体装置の製造方法を説明する第7の実施の形態
次に図12〜図14は、フェイスダウン型の半導体素子150を板状体151に実装し、BGA構造の半導体装置を製造するものである。
全実施例に言えることであるが、板状体にエッチングレートの小さい導電被膜を被覆し、この導電被膜を介してハーフエッチングすることによりひさしと湾曲構造が実現でき、アンカー効果を持たせることができる。
11 導電被膜
12 第1の表面
13 第2の表面
14 半導体素子搭載領域
15 半導体素子
16 第1のボンディングパッド
17 第2のボンディングパッド
18 配線
19 外部取り出し用電極
20 金属細線
21 絶縁性樹脂
22 導電パターン
23 半導体装置
Claims (2)
- 平坦面から成る第1の表面と、凸部を有し、前記第1の表面と対向してなる第2の表面とで板状体をなし、予定の金型の当接領域で囲まれた領域には、前記凸部であって、1つの半導体装置の導電パターンと成るパターンユニットがマトリックス状に設けられた板状体を用意し、
前記パターンユニットに、裏面に設けられた絶縁性接着剤によりベアのICチップを固着するとともに、前記ICチップと前記パターンユニットを電気的に接続し、
前記板状体の第1の表面を前記金型を構成する下金型に当接し、前記板状体と前記金型を構成する上金型とで成るキャビティに絶縁性樹脂を充填し、
前記金型から封止した前記板状体を取り出し、
前記絶縁性樹脂の裏面に露出する前記板状体を取り除いて、前記導電パターンを分離し、
前記導電パターンを分離した後に、前記板状体の裏面に絶縁被膜を設け、電気的接続に必要な部分を露出させ、
前記パターンユニット毎にダイシングして、個々の前記半導体装置とする半導体装置の製造方法であり、
前記パターンユニットは、前記ICチップの搭載領域に設けられたボンディングパッドと、前記ボンディングパッドと一体でなる配線と、前記配線と一体でなる外部取り出し電極からパターンを複数有し、前記ICチップの裏面には、前記外部取り出し電極が複数延在される事を特徴とする半導体装置の製造方法。 - 前記下金型の当接領域は、真空吸引手段が配置されることを特徴とした請求項1に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004205026A JP4751585B2 (ja) | 2004-07-12 | 2004-07-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004205026A JP4751585B2 (ja) | 2004-07-12 | 2004-07-12 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000152429A Division JP3883784B2 (ja) | 2000-05-24 | 2000-05-24 | 板状体および半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004349716A JP2004349716A (ja) | 2004-12-09 |
JP4751585B2 true JP4751585B2 (ja) | 2011-08-17 |
Family
ID=33535886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004205026A Expired - Lifetime JP4751585B2 (ja) | 2004-07-12 | 2004-07-12 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4751585B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7785928B2 (en) | 2005-07-09 | 2010-08-31 | Gautham Viswanadam | Integrated circuit device and method of manufacturing thereof |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2781019B2 (ja) * | 1989-09-06 | 1998-07-30 | 新光電気工業株式会社 | 半導体装置およびその製造方法 |
US6001671A (en) * | 1996-04-18 | 1999-12-14 | Tessera, Inc. | Methods for manufacturing a semiconductor package having a sacrificial layer |
JPH10340925A (ja) * | 1997-06-09 | 1998-12-22 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
JPH1168006A (ja) * | 1997-08-19 | 1999-03-09 | Mitsubishi Electric Corp | リードフレーム及びこれを用いた半導体装置及びこれらの製造方法 |
JPH11195742A (ja) * | 1998-01-05 | 1999-07-21 | Matsushita Electron Corp | 半導体装置及びその製造方法とそれに用いるリードフレーム |
-
2004
- 2004-07-12 JP JP2004205026A patent/JP4751585B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004349716A (ja) | 2004-12-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3883784B2 (ja) | 板状体および半導体装置の製造方法 | |
US6909178B2 (en) | Semiconductor device and method of manufacturing the same | |
US6462418B2 (en) | Semiconductor device having improved heat radiation | |
JP3778773B2 (ja) | 板状体および半導体装置の製造方法 | |
EP1122778A2 (en) | Circuit device and manufacturing method of circuit device | |
US7443043B2 (en) | Circuit device and method of manufacture thereof | |
JP4679000B2 (ja) | 板状体 | |
JP3643743B2 (ja) | 実装基板 | |
JP2001274282A (ja) | 半導体装置 | |
JP4751585B2 (ja) | 半導体装置の製造方法 | |
JP5264640B2 (ja) | 積層型半導体装置及びその製造方法 | |
KR100381349B1 (ko) | 판형체, 리드 프레임 및 반도체 장치의 제조 방법 | |
JP4979661B2 (ja) | 半導体装置の製造方法 | |
JP3600137B2 (ja) | 回路装置の製造方法 | |
JP4439459B2 (ja) | 半導体装置 | |
JP3600130B2 (ja) | 回路装置の製造方法 | |
JP4748892B2 (ja) | 回路装置の製造方法 | |
JP3600134B2 (ja) | 回路装置の製造方法 | |
JP2005045270A (ja) | 回路装置の製造方法 | |
JP2002076171A (ja) | 回路装置の製造方法 | |
JP2005072622A (ja) | 実装基板の製造方法および電子回路素子の実装方法 | |
JP2001257242A (ja) | ターミナルランドフィルムおよびその製造方法とそれを用いた樹脂封止型半導体装置およびその製造方法 | |
JP2003031734A (ja) | 回路装置およびその製造方法 | |
JP2003077947A (ja) | 回路装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070413 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100518 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100816 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100916 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110425 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110523 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4751585 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140527 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |