JP2001274282A - 半導体装置 - Google Patents

半導体装置

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Katsumi Okawa
克実 大川
Eiju Maehara
栄寿 前原
Yukitsugu Takahashi
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Abstract

(57)【要約】 【課題】 プリント基板、セラミック基板、フレキシブ
ルシート等が支持基板として半導体素子が実装された半
導体装置がある。しかしこれらの支持基板は、本来必要
でなく余分な材料であり、支持基板の厚みが、半導体装
置を大型化にし、中に組み込まれた半導体素子の熱が放
熱されにくい構造となっている。 【解決手段】 導電箔６０に分離溝１４を形成した後、
回路素子を実装し、この導電箔６０を支持基板として絶
縁性樹脂１０を被着し、反転した後、今度は絶縁性樹脂
１０を支持基板として導電箔を研磨して導電路１１とし
て分離している。従って支持基板を採用することなく、
導電路１１、半導体チップ１２が絶縁性樹脂１０に支持
された半導体装置１３が実現できる。しかも半導体チッ
プ１２と第１の導電路１１Ａが熱的に結合されて固着さ
れているため、半導体チップ１２の熱を外部に放出する
ことができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体チップの外側から半導体チップ裏面に配
線を延在させ、半導体チップの裏面で外部接続電極が形
成された半導体装置に関するものである。
【０００２】
【従来の技術】近年、ＩＣパッケージは携帯機器や小型
・高密度実装機器への採用が進み、従来のＩＣパッケー
ジとその実装概念が大きく変わろうとしている。詳細
は、例えば電子材料（１９９８年９月号２２頁〜）の特
集「ＣＳＰ技術とそれを支える実装材料・装置」で述べ
られている。
【０００３】図１０は、フレキシブルシート５０をイン
ターポーザー基板として採用するもので、このフレキシ
ブルシート５０の上には、接着剤を介して銅箔パターン
５１が貼り合わされている。この銅箔パターン５１に
は、ＩＣチップ５２が固着され、このＩＣチップの周囲
にボンディング用パッド５３が形成されている。またこ
のボンディング用パッド５３と一体で形成される配線を
介して半田ボール接続用パッド５４が形成され、この半
田ボール接続用パッド５４に半田ボール５５が形成され
ている。
【０００４】そして半田ボール接続用パッド５４の裏側
は、フレキシブルシートが開口された開口部５６が設け
られており、この開口部５６を介して半田ボール５５が
形成されている。そしてフレキシブルシート５０を基板
にして全体が絶縁性樹脂５８で封止されている。
【０００５】
【発明が解決しようとする課題】しかしながら、全体が
絶縁性樹脂５８で封止されている点、ＩＣチップ５２の
裏面は、フレキシブルシート５０が設けられている点、
および熱伝導良好な材料より成る熱伝導パスは、金属細
線５７、銅箔パターン５１および半田ボール５５から成
る点により、前述したパッケージは、駆動時に十分な放
熱ができない構造であった。よって、駆動時、ＩＣチッ
プが温度上昇し、駆動電流を十分流せない問題があっ
た。
【０００６】また絶縁性樹脂５８とＩＣチップ５２との
熱膨張係数の差によって、絶縁性樹脂の溶融温度（また
は硬化温度）から常温に冷却するまでの温度差により絶
縁性樹脂５８に収縮力が働く。このような収縮力によ
り、常温まで冷却すると、パッケージ端部が持ち上が
り、外形寸法に変化をもたらし、パッケージの水平が維
持できなくなり、実装基板に実装する際に予期せぬトラ
ブルが発生する問題もあった。
【０００７】
【課題を解決するための手段】本発明は、前述した多く
の課題に鑑みて成され、第１に、分離溝で電気的に分離
された複数の導電路と、前記複数の導電路の内、ダイパ
ッド形状の第１の導電路上に固着された半導体チップ
と、前記半導体チップのボンディング電極とボンディン
グパッド形状の第２の導電路とを接続する接続手段と、
前記半導体チップを被覆し且つ前記複数の導電路間の前
記分離溝に充填され前記導電路の裏面を露出して一体に
支持する絶縁性樹脂とを備えた半導体装置であり、前記
第２の導電路を、前記半導体チップの外側に設け、前記
第２の導電路から前記半導体チップの裏面に延在される
配線を介して外部接続パッドを設けることで解決するも
のである。
【０００８】第２に、分離溝で電気的に分離された複数
の導電路と、前記複数の導電路の内、ダイパッド形状の
第１の導電路上に固着された半導体チップと、前記半導
体チップのボンディング電極とボンディングパッド形状
の第２の導電路とを接続する接続手段と、前記半導体チ
ップを被覆し且つ前記複数の導電路間の前記分離溝に充
填され前記導電路の裏面を露出して一体に支持する絶縁
性樹脂とを備えた半導体装置であり、前記第１の導電路
を、前記半導体チップ裏面のサイズよりも小さく設け、
前記第２の導電路を、前記半導体チップの外側に設け、
前記第２の導電路から前記半導体チップの裏面に延在さ
れる配線を介して電気的に接続される外部接続パッド形
状の第３の導電路を、前記第２の導電路よりも大きく形
成することで解決するものである。
【０００９】第３に、分離溝で電気的に分離された複数
の導電路と、前記複数の導電路の内、ダイパッド形状の
第１の導電路上に固着された半導体チップと、前記半導
体チップのボンディング電極とボンディングパッド形状
の第２の導電路とを接続する接続手段と、前記半導体チ
ップを被覆し且つ前記複数の導電路間の前記分離溝に充
填され前記導電路の裏面を露出して一体に支持する絶縁
性樹脂とを備えた半導体装置であり、前記第１の導電路
を、前記半導体チップ裏面に、チップサイズよりも小さ
く設け、前記第２の導電路を、前記半導体チップの外側
に複数個設け、前記第２の導電路の一つを、島状に設
け、前記第２の導電路の一つを、前記半導体チップの裏
面に延在される配線と一体で成し、前記配線を、前記半
導体チップ周辺と前記第１の導電路との間に設けられた
外部接続パッド形状の第３の導電路と一体で形成するこ
とで解決するものである。
【００１０】半導体チップのボンディングパッドと接続
されるパッケージ側のボンディングパッド（第２の導電
路）を半導体チップの周辺に配置することにより、外部
接続パッドを空き領域となる半導体チップの裏面にも配
置できる。よって外部接続パッドの配置できる部分が拡
大し、パッドのサイズを大きく設定できる特徴を有す
る。
【００１１】また半導体チップは、パッケージの裏面に
露出している第１の導電路と直接固着されるため、半導
体チップに発生する熱を第１の導電路を介して外部に放
熱させることができる。
【００１２】また本半導体装置は、個別分離された導電
路を支持基板無しに達成できるため、支持基板との熱膨
張係数の差により発生する反りを無くすことができる。
【００１３】
【発明の実施の形態】半導体装置を説明する第１の実施
の形態まず本発明の半導体装置について図１を参照しな
がらその構造について説明する。尚、図１Ａは、半導体
装置の平面図であり、図１Ｂは、Ａ−Ａ線の断面図であ
る。
【００１４】図１には、絶縁性樹脂１０に埋め込まれた
導電路１１Ａ〜１１Ｄを有し、前記第１の導電路１１Ａ
は、ダイパッドとなり、この上には半導体チップ１２が
固着され、前記絶縁性樹脂１０で導電路１１Ａ〜１１Ｄ
を支持して成る半導体装置１３が示されている。また前
記導電路１１Ａ〜１１Ｄの側面は湾曲構造を有しても良
い。詳細は、図４を参照。
【００１５】本構造は、半導体チップ１２、複数の導電
路１１Ａ〜１１Ｄと、この導電路１１Ａ〜１１Ｄを埋め
込む絶縁性樹脂１０の３つの材料で構成され、導電路１
１Ａ〜１１Ｄ間には、この絶縁性樹脂１０で充填された
分離溝１４が設けられる。そして絶縁性樹脂１０により
前記導電路１１Ａ〜１１Ｄが支持されている。
【００１６】絶縁性樹脂としては、エポキシ樹脂等の熱
硬化性樹脂、ポリイミド樹脂、ポリフェニレンサルファ
イド等の熱可塑性樹脂を用いることができる。また絶縁
性樹脂は、金型を用いて固める樹脂、ディップ、塗布を
して被覆できる樹脂であれば、全ての樹脂が採用でき
る。また導電路１１Ａ〜１１Ｄとしては、Ｃｕを主材料
とした導電箔、Ａｌを主材料とした導電箔、またはＦｅ
−Ｎｉ等の合金から成る導電箔等を用いることができ
る。もちろん、他の導電材料でも可能であり、特にエッ
チングできる導電材、レーザで蒸発する導電材が好まし
い。
【００１７】本発明では、絶縁性樹脂１０が前記分離溝
１４にも充填され、絶縁性樹脂１０で前記導電路１１Ａ
〜１１Ｄが支持されているために、導電路１１Ａ〜１１
Ｄの抜けが防止できる特徴を有する。またエッチングと
してドライエッチング、あるいはウェットエッチングを
採用して非異方性的なエッチングを施すことにより、図
４に示すように、導電路１１の側面を湾曲構造１５と
し、アンカー効果を発生させることもできる。その結
果、導電路１１Ａ〜１１Ｄが絶縁性樹脂１０から抜けな
い構造を実現できる。
【００１８】しかも第１の導電路１１Ａは、絶縁性樹脂
１０から成るパッケージの裏面に露出し、半導体チップ
１２の裏面と直接ロウ材等により固着されている。例え
ば、第１の導電路１１Ａを実装基板上の電極と固着する
と、半導体チップ１２から発生する熱は、第１の導電路
１１Ａを介して外部に放熱でき、半導体チップ１２の温
度上昇を防止でき、その分半導体チップ１２の駆動電流
を増大させることができる。
【００１９】また半導体チップ１２の接続手段は、金属
細線１６、半田等のロウ材１７（またはＡｇペースト等
の導電ペースト、導電被膜または異方性導電性樹脂等）
である。
【００２０】また半導体チップ１２と導電路１１Ａとの
固着は、電気的接続が不要であれば、熱伝導を助けるフ
ィラーが混入された絶縁性接着剤が選択される。
【００２１】本半導体装置は、導電路１１を封止樹脂で
ある絶縁性樹脂１０で支持しているため、支持基板が不
要となり、導電路１１、半導体チップ１２および絶縁性
樹脂１０で構成される。この構成は、本発明の特徴であ
る。従来の技術の欄でも説明したように、従来の半導体
装置の導電路は、支持基板（フレキシブルシート、プリ
ント基板またはセラミック基板）で支持されていたり、
リードフレームで支持されているため、本来不要にして
も良い構成が付加されている。しかし、本回路装置は、
必要最小限の構成要素で構成され、支持基板を不要とし
ているため、薄型で安価となる特徴を有する。
【００２２】また半導体チップ１２のボンディング電極
１８が、金属細線１６の一端と接続されるため、金属細
線１６の他端と接続される第２の導電路１１Ｂは、半導
体チップ１２の周辺に配置される。半導体チップは、複
数の回路に対応できるようにボンディングパッドが用意
されており、ボンディング電極１８は、半導体装置１３
を使って構成される回路Ａに必要な入出力電極、半導体
装置１３を使って構成される回路Ｂに必要な入出力電
極、半導体チップ評価用のテスト電極等に分類される。
【００２３】本発明では、前記回路Ａを構成する半導体
装置１３としてパッケージされているため、必要とされ
る入出力電極、テスト電極が金属細線１６を介して第２
の導電路１１Ｂと接続されている。そして前記テスト電
極と接続される第２の導電路１１Ｂは、フローバー等で
当接して測定されるためにそのサイズは小さくて良い。
しかし入出力電極と電気的に接続される第２の導電路１
１Ｂは、電流容量等の問題からそのサイズを大きくする
必要がある。そのため、この入出力電極と電気的に接続
される第２の導電路１１Ｂは、配線１１Ｄを介して半導
体チップ１２の裏面に延在され、半導体チップ１２の周
囲と第１の導電路１１Ａとの間の空きスペースに第３の
導電路１１Ｃが電気的に接続されて配置される。
【００２４】前記第１の導電路１１Ａは、熱伝導性の優
れたＣｕ等により構成されているため、そのサイズは、
半導体チップ１２よりも小さくて良い。従って第１の導
電路１１Ａと第２の導電路１１Ｂとの間には、空きスペ
ースが発生する。従ってこの空きスペースに、第２の導
電路１１Ｂよりもサイズの大きな第３の導電路１１Ｃを
配置することができる。
【００２５】またリング状に配置された第２の導電路１
１Ｂの中に第３の導電路１１Ｃが配置されていめた、実
装基板に本半導体装置１３を固着した場合、以下のメリ
ットが発生する。つまり実装基板と半導体装置１３との
熱膨張係数の違いにより、接続部分に応力が働いても、
実装基板側に形成された電極と第２の導電路１１Ｂがロ
ウ材により固着されるため、実装基板側に形成された電
極と第３の導電路１１Ｃとの固着部分には前記応力が働
きずらい構成となっている。
【００２６】また、分離溝１４の表面と導電路１１の表
面は、実質一致させることも、導電路１１を飛び出させ
ることも可能な構造となっている。裏面電極１１Ａ〜１
１Ｄと絶縁性樹脂に段差が設けられないと、半導体装置
１３をそのまま水平に移動できる特徴を有する。つまり
ロウ材による固着を実装基板上で実現する場合、溶融し
たロウ材の表面張力により実装基板上で前記半導体装置
１３が自らセルフアライメントする。また裏面電極１１
Ａ〜１１Ｄを絶縁性樹脂から飛び出させると、ロウ材の
飛散、フラックスの飛散があっても、配線は、実装基板
上の導電路と短絡しない構造となる。
【００２７】図１０において、絶縁性樹脂５８として熱
硬化性樹脂または熱可塑性樹脂を用いた金型モールドに
よって封止成形され場合がある。この工程は絶縁性樹脂
５８を硬化するための熱処理を伴い、このモールド時の
線膨張係数が３０ｐｐｍ／℃にも達する。その為、ＩＣ
チップ５２のシリコンの線膨張係数（３ｐｐｍ／℃）と
の差によって、前記処理温度から常温に冷却するまでの
温度差により絶縁性樹脂５８に収縮力が働く。
【００２８】このような収縮力により、絶縁性樹脂５８
を成形後、常温まで冷却すると、半導体装置の端部が持
ち上がり、外形寸法に変化（反り）をもたらす問題が発
生した。
【００２９】本発明は、導電路１１Ａ〜１１Ｄを支持す
る支持基板を採用しない点、更には導電路１１Ａ〜１１
Ｄが個別分離され、導電路１１Ａ〜１１Ｄの間に絶縁性
樹脂１０が配置されている点から、半導体装置１３の裏
面に位置する所の熱膨張係数を絶縁性樹脂の熱膨張係数
に近づけることができ、その反りを抑制することができ
る。回路装置の製造方法を説明する第２の実施の形態次
に図２〜図９を使って半導体装置１３の製造方法につい
て説明する。
【００３０】まず図２の如く、シート状の導電箔６０を
用意する。この導電箔６０は、ロウ材の付着性、ボンデ
ィング性、メッキ性が考慮されてその材料が選択され、
材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材
料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電
箔等が採用される。
【００３１】導電箔の厚さは、後のエッチングを考慮す
ると１０μｍ〜３００μｍ程度が好ましく、ここでは７
０μｍ（２オンス）の銅箔を採用した。しかし３００μ
ｍ以上でも１０μｍ以下でも基本的には良い。後述する
ように、導電箔６０の厚みよりも浅い分離溝６１が形成
できればよい。
【００３２】尚、シート状の導電箔６０は、所定の幅で
ロール状に巻かれて用意され、これが後述する各工程に
搬送されても良いし、所定の大きさにカットされた導電
箔が用意され、後述する各工程に搬送されても良い。
【００３３】続いて、少なくとも導電路１１Ａ〜１１Ｄ
となる領域を除いた導電箔６０を、導電箔６０の厚みよ
りも薄く除去する工程がある。そしてこの除去工程によ
り形成された導電路１１Ａ〜１１Ｄに半導体チップ１２
を実装し、分離溝６１および導電箔６０に絶縁性樹脂１
０を被覆する工程がある。
【００３４】まず、図３の如く、Ｃｕより成る導電箔６
０の上に、ホトレジストＰＲ（耐エッチングマスク）を
形成し、導電路１１Ａ〜１１Ｄとなる領域を除いた導電
箔６０が露出するようにホトレジストＰＲをパターニン
グする。そして、前記ホトレジストＰＲを介してエッチ
ングしている。
【００３５】図３では、分離溝６１は、ストレートで形
成されているが、本製造方法ではウェットエッチングま
たはドライエッチングで、非異方性的にエッチングさ
れ、その側面は、粗面となり、しかも図４に示すように
湾曲となる特徴を有する。しかし異方性エッチング、レ
ーザによる金属蒸発を採用するならば、図３の様に分離
溝６１の側壁はストレートに形成される。尚、エッチン
グにより形成された分離溝６１の深さは、約５０μｍで
ある。
【００３６】ウェットエッチングの場合、エッチャント
は、塩化第二鉄または塩化第二銅が採用され、前記導電
箔は、このエッチャントの中にディッピングされるか、
このエッチャントがシャワーリングされる。
【００３７】特に図４の如く、エッチングマスクとなる
ホトレジストＰＲの直下は、横方向のエッチングが進み
づらく、それより深い部分が横方向にエッチングされ
る。図のように分離溝６１の側面のある位置から上方に
向かうにつれて、その位置に対応する開口部の開口径が
小さくなるので、逆テーパー構造となり、アンカー構造
を有する構造となる。またシャワーリングを採用するこ
とで、深さ方向に向かいエッチングが進み、横方向のエ
ッチングは抑制されるため、このアンカー構造が顕著に
現れる。
【００３８】またドライエッチングの場合は、異方性、
非異方性でエッチングが可能である。現在では、Ｃｕを
反応性イオンエッチングで取り除くことは不可能といわ
れているが、スパッタリングで除去できる。またスパッ
タリングの条件によって異方性、非異方性でエッチング
できる。
【００３９】尚、図３、図４に於いて、ホトレジストＰ
Ｒの代わりにエッチング液に対して耐食性のある導電被
膜を選択的に被覆しても良い。導電路と成る部分に選択
的に被着すれば、この導電被膜がエッチング保護膜とな
り、レジストを採用することなく分離溝をエッチングで
きる。この導電被膜として考えられる材料は、Ａｇ、Ａ
ｕ、ＰｔまたはＰｄ等である。しかもこれら耐食性の導
電被膜は、ダイパッド、ボンディングパッドとしてその
まま活用できる特徴を有する。
【００４０】例えばＡｇ被膜は、Ａｕと接着するし、ロ
ウ材とも接着する。よってチップ裏面にＡｕ被膜が被覆
されていれば、そのまま導電路５１上のＡｇ被膜にチッ
プを熱圧着でき、また半田等のロウ材を介してチップを
固着できる。またＡｇの導電被膜にはＡｕ細線が接着で
きるため、ワイヤーボンディングも可能となる。従って
これらの導電被膜をそのままダイパッド、ボンディング
パッドとして活用できるメリットを有する。
【００４１】続いて、図５の如く、分離溝６１が形成さ
れた導電箔６０に半導体チップ１２を電気的に接続して
実装する工程がある。
【００４２】半導体チップ１２としては、トランジス
タ、ダイオード、ＩＣチップ等の半導体素子である。
【００４３】ここでは、ベアのＩＣチップ１２がハーフ
エッチングにより形成された第１の導電路１１Ａにダイ
ボンディングされ、ＩＣチップのボンディング電極と第
２の導電路１１Ｂが熱圧着によるボールボンディングあ
るいは超音波によるウェッヂボンデイング等で固着され
る接続手段（例えば金属細線）１６を介して接続され
る。
【００４４】尚、半導体チップ１２の裏面と配線１１
Ｄ、半導体チップ１２の裏面と第３の導電路１１Ｃとの
短絡を防止するために、絶縁材料１９が形成されてい
る。ここで絶縁材料１９として、絶縁性樹脂が半導体チ
ップ１２または導電箔６０に形成され、第１の導電路１
１Ａに対応する部分が取り除かれて形成されている。
【００４５】更に、図６に示すように、前記導電箔６０
および分離溝６１に絶縁性樹脂１０を付着する工程があ
る。これは、トランスファーモールド、インジェクショ
ンモールド、またはディッピングにより実現できる。樹
脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトラ
ンスファーモールドで実現でき、ポリイミド樹脂、ポリ
フェニレンサルファイド等の熱可塑性樹脂はインジェク
ションモールドで実現できる。
【００４６】本実施の形態では、導電箔６０表面に被覆
された絶縁性樹脂１０の厚さは、接続手段１６の頂部か
ら上に約１００μｍが被覆されるように調整されてい
る。この厚みは、回路装置の強度を考慮して厚くするこ
とも、薄くすることも可能である。
【００４７】本工程の特徴は、絶縁性樹脂１０を被覆す
るまでは、導電路１１となる導電箔６０が支持基板とな
ることである。従来では、図１０の様に、本来必要とし
ない支持基板５０を採用して導電路５１を形成している
が、本発明では、支持基板となる導電箔６０は、電極材
料として必要な材料である。そのため、構成材料を極力
省いて作業できるメリットを有し、コストの低下も実現
できる。
【００４８】また分離溝６１は、導電箔の厚みよりも浅
く形成されているため、導電箔６０が導電路１１Ａ〜１
１Ｄとして個々に分離されていない。従ってシート状の
導電箔６０として一体で取り扱え、絶縁性樹脂１０をモ
ールドする際、金型への搬送、金型への実装の作業が非
常に楽になる特徴を有する。
【００４９】更には、湾曲構造１５を持った分離溝６１
に絶縁性樹脂１０が充填されると、この部分でアンカー
効果が発生し、絶縁性樹脂１０の剥がれが防止でき、逆
に後の工程で分離される導電路１１の抜けが防止でき
る。
【００５０】続いて、導電箔６０の裏面を化学的および
／または物理的に除き、導電路１１として分離する工程
がある。ここでこの除く工程は、研磨、研削、エッチン
グ、レーザの金属蒸発等により施される。
【００５１】例えば研磨装置または研削装置により全面
を３０μｍ程度削り、分離溝６１から絶縁性樹脂１０を
露出させている。この露出される面を図６では点線で示
している。その結果、約４０μｍの厚さの導電路５１と
なって分離される。また絶縁性樹脂５０が露出する手前
まで、導電箔６０を全面ウェトエッチングし、その後、
研磨または研削装置により全面を削り、絶縁性樹脂５０
を露出させても良い。更には、図７に示すように、前記
導電路１１Ａ〜１１Ｄに対応する裏面にホトレジストＰ
Ｒを形成し、ホトレジストを耐エッチングマスクとして
活用し、エッチング加工しても良い。
【００５２】この結果、絶縁性樹脂１０に導電路１１の
表面が露出する構造となる。そして分離溝６１が図１の
分離溝１４となる。
【００５３】また図６に示す点線まで研磨すると、絶縁
性樹脂１０と導電路１１は、その表面が一致する。その
ため、半導体装置裏面が平坦になる。またホトレジスト
ＰＲを採用すると、図８のように、導電路１１Ａ〜１１
Ｄは、絶縁性樹脂１０の裏面より突出する構造となる。
【００５４】尚、導電路１１の裏面に導電被膜を被着す
る場合、図７の導電箔の裏面に、前もって導電被膜を形
成しても良い。この場合、導電路に対応する部分を選択
的に被着すれば良い。被着方法は、例えばメッキであ
る。またこの導電被膜は、エッチングに対して耐性があ
る材料がよい。またこの導電被膜を採用した場合、研磨
をせずにエッチングだけで導電路５１として分離でき
る。
【００５５】最後に、必要によって露出した導電路１１
に半田等の導電材を被着し、回路装置として完成し、こ
れを図９に示すように実装基板７０に実装する。
【００５６】実装基板７０には、導電路１１Ａ〜１１Ｄ
に対応する電極が設けられ、例えば半田等のロウ材７１
を介して電気的に接続されて固着される。
【００５７】図９の矢印は、半導体チップ１２に発生す
る熱が、第１の導電路１１Ａを介して実装基板７０側に
伝わることを示している。図１０の従来構造のように、
支持基板（フレキシブルシート）５０を採用すると、支
持基板が熱抵抗が高く、半導体チップが発熱し、駆動電
流を高く取れない問題が発生する。しかし、本発明では
半導体チップ１２の裏面は、ロウ材１７、第１の導電路
１１Ａ、ロウ材７１を介して実装基板７０の導電パター
ンと固着されるため、半導体チップ１２の熱を実装基板
側へ伝えることができる。従って半導体チップ１２の温
度上昇を防止でき、その分駆動電流を増大させることが
できる。
【００５８】尚、本製造方法では、導電箔６０にトラン
ジスタとチップ抵抗が実装されているだけであるが、こ
れを１単位としてマトリックス状に配置しても良いし、
どちらか一方の回路素子を１単位としてマトリックス状
に配置しても良い。また複数の半導体チップ、複数の受
動素子およびこれらを電気的に接続する配線を前記導電
路で形成し、所望の機能を有する回路を構成し、これを
マトリックス状に配置しても良い。この場合は、ダイシ
ング装置で半導体装置を個々に分離する工程が付加され
る。
【００５９】また図６の様に、半導体装置１３の裏面の
実質全域に導電箔６０が貼り合わされていると、導電箔
６０と絶縁性樹脂１０の線膨張係数の違いにより、半導
体装置１３は大きく反る。しかしこの後に、導電路１１
として分離され、導電箔６０の厚みよりも薄く導電路１
１が形成されると同時に、導電路間には絶縁性樹脂１０
が埋め込まれた形状となる。従ってこのバイメタル効果
は、抑制され、反りが少なくなるメリットも有する。
【００６０】本製造方法の特徴は、絶縁性樹脂１０を支
持基板として活用し導電路１１の分離作業ができること
にある。絶縁性樹脂１０は、導電路１１を埋め込む材料
として必要な材料であり、図１０で示す従来の製造方法
のように、不要な支持基板５０を必要としない。従っ
て、最小限の材料で製造でき、コストの低減が実現でき
る特徴を有する。
【００６１】
【発明の効果】以上の説明から明らかなように、本発明
では、前記第１の導電路１１Ａは、熱伝導性の優れた材
料により構成されてあるため、そのサイズは、半導体チ
ップよりも小さくて良い。従って第１の導電路と第２の
導電路との間には、空きスペースが発生する。従ってこ
の空きスペースに、第２の導電路よりもサイズの大きな
第３の導電路を配置することができる。
【００６２】またリング状に配置された第２の導電路に
囲まれて第３の導電路が配置されているため、実装基板
と実装基板に固着された半導体装置との熱膨張係数の違
いにより、接続部分に応力が働いても、実装基板側に形
成された電極と第３の導電路との固着部分には前記応力
が働きずらい構成となっている。
【００６３】たま分離溝で電気的に分離された複数の導
電路と、所望の該導電路上に固着された半導体チップ
と、該半導体チップを被覆し且つ前記導電路間の前記分
離溝に充填され前記導電路の裏面のみを露出して一体に
支持する絶縁性樹脂とを備えたことにより、導電路およ
び絶縁性樹脂の必要最小限で構成され、資源に無駄のな
い回路装置となる。よって完成するまで余分な構成要素
が無く、コストを大幅に低減できる回路装置を実現でき
る。また絶縁性樹脂の被覆膜厚、導電箔の厚みを最適値
にすることにより、非常に小型化、薄型化および軽量化
された回路装置を実現できる。
【００６４】また導電路の裏面のみを絶縁性樹脂から露
出しているため、導電路の裏面が直ちに外部との接続に
供することができ、図１０の如き従来構造の支持基板を
不要にできる利点を有する。
【００６５】しかも半導体チップが直接導電路と固着さ
れ、しかもこの導電路の裏面が露出されてため、回路素
子から発生する熱を導電路を介して直接実装基板に熱を
伝えることができる。特にこの放熱により、半導体チッ
プの駆動能力を向上させることができる。
【００６６】また本半導体装置に於いて、分離溝の表面
と導電路の表面は、実質一致している平坦な表面を有す
る構造となる場合、半導体装置自身をそのまま水平に移
動できるので、リードずれの修正が極めて容易となる。
【００６７】また導電路の側面に湾曲構造を形成した場
合、アンカー効果を発生させることができ、導電路の反
り、抜けを防止することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置を説明する図である。
【図２】本発明の半導体装置の製造方法を説明する図で
ある。
【図３】本発明の半導体装置の製造方法を説明する図で
ある。
【図４】本発明の半導体装置の製造方法を説明する図で
ある。
【図５】本発明の半導体装置の製造方法を説明する図で
ある。
【図６】本発明の半導体装置の製造方法を説明する図で
ある。
【図７】本発明の半導体装置の製造方法を説明する図で
ある。
【図８】本発明の半導体装置の製造方法を説明する図で
ある。
【図９】本発明の半導体装置の製造方法を説明する図で
ある。
【図１０】従来の回路装置の実装構造を説明する図であ
る。
【符号の説明】
１０ 絶縁性樹脂 １１Ａ〜１１Ｄ 導電路 １２ 半導体チップ １３ 半導体装置 １４ 分離溝 １５ 湾曲構造 ７０ 実装基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阪本 純次 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 真下 茂明 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 大川 克実 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 前原 栄寿 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 高橋 幸嗣 群馬県伊勢崎市喜多町29番地 関東三洋電 子株式会社内 Ｆターム(参考） 4M109 AA01 BA01 CA21 DA04 DA10 FA02

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 分離溝で電気的に分離された複数の導電
    路と、前記複数の導電路の内、ダイパッド形状の第１の
    導電路上に固着された半導体チップと、前記半導体チッ
    プのボンディング電極とボンディングパッド形状の第２
    の導電路とを接続する接続手段と、前記半導体チップを
    被覆し且つ前記複数の導電路間の前記分離溝に充填され
    前記導電路の裏面を露出して一体に支持する絶縁性樹脂
    とを備えた半導体装置であり、 前記第２の導電路は、前記半導体チップの外側に設けら
    れ、前記第２の導電路から前記半導体チップの裏面に延
    在される配線を介して外部接続パッドが設けられること
    を特徴とした半導体装置。
  2. 【請求項２】 分離溝で電気的に分離された複数の導電
    路と、前記複数の導電路の内、ダイパッド形状の第１の
    導電路上に固着された半導体チップと、前記半導体チッ
    プのボンディング電極とボンディングパッド形状の第２
    の導電路とを接続する接続手段と、前記半導体チップを
    被覆し且つ前記複数の導電路間の前記分離溝に充填され
    前記導電路の裏面を露出して一体に支持する絶縁性樹脂
    とを備えた半導体装置であり、 前記第１の導電路は、前記半導体チップ裏面のサイズよ
    りも小さく設けられ、 前記第２の導電路は、前記半導体チップの外側に設けら
    れ、前記第２の導電路から前記半導体チップの裏面に延
    在される配線を介して電気的に接続される外部接続パッ
    ド形状の第３の導電路は、前記第２の導電路よりも大き
    く形成されることを特徴とした半導体装置。
  3. 【請求項３】 分離溝で電気的に分離された複数の導電
    路と、前記複数の導電路の内、ダイパッド形状の第１の
    導電路上に固着された半導体チップと、前記半導体チッ
    プのボンディング電極とボンディングパッド形状の第２
    の導電路とを接続する接続手段と、前記半導体チップを
    被覆し且つ前記複数の導電路間の前記分離溝に充填され
    前記導電路の裏面を露出して一体に支持する絶縁性樹脂
    とを備えた半導体装置であり、 前記第１の導電路は、前記半導体チップ裏面に、チップ
    サイズよりも小さく設けられ、 前記第２の導電路は、前記半導体チップの外側に複数個
    設けられ、 前記第２の導電路の一つは、島状に設けられ、 前記第２の導電路の一つは、前記半導体チップの裏面に
    延在される配線と一体で成り、 前記配線は、前記半導体チップ周辺と前記第１の導電路
    との間に設けられた外部接続パッド形状の第３の導電路
    と一体で形成されることを特徴とした半導体装置。
  4. 【請求項４】 前記第１の導電路は、導電材料を介して
    半導体チップと固着される事を特徴とした請求項１から
    請求項３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記半導体チップの裏面に延在される前
    記配線と前記半導体チップとの間、または第３の導電路
    と前記半導体チップとの間には、絶縁材料が設けられる
    事を特徴とした請求項２または請求項３に記載の半導体
    装置。
  6. 【請求項６】 前記半導体チップの裏面全域は、絶縁材
    料が設けられる事を特徴とした請求項１から請求項３の
    いずれかに記載の半導体装置。
  7. 【請求項７】 前記接続手段は金属細線である事を特徴
    とした請求項１から請求項３のいずれかに記載の半導体
    装置。
  8. 【請求項８】 前記導電路の側面を湾曲させて前記絶縁
    性樹脂と嵌合させたことを特徴とする請求項１から請求
    項７のいずれかに記載の半導体装置。
  9. 【請求項９】 前記導電路は銅、アルミニウム、鉄−ニ
    ッケルのいずれかの導電箔で構成されることを特徴とす
    る請求項１から請求項８のいずれかに記載された半導体
    装置。
  10. 【請求項１０】 前記導電路上面に前記導電路とは異な
    る金属材料より成る導電被膜を設けることを特徴とする
    請求項１から請求項９のいずれかに記載された半導体装
    置。
  11. 【請求項１１】 前記導電被膜はニッケル、銀あるいは
    金で構成される事を特徴とする請求項１０に記載された
    半導体装置。
  12. 【請求項１２】 前記第１の導電路は、実装基板に形成
    される導電パターンと導電材料を介して固着される事を
    特徴とする請求項１から請求項１１のいずれかに記載さ
    れた半導体装置。
  13. 【請求項１３】 前記島状に形成された第２の導電路
    は、テストピンである事を特徴とする請求項３に記載さ
    れた半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170454A (ja) * 2008-01-10 2009-07-30 Denso Corp モールドパッケージおよびその実装構造

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW506236B (en) * 2000-06-09 2002-10-11 Sanyo Electric Co Method for manufacturing an illumination device
JP4034073B2 (ja) * 2001-05-11 2008-01-16 株式会社ルネサステクノロジ 半導体装置の製造方法
US7420206B2 (en) 2006-07-12 2008-09-02 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
EP2248161B1 (en) 2009-03-06 2019-05-01 Kaixin Inc. Leadless integrated circuit package having high density contacts
US8829685B2 (en) * 2009-03-31 2014-09-09 Semiconductor Components Industries, Llc Circuit device having funnel shaped lead and method for manufacturing the same
CN102576701B (zh) 2009-09-02 2016-08-17 凯信公司 Ic封装件及其制造方法
US8664043B2 (en) * 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
CN104795436B (zh) * 2015-04-28 2017-08-25 华天科技（昆山）电子有限公司 晶圆封装结构、芯片封装结构及其封装方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4889962A (en) * 1988-08-19 1989-12-26 Northern Telecom Limited Circuit board with coaxial circuit and method therefor
US5179032A (en) * 1990-02-01 1993-01-12 Quigg Fred L Mosfet structure having reduced capacitance and method of forming same
JP3258764B2 (ja) * 1993-06-01 2002-02-18 三菱電機株式会社 樹脂封止型半導体装置の製造方法ならびに外部引出用電極およびその製造方法
JP3452678B2 (ja) * 1995-03-03 2003-09-29 三菱電機株式会社 配線構成体の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009170454A (ja) * 2008-01-10 2009-07-30 Denso Corp モールドパッケージおよびその実装構造

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