KR20010030162A - 반도체 집적 회로 장치의 양산 방법 및 전자 디바이스의제조 방법 - Google Patents

반도체 집적 회로 장치의 양산 방법 및 전자 디바이스의제조 방법 Download PDF

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Abstract

반도체 양산 프로세스에 있어서, 천이 금속에 의한 웨이퍼의 오염을 방지하기 위해, 본 발명의 반도체 집적 회로 장치의 양산 방법은, 웨이퍼 프로세스를 흘리는 각 웨이퍼에 대해, Ru막의 피착 처리를 행하는 공정과, 상기 Ru막이 피착된 상기 각 웨이퍼에 대해, 상기 각 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 Ru막을, 오르토과요오드산과 질산을 포함하는 수용액을 이용하여 제거하는 공정과, 상기 Ru막이 제거된 상기 각 웨이퍼에 대해, 하층 공정(게이트 절연막 형성 전의 초기 소자 형성 공정 및 배선 공정)군에 속하는 복수매의 웨이퍼와 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열처리 공정을 실행하는 공정을 구비하고 있다.

Description

반도체 집적 회로 장치의 양산 방법 및 전자 디바이스의 제조 방법{MASS PRODUCTION METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD OF ELECTRONIC DEVICE}
본 발명은, 반도체 집적 회로 장치의 양산 기술에 관한 것으로, 특히 대량의 웨이퍼를 복수의 공정에 걸쳐 연속 처리할 때에, 루테늄(Ru)등의 천이 금속을 함유하는 막을 피착한 웨이퍼에 대한 리소그래피 공정과, 다른 공정군에 속하는 웨이퍼에 대한 리소그래피 공정을 공용하는 양산 라인에서 행해지는 반도체 제조 프로세스에 적용하여 유효한 기술에 관한 것이다.
종래, 반도체 제조 이외의 산업 분야에서는, 폐기물등에 포함되는 백금족 원소의 회수를 목적으로 하여, 백금족 원소를 용해액에 녹여 분리하는 기술이 알려져 있다.
특개평7-157832호 공보(伊藤 등)는, 폐 전자 부품, 귀금속 함유 폐촉매, 폐보식품등에 포함되는 금이나 백금족 원소등의 귀금속을 용해액에 녹여 회수하는 기술을 개시하고 있다. 귀금속의 용해에는, 2 종류의 할로겐으로 이루어지는 할로겐간 화합물(ClF, BrF, BrCl, ICl, ICl3, IBr 등)의 수용액과 할로겐화옥소산(요오드산, 브롬산 또는 염소산)의 수용액을 1 : 9∼9 : 1의 범위에서 혼합한 용해액이 사용된다. 이 용해액에 용해한 귀금속은, 우선 할로겐화착체로서 분리되고, 계속해서 이 할로겐화착체를 분해하는 액(수산화 나트륨, 수산화 붕소나트륨, 하이드라진 또는 그의 염, 아황산 또는 그의 염, 중아황산등)을 첨가함으로써, 금속으로서 회수된다.
특개평7-224333호 공보(和田 등)는, 사용 종료 핵연료의 재처리 공정에서 발생하는 불용해 잔사 내에 포함되는 루테늄(Ru), 로듐(Rh), 파라듐(Pd)등의 귀금속을 포함하는 핵분열 생성 합금을, 요오드 단체(또는 브롬 단체)를 첨가한 요오드화 수소산(또는 브롬화 수소산)의 용해액에 침지함으로써, 액체 금속 추출등의 전 처리를 거치지 않고 수용액으로서 용해시키는 기술을 개시하고 있다. 여기서, 상기 용해액은, 요오드화 수소산(또는 브롬화 수소산)의 농도를 5∼57중량%의 범위, 첨가하는 요오드 단체(또는 브롬 단체)의 농도를 전자의 수용액 1리터당 0.01∼0.5몰의 범위로 하는 것이 바람직하다고 되어 있다.
3. 발명의 간결한 요약
1Gbit 이후의 대용량 DRAM(Dynamic Random Access Memory)은, 미세화된 메모리셀의 축적 전하량을 확보하기 위해, 정보 축적 용량 소자(캐패시터)의 용량 절연막을, 비유전률이 100이상의 ABO3형 복산화물, 즉 페로브스카이트형 복산화물인 BST((Ba, Sr)TiO3)등의 고유전체 재료로 구성한다. 또한, 더욱 차세대의 용량 절연막 재료로서, PZT(PbZrx Ti1-xO3), PLT(PbLax Ti1-xO3), PLZT, SBT, PbTiO3, SrTiO3, BaTiO3라고 한 페로브스카이트형 결정 구조를 포함하는 강유전체 재료의 도입도 검토되고 있다.
캐패시터의 용량 절연막에 상기된 바와 같은 고/강유전체 재료를 사용하는 경우에는, 용량 절연막을 끼우는 상하부 전극용의 도전막도 상기 고/강유전체 재료에 대해 친화성이 높은 금속, 예를 들면 백금족 금속(Ru(루테늄), Rh(로듐), Pd(팔라듐), Os(오스뮴), Ir(이리듐), Pt(백금))을 주구성 재료로서 함유하는 도전막을 사용할 필요가 있다. 특히, 루테늄(Ru)은, 에칭의 제어성이나 막의 안정성에 우수하기 때문에, 용량 절연막을 상기된 바와 같은 고/강유전체 재료로 구성하는 캐패시터의 전극 재료로서 유력시되고 있다.
한편, 고속 논리 LSI의 분야에서는, 배선 폭의 미세화에 따르는 배선 저항의 증대 및 신뢰성의 저하를 막는 대책으로서, 기판 상에 피착한 절연막에 배선홈(및 관통 홀)을 형성하고, 계속해서 이 배선홈(및 관통 홀)의 내부를 포함하는 절연막 상에 Al막보다도 전기 저항이 낮은 구리(Cu)막을 피착한 후, 배선홈의 외부가 불필요한 구리막을 화학 기계 연마(CMP)법에 따라 제거하는, 소위 상감(Damascene)법에따른 매립된 구리 배선의 도입이 진행되고 있다. 이 매립된 구리 배선은, 논리 LSI뿐만 아니라, DRAM 등의 메모리 분야에서도 도입이 검토되고 있다.
그러나, 상기된 백금족 금속, 페로브스카이트형 고/강유전체 혹은 구리와 같이, 종래의 웨이퍼 프로세스로서는 사용되지 않았던 신규의 천이 금속이나 그것을 함유하는 재료를 반도체 제조 프로세스에 도입하는 것에 있어서는, 이들 천이 금속에의한 웨이퍼의 오염을 방지하는 대책이 필요해진다. 특히, 구리등의 천이 금속은 실리콘(Si) 중에서의 확산 계수가 커서, 어닐링 공정(열 처리 공정)으로 용이하게 기판에 도달하기 때문에, 매우 저농도라도 디바이스 특성에 심각한 악영향을 미치게 할 우려가 있다.
예를 들면 DRAM 등의 범용 LSI의 제조 프로세스에서는, 설비 투자를 아주 억제하여 제조 비용을 저감하기 위해, 리소그래피 장치(광노광 장치, EB 노광 장치),각종 검사 장치, 어닐링(열 처리) 장치등을 게이트 절연막 형성전의 초기 소자 형성 공정 및 배선 공정에서 공용하고, 상기된 바와 같은 신재료를 사용하는 캐패시터 형성 공정에서도 이들 공용 장치가 사용된다. 즉, 이들 공용 장치에서는, 캐패시터 형성 공정을 실행하기 위한 웨이퍼가 장치로부터 반출된 후, 초기 소자 형성 공정을 실행하기 위한 웨이퍼나 배선 공정을 실행하기 위한 웨이퍼가 장치에 반입된다. 또한, 캐패시터 상층의 배선을 상술된 상감법에 따른 매립된 구리 배선으로 하는 경우에는, 캐패시터 상층에 피착한 구리막을 어닐링(열 처리)하기 위한 웨이퍼가 다른 공정을 실행하기 위한 웨이퍼와 전후하여 공용 장치로 반입된다.
스퍼터링법이나 CVD법을 이용하여 웨이퍼의 디바이스면에 피착한 백금족 금속, 페로브스카이트형 고/강유전체 혹은 구리등의 천이 금속을 함유하는 막은, 웨이퍼의 외연부(엣지부)나 이면에도 피착한다. 그 때문에, 웨이퍼의 외연부나 이면에 피착한 천이 금속 함유막을 충분히 제거하지 않고 웨이퍼를 공용 장치에 반입하면, 웨이퍼의 외연부나 이면과 접촉한 웨이퍼 스테이지, 웨이퍼 캐리어, 컨베어등의 표면에 천이 금속 함유막이 부착하고, 그 후에 공용 장치에 반입되는 하층 공정(게이트 절연막 형성전의 초기 소자 형성 공정, 배선 공정)을 실행하기 위한 웨이퍼가 천이 금속에 오염되어 버린다.
따라서, 상기된 바와 같은 천이 금속 함유막을 피착한 웨이퍼에 대한 리소그래피 공정과, 하층 공정을 포함하는 다른 공정군에 속하는 웨이퍼에 대한 리소그래피 공정을 공용 장치를 사용하여 실행하는 양산 라인에서는, 천이 금속 함유막을 피착한 웨이퍼를 공용 장치에 반입하는 것에 앞서, 웨이퍼의 외연부나 이면에 피착한 천이 금속 함유막을 제거하기 위한 세정 공정이 불가결해진다.
그러나, 상술된 천이 금속 중에는, 예를 들면 루테늄등과 같이, 이것을 용해하는 용액이 발견되지 않기 때문에 유효한 세정 방법이 확립되지 않은 것도 있다. 상기된 바와 같이, 반도체 제조 이외의 산업 분야에서는 백금족 금속의 용해액이 몇가지 제안되고 있지만, 이들 용해액은, 루테늄을 용해하는 속도가 매우 느리기 때문에, 반도체의 양산 라인에서 사용할 수 없다.
또한, 천이 금속에 의한 웨이퍼의 오염을 막는 다른 대책으로서, 천이 금속 함유막을 피착한 웨이퍼에 대한 리소그래피 공정을 실행하기 위한 전용 장치를 상기 공용 장치와는 별도로 준비하는 것은, 제조 비용 저감의 관점으로부터 현실적이지 않다.
본 발명의 목적은, 게이트 절연막 형성전의 초기 소자 형성 공정, 배선 공정 및 천이 금속 함유막 가공 공정에서 리소그래피 장치, 검사 장치, 어닐링(열 처리) 장치등을 공용하는 반도체 양산 프로세스에 있어서, 초기 소자 형성 공정이나 배선 공정을 실행하는 웨이퍼가 천이 금속에 의해 오염되는 문제점을 확실하게 방지하는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규인 특징은, 본 명세서의 기술 및 첨부 도면으로부터 분명해질 것이다.
본원에 있어서 개시되는 발명 중, 대표적이지만 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적 회로 장치의 양산 방법은, 이하의 공정으로 이루어진다 ;
(a) 웨이퍼 프로세스를 흐르는 각 웨이퍼에 대하여, Ru 막의 피착 처리를 행하는 공정,
(b) 상기 Ru 막이 피착된 상기 각 웨이퍼에 대해, 상기 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 Ru 막을, 오르토과요오드산을 포함하는 용액을 이용하여 제거하는 공정,
(c) 상기 Ru 막이 제거된 상기 각 웨이퍼에 대해, 하층 공정군에 속하는 복수매의 웨이퍼와 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열 처리 공정을 실행하는 공정.
상기된 발명 이외의 본원 발명의 개요를 간단히 항을 나누어 기재하면, 이하와 같다. 즉,
1.이하의 공정으로 이루어지는 반도체 집적 회로 장치의 양산 방법;
(a) 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제1 웨이퍼의 디바이스면 상에 백금족 금속막을 피착하는 공정,
(b) 상기 백금족 금속막이 피착된 상기 제1 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 백금족 금속막을 제거하는 공정,
(c) 상기 (b) 공정 후, 상기 제1 웨이퍼의 디바이스면 상의 상기 백금족 금속막을, 리소그래피 공정에 따라 형성한 내 에칭 마스크 패턴을 사용하여 패터닝하는 공정,
(d) 상기 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제2 웨이퍼의 디바이스면 상에 상기 백금족 금속막과는 다른 피가공막을 피착하는 공정,
(e) 상기 리소그래피 공정에 따라, 상기 제2 웨이퍼의 상기 디바이스면 상에 피착된 상기 피 가공막을 패터닝하는 공정.
2. 상기 1항에 있어서, 상기 백금족 금속막은, 루테늄막인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
3. 상기 1항 또는 2항에 있어서, 상기 피가공막을 패터닝하는 공정은, 상기 백금족 금속막을 패터닝하는 공정보다도 하층의 공정인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
4. 상기 1항∼3항 중 어느 한 항에 있어서, 상기 백금족 금속막의 제거는, 오르토과요오드산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
5. 상기 1항∼4항 중 어느 한 항에 있어서, 상기 백금족 금속막의 제거는, 오르토과요오드산과 제2 산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
6. 상기 5항에 있어서, 상기 제2 산은, 질산인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
7. 상기 6항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는, 20wt%로부터 40wt%이고, 질산의 농도는, 20wt%로부터 40wt% 인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
8. 상기 6항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는, 25wt%로부터 35wt%이고, 질산의 농도는, 25wt%로부터 35wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
9. 상기 5항에 있어서, 상기 제2 산은, 초산인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
10. 상기 1항∼9항 중 어느 한 항에 있어서, 상기 백금족 금속막의 제거는, 적어도 상기 각 웨이퍼의 상기 이면의 거의 전면 및 상기 디바이스면의 외연부에 대해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
11.이하의 공정으로 이루어지는 반도체 집적 회로 장치의 양산 방법;
(a) 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제1 웨이퍼의 디바이스면 상에 천이 금속 함유막을 피착하는 공정,
(b) 상기 천이 금속 함유막이 피착된 상기 제1 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 천이 금속 함유막을 제거하는 공정,
(c) 상기 (b) 공정 후, 상기 제1 웨이퍼의 디바이스면 상의 상기 천이 금속 함유막을, 리소그래피 공정에 의해 형성한 내 에칭 마스크 패턴을 사용하여 패터닝하는 공정,
(d) 상기 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제2 웨이퍼의 디바이스면 상에 상기 천이 금속 함유막과는 다른 피 가공막을 피착하는 공정,
(e) 상기 리소그래피 공정에 따라, 상기 제2 웨이퍼의 상기 디바이스면 상에 피착된 상기 피가공막을 패터닝하는 공정.
12. 상기 11항에 있어서, 상기 천이 금속 함유막은, 페로브스카이트형 고유전체 또는 강유전체로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
13. 상기 12항에 있어서, 상기 페로브스카이트형 고유전체 또는 강유전체는, BST 인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
14. 상기 11항에 있어서, 상기 페로브스카이트형 고유전체 또는 강유전체는, PZT, PLT, PLZT, SBT, PbTiO3, SrTiO3또는 BaTiO3중 어느 하나인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
15. 상기 11항에 있어서, 상기 천이 금속은, 구리인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
16. 이하의 공정으로 이루어지는 반도체 집적 회로 장치의 양산 방법;
(a) 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제1 웨이퍼의 디바이스면 상에 Ru막을 피착하는 공정,
(b) 상기 Ru 막이 피착된 상기 제1 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 Ru 막을 제거하는 공정,
(c) 상기 (b) 공정 후, 상기 제1 웨이퍼의 디바이스면 상의 상기 Ru 막을, 리소그래피 공정에 따라 형성한 내 에칭 마스크 패턴을 사용하여 패터닝함으로써, 캐패시터의 전극을 형성하는 공정,
(d) 상기 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제2 웨이퍼의 디바이스면 상에 상기 Ru막과는 다른 피가공막을 피착하는 공정,
(e) 상기 리소그래피 공정에 따라, 상기 제2 웨이퍼의 상기 디바이스면 상에 피착된 상기 피가공막을 패터닝하는 공정.
17. 상기 16항에 있어서, 상기 피가공막을 패터닝하는 공정은, 상기 Ru 막을 패터닝하는 공정보다도 하층의 공정인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
18. 상기 16항 또는 17항에 있어서, 상기 Ru 막의 제거는, 오르토과요오드산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
19. 상기 16항 또는 17항에 있어서, 상기 Ru막의 제거는, 오르토과요오드산과 제2 산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
20. 상기 19항에 있어서, 상기 제2 산은, 질산인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
21.상기 20항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는, 20wt%로부터 40wt%이고, 질산의 농도는, 20wt%로부터 40wt% 인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
22. 상기 20항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는, 25wt%로부터 35wt%이고, 질산의 농도는, 25wt%로부터 35wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
23. 이하의 공정으로 이루어지는 반도체 집적 회로 장치의 양산 방법;
(a) 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제1 웨이퍼의 디바이스면 상에 Ru 막을 피착하는 공정,
(b)오르토과요오드산을 포함하는 용액을 이용하여, 상기 Ru 막이 피착된 상기 제1 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 Ru 막을 제거하는 공정,
(c) 상기 (b) 공정 후, 상기 제1 웨이퍼의 디바이스면 상의 상기 Ru 막을, 리소그래피 공정에 따라 형성한 내 에칭 마스크 패턴을 사용하여 패터닝함으로써, DRAM의 캐패시터의 전극을 형성하는 공정,
(d) 상기 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제2 웨이퍼의 디바이스면 상에 상기 Ru 막과는 다른 피가공막을 피착하는 공정,
(e) 상기 리소그래피 공정에 따라, 상기 제2 웨이퍼의 상기 디바이스면 상에 피착된 상기 피가공막을 패터닝하는 공정.
24. 상기 23항에 있어서, 상기 피가공막을 패터닝하는 공정은, 상기 Ru 막을 패터닝하는 공정보다도 하층의 공정인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
25. 상기 24항에 있어서, 상기 피가공막을 패터닝하는 공정은, 게이트 전극을 형성하는 공정 또는 비트선을 형성하는 공정인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
26. 상기 23항으로부터 25항 중 어느 한 항에 있어서, 상기 Ru 막의 제거는, 오르토과요오드산과 질산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
27. 상기 26항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는, 20wt%로부터 40wt%이고, 질산의 농도는, 20wt%로부터 40wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
28. 상기 27항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는, 25wt%로부터 35wt%이고, 질산의 농도는, 25wt%로부터 35wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
29. 이하의 공정으로 이루어지는 반도체 집적 회로 장치의 양산 방법;
(a) 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제1 웨이퍼의 디바이스면 상에 페로브스카이트형 고유전체 또는 강유전체로부터 천이 금속 함유막을 피착하는 공정,
(b) 상기 천이 금속 함유막이 피착된 상기 제1 웨이퍼의 디바이스면의 외연부 또는 이면의 상기 천이 금속 함유막을 제거하는 공정,
(c) 상기 (b) 공정 후, 상기 제1 웨이퍼의 디바이스면 상의 상기 천이 금속 함유막을, 리소그래피 공정에 따라 리소그래피 공정에 따라 형성한 내 에칭 마스크 패턴을 사용하여 패터닝함으로써, DRAM의 캐패시터의 용량 절연막을 형성하는 공정,
(d) 상기 웨이퍼 프로세스를 흐르는 복수매의 웨이퍼 중, 제2 웨이퍼의 디바이스면 상에 상기 천이 금속 함유막과는 다른 피가공막을 피착하는 공정,
(e) 상기 리소그래피 공정에 따라, 상기 제2 웨이퍼의 상기 디바이스면 상에 피착된 상기 피가공막을 패터닝하는 공정.
30. 상기 29항에 있어서, 상기 페로브스카이트형 고유전체 또는 강유전체는, BST인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
이하, 본원에 있어서 사용하는 용어의 일반적 의미에 대해 설명한다.
1.「CMIS 집적 회로」는, 상보성 절연 게이트형 FET로 이루어지는 집적 회로를 나타내고, 일반의 CMOS 집적 회로 외에, 예를 들면 질화 실리콘이나 산화 탄탈과 같은 산화막 이외의 유전체 재료로 이루어지는 게이트 절연막을 갖는 디바이스를 포함한다.
2. 「디바이스면」이란, 웨이퍼의 주요면으로서, 그 면에 포트리소그래피에 따라, 복수의 칩 영역에 대응하는 집적 회로 패턴이 형성되는 면을 말한다. 즉, 「이면」에 대해, 그 반대측의 주요면을 말한다.
3. 「배립 배선」이란, 싱글 상감(Single Damascene)이나 듀얼 상감(Dual Damascene)등과 같이, 절연막에 홈등을 형성하여, 거기에 구리등의 도전막을 매립하고, 그 후에 불필요한 도전막을 제거하는 배선 형성 기술에 의해 패터닝된 배선을 말한다.
4. 「반도체 집적 회로 웨이퍼」 또는 「반도체 웨이퍼」란, 반도체 집적 회로의 제조에 이용하는 실리콘 단결정 기판(일반적으로 거의 원형), 사파이어 기판, 유리 기판 그 밖의 절연, 반절연 또는 반도체 기판 등 및 이들의 복합적 기판을 말한다. 또한, 「반도체 집적 회로 장치」(혹은 「전자 장치」, 「전자 회로 장치」등) 라고 할 때는, 단결정 실리콘 기판 상에 만들어지는 것뿐만 아니라, 특히 그렇지 않은 취지가 명시된 경우를 제외하고, 상기된 각종 기판, 또한 SOI(Silicon On Insulator) 기판, TFT(Thin Film Transistor) 액정 제조용 기판, STN(Super Twisted Nematic) 액정 제조용 기판등이라고 한 다른 기판 상에 만들어지는 것을 포함하는 것으로 한다.
5. 「칩 형성부」란, 웨이퍼의 디바이스면 상의 복수의 칩 영역을 포함하는 부분으로서, 주변의 칩을 만드는 것을 의도하지 않은 「외연부」를 제외한 내부 영역을 말한다.
6. 「고유전체」란, Ta2O5와 같은 비유전률이 20이상의 고유전체 재료나, 또한 비유전률이 100을 초과하는 BST((Ba, Sr) TiO3)등의 고유전체 재료등을 말한다.
7. 「강유전체」란 상온에서 강유전상에 있는 페로브스카이트 구조를 포함하는 PZT, PLT, PLZT, SBT, PbTiO3, SrTiO3및 BaTlO3등을 말한다.
8. 「천이 금속」이란, 일반적으로 주기율표의 이트륨, 란탄등이 속하는 3족으로부터 구리등이 속하는 11족까지의 원소를 말한다. 「천이 금속 함유막」이란, 천이 금속 또는 천이 금속을 주요한 또는 부차적인 구성 요소로서 포함하는 재료를 포함하는 막을 말한다(예를 들면 Ru, RuO2, Ta2O5등). 「천이 금속 함유막 피착 처리」란, 상기 천이 금속 함유막이 의도적으로 또는 의도에 반해 부착 또는 피착하는 처리를 말한다. 따라서, 절연막이나 금속막의 피착 공정 위에, 그 에칭 공정도 포함된다. 본원에 있어서, 「유해 천이 금속」이란, 반도체 프로세스에 사용되는 천이 금속 중, 현시점에서 콘터미네이션으로서의 성질이 충분히 검증되지 않은 것으로써, 예를 들면 백금족 및 구리족만으로 이루어지는 군으로부터 선택된 것을 말한다. 또한, 본원에 있어서, 「구리로 이루어진다」라는 경우에는, 특별히 한정하는 취지의 명시가 없는 한 순수한 구리에 한정되는 것이 아니고, 그 기능을 손상하지 않은 범위에서 다른 구성 요소, 첨가물, 불순물등을 포함한 것을 포함하는 것은 물론이다.
9. 「백금속 원소」란, 일반적으로 주기율표8로부터 10족에 속하는 원소 중, 루테늄, 로듐, 팔라듐, 오스뮴, 이리듐, 백금을 말한다.
10. 웨이퍼 프로세스에 대해 「하층 공정군」이란, 하나의 웨이퍼에 주목한 경우에는 상기 공정보다 먼저 통과하는 피가공막 형성, 동일한 레지스트막 형성 공정, 노광, 현상, 상기 막의 패터닝등으로 이루어지는 일련의 공정의 집합을 말한다. 예를 들면 하층 배선 공정군은 상층 배선 공정군보다 하층 공정이다. 그 반대를 「상층 공정군」이라고 한다. 단, 반드시 물리적 상하 관계에 한하지는 않는다.
11.「리소그래피 공정」이란, 예를 들면 광노광의 경우, 어떤 막의 형성 공정 후, 동일한 웨이퍼에 대해 포토레지스트를 도포하는 공정으로부터, 그 포토레지스트를 노광하여 현상하는 공정(필요에 따라 베이킹 공정등을 포함함)까지를 말한다. 리소그래피 공정에 대해 「공용 관계」란, 다른 공정군에 속하는 웨이퍼가 동일한 설비로 이루어지는 리소그래피 공정을 통과하는 관계를 말한다. 이 경우, 동일한 설비라고 해도, 모든 장치를 공유할 필요는 없다. 어느 한 장치, 예를 들면 노광 장치(광노광 장치, EB 노광 장치)를 공유하는 것만이라도 좋다.
12. 웨이퍼 라인에 대해 「양산」이란, 일반적으로 처리량이 웨이퍼로 1000매/하루정도의 것을 말하지만, 본원에서는, 웨이퍼의 대구경화를 고려하여, 100매/1정도의 것도 포함시키는 것으로 한다. 이 경우, 품종등이 동일할 필요는 없다.
13. 「화학 기계 연마(Chemical Mechanical Polishing ; CMP)」란, 일반적으로 피연마면을 상대적으로 부드러운 천모양의 시트 재료등으로 이루어지는 연마 패드에 접촉시킨 상태에서, 슬러리를 공급하면서 면 방향으로 상대 이동시켜 연마를 행하는 것을 말하며, 본원에서는 기타, 피연마면을 경질의 지석면에 대해 상대 이동시킴으로써 연마를 행하는 CML(Chemical Mechanical Lapping)등도 포함하는 것으로 한다.
도 1은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 9는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 10은 반도체 집적 회로 장치의 양산 프로세스에 있어서의 리소그래피 공정의 공용 개념을 설명하는 도면.
도 11은 Ru 막이 피착된 웨이퍼의 주변부를 도시하는 단면도.
도 12는 본 발명의 일 실시의 형태에서 사용하는 세정 장치의 일례를 나타내는 개략 단면도.
도 13은 도 12에 도시된 세정 장치의 스테이지를 나타내는 평면도.
도 14는 도 12에 도시된 세정 장치의 웨이퍼 보유 방법을 나타내는 개략 단면도.
도 15는 반도체 제조 프로세스로 사용되고 있는 각종 세정액에 의한 Ru의 에칭 레이트를 나타낸 도면.
도 16은 각종 산화제에 있어서의 Ru의 에칭 레이트를 나타낸 도면.
도 17은 각종 농도의 오르토과요오드산 수용액과 Ru의 에칭 레이트와의 관계를 나타내는 그래프.
도 18은 오르토과요오드산 수용액에 질산을 첨가한 수용액을 사용하여 Ru를 에칭했을 때의 질산 농도와 에칭 레이트와의 관계를 나타내는 그래프.
도 19의 a∼도 19의 d는, 오르토과요오드산 수용액에 질산 수용액을 첨가한 용액을 사용하여 Ru를 에칭했을 때의 질산 혼합 비율과 에칭 레이트와의 관계를 나타내는 그래프.
도 20은 오르토과요오드산 수용액에 질산 수용액을 첨가한 용액에 있어서의 Ru의 에칭 레이트를 등고선으로 표시한 그래프.
도 21은 오르토과요오드산 수용액에 시판의 각종 산을 첨가한 경우의 Ru의 에칭 레이트의 변화를 나타내는 도면.
도 22는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 23은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 24는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 25는 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 26은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 27은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 28은 본 발명의 일 실시의 형태인 반도체 집적 회로 장치의 양산 방법을 나타내는 반도체 기판의 주요부 단면도.
도 29는 산소 원자를 방출하는 산화제와 산소 원자를 방출하지 않은 산화제와의 거동의 차이를 나타내는 설명도.
도 30은 제2 실시예인 루테늄 박막의 가공 공정을 설명하기 위한 도면.
도 31은 제3 실시예인 루테늄 미립자의 세정 공정을 설명하기 위한 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 반도체 기판(웰)
2 : 소자 분리홈
3 : p형 웰
4 : 산화 실리콘 막
5 : 게이트 산화막
6 : 게이트 전극
7 : n형 반도체 영역
8, 9 : 질화 실리콘막
10, 18 : 산화 실리콘막
11, 12 : 컨택트 홀
13, 17, 21 : 플러그
14 : n형 반도체 영역(소스, 드레인)
15 : 산화 실리콘막
16, 20 : 관통 홀
19 : TiN막
22 : 배리어 메탈
23 : Ru막
이하, 본 발명의 실시의 형태를 도면에 기초하여 상세히 설명한다. 또, 실시의 형태를 설명하기 위한 전도에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복되는 설명은 생략한다. 또한, 이하의 실시의 형태에서는, 특별히 필요할 때외에는 동일 또는 동일한 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 이하의 실시의 형태에서는, 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시의 형태로 분할하여 설명하지만, 특히 명시한 경우를 제외하고, 이들은 상호 무관한 것이 아니고, 한쪽은 다른 일부 또는 전부의 변형예, 상세, 보충 설명등의 관계에 있다. 또한, 이하의 실시의 형태에서, 요소의 수등(갯수, 수치, 량, 범위등을 포함함)에 언급하는 경우, 특히 명시했을 때 및 원리적으로 분명히 특정한 수에 한정될 때를 제외하고, 그 특정한 수에 한정되는 것은 아니고, 특정한 수 이상이라도 이하라도 좋다. 또한, 이하의 실시의 형태에서, 그 구성 요소(요소 스텝등을 포함함)는, 특히 명시한 경우 및 원리적으로 분명히 필수라고 생각되어지는 경우를 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시의 형태에 있어서, 구성 요소등의 형상, 위치 관계등에 언급할 때는, 특히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우를 제외하고, 실질적으로 그 형상등에 근사 또는 유사한 것등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 관해서도 마찬가지다.
(실시예1)
본 발명의 실시 형태인 DRAM의 제조 방법을 도 l∼도 28를 이용하여 공정순으로 설명한다.
우선, 도 1에 도시된 바와 같이, 예를 들면 p형으로 비저항이 10Ω㎝정도의 단결정 실리콘으로 이루어지는 반도체 기판(웨이퍼 : 1)의 주요면에 소자 분리홈(2)을 형성한 후, 기판(1)에 p형 웰(3)을 형성한다. 소자 분리홈(2)은, 소자 분리 영역의 기판(1)을 드라이 에칭하여 홈을 형성한 후, 홈의 내부를 포함하는 기판(1) 상에 CVD법으로 산화 실리콘막(4)을 피착하고, 계속해서 산화 실리콘막(4)을 화학 기계 연마(Chemical Mechanical Polishing; CMP)법으로 연마하여 홈의 내부에 남김에 따라 형성한다. 또한, p형 웰(3)은, 기판(1)에 n형 불순물, 예를 들면 P(인)를 이온 주입하고, 계속해서 기판(1)을 어닐링(열 처리)하여 n형 불순물을 확산시킴에 따라 형성한다.
이어서, p형 웰(3)의 표면을 불산(HF)계의 세정액을 사용하여 세정한 후, 기판(1)을 웨트 산화하여 p형 웰(3)의 표면에 청정한 게이트 산화막(5)을 형성한다.
이어서, 도 2에 도시된 바와 같이, 게이트 산화막(5) 상부에 게이트 전극(6)(워드선 WL)을 형성하고, 계속해서 게이트 전극(6) 양측의 p형 웰(3)에 저불순물 농도의 n형 반도체 영역(7)을 형성한다.
게이트 전극(6)(워드선 WL)은, 예를 들면 P 등의 n형 불순물을 도핑한 다결정 실리콘막을 기판(1) 상에 CVD법으로 피착하고, 계속해서 그 상부에 WN(질화 텅스텐)막과 W(텅스텐)막을 스퍼터링법으로 피착하고, 또한 그 상부에 질화 실리콘막(8)을 CVD법으로 피착한 후, 포토레지스트막을 마스크로 하여 이들 막을 드라이 에칭함으로써 형성한다. 또한, n형 반도체 영역(7)은, p형 웰(3)에 n형 불순물, 예를 들면 비소(As)를 이온 주입하여 형성한다.
이어서, 도 3에 도시된 바와 같이, 기판(1) 상에 CVD법으로 질화 실리콘막(9) 및 산화 실리콘막(10)을 피착하고, 계속해서 산화 실리콘막(10)의 표면을 화학 기계 연마법으로 평탄화한다.
이어서, 도 4에 도시된 바와 같이, 포토레지스트막(도시하지 않음)을 마스크로 하여 n형 반도체 영역(7) 상부의 산화 실리콘막(10) 및 질화 실리콘막(9)을 드라이 에칭하여 컨택트홀(11, 12)을 형성한 후, 도 5에 도시된 바와 같이, 컨택트홀(11, 12) 내부에 다결정 실리콘막으로 이루어지는 플러그(13)를 형성한다. 플러그(13)는, 예를 들면 컨택트홀(11, 12) 내부 및 산화 실리콘막(10) 상부에 P 등의 n형 불순물을 도핑한 다결정 실리콘막을 CVD법으로 피착한 후, 산화 실리콘막(10) 상부의 다결정 실리콘막을 화학 기계 연마(또는 에치백)법으로 제거하여 컨택트홀(11, 12) 내부에 남김에 따라 형성한다.
계속해서, 기판(1)을 어닐링(열 처리)하고, 플러그(13)를 구성하는 다결정 실리콘막 내의 n형 불순물을 기판(1)(n형 반도체 영역: 7)으로 확산시킴에 따라, 고불순물 농도의 n형 반도체 영역(14)(소스, 드레인)을 형성한다. 여기까지의 공정에 따라, DRAM의 메모리셀의 일부를 구성하는 n 채널형의 메모리셀 선택용 MISFETQs가 완성된다. ·
이어서, 도 6에 도시된 바와 같이, 산화 실리콘막(10) 상부에 CVD법으로 산화 실리콘막(15)을 피착하고, 계속해서 산화 실리콘막(15)을 드라이 에칭하여 컨택트홀(11) 상부에 관통 홀(16)을 형성한 후, 관통 홀(16) 내부에 플러그(17)를 형성하고, 또한 플러그(17) 상부에 비트선 BL을 형성한다.
플러그(17)는, 예를 들면 관통 홀(16)의 내부 및 산화 실리콘막(15) 상부에 CVD법 또는 스퍼터링법으로 TiN(질화 텅스텐)막 및 W 막을 피착한 후, 산화 실리콘막(15) 상부의 TiN막 및 W막을 화학 기계 연마법으로 제거하여 관통 홀(16)의 내부에 남김에 따라 형성한다. 또한, 비트선 BL은, 예를 들면 산화 실리콘막(15)의 상부에 스퍼터링법으로 W막을 피착한 후, 포토레지스트막을 마스크로 하여 W막을 드라이 에칭함으로써 형성한다. 비트선 BL은, 관통 홀(16) 내의 플러그(17) 및 컨택트홀(11) 내의 플러그(13)를 통해 메모리셀 선택용 MISFETQs의 소스, 드레인의 한쪽(n형 반도체 영역 : 14)과 전기적으로 접속된다.
이어서, 도 7에 도시된 바와 같이, 산화 실리콘막(15) 상부에 CVD법으로 산화 실리콘막(18)을 피착하고, 산화 실리콘막(18) 상부에 스퍼터링법으로 TiN막(19)을 피착한 후, TiN막(19) 및 산화 실리콘막(18)을 드라이 에칭하여 컨택트홀(12) 상부에 관통 홀(20)을 형성하고, 또한 관통 홀(20) 내부에 플러그(21)를 형성한다. 플러그(21)는, 예를 들면 관통 홀(20)의 내부 및 TiN막(19) 상부에 P 등의 n형 불순물을 도핑한 다결정 실리콘막을 CVD법으로 피착한 후, TiN막(19) 상부의 다결정 실리콘막을 에치백법으로 제거하여 관통 홀(20) 내부에 남김에 따라 형성한다. 이 때, 플러그(21)를 구성하는 다결정 실리콘막을 오버 에칭하고, 플러그(21)의 표면을 TiN 막(19)의 표면보다도 하측으로 후퇴시켜 둔다.
이어서, 도 8에 도시된 바와 같이, 플러그(21) 상부에 배리어 메탈(22)을 형성한다. 배리어 메탈(22)은, 예를 들면 관통 홀(20) 내부 및 TiN막(19) 상부에 스퍼터링법으로 WN 막을 피착한 후, TiN막(19) 상부의 WN막을 화학 기계 연마(또는 에치백)법으로 제거하여 관통 홀(20) 내부에 남김에 따라 형성한다.
플러그(21) 상부의 배리어 메탈(22)은, 다음 공정에서 TiN막(19) 상부에 피착하는 정보 축적 용량 소자의 하부 전극 재료(Ru)와 플러그(21)(다결정 실리콘막)와의 반응을 방지하거나, 용량 절연막 재료(BST) 내의 산소에 따른 플러그(21)(다결정 실리콘막)의 산화를 방지하기도 하는 목적으로 형성한다. 배리어 메탈(22)은, WN외에, TiN, TaN(질화 탄탈), TaSiN, WSiN, TiSiN 등에 의해 구성할 수도 있다.
이어서, 도 9에 도시된 바와 같이, TiN막(19) 상부에 정보 축적 용량 소자의 하부 전극 재료인 Ru막(23)을 스퍼터링법으로 피착한다.
그런데, DRAM과 같은 범용 LSI의 제조 프로세스에서는, 설비 투자를 아주 억제하여 제조 비용을 저감시키기 위해, 도 10에 도시된 바와 같이, 리소그래피 장치 (광노광 장치, EB 노광 장치), 각종 검사 장치, 어닐링(열 처리) 장치등을 게이트 절연막 형성 전의 초기 소자 형성 공정 및 배선 공정에서 공용하고, 상기 Ru막(23)이나 후술된 BST막 등, 종래의 웨이퍼 프로세스로 사용되지 않은 신규의 천이 금속이나 그것을 함유하는 재료를 가공하는 정보 축적용 용량 소자의 형성 공정에서도, 이들 공용 장치가 사용된다. 그 때문에, 이들 공용 장치에서는, 상기 Ru막(23)이나 BST막이 피착된 웨이퍼(기판 : 1)가 장치로부터 반출된 후, 초기 소자 형성 공정 혹은 배선 공정을 실행하기 위한 웨이퍼(1)가 장치로 반입된다. 또, 여기서 배선 공정이란, 상기 도 2∼도 8에 도시된 게이트 전극(6) 및 비트선 BL의 형성 공정과, 후술된 정보 축적 용량 소자의 상부의 배선 형성 공정을 말한다.
도 11은, Ru막(23)이 피착된 웨이퍼(1)의 주변부를 나타내는 단면도이다. 도시된 바와 같이, 스퍼터링법을 이용하여 Ru막(23)을 웨이퍼(기판 :1)의 디바이스면(주요면) 상에 피착하면, Ru막(23)은, 디바이스면의 칩 형성부 및 외연부뿐만 아니라 측면(엣지부)에도 피착하고, 그 일부는 웨이퍼(1)의 이면에도 부착한다. 그 때문에, 측면이나 이면의 Ru막(23)을 충분히 제거하지 않고 웨이퍼(1)를 공용 장치에 반입하면, 웨이퍼(1)의 측면이나 이면과 접촉한 웨이퍼 스테이지, 웨이퍼 캐리어, 컨베어등의 표면에 Ru막(23)이 부착하고, 그 후에 공용 장치에 반입되어 오는 하층 공정군(게이트 절연막 형성전의 초기 소자 형성 공정, 배선 공정)의 웨이퍼(1)가 Ru에 오염되어 버린다.
그래서, 본 실시 형태에서는, Ru막(23)이 피착된 웨이퍼(1)를 공용 장치로 반입하여 하부 전극을 형성하는 공정에 앞서, 웨이퍼(1)의 측면이나 이면에 피착한 불필요한 Ru막(23)을 다음과 같은 방법에 따라 제거한다.
도 12는, 웨이퍼(1)의 측면이나 이면에 피착한 Ru막(23)의 제거에 이용하는 세정 장치의 일례를 나타내는 개략 단면도, 도 13은, 이 세정 장치의 스테이지를 나타내는 평면도이다.
세정 장치(100)의 처리실(101)의 중앙부에는, 웨이퍼(1)를 장착하는 스테이지(102)가 설치되어 있다. 스테이지(102)의 상면에는 웨이퍼(1)의 측면과 접촉하는 4개의 핀(103)이 같은 간격으로 배치되어 있다. 이들 핀(103)은, 그 자체가 수평면 내에서 회전할 수 있게 되어 있다. 웨이퍼(1)은, 이들 핀(103)에 삽입됨에 따라, 그 이면을 상측을 향한 상태에서 수평으로 유지된다. 핀(103)에 의해 지지된 웨이퍼(1)는, 핀(103)과 접촉하고 있는 측면의 4점을 제외하고, 스테이지(102)는 비접촉 상태가 된다.
처리실(101)의 하측에는, 스테이지(102)를 수평면 내에서 회전시키는 구동부(104)와, 질소등의 불활성 가스가 충전된 가스 공급부(105)가 설치되어 있다. 가스 공급부(105) 내의 질소 가스는, 스테이지(102)의 하부의 배관(106)을 통해 스테이지(102)의 상면으로 공급된다.
도 14에 도시된 바와 같이, 스테이지(102)의 상면에 배치된 4개의 핀(103)은, 웨이퍼(1)로부터 분리되는 방향으로 수평 이동할 수 있게 이루어져 있다. 웨이퍼(1)를 4개의 핀(103)으로 유지할 때는, 미리 이들 핀(103)을 웨이퍼(1)로부터 분리되는 위치로 이동시켜 두고, 우선 웨이퍼(1)의 하면에 상기 질소 가스를 공급함으로써 웨이퍼(1)를 부유시키고, 이 상태에서 웨이퍼(1)의 측면에 핀(103)을 압박한다.
스테이지(102)의 상측에는, 세정조(108)가 설치되어 있다. 세정조(108)의 내부에는, 웨이퍼(1)의 측면이나 이면에 피착한 Ru막(23)을 제거하기 위한 세정액(107)이 충전되어 있다. 이 세정액(107)은, 노즐(109)을 통해 웨이퍼(1)의 상면(이면)으로 공급되고, 핀(103)으로 유지된 상태에서 회전하는 웨이퍼(1)의 이면과 측면을 세정한다. 이 때, 스테이지(102)의 회전 속도를 제어함으로써, 웨이퍼(1)의 하면(디바이스면)의 외연부에 세정액(107)을 감돌게 할 수 있다.
이어서, 상기 세정액(107)의 조성에 대해 설명한다. 우선, 반도체 제조 프로세스로 사용되고 있는 각종 세정액에 의한 Ru의 에칭 레이트를 도 15에 도시한다. 시료는, 막 두께 100㎚의 Ru 막을 피착한 3㎝×4㎝ 각의 실리콘 칩을 사용하여, 1분당 에칭되는 Ru 막의 두께를 측정하였다. 도시된 바와 같이, 모든 세정액을 사용한 경우도, Ru의 에칭 레이트은 0.1㎚/분 이하였다. 또, 0.1㎚/분은, 여기서 사용한 기기의 측정 한계치이다. 이 결과로부터, 반도체 제조 프로세스로 사용되고 있는 기지의 세정액으로는, Ru를 제거할 수 없는 것을 알 수 있다.
이어서, Ru의 용해 메카니즘에 대해 설명한다. Ru막(23)을 제거하기 위해서는, Ru를 용해할 수 있는 화학 약품을 이용할 필요가 있지만, Ru를 용해하기 위해서는, Ru를 산화할 필요가 있다. Ru의 산화 반응은, Ru+4H2O→RuO4+8H++8e-(pH=0), 및 Ru+8OH-→RuO4+4H2O+8e-(pH=14)과 같다.
이 때 필요한 산화 환원 전위(E)는, 산성 수용액(pH=0)속에서 1.13V, 알칼리성 수용액(pH=l4) 속에서 0.30V이다. 따라서, Ru를 산화하기 위해서는, 산성 수용액속에서 1.13V이상, 또는 알칼리성 수용액 속에서 0.30V이상의 산화 환원 전위를 갖는 산화제가 필요하다.
도 16은, 상기된 값보다 큰 산화 환원 전위를 갖은 각종 산화제(요오드를 제외함)의 소정 농도에서의 Ru의 에칭 레이트를 나타내고 있다. 또, 사용한 시료 및 에칭 레이트의 측정 방법은, 상기 도 15와 동일하다.
도시된 바와 같이, 산성으로 큰 에칭 레이트를 나타내는 산화제는, 오르토과요오드산(H5IO6)뿐이다. 또한, 알칼리성으로 큰 에칭 레이트를 나타내는 산화제는, 차아염소산, 메터과요오드산 및 오르토과요오드산의 3종이다. 그러나, 알칼리성으로 큰 에칭 레이트를 나타내는 산화제 중, 차아염소산 및 메터과요오드산은, 나트륨(Na)과 같은 알칼리 금속염이기 때문에, 알칼리 금속에 의한 오염을 싫어하는 반도체 제조 프로세스로서는 사용할 수 없다. 따라서, 이들 산화제 중, Ru막(23)의 세정액(107)으로서 사용할 수 있는 산화제는, 실질적으로 오르토과요오드산만이라고 할 수 있다. 산성으로 사용되는 산화제의 이점으로는, 알칼리성으로 사용되는 산화제와 달리, 용질사이에서 염을 생성하지 않은 점을 예로 들 수 있다.
도 17은, 각종 농도의 오르토과요오드산 수용액(온도 60℃)과 Ru의 에칭 레이트(㎚/min)과의 관계를 나타내는 그래프이다. 도시된 바와 같이, 수용액 내의 오르토과요오드산 농도가 약 10wt% 이상인 경우, Ru의 에칭 레이트은 오르토과요오드산의 농도에 거의 비례하여 증가하는 것을 알 수 있다. 따라서, 오르토과요오드산 수용액을 Ru막(23)의 세정액(107)으로서 사용하는 경우에는, 오르토과요오드산의 농도를 약 10wt%∼포화 농도의 범위라고 하면 된다.
또한, 본 발명자등은, 상기 오르토과요오드산 수용액에 질산을 혼합함으로써, Ru의 에칭 레이트이 더욱 커진다는 지견을 얻었다.
도 18은, 농도 47wt%의 오르토과요오드산 수용액에 질산을 첨가한 수용액(온도 60℃)을 사용하여 Ru를 에칭했을 때의 질산 농도와 에칭 레이트와의 관계를 나타내는 그래프이다(시료는 상기 도 15에 사용한 것과 동일). 도시된 바와 같이, 질산 농도가∼2mol/1의 범위에서는, 질산의 첨가량에 거의 비례하여 Ru의 에칭 레이트이 증가하였다.
또한, 도 19는, 4 종류의 농도(20wt%, 30wt%, 40wt%, 50wt%)의 오르토과요오드산 수용액(10)에 대해, 농도 69wt%의 질산 수용액을 0(무첨가), 1, 2, 5, 10의 비율로 첨가한 수용액(온도 60℃)을 사용하여 Ru를 에칭했을 때의 질산 혼합 비율과 에칭 레이트와의 관계를 나타내는 그래프이다(시료는 상기 도 15에 사용한 것과 동일). 어떤 경우도, 질산을 첨가함으로써, 오르토과요오드산 단독의 경우에 비교하여 Ru의 에칭 레이트이 대폭 증가하였다.
도 20은, 상기 도 19의 예에서, 오르토과요오드산 및 질산의 농도를 중량 %로하여 다시 계산하고, Ru의 에칭 레이트를 등고선(단위 : ㎚/분)으로 표시한 그래프이다. 도시된 바와 같이, 오르토과요오드산 농도가 20wt%∼40wt%, 또한 질산 농도가 20wt%∼40wt%의 수용액은, Ru의 에칭 레이트의 변동이 적다. 특히, 도면의 파선으로 나타내는 오르토과요오드산 농도가 25wt%∼35wt%, 또한 질산 농도가 25wt%∼35wt%의 수용액은, Ru의 에칭 레이트의 변동이 10% 정도로 작은 것을 알 수 있다.
이 때문에, Ru 막(23)의 세정액(107)으로서, 오르토과요오드산과 질산을 포함한 수용액을 사용하는 경우에는, 오르토과요오드산 농도 및 질산 농도가 각각 20wt%∼40wt%의 범위, 바람직하게는 오르토과요오드산 농도 및 질산 농도가 각각 25wt%∼35wt%의 범위의 수용액을 사용함에 따라, 세정액(107)의 농도 변화에 따른 Ru의 에칭 레이트의 변동을 억제할 수 있어, 프로세스 마진을 넓게 취하는 것이 가능해진다. 즉, 상기 농도 범위의 오르토과요오드산+질산 혼합 수용액은, 대량의 웨이퍼를 연속 처리하는 양산 프로세스에 적합한 세정액이다.
오르토과요오드산 수용액에 질산을 혼합함으로써, Ru의 에칭 레이트이 커지는 이유는, 다음과 같다고 추정된다. 즉, 오르토과요오드산(H5IO6)은, 수용액속에서 다음 식으로 나타내는 전리 평형 상태에 있다.
H5IO6⇔ H4IO6 -+H+
H4IO6 -⇔ H3IO6 2-+H+
H3IO6 2-⇔ H2IO6 3-+H+
H4IO6 -⇔ IO4 -+H2O
2H3IO6 2-⇔ H2I2O10 4-+ 2H2O
수용액 내에 포함되는 이들 분자나 이온종 중, Ru를 산화하는 능력을 구비하는 것은 오르토과요오드산(H5IO6)뿐이다. 이 오르토과요오드산 수용액에 질산을 가하면, 수용액 속에는 질산에 유래하는 프로톤(H+)의 농도가 높아지기 때문에, 상기된 평형이 좌변측으로 진행한다. 그 결과, Ru를 산화할 수 있는 오르토과요오드산(H5IO6)의 농도가 높아져, Ru의 에칭 레이트이 커지는 것으로 추정된다.
따라서, 질산에 한하지 않고 상기된 평형을 좌변측에 진행시키는 산을 첨가함으로써, Ru의 에칭 레이트를 크게 할 수 있다. 예를 들면 도 21은, 오르토과요오드산 수용액에 시판하는 각종 산을 첨가한 경우의 Ru의 에칭 레이트이 변화를 나타내고 있다. 도시된 바와 같이, 질산뿐만 아니라 초산을 첨가한 경우라도 Ru의 에칭 레이트이 커지는 것을 알 수 있다.
Ru의 에칭 레이트를 크게 하는 산으로는, 예를 들면 상기 초산이나 HCOOH(포름산)로 대표되는 카르본산;
HF(불화 수소), HBr(브롬화 수소), HI(요드화 수소)등의 할로겐화 수소산;
HClO3(염소산), HC1O4(과염소산), HBrO3(브롬산), HBrO4(과브롬산)등의 할로겐화옥소산;
H2S(황화수소), H2S3, H2S4등의 폴리황화수소, H2Se(셀레늄화 수소), H2Te(텔루늄화 수소)등의 6족 원소 수소 화물;
H2S2O3(티오황산), H2S2O7(이황산), H2SO6(폴리티렌산), H2SO5(퍼옥소황산), H2S2O8(퍼옥소이황산)등의 유황의 옥소산; H2Se O4(셀레늄산), H6Te O6(텔루늄산); H3PO4(오르토 인산), H4P2O7(피롤린산), H5P3O10(3인산), H6P4O13(4인산)등의 폴리 인산, (HPO3)n(cyclo-인산)으로 대표되는 인의 옥소산;
H3As O4(비산), HN3(아지화 수소), H2CO3(탄산), H3BO3(붕산)등을 예시할 수 있다.
이어서, 오르토과요오드산 수용액 또는 이것에 상기된 각종 산을 혼합한 수용액으로 이루어지는 세정액(107)을 사용한 웨이퍼(1)의 세정 방법을 상기 도 12∼도 14를 참조하면서 설명한다.
우선, Ru 막(23)이 피착된 웨이퍼(1)를 세정 장치(100)의 처리실(101)로 반입하고, 가스 공급부(105)로부터 스테이지(102)의 상면에 질소 가스를 공급함으로써 웨이퍼(1)를 부유시키고(도 14), 계속해서 웨이퍼(1)의 측면에 핀(103)을 압박함에 따라, 웨이퍼(1)를 수평하게 유지한다(도 12, 도 13).
계속해서, 스테이지(102)를 회전시키면서 웨이퍼(1)의 상면(이면)에 노즐(109)을 통해 세정조(108) 내의 세정액(107)을 공급하고, 웨이퍼(1)의 이면과 측면을 세정한다. 또한, 필요에 따라 웨이퍼(1)의 하면(디바이스면)의 외연부도 세정한다. 세정액(107)은, 예를 들면 60℃로 가온한 오르토과요오드산(농도 30wt%)과 질산(농도 30wt%)의 혼합 수용액을 사용한다.
세정 중에는, 웨이퍼(1)와 접촉하고 있는 핀(103)을 수평면 내에서 회전시킨다. 이에 따라, 핀(103)과의 마찰력에 의해 웨이퍼(1)가 회전하고, 핀(103)과 접촉하고 있는 측면의 위치가 변하기 때문에, 웨이퍼(1)의 측면 전체를 세정할 수 있다. 또, 여기서 이용한 세정 장치(100)에 대해서는, 본 발명자등에 의한 특원평11-117690호에 상세한 기재가 있다.
본 실시 형태의 세정액(107)을 사용한 웨이퍼(1)의 이면 및 측면 세정은, 예를 들면 공지된 베르누이 처크식 스핀 에칭 장치등, 상기 세정 장치(100) 외의 장치를 사용하여 행할 수도 있다. 또한, 본 실시 형태의 세정에 앞서, 웨이퍼(1)의 이면을 브러시 세정해도 좋다.
상기 오르토과요오드산+질산 혼합 수용액(60℃)을 사용한 Ru 막(23)의 에칭 레이트은, 중량 환산으로 2.244×10-3g/분이었다. 이에 대해, 상기 특개평7-157832호 공보의 경우, 33% HIO3: 20% IC1=1:1의 용액(100℃)을 사용했을 때의 Ru의 에칭 레이트은, 1.567×10-6g/분, 또 상기 특개평7-224333호 공보의 경우, 37% HI+0.01mol/l I2용액(70℃)을 사용했을 때의 Ru의 에칭 레이트은, 0.9625×10-6g/분으로 모두 매우 작고, 정성적으로는 실질적으로 용해하지 않아도 된다. 즉, 본 발명 방법에 따르면, 이들 종래 기술에 비교하여 1000배 이상의 높은 에칭 레이트로 Ru를 용해할 수 있다. 또한, 본 발명 방법은, 종래 기술의 용액보다도 낮은 온도로 Ru를 녹일 수 있다는 이점도 있다.
이어서, Ru막(23)을 전극 재료에 사용한 하부 전극의 형성 방법을 설명한다. 우선, 상기된 세정 처리가 끝난 웨이퍼(1)를 상기 도 10에 도시된 공용의 검사 장치로 반입하고, 이면이나 측면의 오염도를 체크한 후, 공용의 어닐링(열 처리) 장치를 사용하여, 700℃ 정도의 질소 분위기속에서 웨이퍼(1)를 어닐링(열 처리)함으로써, Ru막(23)의 응력을 완화한다.
다음에, 웨이퍼(1)를 CVD 장치(도시하지 않음)로 반송하고, 도 22에 도시된 바와 같이, Ru막(23)의 상부에 산화 실리콘막(24)을 피착한다. Ru 막(23)의 드라이 에칭에는 산소계의 가스가 사용되므로, 에칭의 마스크에는 산화 실리콘막(24)과 같은 내 산화성의 재료가 사용된다.
이어서, 상기 웨이퍼(1)에 대해, 상기 도 10에 도시된 공용 장치를 사용하여 리소그래피 공정을 실행한다. 즉, 도 23에 도시된 바와 같이, 산화 실리콘막(24)의 상부에 피착한 포토레지스트막(25)을 마스크로 하여 산화 실리콘막(24)을 드라이 에칭함으로써, Ru 막(23)을 드라이 에칭하기 위한 하드 마스크를 형성한다.
이어서, 상기 포토레지스트막(25)을 애싱으로 제거한 후, 도 24에 도시된 바와 같이, 산화 실리콘막(24)을 마스크로 하여 Ru 막(23)을 드라이 에칭함으로써, 정보 축적용 용량 소자의 하부 전극(23A)를 형성한다. Ru 막(23)의 에칭에는, 예를 들면 산소 가스와 염소 가스와의 혼합 가스를 사용한다. 또한, 에칭 장치는, 유도 결합 플라즈마 에칭 장치, ECR(Electron Cyclotron Resonance) 플라즈마 에칭 장치, ICP(Inductively Coupled Plasma) 에칭 장치, 마그네트론 RIE(Reactive Ion Etching) 플라즈마 에칭 장치, 헬리콘파 플라즈마 에칭 장치등을 사용한다. Ru막(23)의 에칭은, 하층의 TiN막(19)을 에칭의 스토퍼에 이용하여, 예를 들면 Ti의 발광 피크인 파장 406㎚의 빛을 모니터하면서 행한다.
이어서, Ru 막(23)의 에칭 잔사를 제거하기 위해, 상기 도 12∼도 14에 도시된 세정 장치를 사용하여 웨이퍼(1)를 세정한다. 이 때, 세정액으로서 상술된 오르토과요오드산+질산 혼합 수용액을 사용함으로써, 웨이퍼(1)의 측면이나 이면에 부착한 Ru 잔청을 충분히 제거할 수 있다.
다음에, 도 25에 도시된 바와 같이, 산화 실리콘막(24)을 마스크로 하여 TiN 막(19)을 드라이 에칭한다. TiN막(19)의 에칭에는, 예를 들면 3염화 붕소(BCl3)와 염소와의 혼합 가스를 사용한다. 또한, 에칭 장치는, 예를 들면 ECR 플라즈마 에칭 장치를 사용한다.
이어서, 산화 실리콘막(24)을 드라이 에칭으로 제거한 후, 도 26에 도시된 바와 같이, 하부 전극(23A) 상부에 용량 절연막 재료인 BST막(26)을 CVD법으로 피착한다. 계속해서, 상기 도 12∼도 14에 도시된 세정 장치를 사용하여 웨이퍼(1)를 세정함으로써, 웨이퍼(1)의 측면이나 이면에 피착한 BST막(26)을 제거한다. 이 때의 세정액은, 예를 들면 불산을 사용한다.
용량 절연막 재료에는, 상기 BST막(26) 외, Ta2O5(산화 탄탈)와 같은 고유전체 재료나, PZT, PLT, PLZT, SBT, PbTiO3, SrTiO3, BaTiO3이라고 한 페로브스카이트형 결정 구조를 포함하는 강유전체 재료를 사용할 수도 있다. 이 경우도, 상기 도 12∼도 14에 도시된 세정 장치를 사용하여 웨이퍼(1)를 세정함으로써, 웨이퍼(1)의 측면이나 이면에 피착한 불필요한 고/강유전체막을 제거한다. 이들 재료의 세정액에는, 예를 들면 고농도 불산을 사용한다.
이어서, BST막(26)의 결정 결함을 제거하기 위해, 700℃정도의 산소 분위기속에서 웨이퍼(1)를 어닐링(열 처리)한다. 또한, 상기 Ta2O5와 같은 고유전체 재료나, PZT, PLT, PLZT, SBT, PbTiO3, SrTiO3, BaTiO3이라고 한 페로브스카이트형 결정 구조를 포함하는 강유전체 재료를 사용하는 경우도, 결정 결함을 제거하기 위해 산소 분위기속에서 웨이퍼(1)를 어닐링(열 처리)한다.
다음에, 도 27에 도시된 바와 같이, BST막(26) 상부에 상부 전극 재료인 Ru 막(27)을 CVD법으로 피착한다. 이 경우도, Ru막(27)의 성막 후에 상기 도 12∼도 14에 도시된 세정 장치를 사용하여 웨이퍼(1)를 세정한다. 이 때, 세정액으로서 상술된 오르토과요오드산+질산 혼합 수용액을 사용함으로써, 웨이퍼(1)의 측면이나 이면에 부착한 Ru 막(27)을 충분히 제거할 수 있다.
이에 따라, Ru막(23)으로 이루어지는 하부 전극(23A), BST막(26)으로 이루어지는 용량 절연막 및 Ru막(27)으로 이루어지는 상부 전극(29)에 의해 구성되는 정보 축적용 용량 소자 C가 완성된다. 또한, 여기까지의 공정에 따라, 메모리셀 선택용 MISFETQs와 이것에 직렬로 접속된 정보 축적 용량 소자 C로 구성되는 DRAM의 메모리셀이 완성한다.
그 후, 도 28에 도시된 바와 같이, 정보 축적 용량 소자 C의 상부에 CVD법으로 산화 실리콘막(28), 질화 실리콘막(29) 및 산화 실리콘막(30)을 순차 피착한 후, 질화 실리콘막(29)을 에칭의 스토퍼로 한 드라이 에칭으로 산화 실리콘막(30)에 배선홈(31)을 형성하고, 계속해서 배선홈(31)의 내부에 배리어 메탈막(32)을 통해 매립 Cu 배선(33)을 형성한다.
매립 Cu 배선(33)을 형성하기 위해서는, 예를 들면 배선홈(31)의 내부 및 산화 실리콘막(30)의 상부에 스퍼터링법(또는 CVD법)으로 TiN막, TaN 막등으로 이루어지는 배리어 메탈막(32)을 피착하고, 계속해서 배리어 메탈막(32) 상부에 스퍼터링법으로 Cu막(33)을 피착한다.
이어서, 웨이퍼(1)의 측면이나 이면에 부착한 Cu 막을 제거하기 위해, 상기 도 12∼도 14에 도시된 세정 장치를 사용하여 웨이퍼(1)를 세정한다. 세정액에는, 예를 들면 질산 또는 농황산등을 사용한다. 이 세정을 행함에 따라, 하층 공정군(게이트 절연막 형성전의 초기 소자 형성 공정, 배선 공정)의 웨이퍼(1)의 Cu 오염을 방지할 수 있다.
이어서, Cu막(33)을 어닐링(열 처리)하여 배선홈(31)의 내부에 Cu 막(33)을 충분히 매립한 후, 배선홈(31)의 외부가 불필요한 Cu막(33)을 화학 기계 연마법에 따라 제거하는, 소위 상감법에 따라 매립 Cu 배선(33)을 형성한다. 또, 매립 Cu 배선(33)의 형성 방법에 대해서는, 특원평11-117690호(다나베)에 상세한 기재가 있다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않은 범위에서 여러 변경 가능한 것은 물론이다.
상기 실시의 형태에서는, 세정액으로서, 용질과의 반응이나 웨이퍼에의 오염이 문제가 되지 않은 물을 용매로 하는 수용액을 사용한 경우에 대해 설명했지만, 그것에 한정되는 것은 아니고, 예를 들면 유기 용매나 물 이외의 무기 용매를 사용한 것이라도 좋다.
상기 실시의 형태에서는, 캐패시터의 전극을 Ru로 구성한 경우에 대해 설명했지만, 본 발명의 웨이퍼 세정 방법은, 캐패시터의 전극을 Ru 이외의 백금속 금속, 예를 들면 Pt(백금), Ir(이리듐), Rh(로듐), Pd(팔라듐), Os(오스뮴)등으로 구성하는 경우에도 적용할 수 있다. 전극을 Ir로 구성하는 경우의 세정액에는, 오르토과요오드산등을 사용한다. 또한, Pt의 세정액에는 왕수를 사용하고, Pd의 세정액에는 왕수이나 농초산을 사용한다.
본 발명은, 캐패시터 재료에 천이 금속 함유막을 사용하는 DRAM뿐만 아니라, 예를 들면 MISFET의 게이트 절연막을 Ta2O5(산화 탄탈)와 같은 고유전체 재료로 구성하는 CMIS 집적 회로등에도 적용할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 따라 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
본 발명에 따르면, 게이트 절연막 형성전의 초기 소자 형성 공정, 배선 공정 및 천이 금속 함유막 가공 공정에서 리소그래피 장치, 검사 장치, 어닐링(열 처리) 장치등을 공용하는 반도체 양산 프로세스에 있어서, 상기 장치를 사용하여 초기 소자 형성 공정이나 배선 공정을 실행하는 웨이퍼의 천이 금속 오염을 확실하게 방지할 수 있다.
(실시예2)
본원의 더욱 그 밖의 실시예의 개요를 항으로 나눠 나타내면, 이하와 같다.
1. 산화제를 포함하는 처리액을 고체 표면으로 공급함으로써, 상기 고체 표면의 에칭 처리를 행하게 하는 처리 방법이고, 상기 산화제는 상기 고체 표면에 산소 원자를 공여하고, 또한 상기 산화제의 산화 환원 전위가 상기 고체의 산화 환원 전위보다도 높은 것을 특징으로 하는 고체 표면의 처리 방법.
2. 상기 처리액이 적어도 차아염소산 이온, 아염소산 이온, 염소산 이온, 과 염소산 이온, 차아브롬산 이온, 아브롬산 이온, 브롬산 이온, 과브롬산 이온, 차아요오드산 이온, 아요오드산 이온, 요오드산 이온, 과요오드산 이온, 과망간산 이온, 크롬산 이온, 이크롬산 이온, 질산 이온, 또는 아질산 이온의 어느 하나를 포함하여 이루어지고, 상기 처리액을 상기 고체 표면으로 공급하는 것을 특징으로 하는 청구항1에 기재된 고체 표면의 처리 방법.
3. 상기 고체가, 적어도 루테늄 또는 오스뮴을 포함하여 이루어지는 것을 특징으로 하는 청구항1에 기재된 고체 표면의 처리 방법.
4. 고체 표면으로 공급되고, 상기 표면의 에칭 처리를 행하게 하는 처리액이으로서, 적어도 상기 고체 표면에 산소 원자를 공여하는 산화제를 포함하여 이루어지고, 핵산화제의 산화 환원 전위가 상기 고체의 산화 환원 전위보다도 높은 것을 특징으로 하는 처리액.
5. 상기 처리액이, 적어도 차아염소산 이온, 아염소산 이온, 염소산 이온, 과 염소산 이온, 차아브롬산 이온, 아브롬산 이온, 브롬산 이온, 과브롬산 이온, 차아요오드산 이온, 아요오드산 이온, 요오드산 이온, 과요오드산 이온, 과망간산 이온, 크롬산 이온, 이크롬산 이온, 질산 이온, 또는 아질산 이온 중 어느 하나를 포함하여 이루어지는 것을 특징으로 하는 청구항4에 기재된 처리액.
본 발명은, 전자 디바이스의 제조 공정에 있어서, 고체 표면의 처리액 및 그 처리 방법에 관한 것으로, 특히 반도체 소자나 저항 발열체 소자 등의 제조에 적합한 처리액 및 그 처리 방법에 관한 것이다.
일반적으로, 전자 디바이스의 제조 공정에 있어서, 금속에 대표되는 고체와 처리액과의 화학 반응에 의해, 그 고체를 처리액 속에 용해시킨다고 하는 처리는, 고체 가공의 한 방법인 에칭법이나 고체 표면으로부터 특정한 이물을 제거하는 세정법 등에 널리 응용되고 있다. 그리고, 이 처리액은, 적어도 액체를 포함하는 유체 혹은 정지체를 말하고, 액상만, 또는 액상과 기상, 혹은 액상과 고상으로 구성되는 것이라도 좋다. 또한, 처리액 속의 액상은, 2개 이상의 액상으로 구성되어 있어도 아무런 지장이 없다.
그러나, 상기된 고체의 에칭이나 용해 등의 반응을 행하게 하기 위해서는, 산화제가 필요 불가결이 되어 있다. 예를 들면, 구리를 에칭하는 경우, 산화제로서 헥사시아노철(III) 칼륨 수용액이나, 산성 퍼옥소이황산나트륨 수용액등이 이용되고, 또한 크롬의 용해에서는 알칼리성과망간산칼륨 수용액등이 이용되고 있다. 이들 산화제에 의해 구리나 크롬 등의 금속은 산화되고, 적당한 배위자와 결합함으로써 용액 속에 용해하도록 이루어진다. 이 배위자는 용매 분자, 예를 들면 수분자인 경우도 있지만, 필요에 따라 암모니아나 시안등이 첨가되는 경우도 있다.
한편, 실리콘계 반도체 소자로 대표되는 전자 디바이스의 제조 공정에서, 일반적으로는 산화제로서 주로 과산화 수소가 이용되고 있다. 이 이유는, 헥사시아노철(III) 이온과 같이 금속 원소를 포함하는 산화제를 이용한 경우, 반도체 소자 등을 산화제에 포함되어 있는 금속 원소에 의해 새롭게 오염시킬 우려가 있기 때문에, 금속 원소를 포함하지 않은 산화제의 사용이 불가결하고, 또한 과산화 수소는 고순도화의 기술이 확립하므로, 공업적으로 용이하게 이용 가능한 것에 따른 것이다.
일례로서, 전계 효과 트랜지스터의 소스 전극 및 드레인 전극의 형성 공정에서 사용되는 코발트나 티탄 등의 금속은, 염산과 과산화 수소로 이루어지는 수용액, 또는 암모니아와 과산화 수소로 이루어지는 수용액에 의해 용해된다. 또한, 반도체 웨이퍼의 표면으로부터 금속 원소를 제거하는 경우에는, 염산과 과산화 수소를 포함하는 수용액, 또는 황산과 과산화 수소를 포함하는 수용액, 또는 불화 수소산과 과산화 수소를 포함하는 수용액이 자주 이용되고 있다.
그런데, 산화제가 만족되는 조건은, 처리해야 할 고체의 산화 환원 전위보다도, 이용하는 산화제의 산화 환원 전위가 높은 것이다. 즉, 종래 예인 구리의 에칭의 경우를 예로 들면, 화학 편람 개정 4판 기초편 II(이하 문헌 1이라고 함)에 기재되어 있듯이, Cu2 +/Cu의 산화 환원 전위가 0.340V(표준 수소 전극 기준: 이하 전위는 전부 표준 수소 전극 기준)이므로, 헥사시아노철(III) 이온(산화 환원 전위: 0.361V)이나 퍼옥소이황산 이온(산화 환원 전위: 1.96V)에 의해 구리의 산화가 촉진되지만, 헥사시아노 크롬(III) 이온(산화 환원 전위: -1.14V)에서는 구리의 산화 반응은 일어나지 않는다.
따라서, 최근의 반도체 디바이스의 고집적화나 고속화 등의 진전에 따라 사용되는 금속, 예를 들면 루테늄등의 귀금속의 에칭 처리에 대해서도 상기된 전기 화학적 반응을 고려해야 한다.
그러나, 종래 일반적으로 사용되어 온 과산화 수소는, 루테늄 등의 귀금속의 용해에 대해 이용하는 것은 불가능하다. 즉, 과산화 수소는 루테늄의 산화 환원 전위보다 충분히 높은 산화 환원 전위(H2O2/H2O의 pH=0에서의 산화 환원 전위: 1.763V; 문헌1에 의함)를 갖음에도 불구하고, 과산화 수소를 이용한 처리액으로는 루테늄에 대해 충분한 에칭 속도를 얻을 수 없다.
또한, 종래, 구리나 철 등의 에칭에 자주 이용되어 온, 퍼옥소이황산염이나 질산을 포함하는 화학 약품을 이용해도, 루테늄 등의 귀금속에 대해 충분한 에칭 속도를 확보하는 것이 곤란하다.
이러한 배경에 감안하여, 반도체 디바이스의 제조 프로세스에서는, 상기된 귀금속에 대해 충분한 에칭 속도를 갖는 처리액의 개발이 널리 기대되고 있어, 이 실현에 따라, 우수한 성능을 발휘하는 반도체 디바이스의 출현이 통신, 정보, 화상 표시 등의 산업 분야의 발전에 크게 공헌한다.
예를 들면 백금속의 귀금속 원소인 루테늄은, 매우 산화되기 어렵게 되어, 그 산화 처리에는 산화력이 강한, 즉 산화 환원 전위가 높은 산화제를 이용할 필요가 있다.
루테늄의 에칭을 생각하는 경우, 루테늄을 4개의 산소 원자와 결합한 4산화 루테늄(RuO4)으로 변화하게 함에 따라 용해 가능하게 할 수 있다.
이 때, 루테늄과 4산화 루테늄의 표준 전극 전위는, pH=0에 있어서 1.13V(M.Pourbaix;“Atlas of Electrochemical Equilibria in Aqueous Solutions", 1st English Edition, Chapter IV, Pargamon, Oxford (1966) : 이하 문헌2라고 함)이고, 또한 루테늄으로부터 4산화 루테늄이 전기 화학적으로 생성하는 전위는 과전압을 포함시키면 더욱 커지고, 1.4∼1.47V(문헌2)로 보고되어 있다. 따라서, 루테늄의 에칭에 이용해야되는 산화제로는, 예를 들면 pH=0으로 이용하는 경우, 그 산화 환원 전위가 적어도 l.13V 이상, 가능하면 1.4V 이상인 것이 바람직하다.
또한, 루테늄의 산화 용해에는, 그 생성물의 분자식으로부터도 알 수 있는 바와 같이, 산소 원자와의 결합이 필요 불가결하다. 따라서, 이 산소 원자를 공급하는 근원으로 하여 산화제 또는 물을 후보로 들 수 있지만, 수용액 내의 반응으로는 물의 활량은 거의 일정하므로, 적극적으로 산소 원자를 방출하고, 루테늄과 결합하는 산화제를 이용하는 것이, 루테늄의 효율적인 산화 용해에 유효하다.
바꾸어 말하면, 루테늄으로 대표되는 귀금속과 같이, 산소와 결합한 화합물을 생성하여 효율적으로 용해시키기 위해 이용하는 산화제는, 그 산화제의 산화 환원 전위가, 용해하려고 하는 금속의 용해 반응의 산화 환원 전위보다 높고, 또한 그 반응의 과정에서 산화제가 산소 원자를 방출하는 것이 필요하다.
또한, 산화 반응에서 산소 원자를 방출하는 산화제는, 이하의 산화제를 가리키는 것으로 한다. 즉, 산화제를 구성하는 원자 중, 반응의 과정에서 산화수가 감소하는 원자를 산화 중심 원자라고 하기로 하면, 산화 중심 원자와 결합하고 있는 산소 원자의 1개 또는 복수가, 산화 중심 원자와의 결합을 절단하고, 산화되는 원자와 새롭게 결합하는 산화제를 말한다.
이어서, 산소 원자를 방출하는 산화제가 루테늄을 효율적으로 산화 용해하는 기구에 대해, 이하에 설명한다.
루테늄 금속이 아니고, 루테늄 이온의 산화 반응은 지금까지도 수없이 보고되고 있고, 예를 들면 니틀로실루테늄 이온([RuII(NO)]3 +)은, 질산이나 셀륨(IV) 이온에 의해 산화되어 4산화 루테늄이 된다.
그러나, 발명자등의 검토에 따르면, 루테늄 금속은 질산이나 셀륨(IV) 이온으로는 산화 용해하지 않는다. 루테늄 금속이 질산에 의해 산화 용융되지 않은 이유는, 질산이 루테늄 금속의 산화에 필요한 산화 환원 전위(HNO3/NO2 -의 표준 전극 전위는 0.835V; 문헌1)를 갖고 있지 않기 때문이다.
또한, 루테늄이 셀륨(IV) 이온에 의해서도 산화 용해되지 않은 것은, 하기의 (수학식 l)에 나타낸 바와 같이, 반응의 과정에서 산소 원자를 방출하지 않기 때문이다.
이상으로부터, 플러스의 산화수를 갖는 루테늄 이온을 더욱 산화하는 과정에서는, 산화제가 산소 원자를 방출하는지의 여부는 크게 관여하지 않지만, 산화수가 0인 루테늄 금속을 산화 용해하는 과정에서는, 산화제로부터 산소 원자가 방출되는 것이 불가결하다. 즉, 산소 원자를 방출하는 산화제는, 산화수가 0인 루테늄 금속을 산화하는 과정에 기여하는 것으로 이루어진다.
용해해야 할 금속은 루테늄에 한정되는 것은 아니고, 예를 들면 오스뮴등의 귀금속에 있어서도 완전히 동일하게 생각할 수 있다. 그리고, 이들 귀금속의 용해에 적합한 산화제는 산소 원자 공여성의 산화제를 포함하는 것으로서, 이들에 해당하는 것으로서, 차아염소산 이온, 아염소산 이온, 염소산 이온, 과염소산 이온, 차아브롬산 이온, 아브롬산 이온, 브롬산 이온, 과브롬산 이온, 차아요오드산 이온, 아요오드산 이온, 요오드산 이온, 과요오드산 이온, 과망간산 이온, 크롬산 이온, 이크롬산 이온, 질산 이온, 아질산 이온 등 어느 한 이온을 함유하는 것이면 된다.
이하, 본 발명의 그 밖의 실시예를, 도표를 이용하여 상세히 설명한다.
귀금속의 대표예로서 루테늄 금속을 이용하여, 여러 이온을 포함하는 산화제에 대한 에칭 효과를 검토하여, 그 결과를 표 1에 모았다.
에칭은 잘 알려진 방법을 이용하여 실시하였다. 즉, 실리콘 웨이퍼(30×40㎜) 상에 루테늄 박막(막 두께 200㎚)을 통상의 스퍼터링법을 이용하여 형성하고, 그 루테늄 박막의 일부에 포토레지스트막을 잘 알려진 방법으로 도포·베이킹한 후, 이 웨이퍼를 실온에서 산화제를 포함하는 용액에 약 1분∼30분간 침지시킨다. 그 후, 충분히 수세 세정하고나서 포토레지스트막을 잘 알려진 방법으로 제거한 후, 루테늄 박막의 표면에 형성된 에칭 단차를 일반적으로 사용되는 침 접촉식 단차계를 이용하여 계측하였다. 또한, 막 두께 계측은 상기된 방법에 한하지 않고, 예를 들면 형광 X 선을 이용한 방법이라도 아무런 지장이 없다.
산화제의 산화 환원 전위와 루테늄의 용해 속도
산화 환원 전위(V) 용해 속도(㎚/min)
퍼옥소이황산 이온 1.96 〈0.1
과산화 수소 1.76 〈0.1
차아염소산 이온 1.72 82.4
세륨(IV) 이온 1.61 〈0.1
과요오드산 이온 1.60 13.7
브롬산 이온 1.52 5.5
질산 0.84 〈0.1
요오드 0.54 〈0.1
이 결과로부터도 분명히 알 수 있듯이, 과산화 수소, 셀륨(IV) 이온, 질산, 옥소를 포함하는 산화제인 경우에는 루테늄 금속의 용해는 거의 인정되지 않지만, 차아염소산, 브롬산, 및 과요오드산을 이용한 경우에는 루테늄의 현저한 에칭이 인정되었다.
이들 산화제는 모두 하기의 반응에 있어서, 산소 원자를 방출한다.
한편, 루테늄 금속의 산화에 충분한 산화 환원 전위를 갖는 산화제라도 루테늄 금속의 에칭을 거의 확인할 수 없는 것이 있다. 예를 들면, 하기에 도시된 퍼옥소2유산과 요오드는 그 반응식으로부터도 알 수 있듯이, 산소 원자를 방출하지 않는다.
따라서, 루테늄과 결합해야 할 산소 원자가 산화제로부터 공급되지 않으므로, 루테늄 금속의 에칭이 진행하지 않고, 또는 통상의 방법으로는 확인되지 않을 정도로 에칭이 느리다고 결론된다.
이상에서 설명한 산소 원자를 방출하는 산화제와 방출하지 않은 산화제와의 거동의 차이를 모식적으로 도 29에 도시하였다.
여기서, 과산화 수소에 대해서는 산소 원자를 방출하는 반응(수학식 8)과, 산소 원자를 방출하지 않고 2개의 OH-이온으로 분해하는 반응(수학식 9)을 생각할 수 있다.
그러나, 표 1의 결과로부터도 분명히 알 수 있듯이, 루테늄 금속의 에칭을 인정할 수 없기 때문에, 처리액이 과산화 수소의 경우에는 (수학식 9)의 반응이 진행되고 있다고 생각되어진다. 즉, 상술된 바와 같이, 루테늄 금속보다도 과산화 수소의 산화 환원 전위가 큼에도 불구하고, 그 반응에서 산소 원자를 방출하지 않으므로 에칭이 생기지 않게 된다.
도 29에서, (a)는, 산소 원자(101)를 방출하지 않은 산화제로서, 요오드를 이용한 경우이다. 요오드 원자(102)는 반응에 따라 2개의 요드화물 이온이 되고, 산소 원자(101)는 방출되지 않는다.
그 결과, 루테늄 금속은 산소 원자(101)를 수취할 수 없기 때문에, 4산화 루테늄(RuO4: 111)이 될 수 없고, 용해하지 않는다. 한편, 도 29의 (b)는, 산소 원자(101)를 방출하는 산화제인 메터과요오드산 이온(113)을 이용한 경우이다. 메터과요오드산은, 1개의 이온 속에 4개의 산소 원자가 존재하지만, 반응의 과정에서 그 중 1개를 방출하고, 3개의 산소 원자를 갖는 요오드산 이온(112)이 된다. 루테늄은 이 과정에서 방출된 산소 원자(101)를 수취하여 4산화 루테늄(111)이 되어, 용해한다.
이상에서 설명한 바와 같이, 루테늄 금속으로 대표되는 귀금속을 에칭 용해시키는 경우, 그 처리액으로서 적어도 차아염소산, 브롬산, 또는 과요오드산 등을 포함하는 용액을 이용함으로써 실용적인 시간의 범위에서 처리를 행할 수 있다.
또한, 처리액은 차아염소산, 브롬산, 또는 과요오드산 등을 포함하는 용액에 한정되지 않고, 그 반응에서 산소 원자를 방출하는, 즉 산소 원자 공여성의 산화제를 포함하는 용액이면, 본 실시예와 동일한 처리 효과를 얻는 것이 가능하다.
(실시예3)
제3 실시예로서, 전자 디바이스의 가공 예에 대해, 도 30을 이용하여 설명한다.
도 30은 그 공정도로서, 우선 잘 알려진 가공법, 예를 들면 웨트 에칭법, 드라이 에칭법, 혹은 기계 연마법 등을 이용하여 기판(1) 상에 오목(2) 및 볼록(3)을 형성하고, 또한 예를 들면 잘 알려진 스퍼터링법을 이용하여 루테늄 박막(11)을 성막하였다.
이어서, 그 위에 콜로이드 실리카 용액을 적량 도포하고, 건조함으로써, 요철의 오목부(2)만을 콜로이드 실리카(12)로 피복되었다. 그 후, 기판(1)을 10% 차아염소산칼륨 수용액에 침지함으로써, 볼록부(3)의 루테늄막(11)을 제거할 수 있고, 오목부(2)의 측면과 저면에 컵형의 루테늄막 패턴이 형성되었다.
이와 같이, 루테늄 박막을 에칭 가공하여 기판 상에 설치한 홈 내부에만 루테늄 박막을 형성하는 전자 디바이스의 제조 공정에서, 산소 원자 공여성의 산화제를 포함하는 용액, 예를 들면 차아염소산을 포함하는 용액을 이용함으로써, 실용적인 시간의 범위에서 에칭 처리를 행할 수 있고, 그 결과로서 전자 디바이스를 제조하는 것이 가능해진다.
또한, 처리액은 차아염소산을 포함하는 용액에 한정받지 않고, 브롬산 또는 과요오드산 등의 산소 원자 공여성의 산화제를 포함하는 용액이면, 본 실시예와 동일한 처리 효과를 얻는 것이 가능하다.
(실시예4)
이어서, 제4 실시예에 대해, 도 31을 이용하여 설명한다.
제3에 실시예에서 진술한 기판(1) 상에 루테늄 박막(11)을 성막하는 경우, 그 장치의 성막실 내에는, 다수의 루테늄 미립자(51)가 존재하고 있다. 그 때문에, 한쪽면에 루테늄 박막(11)을 성막한 기판(1)은, 기타 면에 다수의 루테늄 미립자가 부착하게 된다.
하나의 예로서, 제3 실시예에서 기판(1)의 루테늄 박막(11)을 성막한 면과 반대측의 면(이면)에 존재하는 루테늄 농도를 잘 알려진 전 반사 형광 X선 분석법을 이용하여 측정한 바, 그 미립자의 수는 2×1018atom/㎡였다. 이 기판(1)의 이면에만, 50% 오르토과요오드산 수용액을 공급하고, 세정 처리를 2분간 행한 바, 그 농도는 2×1015atom/㎡로 저감되었다.
이와 같이, 귀금속 박막의 에칭 가공뿐만 아니라, 기판 상에 부착한 귀금속 미립자의 제거에 대해서도, 산소 원자 공여성의 산화제를 포함하는 용액을 제거하여야 할 미립자의 부착한 기판면으로 공급함으로써, 유효하게 행할 수 있다.
(실시예 5)
이어서, 제5 실시예에 대해, 설명한다.
본 실시예에서는, 처리해야 할 귀금속은 오스뮴으로서, 이 오스뮴 금속도 산화되면 루테늄 금속의 경우와 동일한 반응을 경유하여 4산화오스뮴(OsO4)이 되고, 용해된다.
하나의 예로서, 표면이 오스뮴 금속의 미립자로 오염되는 기판을, 제3 실시예에서 진술한 방법으로 세정을 행하였다. 그 결과, 세정전의 기판 상에 존재하는 오스뮴 미립자 농도는 5×1018atom/㎡이었지만, pH=1로 조정한 약 1mo1/L의 과망간산칼륨 수용액을 이용하여 약 5분간 세정한 바, 그 미립자 농도는 3×1015atom/㎡로 저감되었다.
본 발명에 따른 처리 유체를 이용함으로써, 종래 곤란하던 금속 고체를 실용적인 시간의 범위 내에서 에칭·용해시키는 것이 가능해졌다.

Claims (38)

  1. 반도체 집적 회로 장치의 양산 방법에 있어서,
    웨이퍼 프로세스를 거치는 각 웨이퍼에 대해, 천이 금속 함유막의 피착 처리를 행하는 공정;
    상기 천이 금속 함유막이 피착된 상기 각 웨이퍼에 대해, 그 디바이스면의 외연부 또는 이면의 상기 천이 금속 함유막을 제거하는 공정; 및
    상기 천이 금속 함유막이 제거된 상기 각 웨이퍼에 대해, 하층 공정군에 속하는 복수매의 웨이퍼와 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열 처리 공정을 실행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  2. 제1항에 있어서, 상기 천이 금속 함유막의 제거는, 적어도 상기 각 웨이퍼의 상기 이면의 거의 전면에 대해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  3. 제1항에 있어서, 상기 천이 금속 함유막의 제거는, 적어도 상기 각 웨이퍼의 상기 디바이스면의 외연부에 대해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  4. 제1항에 있어서, 상기 천이 금속 함유막의 제거는, 적어도 상기 각 웨이퍼의 상기 이면의 거의 전면 및 상기 디바이스면의 외연부에 대해 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  5. 제1항에 있어서, 상기 천이 금속은 백금족 금속인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  6. 제5항에 있어서, 상기 천이 금속은 루테늄인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  7. 제1항에 있어서, 상기 천이 금속 함유막은 구리인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  8. 제1항에 있어서, 상기 천이 금속 함유막은 페로브스카이트형(perovskite-type) 고유전체 또는 강유전체로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  9. 제8항에 있어서, 상기 페로브스카이트형 고유전체 또는 강유전체는 BST 인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  10. 제1항에 있어서, 상기 천이 금속 함유막은 탄탈인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  11. 제6항에 있어서, 상기 천이 금속 함유막의 제거는, 할로겐화옥소산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  12. 제11항에 있어서, 상기 할로겐화옥소산은 오르토과요오드산인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  13. 제12항에 있어서, 상기 용액은 산성 수용액인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  14. 제13항에 있어서, 상기 용액은 오르토과요오드산과 질산을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  15. 제14항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는 20wt%로부터 40wt%이고, 질산의 농도는 20wt%로부터 40wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  16. 제15항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는 25wt%로부터 35wt%이고, 질산의 농도는 25wt%로부터 35wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  17. 반도체 집적 회로 장치의 양산 방법에 있어서,
    웨이퍼 프로세스를 거치는 제1 공정군에 속하는 각 웨이퍼에 대해, 루테늄 함유막의 피착 처리를 행하는 공정;
    상기 루테늄 함유막이 피착된 상기 각 웨이퍼에 대해, 그 디바이스면의 외연부 또는 이면의 상기 루테늄 함유막을 제거하는 공정; 및
    상기 루테늄 함유막이 제거된 상기 각 웨이퍼에 대해, 상기 웨이퍼 프로세스를 거치는 대량의 웨이퍼 중, 상기 제1 공정군과 비교하여, 하층 공정군에 속하는 웨이퍼군과 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열 처리 공정을 실행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  18. 제17항에 있어서, 상기 하층 공정군에서의 각 웨이퍼에 대한 최고 열 처리 온도는, 상기 제1 공정군에서의 각 웨이퍼에 대한 최고 열 처리 온도에 비해 높은 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  19. 제18항에 있어서, 상기 루테늄 함유막의 제거는 할로겐화옥소산을 포함하는 용액을 이용하여 행해지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  20. 제19항에 있어서, 상기 할로겐화옥소산은 오르토과요오드산인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  21. 제20항에 있어서, 상기 용액은 산성 수용액인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  22. 제21항에 있어서, 상기 용액은 오르토과요오드산과 질산을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  23. 제22항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는 20wt%로부터 40wt%이고, 질산의 농도는 20wt%로부터 40wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  24. 제23항에 있어서, 상기 용액에 있어서의 오르토과요오드산의 농도는 25wt%로부터 35wt%이고, 질산의 농도는 25wt%로부터 35wt%인 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  25. 반도체 집적 회로 장치의 양산 방법에 있어서,
    웨이퍼 프로세스를 거치는 제1 공정군에 속하는 각 웨이퍼에 대해, 유해 천이 금속 함유막의 피착 처리를 행하는 공정;
    상기 유해 천이 금속 함유막이 피착된 상기 각 웨이퍼에 대해, 그 디바이스면의 외연부 또는 이면의 상기 유해 천이 금속 함유막을 제거하는 공정; 및
    상기 유해 천이 금속 함유막이 제거된 상기 각 웨이퍼에 대해, 상기 웨이퍼 프로세스를 거치는 대량의 웨이퍼 중, 상기 제1 공정군과 비교하여, 하층 공정군에 속하는 웨이퍼군과 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열 처리 공정을 실행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  26. 제25항에 있어서, 상기 유해 천이 금속은 백금족 및 구리족만으로 이루어지는 군으로부터 선택된 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  27. 반도체 집적 회로 장치의 양산 방법에 있어서,
    웨이퍼 프로세스를 거치는 제1 공정군에 속하는 각 웨이퍼에 대하여, 알칼리토류 금속 함유막의 피착 처리를 행하는 공정;
    상기 알칼리토류 금속 함유막이 피착된 상기 각 웨이퍼에 대해, 그 디바이스면의 외연부 또는 이면의 상기 알칼리토류 금속 함유막을 제거하는 공정; 및
    상기 알칼리토류 금속 함유막이 제거된 상기 각 웨이퍼에 대해, 상기 웨이퍼 프로세스를 거치는 대량의 웨이퍼 중, 상기 제1 공정군과 비교하여, 하층 공정군에 속하는 웨이퍼군과 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열 처리 공정을 실행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  28. 제27항에 있어서, 상기 알칼리토류 금속 함유막은 페로브스카이트형 고유전체 또는 강유전체로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  29. 반도체 집적 회로 장치의 양산 방법에 있어서,
    웨이퍼 프로세스를 거치는 제1 공정군에 속하는 각 웨이퍼에 대해, 납 함유막의 피착 처리를 행하는 공정;
    상기 납 함유막이 피착된 상기 각 웨이퍼에 대해, 그 디바이스면의 외연부 또는 이면의 상기 납 함유막을 제거하는 공정; 및
    상기 납 함유막이 제거된 상기 각 웨이퍼에 대해, 상기 웨이퍼 프로세스를 거치는 대량의 웨이퍼 중, 상기 제1 공정군과 비교하여, 하층 공정군에 속하는 웨이퍼군과 공용 관계에 있는 리소그래피 공정, 검사 공정 또는 열 처리 공정을 실행하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  30. 제29항에 있어서, 상기 납 함유막은 페로브스카이트형 고유전체 또는 강유전체로 이루어지는 것을 특징으로 하는 반도체 집적 회로 장치의 양산 방법.
  31. 전자 디바이스의 제조 방법에 있어서,
    기판의 상측에 박막을 형성하는 박막 형성 공정과, 상기 박막 중 적어도 일부를 가공하는 박막 가공 공정을 포함하고,
    적어도 산소 원자를 공여하는 산화제를 포함하며, 상기 산화제의 산화 환원 전위가 상기 박막의 산화 환원 전위보다도 높은 처리액을 상기 박막으로 공급함으로써, 상기 박막의 가공을 행하게 하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  32. 제31항에 있어서,
    상기 박막은 적어도 루테늄 또는 오스뮴을 포함하고, 또한 상기 처리액이 적어도 차아염소산 이온, 아염소산 이온, 염소산 이온, 과 염소산 이온, 차아브롬산 이온, 아브롬산 이온, 브롬산 이온, 과브롬산 이온, 차아요오드산 이온, 아요오드산 이온, 요오드산 이온, 과요오드산 이온, 과망간산 이온, 크롬산 이온, 이크롬산 이온, 질산 이온, 또는 아질산 이온 중 어느 하나를 포함하여 이루어지는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  33. 제32항에 있어서, 상기 전자 디바이스는 반도체 소자인 것을 특징으로 하는 전자 디바이스의 제조 방법.
  34. 제33항에 있어서, 상기 전자 디바이스는 저항 발열체 소자인 것을 특징으로 하는 전자 디바이스의 제조 방법.
  35. 전자 디바이스의 제조 방법에 있어서,
    기판의 상측에 박막을 형성하는 박막 형성 공정과, 상기 박막 중 적어도 일부를 가공하는 박막 가공 공정과, 상기 박막을 포함하는 기판을 세정하는 세정 공정을 포함하고,
    적어도 산소 원자를 공여하는 산화제를 포함하고, 상기 산화제의 산화 환원 전위가 상기 박막의 산화 환원 전위보다도 높은 처리액을 이용하여 상기 기판의 세정을 행하는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  36. 제35항에 있어서,
    상기 박막은 적어도 루테늄 또는 오스뮴을 포함하고, 또한 상기 처리액이 적어도 차아염소산 이온, 아염소산 이온, 염소산 이온, 과 염소산 이온, 차아브롬산 이온, 아브롬산 이온, 브롬산 이온, 과브롬산 이온, 차아요오드산 이온, 아요오드산 이온, 요오드산 이온, 과요오드산 이온, 과망간산 이온, 크롬산 이온, 이크롬산 이온, 질산 이온, 또는 아질산 이온 중 어느 하나를 포함하여 이루어지는 것을 특징으로 하는 전자 디바이스의 제조 방법.
  37. 제36항에 있어서, 상기 전자 디바이스는 반도체 소자인 것을 특징으로 하는 전자 디바이스의 제조 방법.
  38. 제37항에 있어서, 상기 전자 디바이스는 저항 발열체 소자인 것을 특징으로 하는 전자 디바이스의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112591785A (zh) * 2021-02-01 2021-04-02 广西晶联光电材料有限责任公司 一种利用ito废料制备氧化铟粉和氧化铟锡粉的方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW490756B (en) * 1999-08-31 2002-06-11 Hitachi Ltd Method for mass production of semiconductor integrated circuit device and manufacturing method of electronic components
JP2002353424A (ja) * 2001-03-23 2002-12-06 Seiko Epson Corp 基板装置の製造方法及び基板装置、電気光学装置の製造方法及び電気光学装置、並びに電子機器
US6992014B2 (en) * 2002-11-13 2006-01-31 International Business Machines Corporation Method and apparatus for etch rate uniformity control
US7160807B2 (en) * 2003-06-30 2007-01-09 Cabot Microelectronics Corporation CMP of noble metals
JP4355201B2 (ja) * 2003-12-02 2009-10-28 関東化学株式会社 タングステン金属除去液及びそれを用いたタングステン金属の除去方法
US20060033678A1 (en) * 2004-01-26 2006-02-16 Applied Materials, Inc. Integrated electroless deposition system
US7161247B2 (en) * 2004-07-28 2007-01-09 Cabot Microelectronics Corporation Polishing composition for noble metals
US20060162658A1 (en) * 2005-01-27 2006-07-27 Applied Materials, Inc. Ruthenium layer deposition apparatus and method
US7438949B2 (en) * 2005-01-27 2008-10-21 Applied Materials, Inc. Ruthenium containing layer deposition method
US20070271751A1 (en) * 2005-01-27 2007-11-29 Weidman Timothy W Method of forming a reliable electrochemical capacitor
US20060240187A1 (en) * 2005-01-27 2006-10-26 Applied Materials, Inc. Deposition of an intermediate catalytic layer on a barrier layer for copper metallization
KR100660863B1 (ko) * 2005-04-12 2006-12-26 삼성전자주식회사 세정액 및 이를 이용한 반도체 소자의 금속 패턴 형성 방법
US7344989B2 (en) * 2005-08-19 2008-03-18 Nec Electronics America, Inc. CMP wafer contamination reduced by insitu clean
US20070190362A1 (en) * 2005-09-08 2007-08-16 Weidman Timothy W Patterned electroless metallization processes for large area electronics
KR100732272B1 (ko) * 2006-01-26 2007-06-25 주식회사 하이닉스반도체 반도체 소자의 제조 방법
WO2007121336A2 (en) * 2006-04-14 2007-10-25 Applied Materials, Inc. Reliable fuel cell electrode design
WO2008041461A1 (fr) * 2006-09-29 2008-04-10 Tsurumi Soda Co., Ltd. Liquide de gravure pour polymère conducteur et procédé de formation de motif sur un polymère conducteur
KR100883139B1 (ko) * 2007-06-28 2009-02-10 주식회사 하이닉스반도체 루테늄계 전극을 구비한 캐패시터 및 그 제조 방법
US7957917B2 (en) * 2007-09-28 2011-06-07 International Business Machines Corporation Copper contamination detection method and system for monitoring copper contamination
US7888142B2 (en) * 2007-09-28 2011-02-15 International Business Machines Corporation Copper contamination detection method and system for monitoring copper contamination
US8734661B2 (en) 2007-10-15 2014-05-27 Ebara Corporation Flattening method and flattening apparatus
TW200939509A (en) * 2007-11-19 2009-09-16 Applied Materials Inc Crystalline solar cell metallization methods
US7888168B2 (en) * 2007-11-19 2011-02-15 Applied Materials, Inc. Solar cell contact formation process using a patterned etchant material
CN102007081A (zh) * 2008-02-22 2011-04-06 材料及技术公司 单侧高生产量湿蚀刻和湿处理设备与方法
JP5693809B2 (ja) * 2008-07-04 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
TWI390756B (zh) 2008-07-16 2013-03-21 Applied Materials Inc 使用摻質層遮罩之混合異接面太陽能電池製造
WO2010025262A2 (en) * 2008-08-27 2010-03-04 Applied Materials, Inc. Back contact solar cells using printed dielectric barrier
JP2010206056A (ja) * 2009-03-05 2010-09-16 Renesas Electronics Corp 半導体集積回路装置の製造方法
CN102652188A (zh) * 2009-12-17 2012-08-29 昭和电工株式会社 钌类金属的蚀刻用组合物及其配制方法
JP5728221B2 (ja) * 2010-12-24 2015-06-03 東京エレクトロン株式会社 基板処理方法及び記憶媒体
TWI426051B (zh) * 2011-10-27 2014-02-11 Atomic Energy Council 銦－１１１放射性同位素之製法
CN104011882A (zh) 2012-01-12 2014-08-27 应用材料公司 制造太阳能电池装置的方法
US9589818B2 (en) * 2012-12-20 2017-03-07 Lam Research Ag Apparatus for liquid treatment of wafer shaped articles and liquid control ring for use in same
CN103456666B (zh) * 2013-08-29 2016-07-13 武汉新芯集成电路制造有限公司 一种多组卡销式晶圆清洗设备和清洗方法
WO2015183304A1 (en) 2014-05-30 2015-12-03 Uab Rekin International Chrome-free adhesion pre-treatment for plastics
WO2016068183A1 (ja) * 2014-10-31 2016-05-06 富士フイルム株式会社 ルテニウム除去組成物、及び、磁気抵抗メモリの製造方法
EP3250394B1 (en) * 2015-01-28 2022-03-16 Hewlett-Packard Development Company, L.P. Printable recording media
JP6797063B2 (ja) * 2017-04-14 2020-12-09 東京エレクトロン株式会社 ピン制御方法及び基板処理装置
US10090247B1 (en) 2017-05-03 2018-10-02 International Business Machines Corporation Semiconductor device formed by wet etch removal of Ru selective to other metals
KR102463391B1 (ko) * 2018-01-12 2022-11-04 후지필름 가부시키가이샤 약액, 기판의 처리 방법
EP3674442A1 (en) 2018-12-24 2020-07-01 IMEC vzw Etching using an electrolyzed chloride solution
TW202035355A (zh) * 2019-02-13 2020-10-01 日商德山股份有限公司 含有鎓鹽的半導體晶圓之處理液
CN113439326A (zh) * 2019-02-13 2021-09-24 株式会社德山 含有次氯酸根离子和pH缓冲剂的半导体晶圆的处理液
WO2021059666A1 (ja) * 2019-09-27 2021-04-01 株式会社トクヤマ ルテニウムの半導体用処理液及びその製造方法
CN114514598A (zh) 2019-09-27 2022-05-17 株式会社德山 RuO4气体的产生抑制剂以及RuO4气体的产生抑制方法
WO2022024636A1 (ja) 2020-07-31 2022-02-03 富士フイルム株式会社 薬液、薬液収容体、基板の処理方法

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62264626A (ja) 1986-05-12 1987-11-17 Nec Kyushu Ltd ウエツトエツチング装置
CA2017719C (en) 1990-05-29 1999-01-19 Zarlink Semiconductor Inc. Moisture-free sog process
JPH04253332A (ja) 1991-01-28 1992-09-09 Toshiba Corp 半導体ウェーハ処理装置
JPH053184A (ja) 1991-06-24 1993-01-08 Sony Corp ウエハの洗浄方法
JP2681433B2 (ja) 1992-09-30 1997-11-26 株式会社フロンテック エッチング剤およびこのエッチング剤を使用するシリコン半導体部材のエッチング方法、および洗浄剤およびこの洗浄剤を使用するシリコン半導体部材の洗浄方法
JPH06318584A (ja) 1993-05-10 1994-11-15 Kawasaki Steel Corp Ｃｕ配線が形成されたウエハの洗浄方法及び洗浄後の乾燥方法
JP3332053B2 (ja) 1993-10-27 2002-10-07 清原 まさ子 チャンバーへのガス供給方法
JPH07157832A (ja) 1993-12-03 1995-06-20 Nippon Tennen Gas Kogyo Kk 貴金属の溶解方法
JPH07224333A (ja) 1994-02-15 1995-08-22 Power Reactor & Nuclear Fuel Dev Corp 貴金属の溶解方法
JP3328426B2 (ja) * 1994-05-12 2002-09-24 東京エレクトロン株式会社 洗浄装置
JPH0878378A (ja) 1994-09-08 1996-03-22 Toshiba Corp 半導体基板の表面処理方法
US6331475B1 (en) * 1995-01-12 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Method and manufacturing semiconductor device
JP4130237B2 (ja) * 1995-01-28 2008-08-06 株式会社半導体エネルギー研究所 結晶性珪素膜の作製方法及び半導体装置の作製方法
JPH09181026A (ja) 1995-12-25 1997-07-11 Toshiba Corp 半導体装置の製造装置
JPH09246224A (ja) 1996-03-07 1997-09-19 Sony Corp ウエハの洗浄方法
US6413436B1 (en) * 1999-01-27 2002-07-02 Semitool, Inc. Selective treatment of the surface of a microelectronic workpiece
JPH1064856A (ja) 1996-08-15 1998-03-06 Taiyo Yuden Co Ltd ダイシングソー支持装置
JPH1092712A (ja) 1996-09-10 1998-04-10 Sharp Corp 半導体製造装置
US6114254A (en) * 1996-10-15 2000-09-05 Micron Technology, Inc. Method for removing contaminants from a semiconductor wafer
JPH10313105A (ja) 1997-05-14 1998-11-24 Toshiba Corp 半導体装置の製造方法
JP3111928B2 (ja) * 1997-05-14 2000-11-27 日本電気株式会社 金属膜の研磨方法
US6294027B1 (en) 1997-10-21 2001-09-25 Lam Research Corporation Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
US6303551B1 (en) 1997-10-21 2001-10-16 Lam Research Corporation Cleaning solution and method for cleaning semiconductor substrates after polishing of cooper film
US6165956A (en) * 1997-10-21 2000-12-26 Lam Research Corporation Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
JP3185732B2 (ja) 1997-11-20 2001-07-11 日本電気株式会社 基板表面金属汚染除去方法
KR100280206B1 (ko) 1997-12-06 2001-03-02 윤종용 고유전체 캐패시터 및 그의 제조 방법
US5897379A (en) 1997-12-19 1999-04-27 Sharp Microelectronics Technology, Inc. Low temperature system and method for CVD copper removal
JPH11204493A (ja) * 1998-01-09 1999-07-30 Komatsu Electron Metals Co Ltd 半導体ウェハの製造方法
US6632292B1 (en) * 1998-03-13 2003-10-14 Semitool, Inc. Selective treatment of microelectronic workpiece surfaces
JPH11312657A (ja) 1998-04-30 1999-11-09 Mitsubishi Electric Corp ウェハ洗浄装置
JP3111979B2 (ja) 1998-05-20 2000-11-27 日本電気株式会社 ウエハの洗浄方法
EP0977240A1 (en) 1998-07-30 2000-02-02 IMEC vzw System, method and apparatus for processing semiconductors
JP3003684B1 (ja) 1998-09-07 2000-01-31 日本電気株式会社 基板洗浄方法および基板洗浄液
JP3279532B2 (ja) 1998-11-06 2002-04-30 日本電気株式会社 半導体装置の製造方法
JP3395696B2 (ja) 1999-03-15 2003-04-14 日本電気株式会社 ウェハ処理装置およびウェハ処理方法
JP2000306877A (ja) 1999-04-26 2000-11-02 Hitachi Ltd 半導体製造装置および半導体装置の製造方法
JP2000331975A (ja) 1999-05-19 2000-11-30 Ebara Corp ウエハ洗浄装置
TW490756B (en) * 1999-08-31 2002-06-11 Hitachi Ltd Method for mass production of semiconductor integrated circuit device and manufacturing method of electronic components
US6558478B1 (en) * 1999-10-06 2003-05-06 Ebara Corporation Method of and apparatus for cleaning substrate
US6287477B1 (en) 1999-10-18 2001-09-11 Honeywell International Inc. Solvents for processing silsesquioxane and siloxane resins
US6635528B2 (en) * 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
JP4253332B2 (ja) 2006-07-03 2009-04-08 株式会社東芝 復号装置、方法およびプログラム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112591785A (zh) * 2021-02-01 2021-04-02 广西晶联光电材料有限责任公司 一种利用ito废料制备氧化铟粉和氧化铟锡粉的方法

Also Published As

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