KR100305093B1 - 구리배선을 화학적 기계적으로 연마한 후 반도체 웨이퍼를 세정하는 방법 - Google Patents

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Abstract

구리 배선 (1) 은 반도체 기판 (3) 상에 집적된 고속 로직 회로에 바람직하며, 화학적 기계적 연마를 통해 패터닝되는데, 여기서 구리 배선에 손상을 주지 않고, 0.0001 내지 0.5 중량 퍼센트의 암모니아수, 환원전극액, 또는 수소용존 수용액을 사용하여 결과적인 반도체 구조의 주표면으로부터 연마 입자들을 브러싱하여 제거하며, 그 후에, 폴리카르복실산, 폴리카르복실산의 암모늄염, 및 폴리아미노카르복실산으로부터 선택된 세정제를 함유한 세정액을 사용하여 구리와 같은 금속 오염물들을, 구리 배선에 손상을 주지않고, 제거한다.

Description

구리배선을 화학적 기계적으로 연마한 후 반도체 웨이퍼를 세정하는 방법{METHOD FOR CLEANING SEMICONDUCTOR WAFER AFTER CHEMICAL MECHANICAL POLISHING ON COPPER WIRING}
본 발명은 웨이퍼 세정 기술에 대한 것으로, 특히, 구리 배선을 화학적 기계적으로 연마한 후에 반도체 웨이퍼를 세정하는 방법에 대한 것이다.
반도체 로직 회로 장치의 기술적 목표중의 하나는 고속 로직 기능이다. 구리 배선은, 전기저항이 낮고 EM (ElectroMigration) 내성(耐性)이 양호하기 때문에, 매력적이다. 구리배선은 반도체 로직 회로 장치에 채용된다. 구리 배선이 전기 저항 및 EM내성이라는 관점에서 바람직하기는 하지만, 구리층은 건식 에칭을 통해 거의 패터닝되지 않는다. 구리 배선은 일반적으로 다음과 같이 패터닝된다. 우선, 절연층내에 홈이 형성되고, 티타늄 또는 탄탈 (tantalum) 과 같은 배리어 금속 및 구리가 절연층의 전표면상에 연달아서 퇴적된다. 절연층의 전표면은 배리어 금속으로 덮히며, 상기 홈내에 2차 홈을 정의한다. 구리는 2차 홈을 채우며, 배리어 금속층의 상부 표면상에 펼쳐진 구리층으로 성장된다. 구리층 및 배리어 금속층은, 절연층이 다시 노출될 때까지, 화학적 기계적으로 연마된다. 구리는 2차 홈내에 남게 되며, 구리 배선을 형성한다.
화학적 기계적 연마에서는 연마 슬러리 (slurry) 가 사용되는데, 연마 입자들을 함유한다. 구리 입자들이 화학적 기계적 연마시에 발생된다. 이 때문에, 구리 배선의 형성이 완료된 때, 여러 가지 오염물이 절연층의 표면상 및 구리 배선의 표면상에 남겨진다. 어떤 표면 세정도 없이 제조 공정이 계속된다면, 구리 입자들 및 Fe, Ca 및 K 과 같은 다른 금속 오염물이 절연층을 통해 확산되어, 회로 소자들에 도달하게 된다. 오염물은 회로 소자들을 열화시킨다. 따라서, 표면 세정은 필수적이며, 제조공정에 있어서 중요한 기술이다.
구리 배선은 반도체 로직 회로 장치에만 국한되지 않는다. 로직 회로들은, 예를 들어, DRAM과 같은 다른 기능 불록들과 함께 반도체 칩상에 집적되며, 구리 배선은 그러한 반도체 집적 회로 장치에 채용된다.
본 발명의 발명자들은 구리층을 화학적 기계적으로 연마한 후의 표면 세정에 대한 문헌들을 조사하였다. 그러나, 표면 세정에 관한 어떤 것도 찾을 수 없었다. 이 때문에, 텅스텐층을 화학적 기계적으로 연마한 후의 표면 세정에 대해이하에서 설명한다.
티타늄 또는 타타늄 질화물이 텅스텐 배선을 위한 배리어 금속층으로서 사용되며, 텅스텐이 배리어 금속층상에 퇴적된다. 텅스텐층이 화학적 기계적으로 연마되는 동안, 연마 슬러리가 연마 패드에 공급된다. 연마 슬러리는 과산화수소 및 산화제의 혼합물내에 분산된 알루미나 (alumina) 입자들 또는 실리카 (silica) 입자들을 함유한다. 화학적 기계적 연마의 완료시에, 웨이퍼당 30000개의 알루미나 입자들 또는 실리카 입자들이 실리콘 웨이퍼상에 남겨진다. 텅스텐 파우더도 실리콘 웨이퍼상에 남겨진다.
화학적 기계적 연마 후의 공지된 표면 세정 기술은 희석된 플루오르화수소산을 사용하며, 다른 공지된 세정 기술은 암모니아수내에서의 브러싱 및 구연산을 사용한 원심 스프레이 세정 (I.J.Malik 등이 발표한 MRS. Symp., Proc. Vol.386 P.109 (1995) 참조) 을 사용한다. 그러나, 희석된 플루오르화수소산은 일종의 에칭물질로 알려져 있다. 티타늄 및 타타늄 질화물은 희석된 플루오르화수소산내에서 높은 에칭 속도로 에칭된다. 이 때문에, 희석된 플루오르화수소산은 배리어 금속층에 적층된 텅스텐 배선을 화학적 기계적으로 연마한 후의 표면 세정에 적합하지 않다.
제 2 의 종래 표면 세정 기술은 텅스텐 배선에 사용될 수 있다. 암모니아수는 0.1 내지 2 중량 퍼센트의 암모니아를 함유하며, 입자들은 암모니아수내에서 브러싱된다. 이 후에, 웨이퍼를 회전시키면서, 금속 오염물을 제거하기 위해 텅스텐 배선상에 구연산이 스프레잉된다.
본 발명자들은 종래 세정 기술들 중 임의의 하나라도 구리배선에 적용가능한지의 여부를 알아보기 위해, 종래 세정 기술을 평가하였다. 본 발명자들은 구리 배선의 샘플들을 제조하였다. 구리는, 금속 도금 및 화학적 기상 증착에 의해, 티타늄/티타늄 질화물의 배리어 금속층상에 형성되었다. 그리고 나서, 구리층을 화학적 기계적으로 연마하였다. 화학적 기계적 연마의 종료시점에서, 구리 오염물을 측정하였다. 구리 오염물은 1012원자/㎠ 이상이었다.
샘플들은 종래 기술 방법으로 세정되었다. 희석된 플루오르화수소산은 높은 에칭 속도로 배리어 금속층을 에칭하였으며, 후세정에 사용될 수 없었다. 본 발명자들은 암모니아수내에서 샘플들을 브러싱하였다. 암모니아수는 구리 배선으로부터 입자들을 제거하였으나, 많은 수의 피트 (pit) 들이 구리배선의 노출된 표면에 생성되었다. 이는 암모니아수가 구리와 반응하여 암모니아 착화합물이 생성되고, 이 암모니아 착화합물이 용해되었기 때문이다. 구리는 다결정이고, 암모니아수가 그레인 (grain) 경계를 따라 침투하였다. 이는 암모니아 착화합물이 그레인 경계를 따라 생성되며, 구리 그레인들이 분리되었음을 의미한다. 구연산은 배리어 금속층을 에칭하지 않았다. 그러나, Fe과 같은 금속 오염물을 제거하기 위해 고농도의 구연산이 필요했다. 고농도의 구연산은 세정 비용의 증가시킨다. 구연산은 유기화합물이어서, 폐수 내의 전체 탄소량이 무시할 수 없는 수준이기 때문이다. 따라서, 제 2 세정 기술도 구리 배선에 사용될 수 없었다.
따라서, 구리 배선을 화학적 기계적으로 연마한 후, 원하지 않는 에칭 없이 세정하는 방법을 제공하는 것이 본 발명의 주요한 목적이다.
도 1 은 본 발명에 의한 방법을 통해 세정될 반도체 구조를 도시하는 단면도.
도 2 는 본 발명에 의한 세정 방법 및 종래 세정 방법시의 에칭 속도 및 피트 밀도를 도시하는 그래프.
도 3 은 세정액에 따른 잔류 연마 입자들의 개수를 도시하는 그래프.
도 4 는 여러 종류의 세정액을 사용하여 세정한 후의 3 종류의 잔류 금속 오염물을 도시하는 그래프.
도 5 는 여러 종류의 세정액으로 처리한 후의 잔류 금속 오염물을 도시하는 그래프.
도 6 은 여러 유기산들로 처리한 후의 잔류 구리 오염물을 도시하는 그래프.
도 7 은 여러 종류의 세정액으로 처리한 후의 배면상의 잔류 금속 오염물을 도시하는 그래프.
도 8 은 본 발명에 의한 방법을 통해 세정되어야 할 다른 반도체 구조를 도시하는 단면도.
도 9 는 옥살산/구연산 농도에 대한 Fe 농도를 도시하는 그래프.
도 10 은 제 1 및 제 2 실시예에 대한 세정 순서를 도시하는 흐름도.
도 11a 및 11b 는 세정 순서에 있어서 필수적 단계들을 도시하는 사시도.
* 도면의 주요부분에 대한 설명 *
1: 구리배선
2 : 층간 절연층
3 : 실리콘 기판
4 : 배리어층
5 : 구리 스트립
6 : 연마 입자들
7, 8 : 금속 오염물들
본 발명의 일 형태에 따르면,
⒜ 구리층에 손상을 주지 않고 반도체 웨이퍼로부터 연마 입자들을 제거하기 위해, 0.0001 내지 0.5 중량 퍼센트의 암모니아를 함유하는 암모니아수, 중성 내지 약염기인 환원전극액, 및 수소용존 수용액으로 구성되는 그룹에서부터 선택된 제 1 세정액으로 반도체 웨이퍼를 처리하는 단계; 및
⒝ 반도체 웨이퍼로부터의 금속 오염물을 제거하기 위해, 구리와 킬레이트 화합물을 생성할 수 있는 폴리카르복실산들 (polycarboxylic acid), 폴리카르복실산들의 암모늄염들, 및 폴리아미노카르복실산들 (polyaminocarboxylic acid) 로 이루어지는 그룹에서 선택된 적어도 하나의 세정제를 함유하는 제 2 세정액으로 반도체 웨이퍼를 처리하는 단계를 구비하는, 화학적 기계적 연마후에 반도체 웨이퍼의 표면에 노출된 구리층을 가진 반도체 웨이퍼를 세정하기 위한 방법이 제공된다.
본 발명의 다른 형태에 따르면,
⒜ 텅스텐층에 손상을 주지 않고 반도체 웨이퍼로부터 연마 입자들을 제거하기 위해, 0.0001 내지 5 중량 퍼센트의 암모니아를 함유하는 암모니아수, 중성 내지 약염기인 환원전극액, 및 수소용존 수용액으로 구성되는 그룹에서부터 선택된 제 1 세정액으로 반도체 웨이퍼를 처리하는 단계;
⒝ 반도체 웨이퍼로부터의 금속 오염물을 제거하기 위해, 옥살산, 옥살산 암모늄염, 및 폴리아미노카르복실산으로 이루어지는 그룹에서 선택된, 0.01 중량 퍼센트 내지 7 중량 퍼센트의 범위를 갖는 적어도 하나의 세정제를 함유하는 제 2 세정액으로 반도체 웨이퍼를 처리하는 단계를 구비하는, 화학적 기계적 연마후에 반도체 웨이퍼의 표면에 노출된 텅스텐층을 가진 반도체 웨이퍼를 세정하기 위한 방법이 제공된다.
제 1 실시예
세정될 반도체 구조
도 1 에서, 구리 배선 (1) 이 실리콘 기판 (3) 상에 퇴적된 층간 절연층 (2) 내에 매몰된다. 층간 절연층 (2) 내에 홈들이 형성되며, 홈들을 정의하는 안쪽 표면들은 배리어층 (4) 으로 피복된다. 배리어층 (4) 이 2차 홈들을 정의하며, 구리 스트립들 (strip) (1a/1b) 이 2차 홈들내에 각각 형성된다. 구리 스트립들 (1a/1b) 은 구리 배선 (1) 의 일부를 형성한다.
층간 절연층 (2) 은 일반적으로 실리콘 산화물로 이루어진다. 실리콘 산화물보다 작은 유전상수를 가지는 다른 종류의 절연 물질이 층간 절연층 (2) 에 사용될 수 있다. 이러한 종류의 절연 물질들로는, 예로서, 벤조시클로부텐 (benzocyclobutene), 파릴렌-N (parylene-N) 및 CYTOP 과 같은 유기 화합물들, 크세로겔 (Xerogel), 수소 실리세스퀴옥산 (HSQ:hydrogen silisesquiioxane) 과 같은 무기 물질, 및 과산화수소/메틸실란-계 CVD 산화물과 같은 유기 화합물과 무기 물질의 복합 물질이 포함된다. 실리콘 산화물의 유전 상수가 3.9 내지 4.2 이지만, 이러한 종류의 절연 물질의 유전상수는 1.8 내지 3.5의 범위를 가진다. 특히, HSQ 는, 유전 상수가 2.8 내지 3.2 의 범위를 가지며 특성이 안정적이기 때문에, 매력적이다. 배리어층들 (4) 은 탄탈 또는 티타늄 질화막으로 이루어진다.
구리 배선 (1) 은 다음과 같이 형성된다. 절연 물질이 실리콘 기판 (3) 이 전표면상에 퇴적되어, 층간 절연층 (2) 을 형성한다. 포토레지스트 에칭 마스크 (도시되지 않음) 가 층간 절연층 (2) 상에 리소그래피 공정을 통해 형성되며, 층간 절연층 (2) 이 선택적으로 에칭된다. 이에 의해, 층간 절연층 (2) 내에 홈들이 형성된다. 물리적 기상 증착 기술 또는 화학적 기상 증착 기술을 사용하여, 층간 절연층 (2) 의 전표면상에 배리어 금속을 퇴적시키며, 배리어 금속층이 2차 홈들을 정의한다. 금속 도금, 물리적 기상 증착 또는 화학적 기상 증착 기술을 사용하여 결과적인 반도체 구조상에 구리를 성장시킨다. 구리는 2차 홈들을 메우며, 배리어 금속층상에 걸친 구리층으로 성장된다. 구리 (5) 가 실리콘 기판 (3) 의 배면상에 흡착된다.
구리층이 연마 패드에 대해 가압되며, 연마 슬러리가 연마 패드에 공급된다. 연마 슬러리는 연마 입자들 및 산화제를 함유한다. 알루미나 입자들이 연마 입자로서 사용되며, 과산화수소 및 질산철이 산화제의 예이다. 층간 절연층이 다시 노출될 때까지, 구리층 및 배리어 금속층이 화학적 기계적으로 연마된다. 그리하여, 도 1 에 도시된 반도체 구조가 얻어진다.
화학적 기계적 연마의 완료시에, 알루미나 입자들 (6) 이 결과적인 반도체 구조의 양 표면상에 남겨진다. 알루미나 입자들은 웨이퍼당 30000 개보다 많다. 층간 절연층 (2) 및 구리 배선 (1) 상의 구리 오염물은 1012원자/㎠ 보다 많다. 연마 슬러리가 K 또는 Fe 을 함유하는 경우, K 또는 Fe도 결과적인 반도체 구조를 오염시킨다. 주표면상의 잔류 구리 및 다른 금속 오염물들은 참조 번호 7 에 의해 표시된다. 상기 하였듯이, 구리는 실리콘 기판의 배면에 흡착하며, 배면상의 구리는 1014원자/㎠ 보다 많다. 배면상의 잔류 구리 및 다른 금속 오염물들은 참조 번호 8 로 표시된다.
알루미나 입자들 및 금속 오염물들은 실리콘 기판 (3) 상에 집적된 회로 요소들에 바람직하지 않으며, 구리 배선 (1) 에 아무런 손상을 주지 않고 제거되어야 한다. 알루미나 입자들에는 브러싱 (brushing) 이 적합하다. 그러나, 금속 오염물에 대해서는 화학적 처리가 요구된다. 따라서, 알루미나 입자들과 같은 연마 입자들 및 금속 오염물은 다른 단계를 통해 제거되어야 한다. 다음의 설명에서, 연마 입자들을 제거하기 위한 세정, 금속 오염물을 주표면으로부터 제거하기 위한 세정, 및 배면으로부터 금속 오염물을 제거하기 위한 세정을 각각, '제 1 세정', '제 2 세정', 및 '제 3 세정' 이라고 칭한다.
연마 입자들의 제거
알루미나 입자들과 같은 연마 입자들은 브러싱을 통해서만 제거될 수 있다. 연마 입자들은 반도체 구조의 표면에 흡착하려는 경향을 가진다. 반도체 구조의 표면에 연마 입자들이 흡착하는 것을 방지하기 위해, 연마 입자들과 표면사이의 전기적 반발이 사용된다. 브러싱동안 알칼리 세정액이 사용되는 경우, 연마 입자들 및 반도체 구조의 표면이 음으로 대전되어, 연마입자들과 반도체 구조의 표면이 서로 밀치게 된다. 이것은 연마 입자들이 다시 표면에 흡착되지 않음을 의미한다. 연마 입자들 및 반도체 구조의 표면들을 음으로 대전시키기 위해, 본 발명자들은 브러싱 단계를 위해 2가지 종류의 세정액을 제안한다.
암모니아수는 알칼리이며 반도체 구조를 오염시키지 않는다. 그러나, 암모니아의 농도가 높으면, 암모니아가 구리와 반응하여 암모니아 착화합물을 생성시킨다. 그 화학 반응은 다음과 같다.
Cu + ½O2+ 4NH3+ H2O → [Cu(NH3)4]2++ 2OH-
본 발명자들은 화확반응을 무시할 수 있을 정도인 암모니아 농도의 상한을 실험적으로 결정하였다. 본 발명자들은 0.0001 중량 퍼센트 내지 0.5 중량 퍼센트의 범위의 암모니아수내에서, 구리 배선 (1) 상에 심각한 피트들이 생성되지 않고도, 연마 입자들 및 반도체 구조의 표면들이 음으로 대전된다는 것을 발견하였다. 따라서, 연마 입자들을 제거하기 위한 제 1 의 접근 방법은 암모니아수의 암모니아 농도 또는 pH를 조절하는 것이며, 허용가능한 범위는 0.0001 중량 퍼센트 내지 0.5 중량 퍼센트이다.
본 발명자들은 또한 환원전극액 (catholyte) 이 브러싱동안의 표면 전하들을 위해 사용가능하다는 것을 발견하였다. 환원전극액은 중성이며, 'Electrochemistry Handbook' (4판) 277 페이지에 기재된 전기분해 공정을 통해 얻어진다. 고체 폴리머 전해질이 캐소드 (cathode) 및 애노드 (anode) 사이에 샌드위치된다. 직류 전압을 가하여 순수(純水)를 전기분해하면, 캐소우드 주위에 환원전극액이 얻어진다. 0.5 중량 퍼센트 이하의 암모늄 이온이 순수에 가해질 수도 있다. 0.5 중량 퍼센트 이하의 암모늄 이온을 함유한 결과적인 수용액을 이하에서 단순히 '암모늄-이온 용존 수용액' 이라고 칭한다.
환원 전극액은 중성 또는 약염기성이지만, 캐소우드 주위에 발생된 활성수소때문에 강한 환원성을 가진다. 이 때문에, 환원전극액은 구리 배선을 에칭하지 않으며, 연마 입자들상의 표면 전위 및 반도체 구조상의 표면전위를, 고농도의 암모니아수에서와 유사하게, 음으로 만든다.
준환원전극액도 세정액으로서 사용될 수 있다. 전기분해 공정중에 수소가 생성되며, 환원전극액속에 용해된다. 본 발명자들은 순수 또는 0.5 중량 퍼센트 이하의 암모늄-이온 용존 수용액내에 수소를, 수소의 버블링 (bubbling) 을 통해, 용해시켰다. 수소-용존 수용액을 '준환원전극액' 이라고 부른다. 준환원전극액은 연마 입자들 및 반도체 웨이퍼의 표면을 음으로 대전되도록 한다. 본 발명자들은 준환원전극액내에서의 브러싱을 통해 연마 입자들이, 피트의 생성 없이, 제거된다는 것을 확인하였다.
환원전극액 및 준환원전극액은 염화은 전극을 표준 전극으로 사용하여 -1000㎷ 내지 -300㎷의 범위의 산화환원 전위를 가지는 것이 바람직하다. -800㎷ 내지 -600㎷의 산화환원 전위를 가지는 것이 더욱 바람직하다. 환원전극액 또는 암모늄-이온 용존 수용액내의 암모니아 농도는 0.0005 중량 퍼센트 내지 0.01 중량 퍼센트의 범위를 가지는 것이 바람직하며, 환원전극액 또는 암모늄-이온 용존수용액내의 수소 농도는 0.1ppm 내지 10ppm 인 것이 바람직하다.
본 발명자들은 본 발명에 따른 세정 방법들과 종래 기술의 세정 방법을 비교하였다. 종래 기술의 세정 방법에서 사용된 세정액은 1.8 중량 퍼센트의 암모니아수였으며, 1.8 중량 퍼센트의 암모니아수내에서 종래 기술에 따른 세정을 한 후에 에칭 속도 및 피트의 개수를 측정하였다. 도 1 에 도시된 반도체 구조가 1.8 중량 퍼센트의 암모니아수에 담그어지고, 10분 후에 피트들을 세어보았다.
본 발명에 따른 제 1 세정 방법에서 사용된 세정액은 0.0002 중량 퍼센트의 암모니아수였으며, 0.0002 중량 퍼센트의 암모니아수내에서의 세정후의 에칭 속도 및 피트의 개수를 측정하였다. 도 1 에 도시된 반도체 구조가 0.0002 중량 퍼센트의 암모니아수에 담그어지고, 10분 후에 피트들을 세어보았다.
본 발명에 따른 제 2 세정 방법에서 사용된 세정액은 순수로부터 얻어진 환원전극액이었으며, 에칭 속도 및 피트의 개수를 측정하였다. 도 1 에 도시된 반도체 구조가 환원전극액에 담그어지고, 10분 후에 피트들을 세어보았다.
구리층에 대한 에칭 속도 및 구리층상의 단위 길이당 피트들의 개수를 도 2 에서 나타내었다. 1.8 중량 퍼센트의 암모니아수에서의 에칭 속도는 분당 50Å 이었으며, 피트는 1㎛당 32개이었다. 이에 비해, 0.0002 중량 퍼센트의 암모니아수에서의 에칭 속도는 단지 분당 2Å 이었으며, 피트는 관찰되지 않았다. 환원전극액내에서의 에칭 속도는 분당 1Å 미만이었으며, 피트는 관찰되지 않았다.
본 발명자들은 브러싱후에 잔류 연마 입자들의 수를 세어보았으며, 도 3 에 잔류 연마 입자들의 개수를 나타내었다. 화학적 기계적 연마의 완료시에, TEOS(tetraethylorthosilicate) 로부터 생성된 실리콘 산화물층상의 잔류 입자들은 각 웨이퍼당 30000개 이상이었다. 본 발명자들은 3가지 종류의 세정액에서 60초동안 브러싱을 계속하였다. 3 종류의 세정액은 각각 1.8 중량 퍼센트의 암모니아수, 0.0002 중량 퍼센트의 암모니아수 및 순수에서 전기분해 공정을 통해 얻은 환원전극액이었다.
브러싱후에, 각 웨이퍼상의 잔류 연마 입자들을 측정하였으며, 도 3 에 잔류 연마 입자들의 개수를 도시하였다. 웨이퍼당 잔류 연마 입자들의 수는 30개 내지 40개의 범위이었다. 따라서, 저농도의 암모니아수 및 환원전극액이, 잔류 연마 입자들에 대해, 1.8 중량 퍼센트의 암모니아수와 유사한 정도의 효과를 가지며, 웨이퍼당 100개 미만의 잔류 연마 입자들을 달성하였다는 것이 확인되었다.
상기 설명으로부터 이해될 수 있듯이, 0.0001 내지 0.5 중량 퍼센트의 암모니아수, 순수 또는 0.5 중량 퍼센트이하의 암모늄 이온을 함유하는 수용액으로부터의 환원전극액, 또는 준환원전극액내에서 브러싱이 수행된 경우, 잔류 연마 입자들 (6) 은 결과적인 반도체 구조 (1/2/3) 로부터, 구리 배선 (1) 내에 심각한 피트를 생성하지 않고도, 제거된다.
실리콘 산화물을 제외한 절연물질로 된 층간 절연층내에 구리 배선이 매몰된 경우, 암모니아는 에칭을 초래하며 표 1 에 도시된 바와 같이 유전 상수의 증가를 초래하기 때문에, 순수로부터 얻어진 환원전극액 및 암모니아 없는 준환원전극액이 암모니아수 및 암모니아수로부터 얻어진 환원전극액/준환원전극액보다 바람직하다. 표 1 에서, 'HSQ' 는 '수소 실리세스퀴옥산 (hydrogen silisesquiioxane) '을 나타내며 'SiO'는 실리콘 산화물을 나타낸다.
세정액 에칭 속도 (Å/min) HSQ의 유전상수
HSQ SiO 전(前) 후(後)
NH4OH(pH:9) 40 2 2.9 4.2
순수로부터의 환원전극액 < 1 < 1 2.9 2.9
준환원전극액 < 1 < 1 2.9 2.9
1%의 옥살산 < 1 < 1 2.9 2.9
주표면으로부터의 금속 오염물의 제거
암모니아수와 구리가 어떤 암모니아 착화합물도 생성하지 않도록, 암모니아수는 저농도이다. 이것은 구리 산화물과 같은 금속 오염물 (7) 이 다음 단계에서 제거됨을 의미한다.
원심 스프레이 세정이 금속 오염물 (7) 을 제거하기에 바람직하지만, 브러싱이 제 2 단계에서 사용될 수 있다. Cu 와 같은 금속 오염물은 여러가지 종류의 세정액을 사용하여 제거된다. 구리 킬레이트 화합물을 생성하기 위한 폴리카르복실산이 세정액으로서 사용될 수 있다. 세정액은 0.01 내지 7 중량 퍼센트의 폴리카르복실산을 함유하며, 옥살산은 폴리카르복실산의 일 예이다. 배면상의 구리 스트립 (5) (도 1 참조) 은 플루오르화수소산 및 과산화수소를 함유한 세정액을 사용하여 제거된다.
본 발명자들은 20 내지 60초 사이의 소정의 시간동안 롤링 브러시를 사용하여 연마 입자들을 제거한 후, 옥살산 및 구연산을 평가하였다. 웨이퍼상의 K, Fe, 및 Cu 와 같은 잔류 금속 오염물들이 측정되었다. 15초 내지 30초 사이의 소정의 시간동안 5 중량 퍼센트의 구연산을 함유한 세정액을 사용하여 웨이퍼를 세정하였으며, 다른 웨이퍼들은 소정의 시간동안 0.1 중량 퍼센트의 옥살산을 함유하는 다른 세정액을 사용하여 세정하였다.
제 2 세정 후에, 잔류 금속 오염물을 측정하여, 도 4 에 도시하였다. 구연산을 함유한 세정액과 옥살산을 함유한 세정액을 비교하면, 옥살산을 함유한 세정액이 잔류 금속 오염물을 현격히 감소시켰음을 알 수 있었다. 구리에 대한 옥살산의 에칭 속도는 무시할 수 있을 정도이었다. 에칭 없이도 양호한 세정 능력을 보일 수 있었던 것은 킬레이트 화합물의 생성에 기인한다. 옥살산은 잔류 구리 오염물과 쉽게 반응하여, 구리 킬레이트 화합물을 생성하였다. 그러나, 구리 원자들은 금속 결합을 통해 구리 스트립 (5) 을 형성하였다. 이 때문에, 스트립 (5) 의 구리 원자들은 옥살산과 거의 반응하지 못하며, 구리 킬레이트 화합물의 생성은 거의 일어나지 않았다. TiN, Ta, TaN 또는 TaSiN 인 배리어층들 (4) 은 옥살산과 킬레이트 화합물을 형성하지 않았으며, 옥살산을 함유하는 세정액내에서 에칭되지 않았다. 옥살산은 층간 절연층 (2) 을 에칭하지 않았으며, 유전 상수를 증가시키지도 않았다 (표 1 참조). 따라서, 옥살산을 함유한 세정액은 결과적인 반도체 구조에 손상을 주지 않고 금속 오염물을 제거하는데 바람직하다. 구연산을 포함한 세정액은 세정 능력에 있어 옥살산을 함유한 세정액보다는 못하지만, 잔류 금속 오염물들이 상당히 감소되며, 구연산을 함유한 세정액도 제 2 세정에 사용될 수 있다.
본 발명자들은 2가지 종류의 세정액을 다음과 같이 평가하였다. 본 발명자들은 도 1 에 도시된 반도체 구조의 샘플들을 제조하였다. 층간 절연층 (2)은 TEOS 로부터 생성된 실리콘 산화물로 이루어졌으며, 탄탈인 배리어층들 (4) 및 구리 스트립들 (1a/1b) 이 층간 절연층 (2) 내에 매몰된다. 도 1 과 관련하여 설명하였듯이, 배리어층들 (4) 및 구리 스트립 (1a/1b) 들은 화학적 기계적 연마를 통해 형성되었다.
샘플들은 두가지 그룹으로 나누어졌다. 잔류 연마 입자들이, 0.001 중량 퍼센트의 암모니아수를 사용하여 20 초 내지 60초 사이의 소정의 시간동안, 제 1 그룹의 샘플들로부터 브러싱되었다. 제 1 세정의 완료시에, K, Ca, Ti, Cr, Fe, Ni, Cu 및 Zn 등의 금속 오염물들이 측정되었다. K 및 Cr 은 검출되지 않았으며, Ca, Ti, Fe, Ni, Cu 및 Zn 이 Ca1, Ti1, Fe1, Ni1, Cu1 및 Zn1 으로 표시된다 (도 5 참조).
잔류 금속 오염물들은 옥살산을 함유하는 세정액을 사용하여 원심 스프레이 세정을 통해 제 1 그룹의 샘플들로부터 제거되었다. 세정액은 15초 내지 30초 사이의 소정의 시간동안 스프레잉되었다. 샘플들은 제 1 세정후에 K으로 오염된 듯 하였으며, 검출된 K 은 K2로 표시되었다. 그러나, Ca은 Ca2로 표시된 바와 같이 현격히 감소되었으며, Ti, Cr, Fe, Ni, Cu 및 Zn 은 샘플들로부터 완전히 제거되었다.
잔류 연마 입자들이 순수로부터 얻어진 환원전극액내에서 20초 내지 60초 사이의 소정의 시간동안 브러싱을 통해 제 2 그룹의 샘플들로부터 제거되었으며, 그 후에, 금속 오염물들이 옥살산을 함유한 세정액을 사용한 원심 스프레이 세정을 통해 제거되었다. 원심 스프레이 세정은 15초 내지 30초 사이의 소정의 시간동안 계속되었다. K, Fe, Ni, Cu 및 Zn은 검출되지 않았으며, 잔류 Ca 및 잔류 Ti는 각각 Ca3 및 Ti3로 표시되었다.
따라서, 본 발명에 의한 세정액은 다른 금속 오염물들뿐만 아니라 잔류 Cu를 제거하였으며, 다른 금속 오염물들은 2×1010원자/㎠ 를 넘지 않았다. 따라서, 옥살산을 함유한 세정액은 금속 오염물에 대해 효과적임이 확인되었다.
상기 설명에서 이해될 수 있듯이, 옥살산을 함유한 세정액은 잔류 금속 오염물 (7) 에 대해 효과적이다. 잔류 구리 및 다른 금속 오염물들 (7) 은 구리 배선 (1) 에 손상을 주지 않고 반도체 구조의 표면으로부터 제거된다.
반도체 구조의 배면상에 어떤 구리 스트립도 남아있지 않다면, 반도체 구조의 양 표면은 옥살산을 함유한 세정액을 사용하여 세정될 수도 있다. 다른 폴리카르복실산, 예를 들어 옥살산염과 같은 폴리카르복실산의 암모늄염 및 폴리아미노카르복실산이, 이들이 킬레이트 화합물을 생성하는 한, 제 2 세정에서의 세정액으로 사용될 수 있다. 옥살산 대신에 사용될 수 있는 세정액의 예로서는 구연산, D-타르타르산 (D-tartaric acid), L-타르타르산 (L-tartaric acid), 말레산 (maleic acid), 말론산 (malonic acid), 말산 (malic acid), 및 이들의 암모늄염 등이 포함된다. 다른 예들보다 활성 능력이 떨어지지만, 숙신산 (succinic acid) 도 킬레이트 화합물을 생성할 수 있다. 세정 시간이 증가된다면, 숙신산도 제 2 세정에 사용될 수 있다.
본 발명자들은 상기 폴리카르복실산들을 다음과 같이 평가하였다. 도 1에 도시된 바와 같은 반도체 구조를 제조하여, 잔류 연마 입자들을 0.001 중량 퍼센트의 암모니아수를 사용하여 20초 내지 60초 사이의 소정의 시간동안 브러싱하였다. 샘플들의 주표면상의 잔류 구리 오염물들이 BR 막대에 의해 표시되었다 (도 6 참조).
또한, 본 발명자들은 여러 종류의 세정액을 준비하였다. 이들 세정액들은 1 중량 퍼센트의 옥살산, 구연산, 말산, 말레산, 숙신산, 타르타르산 및 말론산을 각각 함유하였다. 샘플들은 이러한 종류의 세정액속에 2분간 담그어졌으며, 잔류 구리 오염물이 측정되었다. 잔류 구리가 도 6 에 도시된다. 잔류 구리는 담금후에 확실히 감소되었다. 숙신산을 함유한 세정액으로 처리한 후에 잔류 구리 오염물은 상대적으로 높았지만, 농도를 높이거나 세정 시간을 증가시킴으로써 잔류 구리 오염물을 감소시킬 수 있었다. 따라서, 폴리카르복실산이 구리 오염물에 대해 효율적임이 확인되었다.
배면으로부터의 구리 스트립 및 오염물의 제거
한편, 구리 스트립 (5) 이 반도체 구조의 배면상에 존재한다면, 제 3 세정이 요구된다. 제 2 세정 및 제 3 세정은 동시에 수행될 수 있다.
제 3 세정은 플루오르화수소산 및 과산화수소를 함유하는 세정액을 사용하여 수행된다. 플루오르화수소산, 과산화수소 및 물이 1-10 : 1-10 : 200 의 비율로 혼합된다. 구리 원자들은 금속 결합을 통해 구리 스트립 (5) 을 형성하지만, 구리는 액체 혼합물에 용해된다. 그러나, 희석된 플루오르화수소산은, 구리가 이온화되지 않기 때문에, 구리 스트립 (5) 을 제거할 수 없다.
본 발명자들은 다음과 같이 액체 혼합물을 평가하였다. 도 1 에 도시된 반도체 구조의 샘플들을 제조하였고, 잔류 연마 입자들을 20초 내지 60초 사이의 소정의 시간동안 브러싱하고, 0.001 중량 퍼센트의 암모니아수를 브러싱동안 샘플들에 스프레잉하였다. 제 3 세정전에 샘플들의 배면상의 K, Fe 및 Cu 등의 금속 오염물을 측정하였다. 배면상의 금속 오염물은 도 7 에 도시되었다. 잔류 칼륨, 잔류 철, 및 잔류 구리의 양이 각각 K1, Fe1 및 Cu1으로 표시되었다.
본 발명자들은 샘플들을 두 그룹으로 나누었다. 제 1 그룹은 5 중량 퍼센트의 구연산을 함유한 세정액으로 처리되었다. 구연산을 함유한 세정액을, 제 1 그룹의 샘플들을 회전시키면서, 15초 내지 30초 사이의 소정의 시간동안 샘플들의 배면상에 스프레잉하였다. 잔류 칼륨 및 잔류 철이 K2 및 Fe2에 의해 표시된 바와 같이 감소하였지만, 세정액은 Cu2에 의해 표시되듯이 잔류 구리 스트립 (5) 에 대해서는 효율적이지 않았다.
제 2 그룹은 액체 혼합물, 즉, 플루오르화수소산 및 과산화수소를 함유하는 수용액으로 처리되었다. 제 2 그룹의 샘플들을 회전시키면서, 샘플들의 배면상에 액체 혼합물을 스프레잉하였으며, 제 2 세정은 15초 내지 30초 사이의 소정의 시간동안 계속되었다. 액체 혼합물은 구리 스트립 (5) 에 대해 효과적이었으며, 모든 금속 오염물들, 즉, 칼륨, 철 및 구리가 K3, Fe3 및 Cu3에 의해 표시되듯이 2×1010원자/㎠ 미만으로 현격히 감소되었다. 따라서, 제 3 세정이, 구리 배선 (1) 및 배리어층 (4) 에 손상을 주지 않고 구리 스트립 (5) 및금속 오염물들 (8) 에 대해 효과적이라는 것이 확인되었다.
제 2 실시예
도 8 에는 실리콘 기판 (21) 상에 제조된 다른 반도체 구조가 도시된다. 실리콘 기판 (21) 은 층간 절연층 (22) 으로 피복되며, 하부 배선 스트립 (23a/23b) 들은 층간 절연층 (22) 내에 매몰된다. 층간 절연층 (22) 은 실리콘 산화물 또는 제 1 실시예와 연관하여 설명된 다른 절연 물질들로 이루어진다. HSQ 가 층간 절연층 (22) 으로서 바람직하다. 층간 절연층 (22) 내에 콘택트 홀들이 형성되며, 하부 배선 스트립들 (23a/23b) 이 콘택트 홀들에 의해 각각 노출 된다. 하부 배선 스트립들 (23a/23b) 은 알루미늄 또는 구리로 이루어진다.
티타늄 및 타타늄 질화물이 결과적인 반도체 구조의 전표면상에 퇴적되어, 티타늄/티타늄 질화물층을 형성한다. 티타늄/티타늄 질화물층은 결과적인 반도체 구조의 전표면상에 정합적으로 펼쳐지며, 2차 콘택트 홀들을 정의한다. 텡스텐이, 화학적 기상 증착 또는 스퍼터링을 사용하여, 티타늄/타타늄 질화막상에 퇴적된다. 텅스텐은 2차 콘택트 홀을 채우며, 층간 절연층 (22) 상에 텅스텐층을 형성한다.
층간 절연층 (22) 이 다시 노출될 때까지, 텅스텐층 및 티타늄/티타늄 질화물층은 화학적 기계적으로 연마된다. 연마 패드가 텅스텐층 및 티타늄/티타늄 질화물층을 연마하는 동안, 연마 슬러리가 연마 패드상에 공급된다. 연마 슬러리는 과산화수소 및 질산철과 같은 산화제를 함유한 액체 혼합물내에 혼합된 실리카 입자들과 같은 연마 입자들을 함유한다.
화학적 기계적 연마의 완료시에, 배리어층 (24) 및 텅스텐 플러그들 (25) 이 2차 콘택트 홀들내에 남겨진다. 실리카 입자들 (26a/26b) 은 반도체 구조의 주표면 및 배면상에 각각 남겨지며, 웨이퍼당 30000개의 입자들이 존재한다. 연마 슬러리내의 Fe는 반도체 구조를 오염시키며, 1012원자/㎠의 정도이다. 연마 슬러리가 K 또는 Cu를 함유하면, 이들도 반도체 구조를 오염시킨다. 금속 오염물 또는 오염물들은 도 8 에서 27a/27b 로 표시된다.
연마 입자들 및 금속 오염물들이 제 1 실시예에서와 유사한 방법을 통해 반도체 구조의 주표면 및 배면으로부터 제거된다.
우선, 연마 입자들 (26a/26b) 이 0.0001 내지 5 중량 퍼센트의 암모니아수, 환원전극액 또는 준환원전극액내에서 브러싱을 통해 제거된다. 환원전극액 또는 준환원전극액내의 암모니아 함유량은 0 내지 5 중량 퍼센트의 범위를 갖는다. 텅스텐은 암모니아수에서 덜 용해되므로 제 1 세정시 덜 조심해도 된다.
이어서, 금속 오염물들 (27a/27b) 이 반도체 구조로부터 제거된다. 제 2 세정에 사용되는 세정액은 0.01 내지 5 중량 퍼센트의 옥살산을 함유하는 수용액이다. 옥살산의 농도가 7 중량 퍼센트까지 증가되어도, 텅스텐 플러그 (25) 및 배리어층 (24) 은 손상되지 않는다. 세정액은 옥살산대신에 암모늄 옥살산염 또는 폴리아미노카르복실산들중의 하나를 함유할 수도 있다. 암모늄 옥살산염 및 폴리아미노카르복실산들은 0.01 중량 퍼센트 내지 7 중량 퍼센트의 범위를 갖는다. 그러나, 종래 기술과 연관하여 설명되었듯이 구연산은 사용될 수 없다.원심 스프레이 세정이 제 2 세정에 바람직하다. 또는, 브러싱을 제 2 세정을 위해 사용할 수도 있다.
배면으로부터 금속 스트립 및 금속 오염물을 제거하기 위해, 제 3 세정이 액체 혼합물, 즉 플루오르화수소산과 과산화수소를 함유한 수용액을 사용하여 수행되어질 수 있다.
Fe 을 함유한 연마 슬러리가 일반적으로 텅스텐을 화학적 기계적으로 연마하는데 사용되며, 세정액은 1012원자/㎠ 이상의 철 오염물을 제거하도록 기대된다. 실리콘 산화물층상의 철은 FeOx의 형태이다. 옥살산은 킬레이트 화합물을 생성하며, 킬레이트 화합물은 반도체 구조로부터 제거된다.
본 발명자들은 세정액을 평가하였다. 반도체 구조의 샘플을 제조하였으며, 층간 절연층 (22) 은 화학적 기계적 연마에 의해 Fe로 오염되었다. 초기 오염물은 점선 (BL1) 에 의해 표시되듯이 1013원자/㎠ 보다 많았다. 샘플들은 2개의 그룹으로 나누어졌다. 본 발명자들은 또한 다른 농도를 가지는 옥살산을 함유하는 제 1 계열 세정액 및 다른 농도를 가지는 구연산을 함유하는 제 2 계열 세정액을 준비하였다. 옥살산 농도는 0.05 중량 퍼센트, 0.1 중량 퍼센트, 0.5 중량 퍼센트, 1 중량 퍼센트 및 5 중량 퍼센트이었다. 구연산 농도는 0.05 중량 퍼센트, 0.1 중량 퍼센트, 0.5 중량 퍼센트, 1 중량 퍼센트 및 5 중량 퍼센트이었다.
원심 스프레이 세정 시스템을 사용하여, 제 1 그룹의 샘플들을 제 1 계열 세정액으로 처리하였고, 잔류 Fe 농도를 선 (PL10) 으로 표시하였다. 제 2 그룹의 샘플들을 제 2 계열 세정액으로 처리하였고, 잔류 Fe 농도를 선 (PL11) 으로 표시하였다. 선 (PL10) 과 선 (PL11) 을 비교하면, 제 1 그룹이 제 2 그룹보다 Fe 농도가 훨씬 낮다는 것을 알수 있다. 10 중량 퍼센트의 구연산을 함유하는 세정액이 1011원자/㎠ 정도의 Fe 농도를 달성하였으나, 동일한 Fe 농도가 0.01 중량 퍼센트의 옥살산을 함유한 세정액에 의해 달성되었다.
텅스텐 및 티타늄/티타늄 질화물은 금속 결합을 통해 플러그 (25) 및 배리어층 (24) 을 형성하기 때문에, 세정액내의 옥살산은 텅스텐 플러그 (25) 및 티타늄/티타늄 질화물 배리어층 (24) 과는 반응하지 않는다. 이것은 옥살산이 텅스텐 플러그 (25) 및 티타늄/티타늄 질화물 배리어층 (24) 을 손상시키지 않음을 의미한다 (표 2 참조).
에칭속도 (Å/min)
Cu TiN Ta TaN W Ti
0.1% 의 옥살산 < 1 < 1 < 1 < 1 < 1 < 1
5%의 구연산 < 1 < 1 < 1 < 1 < 1 < 1
0.5%의 DHF 2 < 1 < 1 < 1 < 1 50
표 2 에서, DHF 는 희석된 플루오르화수소산을 나타낸다.
상기 설명으로부터 이해될 수 있듯이, 연마 입자들 및 금속 오염물들은 제 1 세정 및 제 2 세정을 통해, 텅스텐 플러그 (25) 및 배리어층 (24) 에 손상을 주지않고, 반도체 구조로부터 제거된다.
제 1/제 2 실시예에 있어서의 세정 순서
도 10 은 도 1 또는 8 에 도시된 반도체 구조를 위한 세정 순서를 도시한다. 세정 순서는 도 1 또는 8 에 도시된 반도체 구조를 제조하는 것으로부터 개시된다. 즉, 구리 배선 (1) 또는 텅스텐 플러그 (25) 는, 단계 (SP1) 에서 화학적 기계적 연마를 통해, 각 실리콘 웨이퍼상에 형성된다. 실리콘 웨이퍼는, 단계 (SP2) 에서, 세정 시스템의 로더 (loader) 내에 저장된다. 수중 저장 (underwater storage) 은 실리콘 웨이퍼가 건조되는 것을 방지하기 때문에, 수중 저장이 바람직하다. 실리콘 웨이퍼가 건조되면, 이는 연마 입자들의 제거를 어렵게 만든다. 끊임없이 로더에 새로운 순수를 공급하는 것이 바람직하다. 새로운 순수는 순수내로 용해된 산화제로 인해 구리 배선 (1) 이 침식되는 것을 방지한다. 또는, 로더내에서 실리콘 웨이퍼는 순수로 스프레잉된다. 구리 배선 (1) 은 훨씬 침식되기 쉽기 때문에, 화학적 기계적 연마 장비와 세정 시스템을 결합하는 것이 바람직하다. 결합된 시스템은 신속하기 때문에 구리 배선 (1) 은 덜 침식된다.
이어서, 연마 입자들은, 단계 (SP3) 에서, 실리콘 웨이퍼의 양 표면으로부터 브러싱된다. 상세히 설명하면, 실리콘 웨이퍼 (31) 는 롤링 브러시들 (32) (도 11a 참조) 사이에 끼워진다. 실리콘 웨이퍼 (31) 가 회전하는 동안, 세정액이 실리콘 웨이퍼 (31) 의 양 표면에 공급된다. 세정액은, 예로서, 0.001 중량 퍼센트의 암모니아수이며, 브러싱은 20 내지 60초간 계속된다. 세정액은 브러시들 (32) 근처에서 실리콘 웨이퍼상으로 공급된다. 세정액은 브러시들 (32) 내부로부터 스프레잉되거나 브러시들 (32) 상에 낙하될 수도 있다.
제 1 실시예 및 제 2 실시예에서의 연마 입자들의 제거와 관련하여 세정액을상세히 설명하였다. 환원전극액을 세정액으로서 사용할 수도 있다. 환원전극액이 순수로부터 얻어진 경우, pH는 7.0 이고, 산화환원전위는 염화은 표준전극에 대해 -650㎷ 이다. 물이 약간의 암모늄 이온을 함유하는 경우, 환원전극액의 pH는 8.2가 될 수 있으며, 산화환원전위는 -770㎷가 될 수 있다. 준환원전극액이 연마 입자들의 제거에 사용될 수도 있다. 순수 또는 암모니아수내에서 수소가 버블링되며, 이에 의해 준환원전극액이 얻어진다. 디스크 모양의 브러시들이 단계 (SP3) 에서 사용될 수도 있다.
이어서, 실리콘 웨이퍼 (31) 는, 단계 (SP4) 에서, 5 내지 20 초간 순수내에서 세척된다. 잔류 암모니아는 실리콘 웨이퍼 (31) 의 양 표면으로부터 제거된다.
다음으로, 금속 오염물들이, 단계 (SP5) 에서, 실리콘 웨이퍼의 양 표면으로부터 제거된다. 반도체 웨이퍼 (31) 는 로터 (rotor) (도시되지 않음) 상에 배치되며, 화살표 (33) 에 의해 표시된 바와 같이 회전된다 (도 11b 참조). 세정액은 15 내지 30초간 실리콘 웨이퍼 (31) 의 양 표면에 스프레잉된다. 단계 (SP5) 에서 사용되는 세정액은 제 1 및 제 2 실시예와 관련하여 설명된다.
구리 스트립 (5) 이 배면상에 남아있는 경우에는, 다른 종류의 세정액들을 실리콘 웨이퍼 (31) 의 주표면 및 배면에 각각 공급한다. 구리 배선 (1) 에 손상을 주지 않고 금속 오염물들을 제거하기 위해 0.5 중량 퍼센트의 옥살산을 함유한 세정액이 실리콘 웨이퍼 (31) 의 주표면상에 스프레잉되며, 금속 오염물들과 구리 스트립 (5) 을 제거하기 위해 실리콘 웨이퍼 (31) 의 배면상에 플루오르화수소산 및 과산화수소를 함유한 세정액이 스프레잉된다. 플루오르화수소산, 과산화수소 및 순수는 1 : 1 : 100 의 비율로 통제된다. 그러나, 어떤 금속 스트립도 배면상에 남아있지 않으면, 옥살산을 함유한 세정액은 실리콘 웨이퍼의 양 표면상에 스프레잉된다.
다음으로, 실리콘 웨이퍼 (31) 는, 단계 (SP6) 에서, 10 내지 30초간 순수내에서 세척된다. 다음으로, 실리콘 웨이퍼 (31) 는, 단계 (SP7) 에서, 회전 건조기에 의해 건조된다. 마지막으로, 실리콘 웨이퍼는 언로더 (unloader) (도시되지 않음) 로 전송된다.
세정 시스템은 제 1 세정을 위한 제 1 체임버 및 제 2 세정을 위한 제 2 체임버를 가질 수도 있다. 단계들 (SP3 및 SP4) 에 대한 전체 시간이 단계들 (SP5 및 SP6) 에 대한 전체 시간과 동일하면, 실리콘 웨이퍼 (31) 는, 대기 시간 없이, 제 1 세정 및 제 2 세정을 순서대로 통과하게 된다. 제 1 체임버는 제 2 체임버와 완전히 분리되어야 하는데, 이는 알칼리 세정액 및 산성 세정액은 염을 생성하기 때문이다.
도 8 에 도시된 반도체 구조는 도 1 에 도시된 반도체 구조와 유사하게 제 1 세정 및 제 2 세정을 순서대로 통과한다. 텅스텐은 덜 산화되므로 공정 속도를 늦출 수도 있다. 그러나, 제 1 및 제 2 세정은 신속하게 수행되는 것이 바람직하다.
구체예
본 발명자들은 다음과 같은 다양한 예들에 대한 세정 공정을 확인하였다. 모든 예들에서, 층간 절연층들은 실리콘 산화물로 이루어진다.
[제 1 구체예]
실리콘 웨이퍼를 화학적 기계적으로 연마하여, 도 1 에 도시된 반도체 구조를 실리콘 웨이퍼상에 완성하였다. 화학적 기계적 연마동안 연마 슬러리가 연마될 표면에 공급되었으며, 이는 알루미나 입자들을 함유하였다. 화학적 기계적 연마의 완료시에, 실리콘 웨이퍼가 수중 저장을 위해 세정 시스템의 로더에 전송되었다. 실리콘 웨이퍼가 세정 시스템의 제 1 체임버로 운반되었다.
롤링 브러시들 (32) 을 사용하여, 알루미나 입자들을 실리콘 웨이퍼의 양 표면으로부터 브러싱하였으며, 브러싱동안 실리콘 웨이퍼의 양 표면에 0.001 중량 퍼센트의 암모니아수가 공급되었다. 브러싱은 20 내지 60초간 계속되었다. 브러싱후에, 실리콘 웨이퍼를 순수에서 5 내지 20초간 세척하여, 잔류 암모니아를 실리콘 웨이퍼의 표면들로부터 제거하였다.
다음으로, 실리콘 웨이퍼를 제 2 체임버로 이동시켜 원심 스프레이 세정을 수행하였다. 제 2 체임버는 완전히 제 1 체임버와 분리되었다. 실리콘 웨이퍼가 회전하는 동안, 0.5 중량 퍼센트의 옥살산을 함유한 세정액을 실리콘 웨이퍼의 주표면에 스프레잉하였으며, 액체 혼합물을 실리콘 웨이퍼의 배면에 스프레잉하였다. 액체 혼합물은 HF, H2O2및 H20 를 1 : 1 : 100 의 비로 통제하였다. 제 2 세정이 15 내지 30초간 계속되었으며, 구리 스트립 (5) 및 금속 오염물들이실리콘 웨이퍼의 양 표면들로부터 제거되었다. 제 2 세정 후에, 실리콘 웨이퍼를 순수에서 10 내지 30초간 세척하였다. 실리콘 웨이퍼를 회전 건조기의 로터상에 배치하고 건조시켰다. 실리콘 웨이퍼를 언로더로 전송하였다.
알루미나 입자들, 구리 스트립 (5) 및 금속 오염물들이 실리콘 웨이퍼로부터 제거되었음이 확인되었다.
[제 2 구체예]
제 1 구체예에서와 동일한 조건하에서 실리콘 웨이퍼를 화학적 기계적으로 연마하여, 도 1 에 도시된 반도체 구조를 실리콘 웨이퍼상에 완성하였다. 실리콘 웨이퍼를 세정 시스템의 로더내에 저장하고, 제 1 체임버로 전송하였다.
브러시들 (32) 을 사용하여, 알루미나 입자들을 실리콘 웨이퍼의 양 표면으로부터 브러싱하였으며, 환원전극액을 브러싱동안 양 표면상에 스프레잉하였다. 환원전극액은 순수의 전기분해를 통해 얻어졌으며, pH 및 산화환원전위는 7.0 및 AgCl의 표준전극에 대해 -650㎷ 이었다. 제 1 세정의 완료시에, 실리콘 웨이퍼를 제 1 구체예에서와 유사하게 세척하였다.
실리콘 웨이퍼를 제 2 체임버로 전송하여, 제 1 구체예에서와 동일한 조건하에서 제 2 세정을 실시하였다. 제 2 세정 후에, 실리콘 웨이퍼를 세척하고 제 1 구체예에서와 유사하게 실리콘 웨이퍼를 건조하였다.
알루미나 입자들, 구리 스트립 (5) 및 금속 오염물들이 실리콘 웨이퍼로부터 제거되었음이 확인되었다.
[제 3 구체예]
제 1 구체예에서와 동일한 조건하에서 실리콘 웨이퍼를 화학적 기계적으로 연마하여, 도 1 에 도시된 반도체 구조를 실리콘 웨이퍼상에 완성하였다. 실리콘 웨이퍼를 세정 시스템의 로더내에 저장하고, 제 1 체임버로 전송하였다.
브러시들 (32) 을 사용하여, 제 1 구체예에서와 동일한 조건하에서, 알루미나 입자들을 실리콘 웨이퍼의 양 표면으로부터 브러싱하였다. 실리콘 웨이퍼는 순수내에서 세척되었으며, 제 2 체임버로 전송되었다.
실리콘 웨이퍼의 주표면상에 스프레잉되는 세정액을 제외한 제 1 구체예와 동일한 조건하에서 실리콘 웨이퍼는 제 2 세정을 거쳤다. 세정액은 0.1 중량 퍼센트의 옥살산을 함유하였다. 제 2 세정 후에, 실리콘 웨이퍼는 세척되었고 제 1 구체예에서와 유사하게 건조되었다.
알루미나 입자들, 구리 스트립 (5) 및 금속 오염물들이 실리콘 웨이퍼로부터 제거되었음이 확인되었다.
[제 4 구체예]
제 1 구체예에서와 동일한 조건하에서 실리콘 웨이퍼를 화학적 기계적으로 연마하여, 도 1 에 도시된 반도체 구조를 실리콘 웨이퍼상에 완성하였다. 실리콘 웨이퍼를 세정 시스템의 로더내에 저장하고, 제 1 체임버로 전송하였다.
브러시들 (32) 을 사용하여, 제 1 구체예에서와 동일한 조건하에서, 알루미나 입자들을 실리콘 웨이퍼의 양 표면으로부터 브러싱하였다. 실리콘 웨이퍼는 순수내에서 세척되었으며, 제 2 체임버로 전송되었다.
실리콘 웨이퍼의 주표면상에 스프레잉되는 세정액을 제외한 제 1 구체예와동일한 조건하에서 실리콘 웨이퍼는 제 2 세정을 거쳤다. 세정액은 5 중량 퍼센트의 옥살산을 함유하였다. 제 2 세정 후에, 실리콘 웨이퍼는 세척되었고 제 1 구체예에서와 유사하게 건조되었다.
알루미나 입자들, 구리 스트립 (5) 및 금속 오염물들이 실리콘 웨이퍼로부터 제거되었음이 확인되었다.
[제 5 구체예]
도 8 에 도시된 반도체 구조를 가진 실리콘 웨이퍼를 제조하였다. 텅스텐 플러그 (25) 및 배리어층 (24) 을, 실리카 입자들을 함유한 연마 슬러리를 사용하여 화학적 기계적 연마를 통해, 형성하였다.
실리카 입자들은 실리콘 웨이퍼의 주표면으로부터 브러싱되었으며, 0.0001 중량 퍼센트의 암모니아수가 주표면상에 공급되었다.
다음으로, 잔류 금속 오염물들이 원심 스프레이 세정에 의해 제거되었으며, 옥살산을 함유한 세정액이 실리콘 웨이퍼의 표면들상에 스프레잉되었다. 다른 농도를 가진 옥살산들이 세정액에 함유되었는데, 0.05 중량 퍼센트, 0.1 중량 퍼센트, 0.5 중량 퍼센트, 1 중량 퍼센트 및 5 중량 퍼센트 이었다. 실리카 입자들 및 금속 오염물들이 실리콘 웨이퍼로부터 제거되었음이 확인되었다.
상기 설명으로부터 알 수 있듯이, 본 발명에 따른 세정 방법은 반도체 웨이퍼의 양 표면을, 구리 배선, 텅스텐 플러그 및 배리어층과 같은 도전성 부재들에 손상을 주지 않고, 세정할수 있도록 해준다.
본 발명의 특정한 실시예들이 도시되고 설명되었지만, 당업자에게는 본 발명의 사상 및 범위를 벗어나지 않은 다양한 변화 및 변형이 자명할 것이다.

Claims (24)

  1. 화학적 기계적 연마후에 반도체 웨이퍼의 표면 (2) 에 노출된 구리층 (1) 을 가진 반도체 웨이퍼를 세정하는 방법으로서,
    ⒜ 상기 구리층에 손상을 주지 않고 상기 반도체 웨이퍼 (1/2/3/4 ; 31) 로부터 연마 입자들 (6) 을 제거하기 위해, 제 1 세정액으로 상기 반도체 웨이퍼를 처리하는 단계; 및
    ⒝ 상기 반도체 웨이퍼로부터 금속 오염물들 (5,7,8) 을 제거하기 위해, 제 2 세정액으로 상기 반도체 웨이퍼를 처리하는 단계를 구비하는 방법에 있어서,
    상기 제 1 세정액이 0.0001 내지 0.5 중량 퍼센트의 암모니아를 함유하는 암모니아수, 중성 내지 약염기성인 환원전극액, 및 수소용존 수용액으로 구성되는 그룹에서부터 선택되며,
    상기 제 2 세정액이 구리와 킬레이트 화합물을 생성할 수 있는 폴리카르복실산들, 상기 폴리카르복실산들의 암모늄염들, 및 폴리아미노카르복실산들로 이루어지는 그룹에서 선택된 세정제를 적어도 하나 함유하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  2. 제 1 항에 있어서, 상기 화학적 기계적 연마시에 연마 슬러리가 사용되며, 상기 연마 슬러리는 상기 연마 입자들 및 적어도 하나의 상기 금속 오염물들의 오염 소스로서 작용하는 적어도 하나의 산화제를 함유하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  3. 제 2 항에 있어서, 상기 연마 입자들 (6) 이 상기 반도체 웨이퍼 (1/2/3/4) 로부터 브러싱되며, 상기 제 1 세정액이 상기 연마 입자들 및 상기 표면을 음으로 대전시키도록 하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  4. 제 1 항에 있어서, 상기 환원전극액이 순수 및 0.5 중량 퍼센트 이하의 암모니아를 함유하는 암모니아수 중의 하나에서의 전기분해를 통해 생성된 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  5. 제 4 항에 있어서, 상기 환원전극액이 0.0005 내지 0.01 중량 퍼센트의 암모니아를 함유하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  6. 제 1 항에 있어서, 상기 수소용존 수용액이 순수 및 0.5 중량 퍼센트 이하의 암모니아를 함유하는 암모니아수 중의 하나에서의 수소 버블링을 통해 생성된 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  7. 제 6 항에 있어서, 상기 수소용존 수용액이 0.1 내지 10ppm 의 수소를 함유하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  8. 제 7 항에 있어서, 상기 수소용존 수용액이 0.0005 내지 0.01 중량 퍼센트의 상기 암모니아를 더 함유하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  9. 제 1 항에 있어서, 상기 폴리카르복실산들이 옥살산, 구연산, D-타르타르산, L-타르타르산, 말론산, 말산, 말레산 및 숙신산인 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  10. 제 9 항에 있어서, 상기 암모늄염들이 상기 옥살산, 상기 구연산, 상기 D-타르타르산, 상기 L-타르타르산, 상기 말론산, 상기 말산, 상기 말레산 및 상기 숙신산의 염들인 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  11. 제 1 항에 있어서, 상기 환원전극액 및 상기 수소용존 수용액이, 표준전극이 염화은으로 이루어진 경우, -1000㎷ 내지 -300㎷ 의 산화환원전위를 가지는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  12. 제 3 항에 있어서, 상기 표면 (2) 이 실리콘 산화물, 벤조시클로부텐, 파릴렌-N, CYTOP, 크세로겔, HSQ (hydrogen silisesquiioxane), 및 과산화수소를 포함한 메틸실란계 복합 물질로 이루어지는 그룹에서 선택된 절연 물질로 이루어진 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  13. 제 1 항에 있어서, 상기 제 2 세정액이 상기 구리층 (1) 이 노출되는 상기 반도체 웨이퍼의 주표면에 공급되며, 플루오르화수소산 및 과산화수소를 함유하는 제 3 세정액이 상기 반도체 웨이퍼의 배면에 공급되는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  14. 제 13 항에 있어서, 상기 플루오르화수소산, 상기 과산화수소 및 물이 1-10 : 1-10 : 200 의 비율로 통제되는 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  15. 제 1 항에 있어서, 원심 스프레이 세정 기술이 상기 단계 ⒝ 에서 사용되는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  16. 화학적 기계적 연마후에 반도체 웨이퍼 (21/22/23a/23b/24/25) 의 표면 (22) 에 노출된 텅스텐층 (25) 을 가진 상기 반도체 웨이퍼를 세정하는 방법으로서,
    ⒜ 상기 텅스텐층에 손상을 주지 않고 상기 반도체 웨이퍼로부터 연마 입자들 (26a,26b) 을 제거하기 위해, 제 1 세정액으로 상기 반도체 웨이퍼를 처리하는 단계; 및
    ⒝ 상기 반도체 웨이퍼로부터 금속 오염물들 (27a,27b) 을 제거하기 위해, 제 2 세정액으로 상기 반도체 웨이퍼를 처리하는 단계를 구비하는 방법에 있어서,
    상기 제 1 세정액이 0.0001 내지 5 중량 퍼센트의 암모니아를 함유하는 암모니아수, 중성 내지 약염기성인 환원전극액, 및 수소용존 수용액으로 구성되는 그룹에서부터 선택되며,
    상기 제 2 세정액이 옥살산, 암모늄 옥살산염, 및 폴리카르복실산들로 이루어지는 그룹에서 선택된, 0.01 중량 퍼센트 내지 7 중량 퍼센트의 범위를 가지는 세정제를 적어도 하나 함유하는 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  17. 제 16 항에 있어서, 연마 슬러리가 상기 화학적 기계적 연마시에 사용되며, 상기 연마 슬러리가 상기 연마 입자들 (26a/26b) 및 적어도 하나의 상기 금속 오염물들 (27a/27b) 의 오염 소스로서 작용하는 적어도 하나의 산화제를 함유하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  18. 제 17 항에 있어서, 상기 연마 입자들 (26a/26b) 이 상기 반도체 웨이퍼로부터 브러싱되며, 상기 제 1 세정액이 상기 연마 입자들 및 상기 표면을 음이온으로 대전시키도록 하는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  19. 제 16 항에 있어서, 상기 환원전극액이 순수 및 5 중량 퍼센트 이하의 암모니아를 함유하는 암모니아수 중의 하나에서의 전기분해를 통해 생성된 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  20. 제 16 항에 있어서, 상기 수소용존 수용액이 순수 및 5 중량 퍼센트 이하의암모니아를 함유하는 암모니아수 중의 하나에서의 수소 버블링을 통해 생성된 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  21. 제 18 항에 있어서, 상기 표면 (22) 이 실리콘 산화물, 벤조시클로부텐, 파릴렌-N, CYTOP, 크세로겔, HSQ, 및 과산화수소를 포함한 메틸실란계 복합 물질로 이루어지는 그룹에서 선택된 절연 물질로 이루어진 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  22. 제 16 항에 있어서, 상기 제 2 세정액이 상기 텅스텐층 (25) 이 노출되는 상기 반도체 웨이퍼의 주표면에 공급되며, 플루오르화수소산 및 과산화수소를 함유하는 제 3 세정액이 상기 반도체 웨이퍼의 배면에 공급되는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  23. 제 22 항에 있어서, 상기 플루오르화수소산, 상기 과산화수소 및 물이 1-10 : 1-10 : 200 의 비율로 통제되는 것임을 특징으로 하는 반도체 웨이퍼의 세정 방법.
  24. 제 16 항에 있어서, 원심 스프레이 세정 기술이 상기 단계 ⒝ 에서 사용되는 것을 특징으로 하는 반도체 웨이퍼의 세정 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443084B1 (ko) * 2001-09-21 2004-08-04 삼성전자주식회사 구리 금속막의 연마 방법, 연마장치 및 구리 금속 배선형성 방법
KR100447540B1 (ko) * 2001-11-21 2004-09-08 주식회사 네패스 실리콘 웨이퍼의 연마용 슬러리
KR100992479B1 (ko) * 2007-07-04 2010-11-08 실트로닉 아게 세정액을 사용한 반도체 웨이퍼 세정 방법

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6799932B2 (en) * 1994-04-28 2004-10-05 Semitool, Inc. Semiconductor wafer processing apparatus
JP2000311876A (ja) * 1999-04-27 2000-11-07 Hitachi Ltd 配線基板の製造方法および製造装置
JP2000331975A (ja) * 1999-05-19 2000-11-30 Ebara Corp ウエハ洗浄装置
JP4484980B2 (ja) * 1999-05-20 2010-06-16 株式会社ルネサステクノロジ フォトマスクの洗浄方法、洗浄装置およびフォトマスクの洗浄液
JP4972257B2 (ja) * 1999-06-01 2012-07-11 東京エレクトロン株式会社 半導体装置の製造方法
TW490756B (en) 1999-08-31 2002-06-11 Hitachi Ltd Method for mass production of semiconductor integrated circuit device and manufacturing method of electronic components
KR100555493B1 (ko) * 1999-12-22 2006-03-03 삼성전자주식회사 반도체기판 세정방법
US6881674B2 (en) * 1999-12-28 2005-04-19 Intel Corporation Abrasives for chemical mechanical polishing
JP2001217247A (ja) 2000-02-04 2001-08-10 Nec Corp 半導体装置およびその製造方法
EP1282911B1 (en) * 2000-05-15 2018-09-05 Asm International N.V. Process for producing integrated circuits
KR20030007969A (ko) * 2000-06-16 2003-01-23 카오카부시키가이샤 세정제 조성물
JP2002069495A (ja) * 2000-06-16 2002-03-08 Kao Corp 洗浄剤組成物
JP4535629B2 (ja) * 2001-02-21 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4609616B2 (ja) * 2001-06-18 2011-01-12 三菱瓦斯化学株式会社 半導体装置用洗浄剤
JP3667273B2 (ja) * 2001-11-02 2005-07-06 Ｎｅｃエレクトロニクス株式会社 洗浄方法および洗浄液
KR100437455B1 (ko) * 2001-12-10 2004-06-23 삼성전자주식회사 반도체 장치 형성 방법
US6737747B2 (en) 2002-01-15 2004-05-18 International Business Machines Corporation Advanced BEOL interconnect structures with low-k PE CVD cap layer and method thereof
CN1444259A (zh) 2002-03-12 2003-09-24 株式会社东芝 半导体器件的制造方法
JP4063619B2 (ja) 2002-03-13 2008-03-19 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6916233B2 (en) * 2002-11-28 2005-07-12 Tsc Corporation Polishing and cleaning compound device
JP4647184B2 (ja) * 2002-12-27 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100734669B1 (ko) * 2003-08-08 2007-07-02 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법 및 그 장치
KR20050022292A (ko) * 2003-08-27 2005-03-07 마츠시타 덴끼 산교 가부시키가이샤 반도체장치의 제조방법
KR100795364B1 (ko) * 2004-02-10 2008-01-17 삼성전자주식회사 반도체 기판용 세정액 조성물, 이를 이용한 세정 방법 및도전성 구조물의 제조 방법
JP4064943B2 (ja) * 2004-04-02 2008-03-19 株式会社東芝 半導体装置の製造方法
KR20050110470A (ko) * 2004-05-19 2005-11-23 테크노세미켐 주식회사 반도체 기판용 세정액 조성물, 이를 이용한 반도체 기판세정방법 및 반도체 장치 제조 방법
US20060112971A1 (en) * 2004-11-30 2006-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of eliminating galvanic corrosion in copper CMP
JP4843285B2 (ja) * 2005-02-14 2011-12-21 東京エレクトロン株式会社 電子デバイスの製造方法及びプログラム
US7287325B2 (en) * 2005-05-10 2007-10-30 International Business Machines Corporation Method of forming interconnect structure or interconnect and via structures using post chemical mechanical polishing
JP2007180420A (ja) * 2005-12-28 2007-07-12 Fujitsu Ltd 半導体装置の製造方法及び磁気ヘッドの製造方法
US7473636B2 (en) * 2006-01-12 2009-01-06 International Business Machines Corporation Method to improve time dependent dielectric breakdown
JP4535505B2 (ja) * 2006-02-10 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2007258195A (ja) * 2006-03-20 2007-10-04 Fujitsu Ltd 半導体装置の製造方法及び磁気ヘッドの製造方法
JP5168966B2 (ja) * 2007-03-20 2013-03-27 富士通セミコンダクター株式会社 研磨方法及び研磨装置
US20080261402A1 (en) * 2007-04-17 2008-10-23 United Microelectronics Corp. Method of removing insulating layer on substrate
JP5142592B2 (ja) 2007-06-06 2013-02-13 関東化学株式会社 基板の洗浄またはエッチングに用いられるアルカリ性水溶液組成物
JP2010205782A (ja) * 2009-02-27 2010-09-16 Renesas Electronics Corp 半導体装置の製造方法
SG177280A1 (en) * 2010-03-31 2012-02-28 Hoya Corp Manufacturing method for glass substrates for magnetic disks
JP2012160683A (ja) * 2011-02-03 2012-08-23 Renesas Electronics Corp 半導体装置の製造方法
JP2013105916A (ja) * 2011-11-14 2013-05-30 Panasonic Corp 配線基板の製造方法及び半導体素子の製造方法
CN104813438B (zh) 2012-11-28 2017-07-25 盛美半导体设备（上海）有限公司 半导体硅片的清洗方法和装置
US10636673B2 (en) 2017-09-28 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
JP2020017668A (ja) 2018-07-26 2020-01-30 キオクシア株式会社 半導体装置の製造方法
EP3882618A4 (en) * 2018-12-18 2022-08-24 HORIBA Advanced Techno, Co., Ltd. ANALYSIS DEVICE

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2581268B2 (ja) * 1990-05-22 1997-02-12 日本電気株式会社 半導体基板の処理方法
US5981454A (en) * 1993-06-21 1999-11-09 Ekc Technology, Inc. Post clean treatment composition comprising an organic acid and hydroxylamine
CA2059841A1 (en) * 1991-01-24 1992-07-25 Ichiro Hayashida Surface treating solutions and cleaning method
JP3075290B2 (ja) 1991-02-28 2000-08-14 三菱瓦斯化学株式会社 半導体基板の洗浄液
JPH06196461A (ja) 1992-12-25 1994-07-15 Kawasaki Steel Corp シリコンウエハの洗浄方法
JP2743823B2 (ja) 1994-03-25 1998-04-22 日本電気株式会社 半導体基板のウエット処理方法
JP2830733B2 (ja) * 1994-03-25 1998-12-02 日本電気株式会社 電解水生成方法および電解水生成機構
US5498293A (en) * 1994-06-23 1996-03-12 Mallinckrodt Baker, Inc. Cleaning wafer substrates of metal contamination while maintaining wafer smoothness
JPH09100494A (ja) 1995-10-04 1997-04-15 Mitsubishi Chem Corp 表面処理組成物及び基体の表面処理方法
JPH09157692A (ja) 1995-10-04 1997-06-17 Mitsubishi Chem Corp 表面処理組成物及び基体表面処理方法
JP3198899B2 (ja) * 1995-11-30 2001-08-13 アルプス電気株式会社 ウエット処理方法
US5927305A (en) * 1996-02-20 1999-07-27 Pre-Tech Co., Ltd. Cleaning apparatus
US6082373A (en) * 1996-07-05 2000-07-04 Kabushiki Kaisha Toshiba Cleaning method
TW504041U (en) * 1997-02-21 2002-09-21 Canon Kk Wafer processing apparatus
EP0898301B1 (en) * 1997-08-18 2006-09-27 Tokyo Electron Limited Apparatus for cleaning both sides of a substrate
US6303551B1 (en) * 1997-10-21 2001-10-16 Lam Research Corporation Cleaning solution and method for cleaning semiconductor substrates after polishing of cooper film
US6165956A (en) * 1997-10-21 2000-12-26 Lam Research Corporation Methods and apparatus for cleaning semiconductor substrates after polishing of copper film
JP3003684B1 (ja) * 1998-09-07 2000-01-31 日本電気株式会社 基板洗浄方法および基板洗浄液
US6277203B1 (en) * 1998-09-29 2001-08-21 Lam Research Corporation Method and apparatus for cleaning low K dielectric and metal wafer surfaces

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100443084B1 (ko) * 2001-09-21 2004-08-04 삼성전자주식회사 구리 금속막의 연마 방법, 연마장치 및 구리 금속 배선형성 방법
KR100447540B1 (ko) * 2001-11-21 2004-09-08 주식회사 네패스 실리콘 웨이퍼의 연마용 슬러리
KR100992479B1 (ko) * 2007-07-04 2010-11-08 실트로닉 아게 세정액을 사용한 반도체 웨이퍼 세정 방법
US7938911B2 (en) 2007-07-04 2011-05-10 Siltronic Ag Process for cleaning a semiconductor wafer using a cleaning solution

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