JPH10313105A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10313105A JPH10313105A JP9124110A JP12411097A JPH10313105A JP H10313105 A JPH10313105 A JP H10313105A JP 9124110 A JP9124110 A JP 9124110A JP 12411097 A JP12411097 A JP 12411097A JP H10313105 A JPH10313105 A JP H10313105A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hole
- insulating layer
- sog
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000000034 method Methods 0.000 claims description 39
- 239000003990 capacitor Substances 0.000 claims description 27
- 230000002265 prevention Effects 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 12
- 239000011229 interlayer Substances 0.000 abstract description 42
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 3
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 3
- 239000011248 coating agent Substances 0.000 abstract description 2
- 238000000576 coating method Methods 0.000 abstract description 2
- 239000011521 glass Substances 0.000 abstract description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 2
- 229910017900 NH4 F Inorganic materials 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 37
- 238000009792 diffusion process Methods 0.000 description 16
- 238000004544 sputter deposition Methods 0.000 description 11
- 239000002904 solvent Substances 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000003153 chemical reaction reagent Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 238000006116 polymerization reaction Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000007864 aqueous solution Substances 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【課題】
【解決手段】ｐ−Ｓｉ基板１０上にトランジスタが形成
された構造上に、シリコン酸化膜からなる第３の層間絶
縁膜１９，シリコン窒化膜２０を全面に順次積層する。
そして、第３の層間絶縁膜１９及びシリコン窒化膜２０
に、ｎ+ 多結晶シリコン１８に接続するホール２１を形
成する。次いで、第３の層間絶縁膜１９のエッチング速
度がシリコン窒化膜２０のエッチング速度より速い条件
で、等方性エッチングを行う。次いで、このエッチング
に際しては、希釈したＨＦ水溶液，ＮＨ4 Ｆ水溶液若し
くはＨＦ蒸気等を用いることができる。この工程によっ
て、シリコン窒化膜２０が開孔部に対してひさし状に形
成される。そして、ＳＯＧ膜の塗布，ベーキングを行
い、ＳＯＧ膜表面の平坦化をはかる。
された構造上に、シリコン酸化膜からなる第３の層間絶
縁膜１９，シリコン窒化膜２０を全面に順次積層する。
そして、第３の層間絶縁膜１９及びシリコン窒化膜２０
に、ｎ+ 多結晶シリコン１８に接続するホール２１を形
成する。次いで、第３の層間絶縁膜１９のエッチング速
度がシリコン窒化膜２０のエッチング速度より速い条件
で、等方性エッチングを行う。次いで、このエッチング
に際しては、希釈したＨＦ水溶液，ＮＨ4 Ｆ水溶液若し
くはＨＦ蒸気等を用いることができる。この工程によっ
て、シリコン窒化膜２０が開孔部に対してひさし状に形
成される。そして、ＳＯＧ膜の塗布，ベーキングを行
い、ＳＯＧ膜表面の平坦化をはかる。
Description
【０００１】
【発明の属する技術分野】本発明は、ホール内の導電膜
をＳＯＧ膜で保護する半導体装置の製造方法に関する。
をＳＯＧ膜で保護する半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化に伴
い、回路の微細化は進む一方であり、メモリセルにおい
てはキャパシタのセル面積も非常に小さくなっている。
セル面積の縮小化に伴いキャパシタ容量も小さくなって
しまうが、感度やソフトエラー等の点からキャパシタ容
量はそれほど小さくできないという要請がある。キャパ
シタ容量の低下を防ぐ方法として、キャパシタを三次元
的に形成してセル面積をできるだけ広くしてキャパシタ
容量を稼ぐ方法と、キャパシタ絶縁膜に誘電率の高い物
質を用いる方法が検討されている。誘電率の高い絶縁膜
として、代表的なものに（Ｂａ，Ｓｒ）ＴｉＯ3 があ
る。（Ｂａ，Ｓｒ）ＴｉＯ3 膜をキャパシタ絶縁膜とし
て用いる場合、下部電極には酸化されても金属導電性を
示すＲｕ膜を用いることが検討されている。また、セル
面積を広くする方法としてホールの内壁にキャパシタを
形成することが検討されている。
い、回路の微細化は進む一方であり、メモリセルにおい
てはキャパシタのセル面積も非常に小さくなっている。
セル面積の縮小化に伴いキャパシタ容量も小さくなって
しまうが、感度やソフトエラー等の点からキャパシタ容
量はそれほど小さくできないという要請がある。キャパ
シタ容量の低下を防ぐ方法として、キャパシタを三次元
的に形成してセル面積をできるだけ広くしてキャパシタ
容量を稼ぐ方法と、キャパシタ絶縁膜に誘電率の高い物
質を用いる方法が検討されている。誘電率の高い絶縁膜
として、代表的なものに（Ｂａ，Ｓｒ）ＴｉＯ3 があ
る。（Ｂａ，Ｓｒ）ＴｉＯ3 膜をキャパシタ絶縁膜とし
て用いる場合、下部電極には酸化されても金属導電性を
示すＲｕ膜を用いることが検討されている。また、セル
面積を広くする方法としてホールの内壁にキャパシタを
形成することが検討されている。
【０００３】ホール内壁のＲｕを下部電極としたキャパ
シタの形成について図１２，１３を参照して説明する。
ｐ−タイプＳｉ基板１０上に素子分離領域１１を形成し
た後、トランジスタのゲート絶縁膜１２，ゲート電極
（ワード線）１３，ｎ+ 拡散層１４（１４ａ，１４ｂ）
を形成する。そして、全面に第１の層間絶縁膜１５を堆
積して平坦化した後、ｎ+ 拡散層１４ａに接続するビッ
ト線１６を形成する。さらに第２の層間絶縁膜１７を全
面に堆積した後、ｎ+ 拡散層１４ｂに接続するコンタク
トホールを開孔し、コンタクトホール中にｎ+ 多結晶Ｓ
ｉ１８を埋め込み加工する（図１２（ａ））。
シタの形成について図１２，１３を参照して説明する。
ｐ−タイプＳｉ基板１０上に素子分離領域１１を形成し
た後、トランジスタのゲート絶縁膜１２，ゲート電極
（ワード線）１３，ｎ+ 拡散層１４（１４ａ，１４ｂ）
を形成する。そして、全面に第１の層間絶縁膜１５を堆
積して平坦化した後、ｎ+ 拡散層１４ａに接続するビッ
ト線１６を形成する。さらに第２の層間絶縁膜１７を全
面に堆積した後、ｎ+ 拡散層１４ｂに接続するコンタク
トホールを開孔し、コンタクトホール中にｎ+ 多結晶Ｓ
ｉ１８を埋め込み加工する（図１２（ａ））。
【０００４】さらに、第３の層間絶縁膜１９を堆積した
後、第３の層間絶縁膜１９に対しｎ+ 多結晶Ｓｉ１８に
接続し、テーパがついたホールを形成する。次にＲｕ膜
５１を全面に堆積し、全面にＳＯＧ（Spin on Glass ）
膜５２を塗布する（図１２（ｂ））。
後、第３の層間絶縁膜１９に対しｎ+ 多結晶Ｓｉ１８に
接続し、テーパがついたホールを形成する。次にＲｕ膜
５１を全面に堆積し、全面にＳＯＧ（Spin on Glass ）
膜５２を塗布する（図１２（ｂ））。
【０００５】さらに、エッチングバック法或いはＣＭＰ
法を用いて、ホールの外のＳＯＧ膜５２を除去する（図
１２（ｃ））。そして、エッチングバック法或いはＣＭ
Ｐ法を用いて、露出したホール外のＲｕ膜５１を除去す
る（図１３（ｄ））。さらにホール内のＳＯＧ膜５２を
ＨＦ蒸気で除去した後に高誘電体膜５３を成膜し、さら
に上部電極５４を形成する（図１３（ｅ））。
法を用いて、ホールの外のＳＯＧ膜５２を除去する（図
１２（ｃ））。そして、エッチングバック法或いはＣＭ
Ｐ法を用いて、露出したホール外のＲｕ膜５１を除去す
る（図１３（ｄ））。さらにホール内のＳＯＧ膜５２を
ＨＦ蒸気で除去した後に高誘電体膜５３を成膜し、さら
に上部電極５４を形成する（図１３（ｅ））。
【０００６】しかしながら、上記した製造方法において
は、次のような問題があった。ホールにＳＯＧ膜を埋め
込む際、ＳＯＧ試薬を塗布後にベーキング等を施して、
膜中の溶剤の除去及び重合を行う。ＳＯＧ試薬の粘度が
高い場合には、試薬がホールの底まで到達せず、図１４
（ａ）に示すように、ホールの内部に空洞ができるとい
う問題が生じる。
は、次のような問題があった。ホールにＳＯＧ膜を埋め
込む際、ＳＯＧ試薬を塗布後にベーキング等を施して、
膜中の溶剤の除去及び重合を行う。ＳＯＧ試薬の粘度が
高い場合には、試薬がホールの底まで到達せず、図１４
（ａ）に示すように、ホールの内部に空洞ができるとい
う問題が生じる。
【０００７】ホールの内部に空洞が形成されるのを回避
するためには、ＳＯＧ試薬中の溶剤の割合を高めて粘度
を低くする方法がある。しかし、溶剤の割合を高める
と、塗布後のベーキング等の処理による膜中の溶剤の蒸
発と膜の重合の際、ＳＯＧ膜５２が収縮する割合が高く
なり、図１４（ｂ）に示すように、ホール内のＳＯＧ膜
５２が浮き上がってしまう。そして、第３の層間絶縁膜
１９上のＳＯＧ膜を除去する際、図１４（ｃ）に示すよ
うに、ホール内のＳＯＧ膜まで抜け落ちてしまう。その
ため、ＳＯＧ膜の塗布前と同じ形状になり、ＣＭＰやＲ
ＩＥの際ホール内のＲｕ膜５１を保護することができな
いという問題がある。
するためには、ＳＯＧ試薬中の溶剤の割合を高めて粘度
を低くする方法がある。しかし、溶剤の割合を高める
と、塗布後のベーキング等の処理による膜中の溶剤の蒸
発と膜の重合の際、ＳＯＧ膜５２が収縮する割合が高く
なり、図１４（ｂ）に示すように、ホール内のＳＯＧ膜
５２が浮き上がってしまう。そして、第３の層間絶縁膜
１９上のＳＯＧ膜を除去する際、図１４（ｃ）に示すよ
うに、ホール内のＳＯＧ膜まで抜け落ちてしまう。その
ため、ＳＯＧ膜の塗布前と同じ形状になり、ＣＭＰやＲ
ＩＥの際ホール内のＲｕ膜５１を保護することができな
いという問題がある。
【０００８】
【発明が解決しようとする課題】上記したように、従来
の製造方法では全面に塗布したＳＯＧ膜をベーキングし
てＳＯＧ膜中の溶剤を蒸発させる際、ＳＯＧ膜が収縮
し、ホール内のＳＯＧ膜が浮き上がってしまい、ＣＭＰ
やＲＩＥの際ホール内の導電膜を保護することができな
くなるという問題があった。本発明の目的は、ホール内
のＳＯＧ膜の浮き上がりを防ぎ、ホール内の導電膜を確
実に保護し得る半導体装置の製造方法を提供することに
ある。
の製造方法では全面に塗布したＳＯＧ膜をベーキングし
てＳＯＧ膜中の溶剤を蒸発させる際、ＳＯＧ膜が収縮
し、ホール内のＳＯＧ膜が浮き上がってしまい、ＣＭＰ
やＲＩＥの際ホール内の導電膜を保護することができな
くなるという問題があった。本発明の目的は、ホール内
のＳＯＧ膜の浮き上がりを防ぎ、ホール内の導電膜を確
実に保護し得る半導体装置の製造方法を提供することに
ある。
【０００９】
［構成］本発明は、上記目的を達成するために以下のよ
うに構成されている。 （１） 本発明（請求項１）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する絶縁層に対
し、該電極或いは半導体基板に接続するホールを形成す
る工程と、前記絶縁層及びホール内の全面に、前記ホー
ルの側壁にひさし状に突き出た浮き上がり防止部を有す
る導電膜を形成する工程と、前記導電膜上に形成され、
且つ前記ホールに埋め込まれたＳＯＧ膜を形成する工程
と、ＣＭＰ或いはエッチングにより、前記ＳＯＧ膜及び
導電膜を後退させ前記絶縁層を露出させる工程と、前記
ホール内の前記ＳＯＧ膜を除去する工程とを含むことを
特徴とする。
うに構成されている。 （１） 本発明（請求項１）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する絶縁層に対
し、該電極或いは半導体基板に接続するホールを形成す
る工程と、前記絶縁層及びホール内の全面に、前記ホー
ルの側壁にひさし状に突き出た浮き上がり防止部を有す
る導電膜を形成する工程と、前記導電膜上に形成され、
且つ前記ホールに埋め込まれたＳＯＧ膜を形成する工程
と、ＣＭＰ或いはエッチングにより、前記ＳＯＧ膜及び
導電膜を後退させ前記絶縁層を露出させる工程と、前記
ホール内の前記ＳＯＧ膜を除去する工程とを含むことを
特徴とする。
【００１０】本発明は、前記ＳＯＧ膜及び導電膜を後退
させ前記絶縁層を露出させる工程において、前記絶縁層
も後退させ、前記ホールの側壁に形成されている前記導
電膜の浮き上がり防止部を取り除くことが好ましい。 （２） 本発明（請求項３）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する第１の絶縁層
上に第２の絶縁層を形成する工程と、前記第１及び第２
の絶縁層に前記電極或いは半導体基板に接続するホール
を形成する工程と、前記第１の絶縁層のエッチング速度
が前記第２の絶縁層のエッチング速度より速い条件で、
該第１及び第２の絶縁層を等方的にエッチングする工程
と、前記第２の絶縁膜及びホール内の全面に導電膜を形
成する工程と、前記導電膜上に形成され、且つ前記ホー
ルに埋め込まれたＳＯＧ膜を形成する工程と、ＣＭＰ或
いはエッチングにより、前記ＳＯＧ膜，導電膜，第２の
絶縁層及び第１の絶縁層を後退させる工程と、前記ＳＯ
Ｇ膜を全て除去する工程とを含むことを特徴とする。 （３） 本発明（請求項４）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する絶縁層に対し
て、該電極或いは半導体基板に接続するホールを形成す
る工程と、前記絶縁層及びホール内の全面に、前記ホー
ルの側壁の開口部付近の膜厚が厚くなる条件で導電膜を
堆積する工程と、前記導電膜上に形成され、且つ前記ホ
ールに埋め込まれたＳＯＧ膜を形成する工程と、ＣＭＰ
或いはエッチングにより、前記ＳＯＧ膜，導電膜及び絶
縁層を後退させる工程と、前記ＳＯＧ膜を全て除去する
工程とを含むことを特徴とする。 （４） 本発明（請求項５）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する第１の絶縁層
に対し、該電極或いは半導体基板に接続するホールを形
成する工程と、前記第１の絶縁層及びホール内の全面
に、前記ホールの側壁の開口部付近の膜厚が厚くなる条
件で第２の絶縁層を堆積する工程と、前記ホールの底部
の第２の絶縁層を除去する工程と、前記第２の絶縁層上
及びホール内の全面に導電膜を堆積する工程と、前記導
電膜上に形成され、且つ前記ホールに埋め込まれたＳＯ
Ｇ膜を形成する工程と、ＣＭＰ或いはエッチングによ
り、前記ＳＯＧ膜，導電膜，第２の絶縁層及び第１の絶
縁層を後退させる工程と、前記ＳＯＧ膜を全て除去する
工程とを含むことを特徴とする。
させ前記絶縁層を露出させる工程において、前記絶縁層
も後退させ、前記ホールの側壁に形成されている前記導
電膜の浮き上がり防止部を取り除くことが好ましい。 （２） 本発明（請求項３）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する第１の絶縁層
上に第２の絶縁層を形成する工程と、前記第１及び第２
の絶縁層に前記電極或いは半導体基板に接続するホール
を形成する工程と、前記第１の絶縁層のエッチング速度
が前記第２の絶縁層のエッチング速度より速い条件で、
該第１及び第２の絶縁層を等方的にエッチングする工程
と、前記第２の絶縁膜及びホール内の全面に導電膜を形
成する工程と、前記導電膜上に形成され、且つ前記ホー
ルに埋め込まれたＳＯＧ膜を形成する工程と、ＣＭＰ或
いはエッチングにより、前記ＳＯＧ膜，導電膜，第２の
絶縁層及び第１の絶縁層を後退させる工程と、前記ＳＯ
Ｇ膜を全て除去する工程とを含むことを特徴とする。 （３） 本発明（請求項４）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する絶縁層に対し
て、該電極或いは半導体基板に接続するホールを形成す
る工程と、前記絶縁層及びホール内の全面に、前記ホー
ルの側壁の開口部付近の膜厚が厚くなる条件で導電膜を
堆積する工程と、前記導電膜上に形成され、且つ前記ホ
ールに埋め込まれたＳＯＧ膜を形成する工程と、ＣＭＰ
或いはエッチングにより、前記ＳＯＧ膜，導電膜及び絶
縁層を後退させる工程と、前記ＳＯＧ膜を全て除去する
工程とを含むことを特徴とする。 （４） 本発明（請求項５）の半導体装置の製造方法
は、下部に電極或いは半導体基板を有する第１の絶縁層
に対し、該電極或いは半導体基板に接続するホールを形
成する工程と、前記第１の絶縁層及びホール内の全面
に、前記ホールの側壁の開口部付近の膜厚が厚くなる条
件で第２の絶縁層を堆積する工程と、前記ホールの底部
の第２の絶縁層を除去する工程と、前記第２の絶縁層上
及びホール内の全面に導電膜を堆積する工程と、前記導
電膜上に形成され、且つ前記ホールに埋め込まれたＳＯ
Ｇ膜を形成する工程と、ＣＭＰ或いはエッチングによ
り、前記ＳＯＧ膜，導電膜，第２の絶縁層及び第１の絶
縁層を後退させる工程と、前記ＳＯＧ膜を全て除去する
工程とを含むことを特徴とする。
【００１１】（１）〜（５）に記載の半導体装置の製造
方法において、前記ＳＯＧ膜を全て除去する工程の後、
キャパシタの絶縁膜及び上部電極を形成してキャパシタ
を形成することが好ましい。
方法において、前記ＳＯＧ膜を全て除去する工程の後、
キャパシタの絶縁膜及び上部電極を形成してキャパシタ
を形成することが好ましい。
【００１２】［作用］本発明は、上記構成によって以下
の作用・効果を有する。ＳＯＧ膜をホールに埋め込む前
に、ホールの上部にＳＯＧ膜浮き上がり防止ストッパを
設けることによって、ＳＯＧ膜が浮き上がらなくなり、
ホール内のＳＯＧ膜が抜け落ちてしまうことを防止する
ことができるので、ホール内の導電膜を確実に保護する
ことができる。また、浮き上がり防止ストッパを形成す
ると、仮にＳＯＧ膜塗布後に、ホール内部でＳＯＧ膜が
わずかに浮き上がっても、層間絶縁膜上のＳＯＧ膜を除
去する工程では、ホール内部のＳＯＧ膜は除去されず、
ホール内の導電膜を保護することができる。
の作用・効果を有する。ＳＯＧ膜をホールに埋め込む前
に、ホールの上部にＳＯＧ膜浮き上がり防止ストッパを
設けることによって、ＳＯＧ膜が浮き上がらなくなり、
ホール内のＳＯＧ膜が抜け落ちてしまうことを防止する
ことができるので、ホール内の導電膜を確実に保護する
ことができる。また、浮き上がり防止ストッパを形成す
ると、仮にＳＯＧ膜塗布後に、ホール内部でＳＯＧ膜が
わずかに浮き上がっても、層間絶縁膜上のＳＯＧ膜を除
去する工程では、ホール内部のＳＯＧ膜は除去されず、
ホール内の導電膜を保護することができる。
【００１３】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１〜４は本発明の第１実施形態に係
わる半導体メモリの製造工程を示す工程断面図である。
を参照して説明する。 ［第１実施形態］図１〜４は本発明の第１実施形態に係
わる半導体メモリの製造工程を示す工程断面図である。
【００１４】先ず、ｐタイプシリコン基板１０上に素子
を分離する素子分離領域１１を形成した後、トランジス
タのゲート絶縁膜１２，ゲート電極（ワード線）１３，
ｎ+拡散層１４（１４ａ，１４ｂ）を形成する。そし
て、全面に第１の層間絶縁膜１５を堆積する。その後、
ｎ+ 拡散層１４ａに接続するコンタクトホールを第１の
層間絶縁膜１５に形成する。そして、コンタクトホール
を通してｎ+ 拡散層１４ａに電気的に接続するビット線
１６を形成する。そして、全面に第２の層間絶縁膜１７
を形成する。第１及び第２の層間絶縁膜１５，１７にｎ
+ 拡散層１４ｂに接続するコンタクトホールを開孔した
後、全面にｎ+ 多結晶シリコン１８を堆積する。そし
て、第２の層間絶縁膜１７上のｎ+ 多結晶シリコン１８
を除去し、コンタクトホール内にのみｎ+ 多結晶シリコ
ン１８を残す（図１（ａ））。
を分離する素子分離領域１１を形成した後、トランジス
タのゲート絶縁膜１２，ゲート電極（ワード線）１３，
ｎ+拡散層１４（１４ａ，１４ｂ）を形成する。そし
て、全面に第１の層間絶縁膜１５を堆積する。その後、
ｎ+ 拡散層１４ａに接続するコンタクトホールを第１の
層間絶縁膜１５に形成する。そして、コンタクトホール
を通してｎ+ 拡散層１４ａに電気的に接続するビット線
１６を形成する。そして、全面に第２の層間絶縁膜１７
を形成する。第１及び第２の層間絶縁膜１５，１７にｎ
+ 拡散層１４ｂに接続するコンタクトホールを開孔した
後、全面にｎ+ 多結晶シリコン１８を堆積する。そし
て、第２の層間絶縁膜１７上のｎ+ 多結晶シリコン１８
を除去し、コンタクトホール内にのみｎ+ 多結晶シリコ
ン１８を残す（図１（ａ））。
【００１５】次いで、シリコン酸化膜からなる第３の層
間絶縁膜１９，シリコン窒化膜２０を全面に順次積層す
る。そして、第３の層間絶縁膜１９及びシリコン窒化膜
２０に、ｎ+ 多結晶シリコン１８に接続するホール２１
を形成する（図１（ｂ））。このホール２１の側壁はテ
ーパ状に形成されている。
間絶縁膜１９，シリコン窒化膜２０を全面に順次積層す
る。そして、第３の層間絶縁膜１９及びシリコン窒化膜
２０に、ｎ+ 多結晶シリコン１８に接続するホール２１
を形成する（図１（ｂ））。このホール２１の側壁はテ
ーパ状に形成されている。
【００１６】次いで、第３の層間絶縁膜１９のエッチン
グ速度がシリコン窒化膜２０のエッチング速度より速い
条件で、等方性エッチングを行う（図１（ｃ））。この
エッチングに際しては、希釈したＨＦ水溶液，ＮＨ4 Ｆ
水溶液若しくはＨＦ蒸気等を用いることができる。この
工程によって、シリコン窒化膜２０がホール２１の開孔
部に対してひさし状に形成される。
グ速度がシリコン窒化膜２０のエッチング速度より速い
条件で、等方性エッチングを行う（図１（ｃ））。この
エッチングに際しては、希釈したＨＦ水溶液，ＮＨ4 Ｆ
水溶液若しくはＨＦ蒸気等を用いることができる。この
工程によって、シリコン窒化膜２０がホール２１の開孔
部に対してひさし状に形成される。
【００１７】次いで、Ａｒガスに１〜４０％の酸素を含
ませたスパッタガスを用いたスパッタ法によりＲｕ膜２
２を全面に堆積する（図２（ｄ））。ホール２１の開口
部に対してシリコン窒化膜２０がひさし状に形成されて
いるので、ホール２１の開口部のＲｕ膜２２にひさし状
の浮き上がり防止部が形成される。その後、ＳＯＧ膜２
３を全面に塗布する（図２（ｅ））。そして、ベーキン
グを行い、ＳＯＧ膜２３中の溶剤の蒸発、重合を行う
（図３（ｆ））。
ませたスパッタガスを用いたスパッタ法によりＲｕ膜２
２を全面に堆積する（図２（ｄ））。ホール２１の開口
部に対してシリコン窒化膜２０がひさし状に形成されて
いるので、ホール２１の開口部のＲｕ膜２２にひさし状
の浮き上がり防止部が形成される。その後、ＳＯＧ膜２
３を全面に塗布する（図２（ｅ））。そして、ベーキン
グを行い、ＳＯＧ膜２３中の溶剤の蒸発、重合を行う
（図３（ｆ））。
【００１８】次いで、シリコン窒化膜２０上方のＳＯＧ
膜２３をエッチングバック法またはＣＭＰ法で除去する
（図３（ｇ））。次いで、ＣＭＰ法で窒化シリコン膜２
０上のＲｕ膜２２，シリコン窒化膜２０を除去する。
（図３（ｈ））。ＣＭＰ法による研磨の際、ホールに対
してひさし状に形成されたストッパ防止部が除去される
まで研磨する。もし、ストッパ防止部を除去しない場
合、後の工程で形成されるキャパシタの絶縁膜の膜厚が
不均一となり、リーク電流の増加等の電気的特性が悪化
する。次いで、ＨＦ蒸気を用いて、開孔部内に残るＳＯ
Ｇ膜２３を除去する（図４（ｉ））。以上の工程で、Ｒ
ｕ膜２２がホール２１内にのみに形成される。
膜２３をエッチングバック法またはＣＭＰ法で除去する
（図３（ｇ））。次いで、ＣＭＰ法で窒化シリコン膜２
０上のＲｕ膜２２，シリコン窒化膜２０を除去する。
（図３（ｈ））。ＣＭＰ法による研磨の際、ホールに対
してひさし状に形成されたストッパ防止部が除去される
まで研磨する。もし、ストッパ防止部を除去しない場
合、後の工程で形成されるキャパシタの絶縁膜の膜厚が
不均一となり、リーク電流の増加等の電気的特性が悪化
する。次いで、ＨＦ蒸気を用いて、開孔部内に残るＳＯ
Ｇ膜２３を除去する（図４（ｉ））。以上の工程で、Ｒ
ｕ膜２２がホール２１内にのみに形成される。
【００１９】次いで、（Ｂａ，Ｓｒ）ＴｉＯ3 膜２４を
スパッタ法若しくはＣＶＤ法で堆積する（図４
（ｊ））。そして、Ｒｕ膜２５をスパッタ法若しくはＣ
ＶＤ法で堆積した後、キャパシタの上部電極として加工
する。
スパッタ法若しくはＣＶＤ法で堆積する（図４
（ｊ））。そして、Ｒｕ膜２５をスパッタ法若しくはＣ
ＶＤ法で堆積した後、キャパシタの上部電極として加工
する。
【００２０】本実施形態の半導体装置の製造方法によれ
ば、ホール開口部にひさし状に突き出したシリコン窒化
膜を形成し、さらにＲｕ膜を全面に堆積することによっ
て、Ｒｕ膜に浮き上がり防止部を形成することができ
る。そして、ＳＯＧ膜塗布後のベーキングによる膜収縮
が起こっても、浮き上がり防止部によりＳＯＧ膜の浮き
上がりを防止する。ＳＯＧ膜の浮き上がりが防止される
ことによって、シリコン窒化膜上のＳＯＧ膜を除去する
際に、開孔部内のＳＯＧ膜がとれてしまい、ホール内の
Ｒｕ膜が露出するということが起こらない。
ば、ホール開口部にひさし状に突き出したシリコン窒化
膜を形成し、さらにＲｕ膜を全面に堆積することによっ
て、Ｒｕ膜に浮き上がり防止部を形成することができ
る。そして、ＳＯＧ膜塗布後のベーキングによる膜収縮
が起こっても、浮き上がり防止部によりＳＯＧ膜の浮き
上がりを防止する。ＳＯＧ膜の浮き上がりが防止される
ことによって、シリコン窒化膜上のＳＯＧ膜を除去する
際に、開孔部内のＳＯＧ膜がとれてしまい、ホール内の
Ｒｕ膜が露出するということが起こらない。
【００２１】［第２実施形態］図５〜７は本発明の第２
実施形態に係わる半導体装置の製造工程を示す工程断面
図である。
実施形態に係わる半導体装置の製造工程を示す工程断面
図である。
【００２２】先ず、第１実施形態と同様に、ｐタイプシ
リコン基板１０に素子分離領域１１を形成した後、ゲー
ト絶縁膜１２，ゲート電極（ワード線）１３，ｎ+ 拡散
層１４（１４ａ，１４ｂ）からなるトランジスタを形成
する。その後、全面に第１の層間絶縁膜１５を堆積し、
ｎ+ 拡散層１４ａに接続するビット線１６を形成する。
そして、全面に第２の層間絶縁膜１７を堆積した後、ｎ
+ 拡散層１４ｂに接続するｎ+ 多結晶シリコン１８を形
成する（図５（ａ））。
リコン基板１０に素子分離領域１１を形成した後、ゲー
ト絶縁膜１２，ゲート電極（ワード線）１３，ｎ+ 拡散
層１４（１４ａ，１４ｂ）からなるトランジスタを形成
する。その後、全面に第１の層間絶縁膜１５を堆積し、
ｎ+ 拡散層１４ａに接続するビット線１６を形成する。
そして、全面に第２の層間絶縁膜１７を堆積した後、ｎ
+ 拡散層１４ｂに接続するｎ+ 多結晶シリコン１８を形
成する（図５（ａ））。
【００２３】次いで、シリコン酸化膜からなる第３の層
間絶縁膜１９を全面に堆積する。そして、第３の層間絶
縁膜１７に、ｎ+ 多結晶シリコン１８に接続する垂直な
側壁を有するホール３０を形成する（図５（ｂ））。
間絶縁膜１９を全面に堆積する。そして、第３の層間絶
縁膜１７に、ｎ+ 多結晶シリコン１８に接続する垂直な
側壁を有するホール３０を形成する（図５（ｂ））。
【００２４】次いで、ＡｒガスをキャリアとしたＲｕ3
（Ｃｏ）12に１〜４０％の酸素を含ませたガスを用いた
ＣＶＤ法により、供給律速状態と反応律速状態との中間
状態で、Ｒｕ膜３１を全面に堆積する（図５（ｃ））。
このとき、Ｒｕ膜３１は、ホール３０の内壁において、
上方ほど厚く堆積される結果、ホール３０の開口部のＲ
ｕ膜３１はひさし状に堆積され、ホール３０の開口部に
浮き上がり防止部が形成される。
（Ｃｏ）12に１〜４０％の酸素を含ませたガスを用いた
ＣＶＤ法により、供給律速状態と反応律速状態との中間
状態で、Ｒｕ膜３１を全面に堆積する（図５（ｃ））。
このとき、Ｒｕ膜３１は、ホール３０の内壁において、
上方ほど厚く堆積される結果、ホール３０の開口部のＲ
ｕ膜３１はひさし状に堆積され、ホール３０の開口部に
浮き上がり防止部が形成される。
【００２５】その後、ＳＯＧ膜３２を全面に塗布する
（図６（ｄ））。そして、ベーキングを行い、ＳＯＧ膜
３２中の溶剤の蒸発、重合を行う（図６（ｅ））。次い
で、第３の層間絶縁膜１９上方のＳＯＧ膜３２をエッチ
ングバック法若しくはＣＭＰ法で除去する（図６
（ｆ））。反応性イオンエッチング（ＲＩＥ）を用い
て、ＳＯＧ膜３２，Ｒｕ膜３１及び第３の層間絶縁膜１
９の選択比が１となる条件で、表面のＲｕ膜３１，第３
の層間絶縁膜１９及びＳＯＧ膜３２をエッチングする
（図７（ｇ））。エッチングの際、ホール内のストッパ
防止部位を除去されるまでエッチングする。もし、スト
ッパ防止部を除去しない場合、後の工程で形成されるキ
ャパシタの絶縁膜の膜厚が不均一となり、リーク電流の
増加等の電気的特性が悪化する。
（図６（ｄ））。そして、ベーキングを行い、ＳＯＧ膜
３２中の溶剤の蒸発、重合を行う（図６（ｅ））。次い
で、第３の層間絶縁膜１９上方のＳＯＧ膜３２をエッチ
ングバック法若しくはＣＭＰ法で除去する（図６
（ｆ））。反応性イオンエッチング（ＲＩＥ）を用い
て、ＳＯＧ膜３２，Ｒｕ膜３１及び第３の層間絶縁膜１
９の選択比が１となる条件で、表面のＲｕ膜３１，第３
の層間絶縁膜１９及びＳＯＧ膜３２をエッチングする
（図７（ｇ））。エッチングの際、ホール内のストッパ
防止部位を除去されるまでエッチングする。もし、スト
ッパ防止部を除去しない場合、後の工程で形成されるキ
ャパシタの絶縁膜の膜厚が不均一となり、リーク電流の
増加等の電気的特性が悪化する。
【００２６】次いで、ＨＦ蒸気を用いてホール内のＳＯ
Ｇ膜３２を全て除去する（図７（ｈ））。以上の工程
で、Ｒｕ膜３１が開口部の側壁部のみに形成される。次
いで、（Ｂａ，Ｓｒ）ＴｉＯ3 膜３３をスパッタ法若し
くはＣＶＤ法で堆積する。そして、Ｒｕ膜３４をスパッ
タ法若しくはＣＶＤ法で堆積した後、上部電極として加
工する（図７（ｉ））。
Ｇ膜３２を全て除去する（図７（ｈ））。以上の工程
で、Ｒｕ膜３１が開口部の側壁部のみに形成される。次
いで、（Ｂａ，Ｓｒ）ＴｉＯ3 膜３３をスパッタ法若し
くはＣＶＤ法で堆積する。そして、Ｒｕ膜３４をスパッ
タ法若しくはＣＶＤ法で堆積した後、上部電極として加
工する（図７（ｉ））。
【００２７】本実施形態の半導体装置の製造方法によれ
ば、ホールの開孔部において、キャパシタの下部電極と
なるＲｕ膜がひさし状に突き出るよう形成することによ
って、ホール上部に浮き上がり防止部を形成することが
できる。浮き上がり防止部を形成することによって、Ｓ
ＯＧ膜塗布後のベーキング等によりＳＯＧ膜収縮が起こ
っても、浮き上がり防止部によってＳＯＧ膜の浮き上が
りを防止することができる。従って、層間絶縁膜上のＳ
ＯＧを除去する際に、ホール内のＳＯＧ膜がとれて、ホ
ール内のＲｕ膜が露出することがない。また、Ｒｕ膜と
第３の層間絶縁膜上部を除去する事によって、浮き上が
り防止部も除去されるため、（Ｂａ，Ｓｒ）ＴｉＯ3 膜
の堆積の際にホール内壁の膜厚が均一になり、良好な特
性のキャパシタを形成することができる。
ば、ホールの開孔部において、キャパシタの下部電極と
なるＲｕ膜がひさし状に突き出るよう形成することによ
って、ホール上部に浮き上がり防止部を形成することが
できる。浮き上がり防止部を形成することによって、Ｓ
ＯＧ膜塗布後のベーキング等によりＳＯＧ膜収縮が起こ
っても、浮き上がり防止部によってＳＯＧ膜の浮き上が
りを防止することができる。従って、層間絶縁膜上のＳ
ＯＧを除去する際に、ホール内のＳＯＧ膜がとれて、ホ
ール内のＲｕ膜が露出することがない。また、Ｒｕ膜と
第３の層間絶縁膜上部を除去する事によって、浮き上が
り防止部も除去されるため、（Ｂａ，Ｓｒ）ＴｉＯ3 膜
の堆積の際にホール内壁の膜厚が均一になり、良好な特
性のキャパシタを形成することができる。
【００２８】［第３実施形態］図８〜１１は本発明の第
３実施形態に係わる半導体装置の製造工程を示す工程断
面図である。
３実施形態に係わる半導体装置の製造工程を示す工程断
面図である。
【００２９】先ず、第１実施形態と同様に、ｐタイプシ
リコン基板１０に素子分離領域１１を形成した後、ゲー
ト絶縁膜１２，ゲート電極（ワード線）１３，ｎ+ 拡散
層１４（１４ａ，１４ｂ）からなるトランジスタを形成
する。その後、全面に第１の層間絶縁膜１５を堆積し、
ｎ+ 拡散層１４ａに接続するビット線１６を形成する。
そして、全面に第２の層間絶縁膜１７を堆積した後、ｎ
+ 拡散層１４ｂに接続するｎ+ 多結晶シリコン１８を形
成する（図９（ａ））。
リコン基板１０に素子分離領域１１を形成した後、ゲー
ト絶縁膜１２，ゲート電極（ワード線）１３，ｎ+ 拡散
層１４（１４ａ，１４ｂ）からなるトランジスタを形成
する。その後、全面に第１の層間絶縁膜１５を堆積し、
ｎ+ 拡散層１４ａに接続するビット線１６を形成する。
そして、全面に第２の層間絶縁膜１７を堆積した後、ｎ
+ 拡散層１４ｂに接続するｎ+ 多結晶シリコン１８を形
成する（図９（ａ））。
【００３０】次いで、第３の層間絶縁膜１９を全面に堆
積する。第３の層間絶縁膜１９に、ｎ+ 多結晶シリコン
１８に接続するホール４０を形成する（図８（ｂ））。
ホール４０は、上方に対して径が大きくなるテーパ状に
形成されている。
積する。第３の層間絶縁膜１９に、ｎ+ 多結晶シリコン
１８に接続するホール４０を形成する（図８（ｂ））。
ホール４０は、上方に対して径が大きくなるテーパ状に
形成されている。
【００３１】次いで、第４の層間絶縁膜４１をＣＶＤ法
若しくはスパッタ法を用い、供給律速状態で全面に堆積
する（図８（ｃ））。供給律速状態での成膜は段差被覆
性が低いので、第４の層間絶縁膜４１は、ホール４０上
部にひさしがでるように堆積する。第４の層間絶縁膜４
１に対し、ｎ+ 多結晶シリコン１８が露出するまでエッ
チングする（図９（ｄ））。
若しくはスパッタ法を用い、供給律速状態で全面に堆積
する（図８（ｃ））。供給律速状態での成膜は段差被覆
性が低いので、第４の層間絶縁膜４１は、ホール４０上
部にひさしがでるように堆積する。第４の層間絶縁膜４
１に対し、ｎ+ 多結晶シリコン１８が露出するまでエッ
チングする（図９（ｄ））。
【００３２】次いで、Ａｒガスに１〜４０％の酸素を含
ませたスパッタガスを用いたスパッタ法によりＲｕ膜４
２を等方的に全面に堆積する（図９（ｅ））。ホール４
０の開口部に対して第４の層間絶縁膜４１がひさし状に
形成されているので、ホール４０の開口部のＲｕ膜４２
にひさし状の浮き上がり防止部が形成される。その後、
ＳＯＧ膜４３を全面に塗布する（図９（ｆ））。そし
て、ベーキングを行い、ＳＯＧ膜４３中の溶剤の蒸発、
重合を行う（図１０（ｇ））。
ませたスパッタガスを用いたスパッタ法によりＲｕ膜４
２を等方的に全面に堆積する（図９（ｅ））。ホール４
０の開口部に対して第４の層間絶縁膜４１がひさし状に
形成されているので、ホール４０の開口部のＲｕ膜４２
にひさし状の浮き上がり防止部が形成される。その後、
ＳＯＧ膜４３を全面に塗布する（図９（ｆ））。そし
て、ベーキングを行い、ＳＯＧ膜４３中の溶剤の蒸発、
重合を行う（図１０（ｇ））。
【００３３】次いで、平坦部にある第４の層間絶縁膜４
１上方のＳＯＧ膜４３をエッチングバック法またはＣＭ
Ｐ法で除去する（図１０（ｈ））。そして、ＣＭＰ法で
最表面のＲｕ膜４２及び第４の層間絶縁膜４１を除去す
る（図１０（ｉ））。ＣＭＰ法による研磨の際、ホール
内のストッパ防止部位を除去するよう研磨する。もし、
ストッパ防止部を除去しない場合、後の工程で形成され
るキャパシタの絶縁膜の膜厚が不均一となり、リーク電
流の増加等の電気的特性が悪化する。以上の工程で、Ｒ
ｕ膜４２が開口部の側壁部のみに形成される。次いで、
ＨＦ蒸気を用いて、ホール内に残るＳＯＧ膜４３を除去
する（図１１（ｊ））。
１上方のＳＯＧ膜４３をエッチングバック法またはＣＭ
Ｐ法で除去する（図１０（ｈ））。そして、ＣＭＰ法で
最表面のＲｕ膜４２及び第４の層間絶縁膜４１を除去す
る（図１０（ｉ））。ＣＭＰ法による研磨の際、ホール
内のストッパ防止部位を除去するよう研磨する。もし、
ストッパ防止部を除去しない場合、後の工程で形成され
るキャパシタの絶縁膜の膜厚が不均一となり、リーク電
流の増加等の電気的特性が悪化する。以上の工程で、Ｒ
ｕ膜４２が開口部の側壁部のみに形成される。次いで、
ＨＦ蒸気を用いて、ホール内に残るＳＯＧ膜４３を除去
する（図１１（ｊ））。
【００３４】次いで、（Ｂａ，Ｓｒ）ＴｉＯ3 膜４４を
スパッタ法若しくはＣＶＤ法で堆積する。そして、Ｒｕ
膜４５をスパッタ法若しくはＣＶＤ法で堆積した後、上
部電極として加工する（図１１（ｋ））。
スパッタ法若しくはＣＶＤ法で堆積する。そして、Ｒｕ
膜４５をスパッタ法若しくはＣＶＤ法で堆積した後、上
部電極として加工する（図１１（ｋ））。
【００３５】本実施形態の半導体装置の製造方法によれ
ば、ホールの開孔部において、第４の層間絶縁膜がひさ
し状に突き出るよう形成することによって、ホール上部
にＳＯＧ膜の浮き上がり防止部を形成することができ
る。浮き上がり防止部を形成することによって、ＳＯＧ
膜塗布後のベーキング等によりＳＯＧ膜収縮が起こって
もＳＯＧ膜の浮き上がりを防止することができる。従っ
て、層間絶縁膜上のＳＯＧ膜を除去する際に、ホール内
のＳＯＧ膜がとれて、ホール内のＲｕ膜が露出すること
がない。また、Ｒｕ膜と第３の層間絶縁膜上部を除去す
る事によって、浮き上がり防止部も除去されるため、
（Ｂａ，Ｓｒ）ＴｉＯ3 膜の堆積の際にホール内壁の膜
厚が均一になり、良好な特性のキャパシタを形成するこ
とができる。
ば、ホールの開孔部において、第４の層間絶縁膜がひさ
し状に突き出るよう形成することによって、ホール上部
にＳＯＧ膜の浮き上がり防止部を形成することができ
る。浮き上がり防止部を形成することによって、ＳＯＧ
膜塗布後のベーキング等によりＳＯＧ膜収縮が起こって
もＳＯＧ膜の浮き上がりを防止することができる。従っ
て、層間絶縁膜上のＳＯＧ膜を除去する際に、ホール内
のＳＯＧ膜がとれて、ホール内のＲｕ膜が露出すること
がない。また、Ｒｕ膜と第３の層間絶縁膜上部を除去す
る事によって、浮き上がり防止部も除去されるため、
（Ｂａ，Ｓｒ）ＴｉＯ3 膜の堆積の際にホール内壁の膜
厚が均一になり、良好な特性のキャパシタを形成するこ
とができる。
【００３６】本発明は上記実施形態に限定されるもので
はない。例えば、キャパシタの電極として、Ｒｕ膜以外
にも、Ｐｔ膜，Ｉｒ膜，Ｒｈ膜，Ｐｄ膜，Ｏｓ膜，Ｒｅ
膜を用いることができる。また、ＲｕＯ2 ／Ｒｕ積層
膜，Ｐｔ／Ｒｕ積層膜, Ｒｕ／Ｔａ積層膜等の積層膜を
キャパシタの電極として用いても良い。
はない。例えば、キャパシタの電極として、Ｒｕ膜以外
にも、Ｐｔ膜，Ｉｒ膜，Ｒｈ膜，Ｐｄ膜，Ｏｓ膜，Ｒｅ
膜を用いることができる。また、ＲｕＯ2 ／Ｒｕ積層
膜，Ｐｔ／Ｒｕ積層膜, Ｒｕ／Ｔａ積層膜等の積層膜を
キャパシタの電極として用いても良い。
【００３７】また、キャパシタ絶縁膜として、（Ｂａ，
Ｓｒ）ＴｉＯ3 膜以外にも、ＳｒＴｉＯ3 膜，Ｔａ2 Ｏ
5 膜，ＰＺＴ膜，ＰＬＺＴ膜等の高誘電率絶縁膜を用い
ても良い。
Ｓｒ）ＴｉＯ3 膜以外にも、ＳｒＴｉＯ3 膜，Ｔａ2 Ｏ
5 膜，ＰＺＴ膜，ＰＬＺＴ膜等の高誘電率絶縁膜を用い
ても良い。
【００３８】また、本発明では、キャパシタの形成時に
ＳＯＧ膜を埋め込んでいるが、キャパシタの形成以外に
も適用することができ、ホールや段差部にＳＯＧ膜を埋
め込む場合にも同様に実施することができる。キャパシ
タ以外に適用する場合、第１及び第３実施形態におい
て、Ｒｕ膜の形成，加工を行わなければよい。
ＳＯＧ膜を埋め込んでいるが、キャパシタの形成以外に
も適用することができ、ホールや段差部にＳＯＧ膜を埋
め込む場合にも同様に実施することができる。キャパシ
タ以外に適用する場合、第１及び第３実施形態におい
て、Ｒｕ膜の形成，加工を行わなければよい。
【００３９】また、上記実施形態では、半導体基板の拡
散層と導電膜とは電極（ｎ+ 多結晶シリコン１８）を介
して電気的に接続していたが、半導体基板の拡散層上に
直接ホールを形成し、該ホール内に導電膜が形成された
構造を形成することも可能である。
散層と導電膜とは電極（ｎ+ 多結晶シリコン１８）を介
して電気的に接続していたが、半導体基板の拡散層上に
直接ホールを形成し、該ホール内に導電膜が形成された
構造を形成することも可能である。
【００４０】また、上記実施形態ではホール内の浮き上
がり防止ストッパ部を除去していたが、電気的特性に影
響を与えなければ、除去しなくても良い。その他、本発
明は、その要旨を逸脱しない範囲で、種々変形して実施
することが可能である。
がり防止ストッパ部を除去していたが、電気的特性に影
響を与えなければ、除去しなくても良い。その他、本発
明は、その要旨を逸脱しない範囲で、種々変形して実施
することが可能である。
【００４１】
【発明の効果】以上説明したように本発明によれば、ホ
ール側壁に浮き上がり防止ストッパを形成することによ
って、ＳＯＧ膜の抜け落ちを防止することができ、ホー
ル内の導電膜を確実に保護することができる。
ール側壁に浮き上がり防止ストッパを形成することによ
って、ＳＯＧ膜の抜け落ちを防止することができ、ホー
ル内の導電膜を確実に保護することができる。
【図１】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図２】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図３】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図４】第１実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図５】第２実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図６】第２実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図７】第２実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図８】第３実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図９】第３実施形態に係わる半導体装置の製造工程を
示す工程断面図。
示す工程断面図。
【図１０】第３実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図１１】第３実施形態に係わる半導体装置の製造工程
を示す工程断面図。
を示す工程断面図。
【図１２】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図１３】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図１４】従来の問題点を説明する図。
１０…ｐタイプシリコン基板 １１…素子分離酸化膜 １２…ゲート絶縁膜 １３…ゲート電極 １４…ｎ+ 拡散層 １５…第１の層間絶縁膜 １６…ビット線 １７…第２の層間絶縁膜 １８…ｎ+ 多結晶シリコン １９…第３の層間絶縁膜 ２０…シリコン窒化膜 ２１…ホール ２２…Ｒｕ膜 ２３…ＳＯＧ膜 ２４…（Ｂａ，Ｓｒ）ＴｉＯ3 膜 ２５…Ｒｕ膜 ３０…ホール ３１…Ｒｕ膜 ３２…ＳＯＧ膜 ３３…（Ｂａ，Ｓｒ）ＴｉＯ3 膜 ３４…Ｒｕ膜 ４０…ホール ４１…第４の層間絶縁膜 ４２…Ｒｕ膜 ４３…ＳＯＧ膜 ４４…（Ｂａ，Ｓｒ）ＴｉＯ3 膜 ４５…Ｒｕ膜 ５１…Ｒｕ膜 ５２…ＳＯＧ膜 ５３…高誘電体膜 ５４…上部電極
Claims (6)
- 【請求項１】下部に電極或いは半導体基板を有する絶縁
層に対し、該電極或いは半導体基板に接続するホールを
形成する工程と、 前記絶縁層及びホール内の全面に、前記ホールの側壁に
ひさし状に突き出た浮き上がり防止部を有する導電膜を
形成する工程と、 前記導電膜上に形成され、且つ前記ホールに埋め込まれ
たＳＯＧ膜を形成する工程と、 ＣＭＰ或いはエッチングにより、前記ＳＯＧ膜及び導電
膜を後退させ前記絶縁層を露出させる工程と、 前記ホール内の前記ＳＯＧ膜を除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】前記ＳＯＧ膜及び導電膜を後退させ前記絶
縁層を露出させる工程において、 前記絶縁層も後退させ、前記ホールの側壁に形成されて
いる前記導電膜の浮き上がり防止部を取り除くことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】下部に電極或いは半導体基板を有する第１
の絶縁層上に第２の絶縁層を形成する工程と、 前記第１及び第２の絶縁層に前記電極或いは半導体基板
に接続するホールを形成する工程と、 前記第１の絶縁層のエッチング速度が前記第２の絶縁層
のエッチング速度より速い条件で、該第１及び第２の絶
縁層を等方的にエッチングする工程と、 前記第２の絶縁膜及びホール内の全面に導電膜を形成す
る工程と、 前記導電膜上に形成され、且つ前記ホールに埋め込まれ
たＳＯＧ膜を形成する工程と、 ＣＭＰ或いはエッチングにより、前記ＳＯＧ膜，導電
膜，第２の絶縁層及び第１の絶縁層を後退させる工程
と、 前記ＳＯＧ膜を全て除去する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項４】下部に電極或いは半導体基板を有する絶縁
層に対して、該電極或いは半導体基板に接続するホール
を形成する工程と、 前記絶縁層及びホール内の全面に、前記ホールの側壁の
開口部付近の膜厚が厚くなる条件で導電膜を堆積する工
程と、 前記導電膜上に形成され、且つ前記ホールに埋め込まれ
たＳＯＧ膜を形成する工程と、 ＣＭＰ或いはエッチングにより、前記ＳＯＧ膜，導電膜
及び絶縁層を後退させる工程と、 前記ＳＯＧ膜を全て除去する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項５】下部に電極或いは半導体基板を有する第１
の絶縁層に対し、該電極或いは半導体基板に接続するホ
ールを形成する工程と、 前記第１の絶縁層及びホール内の全面に、前記ホールの
側壁の開口部付近の膜厚が厚くなる条件で第２の絶縁層
を堆積する工程と、 前記ホールの底部の第２の絶縁層を除去する工程と、 前記第２の絶縁層上及びホール内の全面に導電膜を堆積
する工程と、 前記導電膜上に形成され、且つ前記ホールに埋め込まれ
たＳＯＧ膜を形成する工程と、 ＣＭＰ或いはエッチングにより、前記ＳＯＧ膜，導電
膜，第２の絶縁層及び第１の絶縁層を後退させる工程
と、 前記ＳＯＧ膜を全て除去する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項６】前記ＳＯＧ膜を全て除去する工程の後、 キャパシタの絶縁膜及び上部電極を形成してキャパシタ
を形成することを特徴とする請求項１，３，４，５の何
れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124110A JPH10313105A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9124110A JPH10313105A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10313105A true JPH10313105A (ja) | 1998-11-24 |
Family
ID=14877176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9124110A Pending JPH10313105A (ja) | 1997-05-14 | 1997-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10313105A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7964509B2 (en) | 1999-08-31 | 2011-06-21 | Renesas Electronics Corporation | Mass production method of semiconductor integrated circuit device and manufacturing method of electronic device |
-
1997
- 1997-05-14 JP JP9124110A patent/JPH10313105A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7964509B2 (en) | 1999-08-31 | 2011-06-21 | Renesas Electronics Corporation | Mass production method of semiconductor integrated circuit device and manufacturing method of electronic device |
| US8034717B2 (en) | 1999-08-31 | 2011-10-11 | Renesas Electronics Corporation | Mass production method of semiconductor integrated circuit device and manufacturing method of electronic device |
| US8293648B2 (en) | 1999-08-31 | 2012-10-23 | Renesas Electronics Corporation | Mass production method of semiconductor integrated circuit device and manufacturing method of electronic device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6708405B2 (en) | Method for producing an electrically conducting connection | |
| US7060552B2 (en) | Memory device with hydrogen-blocked ferroelectric capacitor | |
| KR100492435B1 (ko) | 측벽커패시턴스구조및그제조방법 | |
| US20140027913A1 (en) | Semiconductor structures comprising conductive material lining openings in an insulative material | |
| US6768154B2 (en) | Semiconductor device | |
| JPH09289296A (ja) | 強誘電体キャパシタ及びその製造方法 | |
| JPH0821695B2 (ja) | 高集積半導体メモリ装置及びその製造方法 | |
| KR100533971B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
| US6146963A (en) | Methods for forming ferroelectric capacitors having a bottom electrode with decreased leakage current | |
| JPH10189895A (ja) | 半導体装置の製造方法 | |
| JPH09162369A (ja) | 半導体メモリ素子の製造方法 | |
| JP2001210806A (ja) | 電気メッキ法を利用して下部電極を形成する方法 | |
| JPH10313105A (ja) | 半導体装置の製造方法 | |
| KR100230402B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| JP4001707B2 (ja) | 半導体装置の製造方法 | |
| JPH09148537A (ja) | 半導体装置およびその製造方法 | |
| JP3039425B2 (ja) | 容量素子及びその製造方法 | |
| US20040108534A1 (en) | Semiconductor device and manufacturing method for the same | |
| KR100369868B1 (ko) | 반도체소자의 저장전극 형성방법 | |
| US6383869B1 (en) | Side wall contact structure and method of forming the same | |
| US6853026B2 (en) | Semiconductor device | |
| KR100353807B1 (ko) | 고유전체 캐패시터의 하부전극 형성방법 | |
| JP2000260963A (ja) | 半導体装置およびその製造方法 | |
| KR100432787B1 (ko) | 강유전체 소자의 제조 방법 |