KR102479144B1 - 3d 커패시터 및 커패시터 어레이 제작용 광활성 기재 - Google Patents

3d 커패시터 및 커패시터 어레이 제작용 광활성 기재 Download PDF

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Abstract

본 발명은, 적어도 실리카, 산화리튬, 산화알루미늄 및 산화세륨을 포함하는 감광성 유리 기재를 제조하는 단계, 유리 기재 상에, 하나 이상의 홀 또는 포스트를 포함하는 디자인 레이아웃을 마스킹하여, 모노리스 시스템 수준 집적용 고표면적 용량성 디바이스를 하나 이상 형성하는 단계에 의한 제작방법 및 이에 의해 제조된 디바이스를 제공한다.

Description

3D 커패시터 및 커패시터 어레이 제작용 광활성 기재{3D CAPACITOR AND CAPACITOR ARRAY FABRICATING PHOTOACTIVE SUBSTRATES}
본 발명은, 감광성 유리내 세라믹 기재 내의 3차원 커패시터 구조물의 생성, 특히, 커패시터의 생성 및 전자, 마이크로파 및 라디오 주파수에 대한 필터, 서지 프로텍터, 및 스토리지(storage)의 기타 패시브 콤포넌트와 연동되는(in conjunction with) 커패시터의 생성에 관한 것이다.
감광성 유리 구조물은, 예를 들면 기타 소자 시스템 또는 서브시스템과 연동되는 집적 전자 소자(integrated electronic element)의 다수의 미세기계가공 및 미세제작 공정에 대하여 제안되고 있다. 통상적인 유리의 규소 미세제작은 값비싸고 수율이 낮은 반면, 사출 모델링 또는 엠보싱 방법은 일관성 없는 형상을 생성한다. 규소 미세제작 방법은, 통상적으로 각각 백만 달러를 초과하며, 수백만에서 수십억 달러에 달하는 고도 청정 대량 생산 규소 생산 시설을 필요로 하는 포토리소그래피 및 반응성 이온 에칭 또는 이온 빔 밀링 툴과 같은 값비싼 자본 설비에 의존한다. 사출 성형 및 엠보싱은 덜 값비싼 3차원 형상의 제조방법이지만, 운송 과정에서 결함을 생성하거나 확률적 경화 방법으로 인한 차이를 갖는다.
본 발명은 비용 효율적인 유리 세라믹 3차원 커패시터 구조물 또는 3차원 커패시터 어레이 디바이스를 생성한다. 여기서, 유리 세라믹 기재는 수직면 및 수평면 둘 다의 개별적 또는 동시적 가공을 통해 이러한 구조물을 형성하여 2차원 또는 3차원 용량성 디바이스를 형성하는 능력이 입증되었다.
본 발명은, 비아(via) 또는 포스트를 갖는 감광성 유리 기재를 제조하는 단계, 추가로, 통상적으로 금속인 1개 이상의 전도 층, 유전 매체, 및 통상적으로 금속인 상부 층 도전 층으로 코팅 또는 충전하는 단계에 의해, 하나 이상의 2차원 또는 3차원 커패시터 디바이스를 갖는 기재를 제조하는 방법을 포함한다.
본 발명은, 적어도 실리카, 산화리튬, 산화알루미늄 및 산화세륨을 포함하는 감광성 유리 세라믹 복합 기재를 제조하는 단계, 상기 감광성 유리 기재 내의 하나 이상의 2차원 또는 3차원 커패시터 디바이스를 포함하는 디자인 레이아웃(design layout)을 마스킹하는 단계, 상기 감광성 유리 기재의 적어도 한 부분을 활성화 에너지 공급원에 노출시키는 단계, 상기 감광성 유리 기재를, 이의 유리 전이 온도 초과인 가열 상태(heating phase)에 적어도 10분간 노출시키는 단계, 상기 노출된 유리의 적어도 일부를 결정성 재료로 변형시키기 위해, 상기 감광성 유리 기재를 냉각시켜 유리-결정성 기재를 형성하는 단계, 및 상기 유리-결정성 기재를 에칭액으로 에칭하여, 이후에 용량성 디바이스의 생성에서 사용되는 하나 이상의 경사 채널(angled channel) 또는 스루 홀을 형성하는 단계에 의해 제조되는 제작방법, 및 디바이스를 제공한다.
본 발명은, 다음을 포함하는 유리 세라믹 용량성 디바이스를 제공한다: 제1 유리-결정성 기재로서, 상기 유리-결정성 기재 내의 하나 이상의 전기 전도 경로 및 상기 하나 이상의 전기 전도 경로에 도포된 금속 코팅을 포함하며, 여기서, 상기 제1 유리-결정성 기재가 적어도 실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는 상기 제1 유리-결정성 기재; 제2 유리-결정성 기재로서, 상기 유리-결정성 기재 내의 하나 이상의 제2 전기 전도 경로, 및 상기 하나 이상의 제2 전기 전도 경로에 도포된 제2 금속 코팅을 포함하며, 여기서, 상기 제2 유리-결정성 기재가 적어도 실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는, 상기 제2 유리-결정성 기재; 상기 제1 유리-결정성 기재와 상기 제2 유리-결정성 기재 사이에 위치하는 유전 재료 층; 및 상기 제1 유리-결정성 기재와 상기 제2 유리-결정성 기재를 연결하는 하나 이상의 비아, 포스트, 채널, 또는 이들의 조합. 제1 터미네이션(termination)은 상기 제1 유리-결정성 기재에 연결될 수 있으며, 제2 터미네이션은 상기 제2 유리-결정성 기재에 연결될 수 있다. 상기 유리 세라믹 용량성 디바이스는 전압 스토리지(voltage storage)로서 예비형성될 수 있다. 상기 금속 코팅, 상기 제2 금속 코팅 또는 둘 다는 Au, Ag, Pt, Cu, W, TiW, TiN, TaN, WN, Al2O3 또는 이들의 혼합물 및 합금일 수 있다. 유전 층은 Ta2O5, Al2O3, 또는 Al2O3을 포함하지만 이로 제한되지는 않는 기타 증기상 유전체일 수 있다.
본 발명은, 다음 단계들을 포함하는, 감광성 유리 세라믹 내에 또는 감광성 유리 세라믹 상에 생성되는 용량성 디바이스의 제조방법을 제공한다: 적어도 실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는 감광성 유리 세라믹 기재를 제공하는 단계; 상기 감광성 유리 세라믹 기재 상에, 하나 이상의 구조물을 포함하는 디자인 레이아웃을 마스킹하여, 하나 이상의 전기 전도 경로를 형성하는 단계; 상기 감광성 유리 세라믹 기재의 적어도 한 부분을 활성화 에너지 공급원에 노출시키는 단계; 상기 감광성 유리 세라믹 기재를, 이의 유리 전이 온도 초과인 가열 상태로 적어도 10분간 가열하는 단계; 상기 노출된 유리의 적어도 일부를 결정성 재료로 변형시키기 위해, 상기 감광성 유리 세라믹 기재를 냉각시켜 유리-결정성 기재를 형성하는 단계; 상기 유리-결정성 기재를 에칭액으로 에칭하여, 상기 유리-결정성 기재에 3차원 에칭된 상기 하나 이상의 구조물을 형성하는 단계; 임의로, 상기 3차원 에칭된 구조물에 인접한 상기 유리-결정성 기재의 일부를 세라믹 상(ceramic phase)으로 전환시키는 단계; 상기 유리-결정성 기재를 희석 유리 에칭제로 세정하여, 유리 영역에 고표면적 텍스처를 생성하는 단계; 비아 또는 포스트 채널을 제1 금속으로 코팅하여 하부 전극을 형성하는 단계; 상기 구조물의 적어도 일부를 유전 매체로 코팅하는 단계; 상기 비아 또는 포스트 채널을 제2 금속으로 코팅하여 상부 전극을 형성하는 단계; 상기 상부 및 유전 매체의 적어도 일부를 제거하여, 전기 콘택트(eletrical contact) 또는 프리 스탠딩 디바이스(free standing device)를 제공하는 단계; 및 상기 제1 금속, 상기 제2 금속 또는 둘 다를 표면 또는 매립된 콘택트를 통해 회로에 연결하는 단계.
제1 금속, 제2 금속 또는 이들 둘 다의 코팅은 원자 층 증착(ALD)을 사용한다. 상기 유리 세라믹 용량성 디바이스는 전압 스토리지로서 예비형성된다. 제1 금속, 제2 금속 또는 이들 둘 다는 Au, Ag, Pt, Cu, W, TiW, TiN, TaN, WN, Al2O3　또는 이들의 혼합물 및 합금을 포함한다. 상기 유전 층은 Ta2O5, Al2O3 또는 기타 증기상 유전체일 수 있다.
본 발명의 추가의 이익들 및 이점들이, 첨부된 도면들을 참조하여 예시의 방식으로 제공되는 하기 다양한 양태들의 설명으로부터 보다 명확해질 것이다.
도 1은, 65um 직경, 72um 센터-투-센터 피치(center-to-center pitch)를 갖는 스루 홀 비아를 도시한다.
도 2는, 비아 깊이가 440μm이고, 상부 직경이 41μm이고, 하부 직경이 19μm인, 1mm 두께 기재의 블라인드 비아(blind via)이다.
도 3은, APEX® 글래스(Glass) 내의/APEX® 글래스 상의 고표면적 및 고종횡비 디바이스의 상면도이다.
도 4는, APEX® 글래스 내의/APEX® 글래스 상의 충전된 스루 홀 비아의 측면도이다.
도 5는, ADL 커패시터 구조물을 갖는 블라인드 비아의 분해도를 유색으로 도시한다.
본 발명의 다양한 양태들의 제조 및 사용이 하기에 상세히 논의되지만, 본 발명은 폭넓게 다양한 구체적인 문맥으로 나타낼 수 있는 다수의 적용가능한 발명 개념을 제공한다는 것을 인식해야 한다. 본원에서 논의되는 특정 양태들은, 단지 본 발명을 이루어 사용하기 위한 특정 방법의 예시이며, 본 발명의 범위를 한정하지 않는다.
본 발명의 이해를 용이하게 하기 위해, 다수의 용어들이 하기에 정의된다. 본원에서 정의되는 용어들은 본 발명과 관련된 분야의 통상의 숙련가에 의해 일반적으로 이해되는 의미를 갖는다. "a", "an" 및 "the"와 같은 용어는 단수의 개체만을 나타내는 것이 아니라, 예시를 위해 사용될 수 있는 구체예의 일반적인 부류도 포함한다. 본원에서 상기 용어는 본 발명의 특정 양태들을 설명하기 위해 사용되지만, 이들의 사용은 청구범위에 기재된 것을 제외하고는 본 발명을 한정하지 않는다.
상기 요구를 해결하기 위해, 본 발명자들은 반도체, RF 전자 장치, 마이크로파 전자 장치 및 광학 이미징을 위한 신규한 패키징 및 기재 재료로서, 유리 세라믹(APEX® 글래스 세라믹)을 개발했다. APEX® 글래스 세라믹은 단순한 3단계 공정으로 1세대 반도체 장비를 사용하여 가공되며, 최종 재료는 유리, 세라믹으로 또는 유리와 세라믹 영역 둘 다를 포함하여 형성될 수 있다. 상기 APEX® 글래스 세라믹은, 쉽게 제작되는 고밀도 비아, 입증된 미세유체능(microfluidic capability), 마이크로 렌즈 또는 마이크로 렌즈 어레이, 보다 강성의 패키지를 위한 높은 영 계수, 할로겐 불포함 제조, 및 경제적인 제조를 포함하여, 최근의 재료들에 대한 다수의 이익을 갖는다. 광에칭성(photoetchable) 유리는 폭넓게 다양한 마이크로시스템 콤포넌트의 제작시 다수의 이점을 갖는다. 미세 구조물은 통상적인 반도체 가공 장비를 사용하여 이러한 유리로 비교적 저렴하게 제조되어 왔다. 일반적으로, 유리는 높은 온도 안정성, 우수한 기계적 및 전기적 성질을 가지며, 플라스틱 및 다수의 금속보다 우수한 내약품성을 갖는다. 본 발명자들이 아는 한, 상업적으로 입수가능한 유일한 광에칭성 유리는, Schott Corporation이 제조하고 Invenios Inc. 독점으로 미국에 수입되는 FOTURAN®이다. FOTURAN®은 미량의 은 이온과 기타 미량 원소, 특히 75 내지 85wt%의 산화규소(SiO2), 7 내지 11wt%의 산화리튬(Li2O), 3 내지 6wt%의 산화 알루미늄(Al2O3), 1 내지 2wt%의 산화나트륨(Na2O), 0.2 내지 0.5wt%의 삼산화안티몬(Sb2O3) 또는 삼산화비소(As2O3), 0.05 내지 0.15wt%의 산화은(Ag2O), 및 0.01 내지 0.04wt%의 산화 세륨(CeO2)을 함유하는 리튬-알루미늄-실리케이트 유리를 포함한다. 본원에서 사용되는 용어 "APEX® 글래스 세라믹" "APEX® 유리" 또는 단순히 "APEX®"은, 본 발명의 유리 세라믹 조성물의 일양태를 나타내기 위해 사용된다.
산화세륨의 흡수대 내의 UV광에 노출시, 상기 산화세륨은, 예를 들어 다음과 같이, 광자를 흡수하고, 이웃하는 산화은을 환원시켜 은 원자를 형성하게 하는 전자를 방출하는 감광제로서 작용한다:
Figure 112021133244598-pat00001
은 원자들은 베이킹 공정 동안 은 나노클러스터로 합체시켜, 주위 유리의 결정화를 위한 핵형성 자리를 유도한다. 마스크를 통해 UV광에 노출시, 상기 유리의 노출된 영역만이 후속 열 처리 동안 결정화될 것이다.
이러한 열처리는 유리 변형 온도 근처의 온도(예를 들어, FOTURAN®의 경우 공기 중에서 465℃ 이상)에서 실시되어야 한다. 결정성 상(crystalline phase)은 노출되지 않은 유리질이고 비정질인 영역보다 불화수소산(HF)과 같은 에칭제에 보다 가용성이다. 특히, FOTURAN®의 결정성 영역은 10% HF에서 비정질 영역보다 약 20배 더 빠르게 에칭되어, 노출된 영역의 제거시 약 20:1의 벽 경사비(wall slopes ratio)를 갖는 미세 구조물을 형성할 수 있다.
일반적으로, 유리 세라믹 재료는 성능, 균일성, 타인에 의한 유용성 및 구입 용이성 문제를 겪는 미세 구조물 형성에서 제한된 성공을 거두어 왔다. 과거의 유리-세라믹 재료는 약 15:1의 에칭 종횡비를 수득했던 반면, APEX® 글래스는 50:1 초과의 평균 에칭 종횡비를 갖는다. 이는 사용자가 보다 작고 깊은 피쳐(feature)를 생성할 수 있게 한다. 또한, 본 발명의 제조방법은 90% 이상의 생성물 수율을 달성가능하게 한다(기존 유리의 수율은 50%에 가까움). 마지막으로, 기존 유리 세라믹에서 상기 유리의 약 30%만이 세라믹 상으로 전환되는 반면, APEX™ 글래스 세라믹을 사용하면 상기 전환율은 70%에 가까워진다.
APEX® 글래스 조성물은 이의 향상된 성능을 위한 세가지 주요 메커니즘을 제공한다: (1) 은의 양이 많을수록, 과립 경계에서 보다 빠르게 에칭되는 보다 작은 세라믹 결정의 형성을 야기하고, (2) 실리카(HF산으로 에칭되는 주 구성 성분) 함량의 감소가 노출되지 않은 재료의 원치 않는 에칭을 감소시키고, (3) 보다 높은 알칼리 금속 및 산화붕소의 전체 wt%가 제조 동안 훨씬 더 균질한 유리를 생성시킨다.
유리의 세라믹화는 전체 유리 기재를 약 20J/cm2의 310nm 광에 노출시킴으로써 달성된다. 상기 세라믹 내에 유리 공간(glass space)을 생성하려고 할 때, 사용자는 상기 유리가 유리로 남아있는 곳을 제외한 모든 재료를 노출시킨다. 일 양태에서, 본 발명은 상이한 직경들을 갖는 다양한 동심원들을 포함하는 석영/크롬 마스크를 제공한다.
본 발명은, 전기 마이크로파 및 라디오 주파수를 적용하여, 유리 세라믹 구조물 내에 또는 유리 세라믹 구조물 상에 유도 디바이스를 제작하는 방법을 포함한다. 상기 유리 세라믹 기재는 다음을 포함하지만 이로 제한되지는 않는 폭넓은 다수의 조성 변형을 갖는 감광성 유리 기재일 수 있다: 60 내지 76wt%의 실리카; 6 내지 16wt%의 K2O와 Na2O의 조합을 갖는 적어도 3wt%의 K2O; 0.003 내지 1wt%의, Ag2O 및 Au2O로 구성되는 그룹으로부터 선택되는 적어도 하나의 산화물; 0.003 내지 2wt%의 Cu2O; 0.75 내지 7wt%의 B2O3 및 6 내지 7wt%의 Al2O3; 13wt%를 초과하지 않는 Al2O3와 B2O3의 조합물; 8 내지 15wt%의 Li2O; 및 0.001 내지 0.1wt%의 CeO2. 상기 및 다른 다양한 조성물을 일반적으로 APEX® 유리로 나타낸다.
노출된 부분은, 유리 기재를 유리 전이 온도 부근의 온도로 가열함으로써 결정성 재료로 변형될 수 있다. 불화수소산과 같은 에칭제에서 유리 기재를 에칭하는 경우, 노출된 부분 대 노출되지 않은 부분의 비등방성 에칭비는, 유리가 넓은 스펙트럼의 중간 자외선(약 308 내지 312nm) 플러드 램프에 노출되는 경우 30:1 이상이 되어, 30:1 이상의 종횡비를 갖는 조형 유리 구조물을 제공하고 유도 구조물을 생성한다. 노출용 마스크는 노출에 대해 연속적인 그레이 스케일을 제공하여 유도 구조물/디바이스를 생성하기 위한 곡선형 구조물을 형성하는 하프톤 마스크(halftone mask)일 수 있다. 디지털 마스크는 플러드 노출과 함께 사용할 수 있으며, 유도 구조물/디바이스를 생성시키기 위해 사용할 수 있다. 이후에 노출된 유리는 통상적으로 2단계 공정으로 베이킹된다. 은 이온을 은 나노입자들로 합체시키기 위해 420 내지 520℃의 온도 범위로 10분 내지 2시간 동안 가열되고, 산화리튬이 상기 은 나노입자들 주위에 형성될 수 있도록 520 내지 620℃의 온도 범위로 10분 내지 2시간 동안 가열된다. 이후에 유리 플레이트를 에칭한다. 유리 플레이트는 통상적으로 5 내지 10vol%의 HF 용액인 에칭제로 에칭되며, 여기서, 노출된 부분의 노출된 부분 대 비노출된 부분의 에칭비는, 넓은 스펙트럼의 중간 자외선 플러드 램프에 노출되는 경우 30:1 이상이고, 레이저에 노출되는 경우 30:1 초과가 되어, 30:1 이상의 비등방성 에칭비를 갖는 조형 유리 구조물을 제공한다.
본 발명은, 유리-세라믹 기재의 다수의 비아 또는 포스트 내에 생성된 유도 구조물을 포함하며, 상기 방법은 적어도 하나 이상의 2차원 또는 3차원 커패시터 디바이스를 포함하는 포토디파이너블(photodefinable) 유리 구조물을 사용한다. 상기 용량성 디바이스는 하나의 비아 또는 일련의 비아에 의해 형성되며, 여기서, 상기 비아는 원자 층 증착법(ALD) 방법을 사용하여 하부 전극, 유전체 및 상부 전극을 증착시키는 스루 홀 또는 블라인드 비아이다. 상기 비아는 희석 HF와 같은 에칭제를 함유하는 추가의 저농축 린스도 수용할 수 있다. 상기 희석 HF는 상기 비아의 세라믹 벽을 패터닝 또는 텍스처링 할 것이다. 세라믹 벽의 텍스처링은 디바이스의 커패시턴스(capacitance)를 직접 증가시키는 구조물의 표면적을 상당히 증가시킨다.
용량성 디바이스는 유리에 잘 부착되는 전도성 층, 유전체 층, 상부 전도 층 및 최종 장벽 층으로 구성된다. APEX® 글래스 차원의 구조물은 2마이크론 미만의 TiN 또는 다른 전극 재료로 코팅된 후, 2마이크론 이하의, Ta2O5, Al2O3, 또는 Al2O3을 포함하지만 이로 제한되지는 않는 다른 증기상 유전체의 유전체 층으로 코팅된다. Al2O3은 380℃에서 TMA 및 O3를 사용하며, 사이클 시간은 3.5초이다. 이후, Al2O3 층을 산소 대기에서 300℃로 5분간 가열하여 유전체 층을 완전히 산화시킨다. 이후에, ALD에 의해 2마이크론 미만의 TiN의 상부 전극을 증착한다. 상부 및 하부 전극은, 유전체 내의 공간 전하의 형성을 방지하기 위해 동일한 재료로 구성될 필요가 있다. 일 함수 차이의 크기에 따라 공간 전하는, 상기 커패시터를 무용하게 만드는 상기 유전체 층의 파괴없이 외부 전압으로 극복할 수 있는 것보다 클 수 있다. 일 함수 문제의 제거는, 전극과 유전체 사이에 옴 콘택트를 생성함으로써 달성될 수 있다. 추가적인 금속 및 절연체 층이 커패시턴스를 증가시키기 위해 추가될 수 있다.
바람직한 양태. 바람직한 구조물은, 비아 또는 포스트를 희석 HF 세척하여, 하부 전극에 대하여 TiW 금속화로, 유전체에 대하여 오산화탄탈룸으로, 그리고 상부 전극에 대하여 TiW 금속화로 코팅된 고도로 텍스처링된 표면적을 생성하는 커패시터 구조물을 생성하는 것이다. TiW 하부 전극은 2단계 ADL 방법을 필요로 한다. 단계 1은, 300 내지 400℃의 기재 온도에서 약 1.8초의 사이클 시간으로 1.67Å/사이클의 TiCl4 속도를 사용하여 Ti를 증착시키는 것이다. 두 번째 단계는 퍼징에 앞서 혼합된 Si-H 및 W-F를 사용하여 텅스텐(W)을 기재 표면에 증착시키는 것이다. W의 선형 성장 속도는 ALD 사이클 동안 각 반응물의 동일한 분율을 필요로 한다. 텅스텐에 대한 통상적인 ALD 성장은 3.5초의 사이클 시간 및 177 내지 325℃의 기재 온도를 사용하는 6Å 사이클이다. 두 금속 모두의 증착을 달성하는데 필요한 기재 온도에서 W로부터 Ti로의 ALD 사이클을 교대로 하여, TiW 층이 형성될 것이다. 상기 공정은 TiW 구조물이 20Å에 도달할 때까지 반복된다. 다음으로, 원자 수소의 존재하에 TaCl5 전구체를 사용하는 ALD에 의해 Ta2O5가 형성된다. 탄탈룸 필름은 1.8초의 ALD 사이클 시간으로 25 내지 400℃의 기재 온도에서 증착된다. 각각의 ALD 사이클 후, 탄탈룸 필름은 기재가 400℃인 동안 30초간 O2에 노출된다. 이는 금속성 탄탈룸 필름을 Ta2O5로 전환시킨다. 상기 디바이스는 하부 전극과 동일한 방식으로 상부 전극에 TiW를 도포하여 완성된다. ALD 공정의 특성상 치밀한 컨포멀 코팅이 가능하다.
커패시터 구조물의 피니싱(finishing)은 하부 전극까지 에칭하여 커패시터의 콘택트들 둘 다에 전기적 연결이 이루어질 수 있는 것을 요구한다. 이는 상기 구조물을 표준 포지티브 포토레지스트로 코팅하여 달성된다. 커패시터 구조물의 일부 상에 직사각형의 포토레지스트를 노출시킨다. 이후, 상부 TiW 포토레지스트 전극을 노출시켜, 상기 커패시터 상의 포토레지스트를 현상 및 제거한다. TiW 전극은 Tegal 804 플라즈마 에칭 시스템을 사용하여 SF6/He 플라즈마로 에칭한다. 200W의 순방향 전력을 사용하는 이러한 에칭 속도는 200Å/분이다. 이러한 에칭은 우선적으로 Ta2O5 층에 대한 것이어서, 상기 Ta2O5 층을 효과적인 에칭 스톱으로 만든다. 상기 Ta2O5는 Ar/Cl(10%/90%) 혼합물을 사용하여 1200Å/분의 에칭 속도로 300W의 순방향 전력을 사용하여 플라즈마 에칭된다. 상기 Ar/Cl 플라즈마는 TiW 하부 전극을 공격/에칭하지 않는다. 이는 커패시터의 상부 및 하부 전극이 광범위한 다수의 표준 두께 및 박막 가공에 의해 회로의 나머지 부분에 연결되게 한다.
제2 양태는, 희석 HF 용액으로 세라믹 상을 에칭하여 한쪽 또는 양쪽에 텍스처링된 고표면적을 생성할 수 있는 스루 홀 비아를 사용하여, 커패시티 구조물에 대한 베이스 기재로서의 유리-세라믹을 부분적으로 또는 완전히 제거한다. 제3 양태는, 세라믹 상을 희석 HF로 에칭하여 고표면적 용량성 구조물을 생성할 수 있는 APEX® 글래스 기재의 한쪽면 또는 양쪽면 상의 포스트를 사용한다.
본 발명 및 이의 이점들이 상세히 설명되었지만, 첨부된 청구범위에 의해 한정된 본 발명의 사상 및 범위를 벗어나지 않으면서 다양한 변형, 대체 및 변경이 이루어질 수 있음을 이해해야 한다. 또한, 본 출원의 범위는 본원 명세서에 기술된 방법, 기기, 제조, 물질의 조성, 수단, 방법 및 단계의 특정 양태로 한정될 것을 의도하지 아니한다. 당업자가 본 발명의 명세서로부터 쉽게 이해할 것과 같이, 본 발명에 개시된 상응하는 양태와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 나중에 개발될 방법, 기기, 제조, 물질의 조성, 수단, 방법 또는 단계가 본 발명에 따라 사용될 수 있다. 따라서, 첨부된 청구범위는 이러한 방법, 기기, 제조, 물질의 조성, 수단, 방법 또는 단계를 이의 범위 내에 포함하고자 한다.

Claims (14)

  1. 삭제
  2. 단일 감광성 유리 기재 내에 생성된, 유리 세라믹 용량성 디바이스의 생성 방법으로서,
    상기 생성 방법은
    실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는 감광성 유리 기재를 제공하는 단계;
    상기 감광성 유리 기재 상에, 하나 이상의 비아 또는 포스트 채널에 대한 하나 이상의 디자인 레이아웃(design layout) 구조물을 포함하는 디자인 레이아웃을 마스킹하는 단계;
    상기 감광성 유리 기재의 적어도 한 부분을 상기 하나 이상의 디자인 레이아웃 구조물을 통해 활성화 에너지 공급원에 노출시키는 단계;
    상기 노출된 감광성 유리 기재를 상기 감광성 유리 기재의 유리 전이 온도 이상에서 적어도 10분간 가열하는 단계;
    상기 노출된 감광성 유기 기재의 적어도 한 부분을 결정성 재료로 변형시키기 위해 상기 가열되고 노출된 감광성 유리 기재를 냉각시켜 유리-결정성 기재를 형성하는 단계;
    상기 유리-결정성 기재를 에칭액으로 에칭하여 상기 하나 이상의 비아 또는 포스트 채널을 형성하는 단계;
    상기 각각의 하나 이상의 비아 또는 포스트 채널에 인접한 상기 유리-결정성 기재 및 상기 각각의 하나 이상의 비아 또는 포스트 채널 내 상기 유리-결정성 기재를 세라믹 재료로 전환시키는 단계;
    상기 유리 세라믹 용량성 디바이스의 커패시턴스를 증가시키기 위해, 상기 각각의 하나 이상의 비아 또는 포스트 채널에 인접한 상기 세라믹 재료의 표면 및 상기 각각의 하나 이상의 비아 또는 포스트 채널 내 상기 세라믹 재료의 표면을 희석 유리 에칭제로 세정하여, 상기 세라믹 재료의 표면을 텍스처링함으로써 상기 세라믹 재료의 표면의 표면적을 증가시키는 단계;
    세라믹 재료의 텍스처링된 표면을 갖는 상기 비아 또는 포스트 채널의 하나 이상을 금속으로 코팅하여 하부 전극을 형성시키는 단계;
    세라믹 재료의 텍스처링된 표면을 갖는 상기 비아 또는 포스트 채널의 하나 이상을 상기 금속으로 코팅하여 상부 전극을 형성시키는 단계; 및
    상기 감광성 유리 기재, 상기 상부 전극 및 상기 하부 전극 중 전부 또는 일부를 유전 매체로 코팅하는 단계를 포함하고,
    상기 상부 전극, 상기 하부 전극, 또는 이들 둘 다는 회로에 연결되도록 구성되는, 유리 세라믹 용량성 디바이스의 생성 방법.
  3. 제2항에 있어서, 상기 금속은 Au, Ag, Pt, Cu, W, TiW, TiN, TaN, WN, Al2O3, 또는 이들의 혼합물 또는 합금을 포함하는, 유리 세라믹 용량성 디바이스의 생성 방법.
  4. 제2항에 있어서, 상기 유전 매체는 증기상 유전체를 포함하는, 유리 세라믹 용량성 디바이스의 생성 방법.
  5. 제2항에 있어서, 상기 하부 전극 및 상기 상부 전극을 원자 층 증착법(ALD)을 사용하여 형성시키는 것을 추가로 포함하는, 유리 세라믹 용량성 디바이스의 생성 방법.
  6. 2개의 감광성 유리 기재 내에 생성된, 유리 세라믹 용량성 디바이스로서,
    실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는 제1 감광성 유리기재로서, 상기 제1 감광성 유리 기재 내의 하나 이상의 제1 비아 또는 포스트 채널, 및 상기 하나 이상의 제1 비아 또는 포스트 채널에 도포된 제1 금속 코팅을 포함하고, 각각의 제1 비아 또는 포스트 채널은 상기 유리 세라믹 용량성 디바이스의 커패시턴스를 증가시키기 위해 내부 텍스처링된 표면을 갖는, 제1 감광성 유리 기재,
    실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는 제2 감광성 유리 기재로서, 상기 제2 감광성 유리 기재 내의 하나 이상의 제2 비아 또는 포스트 채널, 및 상기 하나 이상의 제2 비아 또는 포스트 채널에 도포된 제2 금속 코팅을 포함하고, 각각의 제2 비아 또는 포스트 채널은 상기 유리 세라믹 용량성 디바이스의 커패시턴스를 증가시키기 위해 내부 텍스처링된 표면을 갖는, 제2 감광성 유리 기재; 및
    상기 제1 감광성 유리 기재와 상기 제2 감광성 유리 기재 사이에 위치하는 유전 매체의 층을 포함하는, 유리 세라믹 용량성 디바이스.
  7. 제6항에 있어서, 상기 하나 이상의 제1 비아 또는 포스트 채널에 연결된 제1 말단(end terminal), 및 상기 하나 이상의 제2 비아 또는 포스트 채널에 연결된 제2 말단을 추가로 포함하는, 유리 세라믹 용량성 디바이스.
  8. 제6항에 있어서, 상기 제1 금속 코팅, 상기 제2 금속 코팅, 또는 이들 둘 다가 Au, Ag, Pt, Cu, W, TiW, TiN, TaN, WN, Al2O3, 또는 이들의 혼합물 또는 합금을 포함하는, 유리 세라믹 용량성 디바이스.
  9. 제6항에 있어서, 상기 유전 매체가 증기상 유전체를 포함하는, 유리 세라믹 용량성 디바이스.
  10. 제6항에 있어서, 상기 제1 금속 코팅, 상기 제2 금속 코팅, 또는 이들 둘 다가 원자 층 증착법(ALD)을 사용하여 도포되는, 유리 세라믹 용량성 디바이스.
  11. 2개의 감광성 유리 기재 내에 생성된, 유리 세라믹 용량성 디바이스의 생성 방법으로서,
    상기 생성 방법은
    각각 적어도 실리카, 산화리튬, 산화알루미늄, 및 산화세륨을 포함하는, 제1 감광성 유리 기재 및 제2 감광성 유리 기재를 제공하는 단계;
    상기 제1 감광성 유리 기재 상에, 하나 이상의 제1 비아 또는 포스트 채널에 대한 하나 이상의 디자인 레이아웃 구조물을 포함하는 제1 디자인 레이아웃을 마스킹하는 단계;
    상기 제2 감광성 유리 기재 상에, 하나 이상의 제2 비아 또는 포스트 채널에 대한 하나 이상의 디자인 레이아웃 구조물을 포함하는 제2 디자인 레이아웃을 마스킹하는 단계;
    상기 제1 감광성 유리 기재의 적어도 한 부분을 상기 하나 이상의 제1 디자인 레이아웃 구조물을 통해 활성화 에너지 공급원에 노출시키는 단계;
    상기 제2 감광성 유리 기재의 적어도 한 부분을 상기 하나 이상의 제2 디자인 레이아웃 구조물을 통해 활성화 에너지 공급원에 노출시키는 단계;
    상기 노출된 제1 및 제2 감광성 유리 기재를, 상기 제1 및 제2 감광성 유리 기재의 유리 전이 온도 이상에서 적어도 10분간 가열하는 단계;
    상기 각각의 노출된 제1 및 제2 감광성 유리 기재의 적어도 한 부분을 결정성 재료로 변형시키기 위해 상기 가열되고 노출된 제1 및 제2 감광성 유리 기재를 냉각시켜, 각각의 제1 및 제2 유리-결정성 기재를 형성하는 단계;
    상기 제1 유리-결정성 기재를 에칭액으로 에칭하여, 상기 하나 이상의 제1 비아 또는 포스트 채널을 형성하는 단계;
    상기 제2 유리-결정성 기재를 에칭액으로 에칭하여, 상기 하나 이상의 제2 비아 또는 포스트 채널을 형성하는 단계;
    상기 각각의 하나 이상의 제1 비아 또는 포스트 채널에 인접한 상기 제1 유리-결정성 기재 및 상기 각각의 하나 이상의 제1 비아 또는 포스트 채널 내 상기 제1 유리-결정성 기재를 제1 세라믹 재료로 전환시키는 단계;
    상기 각각의 하나 이상의 제2 비아 또는 포스트 채널에 인접한 상기 제2 유리-결정성 기재 및 상기 각각의 하나 이상의 제2 비아 또는 포스트 채널 내 상기 제2 유리-결정성 기재를 제2 세라믹 재료로 전환시키는 단계;
    상기 유리 세라믹 용량성 디바이스의 커패시턴스를 증가시키기 위해, 상기 각각의 하나 이상의 제1 비아 또는 포스트 채널에 인접한 상기 제1 세라믹 재료의 표면 및 상기 각각의 하나 이상의 제1 비아 또는 포스트 채널 내 상기 제1 세라믹 재료의 표면을 희석 유리 에칭제로 세정하여, 상기 제1 세라믹 재료의 표면을 텍스처링함으로써 상기 제1 세라믹 재료의 표면의 표면적을 증가시키는 단계;
    상기 유리 세라믹 용량성 디바이스의 커패시턴스를 증가시키기 위해, 상기 각각의 하나 이상의 제2 비아 또는 포스트 채널에 인접한 상기 제2 세라믹 재료의 표면 및 상기 각각의 하나 이상의 제2 비아 또는 포스트 채널 내 상기 제2 세라믹 재료의 표면을 희석 유리 에칭제로 세정하여, 상기 제2 세라믹 재료의 표면을 텍스처링함으로써 상기 제2 세라믹 재료의 표면의 표면적을 증가시키는 단계;
    상기 하나 이상의 제1 비아 또는 포스트 채널을 제1 금속으로 코팅하여, 하부 전극을 형성하는 단계;
    상기 하나 이상의 제2 비아 또는 포스트 채널을 제2 금속으로 코팅하여, 상부 전극을 형성하는 단계; 및
    상기 제1 감광성 유리 기재 및 상기 제2 감광성 유리 기재 사이에 유전 매체의 층을 배치시키는 단계를 포함하는, 유리 세라믹 용량성 디바이스의 생성 방법.
  12. 제11항에 있어서, 상기 제1 금속, 상기 제2 금속, 또는 이들 둘 다의 코팅이 원자 층 증착법(ALD)을 사용하여 도포되는, 유리 세라믹 용량성 디바이스의 생성 방법.
  13. 제11항에 있어서, 상기 제1 금속, 상기 제2 금속, 또는 이들 둘 다가 Au, Ag, Pt, Cu, W, TiW, TiN, TaN, WN, Al2O3, 또는 이들의 혼합물 또는 합금을 포함하는, 유리 세라믹 용량성 디바이스의 생성 방법.
  14. 제11항에 있어서, 상기 유전 매체가 증기상 유전체를 포함하는, 유리 세라믹 용량성 디바이스의 생성 방법.
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