KR101169371B1 - 발광장치 - Google Patents

발광장치 Download PDF

Info

Publication number
KR101169371B1
KR101169371B1 KR1020117016394A KR20117016394A KR101169371B1 KR 101169371 B1 KR101169371 B1 KR 101169371B1 KR 1020117016394 A KR1020117016394 A KR 1020117016394A KR 20117016394 A KR20117016394 A KR 20117016394A KR 101169371 B1 KR101169371 B1 KR 101169371B1
Authority
KR
South Korea
Prior art keywords
layer
substrate
film
electrode
light emitting
Prior art date
Application number
KR1020117016394A
Other languages
English (en)
Other versions
KR20110095951A (ko
Inventor
순페이 야마자키
토루 타카야마
준야 마루야마
유미코 오노
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20110095951A publication Critical patent/KR20110095951A/ko
Application granted granted Critical
Publication of KR101169371B1 publication Critical patent/KR101169371B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/10—Deposition of organic active material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50—Forming devices by joining two substrates together, e.g. lamination techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/60—Forming conductive regions or layers, e.g. electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/80—Manufacture or treatment specially adapted for the organic devices covered by this subclass using temporary substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/982—Varying orientation of devices in array

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Electroluminescent Light Sources (AREA)
  • Liquid Crystal (AREA)
  • Recrystallisation Techniques (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은, 피박리층에 손상을 주지 않는 박리방법을 제공하여, 작은 면적을 갖는 피박리층의 박리 뿐만 아니라, 큰 면적을 갖는 피박리층을 전체면에 걸쳐서 수율이 좋게 박리하는 것을 가능하게 하는 것을 목적으로 하고 있다. 또한, 본 발명은, 여러가지 기재에 피박리층을 부착하여, 경량의 반도체장치 및 그것의 제작방법을 제공하는 것을 과제로 한다. 특히, 플렉시블한 필름에 TFT를 대표로 하는 여러가지 소자(박막 다이오드, 실리콘의 PIN 접합으로 이루어진 광전변환소자나 실리콘 저항소자)를 부착하여, 경량의 반도체장치 및 그것의 제작방법을 제공하는 것을 과제로 한다. (해결 방법) 기판 위에 금속층(11)을 설치하고, 또한, 상기 금속층(11)에 접해서 산화물층(12)을 설치하고, 다시 피박리층(13)을 형성하고, 상기 금속층(11)을 레이저광으로 조사함으로써 산화를 행해 금속 산화물층(16)을 형성시키면, 물리적수단으로 금속 산화물층(16)의 층 내부 또는 금속 산화물층(16)과 산화물층(12)과의 계면에서, 깨끗하게 분리할 수 있다.

Description

발광장치{LIGHT EMITTING DEVICE}
본 발명은, 피박리층의 박리방법, 특히 여러 가지 소자를 포함하는 피박리층의 박리방법에 관한 것이다. 덧붙여, 본 발명은, 박리된 피박리층을 기재에 부착하여 전사시킨 반도체 집적회로 혹은 박막 트랜지스터(이하, TFT라고 한다)를 갖는 반도체장치, 및 그것의 제작방법에 관한 것이다. 예를 들면, 액정 모듈로 대표되는 전기광학장치나 EL 모듈로 대표되는 발광 장치, 및 그와 같은 장치를 부품으로서 탑재한 전자기기에 관한 것이다.
이때, 본 명세서 중에 있어서 반도체장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기광학장치, 발광 장치, 반도체 회로 및 전자기기는 모두 반도체장치이다.
최근에, 유리 혹은 석영기판 등의 절연성 기판 위에 반도체 박막을 사용한 반도체 집적회로나 TFT 등을 구성하는 기술이 주목받고 있다. TFT는 IC나 전기광학장치와 같은 전자 디바이스에 널리 응용되고, 특히 화상표시장치의 스위칭소자로서 개발이 진행되고 있다.
이러한 화상표시장치의 응용에는 디지털 비디오 카메라, 액정 텔레비전 등 여러가지 것이 있지만, 특히 금후에는 휴대전화, 휴대 게임기, 휴대 텔레비젼 혹은 휴대 단말 등의 휴대용 전자기기에의 응용이 기대되어 있다. 이들 휴대용 전자기기로서 유저에게서 요구되는 특성으로서, 가벼울 것, 예를 들면 떨어뜨려도 깨지지 않는 튼튼한 것 등의 점을 들 수 있다.
그러나, 지금까지의 화상표시장치에 사용되는 기판은, 전술한 것과 같이 유리 혹은 석영기판 등 무기계 재료로 이루어진 기판이며, 무기계 재료 특유의 깨진다는 것과 무겁다고 하는 결점이 존재하고 있다. 이 결점을 극복하기 위해서 플렉시블한 플라스틱 필름 등으로 대표되는 가소성을 갖는 기재 위에 TFT를 형성하는 것이 시도되고 있다.
그러나, 플라스틱 필름 등은, 유리 혹은 석영기판 등과 비교하면 그것의 내열성이 낮아, TFT 제작시의 프로세스 온도에 제한이 생겨 버린다. 그 결과, 유리 혹은 석영기판 위에 형성되는 TFT와 비교해서 양호한 특성을 갖는 TFT를, 직접 플라스틱 필름 위에 제작하는 것이 곤란하였다. 이 때문에, 플라스틱 필름을 사용한 고성능의 화상표시장치나 발광 장치는 실현되지 않고 있다.
최근에는, 기판 상에 분리층을 거쳐서 존재하는 피박리층을 상기 기판으로부터 박리하는 박리방법이 이미 제안되어 있다. 예를 들면, 일본 특개평 10-125929호 공보, 특개평 10-125931호 공보에 기재된 기술은, 비정질 실리콘(또는 폴리실리콘)으로 이루어진 분리층을 설치하고, 기판을 통과시켜서 레이저광을 조사해서 비정질 실리콘에 포함되는 수소를 방출시킴으로써, 공극을 생기게 해서 기판을 분리시킨다고 하는 것이다. 덧붙여, 일본 특개평 10-125930호 공보에는, 이 기술을 이용하여 피박리층(공보에서는 피전사층이라고 부르고 있다)을 플라스틱 필름에 부착하여 액정표시장치를 완성시킨다고 하는 기재도 있다.
그러나, 상기 방법에서는 분리층으로서 비정질 실리콘 혹은 폴리실리콘을 사용하고 있기 때문에, 그것의 막두께 및 사용하는 레이저광의 파장에 따라서, 조사된 레이저광이 분리층을 투과해 피박리층에 손상을 주는 문제가 생각된다. 또한, 상기 방법에서는, 분리층 위에 소자를 제작한 경우, 소자 제작 프로세스에 있어서 고온의 열처리 등을 행하면, 분리층에 포함되는 수소가 확산해서 감소해 버려, 레이저광을 분리층에 조사해도 박리가 충분하게 행해지지 않을 우려가 있다. 따라서, 분리층에 포함되는 수소량을 유지하기 위해서, 분리층 형성후의 프로세스가 제한되어 버리는 문제가 있다. 또한, 상기 방법에서는 큰 면적을 갖는 피박리층을 박리하는 것은 곤란하다. 상기 공보에는, 피박리층에의 손상을 막기 위해서, 차광층 또는 반사층을 설치하는 기재도 있지만, 그 경우, 투과형 액정표시장치를 제작하는 것이 곤란하다.
본 발명자들은, 수많은 실험, 검토를 거듭하는 중에, 기판 위에 설치된 금속층에 접해서 산화물층을 설치하고, 또한 상기 산화물층 위에 TFT를 대표로 하는 여러가지 소자를 설치한 뒤, 상기 금속층을 산화시킴으로써 형성된 금속 산화물층 내부 또는 계면(금속 산화물층과 산화물층과의 계면)에 있어서 물리적 방법, 대표적으로는 기계적인 힘을 가하는 것(예를 들면, 인간의 손으로 당겨 벗기는 것)으로, 깨끗하게 분리되어, 기판 상에서 TFT 등의 소자를 박리하는 방법을 찾아냈다.
어떤 물질의 성질(물성)은 그것을 구성하는 원자, 분자의 배열 상태로 크게 다르다. 예를 들면, 결정 상태인 것과 비결정 상태인 것에서는, 광학적인 특성에서 말하면 분광 특성(투과율, 반사율, 흡수계수 등), 굴절률 등이 다르고, 또한 전기적인 특성에서 말하면 전기전도도 등이 다르며, 또한, 기타 특성에서 말하면, 강도, 경도, 밀도, 표면 에너지 등이 다르다. 또한, 같은 결정 상태 중에서도 결정격자의 면 방위(혹은 배향성)가 다르면 상기 각 특성은 각각의 방위에 의해 크게 다르다는 것이 알려져 있다. 또한, 이종의 결정의 집합체로 형성된 박막 다결정체에서는 그들 각 결정의 물성의 요인의 종합에 의해, 매크로로 본 물성이 결정되는 한편, 미크로로 본 물성은 매크로로 본 물성과는 다르다. 또한, 하나의 결정체와 다른 결정체의 경계부의 특성도 매크로로 본 특성과도 각 결정체와의 특성과도 다른 것이 당연하다.
일례 들면, 실리콘을 사용한 반도체 소자에서는, 비결정 상태의 것과 다결정상태의 것과, 또한, 단결정 상태의 것에서는 각각의 광학특성, 전기특성 등이 다른 것은 주지의 사실이다.
본 발명에서, 기판 위에 금속층을 설치하고, 이 금속층 위에 산화물층을 형성하고, 또한, 산화물층 위에 여러가지 소자를 형성 종료한 후에 상기 금속층을 산화시킨 경우, 금속층과 산화물층과의 계면에서 형성되는 금속 산화물이, 매크로로 본 경우, 부분적으로 다른 특성을 갖는 결정의 집합체로 구성되고, 그들 각 결정간의 상태가 응집력이 강한 부분과 약한 부분을 아울러 갖고 형성되고, 또는 결합력이 강한 부분과 약한 부분을 아울러 갖고 형성된다는 것이 용이하게 예상되어, 물리적인 힘에 의해 박리 또는 분리가 생기는 경우가 있을 수 있다고 예상할 수 있다.
본 발명에서는, 금속층을 산화시킬 때까지는, 금속층과 산화물층과의 계면은 일정 범위 내의 에너지 상태, 바꿔 말하면 결합 상태에서 서로 존재할 수 있기 때문, 분리를 행할 때까지의 사이에 막 박리(필링)가 생기지 않고 TFT 등 소자 제작 공정을 무사히 종료시키는 것이 가능하다.
본 명세서에서 개시하는 발광장치는, 플라스틱 또는 금속으로 형성되는 기판과, 상기 기판 위의 접착층과, 상기 접착층 위의 금속 산화물층과, 상기 금속 산화물층 위의 산화물층과, 상기 산화물층 위에 형성된 반도체층을 갖는 스위칭용 TFT 및 전류 제어용 TFT와, 제 1 전극, 상기 제 1 전극 위의 유기 화합물을 포함하는 층과, 상기 유기 화합물을 포함하는 층 위의 제 2 전극을 포함하고, 상기 전류 제어용 TFT에 상기 제 1 전극이 전기적으로 접속되는 발광소자와, 상기 제 1 전극의 양쪽 단부에 형성되고 상단부가 곡률 반경을 갖는 절연물과, 상기 발광 소자 위의 착색층을 포함하고, 상기 발광 소자는 백색 발광하고, 상기 백색 발광에 기인하는 빛은 상기 제 2 전극으로부터 상기 착색층을 통과하여 상방에 추출되고, 상기 반도체층은 상기 금속 산화물층을 형성하기 위한 열 처리에 의한 손상을 받지 않는 것을 특징으로 한다.
본원 발명이 개시하는 다른 발광장치는, 플라스틱 또는 금속으로 형성되는 기판과, 상기 기판 위의 접착층과, 상기 접착층 위의 금속 산화물층과, 상기 금속 산화물층 위의 금속층과, 상기 금속층 위의 산화물층과, 상기 산화물층 위에 형성된 반도체층을 갖는 스위칭용 TFT 및 전류 제어용 TFT와, 제 1 전극, 상기 제 1 전극 위의 유기 화합물을 포함하는 층과, 상기 유기 화합물을 포함하는 층 위의 제 2 전극을 포함하고, 상기 전류 제어용 TFT에 상기 제 1 전극이 전기적으로 접속되는 발광소자와, 상기 제 1 전극의 양쪽 단부에 형성되고 상단부가 곡률 반경을 갖는 절연물과, 상기 발광 소자 위의 착색층을 포함하고, 상기 발광 소자는 백색 발광하고, 상기 백색 발광에 기인하는 빛은 상기 제 2 전극으로부터 상기 착색층을 통과하여 상방에 추출되고, 상기 반도체층은 상기 금속 산화물층을 형성하기 위한 열 처리에 의한 손상을 받지 않는 것을 특징으로 한다.
상기 구성에 있어서, 상기 기판은 가곡성(可曲性)을 갖는 필름 형상의 기판인 것을 특징으로 한다.
상기 구성에 있어서, 상기 금속 산화물층은 Ti, Ta, W, Mo, Cr, Nd, Fe, Ni, Co, Zr, 또는 Zn인 것을 특징으로 한다.
상기 구성에 있어서, 상기 절연물은 유기 수지막 또는 실리콘을 포함하는 절연막인 것을 특징으로 한다.
상기 구성에 있어서, 상기 절연물은 하단부에 곡률을 갖는 것을 특징으로 한다.
본 명세서에서 개시하는 박리방법에 관한 발명의 구성은, 피박리층을 기판으로부터 박리하는 방법에 있어서, 상기 기판 위에 금속층과, 이 금속층에 접하는 산화물층과, 피박리층을 형성하는 공정과, 상기 금속층을 산화시켜서 산화 금속층을 형성하는 공정과, 상기 산화물층과 상기 피박리층에 지지체를 접착한 후, 상기 지지체에 접착된 피박리층을 상기 금속층이 설치된 기판으로부터 물리적 방법에 의해 상기 산화된 금속 산화물층 내부 또는 금속 산화물층과 산화물층과의 계면에서 박리하는 공정을 갖는 것을 특징으로 하는 박리방법이다.
상기 구성에 있어서, 상기 금속층은 Ti, Ta, W, Mo, Cr, Nd, Fe, Ni, Co, Zr, Zn으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어진 단층, 또는 이들의 적층인 것을 특징으로 한다.
또한, 상기 구성에 있어서, 상기 금속층에 접하는 산화물층은 스퍼터법에 의해 형성된 산화 실리콘막인 것을 특징으로 한다.
또한, 상기 피박리층은, 박막 트랜지스터, 실리콘의 PIN 접합으로 이루어진 광전변환소자, 유기 발광소자, 액정을 갖는 소자, 메모리 소자, 박막 다이오드, 또는 실리콘 저항소자를 포함하는 것을 특징으로 한다. 단, 이들 소자의 최하층에서 산화물층으로 접하는 층에, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 또한, 이들의 적층이 포함되어 있어도 좋다.
또한, 상기 구성에 있어서 상기 금속막을 산화시키는 공정은, 레이저광 조사, 열처리, 또는 레이저광 조사와 열처리의 복합 처리에 의해 행해지는 것을 특징으로 한다.
또한, 상기 구성에 있어서, 상기 레이저광은, 연속발진의 고체 레이저, 또는 펄스 발진의 고체 레이저로부터 발진된 레이저광이다. 대표적으로는, 상기 연속발진의 고체 레이저, 또는 펄스 발진의 고체 레이저로서는, YAG 레이저, YVO4 레이저, YLF 레이저, YAl03 레이저, 유리 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저로부터 선택된 1종 또는 복수종이 있다. 또한, 다른 연속발진의 레이저 또는 펄스 발진의 레이저로서는, 엑시머 레이저, Ar 레이저, Kr 레이저로부터 선택된 1종 또는 복수종이 있다.
또한, 상기 레이저광의 조사 방향은 기판측에서 금속층으로 조사하여도, 피박리층측에서 금속층으로 조사하여도, 양쪽에서 조사하여도 좋다.
또한, 상기 레이저광의 빔 형상은 원형이어도 삼각 형상, 사각 형상, 다각 형상, 타원 형상이어도 직선 형상이어도 좋으며, 그것의 사이즈도 미크론으로부터 밀리, 미터 사이즈의 어떤 것이라도 좋다(점 형상이어도 면 형상이어도 좋다). 또한, 상기 산화 공정에 있어서, 레이저광의 조사영역은 직전에 조사된 영역과 중첩(오버랩이라고 한다)을 가져도 좋고, 오버랩하지 않아도 좋다. 또한, 상기 레이저광의 파장은 10nm～1mm, 더욱 바람직하게는 100nm～10㎛의 것을 사용하는 것이 좋다.
레이저광 등의 빛을 조사했을 때에 생기는 현상은, 금속층이 빛의 에너지를 흡수함으로써 발열하고, 그 발생된 열에너지가 산화물층과의 계면에서 금속 산화물층의 형성에 기여한다고 생각된다. 종래기술에서 소개한 방법(예를 들면, 특개평 10-125929호 공보, 특개평 10-125930호 공보, 특개평 10-125931호 공보)에서는, 비정질 실리콘 막인 분리층 위에 피박리층인 소자를 형성한 경우, 소자 제작 프로세스에서, 400℃～600℃ 정도(반도체 실리콘 막의 결정화, 수소화에 필요한 온도)의 고온처리를 행하면, 분리층에 포함되는 수소가 확산해서 감소해 버려, 나중의 박리를 행하려고 하여 레이저광을 분리층에 조사 처리한 경우, 충분한 박리가 행해지지 않을 가능성이 있다. 그러나, 본 발명의 레이저광 조사에 의한 금속층의 산화 처리를 행하는 것으로 박리 가능하게 하는 방법에서는, 그것들의 걱정은 전혀 없기 때문, 박리층 형성시의 열적 프로세스를 제한시키는 일은 없다.
또한, 상기 구성에 있어서, 금속층은 기판과 금속층과의 사이에 다른 층, 예를 들면, 절연층 등을 설치해도 좋지만, 프로세스를 간략화하기 위해서는, 기판 위에 접해서 금속층을 형성하는 것이 바람직하다.
본 구성에 있어서 상기 금속층을 산화시키는 공정에서 레이저광 등의 빛을 사용하는 경우, 상기 피박리층 중에 금속층 혹은 금속 패턴 등, 빛에 대하여 상기 금속층과 같은 정도의 흡수를 나타내는 물질이 존재하는 경우에는, 상기 빛의 조사 방향을 기판측으로부터로 함으로써, 상기 금속층은 적어도 자외광, 가시광선, 적외광의 파장영역의 빛에 대하여 흡수는 나타내지만 투과율이 낮기 때문에, 상기 피박리층에는 직접 빛이 조사되는 일이 없어 손상을 막는 것이 가능해 진다.
또한, 본 구성에서의 상기 금속층을 산화시키는 공정에서 열처리를 사용하는 경우에는, 그 열처리방법에 한정은 없지만, 특히 RTA(래피드-써멀-어닐)법을 사용하면, 단시간에 처리를 행할 수 있고, 양산을 생각한 경우의 처리 매수 증가에도 대응이 쉬워진다.
또한, 상기 금속층이 산화되는 영역은, 기판측에 접해서 금속층을 형성한 경우에는, 금속층과 금속층 위에 형성된 산화물층의 계면이 되지만, 기판과 금속층과의 사이에 어떠한 층이 형성되어 있는 경우에는, 다시 기판과, 기판과 금속층과의 사이에 형성된 어떠한 층과의 계면이 생각된다. 후자인, 금속 산화물층이 금속층의 상하 2개의 계면에 형성되는 것이 예상되는 경우에 있어서, 피박리층을 기판으로부터 박리할 때에, 금속층과 상기 층들 사이에 형성된 금속 산화물층 내부 혹은 그것의 계면에서 박리가 생겼을 때에는, 그 후 다시, 금속층을 피박리층으로부터 박리를 행하면 된다.
본 발명의 다른 제작방법에 관한 구성은, 기판 위에 절연물층과, 해당 절연물층에 접하는 금속층과, 해당 금속층에 접하는 산화물층와, 해당 산화물층의 위쪽 에 반도체 소자를 포함하는 피박리층을 형성하는 공정과, 상기 금속층을 산화시킴으로써, 상기 절연층과의 사이, 또는 상기 산화물층과의 사이, 또는 상기 절연층과의 사이 및 상기 산화물층과의 사이의 양쪽에 금속 산화물층을 형성하는 공정과, 상기 피박리층과 지지체와를 접착한 후, 상기 지지체에 접착된 상기 피박리층을 기판으로부터 물리적 방법에 의해 상기 절연층과 접한 금속 산화물층 내부 또는 상기 절연층과 접한 상기 금속 산화물층과 상기 절연층과의 계면, 또는 상기 절연층과 접한 상기 금속 산화물층과 상기 금속층과의 계면, 또는 상기 산화물층과 접한 상기 금속 산화물층 내부, 또는 상기 산화물층과 접한 상기 금속 산화물층과 상기 산화물층과의 계면, 또는 상기 산화물층과 접한 상기 금속 산화물층과 상기 금속층과의 계면에서 박리하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제작방법이다.
상기 제작방법에 관한 각 구성에 있어서, 상기 기판은 유리 기판 또는 석영 기판이며, 상기 지지체는 플라스틱 기판, 또는 플라스틱 기재인 것을 특징으로 한다.
이때, 본 명세서 중에서, 물리적 방법이란, 화학적이 아니라, 물리적으로 인식되는 방법이며, 구체적으로는 역학의 법칙으로 환원할 수 있는 과정을 갖는 역학적 방법 또는 기계적 방법을 가리키며, 어떠한 역학적 에너지(기계적 에너지)를 변화시키는 방법을 가리키고 있다.
단, 상기 구성에 있어서, 물리적 방법에 의해 피박리층을 박리할 때, 지지체와의 결합력보다, 산화물층과 금속층과의 결합력이 작아지도록 하는 것이 필요하다.
또한, 상기 본 발명에 있어서, 기판은 투광성을 갖는 것이 바람직하지만, 투광성이 없는 경우에도, 피박리층측에서 광조사를 행하는 것이 가능하면 문제가 없다. 또한, 기판측에서 광조사를 행하는 경우에는, 상기 금속층이 흡수를 나타내는 영역의 빛을 투과시키는 기판이면 어떤 기판이어도 좋다.
이때, 본 명세서 중에 있어서 기술되고 있는 기재란, 피박리층을 예를 들면, 접착제를 이용하여 부착 고정되어 전사되는 것으로, 해당 기재의 종류는 특별하게 한정되지 않고, 플라스틱, 유리, 금속, 세라믹 등, 어떠한 조성의 것이어도 좋다. 또한, 본 명세서 중에 있어서, 지지체란, 물리적 수단에 의해 박리할 때에 피박리층과 접착하기 위한 것으로, 특별하게 한정되지 않고, 플라스틱, 유리, 금속, 세라믹 등, 어떠한 조성의 것이어도 좋다. 또한, 기재의 형상 및 지지체의 형상도 특별하게 한정되지 않고, 평면을 갖는 것, 곡면을 갖는 것, 가곡성을 갖는 것, 필름형의 것이어도 좋다. 또한, 반도체장치의 경량화를 최우선하는 것이라면, 기재로서는 필름형의 플라스틱 기판, 예를 들면, 폴리에틸렌테레프탈레이트(PET), 폴리에테르술폰(PES), 폴리에틸렌나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌테레프탈레이트(PBT), 폴리이미드 등의 플라스틱 기판이 바람직하다.
상기 반도체장치의 제작방법에 관한 상기 구성에 있어서, 액정표시장치를 제작하는 경우에는, 지지체를 대향기판으로 하고, 씰재를 접착재로서 사용해서 지지체를 피박리층에 접착해도 좋고, 혹은 액정소자를 구동하는 TFT까지 제작한 후, 기재에 전사를 행하고, 계속해서 액정소자 제작공정을 옮겨도 좋다. 전자의 경우, 상기 박리층에 설치된 소자는 화소전극을 가지고 있으며, 해당 화소전극과, 상기 대향기판과의 사이에는 액정재료가 충전되도록 한다.
또한, 상기 반도체장치의 제작방법에 관한 상기 구성에 있어서, EL 소자를 갖는 발광 장치로 대표되는 발광 장치를 제작하는 경우에는, 지지체를 봉지재로서 사용하여, 외부로부터 수분이나 산소라고 하는 유기 화합물층의 열화를 촉진하는 물질이 침입하는 것을 막도록 발광소자를 외부로부터 완전하게 차단하는 것이 바람직하다. 또한, 경량화를 최우선하는 것이라면, 필름형의 플라스틱 기판이 바람직하지만, 외부로부터 수분이나 산소라고 하는 유기 화합물층의 열화를 촉진하는 물질이 침입하는 것을 막는 효과는 약하기 때문에, 예를 들면, 지지체 위에 제 1 절연막과 제 2 절연막과 제 3 절연막을 설치하여, 충분하게 외부로부터 수분이나 산소라고 하는 유기 화합물층의 열화를 촉진하는 물질이 침입하는 것을 막는 구성으로 하면 좋다.
또한, 상기 반도체장치의 제작방법에 관한 상기 구성에 있어서, EL 소자를 갖는 발광 장치로 대표되는 발광 장치를 제작하는 다른 경우로서, 발광 장치를 구동하는 TFT까지 제작한 후, 기재에 전사를 행하고, 계속해서 발광장치 제작공정으로 옮겨도 좋다.
또한, 상기 반도체장치의 제작방법에 의해 얻어지는 본 발명의 구성은,절연 표면을 갖는 기판 상의 접착제에 접하도록 금속 산화물층을 구비하고, 해당 금속 산화물층의 위쪽에 소자를 구비한 것을 특징으로 하는 반도체장치이다.
또한, 상기 구성에 있어서, 상기 소자는, 박막 트랜지스터, 유기 발광소자, 액정을 갖는 소자, 메모리 소자, 박막 다이오드, 실리콘의 PIN 접합으로 이루어진 광전변환소자, 또는 실리콘 저항소자인 것을 특징으로 한다. 또한, 상기 구성에 있어서, 상기 기판은, 평면 또는 곡면을 갖는 플라스틱 기판인 것을 특징으로 한다. 또한, 상기 구성에 있어서, 상기 금속 산화물층은 레이저광 조사, 열처리, 또는 레이저광 조사와 열처리와의 복합 처리에 의해 형성된 것을 특징으로 한다. 이때, 이 금속 산화물층은, 박리공정시에 형성된 것이다.
본 발명은, 금속층에 대하여 레이저광 조사, 열처리, 또는 레이저광 조사와 열처리의 복합 처리를 행함으로써 산화 처리를 행하여, 결과적으로 금속 산화물층을 형성하고, 피박리층을 물리적 수단에 의해 용이하게 기판으로부터 박리할 수 있도록 함으로써, 산화 공정에 있어서 레이저 조사할 때에, 반도체층에 손상을 주고 싶지 않은 경우에는 기판측에서 금속층에 레이저 조사하기 때문에 직접 반도체층에 손상을 미치는 일이 없다.
또한, 본 발명은, 작은 면적을 갖는 피박리층의 박리 뿐만 아니라, 큰 면적을 갖는 피박리층을 전체면에 걸쳐 수율좋게 박리하는 것이 가능하다.
아울러, 본 발명은, 물리적 방법으로 용이하게 박리, 예를 들면, 인간의 손으로 벗겨내는 것이 가능하기 때문에, 양산에 적합한 프로세스라고 할 수 있다. 또한, 양산할 때에 피박리층을 벗기기 위한 제조 장치를 제작한 경우, 대형의 제조 장치도 저렴하게 제작할 수 있다.
도 1은, 실시의 형태를 나타낸 도면이다.
도 2는, 금속층의 광학특성을 도시한 도면이다.
도 3은, 액티브 매트릭스 기판의 제작 공정을 도시한 도면이다.(실시예 1)
도 4는, 액티브 매트릭스 기판의 제작 공정을 도시한 도면이다.(실시예 1)
도 5는, 액티브 매트릭스 기판의 제작 공정을 도시한 도면이다.(실시예 1)
도 6은, 액티브 매트릭스를 기판으로부터 박리하는 도면이다.(실시예1)
도 7은, 금속층의 산화 처리를 행할 때의 광조사 영역을 도시한 도면이다.(실시예 1)
도 8은, 액정표시장치의 단면도를 도시한 도면이다.(실시예 2)
도 9는, 발광 장치의 평면도 또는 단면도를 도시한 도면이다.(실시예 3)
도 10은, 발광 장치의 화소부의 단면 구조를 도시한 도면이다.(실시예 4)
도 11은, 전자기기의 일례를 도시한 도면이다.(실시예 5)
도 12는, 전자기기의 일례를 도시한 도면이다.(실시예 5)
(실시의 형태)
본 발명의 실시의 형태에 대해서, 이하에서 설명한다.
도1a 중에서, 10은 기판, 11은 금속층, 12는 산화물층, 13은 피박리층이다.
도1a에 있어서, 기판(10)은 상기 금속층(11)에 흡수되는 파장 영역의 빛에 대하여 투과성을 나타내는 것이면 무엇이든지 좋다.
우선, 도1a에 나타낸 것과 같이 기판(10) 위에 금속층(11)을 형성한다. 금속층(11)으로서 대표적인 예는 W, Ti, Ta, Mo, Nd, Ni, Co, Zr, Zn으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어진 단층, 또는 이것들의 적층을 사용할 수 있고, 그것의 막두께는 10nm～200nm, 바람직하게는 50nm～75nm로 한다.
또한, 스퍼터링법에서는 기판을 고정하는 일이 있기 때문에, 기판의 주연부 부근의 막두께가 불균일해지기 쉽다. 그 때문에, 드라이에칭에 의해 주연부의 금속층만을 제거하는 것이 바람직하지만, 그 때, 기판도 에칭되지 않도록, 기판(10)과 금속층(11)과의 사이에 산화 질화 실리콘 막으로 이루어진 절연막을 100nm 정도 형성해도 좋다.
다음에, 금속층(11) 위에 산화물층(12)을 형성한다. 산화물층(12)으로서, 스퍼터법에 의해, 산화 실리콘, 또는 질화 산화 실리콘을 금속층과 동등 이상의 막두께를 형성하면 좋다. 예를 들면, 10nm～600nm, 바람직하게는 150～200nm 정도가 좋다.
다음에, 산화물층(12) 위에 피박리층(13)을 형성한다. 이 피박리층(13)은 TFT를 대표로 하는 여러가지 소자(박막 다이오드, 실리콘의 PIN 접합으로 이루어진 광전변환소자나 실리콘 저항소자나 감압식 지문 센서 등의 센서 소자 등의 반도체장치)를 포함하는 층으로 하면 좋다.
다음에, 피박리층(13)을 고정하는 지지체가 되는 제 2 기판(15)을 제 1 접착재(14)로 붙인다.(도1b) 이때, 제 2 기판(15)은 제 1 기판(10)보다도 강성이 높은 것이 바람직하다. 또한, 제 1 접착재로서는 일반적인 접착재, 양면 테이프, 또는 이들의 조합을 사용하면 좋다.
다음에, 금속층(11)의 산화 처리를 행한다. 구체적으로는, 레이저광 등의 빛의 조사, 혹은 열처리, 또는 그것들의 복합 처리를 행함으로써 금속층이 산화된다. 도1c에서는, 광조사에 의한 산화 공정을 나타내고 있다.
상기 금속층(11)의 산화 처리에 의해, 금속 산화물층(16)이 형성된다.(도1d)
다음에, 금속층(11)이 설치되는 기판(10)을 물리적 수단에 의해 벗긴다.(도1e) 여기에서는 피박리층(13)의 기계적 강도가 약하여, 박리시에 피박리층(13)이 파괴되어 버리는 경우를 가정해서 나타내고 있지만, 피박리층(13)의 기계적 강도가 충분히 강하여, 박리시에 피박리층(13)이 파괴되지 않는 경우에는, 제 1 접착재(14)와 제 2 기판(15)(지지체)은 박리시에 불필요하게 되어 생략가능하다.
도1f는 피박리층(13)이 박리된 후의 상태를 나타낸다.
도1g는 피박리층(13)을 전사하기 위한 기재인 제 3 기판(18)을 제 2 접착재(17)로 붙인 상태를 나타낸다. 제 3 기판(18)의 종류는 특별히 한정되지 않고, 플라스틱, 유리, 금속, 세라믹 등, 어떠한 조성의 것이어도 좋다. 또한, 형상도 특별하게 한정되지 않고, 평면을 갖는 것, 곡면을 갖는 것, 가곡성을 갖는 것, 필름형의 것이어도 좋다.
다음에, 물리적인 방법으로 제 1 접착재(14)를 제거 또는 박리함으로써 제 2 기판을 벗긴다.(도1h)
다음에, EL층(21)을 형성하고, EL층(21)을 봉지재가 되는 제 4 기판(19)을 제 3 접착재(20)로 봉지한다.(도1i) 이때, 제 3 접착재(20)가 유기 화합물층의 열화를 촉진하는 물질(수분이나 산소)을 충분히 블록킹할 수 있는 재료이면 특히 제 4 기판(19)은 필요하지 않다. 여기에서는, EL 소자를 사용한 발광 장치를 제작하는 예를 나타내었지만, EL 소자에 한정되지 않고, 여러가지 반도체장치를 완성시킬 수 있다.
액정표시장치를 제작하는 경우에는, 지지체를 대향기판으로 하고, 씰재를 접착재로서 사용해서 지지체를 피박리층에 접착하면 된다. 이 경우, 피박리층에 설치된 소자는 화소전극을 가지고 있고, 해당 화소전극과, 상기 대향기판과의 사이에는 액정재료가 충전되도록 한다. 또한, 액정표시장치를 제작하는 순서는, 특별하게 한정되지 않고, 지지체로서의 대향기판을 부착하고, 액정을 주입한 후에 기판을 박리해서 전사체(전사하기 위한 기재)로서의 플라스틱 기판을 붙여도 좋고, 화소전극을 형성한 후, 기판을 박리하고, 제 1 전사체로서의 플라스틱 기판을 붙인 후, 제 2 전사체로서의 대향기판을 붙여도 좋다.
또한, 마찬가지로 발광 장치를 제작하는 순서도 특별하게 한정되지 않고, 발광소자를 형성한 후, 지지체로서의 플라스틱 기판을 붙여, 기판을 박리하고, 기재로서의 플라스틱 기판을 붙여도 좋고, 발광소자를 형성한 후, 기판을 박리하고, 제 1 전사체로서의 플라스틱 기판을 붙인 후, 제 2 전사체로서의 플라스틱 기판을 붙여도 좋다.
도2에, 본 발명에 의한 금속층 (텅스텐 막 50nm) 및 산화물층(스퍼터링법에 의한 산화 실리콘막 200nm)을 형성한 단계에서의 광학특성의 예를 나타낸다. 또한, 이 광학특성은, 기판으로서 유리를 사용하고, 이 유리 기판측에서 입사한 빛의 반사율, 투과율을 측정한 것이다. 또한, 흡수율은 투과율과 반사율을 더한 1로부터 의 차이로 하고 있다.
도2b에서 알 수 있는 바와 같이 측정된 범위의 파장영역에서의 투과율은 6%에도 미치지 않는 한편, 흡수는 적어도 40% 정도를 넘고 있다(도2c). 이 때문에 기판측에서 금속층에 레이저광을 조사해도, 이 금속층에서 빛 에너지를 흡수하여, 투과시키지 않기 때문에, 피박리층에 손상을 미치는 일은 없다.
(실시예)
[실시예1]
본 발명의 실시예를 도3～도7을 사용하여 설명한다. 여기에서는, 동일기판 위에 화소부와, 화소부의 주변에 설치된 구동회로의 TFT(n채널형 TFT 및 p채널형 TFT)을 동시에 제작하는 방법에 대해서 상세히 설명한다. 이때, 여기에서는 반사형의 액정표시장치를 제작하기 위한 액티브 매트릭스 기판을 제작하는 예를 나타내지만, 특별하게 한정되지 않고, 적절히, TFT의 배치나 화소전극의 재료를 변경하면, 투과형의 액정표시장치를 제작하는 것도, 유기 화합물을 포함하는 발광층을 갖는 발광장치를 제작하는 것도 가능하다는 것은 말할 필요도 없는 것이다.
기판(100)로서는, 유리 기판(AN100)을 사용했다. 우선, 기판 위에는, PCVD법에 의해 산화 질화 실리콘층(101)을 100nm의 막두께로 막형성했다.
다음에, 스퍼터링법에 의해 금속층으로서 텅스텐층(102)을 50nm의 막두께로 막형성하고, 대기 해방시키지 않고 연속적으로 스퍼터법에 의해 산화물층(103a)으로서 산화 실리콘층을 200nm의 막두께로 막형성했다. 산화 실리콘층의 막형성 조건은, RF 방식의 스퍼터 장치를 사용하고, 산화 실리콘 타깃(직경 30.5cm)을 사용하여, 기판을 가열하기 위해서 가열된 아르곤 가스를 유량 30sccm으로서 흘리고, 기판 온도 300℃, 막형성 압력 0.4Pa, 막형성 전력 3kW, 아르곤 유량/산소 유량=10sccm/30sccm으로 했다.
다음에, 기판 주연부 또는 단부면의 텅스텐층을 드라이에칭에 의해 제거한다.
다음에, 플라즈마 CVD법으로 막형성 온도 300℃, 원료 가스 SiH4, N20로 제작되는 산화 질화 실리콘 막(103b)(조성비 Si=32% O=59%, N=7%, H=2%)을 100nm의 두께로 적층 형성하고, 또한, 대기 해방시키지 않고 연속적으로 플라즈마 CVD법으로 막형성 온도 300℃, 막형성 가스 SiH4로 비정질 구조를 갖는 반도체층(여기에서는 비정질 실리콘층)을 54nm의 두께로 형성했다.
다음에, 중량환산으로 10ppm의 니켈을 포함하는 초산 니켈염 용액을 스피너로 도포한다. 도포 대신에 스퍼터법으로 니켈 원소를 전체면에 살포하는 방법을 이용하여도 좋다. 다음에, 가열처리를 행해 결정화시켜 결정구조를 갖는 반도체막(여기에서는 폴리실리콘층)을 형성한다. 여기에서는 탈수소화를 위한 열처리(500℃, 1시간) 후에, 결정화를 위한 열처리(550℃, 4시간)을 행해서 결정구조를 갖는 실리콘 막을 얻는다. 이때, 여기에서는 실리콘의 결정화를 조장하는 금속 원소로서 니켈을 사용한 결정화기술을 사용했지만, 다른 공지의 결정화기술, 예를 들면, 고상 성장법이나 레이저 결정화법을 이용하여도 좋다.
다음에, 결정구조를 갖는 실리콘 막 표면의 산화막을 희불산 등으로 제거한 후, 결정화율을 높여, 결정립 내부에 남겨지는 결함을 보수하기 위한 레이저광(XeCl: 파장 308nm)의 조사를 대기중, 또는 산소 분위기중에서 행한다. 레이저광으로는 파장 400nm 이하의 엑시머 레이저광이나, YAG 레이저의 제 2 고조파, 제 3 고조파를 사용한다. 여기에서는, 반복 주파수 10～1000Hz 정도의 펄스 레이저광을 사용하여, 이 레이저광을 광학계로 100～500mJ/cm2로 집광하여, 90～95%의 오버랩율을 갖고 조사하고, 실리콘 막 표면을 주사시키면 좋다. 여기에서, 반복 주파수 30Hz, 에너지 밀도 470mJ/cm2으로 레이저광의 조사를 대기중에서 행했다. 이때, 대기중, 또는 산소 분위기중에서 행하기 때문에, 레이저광의 조사에 의해 표면에 산화막이 형성된다. 이때, 여기에서는 펄스 레이저를 사용한 예를 나타내었지만, 연속발진의 레이저를 이용하여도 좋으며, 비정질 반도체막의 결정화에 있어서, 대입경으로 결정을 얻기 위해서는, 연속발진이 가능한 고체 레이저를 사용하여, 기본파의 제 2 고조파～제4고조파를 적용하는 것이 바람직하다. 대표적으로는, Nd:YVO4 레이저(기본파 1064nm)의 제 2 고조파(532nm)나 제 3 고조파(355nm)을 적용하면 좋다. 연속발진의 레이저를 사용하는 경우에는, 출력 10W의 연속발진의 YVO4 레이저에서 출사된 레이저광을 비선형 광학소자에 의해 고조파로 변환한다. 또한, 공진기 내부에 YVO4 결정과 비선형 광학소자를 넣고, 고조파를 출사하는 방법도 있다. 그리고, 바람직하게는 광학계에 의해 조사면에서 사각형 또는 타원 형상의 레이저광으로 성형하고, 피처리 물체에 조사한다. 이때의 에너지 밀도는 0.01～100MW/cm2 정도(바람직하게는, 0.1～10MW/cm2)가 필요하다. 그리고, 10～2000cm/s 정도의 속도로 레이저광에 대하여 상대적으로 피박리층을 포함하는 반도체막을 이동시켜 조사하면 좋다. 이때, 이 레이저광을 조사할 때에는, 기판측이 아니라, 실리콘 막 면측에서 조사한다.
다음에, 상기 레이저광의 조사에 의해 형성된 산화막에 덧붙여, 오존수로 표면을 120초 처리해서 합계 1～5nm의 산화막으로 이루어진 배리어층을 형성한다.
본 실시예에서는 오존수를 이용하여 배리어층을 형성했지만, 산소 분위기하의 자외선의 조사로 결정구조를 갖는 반도체막의 표면을 산화하는 방법이나 산소 플라스마처리에 의해 결정구조를 갖는 반도체막의 표면을 산화하는 방법이나 플라즈마 CVD법이나 스퍼터링법이나 증착법 등으로 1～10nm 정도의 산화막을 퇴적해서 배리어층을 형성해도 좋다. 또한, 배리어층을 형성하기 전에 레이저광의 조사에 의해 형성된 산화막을 제거해도 좋다.
다음에, 배리어층 위에 스퍼터법으로 게터링 사이트가 되는 아르곤 원소를 포함하는 비정질 실리콘 막을 10nm～400nm, 여기에서는 막두께 100nm로 막형성한다. 본 실시예에서는, 아르곤 원소를 포함하는 비정질 실리콘 막은, 실리콘 타깃 을 이용하여 아르곤을 포함하는 분위기하에서 형성한다. 플라즈마 CVD법을 이용하여 아르곤 원소를 포함하는 비정질 실리콘막을 형성하는 경우, 막형성 조건은, 모노실란과 아르곤의 유량비(SiH4:Ar)을 1:99로 하고, 막형성 압력을 6.665Pa(0.05 Torr)로 하며, RF 파워 밀도를 0 .087W/cm2로 하고, 막형성 온도를 350℃로 한다.
그 후에, 650℃로 가열된 로에 넣어서 3분의 열처리를 행해 게터링하여, 결정구조를 갖는 반도체막 중의 니켈 농도를 저감한다. 로 대신에 램프 어닐장치 을 이용하여도 좋다.
다음에, 배리어층을 에칭 스톱퍼로 하여, 게터링 사이트인 아르곤 원소를 포함하는 비정질 실리콘 막을 선택적으로 제거한 후, 배리어층을 희불산으로 선택적으로 제거한다. 이때, 게터링시에, 니켈은 산소 농도가 높은 영역을 이동하기 쉬운 경향이 있기 때문에, 산화막으로 이루어진 배리어층을 게터링후에 제거하는 것이 바람직하다.
다음에, 얻어진 결정 구조를 갖는 실리콘막(폴리실리콘막으로도 불린다)의 표면에 오존수로 얇은 산화막을 형성한 후, 레지스트로 이루어진 마스크를 형성하고, 원하는 형상으로 에칭 처리해서 섬 형상으로 분리된 반도체층을 형성한다. 반도체층을 형성한 후, 레지스트로 이루어진 마스크를 제거한다.
이상의 공정으로 기판(100) 위에 금속층(102), 산화물층(103a), 하지 절연막(103b)을 형성하여, 결정 구조를 갖는 반도체막을 얻은 후, 원하는 형상으로 에칭 처리해서 섬 형상으로 분리된 반도체층(104～108)을 형성할 수 있다.
다음에, 불산을 포함하는 에쳔트로 산화막을 제거함과 동시에 실리콘막의 표면을 세정한 후, 게이트 절연막(109)이 되는 실리콘을 주성분으로 하는 절연막을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 115nm의 두께로 산화 질화 실리콘막(조성비 Si=32%, O=59%, N=7%, H=2%)으로 형성한다.
다음에, 도3a에 나타낸 것과 같이 게이트 절연막(109) 위에 막두께 20～100nm의 제 1 도전막(110a)과, 막두께 100～400nm의 제 2 도전막(110b)을 적층형성한다. 본 실시예에서는, 게이트 절연막(109) 위에 막두께 50nm의 질화 탄탈막, 막두께 370nm의 텅스텐 막을 순차적으로 적층한다.
제 1 도전막 및 제 2 도전막을 형성하는 도전성 재료로서는 Ta, W, Ti, Mo, Al, Cu로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 혹은 화합물 재료로 형성한다. 또한, 제 1 도전막 및 제 2 도전막으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘 막으로 대표되는 반도체막이나, AgPdCu 합금을 이용하여도 좋다. 또한, 2층 구조에 한정되지 않고, 예를 들면, 막두께 50nm의 텅스텐 막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화 티타늄 막을 순차적으로 적층한 3층 구조로 하여도 좋다. 또한, 3층 구조로 하는 경우, 제 1 도전막의 텅스텐 대신에 질화 텅스텐을 이용하여도 좋고, 제 2 도전막의 알루미늄과 실리콘의 합금(Al-Si)막 대신에 알루미늄과 티타늄의 합금막(Al-Ti)을 이용하여도 좋으며, 제 3 도전막의 질화 티타늄 막 대신에 티타늄 막을 이용하여도 좋다. 또한, 단층 구조이어도 좋다.
다음에 도3b에 나타낸 것과 같이 광 노광공정에 의해 레지스트로 이루어진 마스크(112～117)를 형성하고, 게이트 전극 및 배선을 형성하기 위한 제 1 에칭 처리를 행한다. 제 1 에칭 처리에서는 제 1 및 제 2 에칭 조건으로 행한다. 에칭으로는 ICP(Inductively Coupled Plasma: 유도 결합형 플라즈마) 에칭법을 사용하면 좋다. ICP 에칭법을 사용하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극온도 등)을 적절히 조절함으로써 원하는 테이퍼 형상으로 막을 에칭할 수 있다. 이때, 에칭용 가스로서는, Cl2, BCl3, SiCl4, CCl4 등을 대표로 하는 염소계 가스 또는 CF4, SF6, NF3 등을 대표로 하는 불소계 가스, 또는 O2을 적절히 사용할 수 있다.
본 실시예에서는, 기판측(시료 스테이지)에도 150W의 RF(13.56MHz) 전력을 투입하여, 실질적으로 부의 자기 바이어스 전압을 인가한다. 이때, 기판측의 전극 면적 사이즈는, 12.5cm×12.5cm이며, 코일형의 전극 면적 사이즈(여기에서는 코일이 설치된 석영 원판)는, 직경 25cm의 원판이다. 이 제 1 에칭 조건에 의해 W막을 에칭해서 제 1 도전층의 단부를 테이퍼 형상으로 한다. 제 1 에칭 조건에서의 W에 대한 에칭 속도는 200.39nm/min, TaN에 대한 에칭 속도는 80.32nm/min이며, TaN에 대한 W의 선택비는 약 2.5이다. 또한, 이 제 1 에칭 조건에 의해, W의 테이퍼 각도는 약 26°가 된다. 이후, 레지스트로 이루어진 마스크(112～117)를 제거하지 않고 제 2 에칭 조건으로 바꾸어, 에칭용 가스로 CF4와 Cl2를 사용하여, 각각의 가스 유량비를 30/30(sccm)으로 해서 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56Hz) 전력을 투입해서 플라즈마를 생성하고 약 30초정도의 에칭을 행했다. 기판측(시료 스테이지)에도 20W의 RF(13?56MHz) 전력을 투입하여, 실질적으로 부의 자기 바이어스 전압을 인가한다. CF4와 Cl2를 혼합한 제 2 에칭 조건에서는 W막 및 TaN막도 같은 정도로 에칭된다. 제 2 에칭 조건에서의 W에 대한 에칭 속도는 58.97nm/min, TaN에 대한 에칭 속도는 66.43nm/min이다. 이때, 게이트 절연막 위에 잔사를 남기지 않고 에칭하려면, 10～20% 정도의 비율로 에칭 시간을 증가시키면 좋다.
상기 제 1 에칭 처리에서는, 레지스트로 이루어진 마스크의 형상을 알맞은 것으로 함으로써, 기판측에 인가하는 바이어스 전압의 효과에 의해 제 1 도전층 및 제 2 도전층의 단부가 테이퍼 형상이 된다. 이 테이퍼부의 각도는 15～45°로 하면 좋다.
이렇게 해서, 제 1 에칭 처리에 의해 제 1 도전층과 제 2 도전층으로 이루어진 제 1 형상의 도전층(119～124)(제 1 도전층(119a～124a)과 제 2 도전층(119b～124b))을 형성한다. 게이트 절연막으로 되는 절연막(109)은, 10～20nm 정도 에칭되어, 제 1 형상의 도전층(119～124)으로 덮이지 않은 영역이 두꺼워진 게이트 절연막(118)이 된다.
다음에, 레지스트로 이루어진 마스크를 제거하지 않고 제 2 에칭 처리를 행한다. 여기에서는, 에칭용 가스로 SF6와 Cl2와 O2를 사용하고, 각각의 가스 유량비를 24/12/24(sccm)로 해서 1.3Pa의 압력으로 코일형의 전극에 700W의 RF(13.56MHz) 전력을 투입하고 플라즈마를 생성해서 에칭을 25초 행했다. 기판측(시료 스테이지)에도 10W의 RF(13.56MHz) 전력을 투입하여, 실질적으로 부의 자기 바이어스 전압을 인가한다. 제 2의 에칭 처리에서의 W에 대한 에칭 속도는, 227.3nm/min, TaN에 대한 에칭 속도는 32.1nm/min이며, TaN에 대한 W의 선택비는 7.1이고, 절연막(118)인 SiON에 대한 에칭 속도는 33.7nm/min이며, SiON에 대한 W의 선택비는 6.83이다. 이렇게 에칭 가스용 가스로 SF6를 사용한 경우, 절연막(118)과의 선택비가 높으므로 막 감소를 억제할 수 있다. 본 실시예에서는 절연막(118)에 있어서 약 8nm 밖에 막 감소가 일어나지 않는다.
이 제 2 에칭 처리에 의해 W의 테이퍼 각도는 70°가 되었다. 이 제 2 에칭 처리에 의해 제 2 도전층(126b～131b)을 형성한다. 한편, 제 1 도전층은, 거의 에칭되지 않고, 제 1 도전층(126a～131a)이 된다. 이때, 제 1 도전층(126a～131a)은, 제 1 도전층(119a～124a)과는 거의 동일 사이즈이다. 실제로는, 제 1 도전층의 폭은, 제 2 에칭 처리전과 비교해서 약 0.3㎛ 정도, 즉 선폭 전체로 0.6㎛ 정도 후퇴하는 경우도 있지만 거의 사이즈에 변화가 없다.
또한, 2층 구조 대신에, 막두께 50nm의 텅스텐 막, 막두께 500nm의 알루미늄과 실리콘의 합금(Al-Si)막, 막두께 30nm의 질화 티타늄 막을 순차적으로 적층한 3층 구조로 했을 경우, 제 1 에칭 처리의 제 1 에칭 조건으로서는, BCl3와 Cl2과 O2를 원료 가스로 사용하고, 각각의 가스 유량비를 65/10/5(sccm)로 해서 기판측(시료 스테이지)에 300W의 RF(13.56MHz) 전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 450W의 RF(13.56MHz) 전력을 투입해서 플라즈마를 생성하여 117초의 에칭을 행하면 좋으며, 제 1 에칭 처리의 제 2 에칭 조건으로서는, CF4과 Cl2과 O2를 사용하여, 각각의 가스 유량비를 25/25/10(sccm)을 해서 기판측(시료 스테이지)에도 20W의 RF(13.56MHz) 전력을 투입하고, 1Pa의 압력으로 코일형의 전극에 500W의 RF(13.56MHz) 전력을 투입해서 플라즈마를 생성하여 약 30초 정도의 에칭을 행하면 좋고, 제 2 에칭 처리로서는 BCl3과 Cl2을 사용하여, 각각의 가스 유량비를 20/60(sccm)으로 해서 기판측(시료 스테이지)에는 100W의 RF(13.56MHz) 전력을 투입하고, 1.2Pa의 압력으로 코일형의 전극에 600W의 RF(13.56MHz) 전력을 투입해서 플라즈마를 생성하여 에칭을 행하면 좋다.
다음에, 레지스트로 이루어진 마스크를 제거한 후, 제 1 도핑 처리를 행해서 도3d의 상태를 얻는다. 도핑 처리는 이온 도프법, 혹은 이온 주입법으로 행하면 좋다. 이온 도프법의 조건은 도즈량을 1.5×1014 atoms/cm2로 하고 가속 전압을 60～100kV로 하여 행한다. n형을 부여하는 불순물 원소로서, 전형적으로는 인(P) 또는 비소(As)를 사용한다. 이 경우, 제 1 도전층 및 제 2 도전층(126～130)이 n형을 부여하는 불순물 원소에 대한 마스크가 되어, 자기 정합적으로 제 1 불순물 영역(132～136)이 형성된다. 제 1 불순물 영역(132～136)에는 1×1016～1×1017/cm3의 농도 범위로 n형을 부여하는 불순물 원소를 첨가한다. 여기에서는, 제 1 불순물 영역과 같은 농도 범위의 영역을 n-- 영역으로도 부른다.
이때, 본 실시예에서는 레지스트로 이루어진 마스크를 제거한 후, 제 1 도핑 처리를 행했지만, 레지스트로 이루어진 마스크를 제거하지 않고 제 1 도핑 처리를 행해도 좋다.
다음에, 도4a에 나타낸 것과 같이 레지스트로 이루어진 마스크(137～139)를 형성하여 제 2 도핑 처리를 행한다. 마스크 137은 구동회로의 p채널형 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하는 마스크이고, 마스크 138은 구동회로의 n채널형 TFT의 하나를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역을 보호하는 마스크이며, 마스크 139는 화소부의 TFT를 형성하는 반도체층의 채널 형성 영역 및 그 주변의 영역이 저장용량이 되는 영역을 보호하는 마스크이다.
제2도핑 처리에 있어서의 이온 도프법의 조건은 도즈량을 1.5×1015atoms/cm2로 하고 가속 전압을 60～100kV로 하여 인(P)을 도핑한다. 여기에서는, 제 2 도전층(126b～128b)을 마스크로 하여 각 반도체층에 불순물 영역이 자기 정합적으로 형성된다. 물론, 마스크(137～139)로 덮인 영역에는 첨가되지 않는다. 이렇게 해서, 제 2 불순물 영역(140～142)과, 제 3 불순물 영역(144)이 형성된다. 제 2 불순물 영역(140～142)에는 1×1020～1×1021/cm3의 농도 범위로 n형을 부여하는 불순물 원소가 첨가되어 있다. 여기에서는, 제 2 불순물 영역과 같은 농도 범위의 영역을 n+ 영역으로도 부른다.
또한, 제 3 불순물 영역은 제 1 도전층에 의해 제 2 불순물 영역보다도 저농도로 형성되고, 1×1018～1×1019/cm3의 농도 범위로 n형을 부여하는 불순물 원소가 첨가되게 된다. 이때, 제 3 불순물 영역은, 테이퍼 형상인 제 1 도전층의 부분을 통과시켜 도핑을 행하기 때문에, 테이퍼부의 단부를 향해서 불순물 농도가 증가하는 농도 구배를 가지고 있다. 여기에서는, 제 3 불순물 영역과 같은 농도 범위의 영역을 n- 역으로도 부른다. 또한, 마스크(138, 139)로 덮인 영역은, 제 2 도핑 처리로 불순물 원소가 첨가되지 않고, 제 1 불순물 영역(146, 147)이 된다.
다음에, 레지스트로 이루어진 마스크(137～139)를 제거한 후, 새롭게 레지스트로 이루어진 마스크(148～150)를 형성해서 도4b에 나타낸 것과 같이 제 3 도핑 처리를 행한다.
구동회로에 있어서, 상기 제 3 도핑 처리에 의해, p채널형 TFT를 형성하는 반도체층 및 저장용량을 형성하는 반도체층에 p형의 도전형을 부여하는 불순물 원소가 첨가된 제 4 불순물 영역(151, 152) 및 제 5 불순물 영역(153, 154)을 형성한다.
또한, 제 4 불순물 영역(151, 152)에는 1×1020～1×1021/cm3의 농도 범위로 p형을 부여하는 불순물 원소가 첨가되도록 한다. 한편, 제 4 불순물 영역(151, 152)에는 이전의 공정에서 인(P)이 첨가된 영역(n-- 영역)이지만, p 형을 부여하는 불순물 원소의 농도가 그것의 1.5～3배 첨가되어 있어서 도전형은 p형으로 되어 있다. 여기에서는, 제 4 불순물 영역과 같은 농도 범위의 영역을 p+ 영역으로도 부른다.
또한, 제 5 불순물 영역(153, 154)은 제 2 도전층(127a)의 테이퍼부와 겹치는 영역에 형성되는 것이며, 1×1018～1×1020/cm3의 농도 범위로 p형를 부여하는 불순물 원소가 첨가되도록 한다. 여기에서는, 제 5 불순물 영역과 같은 농도 범위의 영역을 p- 영역으로도 부른다.
이상까지의 공정으로 각각의 반도체층에 n형 또는 p형의 도전형을 갖는 불순물 영역이 형성된다. 도전층 126～129는 TFT의 게이트 전극이 된다. 또한, 도전층 130은 화소부에 있어서 저장용량을 형성하는 한쪽의 전극이 된다. 또한, 도전층 131은 화소부에 있어서 소스 배선을 형성한다.
다음에, 거의 전체면을 덮는 절연막(도면에는 나타내지 않는다)을 형성한다. 본 실시예에서는, 플라즈마 CVD법에 의해 막두께 50nm의 산화 실리콘 막을 형성했다. 물론, 이 절연막은 산화 실리콘 막에 한정되는 것은 아니며, 다른 실리콘을 포함하는 절연막을 단층 또는 적층 구조로서 사용해도 좋다.
다음에, 각각의 반도체층에 첨가된 불순물 원소를 활성화 처리하는 공정을 행한다. 이 활성화 공정은, 램프 광원을 사용한 래피드?써멀?어닐법(RTA법), 또는 YAG 레이저 또는 엑시머 레이저를 이면으로부터 조사하는 방법, 또는 로를 사용한 열처리, 혹은 이것들의 방법 중, 어느 한 개와 조합한 방법에 의해 행한다.
또한, 본 실시예에서는, 상기 활성화 이전에 절연막을 형성한 예를 나타내었지만, 상기 활성화를 행한 후, 절연막을 형성하는 공정으로 하여도 좋다.
다음에, 질화 실리콘 막으로 이루어진 제 1 층간 절연막(155)을 형성해서 열처리(300～550℃에서 1～12시간의 열처리)를 행하여, 반도체층을 수소화하는 공정을 행한다.(도4c) 이 공정은 제 1 층간 절연막(155)에 포함되는 수소에 의해 반도체층의 댕그링 본드를 종단하는 공정이다. 산화 실리콘막으로 이루어진 절연막(도면에는 나타내지 않는다)의 존재에 관계없이 반도체층을 수소화할 수 있다. 단, 본 실시예에서는, 제 2 도전층으로서 알루미늄을 주성분으로 하는 재료를 사용하고 있으므로, 수소화하는 공정에 있어서 제 2 도전층이 견딜 수 있는 열처리조건으로 하는 것이 중요하다. 수소화의 다른 수단으로서, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용한다)를 행해도 좋다.
다음에, 제 1 층간 절연막(155) 위에 유기 절연물 재료로 이루어진 제 2 층간 절연막(156)을 형성한다. 본 실시예에서는 막두께 1.6㎛의 아크릴 수지막을 형성한다. 다음에, 소스 배선(131)에 이르는 콘택홀과, 도전층(129, 130)에 이르는 콘택홀과, 각 불순물 영역에 이르는 콘택홀을 형성한다. 본 실시예에서는 복수의 에칭 처리를 순차적으로 행한다. 본 실시예에서는 제 1 층간 절연막을 에칭 스톱퍼로 하여 제 2 층간 절연막을 에칭한 후, 절연막(도면에는 나타내지 않는다)을 에칭 스톱퍼로 하여 제 1 층간 절연막을 에칭하고나서 절연막(도면에는 나타내지 않는다)을 에칭했다.
그 후에, Al, Ti, Mo, W 등을 이용하여 배선 및 화소전극을 형성한다. 이들 전극 및 화소전극의 재료는, Al 또는 Ag을 주성분으로 하는 막, 또는 그것들의 적층막 등의 반사성이 좋은 재료를 사용하는 것이 바람직하다. 이렇게 해서, 소스 전극 또는 드레인 전극(157～162), 게이트 배선(164), 접속 배선(163), 화소전극(165)이 형성된다.
이상과 같이 하여, n채널형 TFT(201), p채널형 TFT(202), n채널형 TFT(203)를 갖는 구동회로(206)와, n채널형 TFT로 이루어진 화소 TFT(204), 저장용량(205)을 갖는 화소부(207)를 동일 기판 위에 형성할 수 있다.(도5) 본 명세서 중에서는 이러한 기판을 편의상 액티브 매트릭스 기판으로 부른다.
화소부(207)에 있어서, 화소 TFT(204)(n채널형 TFT)에는 채널 형성 영역(169), 게이트 전극을 형성하는 도전층(129)의 외측에 형성되는 제 1 불순물 영역(n-- 영역)(147)과, 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+ 영역)(142, 171)을 가지고 있다. 또한, 저장용량(205)의 한쪽의 전극으로서 기능하는 반도체층에는 제 4 불순물 영역(152), 제 5 불순물 영역(154)이 형성되어 있다. 저장용량(205)은, 절연막(게이트 절연막과 동일막)(118)을 유전체로서, 제 2 전극(130)과, 반도체층(152, 154, 170)으로 형성되어 있다.
또한, 구동회로(206)에 있어서, n채널형 TFT(201)(제 1 n채널형 TFT)는 채널 형성 영역(166), 게이트 전극을 형성하는 도전층(126)의 일부와 절연막을 거쳐서 겹치는 제 3 불순물 영역(n- 영역)(144)과 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+ 영역)(140)을 가지고 있다.
또한, 구동회로(206)에 있어서, p채널형 TFT(202)에는 채널 형성 영역(167), 게이트 전극을 형성하는 도전층(127)의 일부와 절연막을 거쳐서 겹치는 제5불순물 영역(p- 영역)(153)과 소스 영역 또는 드레인 영역으로서 기능하는 제 4 불순물 영역(p+ 영역)(151)을 가지고 있다.
또한, 구동회로(206)에 있어서, n채널형 TFT(203)(제 2 n채널형 TFT)에는 채널 형성 영역(168), 게이트 전극을 형성하는 도전층(128)의 외측에 제 1 불순물 영역(n-- 영역)(146)과 소스 영역 또는 드레인 영역으로서 기능하는 제 2 불순물 영역(n+ 영역)(141)을 가지고 있다.
이들 TFT(201～203)를 적절히 조합해서 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치회로 등을 형성하여, 구동회로(106)를 형성하면 좋다. 예를 들면, CMOS 회로를 형성하는 경우에는, n채널형 TFT(201)와 p채널형 TFT(202)를 상보적으로 접속해서 형성하면 좋다.
특히, 구동전압이 높은 버퍼 회로에는, 핫캐리어 효과에 의한 열화를 막을 목적에서, n채널형 TFT(203)의 구조가 적합하다.
또한, 신뢰성이 최우선이 되는 회로에는, GOLD 구조인 n채널형 TFT(201)의 구조가 적합하다.
또한, 반도체막 표면의 평탄화를 향상시킴으로써 신뢰성을 향상시킬 수 있으므로, GOLD 구조의 TFT에 있어서, 게이트 전극과 게이트 절연막을 거쳐서 겹치는 불순물 영역의 면적을 축소해도 충분한 신뢰성을 얻을 수 있다. 구체적으로는, GOLD 구조의 TFT에 있어서 게이트 전극의 테이퍼부가 되는 부분의 사이즈를 작게 해도 충분한 신뢰성을 얻을 수 있다.
또한, GOLD 구조의 TFT에 있어서는 게이트 절연막이 두꺼우면 기생 용량이 증가하지만, 게이트 전극(제 1 도전층)의 테이퍼부가 되는 부분의 사이즈를 작게 해서 기생 용량을 저감하면, f 특성(주파수 특성)도 향상해서 더욱 더 고속동작이 가능해지고, 또한, 충분한 신뢰성을 갖는 TFT가 된다.
이때, 화소부(207)의 화소 TFT에 있어서도, 제 2 레이저광의 조사에 의해 오프 전류의 감소, 및 변동의 감소가 실현된다.
또한, 본 실시예에서는 반사형의 표시장치를 형성하기 위한 액티브 매트릭스 기판을 제작하는 예를 나타내었지만, 화소전극을 투명 도전막으로 형성하면, 포토마스크는 1장 증가하지만, 투과형의 표시장치를 형성할 수 있다.
이들 표시장치를 작성한 후, 기판측에서 연속 광 또는 펄스 형의 레이저광으로 금속층(102)을 조사하여, 발열시킴으로써 산화 처리를 행하여, 금속층(102)과 산화물층(103a) 사이에 금속 산화물층(190)이 형성되고(도6a), 피박리층이 기판으로부터 박리가능해진다(도6b). 이때 조사된 레이저광은 Nd:YAG 레이저(기본파 1064nm)를 출력 40W에서 사용했지만, 파장범위에 관해서는 도 2에 나타낸 것과 같이 어떤 영역의 레이저광을 사용해도 상관없다. 또한, 레이저광을 조사하는 타이밍은, 표시장치 작성 후에 한정되지 않고 피막리층을 박리하고 싶은 단계에서 조사하면 좋다. 또한, 레이저광의 빔 형상은, 이번에는 선 형태의 연속광을 사용했지만, 이에 한정되지 않고 원형, 타원 형상, 삼각 형상, 사각 형상, 다각 형상의 어느 것이라도 좋으며, 점 형태, 면 형태 어떤 것이라도 좋다. 또한, 이번에는 레이저광 조사에 의해 금속층의 산화공정 처리를 행했지만, 열처리를 사용한 산화 처리라도 상관없다.
또한, 도6a의 상태를 얻은 후, 산화물층(103a) 위에 설치된 TFT를 포함하는 층(피박리층)의 기계적 강도가 충분하면, 기판(100)을 벗겨도 좋다. 본 실시예는, 피박리층의 기계적 강도가 불충분하므로, 피박리층을 고정하는 지지체(도면에는 나타내지 않는다)를 부착한 후, 레이저 조사, 박리하는 것이 바람직하다.
빛을 사용한 금속층의 산화 처리를 행할 때에는, 도 7에 나타낸 것과 같이, 기판(900) 상의 표시장치(901)(화소부(902), 게이트 드라이버부(903), 소스 드라이버부(904), FPC 단자부(905)를 포함한다)를 포함하는 영역(906)에 레이저광을 조사하면 좋다.
[실시예 2]
실시예 1에서는 화소전극이 반사성을 갖는 금속재료로 형성된 반사형의 표시장치의 예를 나타내었지만, 본 실시예에서는 화소전극을 투광성을 갖는 도전막으로 형성한 투과형의 표시장치의 예를 도 8에 나타낸다.
층간 절연막을 형성하는 공정까지는 실시예 1과 같으므로, 여기에서는 생략한다. 실시예 1에 따라서 층간 절연막을 형성한 후, 투광성을 갖는 도전막으로 이루어진 화소전극(601)을 형성한다. 투광성을 갖는 도전막으로서는, ITO(산화 인듐 산화 주석 합금), 산화인듐 산화아연 합금(In2O3-ZnO), 산화아연(ZnO) 등을 사용하면 좋다.
그 후에, 층간 절연막(600)에 콘택홀을 형성한다. 다음에, 화소전극과 겹치는 접속 전극(602)을 형성한다. 이 접속 전극(602)은, 콘택홀을 통해서 드레인 영역과 접속되어 있다. 또한, 이 접속 전극과 동시에 다른 TFT의 소스 전극 또는 드레인 전극도 형성한다.
또한, 여기에서는 모든 구동회로를 기판 위에 형성한 예를 나타내었지만, 구동회로의 일부에 몇 개의 IC을 이용하여도 좋다.
이상과 같이 해서 액티브 매트릭스 기판이 형성된다. 이 액티브 매트릭스 기판을 사용하여, TFT를 박리한 후, 기재(플라스틱 기판)를 부착시켜 액정 모듈을 제작하고, 백라이트(604), 도광판(605)을 설치하여, 커버(606)로 덮으면, 도8에 그것의 단면도의 일부를 나타낸 것과 같은 액티브 매트릭스형 액정표시장치가 완성된다. 이때, 커버와 액정 모듈은 접착제나 유기수지를 이용하여 부착시킨다. 또한, 플라스틱 기판과 대향기판을 부착시킬 때, 프레임으로 둘러싸서 유기수지를 프레임과 기판 사이에 충전해서 접착해도 좋다. 또한, 투과형이므로 편광판(603)은, 플라스틱 기판과 대향기판의 양쪽에 붙인다.
[실시예 3]
본 실시예에서는, 플라스틱 기판 위에 형성된 유기 화합물을 포함하는 발광층을 갖는 발광소자를 구비한 발광장치를 제작하는 예를 도9에 나타낸다.
이때, 도9a는, 발광 장치를 나타내는 평면도, 도9b는 도9a를 A-A'을 절단한 단면도이다. 점선으로 표시된 1101은 소스 신호선 구동회로, 1102는 화소부, 1103은 게이트 신호선 구동회로이다. 또한, 1104는 봉지 기판, 1105는 밀봉재이며, 제 1 밀봉재(1105)로 둘러싸인 내측은, 투명한 제 2 밀봉재(1107)로 충전되어 있다.
이때, 1108은 소스 신호선 구동회로(1101) 및 게이트 신호선 구동회로(1103)에 입력되는 신호를 전송하기 위한 배선이며, 외부입력 단자가 되는 FPC(플렉시블 프린트 서킷)(1109)으로부터 비디오 신호나 클록 신호를 받는다. 이때, 여기에서는 FPC밖에 도면에 나타내지는 않았지만, 이 FPC에는 프린트 배선기판(PWB)이 부착되어 있어도 좋다.
본 명세서에 있어서의 발광 장치에는, 발광 장치 본체 뿐만 아니라, 거기에 FPC 혹은 PWB가 부착된 상태도 포함하는 것으로 한다.
다음에, 단면구조에 대해서 도9b를 사용하여 설명한다. 기판(1110) 위에는 구동회로 및 화소부가 형성되어 있지만, 여기에서는, 구동회로로서 소스 신호선 구동회로(1101)와 화소부(1102)가 표시되어 있다. 이때, 실시의 형태 또는 실시예 1에서 설명한 박리법을 사용함으로써, 기판(1110)이 접착층(1100)으로 하지막과 부착되어 있다.
또, 소스 신호선 구동회로(1101)는 n채널형 TFT(1123)와 p채널형 TFT(1124)를 조합한 CMOS 회로가 형성된다. 또한, 구동회로를 형성하는 TFT는, 공지의 CMOS 회로, PMOS 회로 혹은 NMOS 회로로 형성해도 좋다. 또한, 본 실시예에서는, 기판 위에 구동회로를 형성한 드라이버 일체형을 나타내지만, 반드시 그럴 필요는 없고, 기판 상이 아니라 외부에 형성하는 것도 가능하다.
또한, 화소부(1102)는 스위칭용 TFT(1111)와, 전류제어용 TFT(1112)와 그것의 드레인에 전기적으로 접속된 제 1 전극(양극)(1113)을 포함하는 복수의 화소에 의해 형성된다. 이때, 여기에서는 하나의 화소에 2개의 TFT를 사용한 예를 나타내었지만, 3개, 또는 그 이상의 TFT를 적절히 사용해도 좋다.
여기에서는 제 1 전극(1113)이 TFT의 드레인과 직접 접하고 있는 구성으로 되어 있기 때문에, 제 1 전극(1113)의 최하층으로서 실리콘으로 이루어진 드레인과 오믹 콘택이 취해지는 재료층을 사용하고, 유기 화합물을 포함하는 층과 접하는 표면에 일함수가 큰 재료층을 사용하는 것이 바람직하다. 예를 들면, 질화 티타늄 막과 알루미늄을 주성분으로 하는 막과 질화 티타늄 막의 3층 구조로 하면, 배선으로서의 저항도 낮고, 또한, 양호한 오믹 콘택이 취해지며, 또한, 양극으로서 기능시킬 수 있다. 또한, 제 1 전극(1113)은, 질화 티타늄 막의 단층으로 하여도 좋고, 2층 이상의 적층을 이용하여도 좋다.
또한, 제 1 전극(양극)(1113)의 양단에는 절연물(뱅크, 격벽, 장벽, 제방 등으로도 불린다)(1114)이 형성된다. 절연물(1114)은 유기수지막 또는 규소를 포함하는 절연막으로 형성하면 좋다. 여기에서는, 절연물(1114)로서, 포지티브형의 감광성 아크릴 수지막을 이용하여 도9에 나타낸 형상의 절연물을 형성한다.
커버리지를 양호한 것으로 하기 위해서, 절연물(1114)의 상단부 또는 하단부에 곡률을 갖는 곡면이 형성되도록 하는 것이 바람직하다. 예를 들면, 절연물(1114)의 재료로서 포지티브형의 감광성 아크릴을 사용한 경우, 절연물(1114)의 상단부에만 곡률 반경(0.2㎛～3㎛)을 갖는 곡면을 갖도록 하는 것이 바람직하다. 또한, 절연물(1114)로서, 감광성의 빛에 의해 에쳔트에 불용해성이 되는 네가티브형, 또는 빛에 의해 에쳔트에 용해성이 되는 포지티브형의 모두를 사용할 수 있다.
또한, 절연물(1114)을 질화 알루미늄막, 질화 산화 알루미늄막, 또는 질화 실리콘막으로 이루어진 보호막으로 덮어도 좋다. 이 보호막은 스퍼터링법(DC 방식이나 RF 방식)에 의해 얻어지는 질화 실리콘 또는 질화 산화 실리콘을 주성분으로 하는 절연막, 또는 탄소를 주성분으로 하는 박막이어도 좋다. 실리콘 타깃을 사용하여, 질소와 아르곤을 포함하는 분위기에서 형성하면, 질화 실리콘막을 얻을 수 있다. 또한, 질화 실리콘 타깃을 이용하여도 좋다. 또한, 보호막은, 리모트 플라즈마를 사용한 막형성 장치를 이용하여 형성해도 좋다. 또한, 보호막에 발광을 통과시키기 위해서, 보호막의 막두께는, 가능한 한 얇게 하는 것이 바람직하다.
또한, 제 1 전극(양극)(1113) 위에는, 증착 마스크를 사용한 증착법, 또는 잉크젯법에 의해 유기 화합물을 포함하는 층(1115)을 선택적으로 형성한다. 더구나, 유기 화합물을 포함하는 층(1115) 위에는 제 2 전극(음극)(1116)이 형성된다. 이에 따라, 제 1 전극(양극)(1113), 유기 화합물을 포함하는 층(1115), 및 제 2 전극(음극)(1116)으로 이루어진 발광소자(1118)가 형성된다. 여기에서는 발광소자(1118)는 백색 발광으로 하는 예이므로 착색층(1131)과 차광층(BM)(1132)으로 이루어진 칼라 필터(간략화를 이해, 여기에서는 오버코트층은 도시하지 않는다)가 설치되어 있다.
또한, R, G, B의 발광이 얻어지는 유기 화합물을 포함하는 층을 각각 선택적으로 형성하면, 칼라 필터를 사용하지 않더라도 풀 칼라의 표시를 얻을 수 있다.
또한, 발광소자(1118)를 봉지하기 위해서 제 1 밀봉재(1105), 제 2 밀봉재(1107)에 의해 봉지 기판(1104)을 부착시킨다. 이때 제 1 밀봉재(1105), 제 2 밀봉재(1107)로서는 에폭시계 수지를 사용하는 것이 바람직하다. 또한, 제 1 밀봉재(1105), 제 2 밀봉재(1107)는 가능한 한 수분이나 산소를 투과하지 않는 재료인 것이 바람직하다.
또한, 본 실시예에서는 봉지 기판(1104)을 구성하는 재료로서 유리 기판이나 석영 기판 이외에, FRP(Fiberglass-Reinforced Plastics), PVF(폴리 비닐 플루오라이드), 마일러, 폴리 에스테르 또는 아크릴 등으로 이루어진 플라스틱 기판을 사용할 수 있다. 또한, 제 1 밀봉재(1105), 제 2 밀봉재(1107)를 이용하여 봉지 기판(1104)을 접착한 후, 다시 측면(노출면)을 덮도록 제 3 밀봉재로 봉지하는 것도 가능하다.
이상과 같이 해서 발광소자를 제 1 밀봉재(1105), 제 2 밀봉재(1107)로 봉입함으로써, 발광소자를 외부로부터 완전히 차단할 수 있어, 외부에서 수분이나 산소라는 유기 화합물의 열화를 촉진하는 물질이 침입하는 것을 막을 수 있다. 따라서, 신뢰성이 높은 발광 장치를 얻을 수 있다.
또한, 제 1 전극(1113)으로서 투명 도전막을 사용하면 양면 발광형의 발광 장치를 제작할 수 있다.
또한, 본 실시예에서는 양극 위에 유기 화합물을 포함하는 층을 형성하고, 유기 화합물을 포함하는 층 위에 투명전극인 음극을 형성한다고 하는 구조(이하, 상면출사 구조로 부른다)로 한 예를 나타내었지만, 양극 위에 유기 화합물층이 형성되고, 유기 화합물층 위에 음극이 형성되는 발광소자를 가지며, 유기 화합물층에서 생긴 빛을 투명전극인 양극으로부터 TFT쪽으로 끄집어 낸다고(이하, 하면출사 구조로 부른다) 하는 구조로 하여도 좋다.
또한, 본 실시예는 실시의 형태, 또는 실시예 1과 자유롭게 조합할 수 있다.
[실시예 4]
실시예 3에서는, 플라스틱 기판 위에 형성된 유기 화합물을 포함하는 발광층을 갖는 발광소자를 구비한 발광 장치를 제작하는 예를 나타내었지만, 본 실시예에서는, 그것의 1개의 화소의 단면 구조, 특히 발광소자 및 TFT의 접속, 화소간에 배치하는 격벽의 형상에 대해서 더욱 더 상세히 설명한다.
도10a 중에서, 40은 기판, 41은 격벽(제방으로도 불린다), 42는 절연막, 43은 제 1 전극(양극), 44는 유기 화합물을 포함하는 층, 45는 제 2 전극(음극), 46은 TFT이다.
TFT(46)에 있어서, 46a는 채널 형성 영역, 46b, 46c는 소스 영역 또는 드레인 영역, 46d는 게이트 전극, 46e, 46f는 소스 전극 또는 드레인 전극이다. 여기에서는 톱 게이트형 TFT를 나타내고 있지만, 특별하게 한정되지 않으며, 역 스태거형 TFT이어도 좋고, 순 스태거형 TFT이어도 좋다. 이때, 46f는 제 1 전극(43)과 일부 접해서 겹침으로써 TFT(46)를 접속하는 전극이다.
또한, 도10a와는 일부 다른 단면 구조를 도10b에 나타낸다.
도10b에 있어서는, 제 1 전극과 전극의 겹치는 방식이 도10a의 구조와 다르며, 제 1 전극을 패터닝한 후, 전극을 일부 겹치도록 형성함으로써 TFT와 접속시키고 있다.
또한, 도10a와는 일부 다른 단면 구조를 도10c에 나타낸다.
도10c에 있어서는, 층간 절연막이 1층 더 설치되어 있고, 제 1 전극이 콘택홀을 거쳐 TFT의 전극과 접속되어 있다.
또한, 격벽(41)의 단면 형상으로서는, 도 10d에 나타낸 것과 같이 테이퍼 형상으로 하여도 좋다. 포토리소그래피법을 이용하여 레지스트를 노광한 후, 비감광성의 유기 수지나 무기 절연막을 에칭함으로써 얻을 수 있다.
또한, 포지티브형의 감광성 유기수지를 사용하면, 도10e에 나타낸 것과 같은 형상, 상단부에 곡면을 갖는 형상으로 할 수 있다.
또한, 네가티브형의 감광성 수지를 사용하면, 도10f에 나타낸 것과 같은 형상, 상단부 및 하단부에 곡면을 갖는 형상으로 할 수 있다.
[실시예 5]
본 발명을 실시해서 여러가지 모듈(액티브 매트릭스형 액정 모듈, 액티브 매트릭스형 EL 모듈, 액티브 매트릭스형 EC 모듈)을 완성시킬 수 있다. 즉, 본 발명을 실시함으로써, 그것들을 조립한 모든 전자기기가 완성된다.
그와 같은 전자기기로서는, 비디오 카메라, 디지털 카메라, 헤드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션, 프로젝터, 카 스테레오, 퍼스널컴퓨터, 휴대 정보단말(모바일 컴퓨터, 휴대전화 또는 전자서적 등) 등을 들 수 있다. 그것들의 일례를 도11, 도12에 나타낸다.
도11a는 퍼스널컴퓨터이며, 본체(2001), 화상입력부(2002), 표시부(2003), 키보드(2004) 등을 포함한다.
도11b는 비디오 카메라이며, 본체(2101), 표시부(2102), 음성입력부(2103), 조작 스위치(2104), 배터리(2105), 수상부(2106) 등을 포함한다.
도11c는 모바일 컴퓨터(모빌 컴퓨터)이며, 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 표시부(2205) 등을 포함한다.
도11d는 프로그램을 기록한 기록매체(이하, 기록매체라고 부른다)를 사용하는 플레이어이며, 본체(2401), 표시부(2402), 스피커부(2403), 기록 매체(2404), 조작 스위치(2405) 등을 포함한다. 이때, 이 플레이어는 기록매체로서 DVD(Digital Versatile Disc), CD 등을 사용하여, 음악감상이나 영화감상이나 게임이나 인터넷을 행할 수 있다.
도11e는 디지털 카메라이며, 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504), 수상부(도면에는 나타내지 않는다) 등을 포함한다.
도12a은 휴대전화이며, 본체(2901), 음성출력부(2902), 음성입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906), 화상입력부(CCD, 이미지 센서 등)(2907) 등을 포함한다.
도12b는 휴대 서적(전자서적)이며, 본체(3001), 표시부(3002, 3003), 기억매체(3004), 조작 스위치(3005), 안테나(3006) 등을 포함한다.
도12c는 디스플레이이며, 본체(3101), 지지대(3102), 표시부(3103) 등을 포함한다.
더구나, 도12c에 나타낸 디스플레이는 중소형 또는 대형의 것, 예를 들면, 5～20인치의 화면 사이즈의 것이다. 또한, 이러한 사이즈의 표시부를 형성하기 위해서는, 기판의 한 변이 1m인 것을 사용하여, 다면취를 행해서 양산하는 것이 바람직하다.
이상과 같이, 본 발명의 적용범위는 극히 넓으며, 모든 분야의 전자기기의 제작방법에 적용하는 것이 가능하다. 또한, 본 실시예의 전자기기는 실시의 형태, 실시예 1～3의 어떤 조합으로 이루어진 구성을 이용하여도 실현할 수 있다.
10 : 기판, 11 : 금속층,
12 : 산화물층, 21 : EL층
201 : n채널형 TFT 202 : p채널형 TFT
203 : n채널형 TFT(203) 204 : 화소 TFT
205 : 저장용량 206 : 구동회로
1113 : 제 1 전극 1116 : 제 2 전극(음극)
1118 : 발광소자 1131 : 착색층
1132 : 차광층(BM)

Claims (9)

  1. 플라스틱 또는 금속으로 이루어진 제 1 기판과,
    상기 제 1 기판 위의 접착층과,
    상기 접착층 위의 금속 산화물층과,
    상기 금속 산화물층 위의 산화물층과,
    상기 산화물층 위에 형성된 반도체층을 갖는 스위칭용 TFT 및 전류 제어용 TFT와,
    제 1 전극, 상기 제 1 전극 위의 유기 화합물을 포함하는 층과, 상기 유기 화합물을 포함하는 층 위의 제 2 전극을 포함하고, 상기 전류 제어용 TFT에 상기 제 1 전극이 전기적으로 접속되는 발광소자와,
    상기 제 1 전극의 양쪽 단부에 형성되고 상단부가 곡률 반경을 갖는 절연물과,
    상기 발광 소자 위의 착색층을 포함하고,
    상기 발광 소자는 백색 발광하고,
    상기 백색 발광에 기인하는 빛은 상기 제 2 전극으로부터 상기 착색층을 통과하여 상방에 추출되고,
    상기 제 1 기판에, 제 1 밀봉재 및 제 2 밀봉재로 제 2 기판을 접착하고, 측면을 덮도록 제 3 밀봉재로 밀봉하는 발광장치.
  2. 플라스틱 또는 금속으로 이루어진 제 1 기판과,
    상기 제 1 기판 위의 접착층과,
    상기 접착층 위의 금속 산화물층과,
    상기 금속 산화물층 위의 금속층과,
    상기 금속층 위의 산화물층과,
    상기 산화물층 위에 형성된 반도체층을 갖는 스위칭용 TFT 및 전류 제어용 TFT와,
    제 1 전극, 상기 제 1 전극 위의 유기 화합물을 포함하는 층과, 상기 유기 화합물을 포함하는 층 위의 제 2 전극을 포함하고, 상기 전류 제어용 TFT에 상기 제 1 전극이 전기적으로 접속되는 발광소자와,
    상기 제 1 전극의 양쪽 단부에 형성되고 상단부가 곡률 반경을 갖는 절연물과,
    상기 발광 소자 위의 착색층을 포함하고,
    상기 발광 소자는 백색 발광하고,
    상기 백색 발광에 기인하는 빛은 상기 제 2 전극으로부터 상기 착색층을 통과하여 상방에 추출되고,
    상기 제 1 기판에, 제 1 밀봉재 및 제 2 밀봉재로 제 2 기판을 접착하고, 측면을 덮도록 제 3 밀봉재로 밀봉하는 발광장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 기판은 가곡성(可曲性)을 갖는 필름 형상의 기판인 발광장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 산화물층은 Ti, Ta, W, Mo, Cr, Nd, Fe, Ni, Co, Zr, 또는 Zn
    의 산화물인 발광장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 절연물은 유기 수지막 또는 실리콘을 포함하는 절연막인 발광장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 절연물은 하단부에 곡률을 갖는 발광장치.
  7. 제 1 항 또는 제 2 항에 따른 발광장치를 포함하는 전자기기.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 착색층은, 상기 제 2 기판과 상기 제 2 밀봉재의 사이에 설치되는 발광장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 절연물은, 질화알루미늄막, 질화산화알루미늄막, 또는 질화실리콘막으로 이루어진 보호막으로 덮인 발광장치.
KR1020117016394A 2002-10-30 2003-10-23 발광장치 KR101169371B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002316397 2002-10-30
JPJP-P-2002-316397 2002-10-30
PCT/JP2003/013552 WO2004040648A1 (ja) 2002-10-30 2003-10-23 半導体装置および半導体装置の作製方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020057006398A Division KR101079757B1 (ko) 2002-10-30 2003-10-23 반도체장치 및 반도체장치의 제작방법

Publications (2)

Publication Number Publication Date
KR20110095951A KR20110095951A (ko) 2011-08-25
KR101169371B1 true KR101169371B1 (ko) 2012-07-30

Family

ID=32211680

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020057006398A KR101079757B1 (ko) 2002-10-30 2003-10-23 반도체장치 및 반도체장치의 제작방법
KR1020117016394A KR101169371B1 (ko) 2002-10-30 2003-10-23 발광장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020057006398A KR101079757B1 (ko) 2002-10-30 2003-10-23 반도체장치 및 반도체장치의 제작방법

Country Status (7)

Country Link
US (9) US7189631B2 (ko)
JP (9) JP4693411B2 (ko)
KR (2) KR101079757B1 (ko)
CN (1) CN100391004C (ko)
AU (1) AU2003275614A1 (ko)
TW (1) TWI316753B (ko)
WO (1) WO2004040648A1 (ko)

Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
US7351300B2 (en) 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
TW594947B (en) 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6953735B2 (en) 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
US7786496B2 (en) * 2002-04-24 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
CN100391004C (zh) 2002-10-30 2008-05-28 株式会社半导体能源研究所 半导体装置以及半导体装置的制作方法
JP4554152B2 (ja) * 2002-12-19 2010-09-29 株式会社半導体エネルギー研究所 半導体チップの作製方法
JP4101643B2 (ja) * 2002-12-26 2008-06-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4373085B2 (ja) * 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法及び転写方法
TWI330269B (en) * 2002-12-27 2010-09-11 Semiconductor Energy Lab Separating method
US7436050B2 (en) 2003-01-22 2008-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a flexible printed circuit
JP2004247373A (ja) 2003-02-12 2004-09-02 Semiconductor Energy Lab Co Ltd 半導体装置
JP4526771B2 (ja) 2003-03-14 2010-08-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7229900B2 (en) * 2003-10-28 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material
WO2005041249A2 (en) 2003-10-28 2005-05-06 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing optical film
WO2005052893A1 (en) * 2003-11-28 2005-06-09 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing display device
US7691686B2 (en) * 2004-05-21 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7476575B2 (en) * 2004-06-24 2009-01-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film integrated circuit
US7537668B2 (en) * 2004-07-21 2009-05-26 Samsung Electro-Mechanics Co., Ltd. Method of fabricating high density printed circuit board
US7307006B2 (en) * 2005-02-28 2007-12-11 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101241066B1 (ko) * 2005-05-20 2013-03-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
US8030132B2 (en) * 2005-05-31 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device including peeling step
US7297613B1 (en) * 2005-06-09 2007-11-20 The United States Of America As Represented By The National Security Agency Method of fabricating and integrating high quality decoupling capacitors
JP5052031B2 (ja) * 2005-06-28 2012-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100599012B1 (ko) * 2005-06-29 2006-07-12 서울옵토디바이스주식회사 열전도성 기판을 갖는 발광 다이오드 및 그것을 제조하는방법
JP4916680B2 (ja) * 2005-06-30 2012-04-18 株式会社半導体エネルギー研究所 半導体装置の作製方法、剥離方法
EP1760798B1 (en) * 2005-08-31 2012-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
EP1760776B1 (en) * 2005-08-31 2019-12-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for semiconductor device with flexible substrate
US7767543B2 (en) * 2005-09-06 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a micro-electro-mechanical device with a folded substrate
WO2007055142A1 (en) * 2005-11-11 2007-05-18 Semiconductor Energy Laboratory Co., Ltd. Layer having functionality, method for forming flexible substrate having the same, and method for manufacturing semiconductor device
KR101319468B1 (ko) * 2005-12-02 2013-10-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP2007194514A (ja) * 2006-01-23 2007-08-02 Mitsubishi Electric Corp 半導体装置の製造方法
JP2007305678A (ja) * 2006-05-09 2007-11-22 Seiko Epson Corp 積層体の製造方法、電気光学装置及び電子機器
TWI424499B (zh) * 2006-06-30 2014-01-21 Semiconductor Energy Lab 製造半導體裝置的方法
KR100804527B1 (ko) * 2006-07-05 2008-02-20 삼성에스디아이 주식회사 박막 트랜지스턱 기판의 제조방법 및 이를 이용한 유기발광 디스플레이 장치의 제조방법
KR100804526B1 (ko) * 2006-07-05 2008-02-20 삼성에스디아이 주식회사 유기 발광 디스플레이 장치의 제조방법
KR100744566B1 (ko) * 2006-09-08 2007-08-01 한국전자통신연구원 금속산화물을 이용한 게이트 스택, 이를 포함하는트랜지스터 일체형 메모리 소자 및 그 메모리소자의구동방법
TWI430435B (zh) 2006-09-29 2014-03-11 Semiconductor Energy Lab 半導體裝置的製造方法
CN102357738B (zh) * 2006-10-04 2015-04-15 浜松光子学株式会社 激光加工方法
KR100824881B1 (ko) 2006-11-10 2008-04-23 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100824880B1 (ko) 2006-11-10 2008-04-23 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100833738B1 (ko) 2006-11-30 2008-05-29 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100824902B1 (ko) 2006-12-13 2008-04-23 삼성에스디아이 주식회사 유기 전계 발광 표시 장치 및 그 제조 방법
KR100890250B1 (ko) * 2007-01-08 2009-03-24 포항공과대학교 산학협력단 플렉서블 소자의 제조 방법 및 플렉서블 표시 장치의 제조방법
US7759629B2 (en) * 2007-03-20 2010-07-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
JP5286684B2 (ja) * 2007-03-28 2013-09-11 セイコーエプソン株式会社 薄膜層の剥離方法、薄膜デバイスの転写方法
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
JP5136110B2 (ja) * 2008-02-19 2013-02-06 ソニー株式会社 固体撮像装置の製造方法
KR102267235B1 (ko) 2008-07-10 2021-06-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광장치 및 전자기기
US8871609B2 (en) * 2009-06-30 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Thin wafer handling structure and method
KR101927922B1 (ko) 2009-09-16 2018-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 이의 제조 방법
KR101108161B1 (ko) * 2009-12-24 2012-01-31 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 그 제조방법
US9075576B2 (en) * 2010-02-25 2015-07-07 Blackberry Limited Keypads for mobile devices and method of manufacturing the same
KR101147988B1 (ko) * 2010-07-13 2012-05-24 포항공과대학교 산학협력단 물리적 박리 방법을 이용한 플렉서블 전자소자의 제조방법, 플렉서블 전자소자 및 플렉서블 기판
CN101980393A (zh) * 2010-09-21 2011-02-23 福建钧石能源有限公司 大面积柔性光电器件的制造方法
KR101702943B1 (ko) * 2010-10-29 2017-02-22 엘지이노텍 주식회사 발광소자의 제조방법
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8921948B2 (en) 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI535032B (zh) * 2011-01-12 2016-05-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP5872912B2 (ja) * 2011-01-21 2016-03-01 株式会社半導体エネルギー研究所 発光装置
US9207477B2 (en) 2011-04-28 2015-12-08 Sharp Kabushiki Kaisha Display module and display device
JPWO2013054792A1 (ja) * 2011-10-12 2015-03-30 旭硝子株式会社 密着性樹脂層付き電子デバイスの製造方法
DE112012004373T5 (de) * 2011-10-18 2014-07-10 Fuji Electric Co., Ltd Verfahren zur trennung eines trägersubstrats von einem festphasengebundenen wafer und verfahren zur herstellung einer halbleitervorrichtung
JP2013135181A (ja) * 2011-12-27 2013-07-08 Panasonic Corp フレキシブルデバイスの製造方法
JP2013251255A (ja) * 2012-05-04 2013-12-12 Semiconductor Energy Lab Co Ltd 発光装置の作製方法
US9184211B2 (en) 2012-07-05 2015-11-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for fabricating the same
KR102133158B1 (ko) 2012-08-10 2020-07-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치의 제작 방법
TWI596751B (zh) * 2012-08-30 2017-08-21 財團法人工業技術研究院 軟性顯示器與其製法
US20140144593A1 (en) * 2012-11-28 2014-05-29 International Business Machiness Corporation Wafer debonding using long-wavelength infrared radiation ablation
US9586291B2 (en) 2012-11-28 2017-03-07 Globalfoundries Inc Adhesives for bonding handler wafers to device wafers and enabling mid-wavelength infrared laser ablation release
US9847512B2 (en) * 2012-12-22 2017-12-19 Industrial Technology Research Institute Electronic device package structure and manufacturing method thereof
KR102309244B1 (ko) 2013-02-20 2021-10-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI555166B (zh) * 2013-06-18 2016-10-21 矽品精密工業股份有限公司 層疊式封裝件及其製法
TWI532162B (zh) 2013-06-25 2016-05-01 友達光電股份有限公司 可撓式顯示面板及其製造方法
WO2015000095A1 (en) 2013-07-05 2015-01-08 Industrial Technology Research Institute Flexible display and method for fabricating the same
KR101663763B1 (ko) * 2013-07-31 2016-10-07 엘지디스플레이 주식회사 터치스크린을 구비한 표시장치
JP2015046391A (ja) * 2013-08-01 2015-03-12 株式会社半導体エネルギー研究所 発光装置、及び電子機器
TWI610374B (zh) 2013-08-01 2018-01-01 格芯公司 用於將搬運器晶圓接合至元件晶圓以及能以中段波長紅外光雷射燒蝕釋出之接著劑
TWI642094B (zh) 2013-08-06 2018-11-21 半導體能源研究所股份有限公司 剝離方法
TW201943069A (zh) 2013-09-06 2019-11-01 日商半導體能源研究所股份有限公司 發光裝置以及發光裝置的製造方法
US9925749B2 (en) * 2013-09-06 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Bonding apparatus and stack body manufacturing apparatus
JP6513929B2 (ja) 2013-11-06 2019-05-15 株式会社半導体エネルギー研究所 剥離方法
JP2015108735A (ja) * 2013-12-05 2015-06-11 旭硝子株式会社 電子デバイスの製造方法
WO2015087192A1 (en) 2013-12-12 2015-06-18 Semiconductor Energy Laboratory Co., Ltd. Peeling method and peeling apparatus
CN104752621B (zh) * 2013-12-26 2017-05-17 昆山工研院新型平板显示技术中心有限公司 一种提高有源矩阵有机发光显示器显示质量的方法
KR102215812B1 (ko) 2014-01-09 2021-02-17 삼성디스플레이 주식회사 소자 기판 제조 방법 및 상기 방법을 이용하여 제조한 표시 장치
WO2015125046A1 (en) 2014-02-19 2015-08-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and peeling method
CN103956363B (zh) * 2014-03-03 2016-09-21 上海天马有机发光显示技术有限公司 复合基板及其制造方法、柔性显示装置及其制造方法
TWI764064B (zh) 2014-03-13 2022-05-11 日商半導體能源研究所股份有限公司 撓性裝置
JPWO2015152158A1 (ja) 2014-03-31 2017-04-13 株式会社Ｊｏｌｅｄ 積層体および積層体の剥離方法ならびに可撓性デバイスの製造方法
DE112015001780B4 (de) 2014-04-11 2022-02-03 Semiconductor Energy Laboratory Co., Ltd. Lichtemittierende Vorrichtung
TWI559510B (zh) * 2014-06-23 2016-11-21 群創光電股份有限公司 顯示裝置
US9799829B2 (en) 2014-07-25 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Separation method, light-emitting device, module, and electronic device
TWI561325B (en) * 2014-08-01 2016-12-11 Au Optronics Corp Display module manufacturing method and display module
KR102328677B1 (ko) * 2014-10-17 2021-11-19 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 그 제조방법
US9397001B2 (en) * 2014-12-11 2016-07-19 Panasonic Intellectual Property Management Co., Ltd. Method for manufacturing electronic device comprising a resin substrate and an electronic component
TWI696108B (zh) 2015-02-13 2020-06-11 日商半導體能源研究所股份有限公司 功能面板、功能模組、發光模組、顯示模組、位置資料輸入模組、發光裝置、照明設備、顯示裝置、資料處理裝置、功能面板的製造方法
US10020418B2 (en) * 2015-03-25 2018-07-10 International Business Machines Corporation Simplified process for vertical LED manufacturing
KR102385339B1 (ko) 2015-04-21 2022-04-11 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102427672B1 (ko) * 2015-08-11 2022-08-02 삼성디스플레이 주식회사 플렉서블 디스플레이 장치 및 그 제조방법
CN105552247B (zh) * 2015-12-08 2018-10-26 上海天马微电子有限公司 复合基板、柔性显示装置及其制备方法
JP6822858B2 (ja) 2016-01-26 2021-01-27 株式会社半導体エネルギー研究所 剥離の起点の形成方法及び剥離方法
US10586817B2 (en) * 2016-03-24 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and separation apparatus
JP6863803B2 (ja) 2016-04-07 2021-04-21 株式会社半導体エネルギー研究所 表示装置
US10181424B2 (en) * 2016-04-12 2019-01-15 Semiconductor Energy Laboratory Co., Ltd. Peeling method and manufacturing method of flexible device
JP6738205B2 (ja) * 2016-06-06 2020-08-12 昭和電工パッケージング株式会社 ラミネート材
JP6738206B2 (ja) * 2016-06-06 2020-08-12 昭和電工パッケージング株式会社 ラミネート材の製造方法
KR102703408B1 (ko) * 2016-06-10 2024-09-09 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
CN108511575B (zh) * 2017-02-28 2023-03-17 日亚化学工业株式会社 光学部件的制造方法
US10424374B2 (en) 2017-04-28 2019-09-24 Micron Technology, Inc. Programming enhancement in self-selecting memory
CN107978687B (zh) * 2017-11-22 2020-06-05 武汉华星光电半导体显示技术有限公司 柔性oled显示面板的制备方法
US10693065B2 (en) 2018-02-09 2020-06-23 Micron Technology, Inc. Tapered cell profile and fabrication
US10854813B2 (en) * 2018-02-09 2020-12-01 Micron Technology, Inc. Dopant-modulated etching for memory devices
US10424730B2 (en) 2018-02-09 2019-09-24 Micron Technology, Inc. Tapered memory cell profiles
US10541364B2 (en) 2018-02-09 2020-01-21 Micron Technology, Inc. Memory cells with asymmetrical electrode interfaces
US20210246268A1 (en) 2018-04-23 2021-08-12 Shin-Etsu Chemical Co., Ltd. Silicon-containing compound
KR102112483B1 (ko) 2018-04-23 2020-05-19 아사히 가세이 가부시키가이샤 폴리이미드 전구체 수지 조성물
EP3838360B1 (en) 2018-08-17 2024-06-05 Sony Interactive Entertainment Inc. Toy system, casing, separate toy, separate toy assessing method, and program
KR102174928B1 (ko) * 2019-02-01 2020-11-05 레이저쎌 주식회사 멀티 빔 레이저 디본딩 장치 및 방법
WO2020203729A1 (ja) * 2019-03-29 2020-10-08 株式会社ジャパンディスプレイ 無機発光体の製造方法
CN117924699A (zh) 2019-05-24 2024-04-26 旭化成株式会社 聚酰亚胺前体及聚酰亚胺树脂组合物
US11587474B2 (en) * 2019-07-24 2023-02-21 Au Optronics Corporation Flexible device array substrate and manufacturing method of flexible device array substrate
CN111162097B (zh) * 2020-01-03 2022-03-29 武汉天马微电子有限公司 一种显示面板和显示装置
KR20210094193A (ko) 2020-01-20 2021-07-29 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
CN113555306A (zh) * 2020-04-23 2021-10-26 深圳市柔宇科技有限公司 弹性电子装置及其制备方法
CN116864522B (zh) * 2022-03-27 2024-08-23 北京大学 一种具有自偏栅结构的互补型隧穿晶体管及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184959A (ja) * 2000-12-15 2002-06-28 Sharp Corp 機能素子の転写方法および機能性パネル

Family Cites Families (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US24635A (en) * 1859-07-05 Construction op sheet-metal coffins
US32210A (en) * 1861-04-30 Rigging-clasp
DE3322382A1 (de) * 1983-06-22 1985-01-10 Preh, Elektrofeinmechanische Werke Jakob Preh Nachf. Gmbh & Co, 8740 Bad Neustadt Verfahren zur herstellung von gedruckten schaltungen
JPH02257618A (ja) * 1989-03-29 1990-10-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5206749A (en) * 1990-12-31 1993-04-27 Kopin Corporation Liquid crystal display having essentially single crystal transistors pixels and driving circuits
US5258325A (en) * 1990-12-31 1993-11-02 Kopin Corporation Method for manufacturing a semiconductor device using a circuit transfer film
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
US7075501B1 (en) * 1990-12-31 2006-07-11 Kopin Corporation Head mounted display system
JP3483581B2 (ja) * 1991-08-26 2004-01-06 株式会社半導体エネルギー研究所 半導体装置
US6849872B1 (en) 1991-08-26 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor
JPH05206468A (ja) * 1991-09-02 1993-08-13 Fuji Xerox Co Ltd 薄膜トランジスタおよびその製造方法
KR930015211A (ko) 1991-12-12 1993-07-24 이헌조 레이저 다이오드(LD : Laser Diode) 반도체 구조 및 제조방법
JPH05347186A (ja) 1992-06-12 1993-12-27 Clarion Co Ltd エレクトロルミネセンス・ディスプレイ
JP3242452B2 (ja) * 1992-06-19 2001-12-25 三菱電機株式会社 薄膜太陽電池の製造方法
CA2143647C (en) * 1992-09-11 2005-11-15 Mark B. Spitzer Color filter system for display panels
US5781164A (en) * 1992-11-04 1998-07-14 Kopin Corporation Matrix display systems
JP3238223B2 (ja) 1993-01-20 2001-12-10 株式会社東芝 液晶表示装置および表示装置
JPH06280026A (ja) * 1993-03-24 1994-10-04 Semiconductor Energy Lab Co Ltd 成膜装置及び成膜方法
JP3362439B2 (ja) 1993-03-31 2003-01-07 ソニー株式会社 量子効果素子およびその製造方法
JP3332467B2 (ja) * 1993-04-06 2002-10-07 三洋電機株式会社 多結晶半導体の製造方法
KR100333153B1 (ko) * 1993-09-07 2002-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
JP3150840B2 (ja) * 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3698749B2 (ja) * 1995-01-11 2005-09-21 株式会社半導体エネルギー研究所 液晶セルの作製方法およびその作製装置、液晶セルの生産システム
JP3364081B2 (ja) * 1995-02-16 2003-01-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5757456A (en) * 1995-03-10 1998-05-26 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating involving peeling circuits from one substrate and mounting on other
US5834327A (en) * 1995-03-18 1998-11-10 Semiconductor Energy Laboratory Co., Ltd. Method for producing display device
JP4063896B2 (ja) * 1995-06-20 2008-03-19 株式会社半導体エネルギー研究所 有色シースルー光起電力装置
DE19547691C1 (de) * 1995-12-20 1997-04-24 Lohmann Therapie Syst Lts Verfahren zur Herstellung transdermaler therapeutischer Pflaster (TTS)
JP4619461B2 (ja) 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜デバイスの転写方法、及びデバイスの製造方法
EP1744365B1 (en) * 1996-08-27 2009-04-15 Seiko Epson Corporation Exfoliating method and transferring method of thin film device
JP3809681B2 (ja) 1996-08-27 2006-08-16 セイコーエプソン株式会社 剥離方法
JP4619462B2 (ja) * 1996-08-27 2011-01-26 セイコーエプソン株式会社 薄膜素子の転写方法
US6127199A (en) * 1996-11-12 2000-10-03 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
US6047799A (en) * 1996-11-12 2000-04-11 Luk Getriebe-Systeme Gmbh Emergency facilities for influencing defective constituents of power trains in motor vehicles
USRE38466E1 (en) * 1996-11-12 2004-03-16 Seiko Epson Corporation Manufacturing method of active matrix substrate, active matrix substrate and liquid crystal display device
CA2225131C (en) * 1996-12-18 2002-01-01 Canon Kabushiki Kaisha Process for producing semiconductor article
US6210479B1 (en) 1999-02-26 2001-04-03 International Business Machines Corporation Product and process for forming a semiconductor structure on a host substrate
US5946551A (en) 1997-03-25 1999-08-31 Dimitrakopoulos; Christos Dimitrios Fabrication of thin film effect transistor comprising an organic semiconductor and chemical solution deposited metal oxide gate dielectric
US5981970A (en) 1997-03-25 1999-11-09 International Business Machines Corporation Thin-film field-effect transistor with organic semiconductor requiring low operating voltages
US6344662B1 (en) 1997-03-25 2002-02-05 International Business Machines Corporation Thin-film field-effect transistor with organic-inorganic hybrid semiconductor requiring low operating voltages
CA2233096C (en) * 1997-03-26 2003-01-07 Canon Kabushiki Kaisha Substrate and production method thereof
US6033974A (en) * 1997-05-12 2000-03-07 Silicon Genesis Corporation Method for controlled cleaving process
JPH1126733A (ja) * 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
JP3116085B2 (ja) * 1997-09-16 2000-12-11 東京農工大学長 半導体素子形成法
JPH11160734A (ja) * 1997-11-28 1999-06-18 Semiconductor Energy Lab Co Ltd 液晶電気光学装置
JPH11243209A (ja) * 1998-02-25 1999-09-07 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置、アクティブマトリクス基板、液晶表示装置および電子機器
JP3809733B2 (ja) 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
JP4085459B2 (ja) 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP3619058B2 (ja) * 1998-06-18 2005-02-09 キヤノン株式会社 半導体薄膜の製造方法
US6423614B1 (en) * 1998-06-30 2002-07-23 Intel Corporation Method of delaminating a thin film using non-thermal techniques
US6117797A (en) * 1998-09-03 2000-09-12 Micron Technology, Inc. Attachment method for heat sinks and devices involving removal of misplaced encapsulant
CN1256794C (zh) 1998-11-10 2006-05-17 株式会社Idx技术 光反应装置
JP2000150168A (ja) 1998-11-13 2000-05-30 Toppan Printing Co Ltd 耐熱性低抵抗正孔輸送材料および有機薄膜発光素子
US6268695B1 (en) * 1998-12-16 2001-07-31 Battelle Memorial Institute Environmental barrier material for organic light emitting device and method of making
WO2000038247A1 (en) 1998-12-18 2000-06-29 Infineon Technologies Ag Reduced diffusion of a mobile specie from a metal oxide ceramic
US6664169B1 (en) * 1999-06-08 2003-12-16 Canon Kabushiki Kaisha Process for producing semiconductor member, process for producing solar cell, and anodizing apparatus
JP3447619B2 (ja) * 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
JP4465745B2 (ja) 1999-07-23 2010-05-19 ソニー株式会社 半導体積層基板，半導体結晶基板および半導体素子ならびにそれらの製造方法
TW473783B (en) * 1999-08-13 2002-01-21 Semiconductor Energy Lab Laser apparatus, laser annealing method, and manufacturing method of a semiconductor device
US6391220B1 (en) * 1999-08-18 2002-05-21 Fujitsu Limited, Inc. Methods for fabricating flexible circuit structures
JP2001085715A (ja) * 1999-09-09 2001-03-30 Canon Inc 半導体層の分離方法および太陽電池の製造方法
JP2001085154A (ja) 1999-09-16 2001-03-30 Denso Corp 表示装置
TW516244B (en) * 1999-09-17 2003-01-01 Semiconductor Energy Lab EL display device and method for manufacturing the same
JP2001177101A (ja) * 1999-12-20 2001-06-29 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3885440B2 (ja) 1999-12-27 2007-02-21 凸版印刷株式会社 光電変換素子及びその製造方法
JP4478268B2 (ja) 1999-12-28 2010-06-09 セイコーエプソン株式会社 薄膜デバイスの製造方法
US7060153B2 (en) * 2000-01-17 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and method of manufacturing the same
JP4748859B2 (ja) * 2000-01-17 2011-08-17 株式会社半導体エネルギー研究所 発光装置の作製方法
TW494447B (en) 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP4712198B2 (ja) 2000-02-01 2011-06-29 株式会社半導体エネルギー研究所 表示装置の作製方法
JP4884592B2 (ja) * 2000-03-15 2012-02-29 株式会社半導体エネルギー研究所 発光装置の作製方法及び表示装置の作製方法
JP2001267578A (ja) 2000-03-17 2001-09-28 Sony Corp 薄膜半導体装置及びその製造方法
JP4889872B2 (ja) * 2000-04-17 2012-03-07 株式会社半導体エネルギー研究所 発光装置及びそれを用いた電気器具
TW493282B (en) 2000-04-17 2002-07-01 Semiconductor Energy Lab Self-luminous device and electric machine using the same
US20010030511A1 (en) * 2000-04-18 2001-10-18 Shunpei Yamazaki Display device
US6492026B1 (en) * 2000-04-20 2002-12-10 Battelle Memorial Institute Smoothing and barrier layers on high Tg substrates
US6608449B2 (en) 2000-05-08 2003-08-19 Semiconductor Energy Laboratory Co., Ltd. Luminescent apparatus and method of manufacturing the same
JP4713010B2 (ja) 2000-05-08 2011-06-29 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP2002026182A (ja) * 2000-07-07 2002-01-25 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4869471B2 (ja) * 2000-07-17 2012-02-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6739931B2 (en) 2000-09-18 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Display device and method of fabricating the display device
JP2002164181A (ja) * 2000-09-18 2002-06-07 Semiconductor Energy Lab Co Ltd 表示装置及びその作製方法
US6664732B2 (en) * 2000-10-26 2003-12-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
US6624839B2 (en) * 2000-12-20 2003-09-23 Polaroid Corporation Integral organic light emitting diode printhead utilizing color filters
US6774010B2 (en) * 2001-01-25 2004-08-10 International Business Machines Corporation Transferable device-containing layer for silicon-on-insulator applications
US7115453B2 (en) * 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
US6448152B1 (en) * 2001-02-20 2002-09-10 Silicon Genesis Corporation Method and system for generating a plurality of donor wafers and handle wafers prior to an order being placed by a customer
JP4046948B2 (ja) 2001-02-26 2008-02-13 株式会社日立製作所 有機発光表示装置
JP2002328624A (ja) 2001-04-26 2002-11-15 Sony Corp 車両用表示装置
TWI257828B (en) * 2001-05-31 2006-07-01 Seiko Epson Corp EL device, EL display, EL illumination apparatus, liquid crystal apparatus using the EL illumination apparatus and electronic apparatus
TW564471B (en) 2001-07-16 2003-12-01 Semiconductor Energy Lab Semiconductor device and peeling off method and method of manufacturing semiconductor device
US6814832B2 (en) * 2001-07-24 2004-11-09 Seiko Epson Corporation Method for transferring element, method for producing element, integrated circuit, circuit board, electro-optical device, IC card, and electronic appliance
JP2003142666A (ja) 2001-07-24 2003-05-16 Seiko Epson Corp 素子の転写方法、素子の製造方法、集積回路、回路基板、電気光学装置、ｉｃカード、及び電子機器
JP2003109773A (ja) * 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP5057619B2 (ja) 2001-08-01 2012-10-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
TW554398B (en) * 2001-08-10 2003-09-21 Semiconductor Energy Lab Method of peeling off and method of manufacturing semiconductor device
US7351300B2 (en) * 2001-08-22 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Peeling method and method of manufacturing semiconductor device
US6875671B2 (en) * 2001-09-12 2005-04-05 Reveo, Inc. Method of fabricating vertical integrated circuits
US20030074524A1 (en) 2001-10-16 2003-04-17 Intel Corporation Mass storage caching processes for power reduction
TW594947B (en) * 2001-10-30 2004-06-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI264121B (en) * 2001-11-30 2006-10-11 Semiconductor Energy Lab A display device, a method of manufacturing a semiconductor device, and a method of manufacturing a display device
US6953735B2 (en) * 2001-12-28 2005-10-11 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating a semiconductor device by transferring a layer to a support with curvature
JP2003223992A (ja) 2002-01-31 2003-08-08 Toyota Industries Corp 有機ｅｌカラー表示装置
US6911772B2 (en) * 2002-06-12 2005-06-28 Eastman Kodak Company Oled display having color filters for improving contrast
TWI272641B (en) * 2002-07-16 2007-02-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
CN100391004C (zh) * 2002-10-30 2008-05-28 株式会社半导体能源研究所 半导体装置以及半导体装置的制作方法
CN1332471C (zh) 2005-09-23 2007-08-15 周明明 一种铅酸蓄电池胶体电解液

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002184959A (ja) * 2000-12-15 2002-06-28 Sharp Corp 機能素子の転写方法および機能性パネル

Also Published As

Publication number Publication date
US9224667B2 (en) 2015-12-29
US7189631B2 (en) 2007-03-13
US9929190B2 (en) 2018-03-27
US9508620B2 (en) 2016-11-29
KR101079757B1 (ko) 2011-11-04
JP2017059833A (ja) 2017-03-23
KR20110095951A (ko) 2011-08-25
US7923348B2 (en) 2011-04-12
US20150311439A1 (en) 2015-10-29
JP5577421B2 (ja) 2014-08-20
JP5277263B2 (ja) 2013-08-28
US20070158745A1 (en) 2007-07-12
US8173520B2 (en) 2012-05-08
WO2004040648A1 (ja) 2004-05-13
JP4693411B2 (ja) 2011-06-01
US20110159771A1 (en) 2011-06-30
JP5872627B2 (ja) 2016-03-01
US8012854B2 (en) 2011-09-06
JP2011124590A (ja) 2011-06-23
JP2013179306A (ja) 2013-09-09
JP2020123724A (ja) 2020-08-13
US20130214434A1 (en) 2013-08-22
JP6253617B2 (ja) 2017-12-27
CN100391004C (zh) 2008-05-28
US20120211874A1 (en) 2012-08-23
JP2011142332A (ja) 2011-07-21
US20090275196A1 (en) 2009-11-05
KR20050059259A (ko) 2005-06-17
CN1708853A (zh) 2005-12-14
JP5433598B2 (ja) 2014-03-05
US20170047359A1 (en) 2017-02-16
AU2003275614A1 (en) 2004-05-25
US8415679B2 (en) 2013-04-09
US20040232413A1 (en) 2004-11-25
JPWO2004040648A1 (ja) 2006-03-02
TWI316753B (en) 2009-11-01
US7547612B2 (en) 2009-06-16
US20110312111A1 (en) 2011-12-22
JP2014194946A (ja) 2014-10-09
JP2018166209A (ja) 2018-10-25
TW200425486A (en) 2004-11-16
JP2016021407A (ja) 2016-02-04

Similar Documents

Publication Publication Date Title
KR101169371B1 (ko) 발광장치
KR101043663B1 (ko) 표시장치 제조방법
KR100884053B1 (ko) 박리방법 및 반도체장치의 제작방법
JP4267394B2 (ja) 剥離方法、及び半導体装置の作製方法
JP4602035B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150619

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160630

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180628

Year of fee payment: 7