WO2020203729A1 - 無機発光体の製造方法 - Google Patents

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池田　雅延
金谷　康弘
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株式会社ジャパンディスプレイ
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Definitions

  • the present invention relates to a method for producing an inorganic luminescent material.
  • an inorganic light emitting diode (micro LED) as a display element, that is, an inorganic EL display using an inorganic light emitting element has been attracting attention.
  • an inorganic EL display a plurality of light emitting elements that emit light of different colors are arranged on an array substrate. Since the inorganic EL display uses a self-luminous element, it does not require a light source, and since light is emitted without passing through a color filter, the light utilization efficiency is high. Further, the inorganic EL display is superior in environmental resistance as compared with an organic EL display using an organic light emitting diode (OLED: Organic Light Emitting Diode) as a display element.
  • OLED Organic Light Emitting Diode
  • the inorganic light emitting element is molded on a molded substrate, and the inorganic light emitting element may be separated from the molded substrate by irradiating the inorganic light emitting element on the molded substrate with laser light (see, for example, Patent Document 1). Then, the inorganic light emitting element separated from the molded substrate is laminated on the array substrate to manufacture the inorganic light emitting body.
  • the inorganic light emitting element may deteriorate when the laser light is excessively irradiated, and the performance such as luminous efficiency may deteriorate. Therefore, when the inorganic light emitting element is separated from the substrate to manufacture the inorganic light emitting body, it is required to suppress the deterioration of the performance.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a method for producing an inorganic luminescent material that suppresses deterioration of performance.
  • the method for producing an inorganic light emitting body includes an arrangement step of providing an inorganic light emitting element on one surface of the substrate and the contact with one surface of the substrate in an atmosphere having an oxygen concentration higher than that of the atmosphere.
  • FIG. 1 is a plan view showing a configuration example of a display device according to the first embodiment.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • FIG. 3 is a circuit diagram showing a configuration example of a pixel circuit of a display device.
  • FIG. 4 is a sectional view taken along line IV-IV'of FIG.
  • FIG. 5 is a cross-sectional view showing a configuration example of the light emitting body according to the first embodiment.
  • FIG. 6 is a schematic view showing an example of a connecting layer.
  • FIG. 7 is a diagram illustrating a method of laminating light emitters according to the first embodiment.
  • FIG. 8 is a diagram showing another example of the illuminant of the first embodiment.
  • FIG. 1 is a plan view showing a configuration example of a display device according to the first embodiment.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • FIG. 3 is a circuit diagram showing a configuration example of a pixel
  • FIG. 9 is a diagram illustrating another example of the method of laminating light emitters according to the first embodiment.
  • FIG. 10 is a cross-sectional view showing a configuration example of the light emitting body according to the second embodiment.
  • FIG. 11 is a diagram illustrating a method of laminating light emitters according to the second embodiment.
  • FIG. 12 is a diagram showing another example of the illuminant of the second embodiment.
  • FIG. 13 is a diagram illustrating another example of the method of laminating the illuminant according to the second embodiment.
  • FIG. 14 is a diagram illustrating a method of laminating light emitters according to the third embodiment.
  • FIG. 15 is a cross-sectional view showing a configuration example of the light emitting body according to the third embodiment.
  • FIG. 16 is a diagram illustrating a method of laminating light emitters according to another example of the third embodiment.
  • FIG. 17 is a cross-sectional view showing a configuration example of a light emitting body according to
  • FIG. 1 is a plan view showing a configuration example of a display device according to the first embodiment.
  • the display device 1 as a light emitting device includes an array substrate 2, a pixel Pix, a drive circuit 12, a drive IC (Integrated Circuit) 210, and a cathode wiring 60.
  • the array board 2 is a drive circuit board for driving each pixel Pix, and is also called a backplane or an active matrix board.
  • the array substrate 2 has a substrate 10, a plurality of transistors, a plurality of capacitances, various wirings, and the like.
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area in which a plurality of pixels Pix are arranged, and is an area for displaying an image.
  • the peripheral region GA is an region that does not overlap with the plurality of pixels Pix, and is arranged outside the display region AA.
  • the plurality of pixel Pix are arranged in the first direction Dx and the second direction Dy in the display area AA of the substrate 10.
  • the first direction Dx and the second direction Dy are directions parallel to the first surface 10a (see FIG. 4) of the substrate 10 of the array substrate 2.
  • the first direction Dx is orthogonal to the second direction Dy.
  • the first direction Dx may intersect with the second direction Dy without being orthogonal to each other.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy.
  • the third direction Dz corresponds to, for example, the normal direction of the substrate 10.
  • the plan view indicates the positional relationship when viewed from the third direction Dz.
  • the drive circuit 12 is provided in the peripheral region GA of the substrate 10.
  • the drive circuit 12 has a plurality of gate lines (for example, light emission control scan line BG, reset control scan line RG, initialization control scan line IG, and write control scan line SG) based on various control signals from the drive IC 210 (FIG. 3). It is a circuit that drives (see)).
  • the drive circuit 12 sequentially or simultaneously selects a plurality of gate lines and supplies a gate drive signal to the selected gate lines. As a result, the drive circuit 12 selects a plurality of pixel Pix connected to the gate line.
  • the drive IC 210 is a circuit that controls the display of the display device 1.
  • the drive IC 210 may be mounted as a COG (Chip On Glass) in the peripheral region GA of the substrate 10.
  • the drive IC 210 may be mounted as a COF (Chip On Film) on a wiring board connected to the peripheral region GA of the substrate 10.
  • the wiring board connected to the board 10 is, for example, a flexible printed circuit board or a rigid board.
  • the cathode wiring 60 is provided in the peripheral region GA of the substrate 10.
  • the cathode wiring 60 is provided so as to surround the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • the cathodes (cathode electrodes 114 (see FIG. 5)) of the plurality of illuminants 100 (see FIG. 4) are connected to a common cathode wiring 60, and a fixed potential (for example, a ground potential) is supplied. More specifically, the cathode electrode 114 of the light emitter 100 is connected to the cathode wiring 60 via the opposed cathode electrode 90e on the array substrate 2.
  • the cathode wiring 14 may have a slit in a part thereof and may be formed by two different wirings on the substrate 10.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • one pixel Pix includes a plurality of pixels 49.
  • the pixel Pix has a first pixel 49R, a second pixel 49G, and a third pixel 49B.
  • the first pixel 49R displays the primary color red as the first color.
  • the second pixel 49G displays the primary color green as the second color.
  • the third pixel 49B displays the primary color blue as the third color.
  • the first pixel 49R and the third pixel 49B are arranged in the first direction Dx.
  • the second pixel 49G and the third pixel 49B are arranged in the second direction Dy.
  • the first color, the second color, and the third color are not limited to red, green, and blue, respectively, and any color such as a complementary color can be selected.
  • pixel 49 when it is not necessary to distinguish between the first pixel 49R, the second pixel 49G, and the third pixel 49B, it is referred to as pixel 49.
  • the number of pixels 49 included in one pixel Pix is not limited to three, and four or more pixels 49 may be associated with each other.
  • the fourth pixel 49W to which white is associated as the fourth color may be included.
  • the arrangement of the plurality of pixels 49 is not limited to the configuration shown in FIG.
  • the first pixel 49R may be adjacent to the second pixel 49G in the first direction Dx.
  • the first pixel 49R, the second pixel 49G, and the third pixel 49 may be repeatedly arranged in the first direction Dx in this order.
  • Each pixel 49 has a light emitter 100.
  • the display device 1 displays an image by emitting different light for each light emitter 100 in the first pixel 49R, the second pixel 49G, and the third pixel 49B.
  • the light emitting body 100 is an inorganic light emitting diode (LED: Light Emitting Diode) chip having a size of several ⁇ m or more and 300 ⁇ m or less in a plan view. Generally, one chip size of 100 ⁇ m or more is a mini LED. (MiniLED), the size of less than 100 ⁇ m to several ⁇ m is called a micro LED (micro LED). In the present invention, any size LED can be used, and it may be used properly according to the screen size (size of one pixel) of the display device.
  • a display device provided with a micro LED in each pixel is also called a micro LED display device. The micro of the micro LED does not limit the size of the light emitter 100.
  • FIG. 3 is a circuit diagram showing a configuration example of a pixel circuit of a display device.
  • the pixel circuit PICA shown in FIG. 3 is provided in each of the first pixel 49R, the second pixel 49G, and the third pixel 49B.
  • the pixel circuit PICA is a circuit provided on the substrate 10 to supply a drive signal (current) to the light emitter 100.
  • the description of the pixel circuit PICA can be applied to the pixel circuit PICA of each of the first pixel 49R, the second pixel 49G, and the third pixel 49B.
  • the pixel circuit PICA includes a light emitter 100, five transistors, and two capacitances.
  • the pixel circuit PICA includes a light emission control transistor BCT, an initialization transistor IST, a write transistor SST, a reset transistor RST, and a drive transistor DRT.
  • Some transistors may be shared by a plurality of adjacent pixels 49.
  • the light emission control transistor BCT may be shared by three pixels 49 via common wiring.
  • the reset transistor RST may be provided in the peripheral region GA, for example, one reset transistor RST may be provided in each row of the pixel 49. In this case, the reset transistor RST is connected to the sources of the plurality of drive transistors DRT via common wiring.
  • Each of the plurality of transistors of the pixel circuit PICA is composed of an n-type TFT (Thin Film Transistor).
  • TFT Thin Film Transistor
  • the present invention is not limited to this, and each transistor may be composed of a p-type TFT.
  • the power supply potential and the connection of the holding capacitance Cs1 and the capacitance Cs2 may be appropriately adapted.
  • the light emission control scanning line BG is connected to the gate of the light emission control transistor BCT.
  • the initialization control scan line IG is connected to the gate of the initialization transistor IST.
  • the write control scan line SG is connected to the gate of the write transistor SST.
  • the reset control scanning line RG is connected to the gate of the reset transistor RST.
  • the light emission control scan line BG, the initialization control scan line IG, the write control scan line SG, and the reset control scan line RG are each connected to the drive circuit 12 (see FIG. 1).
  • the drive circuit 12 has a light emission control scan line BG, an initialization control scan line IG, a write control scan line SG, and a reset control scan line RG, respectively, in a light emission control signal Vbg, an initialization control signal Vig, and a write control signal Vsg. And the reset control signal Vrg is supplied.
  • the drive IC 210 (see FIG. 1) supplies the video signal Vsig to the pixel circuits PICA of the first pixel 49R, the second pixel 49G, and the third pixel 49B in a time-division manner.
  • a switch circuit such as a multiplexer is provided between each row of the first pixel 49R, the second pixel 49G, and the third pixel 49B and the drive IC 210.
  • the video signal Vsig is supplied to the write transistor SST via the video signal line L2.
  • the drive IC 210 supplies the reset power supply potential Vrst to the reset transistor RST via the reset signal line L3.
  • the drive IC 210 supplies the initialization potential Vini to the initialization transistor IST via the initialization signal line L4.
  • the light emission control transistor BCT, the initialization transistor IST, the write transistor SST, and the reset transistor RST function as switching elements for selecting conduction and non-conduction between two nodes.
  • the drive transistor DRT functions as a current control element that controls the current flowing through the light emitter 100 according to the voltage between the gate and the drain.
  • the cathode of the light emitter 100 (cathode electrode 114) is connected to the cathode power line L10. Further, the anode (anode electrode 110) of the light emitting body 100 is connected to the anode power supply line L1 (first power supply line) via the drive transistor DRT and the light emission control transistor BCT.
  • the anode power supply potential PVDD (first potential) is supplied to the anode power supply line L1.
  • the cathode power supply potential PVSS (second potential) is supplied to the cathode power supply line L10.
  • the anode power supply potential PVDD has a higher potential than the cathode power supply potential PVSS.
  • the cathode power line L10 includes a cathode wiring 60.
  • the pixel circuit PICA includes a capacitance Cs1 and a capacitance Cs2.
  • the capacitance Cs1 is a holding capacitance formed between the gate and the source of the drive transistor DRT.
  • the capacitance Cs2 is an additional capacitance formed between the source of the drive transistor DRT and the anode of the light emitter 100 and the cathode power supply line L10.
  • the display device 1 drives from the pixel 49 in the first row to the pixel 49 in the last row and displays an image for one frame in one frame period.
  • the potential of the light emission control scanning line BG becomes the L (low) level and the potential of the reset control scanning line RG becomes the H (high) level according to each control signal supplied from the drive circuit 12.
  • the light emission control transistor BCT is turned off (non-conducting state), and the reset transistor RST is turned on (conducting state).
  • the reset power supply potential Vrst is set with a predetermined potential difference with respect to the cathode power supply potential PVSS. In this case, the potential difference between the reset power supply potential Vrst and the cathode power supply potential PVSS is smaller than the potential difference at which the illuminant 100 starts emitting light.
  • the potential of the initialization control scanning line IG becomes the H level by each control signal supplied from the drive circuit 12.
  • the initialization transistor IST is turned on.
  • the gate of the drive transistor DRT is fixed to the initialization potential Vini via the initialization transistor IST.
  • the drive circuit 12 turns on the light emission control transistor BCT and turns off the reset transistor RST.
  • the drive transistor DRT is turned off when the source potential reaches (Vini-Vth).
  • the threshold voltage Vth of the drive transistor DRT can be acquired for each pixel 49, and the variation in the threshold voltage Vth for each pixel 49 is offset.
  • the light emission control transistor BCT is turned off, the initialization transistor IST is turned off, and the writing transistor SST is turned on by each control signal supplied from the drive circuit 12.
  • the video signal Vsig is input to the gate of the drive transistor DRT.
  • the video signal line L2 extends in the second direction Dy and is connected to a plurality of rows of pixels 49 belonging to the same column. Therefore, the video signal writing operation period is performed line by line.
  • the light emission control transistor BCT is turned on and the write transistor SST is turned off by each control signal supplied from the drive circuit 12.
  • the anode power supply potential PVDD is supplied from the anode power supply line L1 to the drive transistor DRT via the light emission control transistor BCT.
  • the drive transistor DRT supplies the light emitter 100 with a current corresponding to the voltage between the gate sources.
  • the light emitting body 100 emits light with a brightness corresponding to this current.
  • the drive circuit 12 may drive the pixels 49 for each row, the pixels 49 for two rows at the same time, or the pixels 49 for three rows or more at the same time.
  • the configuration of the pixel circuit PICA shown in FIG. 3 described above is just an example and can be changed as appropriate.
  • the number of wires and the number of transistors in one pixel 49 may be different.
  • the pixel circuit PICA may adopt a configuration such as a current mirror circuit.
  • FIG. 4 is a sectional view taken along line IV-IV'of FIG.
  • the array substrate 2 of the display device 1 includes a substrate 10 and a plurality of transistors.
  • the substrate 10 has a first surface 10a and a second surface 10b on the opposite side of the first surface 10a.
  • the substrate 10 is an insulating substrate, for example, a glass substrate, a quartz substrate, or a flexible substrate made of acrylic resin, epoxy resin, polyimide resin, or polyethylene terephthalate (PET) resin.
  • the direction from the substrate 10 toward the illuminant 100 in the direction perpendicular to the surface of the substrate 10 is referred to as "upper side” or simply “upper side”. Further, the direction from the light emitter 100 toward the substrate 10 is defined as “lower side” or simply “lower side”.
  • the mode of arranging another structure on a certain structure when simply expressing “above”, unless otherwise specified, the other structure is directly above the other so as to be in contact with the certain structure. It includes both the case of arranging a structure and the case of arranging another structure above one structure via yet another structure.
  • the undercoat layer 20 is provided on the first surface 10a of the substrate 10.
  • the plurality of transistors are provided on the undercoat layer 20.
  • a drive transistor DRT and a write transistor SST included in the pixel 49 are provided as a plurality of transistors, respectively.
  • Transistors TrC included in the drive circuit 12 are provided as a plurality of transistors in the peripheral region GA of the substrate 10.
  • the drive transistor DRT, the write transistor SST, and the transistor TrC are shown, but the light emission control transistor BCT, the initialization transistor IST, and the reset transistor RST included in the pixel circuit PICA are also drive transistors. It has a laminated structure similar to that of a DRT. In the following description, when it is not necessary to distinguish and explain a plurality of transistors, it is simply referred to as a transistor Tr.
  • the transistor Tr is, for example, a TFT having a double-sided gate structure.
  • the transistor Tr has a first gate electrode 21, a second gate electrode 31, a semiconductor layer 25, a source electrode 41s, and a drain electrode 41d, respectively.
  • the first gate electrode 21 is provided on the undercoat layer 20.
  • the insulating film 24 is provided on the undercoat layer 20 and covers the first gate electrode 21.
  • the semiconductor layer 25 is provided on the insulating film 24.
  • the semiconductor layer 25 for example, polysilicon is used.
  • the semiconductor layer 25 is not limited to this, and may be a microcrystalline oxide semiconductor, an amorphous oxide semiconductor, low-temperature polysilicon, or the like.
  • the insulating film 29 is provided on the semiconductor layer 25.
  • the second gate electrode 31 is provided on the insulating film 29.
  • the undercoat layer 20, the insulating films 24, 29, and 45 are inorganic insulating films, and are made of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN).
  • the first gate electrode 21 and the second gate electrode 31 face each other via the insulating film 24, the semiconductor layer 25, and the insulating film 29.
  • the portion sandwiched between the first gate electrode 21 and the second gate electrode 31 functions as a gate insulating film.
  • the portion sandwiched between the first gate electrode 21 and the second gate electrode 31 becomes the channel region 27 of the transistor Tr.
  • the portion connected to the source electrode 41s is the source region of the transistor Tr, and the portion connected to the drain electrode 41d is the drain region of the transistor Tr.
  • Low-concentration impurity regions are provided between the channel region 27 and the source region and between the channel region 27 and the drain region, respectively.
  • the gate wire 31a is connected to the second gate electrode 31 of the drive transistor DRT.
  • An insulating film 29 is provided between the substrate 10 and the gate wire 31a, and a capacitance CS is formed between the gate wire 31a and the substrate 10.
  • the first gate electrode 21, the second gate electrode 31, and the gate wire 31a are made of, for example, aluminum (Al), copper (Cu), silver (Ag), molybdenum (Mo), or an alloy film thereof.
  • the transistor Tr is not limited to the double-sided gate structure.
  • the transistor Tr may be a bottom gate type in which the gate electrode is composed of only the first gate electrode 21. Further, the transistor Tr may be a top gate type in which the gate electrode is composed of only the second gate electrode 31. Further, the undercoat layer 20 may not be provided.
  • the display device 1 has an insulating film 35 provided on the first surface 10a of the substrate 10 and covering a plurality of transistors Tr.
  • the source electrode 41s is provided on the insulating film 35 and is connected to each source of a plurality of transistors Tr via through holes provided in the insulating film 35.
  • the drain electrode 41d is provided on the insulating film 35 and is connected to each drain of the plurality of transistors Tr via through holes provided in the insulating film 35.
  • the cathode wiring 60 is provided on the insulating film 35.
  • the insulating film 42 covers the source electrode 41s, the drain electrode 41d, and the cathode wiring 60.
  • the insulating film 35 is an inorganic insulating film
  • the insulating film 42 is an organic insulating film.
  • the source electrode 41s and the drain electrode 41d are composed of a laminated film of TiAlTi or TiAl, which is a laminated structure of titanium and aluminum. Further, as the insulating film 42, an organic material such as photosensitive acrylic is used.
  • a part of the source electrode 41s is formed in a region overlapping the gate wire 31a.
  • the capacitance Cs1 is formed by the gate wire 31a and the source electrode 41s facing each other via the insulating film 35. Further, the gate wire 31a is formed in a region overlapping a part of the semiconductor layer 25.
  • the capacitance Cs1 also includes a capacitance formed by the semiconductor layer 25 and the gate wire 31a facing each other via the insulating film 24.
  • the display device 1 includes a source connection wiring 43s, a drain connection wiring 43d, an insulating film 45, a counter anode electrode 50e, a connection layer 50f, an insulating film 70, a flattening film 80, and a counter cathode electrode 90e.
  • the source connection wiring 43s is provided on the insulating film 42 and is connected to the source electrode 41s through a through hole provided in the insulating film 42.
  • the drain connection wiring 43d is provided on the insulating film 42 and is connected to the drain electrode 41d via a through hole provided in the insulating film 42.
  • the insulating film 45 is provided on the insulating film 42 and covers the source connection wiring 43s and the drain connection wiring 43d.
  • the counter anode electrode 50e is provided on the insulating film 45 and is connected to the drain connection wiring 43d of the drive transistor DRT via a through hole provided in the insulating film 45.
  • the connection layer 50f is provided on the counter anode electrode 50e.
  • the illuminant 100 is provided on the connection layer 50f, and the counter-anode electrode 50e is connected to the anode electrode 110 (see FIG. 5) of the illuminant 100 via the connection layer 50f.
  • a capacitance Cs2 is formed between the facing anode electrodes 50e facing each other via the insulating film 45 and the source connection wiring 43s.
  • the source connection wiring 43s and the drain connection wiring 43d are formed of, for example, a transparent conductor such as ITO.
  • the insulating film 70 is provided on the insulating film 45 and covers the side surface of the counter anode electrode 50e.
  • the insulating film 70 has an opening for mounting the light emitter 100 at a position where it overlaps with the counter anode electrode 50e.
  • the area of the opening of the insulating film 70 is larger than the ground plane of the light emitter 100 with the counter anode electrode 50e in a plan view.
  • the counter anode electrode 50e is larger than the ground plane of the light emitter 100 with the counter anode electrode 50e in a plan view.
  • the flattening film 80 is provided on the insulating film 70 and covers the side surface of the light emitting body 100.
  • the facing cathode electrode 90e is provided on the flattening film 80.
  • the insulating film 70 is an inorganic insulating film, and is made of, for example, a silicon nitride film (SiN).
  • the flattening film 80 is an organic insulating film or an inorganic organic hybrid insulating film (a material in which, for example, an organic group (methyl group or phenyl group) is bonded to the Si—O main chain).
  • the upper surface of the illuminant 100 (cathode electrode 114; see FIG. 5) is exposed from the flattening film 80.
  • the facing cathode electrode 90e is connected to the cathode electrode 114 (see FIG. 5) of the light emitter 100.
  • the facing cathode electrode 90e is connected to the cathode wiring 60 provided on the array substrate 2 side via the contact hole H1 provided outside the display area AA.
  • the contact hole H1 is provided on the flattening film 80 and the insulating film 42, and the cathode wiring 14 is provided on the bottom surface of the contact hole H1.
  • the cathode wiring 60 is provided on the insulating film 35. That is, the cathode wiring 60 is provided in the same layer as the source electrode 41s and the drain electrode 41d, and is made of the same material.
  • the facing cathode electrode 90e is continuously provided from the display region AA to the peripheral region GA, and is connected to the cathode wiring 60 at the bottom of the contact hole H1. Further, the facing cathode electrode 90e is provided with an opening OP1 in a region overlapping with the light emitting body 100.
  • FIG. 5 is a cross-sectional view showing a configuration example of the light emitting body according to the first embodiment.
  • the light emitting body 100 has a light emitting element 102, an anode electrode 110, a reflection layer 112, and a cathode electrode 114, and has a counter anode electrode 50e, a connection layer 50f, and a counter cathode.
  • the electrode 90e may be included in the light emitter 100.
  • the light emitting element 102 is a light emitting layer that emits light.
  • the light emitting element 102 has an n-type clad layer 104, a p-type clad layer 106, and a light emitting layer 108 provided between the p-type clad layer 106 and the n-type clad layer 104.
  • the light emitting element 102 is configured by laminating the p-type clad layer 106, the light emitting layer 108, and the n-type clad layer 104 in this order toward the upper side.
  • a compound semiconductor such as gallium nitride (GaN), aluminum indium gallium phosphorus (AlInGaP), aluminum gallium arsenide (AlGaAs), or gallium arsenide phosphorus (GaAsP) is used.
  • the p-type clad layer 106 and the n-type clad layer 104 are gallium nitride (GaN).
  • the light emitting layer 108 is indium gallium nitride (InGaN).
  • the light emitting layer 108 may have a multi-quantum well structure (MQW) in which InGaN and GaN are laminated.
  • MQW multi-quantum well structure
  • the light emitting element 102 has an oxide layer 109.
  • the oxide layer 109 is a layer formed by oxidizing the n-type clad layer 104, and is an oxide of gallium (Ga) in the present embodiment. Furthermore, in this embodiment, the oxide layer 109 is gallium oxide (Ga 2 O 3 ).
  • the oxide layer 109 is provided on the upper side of the n-type clad layer 104. In the example of FIG. 5, the oxide layer 109 is provided so as not to cover the entire area of the n-type clad layer 104 in a plan view and to overlap only a part of the entire area of the n-type clad layer 104.
  • the oxide layer 109 is provided with a through hole penetrating from the upper surface to the lower surface. Therefore, the light emitting element 102 has a region where the n-type clad layer 104 is exposed (a region of a through hole) and a region where the oxide layer 109 is exposed when viewed from above.
  • the light emitting body 100 is laminated in the order of the reflective layer 112, the anode electrode 110, the p-type clad layer 106, the light emitting layer 108, the n-type clad layer 104, the oxide layer 109, and the cathode electrode 114 toward the upper side.
  • a connection layer 50f is provided below the light emitting body 100, and an opposed cathode electrode 90e is provided above the light emitting body 100.
  • the counter anode electrode 50e includes a conductive member, here a metal material.
  • the counter anode electrode 50e contains titanium (Ti) and aluminum (Al), and for example, a titanium layer and an aluminum layer are laminated along the third direction Dz.
  • the connecting layer 50f contains a conductive member, here a metal material.
  • the connection layer 50f is a solder, and more specifically, a gold-based solder such as gold tin (AuSn) or silver tin (AgSn).
  • AuSn gold tin
  • AgSn silver tin
  • the reflective layer 112 is provided on the connecting layer 50f.
  • the reflective layer 112 is a conductive member capable of reflecting light, and in the present embodiment, is an alloy containing silver (Ag).
  • the anode electrode 110 is provided on the reflective layer 112.
  • the anode electrode 110 is a conductive member having translucency, and is, for example, indium tin oxide (ITO, Indium Tin Oxide).
  • ITO indium Tin Oxide
  • the anode electrode 110 is electrically connected to the opposed anode electrode 50e via the reflective layer 112 and the connecting layer 50f.
  • a p-type clad layer 106 is provided on the anode electrode 110.
  • the anode electrode 110 is connected to the p-type clad layer 106.
  • the cathode electrode 114 is provided on the oxide layer 109.
  • the cathode electrode 114 is connected to the n-type clad layer 104 via a through hole provided in the oxide layer 109.
  • the cathode electrode 114 is a conductive member having translucency, and is, for example, ITO.
  • the cathode electrode 114 preferably has a connecting layer 116 inside.
  • the connection layer 116 is provided on the lower surface of the cathode electrode 114, and more specifically, is provided at a place where the oxide layer 109 is provided (a place where a through hole of the oxide layer 109 is not provided). Therefore, the connecting layer 116 contacts the oxide layer 109 on the lower surface and is connected to the oxide layer 109.
  • the connection layer 116 is also connected to the cathode electrode 114.
  • the connecting layer 116 includes a conductive member, here a metal material.
  • the connecting layer 116 contains at least one of titanium (Ti) and tin (Sn).
  • the connection layer 116 assists in connecting the oxide layer 109 and the cathode electrode 114.
  • the connection layer 116 acts as a dopant of the oxide layer 109 and a dopant of the cathode electrode 114, so that the oxide layer 109 can be a low resistance semiconductor and the resistance of the cathode electrode can be lowered.
  • O oxygen
  • the connection layer 116 may not be provided.
  • FIG. 6 is a schematic diagram showing an example of a connection layer.
  • the connecting layer 116 may have a first member 116a and a second member 116b.
  • the first member 116a is, for example, a tin layer.
  • the second member 116b is, for example, titanium (Ti).
  • a plurality of the second members 116b are provided (spotted) in the first member 116a, and are preferably provided on the surface of the connecting layer 116 on the side in contact with the oxide layer 109. That is, in the example of FIG. 6, the connection layer 116 is provided with both the first member 116a and the second member 116b on the surface on the side in contact with the oxide layer 109. As a result, the oxide layer 109 is in contact with and connected to both titanium and tin.
  • the configuration of FIG. 6 is an example.
  • a counter cathode electrode 90e is provided on the cathode electrode 114.
  • the countercathode electrode 90e includes a conductive member, here a metal material.
  • the counter-cathode electrode 90e contains titanium (Ti) and aluminum (Al), and is, for example, patterned after a titanium layer and an aluminum layer are laminated along the third direction Dz to partially face the cathode electrode. 90e is formed. That is, the facing cathode electrode 90e is provided so as to overlap a part of the upper surface of the cathode electrode 114 without occupying the entire area of the upper surface of the cathode electrode 114.
  • the cathode electrode 114 may not be provided and may be connected to the facing cathode electrode 90e via the connecting layer 116.
  • FIG. 7 is a diagram illustrating a method of laminating light emitters according to the first embodiment.
  • the light emitting element 102 is molded on the molded substrate 200, thereby forming the light emitting element 102 on one surface 200a of the molded substrate 200. Is provided with a light emitting element 102.
  • the molded substrate 200 is a substrate containing Al 2 O 3 , that is, a sapphire substrate.
  • the manufacturing apparatus forms a light emitting element 102 on the surface 200a of the molded substrate 200 so that the n-type clad layer 104, the light emitting layer 108, and the p-type clad layer 106 are arranged in this order.
  • one surface 102a of the light emitting element 102 comes into contact with the one surface 200a of the molded substrate 200 and is joined.
  • the surface 102a is the surface of the light emitting element 102 on the n-type clad layer 104 side in the arrangement of the n-type clad layer 104, the light emitting layer 108, and the p-type clad layer 106, and here, the light emitting layer of the n-type clad layer 104.
  • the other surface 102b of the light emitting element 102 is the surface opposite to the surface 102a. That is, the surface 102b is the surface of the light emitting element 102 on the p-type clad layer 106 side in the arrangement of the n-type clad layer 104, the light emitting layer 108, and the p-type clad layer 106, and here, the light emitting layer of the p-type clad layer 106.
  • the surface 200a of the molded substrate 200 on which the light emitting element 102 is molded faces the surface of the array substrate 2 in the chamber CH, and the light emitting element 102 is irradiated with the laser beam L. ..
  • the inside of the chamber CH has a predetermined oxygen concentration.
  • the oxygen concentration in the chamber CH is higher than the oxygen concentration in the atmosphere.
  • the chamber CH has a high concentration of O 2 is than the concentration of O 2 in atmospheric conditions, the concentration of O 3 is higher than that the concentration of O 3 in the atmosphere, and is at least one.
  • the concentration of O 2 in the chamber CH is preferably 22% by volume or more, and preferably 30% by volume or less.
  • the concentration of O 3 in the chamber CH is preferably 0.00001% by volume or more, preferably 0.0001% by volume.
  • step S12 the counter anode electrode 50e, the connection layer 50f, the reflection layer 112, and the anode electrode 110 are laminated on the surface of the array substrate 2.
  • each layer (transistor Tr, etc.) shown in FIG. 4 is also laminated between the counter anode electrode 50e and the substrate 10. That is, in step S12, the surface on the laminated side of the laminated array substrate 2 such as the opposed anode electrode 50e is made to face the surface 200a of the molded substrate 200. Therefore, the surface 102b of the light emitting element 102 and the surface 110a of the anode electrode 110 face each other.
  • step S12 in this state, that is, in a state where the surface 200a of the molded substrate 200 and the surface of the array substrate 2 face each other in the chamber CH, the laser is applied to the surface 102a (first surface in this embodiment) of the light emitting element 102. Irradiate light L. Specifically, the laser beam L is irradiated from the surface 200b side of the molding substrate 200 toward the molding substrate 200. The laser beam L enters the molding substrate 200 from the surface 200b, reaches the surface 200a, and irradiates the surface 102a of the light emitting element 102 in contact with the surface 200a.
  • step S14 the light emitting element 102 is separated (peeled) from the molded substrate 200 as shown in step S14. That is, in step S12 and step S14 (separation step), the light emitting element 102 is peeled off from the molded substrate 200 by laser lift-off.
  • the laser beam L is set in a wavelength band that transmits the molded substrate 200 but does not transmit the n-type clad layer 104 of the light emitting element 102.
  • the laser beam L preferably has an energy of 3.5 eV (electron Volt) or more and 9.9 eV or less, which corresponds to a wavelength band that transmits sapphire but does not transmit gallium nitride.
  • the wavelength of the laser beam L is set to 310 nm or less. Thereby, the oxide layer 109 can be formed more appropriately.
  • the oxygen concentration is high in the chamber CH in which the light emitting element 102 is peeled off by irradiating the laser beam L. Therefore, as shown in step S14, the surface 102a of the n-type clad layer 104 irradiated with the laser beam L is oxidized, and the oxide layer 109 is formed on the surface 102a.
  • step S16 laminated step
  • the light emitting element 102 peeled off from the molded substrate 200 is laminated on the surface of the array substrate 2.
  • the surface 102b (second surface in the first embodiment) of the light emitting element 102 comes into contact with the surface of the array substrate 2, here the surface 110a of the anode electrode 110, and the light emitting element 102 (p-type clad layer 106).
  • the surface 110a of the anode electrode 110 are joined. That is, the light emitting element 102 is transferred to the array substrate 2.
  • the light emitting element 102 is irradiated with the laser beam L in an atmosphere having a high oxygen concentration, so that the light emitting element 102 is separated from the molded substrate 200 and the oxide is oxidized.
  • the light emitting device 102 which forms the layer 109 and is separated to form the oxide layer 109, is transferred to the array substrate 2.
  • the light emitting body 100 is formed by laminating the cathode electrode 114 on the light emitting element 102 as shown in step S18. Further, a through hole may be opened in the oxide layer 109 before stacking the cathode electrodes 114 in step S18. Further, by laminating the opposed cathode electrode 90e on the cathode electrode 114 and then processing the cathode electrode 114, the cathode electrode is partially formed and the display device 1 is formed.
  • step S10 at least one of the cathode electrode 114, the connection layer 116, the connection layer 50f, the reflection layer 112, and the anode electrode 110 is molded on the molding substrate 200 together with the light emitting element 102, and transferred to the array substrate 2. You may. Further, although it is described as a process in the chamber CH in FIG. 7, it is not limited to laminating the illuminant 100 in the chamber CH, and oxygen is applied to the substrate during the transfer process such as steps S12, S14, and S16. You may form an atmosphere having a higher oxygen concentration than the atmosphere by spraying.
  • the inorganic light emitting element may not be directly molded on the array substrate 2 due to a high film formation temperature or the like, but may be molded on the molded substrate 200 and then transferred to the array substrate 2.
  • the inorganic light emitting element may be irradiated with laser light L (laser lift-off is performed).
  • laser lift-off is performed.
  • the surface structure of the inorganic light emitting element is deteriorated and becomes unstable, and the light emitting performance may be deteriorated.
  • impurities are taken into the surface due to excessive irradiation of laser light L, and the light emitting performance is deteriorated due to these impurities.
  • nitrogen (N) is incorporated into gallium nitride as an impurity, the light emission performance deteriorates.
  • the recombination rate R of the inorganic light emitting element is expressed by the following equation (1).
  • R A ⁇ n + B ⁇ n 2 + C ⁇ n 3 ... (1)
  • n is the carrier density, which is a variable according to the applied current.
  • A is the SRH recombination coefficient
  • B is the luminescence coupling coefficient
  • C is the Auger recombination coefficient.
  • A, B, and C are coefficients that are determined according to the performance of the inorganic light emitting element. As for the inorganic light emitting element, the larger B is and the smaller A and C are, the higher the luminous efficiency is. However, in the inorganic light emitting element, when the laser light L is excessively irradiated, B may be lowered as compared with before the laser light L is irradiated.
  • A, B, and C when the laser light L is irradiated are about 1.2 times, about 0.8 times, and about 1 times, respectively, with respect to A, B, and C before the laser light L is irradiated. . It may be doubled, and the value of B may decrease, resulting in a decrease in light emission performance.
  • the oxide layer 109 is formed on the surface 102a of the light emitting element 102 irradiated with the laser light L. Since the oxide layer 109 has a stable structure, it is possible to suppress the uptake of impurities and the deterioration of light emission performance. That is, even after the light emitting element 102 is peeled off by irradiating the surface 102a with the laser beam L, the surface 102a may be continuously irradiated with the laser beam L, and the surface 102a may be excessively irradiated with the laser beam L.
  • the oxide layer 109 is formed on the surface 102a, even if the oxide layer 109 on the surface 102a is excessively irradiated with the laser beam L after being peeled off. Deterioration of the tissue is suppressed, and deterioration of light emission performance is suppressed.
  • the oxide layer 109 is formed, for example, at the same time as or after the surface 102a of the light emitting element 102 is peeled from the molded substrate 200, but in any case, the oxide layer 109 causes an excess.
  • the light emitting element 102 can be protected from the laser beam L.
  • A, B, and C when the laser beam L is irradiated are about 1.1, respectively, with respect to A, B, and C before the laser beam L is irradiated. It can be doubled or less, about 0.9 times or more, and about 1.1 times or less, and a decrease in B, that is, a decrease in luminous efficiency can be suppressed.
  • the light emitting body 100 is of a type in which the anode electrode 110 provided at the lower part is connected to the opposed anode electrode 50e and the cathode electrode 114 provided at the upper part is connected to the opposed cathode electrode 90e (hereinafter, face-up).
  • face-up the anode electrode 110 provided at the lower part is connected to the opposed anode electrode 50e and the cathode electrode 114 provided at the upper part is connected to the opposed cathode electrode 90e
  • face-up the illuminant 100 is not limited to the face-up type.
  • the illuminant 100 may be a face-down type in which the lower portion is connected to both the opposed anode electrode 50e and the opposed cathode electrode 90e. An example of the face-down type will be described below.
  • FIG. 8 is a diagram showing another example of the illuminant of the first embodiment.
  • the illuminant 100A according to another example is a face-down type.
  • the n-type clad layer 104A of the light emitting element 102A is configured to have a larger area than the p-type clad layer 106 and the light emitting layer 108 in a plan view.
  • the light emitting body 100A includes a region AR1 in which the n-type clad layer 104A overlaps the p-type clad layer 106 and the light emitting layer 108, and a region AR2 in which the n-type clad layer 104A does not overlap the p-type clad layer 106 and the light emitting layer 108. ..
  • the light emitting body 100A faces upward, and the opposed anode electrode 50e, the connecting layer 50f, the reflective layer 112, the anode electrode 110, the p-type clad layer 106, the light emitting layer 108, the n-type clad layer 104, and the oxide.
  • the layers 109 are laminated in this order.
  • the light emitting body 100A is laminated in the order of the opposing cathode electrode 90e, the connecting layer 90f, the cathode electrode 114A, the n-type clad layer 104, and the oxide layer 109 toward the upper side.
  • the opposed cathode electrode 90e is provided below the light emitting element 102A.
  • a connecting layer 90f is provided instead of the connecting layer 116, and the connecting layer 90f is made of, for example, the same material as the connecting layer 50f.
  • the cathode electrode 114A does not have to have translucency, and may be a material having conductivity.
  • the cathode electrode 114A contains titanium (Ti) and aluminum (Al), and for example, a titanium layer, an aluminum layer, and a titanium layer are laminated along a third direction Dz.
  • the upper oxide layer 109 may not be provided with a through hole.
  • FIG. 9 is a diagram illustrating another example of the method of laminating light emitters according to the first embodiment.
  • steps S10A, S12A, S14A, and S16A are executed as shown in FIG.
  • Steps S10A, S12A, S14A, and S16A are the same steps as steps S10, S12, S14, and S16 of FIG. 7, except that the shape of the illuminant 100A and the layer on the array substrate 2 are different. Omit.
  • the light emitting element 102A is molded on the molding substrate 200.
  • step S12A the cathode electrode 114A, the connection layer 90f, and the counter cathode electrode 90e are formed on the array substrate 2. Then, as shown in steps S12A, S14A, and S16A, the light emitting element 102A on the molded substrate 200 is irradiated with the laser beam L in the chamber CH to separate the light emitting element 102A from the molded substrate 200, and the oxide layer 109 is formed. It is formed and transferred to the array substrate 2. Further, as shown in step S16A, since the opposed cathode electrode 90e is formed on the substrate 10, the connection layer 116 with the oxide layer 109 and the contact hole H1 shown in FIG. 3 are unnecessary. Similar to the counter anode electrode 50e, the counter cathode electrode 90e is supplied with the cathode power potential PVSS via the wiring formed on the substrate 10.
  • the light emitting element 102 is molded on the molded substrate 200 in the example of FIG. 9, members of the light emitting body 100 other than the light emitting element 102 may also be molded.
  • at least one of the counter anode electrode 50e, the connection layer 50f, the reflection layer 112, the anode electrode 110, the counter cathode electrode 90e, the connection layer 90f, and the cathode electrode 114A is molded on the molding substrate 200 together with the light emitting element 102A. It may be transferred to the array substrate 2.
  • the method for producing an inorganic light emitter (light emitting body 100) includes an arrangement step, a separation step, and a lamination step.
  • an inorganic light emitting element (light emitting element 102) is provided on one surface (surface 200a) of the substrate (molded substrate 200).
  • the separation step (S12) the laser beam L is irradiated to the first surface (surface 102a) of the inorganic light emitting element (light emitting element 102) in contact with one surface of the substrate in an atmosphere having a higher oxygen concentration than the atmosphere.
  • the oxide layer (oxide layer 109) is formed on the first surface (surface 102a) of the inorganic light emitting element (light emitting element 102) while separating the inorganic light emitting element (light emitting element 102) from the substrate (molded substrate 200). To do. Further, in the stacking step (S16), the inorganic light emitting element (light emitting element 102) separated in the separation step is laminated on the array substrate (array substrate 2) to manufacture the inorganic light emitting body (light emitting body 100).
  • the manufacturing method according to the present embodiment a stable oxide layer is formed on the surface of the light emitting element 102 irradiated with the laser beam L. Therefore, even when the laser beam L is excessively irradiated, the light emitting element 102 can be protected by the oxide layer, and the deterioration of the light emitting performance can be suppressed.
  • the oxygen concentration when irradiating the laser beam L is preferably 22% or more and 30% or less.
  • the oxide layer 109 can be appropriately formed.
  • the light emitting element 102 is molded on the molded substrate 200, and in the separation steps S12 and S14, the light emitting element 102 on the molded substrate 200 is irradiated with the laser beam L to form the light emitting element 102 on the molded substrate 200. Separate from. In this way, by using the laser lift-off, it is possible to appropriately separate the light emitting element 102 from the molded substrate 200 and suppress the deterioration of the light emitting performance by the oxide layer 109.
  • the light emitting element 102 is irradiated with the laser beam L in a state where the surface 200a of the molded substrate 200 faces the surface of the array substrate 2, so that the surface 102b (second) of the light emitting element 102 (second).
  • the light emitting element 102 is transferred from the molded substrate 200 to the array substrate 2 so that the surface) comes into contact with the surface of the array substrate 2 (here, the surface 110a of the anode electrode 110).
  • the surface 110a of the anode electrode 110 the surface of the anode electrode 110.
  • the light emitting element 102 is laminated on the molded substrate 200 in the order of the n-type clad layer 104A, the light emitting layer 108, and the p-type clad layer 106 from the surface 200a side of the molded substrate 200.
  • the oxide layer 109 can be formed by using the manufacturing method as in the present embodiment, and the deterioration of the light emitting performance can be suppressed.
  • a connection including at least one of titanium or tin is connected between the oxide layer 109 of the light emitting element 102 and the electrode (here, the cathode electrode 114) provided on the array substrate 2. It is preferable to form layer 116. For example, by providing tin between the oxide layer 109 and the electrode, it acts as a dopant of the oxide layer 109, and the oxide layer 109 can be made into a low resistance semiconductor. Further, by providing titanium between the oxide layer 109 and the electrode, O (oxygen) can be removed from the oxide layer 109 to assist the connection.
  • O oxygen
  • the second embodiment Next, the second embodiment will be described.
  • the light emitting element 102 was directly transferred from the molded substrate 200 to the array substrate 2, but in the second embodiment, the light emitting element 102 is transferred from the molded substrate 200 to the array substrate 2 via the transfer substrate 220.
  • the oxide layer 109 is formed only on the surface 102a of the light emitting element 102, but in the second embodiment, the oxide layer is formed on both the surface 102a and the surface 102b. ..
  • the description of the parts having the same configuration and process as the first embodiment will be omitted.
  • FIG. 10 is a cross-sectional view showing a configuration example of the light emitting body according to the second embodiment.
  • the light emitting body 100B according to the second embodiment has a light emitting element 102B, an anode electrode 110B, a cathode electrode 114B, and a reflection layer 118.
  • the light emitting element 102B is configured by laminating the oxide layer 109, the n-type clad layer 104, the light emitting layer 108, the p-type clad layer 106, and the oxide layer 107 in this order toward the upper side.
  • the oxide layer 109 is provided below the n-type clad layer 104.
  • the oxide layer 109 is provided with through holes penetrating from the upper surface to the lower surface.
  • the oxide layer 107 is provided on the upper side of the p-type clad layer 106.
  • the oxide layer 107 is a layer formed by oxidizing the p-type clad layer 106, and is an oxide of gallium (Ga) in the present embodiment. Furthermore, in this embodiment, the oxide layer 107 is gallium oxide (Ga 2 O 3 ).
  • the oxide layer 107 is provided with a through hole penetrating from the upper surface to the lower surface.
  • the light emitting body 100B has a reflective layer 118, a cathode electrode 114B, an oxide layer 109, an n-type clad layer 104, a light emitting layer 108, a p-type clad layer 106, an oxide layer 107, and an anode electrode 110B in this order. It is laminated. Further, in the display device 1B according to the second embodiment, the facing cathode electrode 90eB, the connecting layer 90f, the reflective layer 118, the cathode electrode 114B, the oxide layer 109, the n-type clad layer 104, and the light emitting layer 108 are directed upward. The p-type clad layer 106, the oxide layer 107, the anode electrode 110B, and the counter anode electrode 50eB are laminated in this order.
  • the counter cathode electrode 90eB is provided below the illuminant 100B.
  • the counter-cathode electrode 90eB is formed of, for example, the same material and shape as the counter-anode electrode 50e in the first embodiment.
  • the countercathode electrode 90eB is, for example, a wiring formed on the substrate 10 and made of a metal material such as Ti or Al.
  • the cathode power supply potential PVSS is supplied to the counter cathode electrode 90e.
  • the connection layer 90f is provided on the opposite cathode electrode 90eB.
  • the connection layer 90f is made of the same material as the connection layer 50f of the first embodiment.
  • the connection layer 90f joins the counter cathode electrode 90eB and the reflection layer 118.
  • the reflective layer 118 is provided on the connecting layer 90f.
  • the reflective layer 118 is made of the same material as the reflective layer 112 of the first embodiment.
  • the cathode electrode 114B is provided on the reflective layer 118.
  • the cathode electrode 114B is electrically connected to the opposite cathode electrode 90eB via the reflection layer 118 and the connection layer 90f.
  • the reflection layer 118 may be connected via the connection layer 116 without providing the cathode electrode 114B.
  • An oxide layer 109 is provided on the cathode electrode 114B. Further, the cathode electrode 114B is connected to the n-type clad layer 104 via a through hole provided in the oxide layer 109. Further, the cathode electrode 114B preferably has a connecting layer 116 inside.
  • the connection layer 116 is provided on the upper surface of the cathode electrode 114B, and more specifically, is provided at a place where the oxide layer 109 is provided (a place where the through hole of the oxide layer 109 is not provided). Therefore, the connecting layer 116 contacts the oxide layer 109 on the upper surface and is connected to the oxide layer 109.
  • the connection layer 116 is also connected to the cathode electrode 114B.
  • An anode electrode 110B is provided on the oxide layer 107.
  • the anode electrode 110B is connected to the p-type clad layer 106 via a through hole provided in the oxide layer 107.
  • the anode electrode 110B is made of the same material as the anode electrode 110 of the first embodiment.
  • the anode electrode 110B preferably has a connection layer 110B1 inside.
  • the connection layer 110B1 is provided on the lower surface of the anode electrode 110B, and more specifically, is provided at a place where the oxide layer 107 is provided (a place where a through hole of the oxide layer 107 is not provided). Therefore, the connection layer 110B1 comes into contact with the oxide layer 107 on the lower surface and is connected to the oxide layer 107.
  • the connection layer 110B1 is also connected to the anode electrode 110B.
  • the connecting layer 110B1 may connect the oxide layer 107 and the counter anode electrode 50eB without providing the anode electrode 110B.
  • connection layer 110B1 is made of the same material as the connection layer 116.
  • connection layer 110B1 acts as a dopant of the oxide layer 107, and the oxide layer 107 can be made into a low resistance semiconductor.
  • titanium as the connection layer 110B1 between the oxide layer 107 and the anode electrode 110B, O (oxygen) can be removed from the oxide layer 107 to assist the connection.
  • the connection layer 110B1 may not be provided.
  • a counter anode electrode 50eB is partially provided on the anode electrode 110B. That is, in the second embodiment, the counter anode electrode 50eB is provided above the light emitting body 100B.
  • the counter-anode electrode 50eB is provided so as to overlap a part of the upper surface of the anode electrode 110B without occupying the entire area of the upper surface of the anode electrode 110B.
  • the counter-anode electrode 50eB is formed of, for example, the same material and shape as the counter-cathode electrode 90e in the first embodiment.
  • the counter anode electrode 50eB is formed so as to cover the plurality of light emitters 100B with ITO, which is a conductive member having translucency, for example.
  • the counter-anode electrode 50eB has an opening and is connected to the anode electrode 110B or the connection layer 110B1 at the periphery of the opening. Further, the anode power supply potential P VDD is supplied to the counter anode electrode 50eB.
  • FIG. 11 is a diagram illustrating a method of laminating light emitters according to the second embodiment.
  • the surface 200a of the molded substrate 200 on which the light emitting element 102B is molded is opposed to the surface 220a of the transfer substrate 220 to emit light in the chamber CH.
  • the element 102B is irradiated with the laser beam L.
  • the transfer substrate 220 may be any material, and may be, for example, polydimethylsiloxane (PDMS), silicon oxide (SiO 2 ), or the like. In the case of silicon oxide, it is preferable to provide an adhesive on the surface.
  • step S20 the surface 102Ba of the light emitting element 102B is irradiated with the laser beam L in this state, that is, in the state where the surface 200a of the molding substrate 200 and the surface 220a of the transfer substrate 220 face each other in the chamber CH.
  • the laser beam L is irradiated from the surface 200b side of the molding substrate 200 toward the molding substrate 200.
  • the laser beam L enters the molded substrate 200 from the surface 200b, reaches the surface 200a, and irradiates the surface 102Ba of the light emitting element 102B in contact with the surface 200a.
  • the light emitting element 102B is separated (peeled) from the molded substrate 200 as shown in step S22 by being irradiated with the laser beam L in this way. That is, in step S20 and step S22 (separation step), the light emitting element 102B is peeled off from the molded substrate 200 by laser lift-off. Further, as shown in step S22, the surface 102Ba of the light emitting element 102B (n-type clad layer 104) irradiated with the laser beam L is oxidized, and the oxide layer 109 is formed on the surface 102Ba.
  • the surface 220a of the transfer substrate 220 faces the surface 200a of the molded substrate 200. Therefore, as shown in step S22, the light emitting element 102B peeled off from the molded substrate 200 is transferred onto the surface 220a of the transfer substrate 220. Furthermore, the surface 102b of the light emitting element 102B comes into contact with the surface 220a of the transfer substrate 220, and the surface 102Ba of the light emitting element 102B (p-type clad layer 106) and the surface 220a of the transfer substrate 220 are joined.
  • the surface 220a of the transfer substrate 220 on which the light emitting element 102B is formed faces the surface of the array substrate 2 in the chamber CH, and the light emitting element 102B Is irradiated with the laser beam L.
  • the facing cathode electrode 90eB, the connection layer 90f, the reflection layer 118, and the cathode electrode 114B are laminated on the surface of the array substrate 2 facing the transfer substrate 220, and further formed below the light emitting element 102B such as the transistor Tr. Each layer is laminated. Therefore, the surface 102Ba of the light emitting element 102B and the surface 114Ba of the cathode electrode 114B face each other.
  • step S24 the surface 102Bb of the light emitting element 102B is irradiated with the laser beam L in this state, that is, in the state where the surface 220a of the transfer substrate 220 and the surface of the array substrate 2 face each other in the chamber CH.
  • the laser beam L is irradiated from the surface 220b side of the transfer substrate 220 toward the transfer substrate 220.
  • the laser beam L enters the transfer substrate 220 from the surface 220b, reaches the surface 220a, and irradiates the surface 102Bb of the light emitting element 102B in contact with the surface 220a.
  • the light emitting element 102B is separated (peeled) from the transfer substrate 220 as shown in step S26 by being irradiated with the laser beam L in this way.
  • the laser beam L to be irradiated in step S24 is preferably set to a wavelength band that passes through the transfer substrate 220 but does not pass through the p-type clad layer 106 of the light emitting element 102B.
  • the oxygen concentration is high as in the first embodiment. Therefore, as shown in step S26, the surface 102Bb of the light emitting element 102B (p-type clad layer 106) irradiated with the laser beam L is oxidized, and the oxide layer 107 is formed on the surface 102Bb.
  • step S26 the light emitting element 102B peeled off from the transfer substrate 220 is laminated on the surface of the array substrate 2. Further, the surface 102Ba of the light emitting element 102 comes into contact with the surface of the array substrate 2, here the surface 114Ba of the cathode electrode 114B, and the surface 102Bb of the light emitting element 102B and the surface 110Ba of the anode electrode 110 are joined. That is, the light emitting element 102B is transferred from the transfer substrate 220 to the array substrate 2.
  • the anode electrode 110B is laminated on the light emitting element 102B to form the light emitting body 100B. Further, the counter anode electrode 50eB is partially formed on the anode electrode 110B, and the display device 1B is formed.
  • connection layer 90f the reflection layer 118, the connection layer 116, the cathode electrode 114B, the connection layer 110B1, and the anode electrode 110B is attached to the light emitting element 102B together with at least one of the molding substrate 200 and the transfer substrate 220. It may be formed on the surface and transferred to the array substrate 2.
  • the light emitting element 102B is irradiated with the laser beam L in a state where the surface 200a of the molded substrate 200 faces the surface 220a of the transfer substrate 220.
  • the light emitting element 102B is transferred from the molded substrate 200 to the transfer substrate 220 so that the surface 102Bb (second surface in the present embodiment) of the light emitting element 102B comes into contact with the surface 220a of the transfer substrate 220 (first separation step).
  • the oxide layer 109 is formed on the surface 102Ba (first surface in this embodiment) of the light emitting element 102B on the molding substrate 200 side.
  • the light emitting element 102B transferred to the surface 220a of the transfer substrate 220 is separated from the surface 220a of the transfer substrate 220 and transferred to the array substrate 2 (second separation). Step).
  • the oxide layer 109 can be formed and the deterioration of the light emitting performance can be suppressed.
  • a non-defective product or a product having a predetermined emission color can be selected and transferred to the transfer substrate 220.
  • the light emitting element 102B is irradiated with the laser beam L in a state where the surface 220a of the transfer substrate 220 faces the surface of the array substrate 2, thereby causing the light emitting element.
  • the surface 102Bb of the light emitting element 102B is transferred from the transfer substrate 220 to the array substrate 2 so that the surface 102Ba of the 102B comes into contact with the surface of the array substrate 2 (the surface 114Ba of the cathode electrode 114B in this embodiment).
  • Is formed with an oxide layer 107 According to this manufacturing method, by providing oxide layers on both sides of the light emitting element 102B, a decrease in luminous efficiency can be appropriately suppressed.
  • FIG. 12 is a diagram showing another example of the illuminant of the second embodiment.
  • the illuminant 100C according to another example of the second embodiment is a face-down type.
  • the p-type clad layer 106C of the light emitting element 102C is configured to have a larger area than the n-type clad layer 104 and the light emitting layer 108 in a plan view.
  • the light emitting body 100C includes a region AR1C in which the p-type clad layer 106C is superimposed on the n-type clad layer 104 and the light emitting layer 108, and a region AR2C in which the p-type clad layer 106C is not superimposed on the n-type clad layer 104 and the light emitting layer 108. ..
  • the light emitting body 100C has an opposed cathode electrode 90eC, a connecting layer 90f, a reflective layer 118, a cathode electrode 114C, an oxide layer 109, an n-type clad layer 104, a light emitting layer 108, and a p-type clad toward the upper side.
  • the layer 106C and the oxide layer 107 are laminated in this order.
  • the illuminant 100C is laminated in the order of the opposed anode electrode 50eC, the connecting layer 50f, the anode electrode 110C, the p-type clad layer 106C, and the oxide layer 107 toward the upper side.
  • the anode electrode 110C does not have to have translucency, and may be a material having conductivity.
  • the anode electrode 110C contains titanium (Ti) and aluminum (Al), and a titanium layer, an aluminum layer, and a titanium layer are laminated along a third direction Dz.
  • the upper oxide layer 107 may not be provided with a through hole.
  • the facing cathode electrode 90eC and the facing anode electrode 50eC have the same materials and shapes as the facing cathode electrode 90eB and the facing anode electrode 50eB, respectively.
  • FIG. 13 is a diagram illustrating another example of the method of laminating light emitters according to the second embodiment.
  • steps S20C, S22C, S24C, and S26C are executed as shown in FIG.
  • Steps S20C, S22C, S24C, and S26C are the same steps as steps S20, S22, S24, and S26 of FIG. 11 except that the shape of the light emitter 100B and the layer on the array substrate 2 are different. Omit.
  • the light emitting element 102C on the molded substrate 200 is irradiated with laser light L in the chamber CH to form the oxide layer 109, and the light emitting element 102C is transferred to the transfer substrate 220.
  • steps S24C and S26C the light emitting element 102C on the transfer substrate 220 is irradiated with the laser beam L in the chamber CH to form the oxide layer 107, and the light emitting element 102C is transferred to the array substrate 2.
  • the opposed anode electrode 50eC, the connection layer 50f, and the anode electrode 110C are formed on the array substrate 2.
  • step S26C since the counter anode electrode 50eC is formed on the substrate 10, the connection layer 110B1 with the oxide layer 107 and the contact hole H1 shown in FIG. 3 are unnecessary. Similar to the counter cathode electrode 90e, the counter anode electrode 50eC is supplied with the anode power supply potential P VDD via the wiring formed on the substrate 10.
  • the n-type clad layer 104 is arranged on the lower side of the array substrate 2, but the present invention is not limited to this.
  • the p-type clad layer 106 may be arranged on the lower side.
  • the transfer substrate 220 may be transferred to another transfer board, and the transfer substrate may be transferred from the other transfer board to the array substrate 2.
  • the laser beam L is used for both the transfer from the molded substrate 200 to the transfer substrate 220 and the transfer from the transfer substrate 220 to the array substrate 2, but in the third embodiment, the laser beam L is used.
  • Laser light L is used only for one transfer.
  • the light emitter 100D according to the third embodiment is provided with an oxide layer only on one surface. In the third embodiment, the description of the parts having the same configuration and process as those of the second embodiment will be omitted.
  • FIG. 14 is a diagram illustrating a method of laminating light emitters according to the third embodiment.
  • the surface 102Db of the light emitting element 102D formed on the molded substrate 200 is pressurized while being in contact with the surface 220a of the transfer substrate 220. That is, in a state where the surface 102b of the light emitting element 102D is in contact with the surface 220a of the transfer substrate 220, a load is applied in the direction in which the surface 102Db of the light emitting element 102D and the surface 220a of the transfer substrate 220 are pressed against each other. In addition, you may heat while pressurizing.
  • step S22D the surface 102Db of the light emitting element 102D is bonded to the surface 220a of the transfer substrate 220, and the bonding force between the light emitting element 102D and the transfer substrate 220 is applied to the bonding between the light emitting element 102D and the molded substrate 200. Make it stronger than power. Therefore, when the pressurization is released and the molded substrate 200 is moved away from the transfer substrate 220, the light emitting element 102D is separated (peeled) from the molded substrate 200 and the light emitting element 102D is transferred to the transfer substrate 220 as shown in step S22D. Will be done.
  • the oxide layer is not formed on the surface 102Da of the light emitting element 102D.
  • the surface 102a is not irradiated with the laser light L, so that the surface 102Da of the light emitting element 102D is less likely to deteriorate and there is no oxide layer. May be good.
  • steps S24D and S26D after step S22D are the same as steps S24 and S26 in FIG. 11, detailed description thereof will be omitted.
  • steps S24D and S26D the light emitting element 102D transferred to the transfer substrate 220 is irradiated with laser light L to form an oxide layer 107 on the surface 102b of the light emitting element 102D, and the light emitting element 102D is mounted on the array substrate 2 To produce the illuminant 100D.
  • FIG. 15 is a cross-sectional view showing a configuration example of the light emitting body according to the third embodiment.
  • the light emitting body 100D according to the third embodiment is manufactured as shown in FIG. 14, no oxide layer is provided under the light emitting layer 108. That is, the light emitting body 100D has an opposed cathode electrode 90eD, a connecting layer 90f, a reflective layer 118, a cathode electrode 114D, an n-type clad layer 104, a light emitting layer 108, a p-type clad layer 106, and an oxide layer 107.
  • the anode electrode 110D and the counter anode electrode 50eD are laminated in this order.
  • the anode electrode 110D is provided with a connection layer 110D1.
  • the cathode electrode 114D does not have to be provided with a connecting layer.
  • Other structures are the same as those of the light emitter 100B of the second embodiment shown in FIG.
  • the counter cathode electrode 90eD, the anode electrode 110D, and the counter anode electrode 50eD are made of the same materials and shapes as the counter cathode electrode 90eB, the anode electrode 110B, and the counter anode electrode 50eB, respectively.
  • the transfer is performed from the molded substrate 200 to the transfer substrate 220 by pressurizing, but the method is not limited to pressurizing as long as the method does not use the laser beam L.
  • the molded substrate 200 and the transfer substrate 220 are arranged in a fluid, the fluid is flowed from the molded substrate 200 toward the transfer substrate 220, the light emitting element 102D is separated from the molded substrate 200 by the flow of the fluid, and the light emitting element 102D is separated. May be flowed toward the transfer substrate 220 to perform fluid transfer to be transferred onto the transfer substrate 220.
  • FIG. 16 is a diagram illustrating a method of laminating light emitters according to another example of the third embodiment.
  • steps S20E and S22E in FIG. 16 are the same as steps S20 and S22 in FIG. 11, detailed description thereof will be omitted.
  • steps S20E and S22E the light emitting element 102E formed on the molded substrate 200 is irradiated with laser light L to form the oxide layer 109 on the surface 102Ea of the light emitting element 102E, and the light emitting element 102E is transferred to the transfer substrate 220. Transfer to.
  • step S24E the surface 102Ea of the light emitting element 102E transferred to the transfer substrate 220 is pressed while being in contact with the surface of the array substrate 2, here the surface 114Ea of the cathode electrode 114E. That is, in a state where the surface 102Ea of the light emitting element 102E is in contact with the surface 114Ea of the cathode electrode 114E, a load is applied in the direction in which the surface 102Ea of the light emitting element 102E and the surface 114Ea of the cathode electrode 114E are pressed against each other. In addition, you may heat while pressurizing.
  • step S24E the surface 102Ea of the light emitting element 102E is bonded to the surface 114Ea of the cathode electrode 114E, and the bonding force between the light emitting element 102E and the array substrate 2 is applied to the bonding between the light emitting element 102E and the transfer substrate 220. Make it stronger than power. Therefore, when the pressurization is released and the transfer substrate 220 is moved away from the array substrate 2, the light emitting element 102E is separated (peeled) from the transfer substrate 220 and the light emitting element 102E is transferred to the array substrate 2 as shown in step S26E. Will be done. In this case, the oxide layer is not formed on the surface 102Eb of the light emitting element 102E.
  • the method is not limited to pressurizing as long as the method does not use the laser beam L.
  • the transfer substrate 220 and the array substrate 2 are arranged in a fluid, the fluid flows from the transfer substrate 220 toward the array substrate 2, the light emitting element 102E is separated from the transfer substrate 220 by the flow of the fluid, and the light emitting element 102E is separated. May be flowed toward the array substrate 2 to perform fluid transfer to be transferred onto the array substrate 2.
  • FIG. 17 is a cross-sectional view showing a configuration example of a light emitting body according to another example of the third embodiment.
  • the light emitting body 100E since the light emitting body 100E is manufactured as shown in FIG. 16, the upper oxide layer is not provided. That is, the light emitting body 100E has an opposed cathode electrode 90eE, a connecting layer 90f, a reflective layer 118, a cathode electrode 114E, an oxide layer 109, an n-type clad layer 104, a light emitting layer 108, and a p-type clad layer 106.
  • the anode electrodes 110E and the counter anode electrodes 50eE are laminated in this order.
  • a connecting layer 116 is provided on the cathode electrode 114E.
  • the anode electrode 110E does not have to be provided with a connecting layer.
  • Other structures are the same as those of the light emitter 100B of the second embodiment shown in FIG.
  • the opposed cathode electrode 90eE, the cathode electrode 114E, and the opposed anode electrode 50eE are made of the same materials and shapes as the opposed cathode electrode 90eB, the cathode electrode 114B, and the opposed anode electrode 50eB, respectively.
  • the surface 102Ea (here, the first surface) of the light emitting element 102E on the transfer substrate 220 is pressurized while being in contact with the surface of the array substrate 2. Then, the light emitting element 102E is transferred from the transfer substrate 220 to the array substrate 2 (second separation step).
  • the transfer substrate 220 by performing transfer by laser light L and transfer by pressurization (stamp transfer) and providing an oxide layer on the surface irradiated with laser light L, deterioration of light emission performance can be suppressed.
  • the surface 102Db (here, the first surface) of the light emitting element 102D molded on the molded substrate 200 is pressed while being in contact with the surface 220a of the transfer substrate 220. Then, the light emitting element 102D is transferred from the molded substrate 200 to the transfer substrate 220 so that the surface 102Db of the light emitting element 102D comes into contact with the surface 220a of the transfer substrate 220 (arrangement step).
  • the surface 102Da (here, the second surface) of the light emitting element 102D becomes the array substrate.
  • the light emitting element 102D is transferred from the transfer substrate 220 to the array substrate 2 so as to come into contact with the surface of 2.
  • Display device 2 Array substrate 50e Opposing anode electrode 50f Connecting layer 90e Opposing cathode electrode 100 Inorganic light emitter 102 Inorganic light emitting element 104 n-type clad layer 106 p-type clad layer 108 Light emitting layer 109 Oxide layer 110 Anode electrode 112 Reflection layer 114 Cathode electrode

Abstract

性能の劣化を抑制する。発光体（１００）の製造方法は、基板の一方の表面（２００ａ）上に発光素子（１０２）を設ける配置ステップと、大気より酸素濃度が高い雰囲気下において、基板の一方の表面（２００ａ）に接触する発光素子（１０２）の表面（１０２ａ）にレーザ光（Ｌ）を照射することで、発光素子（１０２）を基板から分離させつつ、発光素子（１０２）の表面（１０２ａ）に酸化物層（１０９）を形成する分離ステップと、分離ステップにおいて分離した発光素子（１０２）をアレイ基板（２）に積層して発光体（１００）を製造する積層ステップと、を有する。

Description

無機発光体の製造方法
　本発明は、無機発光体の製造方法に関する。
　近年、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））、すなわち無機発光素子を用いた無機ＥＬディスプレイが注目されている。無機ＥＬディスプレイは、異なる色の光を出射する複数の発光素子がアレイ基板上に配列される。無機ＥＬディスプレイは、自発光素子を用いているため光源が不要であり、また、カラーフィルタを介さずに光が出射されるため光の利用効率が高い。また、無機ＥＬディスプレイは、表示素子として有機発光ダイオード（ＯＬＥＤ：　Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）を用いた有機ＥＬディスプレイに比べて耐環境性に優れる。
　無機発光素子は、成形基板上で成形され、成形基板上の無機発光素子にレーザ光を照射することで、無機発光素子を成形基板から分離する場合がある（例えば特許文献１を参照）。そして、成形基板から分離した無機発光素子をアレイ基板上に積層することで、無機発光体を製造する。
特許第４２８５７７６号公報
　ここで、無機発光素子は、レーザ光が過剰に照射された場合に、劣化して、発光効率等の性能が低下するおそれがある。従って、無機発光素子を基板から分離して無機発光体を製造する際に、性能の劣化を抑制することが求められる。
　本発明は、上記の課題に鑑みてなされたもので、性能の劣化を抑制する無機発光体の製造方法を提供することを目的とする。
　本開示の一態様による無機発光体の製造方法は、基板の一方の表面上に無機発光素子を設ける配置ステップと、大気より酸素濃度が高い雰囲気下において、前記基板の一方の表面に接触する前記無機発光素子の第１面にレーザ光を照射することで、前記無機発光素子を前記基板から分離させつつ、前記無機発光素子の前記第１面に酸化物層を形成する分離ステップと、前記分離ステップにおいて分離した前記無機発光素子をアレイ基板に積層して無機発光体を製造する積層ステップと、を有する。
図１は、第１実施形態に係る表示装置の構成例を示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、表示装置の画素回路の構成例を示す回路図である。 図４は、図１のＩＶ－ＩＶ’断面図である。 図５は、第１実施形態に係る発光体の構成例を示す断面図である。 図６は、接続層の例を示す模式図である。 図７は、第１実施形態に係る発光体の積層方法を説明する図である。 図８は、第１実施形態の発光体の他の例を示す図である。 図９は、第１実施形態に係る発光体の積層方法の他の例を説明する図である。 図１０は、第２実施形態に係る発光体の構成例を示す断面図である。 図１１は、第２実施形態に係る発光体の積層方法を説明する図である。 図１２は、第２実施形態の発光体の他の例を示す図である。 図１３は、第２実施形態に係る発光体の積層方法の他の例を説明する図である。 図１４は、第３実施形態に係る発光体の積層方法を説明する図である。 図１５は、第３実施形態に係る発光体の構成例を示す断面図である。 図１６は、第３実施形態の他の例に係る発光体の積層方法を説明する図である。 図１７は、第３実施形態の他の例に係る発光体の構成例を示す断面図である。
　以下に、本発明の各実施形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　（第１実施形態）
　図１は、第１実施形態に係る表示装置の構成例を示す平面図である。図１に示すように、発光装置としての表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板１０、複数のトランジスタ、複数の容量及び各種配線等を有する。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘが配置される領域であり、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
　複数の画素Ｐｉｘは、基板１０の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、アレイ基板２の基板１０の第１面１０ａ（図４参照）に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板１０の法線方向に対応する。以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
　駆動回路１２は、基板１０の周辺領域ＧＡに設けられる。駆動回路１２は、駆動ＩＣ２１０からの各種制御信号に基づいて複数のゲート線（例えば、発光制御走査線ＢＧ、リセット制御走査線ＲＧ、初期化制御走査線ＩＧ及び書込制御走査線ＳＧ（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板１０の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）として実装されてもよい。これに限定されず、駆動ＩＣ２１０は、基板１０の周辺領域ＧＡに接続された配線基板の上にＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）として実装されてもよい。なお、基板１０に接続される配線基板は、例えば、フレキシブルプリント基板やリジット基板である。
　カソード配線６０は、基板１０の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光体１００（図４参照）のカソード（カソード電極１１４（図５参照））は、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光体１００のカソード電極１１４は、アレイ基板２上の対向カソード電極９０ｅを介して、カソード配線６０に接続される。なお、カソード配線１４は、一部にスリットを有し、基板１０上において、２つの異なる配線で形成されてもよい。
　図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の画素４９を含む。例えば、画素Ｐｉｘは、第１画素４９Ｒと、第２画素４９Ｇと、第３画素４９Ｂとを有する。第１画素４９Ｒは、第１色としての原色の赤色を表示する。第２画素４９Ｇは、第２色としての原色の緑色を表示する。第３画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１画素４９Ｒと第３画素４９Ｂは第１方向Ｄｘで並ぶ。また、第２画素４９Ｇと第３画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１画素４９Ｒと、第２画素４９Ｇと、第３画素４９Ｂとをそれぞれ区別する必要がない場合、画素４９という。なお、１つの画素Ｐｉｘに含まれる画素４９は３つに限らず、４以上の画素４９が対応づけられていてもよい。例えば、第４色として白色が対応付けられた第４画素４９Ｗが含まれてもよい。また、複数の画素４９の配置は、図２に示す構成に限定されない。例えば、第１画素４９Ｒは第２画素４９Ｇと第１方向Ｄｘに隣り合っていてもよい。また、第１画素４９Ｒ、第２画素４９Ｇ、及び、第３画素４９が、この順で第１方向Ｄｘに繰り返し配列されてもよい。
　画素４９は、それぞれ発光体１００を有する。表示装置１は、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂにおいて、発光体１００ごとに異なる光を出射することで画像を表示する。発光体１００は、平面視で、数μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）チップであり、一般的には、一つのチップサイズが１００μｍ以上をミニＬＥＤ（ｍｉｎｉＬＥＤ）、１００μｍ未満～数μｍのサイズをマイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）と呼ばれる。本発明ではいずれのサイズのＬＥＤも用いることができ、表示装置の画面サイズ（一画素の大きさ）に応じて使い分ければよい。各画素にマイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）を備える表示装置は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光体１００の大きさを限定するものではない。
　図３は、表示装置の画素回路の構成例を示す回路図である。図３に示す画素回路ＰＩＣＡは、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂのそれぞれに設けられる。画素回路ＰＩＣＡは、基板１０に設けられ、駆動信号（電流）を発光体１００に供給する回路である。なお、図３において、画素回路ＰＩＣＡについての説明は、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂのそれぞれが有する画素回路ＰＩＣＡに適用できる。
　図３に示すように、画素回路ＰＩＣＡは、発光体１００と、５つのトランジスタと、２つの容量と、を含む。具体的には、画素回路ＰＩＣＡは、発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、リセットトランジスタＲＳＴ及び駆動トランジスタＤＲＴを含む。一部のトランジスタは、隣接する複数の画素４９で共有されていてもよい。例えば、発光制御トランジスタＢＣＴは、共通配線を介して、３つの画素４９で共有されていてもよい。また、リセットトランジスタＲＳＴは、周辺領域ＧＡに設けられ、例えば画素４９の各行に１つ設けられていてもよい。この場合、リセットトランジスタＲＳＴは、共通配線を介して複数の駆動トランジスタＤＲＴのソースに接続される。
　画素回路ＰＩＣＡが有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin　Film　Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。ｐ型ＴＦＴを用いる場合は、適宜電源電位や保持容量Ｃｓ１及び容量Ｃｓ２の接続を適合させてもよい。
　発光制御走査線ＢＧは、発光制御トランジスタＢＣＴのゲートに接続される。初期化制御走査線ＩＧは、初期化トランジスタＩＳＴのゲートに接続される。書込制御走査線ＳＧは、書込トランジスタＳＳＴのゲートに接続される。リセット制御走査線ＲＧは、リセットトランジスタＲＳＴのゲートに接続される。
　発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧは、それぞれ、駆動回路１２（図１参照）に接続される。駆動回路１２は、発光制御走査線ＢＧ、初期化制御走査線ＩＧ、書込制御走査線ＳＧ及びリセット制御走査線ＲＧに、それぞれ、発光制御信号Ｖｂｇ、初期化制御信号Ｖｉｇ、書込制御信号Ｖｓｇ及びリセット制御信号Ｖｒｇを供給する。
　駆動ＩＣ２１０（図１参照）は、第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂのそれぞれの画素回路ＰＩＣＡに、時分割で映像信号Ｖｓｉｇを供給する。第１画素４９Ｒ、第２画素４９Ｇ及び第３画素４９Ｂの各列と、駆動ＩＣ２１０との間には、マルチプレクサ等のスイッチ回路が設けられる。映像信号Ｖｓｉｇは、映像信号線Ｌ２を介して書込トランジスタＳＳＴに供給される。また、駆動ＩＣ２１０は、リセット信号線Ｌ３を介して、リセット電源電位ＶｒｓｔをリセットトランジスタＲＳＴに供給する。駆動ＩＣ２１０は、初期化信号線Ｌ４を介して、初期化電位Ｖｉｎｉを初期化トランジスタＩＳＴに供給する。
　発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ、書込トランジスタＳＳＴ、及びリセットトランジスタＲＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光体１００に流れる電流を制御する電流制御素子として機能する。
　発光体１００のカソード（カソード電極１１４）は、カソード電源線Ｌ１０に接続される。また、発光体１００のアノード（アノード電極１１０）は、駆動トランジスタＤＲＴ及び発光制御トランジスタＢＣＴを介してアノード電源線Ｌ１（第１電源線）に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤ（第１電位）が供給される。カソード電源線Ｌ１０には、カソード電源電位ＰＶＳＳ（第２電位）が供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。カソード電源線Ｌ１０は、カソード配線６０を含む。
　また、画素回路ＰＩＣＡは、容量Ｃｓ１及び容量Ｃｓ２を含む。容量Ｃｓ１は、駆動トランジスタＤＲＴのゲートとソースとの間に形成される保持容量である。容量Ｃｓ２は、駆動トランジスタＤＲＴのソース及び発光体１００のアノードと、カソード電源線Ｌ１０との間に形成される付加容量である。
　表示装置１は、１行目の画素４９から最終行の画素４９まで駆動を行い１フレーム分の画像を１フレーム期間に表示する。
　リセット期間では、駆動回路１２から供給される各制御信号により、発光制御走査線ＢＧの電位がＬ（ロウ）レベルとなり、リセット制御走査線ＲＧの電位がＨ（ハイ）レベルとなる。これにより、発光制御トランジスタＢＣＴがオフ（非導通状態）となり、リセットトランジスタＲＳＴがオン（導通状態）となる。
　これにより、画素４９内に残留していた電荷が、リセットトランジスタＲＳＴを通じて外部に流れ、駆動トランジスタＤＲＴのソースがリセット電源電位Ｖｒｓｔに固定される。リセット電源電位Ｖｒｓｔは、カソード電源電位ＰＶＳＳに対して所定の電位差を有して設定される。この場合、リセット電源電位Ｖｒｓｔとカソード電源電位ＰＶＳＳとの電位差は、発光体１００が発光を開始する電位差よりも小さい。
　次に、駆動回路１２から供給される各制御信号により、初期化制御走査線ＩＧの電位がＨレベルとなる。初期化トランジスタＩＳＴは、オンとなる。初期化トランジスタＩＳＴを介して駆動トランジスタＤＲＴのゲートが初期化電位Ｖｉｎｉに固定される。
　また、駆動回路１２は、発光制御トランジスタＢＣＴをオンとし、リセットトランジスタＲＳＴをオフとする。駆動トランジスタＤＲＴは、ソース電位が（Ｖｉｎｉ－Ｖｔｈ）になるとオフになる。これにより、各画素４９ごとに駆動トランジスタＤＲＴのしきい値電圧Ｖｔｈを取得することができ、画素４９ごとのしきい値電圧Ｖｔｈのばらつきがオフセットされる。
　次に、映像信号書込動作期間では、駆動回路１２から供給される各制御信号により、発光制御トランジスタＢＣＴがオフになり、初期化トランジスタＩＳＴがオフになり、書込トランジスタＳＳＴがオンになる。１行に属する画素４９において、映像信号Ｖｓｉｇが駆動トランジスタＤＲＴのゲートに入力される。映像信号線Ｌ２は、第２方向Ｄｙに延在し、同列に属する複数行の画素４９に接続される。このため、映像信号書込動作期間は、１行ごとに実施される。
　次に、発光動作期間では、駆動回路１２から供給される各制御信号により、発光制御トランジスタＢＣＴがオンになり、書込トランジスタＳＳＴがオフになる。アノード電源線Ｌ１から、発光制御トランジスタＢＣＴを介して駆動トランジスタＤＲＴにアノード電源電位ＰＶＤＤが供給される。駆動トランジスタＤＲＴは、ゲートソース間の電圧に応じた電流を、発光体１００に供給する。発光体１００は、この電流に応じた輝度で発光する。
　なお、駆動回路１２は、１行ごとに画素４９を駆動してもよいし、２行の画素４９を同時に駆動してもよいし、３行分以上の画素４９を同時に駆動してもよい。
　なお、上述した図３に示す画素回路ＰＩＣＡの構成はあくまで一例であり、適宜変更することができる。例えば１つの画素４９での配線の数及びトランジスタの数は異なっていてもよい。また、画素回路ＰＩＣＡはカレントミラー回路等の構成を採用することもできる。
　図４は、図１のＩＶ－ＩＶ’断面図である。図４に示すように、表示装置１のアレイ基板２は、基板１０と、複数のトランジスタと、を備える。基板１０は、第１面１０ａと、第１面１０ａの反対側の第２面１０ｂとを有する。基板１０は、絶縁基板であり、例えば、ガラス基板、石英基板、又は、アクリル樹脂、エポキシ樹脂、ポリイミド樹脂、若しくは、ポリエチレンテレフタレート（ＰＥＴ）樹脂製のフレキシブル基板である。
　なお、本明細書において、基板１０の表面に垂直な方向において、基板１０から発光体１００に向かう方向を「上側」又は単に「上」とする。また、発光体１００から基板１０に向かう方向を「下側」又は単に「下」とする。また、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
　アンダーコート層２０は、基板１０の第１面１０ａ上に設けられる。複数のトランジスタは、アンダーコート層２０上に設けられる。例えば、基板１０の表示領域ＡＡには、複数のトランジスタとして、画素４９に含まれる駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴがそれぞれ設けられている。基板１０の周辺領域ＧＡには、複数のトランジスタとして、駆動回路１２に含まれるトランジスタＴｒＣが設けられている。なお、複数のトランジスタのうち、駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ、及び、トランジスタＴｒＣを示しているが、画素回路ＰＩＣＡに含まれる発光制御トランジスタＢＣＴ、初期化トランジスタＩＳＴ及びリセットトランジスタＲＳＴも、駆動トランジスタＤＲＴと同様の積層構造を有する。なお、以下の説明において、複数のトランジスタを区別して説明する必要が無い場合は、単にトランジスタＴｒと表す。
　トランジスタＴｒは、例えば両面ゲート構造のＴＦＴである。トランジスタＴｒは、それぞれ、第１ゲート電極２１と、第２ゲート電極３１と、半導体層２５と、ソース電極４１ｓと、ドレイン電極４１ｄと、を有する。第１ゲート電極２１は、アンダーコート層２０上に設けられる。絶縁膜２４は、アンダーコート層２０上に設けられて第１ゲート電極２１を覆う。半導体層２５は、絶縁膜２４上に設けられる。半導体層２５は、例えば、ポリシリコンが用いられる。ただし、半導体層２５は、これに限定されず、微結晶酸化物半導体、アモルファス酸化物半導体、低温ポリシリコン等であってもよい。絶縁膜２９は、半導体層２５上に設けられる。第２ゲート電極３１は、絶縁膜２９上に設けられる。
　アンダーコート層２０、絶縁膜２４、２９、４５は、無機絶縁膜であり、例えば、酸化シリコン（ＳｉＯ２）や窒化シリコン（ＳｉＮ）などからなる。第３方向Ｄｚにおいて、第１ゲート電極２１と第２ゲート電極３１は、絶縁膜２４、半導体層２５及び絶縁膜２９を介して、対向している。絶縁膜２４、２９において、第１ゲート電極２１と第２ゲート電極３１とに挟まれた部分がゲート絶縁膜として機能する。また、半導体層２５において、第１ゲート電極２１と第２ゲート電極３１とに挟まれた部分がトランジスタＴｒのチャネル領域２７となる。半導体層２５において、ソース電極４１ｓと接続する部分がトランジスタＴｒのソース領域であり、ドレイン電極４１ｄと接続する部分がトランジスタＴｒのドレイン領域である。チャネル領域２７とソース領域との間及びチャネル領域２７とドレイン領域との間には、それぞれ低濃度不純物領域が設けられる。なお、トランジスタＴｒとして、ｎ型ＴＦＴのみ示しているが、ｐ型ＴＦＴを同時に形成しても良い。
　ゲート線３１ａは、駆動トランジスタＤＲＴの第２ゲート電極３１に接続される。基板１０とゲート線３１ａとの間に絶縁膜２９が設けられ、ゲート線３１ａと基板１０との間に容量ＣＳが形成される。第１ゲート電極２１、第２ゲート電極３１及びゲート線３１ａは、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、モリブデン（Ｍｏ）又はこれらの合金膜で構成されている。
　本実施形態において、トランジスタＴｒは両面ゲート構造に限定されるものではない。トランジスタＴｒは、ゲート電極が第１ゲート電極２１のみで構成されるボトムゲート型であってもよい。また、トランジスタＴｒは、ゲート電極が第２ゲート電極３１のみで構成されるトップゲート型であってもよい。また、アンダーコート層２０は無くても良い。
　表示装置１は、基板１０の第１面１０ａ上に設けられて複数のトランジスタＴｒを覆う絶縁膜３５を有する。ソース電極４１ｓは、絶縁膜３５上に設けられ、絶縁膜３５に設けられた貫通孔を介して複数のトランジスタＴｒの各ソースに接続される。ドレイン電極４１ｄは、絶縁膜３５上に設けられ、絶縁膜３５に設けられた貫通孔を介して複数のトランジスタＴｒの各ドレインに接続される。周辺領域ＧＡにおいてカソード配線６０は、絶縁膜３５上に設けられる。絶縁膜４２は、ソース電極４１ｓ、ドレイン電極４１ｄ及びカソード配線６０を覆う。絶縁膜３５は無機絶縁膜、絶縁膜４２は、有機絶縁膜である。ソース電極４１ｓ及びドレイン電極４１ｄは、チタンとアルミニウムとの積層構造であるＴｉＡｌＴｉ又はＴｉＡｌの積層膜で構成されている。また、絶縁膜４２は、感光性アクリル等の有機材料が用いられる。
　ソース電極４１ｓの一部は、ゲート線３１ａと重なる領域に形成される。絶縁膜３５を介して対向するゲート線３１ａとソース電極４１ｓとで、容量Ｃｓ１が形成される。また、ゲート線３１ａは、半導体層２５の一部と重なる領域に形成される。容量Ｃｓ１は、絶縁膜２４を介して対向する半導体層２５とゲート線３１ａとで形成される容量も含む。
　表示装置１は、ソース接続配線４３ｓと、ドレイン接続配線４３ｄと、絶縁膜４５と、対向アノード電極５０ｅと、接続層５０ｆと、絶縁膜７０と、平坦化膜８０と、対向カソード電極９０ｅとを有する。ソース接続配線４３ｓは、絶縁膜４２上に設けられ、絶縁膜４２に設けられた貫通孔を介してソース電極４１ｓに接続される。ドレイン接続配線４３ｄは、絶縁膜４２上に設けられ、絶縁膜４２に設けられた貫通孔を介してドレイン電極４１ｄに接続される。絶縁膜４５は、絶縁膜４２上に設けられてソース接続配線４３ｓとドレイン接続配線４３ｄとを覆う。対向アノード電極５０ｅは、絶縁膜４５上に設けられ、絶縁膜４５に設けられた貫通孔を介して駆動トランジスタＤＲＴのドレイン接続配線４３ｄに接続される。接続層５０ｆは、対向アノード電極５０ｅ上に設けられる。発光体１００は、接続層５０ｆの上に設けられる、対向アノード電極５０ｅは、接続層５０ｆを介して、発光体１００のアノード電極１１０（図５参照）と接続されている。絶縁膜４５を介して対向する対向アノード電極５０ｅとソース接続配線４３ｓとの間に容量Ｃｓ２が形成される。ソース接続配線４３ｓおよびドレイン接続配線４３ｄは、例えば、ＩＴＯ等の透明性導電体で形成される。
　絶縁膜７０は、絶縁膜４５上に設けられて対向アノード電極５０ｅの側面を覆う。絶縁膜７０は、対向アノード電極５０ｅと重なる位置に、発光体１００を実装するための開口を有する。絶縁膜７０の開口の面積は、平面視において、発光体１００の対向アノード電極５０ｅとの接地面より大きい。また、対向アノード電極５０ｅは、平面視において、発光体１００の対向アノード電極５０ｅとの接地面より大きい。平坦化膜８０は、絶縁膜７０上に設けられて発光体１００の側面を覆う。対向カソード電極９０ｅは、平坦化膜８０上に設けられる。絶縁膜７０は、無機絶縁膜であり、例えば、シリコン窒化膜（ＳｉＮ）からなる。平坦化膜８０は、有機絶縁膜あるいは無機有機ハイブリッド絶縁膜（Ｓｉ－Ｏ主鎖に、たとえば有機基（メチル基あるいはフェニル基）が結合した材料）である。発光体１００の上面（カソード電極１１４；図５参照）は、平坦化膜８０から露出している。対向カソード電極９０ｅは、発光体１００のカソード電極１１４（図５参照）に接続される。
　対向カソード電極９０ｅは、表示領域ＡＡの外側に設けられたコンタクトホールＨ１を介して、アレイ基板２側に設けられたカソード配線６０と接続される。具体的には、コンタクトホールＨ１は、平坦化膜８０及び絶縁膜４２に設けられ、コンタクトホールＨ１の底面にカソード配線１４が設けられる。カソード配線６０は、絶縁膜３５の上に設けられる。つまり、カソード配線６０は、ソース電極４１ｓ、ドレイン電極４１ｄと同層に設けられ、同じ材料で形成される。対向カソード電極９０ｅは、表示領域ＡＡから周辺領域ＧＡまで連続して設けられ、コンタクトホールＨ１の底部でカソード配線６０と接続される。また、対向カソード電極９０ｅは、発光体１００と重なる領域では開口ＯＰ１が設けられる。
　ここで、発光体１００の構成について説明する。図５は、第１実施形態に係る発光体の構成例を示す断面図である。図５に示すように、発光体１００は、発光素子１０２と、アノード電極１１０と、反射層１１２と、カソード電極１１４とを有しているが、対向アノード電極５０ｅ、接続層５０ｆ、及び対向カソード電極９０ｅを発光体１００に含めてもよい。
　発光素子１０２は、発光を行う発光層である。発光素子１０２は、ｎ型クラッド層１０４と、ｐ型クラッド層１０６と、ｐ型クラッド層１０６とｎ型クラッド層１０４との間に設けられる発光層１０８と、を有する。本実施形態において、発光素子１０２は、上側に向かって、ｐ型クラッド層１０６、発光層１０８、ｎ型クラッド層１０４の順で積層されて構成される。発光素子１０２としては、窒化ガリウム（ＧａＮ）、アルミニウムインジウムガリウムリン（ＡｌＩｎＧａＰ）あるいはアルミニウムガリウムヒ素（ＡｌＧａＡｓ）あるいはガリウムヒ素リン（ＧａＡｓＰ）等の化合物半導体が用いられる。さらに言えば、本実施形態において、ｐ型クラッド層１０６及びｎ型クラッド層１０４は、窒化ガリウム（ＧａＮ）である。また、発光層１０８は、窒化インジウムガリウム（ＩｎＧａＮ）である。発光層１０８は、ＩｎＧａＮ、ＧａＮが積層された多量子井戸構造(ＭＱＷ)でもよい。
　さらに、発光素子１０２は、酸化物層１０９を有している。酸化物層１０９は、ｎ型クラッド層１０４が酸化して形成される層であり、本実施形態ではガリウム（Ｇａ）の酸化物である。さらに言えば、本実施形態では、酸化物層１０９は、酸化ガリウム（Ｇａ２Ｏ３）である。酸化物層１０９は、ｎ型クラッド層１０４の上側に設けられる。図５の例では、酸化物層１０９は、平面視において、ｎ型クラッド層１０４の全域を覆わず、ｎ型クラッド層１０４の全域のうち一部の領域にのみ重畳するよう設けられている。言い換えれば、酸化物層１０９は、上側の表面から下側の表面までを貫通する貫通孔が設けられているといえる。従って、発光素子１０２は、上側から見た平面視において、ｎ型クラッド層１０４が露出している領域（貫通孔の領域）と、酸化物層１０９が露出している領域とを有する。
　発光体１００は、上側に向かって、反射層１１２、アノード電極１１０、ｐ型クラッド層１０６、発光層１０８、ｎ型クラッド層１０４、酸化物層１０９、カソード電極１１４の順で積層されている。発光体１００の下には、接続層５０ｆが設けられ、発光体１００の上には、対向カソード電極９０ｅが設けられる。
　対向アノード電極５０ｅは、導電性の部材、ここでは金属材料を含む。本実施形態では、対向アノード電極５０ｅは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含み、例えば、チタンの層とアルミニウムの層とが第３方向Ｄｚに沿って積層されている。接続層５０ｆは、導電性の部材、ここでは金属材料を含む。本実施形態では、接続層５０ｆは、はんだであり、さらに言えば、金錫（ＡｕＳｎ）、あるいは銀錫（ＡｇＳｎ）などの金系はんだである。接続層５０ｆは、対向アノード電極５０ｅと反射層１１２とを接合する。
　反射層１１２は、接続層５０ｆの上に設けられる。反射層１１２は、光を反射可能な導電性の部材であり、本実施形態では、銀（Ａｇ）を含む合金である。アノード電極１１０は、反射層１１２の上に設けられる。アノード電極１１０は、透光性を有する導電性の部材であり、例えばインジウムスズ酸化物（ＩＴＯ、Indium　Tin　Oxide）である。アノード電極１１０は、反射層１１２及び接続層５０ｆを介して、対向アノード電極５０ｅに電気的に接続されている。アノード電極１１０の上には、ｐ型クラッド層１０６が設けられている。アノード電極１１０は、ｐ型クラッド層１０６と接続されている。
　カソード電極１１４は、酸化物層１０９の上に設けられる。カソード電極１１４は、酸化物層１０９に設けられた貫通孔を介してｎ型クラッド層１０４に接続される。カソード電極１１４は、透光性を有する導電性の部材であり、例えばＩＴＯである。また、カソード電極１１４は、内部に接続層１１６を有することが好ましい。接続層１１６は、カソード電極１１４の下側の表面に設けられており、さらに言えば、酸化物層１０９が設けられる箇所（酸化物層１０９の貫通孔が設けられない箇所）に設けられる。従って、接続層１１６は、下側の表面で酸化物層１０９に接触して、酸化物層１０９に接続される。また、接続層１１６は、カソード電極１１４にも接続される。
　接続層１１６は、導電性の部材、ここでは金属材料を含む。本実施形態では、接続層１１６は、チタン（Ｔｉ）及びスズ（Ｓｎ）の少なくとも一方を含む。接続層１１６は、酸化物層１０９とカソード電極１１４との接続を補助する。例えば、接続層１１６は、スズを有することで、酸化物層１０９のドーパントおよびカソード電極１１４のドーパントとして作用し、酸化物層１０９を低抵抗半導体とすることおよびカソード電極の低抵抗化ができる。また、接続層１１６は、チタンを有することで、酸化物層１０９からＯ（酸素）を除去して、接続を補助する。ただし、接続層１１６は、設けられていなくてもよい。
　図６は、接続層の例を示す模式図である。図６に示すように、接続層１１６は、第１部材１１６ａと第２部材１１６ｂとを有していてよい。第１部材１１６ａは、例えばスズの層である。第２部材１１６ｂは、例えばチタン（Ｔｉ）である。第２部材１１６ｂは、第１部材１１６ａ内に複数設けられており（点在しており）、接続層１１６の酸化物層１０９に接触する側の表面にも設けられることが好ましい。すなわち、図６の例では、接続層１１６は、酸化物層１０９に接触する側の表面に、第１部材１１６ａと第２部材１１６ｂとの両方が設けられている。これにより、酸化物層１０９は、チタンとスズとの両方に接触し、接続される。ただし、図６の構成は一例である。
　カソード電極１１４の上には、対向カソード電極９０ｅが設けられる。対向カソード電極９０ｅは、導電性の部材、ここでは金属材料を含む。対向カソード電極９０ｅは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含み、例えば、チタンの層とアルミニウムの層とが第３方向Ｄｚに沿って積層された後にパターニングされ、部分的に対向カソード電極９０ｅが形成される。すなわち、対向カソード電極９０ｅは、カソード電極１１４の上側の表面の全域を占めることなく、カソード電極１１４の上側の表面の一部に重畳するように、設けられる。なお、カソード電極１１４を設けず、接続層１１６を介して、対向カソード電極９０ｅと接続されても良い。
　発光体１００は、以上のような構造となっている。次に、発光体１００の製造する方法について説明する。図７は、第１実施形態に係る発光体の積層方法を説明する図である。図７に示すように、発光体１００を積層する場合、ステップＳ１０（配置ステップ）に示すように、成形基板２００上に、発光素子１０２を成形することで、成形基板２００の一方の表面２００ａ上に発光素子１０２を設ける。本実施形態では、成形基板２００は、Ａｌ２Ｏ３が含まれる基板、すなわちサファイア基板である。具体的には、製造装置は、成形基板２００の表面２００ａ上に、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６の順に並ぶよう、発光素子１０２を成膜する。これにより、発光素子１０２は、一方の表面１０２ａが、成形基板２００の一方の表面２００ａに接触し、接合される。なお、表面１０２ａは、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６の並びにおける、発光素子１０２のｎ型クラッド層１０４側の表面であり、ここではｎ型クラッド層１０４の発光層１０８と反対側の表面である。また、発光素子１０２の他方の表面１０２ｂは、表面１０２ａと反対側の表面である。すなわち、表面１０２ｂは、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６の並びにおける、発光素子１０２のｐ型クラッド層１０６側の表面であり、ここではｐ型クラッド層１０６の発光層１０８と反対側の表面である。
　次に、ステップＳ１２に示すように、チャンバＣＨ内で、発光素子１０２が成形された成形基板２００の表面２００ａを、アレイ基板２の表面に対向させて、発光素子１０２にレーザ光Ｌを照射させる。チャンバＣＨは、内部が所定の酸素濃度となっている。本実施形態では、チャンバＣＨ内の酸素濃度は、大気の酸素濃度よりも高くなっている。例えば、チャンバＣＨ内は、Ｏ２の濃度が大気のＯ２の濃度より高い状態と、Ｏ３の濃度が大気のＯ３の濃度より高い状態との、少なくともいずれかとなっている。この場合、チャンバＣＨ内のＯ２の濃度は、２２体積％以上であることが好ましく、３０体積％以下であることが好ましい。また、チャンバＣＨ内のＯ３の濃度は、０．００００１体積％以上であることが好ましく、０．０００１体積％であることが好ましい。
　ステップＳ１２において、アレイ基板２の表面には、対向アノード電極５０ｅ、接続層５０ｆ、反射層１１２、及びアノード電極１１０が積層されている。図７では省略しているが、アレイ基板２は、対向アノード電極５０ｅと基板１０との間にも、図４に示した各層（トランジスタＴｒなど）が積層されている。すなわち、ステップＳ１２において、対向アノード電極５０ｅなど積層されたアレイ基板２の積層されている側の表面を、成形基板２００の表面２００ａに対向させる。従って、発光素子１０２の表面１０２ｂと、アノード電極１１０の表面１１０ａとが、対向する。
　ステップＳ１２においては、この状態、すなわちチャンバＣＨ内で成形基板２００の表面２００ａとアレイ基板２の表面とが対向した状態で、発光素子１０２の表面１０２ａ（本実施形態では第１面）に、レーザ光Ｌを照射する。具体的には、成形基板２００の表面２００ｂ側から成形基板２００に向けてレーザ光Ｌを照射する。レーザ光Ｌは、表面２００ｂから成形基板２００内に入射し、表面２００ａに到達し、表面２００ａに接触する発光素子１０２の表面１０２ａに照射される。発光素子１０２は、このようにレーザ光Ｌが照射されることで、ステップＳ１４に示すように、成形基板２００から分離（剥離）される。すなわち、ステップＳ１２及びステップＳ１４（分離ステップ）においては、レーザリフトオフにより、発光素子１０２を成形基板２００から剥離させる。
　なお、レーザ光Ｌは、成形基板２００を透過しつつ発光素子１０２のｎ型クラッド層１０４を透過しない波長帯に設定されることが好ましい。例えば、レーザ光Ｌは、サファイアを透過するが窒化ガリウムを透過しない波長帯に対応する、３．５ｅＶ（ｅｌｅｃｔｒｏｎ　Ｖｏｌｔ）以上９．９ｅＶ以下のエネルギーを有することが好ましい。また、レーザ光Ｌは、波長が３１０ｎｍ以下に設定されていることが好ましい。これにより、酸化物層１０９をより適切に形成することができる。
　さらに、レーザ光Ｌを照射して発光素子１０２の剥離を行ったチャンバＣＨ内は、酸素濃度が高くなっている。従って、ステップＳ１４に示すように、レーザ光Ｌが照射されたｎ型クラッド層１０４の表面１０２ａは、酸化され、表面１０２ａに、酸化物層１０９が形成される。
　また、発光素子１０２を剥離させる際には、アレイ基板２の表面が、成形基板２００の表面２００ａと対向している。従って、ステップＳ１６（積層ステップ）に示すように、成形基板２００から剥離した発光素子１０２は、アレイ基板２の表面上に積層される。さらに言えば、発光素子１０２は、表面１０２ｂ（第１実施形態では第２面）が、アレイ基板２の表面、ここではアノード電極１１０の表面１１０ａに接触し、発光素子１０２（ｐ型クラッド層１０６）の表面１０２ｂとアノード電極１１０の表面１１０ａとが接合される。すなわち、発光素子１０２は、アレイ基板２に転写される。
　ステップＳ１２からステップＳ１６に示したように、本実施形態では、酸素濃度が高い雰囲気下で、発光素子１０２にレーザ光Ｌを照射することで、成形基板２００から発光素子１０２を分離しつつ酸化物層１０９を形成し、分離されて酸化物層１０９が形成された発光素子１０２を、アレイ基板２に転写する。
　アレイ基板２に発光素子１０２を転写したら、ステップＳ１８に示すように、発光素子１０２上にカソード電極１１４を積層することで、発光体１００が形成される。また、ステップＳ１８でカソード電極１１４を積層する前に、酸化物層１０９に貫通孔を開口させてもよい。さらに、カソード電極１１４上に対向カソード電極９０ｅを積層した後に加工することで部分的にカソード電極が形成され、表示装置１が形成される。
　なお、本実施形態においては、成形基板２００上に発光素子１０２のみを成形したが、発光素子１０２以外の発光体１００の部材も成形してよい。例えば、ステップＳ１０において、カソード電極１１４、接続層１１６、接続層５０ｆ、反射層１１２、アノード電極１１０の少なくとも１つを、発光素子１０２と共に成形基板２００上に成形し、それをアレイ基板２に転写してもよい。また、図７ではチャンバＣＨ内でのプロセスとして記載しているが、チャンバＣＨ内で発光体１００を積層することに限られず、例えばステップＳ１２、Ｓ１４、Ｓ１６などの転写プロセス中に、基板に酸素を吹きつけることで、大気より酸素濃度が高い雰囲気を形成してもよい。
　ここで、無機発光素子は、成膜温度が高いなどの理由により、アレイ基板２上に直接成形されずに、成形基板２００上で成形してから、アレイ基板２に転写される場合がある。無機発光素子をアレイ基板２に転写するために、無機発光素子にレーザ光Ｌを照射する（レーザリフトオフを行う）場合がある。しかし、無機発光素子は、レーザ光Ｌが過剰に照射された場合に、表面の組織が劣化して不安定となり、発光性能が低下する場合がある。例えば、無機発光素子は、レーザ光Ｌの過剰な照射により、表面に不純物が取り込まれてしまい、この不純物により発光性能が低下する。例えば、窒化ガリウムに不純物として窒素（Ｎ）が取り込まれた場合に、発光性能が低下することが報告されている。
　また、無機発光素子の再結合速度Ｒは、次の式（１）のように表される。
　Ｒ＝Ａ・ｎ＋Ｂ・ｎ２＋Ｃ・ｎ３　・・・（１）
　ここで、ｎはキャリア密度であり、印加電流に応じた変数となる。また、Ａは、ＳＲＨ再結合係数であり、Ｂは、発光結合係数であり、Ｃは、オージェ再結合係数である。Ａ、Ｂ、Ｃは、無機発光素子の性能に応じて決まる係数であり、無機発光素子は、Ｂが大きく、Ａ、Ｃが小さいものほど、発光効率が高くなる。しかし、無機発光素子は、レーザ光Ｌが過剰に照射された場合、レーザ光Ｌが照射される前に比べ、Ｂが低下するおそれがある。例えば、レーザ光Ｌが照射された場合のＡ、Ｂ、Ｃは、レーザ光Ｌが照射される前のＡ、Ｂ、Ｃに対し、それぞれ約１．２倍、約０．８倍、約１．２倍となる場合があり、Ｂの値が低下して、発光性能が低下するおそれがある。
　それに対し、本実施形態においては、酸素濃度が高い雰囲気下でレーザ光Ｌの照射を行うため、発光素子１０２のレーザ光Ｌが照射された表面１０２ａに、酸化物層１０９を形成する。酸化物層１０９は、安定な組織であるため、不純物が取り込まれることが抑制され、発光性能の低下が抑制される。すなわち、発光素子１０２は、表面１０２ａへのレーザ光Ｌの照射により剥離された後にも、表面１０２ａへのレーザ光Ｌの照射が続いて、過剰にレーザ光Ｌが照射される可能性がある。それに対し、本実施形態の発光素子１０２は、表面１０２ａに酸化物層１０９が形成されるため、剥離された後に、表面１０２ａの酸化物層１０９にレーザ光Ｌが過剰に照射されたとしても、組織が劣化することが抑制され、発光性能の低下が抑制される。なお、酸化物層１０９は、例えば、発光素子１０２の表面１０２ａが成形基板２００から剥離されると同時、又は剥離されてから形成されるが、いずれの場合においても、酸化物層１０９により、過剰なレーザ光Ｌから発光素子１０２を保護することができる。例えば、酸化物層１０９を形成することで、レーザ光Ｌが照射された場合のＡ、Ｂ、Ｃを、レーザ光Ｌが照射される前のＡ、Ｂ、Ｃに対し、それぞれ約１．１倍以下、約０．９倍以上、約１．１倍以下にすることができ、Ｂの低下、すなわち発光効率の低下を抑制できる。
　なお、本実施形態では、発光体１００は、下部に設けられるアノード電極１１０が対向アノード電極５０ｅに接続し、その上部に設けられるカソード電極１１４が対向カソード電極９０ｅに接続するタイプ（以下、フェイスアップタイプという）である。しかし発光体１００は、フェイスアップタイプに限定されない。例えば、発光体１００は、下部が対向アノード電極５０ｅと対向カソード電極９０ｅとの両方に接続するフェイスダウンタイプであってもよい。以下、フェイスダウンタイプの例について説明する。
　図８は、第１実施形態の発光体の他の例を示す図である。図８に示すように、他の例に係る発光体１００Ａは、フェイスダウンタイプである。発光素子１０２Ａのｎ型クラッド層１０４Ａは、平面視で、ｐ型クラッド層１０６及び発光層１０８よりも面積が広くなるように構成される。発光体１００Ａは、ｎ型クラッド層１０４Ａがｐ型クラッド層１０６及び発光層１０８に重畳する領域ＡＲ１と、ｎ型クラッド層１０４Ａがｐ型クラッド層１０６及び発光層１０８に重畳しない領域ＡＲ２とを含む。領域ＡＲ１においては、発光体１００Ａは、上側に向けて、対向アノード電極５０ｅ、接続層５０ｆ、反射層１１２、アノード電極１１０、ｐ型クラッド層１０６、発光層１０８、ｎ型クラッド層１０４、酸化物層１０９の順に積層されている。一方、領域ＡＲ２において、発光体１００Ａは、上側に向けて、対向カソード電極９０ｅ、接続層９０ｆ、カソード電極１１４Ａ、ｎ型クラッド層１０４、酸化物層１０９の順に積層されている。対向カソード電極９０ｅは、図５に示した対向カソード電極９０ｅと異なり、発光素子１０２Ａよりも下側に設けられている。また、接続層１１６の代わりに接続層９０ｆが設けられ、接続層９０ｆは、例えば接続層５０ｆと同じ材料で構成されている。また、カソード電極１１４Ａは、図５に示したカソード電極１１４と異なり透光性を有していなくてもよく、導電性を有する材料であればよい。例えば、カソード電極１１４Ａは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含み、例えば、チタンの層とアルミニウムの層とチタンの層とが第３方向Ｄｚに沿って積層されている。また、フェイスダウンタイプの場合、上側の酸化物層１０９は、貫通孔が設けられていなくてもよい。
　図９は、第１実施形態に係る発光体の積層方法の他の例を説明する図である。図８のようなフェイスダウンタイプの発光体１００Ａを製造する場合、図９に示すように、ステップＳ１０Ａ、Ｓ１２Ａ、Ｓ１４Ａ、Ｓ１６Ａを実行する。ステップＳ１０Ａ、Ｓ１２Ａ、Ｓ１４Ａ、Ｓ１６Ａは、発光体１００Ａの形状やアレイ基板２上の層が異なる以外は、図７のステップＳ１０、Ｓ１２、Ｓ１４、Ｓ１６と同様の工程であるため、詳細な説明は省略する。例えば、ステップＳ１０Ａに示すように、成形基板２００上に発光素子１０２Ａを成形する。また、ステップＳ１２Ａにおいて、アレイ基板２にカソード電極１１４Ａ、接続層９０ｆ、及び、対向カソード電極９０ｅが形成される。そして、ステップＳ１２Ａ、Ｓ１４Ａ、Ｓ１６Ａに示すように、チャンバＣＨ内で成形基板２００上の発光素子１０２Ａにレーザ光Ｌを照射して発光素子１０２Ａを成形基板２００から分離しつつ、酸化物層１０９を形成し、アレイ基板２に転写する。また、ステップＳ１６Ａに示す通り、対向カソード電極９０ｅが基板１０上に形成されるため、酸化物層１０９との接続層１１６、および、図３で示されるコンタクトホールＨ１は不要である。対向カソード電極９０ｅは、対向アノード電極５０ｅと同様に、基板１０上に形成される配線を介してカソード電源電位ＰＶＳＳが供給される。
　なお、図９の例でも、成形基板２００上に発光素子１０２のみを成形したが、発光素子１０２以外の発光体１００の部材も成形してよい。例えば、対向アノード電極５０ｅ、接続層５０ｆ、反射層１１２、アノード電極１１０、対向カソード電極９０ｅ、接続層９０ｆ、カソード電極１１４Ａのうち少なくとも１つを、発光素子１０２Ａと共に成形基板２００上に成形し、それをアレイ基板２に転写してもよい。
　以上説明したように、本実施形態に係る無機発光体（発光体１００）の製造方法は、配置ステップと、分離ステップと、積層ステップとを有する。配置ステップ（Ｓ１０）においては、基板（成形基板２００）の一方の表面（表面２００ａ）上に無機発光素子（発光素子１０２）を設ける。分離ステップ（Ｓ１２）においては、大気より酸素濃度が高い雰囲気下において、基板の一方の表面に接触する無機発光素子（発光素子１０２）の第１面（表面１０２ａ）にレーザ光Ｌを照射することで、無機発光素子（発光素子１０２）を基板（成形基板２００）から分離させつつ、無機発光素子（発光素子１０２）の第１面（表面１０２ａ）に酸化物層（酸化物層１０９）を形成する。また、積層ステップ（Ｓ１６）においては、分離ステップにおいて分離した無機発光素子（発光素子１０２）をアレイ基板（アレイ基板２）に積層して無機発光体（発光体１００）を製造する。
　上述のように、発光素子１０２をアレイ基板２に転写する場合に、発光素子１０２にレーザ光Ｌが過剰に照射されると、発光性能が低下するおそれがある。それに対し、本実施形態に係る製造方法によると、発光素子１０２のレーザ光Ｌが照射される表面に、安定な酸化物層を形成する。従って、過剰にレーザ光Ｌが照射された場合にも、酸化物層で発光素子１０２を保護して、発光性能の低下を抑制することができる。
　また、分離ステップにおいて、レーザ光Ｌを照射する際の酸素濃度を、２２％以上３０％以下とすることが好ましい。このように酸素濃度を設定することで、酸化物層１０９を適切に形成することができる。
　また、配置ステップＳ１０において、成形基板２００上に発光素子１０２を成形し、分離ステップＳ１２、Ｓ１４において、成形基板２００上の発光素子１０２にレーザ光Ｌを照射して、発光素子１０２を成形基板２００から分離する。このように、レーザリフトオフを用いることで、成形基板２００から発光素子１０２を適切に分離させつつ、酸化物層１０９によって、発光性能の低下を抑制することができる。
　また、分離ステップＳ１２、Ｓ１４において、成形基板２００の表面２００ａをアレイ基板２の表面に対向させた状態で、発光素子１０２にレーザ光Ｌを照射することで、発光素子１０２の表面１０２ｂ（第２面）がアレイ基板２の表面（ここではアノード電極１１０の表面１１０ａ）に接触するように、成形基板２００からアレイ基板２に発光素子１０２を転写させる。このように、レーザ光Ｌの照射により成形基板２００からアレイ基板２に発光素子１０２を直接転写することで、工程を簡易にしつつ、酸化物層１０９によって、発光性能の低下を抑制することができる。
　また、発光素子１０２は、成形基板２００上に、成形基板２００の表面２００ａ側から、ｎ型クラッド層１０４Ａ、発光層１０８、ｐ型クラッド層１０６の順で積層される。このような構成の発光素子１０２を製造する際に、本実施形態のような製造方法を用いることで、酸化物層１０９を形成して、発光性能の低下を抑制することができる。
　また、本実施形態に係る製造方法は、発光素子１０２の酸化物層１０９と、アレイ基板２上に設ける電極（ここではカソード電極１１４）との間に、チタン又はスズの少なくとも１つを含む接続層１１６を形成することが好ましい。例えば、酸化物層１０９と電極との間にスズを設けることで、酸化物層１０９のドーパントとして作用し、酸化物層１０９を低抵抗半導体とすることができる。また、酸化物層１０９と電極との間にチタンを設けることで、酸化物層１０９からＯ（酸素）を除去して、接続を補助することができる。
　（第２実施形態）
　次に、第２実施形態について説明する。第１実施形態においては、成形基板２００からアレイ基板２に発光素子１０２を直接転写していたが、第２実施形態においては、成形基板２００から転写基板２２０を経て、アレイ基板２に発光素子１０２を転写する。また、第１実施形態においては、発光素子１０２の表面１０２ａにのみ酸化物層１０９を形成していたが、第２実施形態においては、表面１０２ａと表面１０２ｂとの両方に酸化物層を形成する。第２実施形態において、第１実施形態と構成や工程が共通する箇所は、説明を省略する。
　図１０は、第２実施形態に係る発光体の構成例を示す断面図である。図１０に示すように、第２実施形態に係る発光体１００Ｂは、発光素子１０２Ｂと、アノード電極１１０Ｂと、カソード電極１１４Ｂと、反射層１１８とを有している。発光素子１０２Ｂは、上側に向けて、酸化物層１０９、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６、酸化物層１０７の順で積層されて構成される。酸化物層１０９は、ｎ型クラッド層１０４の下側に設けられる。酸化物層１０９は、上側の表面から下側の表面までを貫通する貫通孔が設けられている。
　酸化物層１０７は、ｐ型クラッド層１０６の上側に設けられている。酸化物層１０７は、ｐ型クラッド層１０６が酸化して形成される層であり、本実施形態ではガリウム（Ｇａ）の酸化物である。さらに言えば、本実施形態では、酸化物層１０７は、酸化ガリウム（Ｇａ２Ｏ３）である。酸化物層１０７は、上側の表面から下側の表面までを貫通する貫通孔が設けられている。
　発光体１００Ｂは、上側に向かって、反射層１１８、カソード電極１１４Ｂ、酸化物層１０９、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６、酸化物層１０７、アノード電極１１０Ｂの順で積層されている。また、第２実施形態に係る表示装置１Ｂは、上側に向かって、対向カソード電極９０ｅＢ、接続層９０ｆ、反射層１１８、カソード電極１１４Ｂ、酸化物層１０９、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６、酸化物層１０７、アノード電極１１０Ｂ、対向アノード電極５０ｅＢの順に積層されている。
　第２実施形態においては、対向カソード電極９０ｅＢは、発光体１００Ｂより下側に設けられている。対向カソード電極９０ｅＢは、例えば、第１実施形態における対向アノード電極５０ｅと同様の材料及び形状で形成される。対向カソード電極９０ｅＢは、例えば、基板１０上に形成され、Ｔｉ又はＡｌのような金属材料で形成される配線である。なお、対向カソード電極９０ｅは、カソード電源電位ＰＶＳＳが供給される。接続層９０ｆは、対向カソード電極９０ｅＢの上に設けられている。接続層９０ｆは、第１実施形態の接続層５０ｆと同様の材料で構成される。接続層９０ｆは、対向カソード電極９０ｅＢと反射層１１８とを接合する。
　反射層１１８は、接続層９０ｆの上に設けられる。反射層１１８は、第１実施形態の反射層１１２と同様の材料で構成される。カソード電極１１４Ｂは、反射層１１８の上に設けられる。カソード電極１１４Ｂは、反射層１１８及び接続層９０ｆを介して、対向カソード電極９０ｅＢに電気的に接続されている。なお、カソード電極１１４Ｂを設けずに、接続層１１６を介して反射層１１８が接続されていても良い。
　カソード電極１１４Ｂの上には、酸化物層１０９が設けられる。また、カソード電極１１４Ｂは、酸化物層１０９に設けられた貫通孔を介してｎ型クラッド層１０４に接続される。また、カソード電極１１４Ｂは、内部に接続層１１６を有することが好ましい。接続層１１６は、カソード電極１１４Ｂの上側の表面に設けられており、さらに言えば、酸化物層１０９が設けられる箇所（酸化物層１０９の貫通孔が設けられない箇所）に設けられる。従って、接続層１１６は、上側の表面で酸化物層１０９に接触して、酸化物層１０９に接続される。また、接続層１１６は、カソード電極１１４Ｂにも接続される。
　酸化物層１０７の上には、アノード電極１１０Ｂが設けられている。アノード電極１１０Ｂは、酸化物層１０７に設けられた貫通孔を介してｐ型クラッド層１０６に接続される。アノード電極１１０Ｂは、第１実施形態のアノード電極１１０と同様の材料で構成される。また、アノード電極１１０Ｂは、内部に接続層１１０Ｂ１を有することが好ましい。接続層１１０Ｂ１は、アノード電極１１０Ｂの下側の表面に設けられており、さらに言えば、酸化物層１０７が設けられる箇所（酸化物層１０７の貫通孔が設けられない箇所）に設けられる。従って、接続層１１０Ｂ１は、下側の表面で酸化物層１０７に接触して、酸化物層１０７に接続される。また、接続層１１０Ｂ１は、アノード電極１１０Ｂにも接続される。なお、アノード電極１１０Ｂを設けずに、接続層１１０Ｂ１が酸化物層１０７と対向アノード電極５０ｅＢを接続しても良い。
　接続層１１０Ｂ１は、接続層１１６と同様の材料で構成される。例えば、酸化物層１０７とアノード電極１１０Ｂとの間に接続層１１０Ｂ１としてスズを設けることで、酸化物層１０７のドーパントとして作用し、酸化物層１０７を低抵抗半導体とすることができる。また、酸化物層１０７とアノード電極１１０Ｂとの間に接続層１１０Ｂ１としてチタンを設けることで、酸化物層１０７からＯ（酸素）を除去して、接続を補助することができる。ただし、接続層１１０Ｂ１は、設けられていなくてもよい。
　アノード電極１１０Ｂの上には、対向アノード電極５０ｅＢが部分的に設けられている。すなわち、第２実施形態においては、対向アノード電極５０ｅＢは、発光体１００Ｂより上側に設けられている。対向アノード電極５０ｅＢは、アノード電極１１０Ｂの上側の表面の全域を占めることなく、アノード電極１１０Ｂの上側の表面の一部に重畳するように、設けられる。対向アノード電極５０ｅＢは、例えば、第１実施形態における対向カソード電極９０ｅと同様の材料及び形状で形成される。対向アノード電極５０ｅＢは、例えば、透光性を有する導電部材であるＩＴＯで複数の発光体１００Ｂを覆うように形成される。更に、対向アノード電極５０ｅＢは、開口を有し、開口の周辺部において、アノード電極１１０Ｂ、又は、接続層１１０Ｂ１と接続される。また、対向アノード電極５０ｅＢは、アノード電源電位ＰＶＤＤが供給される。
　発光体１００Ｂは、以上のような構造となっている。次に、発光体１００Ｂの製造する方法について説明する。図１１は、第２実施形態に係る発光体の積層方法を説明する図である。図１１のステップＳ２０に示すように、発光体１００Ｂを積層する場合、チャンバＣＨ内で、発光素子１０２Ｂが成形された成形基板２００の表面２００ａを、転写基板２２０の表面２２０ａに対向させて、発光素子１０２Ｂにレーザ光Ｌを照射させる。転写基板２２０は、任意の材料であってよいが、例えば、ポリジメチルシロキサン（Ｐｏｌｙ　Ｄｉｍｅｔｈｙｌｓｉｌｏｘａｎｅ；ＰＤＭＳ）や、酸化シリコン（ＳｉＯ２）などであってよい。酸化シリコンの場合は、表面に粘着剤を設けることが好ましい。
　ステップＳ２０においては、この状態、すなわちチャンバＣＨ内で成形基板２００の表面２００ａと転写基板２２０の表面２２０ａとが対向した状態で、発光素子１０２Ｂの表面１０２Ｂａに、レーザ光Ｌを照射する。具体的には、成形基板２００の表面２００ｂ側から成形基板２００に向けてレーザ光Ｌを照射する。レーザ光Ｌは、表面２００ｂから成形基板２００内に入射して表面２００ａに到達し、表面２００ａに接触する発光素子１０２Ｂの表面１０２Ｂａに照射される。発光素子１０２Ｂは、このようにレーザ光Ｌが照射されることで、ステップＳ２２に示すように、成形基板２００から分離（剥離）される。すなわち、ステップＳ２０及びステップＳ２２（分離ステップ）においては、レーザリフトオフにより、発光素子１０２Ｂを成形基板２００から剥離させる。さらに、ステップＳ２２に示すように、レーザ光Ｌが照射された発光素子１０２Ｂ（ｎ型クラッド層１０４）の表面１０２Ｂａは、酸化され、表面１０２Ｂａに、酸化物層１０９が形成される。
　ここで、成形基板２００から発光素子１０２Ｂを剥離させる際、転写基板２２０の表面２２０ａは、成形基板２００の表面２００ａと対向している。従って、ステップＳ２２に示すように、成形基板２００から剥離した発光素子１０２Ｂは、転写基板２２０の表面２２０ａ上に転写される。さらに言えば、発光素子１０２Ｂは、表面１０２ｂが、転写基板２２０の表面２２０ａに接触し、発光素子１０２Ｂ（ｐ型クラッド層１０６）の表面１０２Ｂａと転写基板２２０の表面２２０ａとが接合される。
　転写基板２２０に発光素子１０２Ｂを転写したら、ステップＳ２４に示すように、チャンバＣＨ内で、発光素子１０２Ｂが成形された転写基板２２０の表面２２０ａをアレイ基板２の表面に対向させて、発光素子１０２Ｂにレーザ光Ｌを照射させる。アレイ基板２の転写基板２２０に対向する表面には、対向カソード電極９０ｅＢ、接続層９０ｆ、反射層１１８、カソード電極１１４Ｂが積層されており、さらに、トランジスタＴｒなどの発光素子１０２Ｂより下に形成される各層が積層されている。従って、発光素子１０２Ｂの表面１０２Ｂａと、カソード電極１１４Ｂの表面１１４Ｂａとが、対向する。
　ステップＳ２４においては、この状態、すなわちチャンバＣＨ内で転写基板２２０の表面２２０ａとアレイ基板２の表面とが対向した状態で、発光素子１０２Ｂの表面１０２Ｂｂに、レーザ光Ｌを照射する。具体的には、転写基板２２０の表面２２０ｂ側から転写基板２２０に向けてレーザ光Ｌを照射する。レーザ光Ｌは、表面２２０ｂから転写基板２２０内に入射して表面２２０ａに到達し、表面２２０ａに接触する発光素子１０２Ｂの表面１０２Ｂｂに照射される。発光素子１０２Ｂは、このようにレーザ光Ｌが照射されることで、ステップＳ２６に示すように、転写基板２２０から分離（剥離）される。なお、ステップＳ２４において照射するレーザ光Ｌは、転写基板２２０を透過しつつ発光素子１０２Ｂのｐ型クラッド層１０６を透過しない波長帯に設定されることが好ましい。
　さらに、レーザ光Ｌを照射して発光素子１０２Ｂの剥離を行ったチャンバＣＨ内は、第１実施形態と同様に、酸素濃度が高くなっている。従って、ステップＳ２６に示すように、レーザ光Ｌが照射された発光素子１０２Ｂ（ｐ型クラッド層１０６）の表面１０２Ｂｂは、酸化され、表面１０２Ｂｂに、酸化物層１０７が形成される。
　ここで、転写基板２２０から発光素子１０２Ｂを剥離させる際、アレイ基板２の表面は、転写基板２２０の表面２２０ａと対向している。従って、ステップＳ２６に示すように、転写基板２２０から剥離した発光素子１０２Ｂは、アレイ基板２の表面上に積層される。さらに言えば、発光素子１０２は、表面１０２Ｂａが、アレイ基板２の表面、ここではカソード電極１１４Ｂの表面１１４Ｂａに接触し、発光素子１０２Ｂの表面１０２Ｂｂとアノード電極１１０の表面１１０Ｂａとが接合される。すなわち、発光素子１０２Ｂは、転写基板２２０からアレイ基板２に転写される。その後、発光素子１０２Ｂ上にアノード電極１１０Ｂを積層することで、発光体１００Ｂが形成される。さらに、アノード電極１１０Ｂ上に対向アノード電極５０ｅＢが部分的に形成され、表示装置１Ｂが形成される。
　なお、第２実施形態のステップＳ２０、Ｓ２２において、成形基板２００および転写基板２２０上に発光素子１０２のみを成形したが、発光素子１０２以外の発光体１００の部材も成形してよい。例えば、接続層９０ｆ、反射層１１８、接続層１１６、カソード電極１１４Ｂ、接続層１１０Ｂ１、アノード電極１１０Ｂのうち少なくとも１つを、発光素子１０２Ｂと共に成形基板２００および転写基板２２０の少なくともいずれか一方の基板の上に成形し、それをアレイ基板２に転写してもよい。
　以上説明したように、第２実施形態に係る発光体１００Ｂの製造方法では、成形基板２００の表面２００ａを転写基板２２０の表面２２０ａに対向させた状態で、発光素子１０２Ｂにレーザ光Ｌを照射することで、発光素子１０２Ｂの表面１０２Ｂｂ（本実施形態では第２面）が転写基板２２０の表面２２０ａに接触するように、成形基板２００から転写基板２２０に発光素子１０２Ｂを転写させる（第１分離ステップ）。これにより、発光素子１０２Ｂの成形基板２００側の表面１０２Ｂａ（本実施形態では第１面）に、酸化物層１０９を形成する。また、第２実施形態に係る発光体１００Ｂの製造方法では、転写基板２２０の表面２２０ａに転写した発光素子１０２Ｂを、転写基板２２０の表面２２０ａから分離してアレイ基板２に転写する（第２分離ステップ）。第２実施形態のように発光体１００Ｂを製造することで、酸化物層１０９を形成して、発光性能の低下を抑制できる。さらに、発光素子１０２Ｂを転写基板２２０に転写させることで、例えば良品や所定の発光色のものなどを選択して転写基板２２０に転写することができる。これにより、転写基板２２０からアレイ基板２に転写する際には、転写する発光素子１０２Ｂを選択する必要がなくなり、アレイ基板２への転写工程が複雑になることを抑制できる。
　また、第２実施形態に係る発光体１００Ｂの製造方法では、転写基板２２０の表面２２０ａをアレイ基板２の表面に対向させた状態で、発光素子１０２Ｂにレーザ光Ｌを照射することで、発光素子１０２Ｂの表面１０２Ｂａがアレイ基板２の表面（本実施形態ではカソード電極１１４Ｂの表面１１４Ｂａ）に接触するように、転写基板２２０からアレイ基板２に発光素子１０２Ｂを転写させつつ、発光素子１０２Ｂの表面１０２Ｂｂ）に酸化物層１０７を形成する。この製造方法によると、発光素子１０２Ｂの両面に酸化物層を設けることで、発光効率の低下を適切に抑制できる。
　なお、第２実施形態においても、フェイスアップタイプを例として説明したが、フェイスダウンタイプであってもよい。図１２は、第２実施形態の発光体の他の例を示す図である。図１２に示すように、第２実施形態の他の例に係る発光体１００Ｃは、フェイスダウンタイプである。発光素子１０２Ｃのｐ型クラッド層１０６Ｃは、平面視で、ｎ型クラッド層１０４及び発光層１０８よりも面積が広くなるように構成される。発光体１００Ｃは、ｐ型クラッド層１０６Ｃがｎ型クラッド層１０４及び発光層１０８に重畳する領域ＡＲ１Ｃと、ｐ型クラッド層１０６Ｃがｎ型クラッド層１０４及び発光層１０８に重畳しない領域ＡＲ２Ｃとを含む。領域ＡＲ１Ｃにおいては、発光体１００Ｃは、上側に向けて、対向カソード電極９０ｅＣ、接続層９０ｆ、反射層１１８、カソード電極１１４Ｃ、酸化物層１０９、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６Ｃ、酸化物層１０７の順に積層されている。一方、領域ＡＲ２Ｃにおいて、発光体１００Ｃは、上側に向けて、対向アノード電極５０ｅＣ、接続層５０ｆ、アノード電極１１０Ｃ、ｐ型クラッド層１０６Ｃ、酸化物層１０７の順で積層されている。アノード電極１１０Ｃは、図１０に示したアノード電極１１０Ｂと異なり透光性を有していなくてもよく、導電性を有する材料であればよい。例えば、アノード電極１１０Ｃは、チタン（Ｔｉ）とアルミニウム（Ａｌ）とを含み、チタンの層とアルミニウムの層とチタンの層とが第３方向Ｄｚに沿って積層されている。また、フェイスダウンタイプの場合、上側の酸化物層１０７は、貫通孔が設けられていなくてもよい。なお、対向カソード電極９０ｅＣ及び対向アノード電極５０ｅＣは、対向カソード電極９０ｅＢ及び対向アノード電極５０ｅＢと夫々同様の材料及び形状を有する。
　図１３は、第２実施形態に係る発光体の積層方法の他の例を説明する図である。図１２のようなフェイスダウンタイプの発光体１００Ｃを製造する場合、図１３に示すように、ステップＳ２０Ｃ、Ｓ２２Ｃ、Ｓ２４Ｃ、Ｓ２６Ｃを実行する。ステップＳ２０Ｃ、Ｓ２２Ｃ、Ｓ２４Ｃ、Ｓ２６Ｃは、発光体１００Ｂの形状やアレイ基板２上の層が異なる以外は、図１１のステップＳ２０、Ｓ２２、Ｓ２４、Ｓ２６と同様の工程であるため、詳細な説明は省略する。例えば、ステップＳ２０Ｃ、Ｓ２２Ｃに示すように、チャンバＣＨ内で成形基板２００上の発光素子１０２Ｃにレーザ光Ｌを照射して、酸化物層１０９を形成しつつ、発光素子１０２Ｃを転写基板２２０に転写する。そして、ステップＳ２４Ｃ、Ｓ２６Ｃに示すように、チャンバＣＨ内で転写基板２２０上の発光素子１０２Ｃにレーザ光Ｌを照射して、酸化物層１０７を形成しつつ、発光素子１０２Ｃをアレイ基板２に転写する。また、ステップＳ２４Ｃにおいて、アレイ基板２に対向アノード電極５０ｅＣ、接続層５０ｆ、アノード電極１１０Ｃが形成される。また、ステップＳ２６Ｃに示す通り、対向アノード電極５０ｅＣが基板１０上に形成されるため、酸化物層１０７との接続層１１０Ｂ１、および図３で示されるコンタクトホールＨ１は不要である。対向アノード電極５０ｅＣは、対向カソード電極９０ｅと同様に、基板１０上に形成される配線を介してアノード電源電位ＰＶＤＤが供給される。
　なお、第２実施形態においては、アレイ基板２上において、ｐ型クラッド層１０６層とｎ型クラッド層１０４とのうち、ｎ型クラッド層１０４が下側に配置されているが、それに限られず、ｐ型クラッド層１０６層が下側に配置されていてもよい。この場合、例えば、転写基板２２０から別の転写基板に転写して、その別の転写基板からアレイ基板２に転写すればよい。
　（第３実施形態）
　次に、第３実施形態について説明する。第２実施形態においては、成形基板２００から転写基板２２０への転写と、転写基板２２０からアレイ基板２への転写との、両方でレーザ光Ｌを用いていたが、第３実施形態においては、一方の転写にのみレーザ光Ｌを用いる。また、第３実施形態に係る発光体１００Ｄは、一方の表面にのみ酸化物層が設けられる。第３実施形態において、第２実施形態と構成や工程が共通する箇所は、説明を省略する。
　最初に、成形基板２００から転写基板２２０への転写の際にレーザ光Ｌを用いず、成形基板２００から転写基板２２０への転写でレーザ光Ｌを用いた場合について説明する。図１４は、第３実施形態に係る発光体の積層方法を説明する図である。
　図１４のステップＳ２０Ｄに示すように、成形基板２００に形成された発光素子１０２Ｄの表面１０２Ｄｂを、転写基板２２０の表面２２０ａに接触させつつ、加圧する。すなわち、発光素子１０２Ｄの表面１０２ｂを転写基板２２０の表面２２０ａに接触させた状態で、発光素子１０２Ｄの表面１０２Ｄｂと転写基板２２０の表面２２０ａとが押し付け合う方向に荷重を加える。なお、加圧しながら加熱してもよい。これにより、ステップＳ２２Ｄに示すように、発光素子１０２Ｄの表面１０２Ｄｂが転写基板２２０の表面２２０ａに接合され、発光素子１０２Ｄと転写基板２２０との接合力を、発光素子１０２Ｄと成形基板２００との接合力より強くする。従って、加圧を解除して、成形基板２００を転写基板２２０から遠ざけると、ステップＳ２２Ｄに示すように、発光素子１０２Ｄが成形基板２００から分離（剥離）され、発光素子１０２Ｄが転写基板２２０に転写される。
　この場合、発光素子１０２Ｄの表面１０２Ｄａには、酸化物層が形成されない。レーザ光Ｌを用いずに発光素子１０２Ｄを転写基板２２０に転写する場合、表面１０２ａにはレーザ光Ｌが照射されないため、発光素子１０２Ｄの表面１０２Ｄａが劣化するおそれが少なく、酸化物層が無くてもよい。
　ステップＳ２２Ｄの後のステップＳ２４Ｄ、Ｓ２６Ｄは、図１１のステップＳ２４、Ｓ２６と同様であるため、詳細な説明を省略する。例えば、ステップＳ２４Ｄ、Ｓ２６Ｄにおいて、転写基板２２０に転写された発光素子１０２Ｄにレーザ光Ｌを照射して、発光素子１０２Ｄの表面１０２ｂに酸化物層１０７を形成しつつ、発光素子１０２Ｄをアレイ基板２に転写して、発光体１００Ｄを製造する。
　図１５は、第３実施形態に係る発光体の構成例を示す断面図である。図１５に示すように、第３実施形態に係る発光体１００Ｄは、図１４に示したように製造されるため、発光層１０８の下側に酸化物層が設けられない。すなわち、発光体１００Ｄは、上側に向かって、対向カソード電極９０ｅＤ、接続層９０ｆ、反射層１１８、カソード電極１１４Ｄ、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６、酸化物層１０７、アノード電極１１０Ｄ、対向アノード電極５０ｅＤの順で積層されている。アノード電極１１０Ｄには、接続層１１０Ｄ１が設けられる。ただし、ｎ型クラッド層１０４の下側に酸化物層が設けられないため、カソード電極１１４Ｄは、接続層を備えなくてよい。その他の構造は、図１０に示した第２実施形態の発光体１００Ｂと同様である。例えば、対向カソード電極９０ｅＤ、アノード電極１１０Ｄ、対向アノード電極５０ｅＤは、それぞれ、対向カソード電極９０ｅＢ、アノード電極１１０Ｂ、対向アノード電極５０ｅＢと同様の材料および形状で構成されている。
　なお、第３実施形態においては、加圧することで成形基板２００から転写基板２２０に転写を行ったが、レーザ光Ｌを用いない方法であれば、加圧することに限られない。例えば、成形基板２００と転写基板２２０とを流体内に配置し、成形基板２００から転写基板２２０に向けて流体を流して、流体の流れによって成形基板２００から発光素子１０２Ｄを分離し、発光素子１０２Ｄを転写基板２２０に向けて流して、転写基板２２０上に転写する流体転写を行ってもよい。
　次に、成形基板２００から転写基板２２０への転写の際にレーザ光Ｌを用いて、成形基板２００から転写基板２２０への転写の際にレーザ光Ｌを用いない場合について説明する。図１６は、第３実施形態の他の例に係る発光体の積層方法を説明する図である。
　図１６のステップＳ２０Ｅ、Ｓ２２Ｅは、図１１のステップＳ２０、Ｓ２２と同様であるため、詳細な説明を省略する。例えば、ステップＳ２０Ｅ、Ｓ２２Ｅにおいて、成形基板２００に形成された発光素子１０２Ｅにレーザ光Ｌを照射して、発光素子１０２Ｅの表面１０２Ｅａに酸化物層１０９を形成しつつ、発光素子１０２Ｅを転写基板２２０に転写する。
　そして、ステップＳ２４Ｅに示すように、転写基板２２０に転写された発光素子１０２Ｅの表面１０２Ｅａを、アレイ基板２の表面、ここではカソード電極１１４Ｅの表面１１４Ｅａに接触させつつ、加圧する。すなわち、発光素子１０２Ｅの表面１０２Ｅａをカソード電極１１４Ｅの表面１１４Ｅａに接触させた状態で、発光素子１０２Ｅの表面１０２Ｅａとカソード電極１１４Ｅの表面１１４Ｅａとが押し付け合う方向に荷重を加える。なお、加圧しながら加熱してもよい。これにより、ステップＳ２４Ｅに示すように、発光素子１０２Ｅの表面１０２Ｅａがカソード電極１１４Ｅの表面１１４Ｅａに接合され、発光素子１０２Ｅとアレイ基板２との接合力を、発光素子１０２Ｅと転写基板２２０との接合力より強くする。従って、加圧を解除して、転写基板２２０をアレイ基板２から遠ざけると、ステップＳ２６Ｅに示すように、発光素子１０２Ｅが転写基板２２０から分離（剥離）され、発光素子１０２Ｅがアレイ基板２に転写される。この場合、発光素子１０２Ｅの表面１０２Ｅｂには、酸化物層が形成されない。
　なお、この場合においても、レーザ光Ｌを用いない方法であれば、加圧することに限られない。例えば、転写基板２２０とアレイ基板２とを流体内に配置し、転写基板２２０からアレイ基板２に向けて流体を流して、流体の流れによって転写基板２２０から発光素子１０２Ｅを分離し、発光素子１０２Ｅをアレイ基板２に向けて流して、アレイ基板２上に転写する流体転写を行ってもよい。
　図１７は、第３実施形態の他の例に係る発光体の構成例を示す断面図である。図１７に示すように、発光体１００Ｅは、図１６に示したように製造されるため、上側の酸化物層が設けられない。すなわち、発光体１００Ｅは、上側に向かって、対向カソード電極９０ｅＥ、接続層９０ｆ、反射層１１８、カソード電極１１４Ｅ、酸化物層１０９、ｎ型クラッド層１０４、発光層１０８、ｐ型クラッド層１０６、アノード電極１１０Ｅ、対向アノード電極５０ｅＥの順で積層されている。カソード電極１１４Ｅには接続層１１６が設けられる。ただし、ｐ型クラッド層１０６の上側に酸化物層が設けられないため、アノード電極１１０Ｅは、接続層を備えなくてよい。その他の構造は、図１０に示した第２実施形態の発光体１００Ｂと同様である。例えば、対向カソード電極９０ｅＥ、カソード電極１１４Ｅ、対向アノード電極５０ｅＥは、それぞれ、対向カソード電極９０ｅＢ、カソード電極１１４Ｂ、対向アノード電極５０ｅＢと同様の材料および形状で構成されている。
　以上説明したように、本実施形態における発光体１００Ｅの製造方法において、転写基板２２０上の発光素子１０２Ｅの表面１０２Ｅａ（ここでは第１面）を、アレイ基板２の表面に接触させつつ加圧することで、転写基板２２０からアレイ基板２に発光素子１０２Ｅを転写させる（第２分離ステップ）。このように、レーザ光Ｌによる転写と加圧による転写（スタンプ転写）とを行い、レーザ光Ｌが照射される表面には酸化物層を設けることで、発光性能の低下を抑制できる。
　また、本実施形態における発光体１００Ｄの製造方法においては、成形基板２００上に成形した発光素子１０２Ｄの表面１０２Ｄｂ（ここでは第１面）を、転写基板２２０の表面２２０ａに接触させつつ加圧することで、発光素子１０２Ｄの表面１０２Ｄｂが転写基板２２０の表面２２０ａに接触するように、成形基板２００から転写基板２２０に発光素子１０２Ｄを転写させる（配置ステップ）。そして、転写基板２２０の表面２２０ａをアレイ基板２の表面に対向させた状態で、発光素子１０２Ｄにレーザ光Ｌを照射することで、発光素子１０２Ｄの表面１０２Ｄａ（ここでは第２面）がアレイ基板２の表面に接触するように、転写基板２２０からアレイ基板２に発光素子１０２Ｄを転写させる。このように、レーザ光Ｌによる転写と加圧による転写（スタンプ転写）とを行い、レーザ光Ｌが照射される表面には酸化物層を設けることで、発光性能の低下を抑制できる。
　また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。
　１　表示装置
　２　アレイ基板
　５０ｅ　対向アノード電極
　５０ｆ　接続層
　９０ｅ　対向カソード電極
　１００　無機発光体
　１０２　無機発光素子
　１０４　ｎ型クラッド層
　１０６　ｐ型クラッド層
　１０８　発光層
　１０９　酸化物層
　１１０　アノード電極
　１１２　反射層
　１１４　カソード電極

Claims (10)

  1. 　基板の一方の表面上に無機発光素子を設ける配置ステップと、
    　大気より酸素濃度が高い雰囲気下において、前記基板の一方の表面に接触する前記無機発光素子の第１面にレーザ光を照射することで、前記無機発光素子を前記基板から分離させつつ、前記無機発光素子の前記第１面に酸化物層を形成する分離ステップと、
    　前記分離ステップにおいて分離した前記無機発光素子をアレイ基板に積層して無機発光体を製造する積層ステップと、
    　を有する、無機発光体の製造方法。
  2. 　前記分離ステップにおいて、前記酸素濃度を２２％以上３０％以下とする、請求項１に記載の無機発光体の製造方法。
  3. 　前記配置ステップにおいて、成形基板上に前記無機発光素子を成形し、
    　前記分離ステップにおいて、前記成形基板上の前記無機発光素子に前記レーザ光を照射して、前記無機発光素子を前記成形基板から分離する、請求項１又は請求項２に記載の無機発光体の製造方法。
  4. 　前記分離ステップにおいて、前記成形基板の前記一方の表面を前記アレイ基板の表面に対向させた状態で、前記無機発光素子に前記レーザ光を照射することで、前記無機発光素子の前記第１面と反対側の第２面が前記アレイ基板の表面に接触するように、前記成形基板から前記アレイ基板に前記無機発光素子を転写させる、請求項３に記載の無機発光体の製造方法。
  5. 　前記分離ステップは、
    　前記成形基板の前記一方の表面を転写基板の表面に対向させた状態で、前記無機発光素子に前記レーザ光を照射することで、前記無機発光素子の前記第１面と反対側の第２面が前記転写基板の表面に接触するように、前記成形基板から前記転写基板に前記無機発光素子を転写させる第１分離ステップと、
    　前記転写基板の表面に転写した前記無機発光素子を、前記転写基板の表面から分離して前記アレイ基板に転写する第２分離ステップと、を有する、請求項３に記載の無機発光体の製造方法。
  6. 　前記第２分離ステップにおいて、前記転写基板の表面を前記アレイ基板の表面に対向させた状態で、前記無機発光素子に前記レーザ光を照射することで、前記無機発光素子の前記第１面が前記アレイ基板の表面に接触するように、前記転写基板から前記アレイ基板に前記無機発光素子を転写させつつ、前記無機発光素子の前記第２面に酸化物層を形成する、請求項５に記載の無機発光体の製造方法。
  7. 　前記第２分離ステップにおいて、前記転写基板上の前記無機発光素子の前記第１面を、前記アレイ基板の表面に接触させつつ加圧することで、前記転写基板から前記アレイ基板に前記無機発光素子を転写させる、請求項５に記載の無機発光体の製造方法。
  8. 　前記配置ステップにおいて、成形基板上に成形した前記無機発光素子の前記第１面を、転写基板の表面に接触させつつ加圧することで、前記無機発光素子の前記第１面が前記転写基板の表面に接触するように、前記成形基板から前記転写基板に前記無機発光素子を転写させ、
    　前記分離ステップにおいて、前記転写基板の表面を前記アレイ基板の表面に対向させた状態で、前記無機発光素子に前記レーザ光を照射することで、前記無機発光素子の前記第１面と反対側の第２面が前記アレイ基板の表面に接触するように、前記転写基板から前記アレイ基板に前記無機発光素子を転写させる、請求項１又は請求項２に記載の無機発光体の製造方法。
  9. 　前記無機発光素子は、前記成形基板上に、前記成形基板の表面側から、ｎ型クラッド層、発光層、ｐ型クラッド層の順で積層される、請求項３から請求項８のいずれか１項に記載の無機発光体の製造方法。
  10. 　前記無機発光素子の前記酸化物層と、前記アレイ基板上に設ける電極との間に、チタン又はスズの少なくとも１つを含む接続層を形成する、請求項１から請求項９のいずれか１項に記載の無機発光体の製造方法。
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