KR100628423B1 - 질화물 반도체 소자 - Google Patents

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야스노부 스기모또
아끼노리 요네다
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니치아 카가쿠 고교 가부시키가이샤
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Abstract

저저항이고 신뢰성이 우수한 전극 구조를 갖는 질화물 반도체 소자를 제공한다. 반도체층 상에, 오믹 접촉하는 제1 전극과, 그 위에 접하며, 제1 전극과는 상이한 형상으로 이루어지는 제2 전극을 갖는 질화물 반도체 소자로서, 제1 전극과 제2 전극은, 제1 전극 표면을 형성하는 제1 전극의 상층과, 열처리된 제1 전극에 퇴적된 제2 전극의 하층으로 이루어지는 접합층 영역을 갖고, 접합층 영역이 백금족 원소로 이루어지는 것을 특징으로 한다.
질화물 반도체, 오믹 접촉, 제1 전극, 제2 전극, 상층, 하층, 접합층, 백금족, 산화물

Description

질화물 반도체 소자{NITRIDE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태1의 질화물 반도체 소자를 설명하는 모식 단면도.
도 2는 본 발명의 실시 형태2의 질화물 반도체 소자를 설명하는 모식 단면도.
도 3은 본 발명의 실시 형태3의 질화물 반도체 소자를 설명하는 모식 단면도.
도 4는 본 발명의 실시 형태4의 질화물 반도체 소자를 설명하는 모식 단면도.
도 5는 본 발명의 실시 형태5의 질화물 반도체 소자를 설명하는 모식 단면도.
도 6은 본 발명의 제1 전극과 제2 전극의 접합층 영역의 형성을 설명하는 모식 단면도.
도 7은 본 발명의 제1 전극과 제2 전극의 접합층 영역을 설명하는 모식 단면도.
도 8은 본 발명의 실시 형태6의 질화물 반도체 소자를 설명하는 모식 평면도 및 그 모식 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 201, 301, 401, 501, 801 : 기판
102, 202, 302, 402, 502, 802 : n형 질화물 반도체층
103, 203, 303, 403, 503, 803 : p형 질화물 반도체층
104, 204, 304, 404, 504, 804 : 활성층
105, 205, 305, 405, 505, 705, 805 : 제1 전극(p측 오믹 전극)
605(a) : 제1 전극의 상층
605(b) : 제1 전극의 하층
106, 206, 306, 406, 506, 706, 806 : 제2 전극(p측 패드 전극)
606(a) : 제2 전극의 상층
606(b) : 제2 전극의 하층
107, 207, 307, 407, 507, 807 : 제1 전극(n측 오믹 전극)
108, 208, 308, 408, 508, 808 : 제2 전극(n측 패드 전극)
109, 209, 309, 409, 509, 609, 709 : 제1 절연막
110, 210, 310, 410, 510, 710 : 제2 절연막
311, 411, 711 : 밀착층
512 : 금속층
613, 713, 813 : 접합층 영역
814 : 절연막
본 발명은, 질화물 반도체를 이용한 반도체층에, 미소 면적(폭)의 전극이 형성된 반도체 소자에 관한 것으로, 특히, 대전류 구동 소자(레이저 다이오드, 하이 파워 LED, FET 등의 전자 소자, 고주파 소자)에 관한 것이다. 반도체 소자의 구체적인 조성으로서는, GaN, AlN, 또는 InN, 또는 이들의 혼정인 AlGaN계, InGaN계, AlInGaN 계를 포함하는 Ⅲ-V 족 질화물 반도체를 들 수 있다.
질화물 반도체 소자는, 비교적 단파장의 자외선 영역으로부터 적색을 포함하는 가시광 영역까지의 넓은 파장 영역의 발광 영역을 갖고 있어, 반도체 레이저 다이오드(LD)나 발광 다이오드(LED) 등을 구성하는 재료로서 널리 이용되고 있다. 최근에는, 소형화, 장기 수명화, 고신뢰성, 또한 고출력화가 진행하여, 주로 퍼스널 컴퓨터, DVD 등의 전자 기기, 의료기기, 가공 기기나 광 파이버 통신의 광원 등에 이용되고 있다.
이러한 질화물 반도체 소자는, 주로 사파이어 기판 위에 버퍼층, n형 컨택트층, 크랙 방지층, n형 클래드층, n형 광가이드층, 활성층, p형 전자 가두기층(electron confinement layer), p형 광가이드층, p형 클래드층, p형 컨택트층 등이 순서대로 적층된 적층 구조체로 이루어져 있다. LED에서는, 광가이드층 등은 생략할 수 있다. 그리고, 이러한 적층 구조체에 전극이 형성되고, 통전에 의해 활성층을 발광시키는 것이다.
상기한 바와 같은 질화물 반도체 소자에 형성되는 전극은, 반도체층과 오믹 접촉하기 위한 전극(오믹 전극)이 중요하고, 주로 일함수가 큰 금속이 이용되며, 이들 금속의 단층막, 다층막, 또는 합금이 이용되고 있다. 재료에 따라서는 반도체층 상에 금속막을 성막하는 것만으로 반도체층과 오믹 접촉이 가능하고, 이러한 재료로서는, Pd/Pt/Au의 다층막으로 이루어지는 p 전극을 들 수 있다. 또한, 성막하는 것만으로는 반도체층과 오믹 접촉하기 어려운 전극 재료는, 열처리 공정을 행함으로써 오믹 접촉이 가능하게 된다. 예를 들면 Ni/Au의 다층막으로 이루어지는 p 전극인 경우에는, 성막(적층) 후에 합금화하여 투명한 오믹 전극으로 할 수 있다.
또한, 반도체층과 접하는 상기 오믹 전극과는 별도로, 와이어를 본딩시키기 위한 인출용의 전극(패드 전극)이 형성되어 있다. 절연성의 기판을 이용하고 있는 경우에는 p 전극과 n 전극이 동일면 측에 형성되어 있기 때문에, 그 양방에 패드 전극이 형성된다. n 전극인 경우에는, 비교적 오믹 접촉시키기 쉽기 때문에, 오믹 전극을 추출용의 전극으로 하여 와이어를 형성하는 것도 가능하다. 또한, 인출 전극 상에, 와이어가 아니고, 외부 전극 등과 접속시키기 위한 메탈라이즈층을 형성시킴으로써, 페이스다운으로도 이용할 수 있다,
또한, n 전극과 p 전극의 사이에는, 단락을 방지하기 위한 절연막이 형성되어 있다. 절연막은, 산화물 등이 이용되고, 단층 또는 다층막으로 형성되어 있다. LD에서는, 절연막은, 전류 주입 영역을 제어하는 전류 협착층(current constriction film)으로서, 또는, 공진기면에 형성하여 반사막으로서 이용하는 등, 다른 기능을 갖는 기능막으로서도 이용되고 있다.
<특허 문헌1>
일본 특개2000-299528호 공보
그러나, 상기에 예를 든 Ni/Au 전극은, 열처리 시에 표면이 손상되기 쉽다. 그 때문에, 패드 전극과의 계면에서 저항이 높아지게 되는 경우가 있다. 또한, 전극에 절연막이 접하고 있는 경우에는, 그 절연막이 열처리 시에 변질하여 전극과의 밀착성이 나빠지게 되는 등의 문제가 발생한다. 또한, Pd/Pt/Au 전극에서는, 열처리를 행하지 않기 때문에 상기한 바와 같은 문제는 발생되기 어렵지만, 소자 구동 시에 소자 온도가 상승하면, 그 열에 의해서 특성이 변화하여, 동작 전압의 상승을 초래할 우려가 있다. 또한, 막두께를 얇게 하는 경우나, 대면적으로 형성하는 경우에는, 밀착성이나 기계적 강도가 뒤떨어지기 때문에, 대전류 구동 시에 문제가 발생한다. 그래서, 본 발명은 상기 문제를 감안하여, 반도체층과의 접촉 저항이나, 패드 전극과 오믹 전극과의 사이의 계면 저항이 낮고, 또한, 반도체층이나 절연막과의 밀착성도 우수한 전극을 실현함으로써, 임계값 전류나 동작 전압이 낮고 우수한 소자 특성을 갖는 질화물 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명에 있어서의 질화물 반도체 소자는, 반도체층 상에, 오믹 접촉하는 제1 전극과, 그 위에 접하며, 제1 전극과는 상이한 형상으로 이루어지는 제2 전극을 갖는 질화물 반도체 소자로서, 제1 전극과 제2 전극은, 제1 전극 표면을 형성하는 제1 전극의 상층과, 열처리된 제1 전극에 퇴적된 제2 전극의 하층으로 이루어지 는 접합층 영역을 갖고, 접합층 영역이 백금족 원소로 이루어지는 것을 특징으로 한다. 이러한 구성으로 함으로써, 우수한 밀착성을 갖고 또한, 동작 전압이 낮은 전극을 갖는 질화물 반도체 소자로 할 수 있다.
본 발명의 질화물 반도체 소자는, 반도체층 상에, 오믹 접촉하는 제1 전극과, 그 위에 접하며, 제1 전극과는 상이한 형상으로 이루어지는 제2 전극을 갖는 질화물 반도체 소자로서, 제1 전극과 제2 전극은, 제1 전극 표면을 형성하는 제1 전극의 상층과, 열처리된 제1 전극에 퇴적된 제2 전극의 하층으로 이루어지는 접합층 영역을 갖고 제1 전극의 상층과 제2 전극의 하층은 동일 원소 또는 동일 재료로 이루어지는 것을 특징으로 한다. 이러한 구성으로 함으로써, 우수한 밀착성을 갖고, 또한, 동작 전압이 낮은 전극을 갖는 질화물 반도체 소자로 할 수 있다.
본 발명의 질화물 반도체 소자는, 제1 전극은, 열처리 합금화 재료로 이루어지는 하층을 갖는 것을 특징으로 한다. 열처리 합금화 재료로 이루어지는 제1 전극의 하층은, 열처리에 의해서 어떤 열적 변화를 수반하는 층으로서, 성막시(열처리전)와는 다른 층내 구조를 갖는 것이다. 예를 들면, 성막 시에 다층 구조였다고 해도, 열처리 후에는 그 다층 구조를 유지하지 않고, 합금화 재료가 혼재화된 합금화층으로 되어있다. 본 발명과 같이, 반도체층과 접하는 하층을, 그 재료에 상관없이 열처리에 의해서 합금화된 재료로 이루어지는 층으로 함으로써, 단순히 반도체층 상에 퇴적된 상태의 적층막에 비하여, 반도체층과의 밀착성이 양호한 제1 전극으로 할 수 있다. 또한, 반도체층의 조성이나, 전극 재료에 따라서는, 열처리하지 않더라도 오믹 접촉 가능한 경우도 있다. 그러나, 내부 양자 효율 및 외부 양 자 효율이 낮은 반도체 소자에서는, 소자 구동 시에는 다소 열이 발생하기 때문에, 그 열에 의해서 특성이 변화하는 경우도 있다. 그 때문에, 제1 전극의 하층이 단일 원소로 이루어지는 경우에도, 열처리를 실시함으로써 반도체층과의 밀착성이 향상되고, 소자 구동 시의 열에 의해서 특성이 변화하기 어렵게 할 수 있다. 그리고, 이러한 하층을 갖는 제1 전극의 상층과, 제2 전극의 하층이 접합층 영역을 형성하고, 그 접합층 영역이 백금족 원소로 이루어짐으로써, 제2 전극과의 밀착성도 향상시킬 수 있기 때문에, 반도체층으로부터 제2 전극까지가 매우 우수한 밀착성으로 접합될 수 있다. 이에 의해, 동작 전압이 낮고, 또한, 고출력 시의 전압이 상승하기 어렵기 때문에 경시 변화가 적어서, 신뢰성이 우수한 소자를 실현할 수 있다.
또한, 제1 전극의 하층이 상기 열처리 합금화 재료로 이루어지는 경우에 있어서, 상층이 백금족 원소 이외의 재료이더라도, 제2 전극의 하층과 제1 전극의 상층이 동일 원소, 또는 동일 재료이고, 이들이, 도전성이 우수하고, 안정된 특성을 유지할 수 있는 것이면, 밀착성이 우수한 접합층 영역을 형성시킬 수 있다. 단, 열처리 시에, 제1 전극의 상층과 하층이 반응하여 합금화되고, 절연성의 산화물을 생성하는 재료에는 적용할 수 없다.
따라서, 제1 전극의 상층과, 제2 전극의 하층과의 양방이 백금족 원소의 동일 원소로 이루어지거나, 또는 백금족 원소의 합금 또는 백금족 원소의 도전성 산화물 등으로 제1 전극의 상층과 제2 전극의 하층을 구성함으로써, 매우 저저항이고, 밀착성이 우수하고, 또한, 경시 변화하기 어렵고 신뢰성이 우수한 전극 구조로 할 수 있다.
본 발명의 질화물 반도체 소자는, 제1 전극의 상층은, 단일의 백금족 원소로 이루어지는 백금족 단일층(Pt, Pd, Rh, Ir, Ru, Os층), 또는, 백금족 원소에 있어서의 동족 원소로 구성된 합금화층(Ru-Os층, Rh-Ir층, Pd-Pt층)으로 이루어지는 것을 특징으로 한다. 이러한 재료로 이루어지는 상층은, 비교적 열에 대하여 안정적이다. 그 때문에, 하층에 열처리 합금화 재료가 형성되는 경우에도, 이들 하층과 합금화되기 어렵고, 하층과의 계면 근방에서는 어떤 반응이 발생하지만, 그 반응이 층 내부에까지 진행하지 않아 계면을 안정된 상태로 할 수 있다. 제1 전극의 상층과 제2 전극의 하층을 동일한 재료로 함으로써, 보다 저저항이고, 동작 특성이 안정된 전극으로 할 수 있다. 또한, 백금족 단일층이 아니고, 합금화층으로 이루어지는 경우, 그 합금화층 내부의 재료는, 열처리에 의해서 합금화되어 있어, 단순히 퇴적된 합금층에 비하여 결합력이 증대하여 강고하게 되어 있다. 하층의 열처리 합금화 재료와는 합금화되지 않아서, 상층과 하층과의 적층 형태는 열처리 후에 있어서도 유지되고 있다.
또한, 제1 전극의 상층의 표면은, 열처리 시에 외기에 노출되어 있기 때문에, 외기와도 반응한다. 단, 상기한 바와 같은 백금족 원소계의 층이라면, 외기와 반응하기 어렵고, 특히, 절연성이 높은 산화물을 생성하기 어렵다. 그러나, 산소가 존재하는 이상, 어떠한 상태로든, 제1 전극의 상층의 표면에 흡착하고 있다고 생각된다. 특히, 백금족 원소가 촉매 작용을 갖는 원소이기 때문에, 그 원자의 주위에 산소가 배위되어 있는 것과 같은 상태로 존재하고 있다고 생각된다. 여기서 의 반응은, 이하와 같이 되어 있을 것으로 추측된다.
도 6은, 질화물 반도체의 p형 반도체층에 형성된 릿지의 측면 및 릿지 양편의 p형 반도체층 평면 상에 제1 절연막(609)이 형성되고, 릿지 상부의 P형 질화물 반도체층과, 제1 절연막의 위에 제1 전극의 하층(605(b)) 및 상층(605(a))과, 그 위에 접합층 영역(613)을 개재하여 제2 전극의 하층(606(b)) 및 상층(606(a))이 형성된 질화물 반도체 레이저 소자의 릿지 주변부를 도시하는 모식도이다. 제1 전극의 열처리 공정 후에는, 도 6의 (a)에 도시한 바와 같이, 백금족 원소의 상층의 표면에는 산소가 흡착(배위)한 상태로 되어있다고 생각된다. 그리고, 제2 전극 형성 시에, 스퍼터법 등에 의해서 가속된 제2 전극의 하층의 원료가 제1 전극 표면에 충돌한다. 그 때, 도 6의 (b)에 도시한 바와 같이, 흡착하고 있었던 산소가 튀어져 나가고, 대신에 가속된 백금족 원료가 제1 전극 내부에까지 들어가 접합층 영역(613)이 형성되기 시작한다. 그리고, 최종적으로는 도 6의 (b) 및 도 6의 (c)에 도시한 바와 같이, 제1 전극의 상층(605(a))과 제2 전극의 하층(606(b))의 일부가 공유되는 상태로 접합층 영역(613)이 형성된다.
이상과 같은 반응이 진행하고 있다고 생각되는 이유는, 이하와 같다. 제1 전극의 열처리 합금 공정을 거침으로써, 도 6의 (a)와 같이 제1 전극의, 산소가 흡착 또는 배위된 상태의 백금족 원소와 산소와는, 일시적으로는 안정되지만, 어떤 외력이 가해짐으로써 용이하게 절단되는 정도가 약한 결합에 의해서 결합되어 있다고도 생각할 수 있다. 이러한 일시적인 약한 결합은, 예를 들면 제2 전극을 스퍼터법 등에 의해서 형성하면, 가속된 백금족 원소 원료가 제1 전극의 표면(상층의 표면)에 달한 때의 충격에 의해서, 용이하게 절단할 수 있다. 스퍼터링과 같은 기계적인 힘에 의한 것 이외에도, 예를 들면 가열하는 등에 의해서도 산소와의 결합을 절단시킬 수 있다.
백금족 원소와의 결합이 절단되어 배위(흡착)하고 있었던 산소가 제거되면, 제1 전극 표면에 존재하는 백금족 원소가 불안정한 상태(활성인 상태)로 되어있다고 생각된다. 그 때문에, 제1 전극과 제2 전극과의 계면이, 파괴 또는 소실한 상태에서 제2 전극의 초기 체적 영역이 형성되고, 양자가 혼재한 접합층 영역(613)을 형성하기 쉬워진다. 즉, 열처리된 제1 전극과, 그 위에 퇴적되는 제2 전극과의 사이에, 명확한 불연속면(계면)이 존재하지 않고, 마치 연속 형성된 것 같은 상태가 된다. 제1 전극의 표면에 안정된 산화물이 형성되어 있으면, 가령, 비록 그 내부에 산화물이 형성되어 있지 않은 경우에도, 표면의 산화물의 결합을 스퍼터링으로 절단하는 것은 곤란하지만, 단순히 배위되어 있기만 한 산소이면 결합의 절단이 용이하기 때문에, 제1 전극의 상층의 백금족 원소와, 제2 전극의 하층의 백금족 원소를, 산소를 개재하지 않는 상태, 또는, 얇은 표층부의 산소 함유 영역이 성막(퇴적) 시의 충격에 의해서 소실 또는 이산된 상태에서, 백금족 원소끼리 결합시킬 수 있다.
또한, 제1 전극의 상층이 상기 재료이면, 내부가 연성·전성을 갖고 있기 때문에, 가속된 원료가 제1 전극의 상층의 내부에까지 들어가기 쉬워진다. 이러한 결합이 가능하게 되는 것은, 열처리를 행하여도 그 표면에 산화물을 생성하기 어렵고, 또한, 연성(延性)을 갖는 재료인 백금족 원소 및 백금족 원소의 동족의 합금으 로 이루어지는 재료가, 제1 전극의 상층에 형성되어 있는 것에 의한다.
금속 원소 중에서 최대의 전성(展性)을 갖는 Au를 제1 전극에 이용하는 경우, Au 단독으로는 질화물 반도체와의 오믹 접촉의 확립이 곤란하게 되기 때문에, Au 이외의 금속 원소를 하층에 갖고, 그 상층에 Au를 이용할 수 있다. 그러나, Au를 제1 전극의 상층에 이용하는 경우, 전극 열처리 시에 매우 확산되기 쉽기 때문에, 하층에 이용되는 다른 원소와의 합금화 반응이, 외부로부터 산소 등도 취득하면서 층내 전체로 진행하기 쉽다. 그 때문에, 성막 시에 최상층이던 Au가 층 내부로 이동하여, 그 결과, 최상층의 Au가 감소하거나, 또는 하층에 이용되고 있었던 Au 이외의 금속이 표출하여, 산화물을 생성하기 쉬워진다. 이와 같이, Au를 표층(상층)에 포함하는 제1 전극은, 제1 전극 열처리 후에 있어서의 제2 전극과의 계면에 절연성의 산화물막 등이 개재하여 전기적인 장벽이 커지고 제2 전극과의 밀착성이 저하한다. 또한, 동작 특성도 불안정해 진다. 본 발명과 같이, 제1 전극의 상층을 백금족 원소로 이루어지는 층으로 함으로써, 저저항의 전극으로 할 수 있다.
제1 전극의 상층에, 백금족 원소의 동족 이외의 합금, 예를 들면, Pt-Ir 합금 등의 Pt 이외의 백금족 원소와 Pt와의 합금인 경우에는, 표면에 배위되어 있는 산소를 스퍼터링에 의해서 제거하여, 계면에 산소가 존재하기 어려운 상태에서 제2 전극의 하층의 백금족 원소와 결합시킬 수 있다. 단, 이 합금은 단단하고, 연성이 적기 때문에, 가속된 원료가 합금 내부에까지 들어가기 어렵게 되기 때문에, 접합층 영역의 두께가 거의 없다. 그 때문에, 전성이 풍부한 재료를 이용하는 경우에 비교하여, 약간 결합이 약해질 (결합층 영역이 작아질) 것이 생각된다. 그러나, 이러한 합금을, 연성을 고려하지 않는 제2 전극의 하층으로서 이종 원료를 동시에 스퍼터링하는 등에 의해 형성시키는 경우에는 아무런 문제는 없고, 제1 전극의 상층과 바람직한 밀착성을 실현한다.
또한, 백금족 단일층, 또는, 상기 백금족 원소로 이루어지는 합금화층 이외에, Rh 산화물, Pd 산화물, Ru 산화물 등, 백금족 원소와 산소와의 화합물로서, 도전성을 갖는 산화물을 제1 전극의 상층으로서 이용하는 것도 가능하다. 이들 백금족 원소와 산소와의 화합물은 산화물이기는 하지만, 제1 전극의 상층에 이용함으로써, 저저항이고, 또한 제2 전극과의 밀착성이 우수한 제1 전극을 형성할 수 있다. 백금족 원소와 산소와의 화합물은, 상기의 단일 백금족 원소층이나, 백금족 원소의 합금층과 같이, 그 표면에만 산화물(결합이 약한 산화물)이 형성, 또는, 산소가 배위(흡착)된 상태에 비하여, 산소와의 결합 강도는 크다. 그 때문에, 백금족 원소의 산화물을 이용하는 경우에는, 백금족 원소 단일층, 또는 백금족 원소의 합금으로 접합 영역을 형성시킴으로써, 저저항이고 우수한 밀착성을 실현할 수 있다고 하는 상기의 기구(mechanism)가 아닌, 다른 기구가 성립할 것으로 추측된다.
백금족 원소의 산화물을 제1 전극의 상층으로서 형성하고, 그 후, 열처리 합금화 처리를 행하면, 층 내부에서 열 반응이 발생한다. 제1 전극의 하층과는, 단일 백금족 원소층인 경우와 같이, 안정된 계면을 유지한다고 생각된다. 상이한 것은, 외기와 접하고 있는 제1 전극의 상층 표면 근방에서, 단일 백금족 원소인 경우에는, 산소가 일시적으로 흡착함으로써 의사적으로 안정된 상태가 되지만, 백금족 원소와 산소와의 화합물인 경우에는, 그 표면 근방 영역과, 표면으로부터 이격된 영역(층 내부 영역)에서, 산소와 백금족 원소와의 비율이 일정하지 않게 되어, 제1 전극의 표면으로부터의 깊이에 따라서 조성 경사(gradual composIrion changes)가 생기도록 내부 변화가 발생하고 있는 것으로 생각된다. 열처리 시의 외기의 조건에 따라서, 표면 근방의 조성이 백금족 원소 리치층, 또는 산소 리치층이 되도록 조성 경사가 생기게 하여, 성막 시에 안정적이었던 조성비가 붕괴함으로써 활성화된 제1 전극 표면이, 제2 전극의 하층의 백금족 원소와 결합함으로써 실질적으로 명확한 계면이 형성되지 않는 상태가 되어 저저항의 전극이 실현되는 것이라고 생각된다. 이것은, 산화물이 도전성을 갖는 백금족 원소 특유의 것으로서, 촉매 작용 등에도 기인하는 것으로 생각된다.
어쨌든, 제1 전극의 상층이, 열처리 후에 활성화되어 있거나, 또는, 준활성화되어 있음으로써, 제2 전극의 하층 형성 시에, 그 표면의 활성종과 강고하게 접합하여, 계면 준위가 거의 존재하지 않는, 또는, 계면의 준위가 완만한 경사를 갖는 접합층 영역을 형성할 수 있다. 이러한 결합은, 주로 그것 자체가 산화물을 생성하기 어려운 백금족 원소, 또는, 산화물이 형성되더라도 도전성을 유지하는 것이 가능한 백금족 원소로 이루어지는 재료를, 제1 전극과 제2 전극과의 계면(접촉면)에 각각 형성하고 상기한 바와 같은 접합층 영역을 형성함으로써, 매우 저저항이고, 신뢰성이 우수한 전극 구조를 실현할 수 있다.
본 발명의 질화물 반도체 소자는, 제2 전극의 하층은, 단일의 백금족 원소로 이루어지는 백금족 단일층, 또는, 백금족 원소의 합금층으로 이루어지는 것을 특징으로 한다. 여기서는, 백금족 원소는, 합금화층(열처리되어 합금으로 되어있는 층 )이 아니고, 성막 시에 2종 이상의 백금족 원소를 이용한 혼합층(합금층)이다. 열처리된 제1 전극 상에 퇴적되는 제2 전극의 하층은, 퇴적 초기(성막 초기)의 단계에서, 제1 전극의 표면에, 열처리에 의해서 생성되는 반응 생성물, 또는, 제2 전극 형성을 위한 성막 장치 내에 잔존하는 불순물 등의 영향을 받기 쉽다.
동작 영역을 좌우하는 제1 전극과 제2 전극을, 장치 간 이동을 수반하지 않도록 하여 연속 형성시킬 수 있으면, 장치 간 이동에 수반하는 불연속 계면의 형성을 억제할 수 있다. 그러나, 오믹 접촉시키기 위해서, 또한, 소자의 신뢰성을 향상시키기 위해서 열처리 공정을 필요로 하는 제1 전극에 대하여, 인출용의 전극으로서 이용하기 위해서, 비열처리, 또는, 제1 전극의 열처리 조건보다도 온화한 조건에서의 열처리를 행하는 제2 전극은, 그 목적도 다르기 때문에 형상도 다른 경우가 많기 때문에, 별도의 공정으로 형성시키는 것이 바람직하다. 그 때문에, 장치 간 이동 후의 성막의 초기 단계에서 형성되는 제2 전극의 하층을, 상기한 바와 같은 백금족 단일층, 또는, 백금족 원소의 합금층으로 함으로써, 제1 전극 표면에 부착되어 있는 불순물, 또는 반응 생성물, 또는 제2 전극의 성막 장치 내에 남아 있는 산소 등의 잔류 성분과 반응하기 어려워, 제1 전극과의 계면의 고저항화를 억제할 수 있다.
제2 전극의 하층으로서, 상기 이외의 재료, 예를 들면 Ti를 이용하고, 제1 전극의 상층에 Pt를 이용하면, 제1 전극과 높은 밀착성으로 접합시킬 수 있다. 그러나, Ti가 산소와 결합하기 쉽기 때문에, 제1 전극의 표면에 배위(흡착)하고 있었던 산소와 반응하여 성막 초기에 즉시 산화물을 생성한다. 따라서, 제1 전극과 제 2 전극과의 사이에 산소(산화물)가 개재된 상태가 된다. Ti의 산화물은 절연성이 있기 때문에, 제2 전극의 하층으로서 이용하면, 제1 전극과의 계면이 고저항이 되기 때문에 바람직하지 못하다. 이와 같이, 단순히 밀착성이 좋은 재료(Ti 등)를 선택하면, 제2 전극이 박리되는 것에 의한 고저항화를 억제하는 것은 가능하지만, 절연성의 개재층을 생성함에 따른 고저항화까지 억제하는 것은 할 수 없다.
이상과 같이, 제1 전극의 상층과, 제2 전극의 하층을, 상술한 바와 같은 백금족 원소계 재료로 이루어지는 층으로 함으로써, 산소의 존재 확률이 매우 낮은 계면 영역(접합층 영역), 또는, 고저항화가 되는 산화물이 존재하지 않는 접합층 영역을 형성할 수 있다. 이러한 재료를, 제1 전극의 상층, 또는 제2 전극의 하층 중 어느 한쪽에 형성함으로써도, 전극 전체(제1 전극과 제2 전극)의 특성을 향상시키는 것은 가능하지만, 본 발명과 같이, 제1 전극과 제2 전극과의 접합부에 상기 재료를 배치시킴으로써, 매우 우수한 전극으로 할 수 있다. 특히, 제1 전극의 상층과, 제2 전극의 하층을, 동일한 백금족 원소의 층으로 함으로써, 우수한 밀착성으로 할 수 있다. 특히 바람직하게는 Pt이며, 이것에 의해서 동작 전압이 낮고, 또한, 고출력 구동 시에 있어서도 경시 변화가 적어서, 매우 신뢰성이 우수한 소자를 실현할 수 있다.
본 발명의 질화물 반도체 소자는, 제1 전극이 형성된 반도체층 표면은, 전극 형성 영역과 절연막 형성 영역을 갖고, 제2 전극은, 전극 형성 영역으로부터 절연막 형성 영역을 피복하는 것을 특징으로 한다. 제1 전극은 반도체층에 접하여 형성되고, 그 접한 부분이 도통 경로를 구성한다. LD에서는, 도파로 영역에 효율적 으로 전류를 주입시키기 위해서, 또한, LED에서도, 발광층에 넓게 유효하게 전류를 주입시키기 위해서, 전류의 도통 경로를 제어한다. 이러한 경우, 제1 전극의 형성 영역을 제어하는 것은 아니라, 반도체층 표면에 절연막을 형성하여 비도통 영역을 형성하고 제1 전극을 형성함으로써, 용이하게 도통 경로를 제어할 수 있다. 그리고, 제1 전극과 접합하도록 형성되는 제2 전극을, 상기한 바와 같은 절연막 형성 영역과, 전극 형성 영역과의 양방을 피복하도록 형성시킴으로써, 제1 전극에 효율적으로 전류가 흐르도록 제어할 수 있다.
본 발명의 질화물 반도체 소자는, 절연막 형성 영역은, 스트라이프 형상의 상기 전극 형성 영역을 사이에 둔 복수의 영역, 또는, 전극 형성 영역에 의해 분리된 복수의 영역인 것을 특징으로 한다. 도 1에 도시한 바와 같은 LD에서는, 스트라이프 형상의 전극 형성 영역의 양측에 절연막이 형성되고, 그 양방의 영역을 피복하도록 제2 전극이 형성되어 있다. 이에 의해, 반도체층으로의 전류 경로를, 원하는 위치에 안정적으로 형성시킬 수 있다. 또한, LED에서도, 격자형, 또는 선형 등의 제1 전극을 갖는 경우에는, 그 제1 전극 형성 영역에 협지된 반도체층 노출면에 절연막을 형성함으로써, 절연막 형성 영역이 전극 형성 영역에 의해서 복수의 영역으로 분리되어 있는 형태로 할 수 있다. 이와 같이, 절연막 영역을 분리시킴으로써, 빛의 추출 효율을 향상시킬 수 있다.
본 발명의 질화물 반도체 소자는, 볼록부로 이루어지는 릿지를 구비한 레이저 소자이고, 제1 전극은, 릿지 상면에 접하여 형성되어 있는 것을 특징으로 한다. LD의 릿지는, 그 바로 아래에 도파로 영역(동작 영역)이 형성되는 중요한 부분이 다. 그리고, 폭이 좁은 이 릿지에는 소자 구동 시에 대전류가 흐른다. 그 때문에, 이 영역에 형성되는 전극을, 본 발명의 구성을 갖는 전극을 형성시킴으로써, 매우 신뢰성이 우수한 LD 소자로 할 수 있다.
본 발명의 질화물 반도체 소자는, 릿지의 양측면 및 그 측면으로부터 연속하는 반도체층의 평면 상에 제1 절연막을 가짐과 함께, 제1 절연막 위로부터 반도체층의 측면에 걸쳐서 연속하는 제2 절연막을 갖고, 제1 전극은, 제2 절연막과 이격하여 형성되어 있는 것을 특징으로 한다.
도 7의 (a)는, 반도체층에 릿지가 형성되고, 그 릿지 측면과 릿지 양편에 제1 절연막(709)이 형성되고, 릿지 상부와 제1 절연막 상부를 피복하도록 제1 전극이 형성되어 있는 것을 도시하는 모식도이다. 제1 전극의 하층이, Ni/Au 등의 열처리에 의해서 합금화되는 금속막의 적층 구조로 형성되어 있는 경우, 열처리에 의해서 그 층 구성이 변화한다. 그 때, 하층의 내부 뿐만 아니라, 하층과 반도체층과의 계면, 및 하층과 상층(백금족 원소층)과의 계면에서도 반응이 진행하여, 활성인 계면 영역이 형성된다. 여기서, 상층이 백금족 원소로 이루어지는 층이기 때문에, 그 촉매 작용에 의해서, 계 밖으로의 산소의 이동을 상층과 하층과의 계면 부근에서 행할 수 있다. 이에 의해, 하층 내부의 반응이나, 하층과 반도체층과의 반응에 관여하는 산소(외기)를 적정한 량으로 제어하여, 상층과 하층과의 계면(굵은선으로 도시)을 안정적으로 할 수 있다. 이와 같이, 표면에 형성되는 백금족 원소의 층(상층)은, 열처리 시에 하층의 합금화를 안정적으로 행하기 위한 캡층으로서 작용한다.
또한, 제1 전극의 하층의 구성 원소가 상층의 백금족 원소의 층을 넘어서 제1 전극의 표면으로 이동하지 않기 때문에, 표면을 안정된 상태로 유지할 수 있다. 그 때문에, 제1 전극 표면에, 하층의 구성 원소에 기초하는 절연성의 산화물이 형성되지 않고, 제2 전극과의 사이에, 접합층 영역(713)이 형성되어, 밀착성을 양호하게 할 수 있다.
본 발명의 질화물 반도체 소자는, 제1 절연막 및/또는 제2 절연막은, 단층 또는 다층 구조의 밀착층으로 피복되어 있는 것을 특징으로 한다. 전극은, 반도체층에 전류를 주입시키기 위해서, 반도체층에 접하도록 형성되는 것이지만, 그 주입 영역을 제한하거나, 또는 단락을 방지하는 등의 목적으로 반도체층 상에 형성되는 절연막 위에도 접하도록 형성되어 있다. 전극 재료는, 절연막과의 밀착성이 반드시 좋다고는 할 수 없다. 그 때문에, 제1 전극과 제2 전극의 밀착성에 문제는 없더라도, 절연막과도 밀착성이 나쁘기 때문에 박리되기 쉽게 되어, 그것에 의하여 고저항화하는 등 소자 특성의 악화를 초래하는 경우가 있다. 그와 같은 경우에, 전극과 절연층과의 밀착성을 보강하기 위한 보강층(밀착층)을 형성함으로써, 제2 전극의 박리를 억제하여, 소자 특성의 열화를 억제할 수 있다.
본 발명의 질화물 반도체 소자는, 밀착층의 최상층이, 백금족 원소를 포함하는 층인 것을 특징으로 한다. 백금족 원소로 이루어지는 상층을 상면으로 함으로써 제2 전극과의 밀착성이 우수한 전극으로 할 수 있다. 그러나, 절연막과의 밀착성은 반드시 좋지 않은 경우도 있으며, 특히, 산화물계의 절연막과는 밀착성이 낮아서, 박리되기 쉽다고 하는 성질을 갖는다. 이것에 대하여, 전극 재료로서는 부 적합하지만, 절연막과의 밀착성이 높은 금속 재료도 있다. 도 7의 (c)는, 다층 구조의 밀착층이 형성되어 있는 것을 도시하는 모식도이다. 본 발명에서는, 절연막과의 밀착성이 우수한 재료(금속 재료)를 하층으로 하고 백금족 원소를 상층으로 하는 밀착층(711)으로 제1 절연막(709) 및 제2 절연막(710)을 피복함으로써, 제2 전극의 형성면을, 절연막의 점유 영역이 적은 면으로 할 수 있어, 제2 전극의 밀착성을 보강할 수 있다. 특히, 도 7의 (c)와 같이 제1 및 제2 절연막의 양방을 밀착층으로 피복함으로써, 제2 전극의 형성 영역 W2를, 제1 전극(705)과 접하는 영역 W1과, 밀착층(711)과 접하는 영역 W3을 합한 전부가 백금족 원소로 이루어지는 영역으로 할 수 있다. 즉, 제2 전극의 형성 계면이, 전부가 금속 결합으로 형성되게 되어, 넓은 영역에 걸쳐 접합층 영역을 형성시킬 수 있기 때문에, 매우 우수한 밀착성을 실현할 수 있다.
본 발명의 질화물 반도체 소자는, 밀착층의 최상층이, 제1 전극의 상층과 동일 원소 또는 동일 재료로 이루어지는 것을 특징으로 한다. 이러한 구성으로 함으로써, 제1 전극의 상층과 밀착층의 최상층과의 위에 접하여 형성되는 제2 전극의 하층과의 접촉 계면에, 고저항 영역을 형성하기 어렵게 할 수가 있고, 게다가, 동일 재료이기 때문에 밀착성이 우수한 전극 구조로 할 수 있다.
본 발명의 질화물 반도체 소자는, 밀착층의 상층이 Pt인 것을 특징으로 한다. 이에 의해, 제2 전극과의 밀착성이 우수한 전극 구조로 할 수 있다.
본 발명의 질화물 반도체 소자는, 밀착층이 제1 전극 위 또는 아래에 접하여 형성되어 있는 것을 특징으로 한다. 밀착층은, 제1 절연막 및/또는 제2 절연막을 피복하는 것이지만, 제2 전극의 형성 시에, 산화물 등으로 이루어지는 절연막이 노출하지 않도록 하는 것이 바람직하다. 그 때문에, 상층의 백금족 원소의 층을 갖는 밀착층을 형성함으로써, 제2 전극을 보다 강고하게 밀착시킬 수 있다. 도 3에서는, 제1 전극 상에 밀착층이 형성되어 있지만, 제1 전극보다도 먼저 밀착층을 형성하는 경우에는 제1 전극의 아래에 밀착층이 형성되는 형태가 된다. 이 밀착층은, 반도체층에의 전류 주입에는 관여하지 않는 층으로서 형성되기 때문에, 예를 들면 LD의 릿지 근방에 형성하여, 광학 특성을 제어하는 층으로서 기능시킬 수 있다. 특히, 밀착층의 하층으로서, 절연막과의 밀착성이 우수한 Ti를 형성시키고, 이 층을 릿지 근방에 형성시킴으로써, 광흡수 영역으로서 기능시켜, 광의 가두기를 제어하는 것도 가능하다.
<발명의 실시 형태>
이하, 본 발명에 대하여 설명하지만, 본 발명의 질화물 반도체 소자는, 실시 형태에 도시된 소자 구조에 한정되는 것이 아니다.
본 발명의 질화물 반도체 소자는, 반도체층 상에 형성되고, 주로 반도체층과 오믹 접촉시키기 위한 제1 전극과, 주로 추출용의 전극으로서 이용하는 제2 전극과의 계면을 특정한 구성으로 함으로써, 밀착성이 우수하고, 또한, 계면에서의 저항이 낮고, 동작 특성이 매우 안정된 전극 구조로 하는 것이다.
제1 전극과 제2 전극과는 그 기능이 다르기 때문에, 각각의 크기(폭·길이)나 형상은, 목적에 따라서, 또는 공정 등을 고려하여 바람직한 형상으로 할 수 있다. 제1 전극과 제2 전극은, 동작부에서 접하도록 형성되어 있으면 되고, 각각의 전체면에서 접속되어 있지 않아도 된다. LED의 경우에는, 발광층이 넓은 영역에 전류를 균일하게 흘릴 수 있도록, 막두께 및 형상 등을 고려하여 제1 전극과 제2 전극을 형성시킨다. 또한, 제1 전극과 제2 전극의 접합부는, p측 전극과 n측 전극과의 배치도 고려하여, 발광층에 유효한 전류 주입을 할 수 있도록 하는 것이 바람직하다. LD인 경우에는 제1 전극과 제2 전극이 릿지 상부에서 접합되도록 함으로써, 계면 저항에 의한 동작 전압 상승을 억제할 수 있다. 제1 전극보다도 후공정에서 형성되는 제2 전극은, 그 저면 전면과 제1 전극이 접하도록 형성해도 되고, 또는, 그 일부가 제1 전극 상에 형성되고, 다른 부분이 반도체층 위 또는 절연막 위에 접하도록 형성하여도 된다.
LD에서는, 반도체층에 형성되는 릿지의 스트라이프 방향에서는, 제1 전극은 스트라이프 형상의 도파로 영역과 평행하게 되도록 스트라이프 형상으로 형성하는 것이 바람직하지만, 이것에 한정되는 것이 아니다. 즉, 제1 전극의 형상이 스트라이프형이 아니더라도, 반도체층과의 접촉 영역이 스트라이프로 되도록 형성되어 있으면 된다. 또한, 스트라이프와 평행한 방향의 도파로 영역의 전 영역에 걸치도록 형성하는 것이 바람직하지만, 전극 형성 시의 포토리소그래피 공정이나, 후 공정에서의 칩화 공정 등을 고려하여, 단부로부터 이격하도록 하는 등, 바람직한 크기 및 형상을 선택할 수 있다.
제1 전극과 제2 전극과의 접속 영역은, 도파로 영역의 전 영역에 상당하는 영역에서 접속시킴으로써, 동작 전압을 안정적으로 할 수 있어 바람직하지만, 제2 전극을 제1 전극보다도 짧게 하여, 제2 전극은 분할 영역 상부에 형성하지 않도록 하는 것이 바람직하다. 이것은, 제2 전극의, 특히 최상층에 형성되는 금속이 Au인 경우, 그 연성 때문에 분할이 매우 곤란하게 되기 때문이다. 또한, 릿지 상부를 접속부로 함으로써, 제2 전극에 주입된 전류를, 제1 전류를 개재하여 효율적으로 반도체층에 흘릴 수 있기 때문에, 도파로 영역에의 광의 가두기를 안정적으로 하여 레이저광의 빔 형상을 양호하게 유지할 수가 있어, 임계값이 안정적으로 됨과 함께, 동작 전압도 안정적으로 할 수 있다.
릿지와 수직인 방향에서는, 제1 전극은, 릿지 상부에 형성되어 있는 것이 필요하다. 또한, 제1 전극은, 릿지로부터 멀리 이격하는 영역에까지 형성하지 않아도 되고, 릿지의 폭과 동일, 또는, 그것보다도 큰 폭으로 형성시킨다. 또한, 릿지의 좌우로 동일 길이가 되도록 형성하는 것이 바람직하다. 또한, 스트라이프(공진기)의 전 영역에 걸쳐, 동일 폭으로 형성하는 것이 바람직하다.
또한, 릿지와 수직인 방향에서의 제1 전극과 제2 전극의 접합층 영역은, 릿지 폭과 동일하거나, 또는 그것보다도 넓은 폭으로 형성시키는 것이 바람직하고, 이에 따라 동작 전압을 안정화할 수 있다. 릿지 폭보다도 좁은 범위에서 접속시키면, 전류 주입 영역이 좁게 되어 동작 전압이 상승하는 경우가 있는 것으로 바람직하지 못하다. 특히, 릿지 상부에 접합면을 형성하는 것이 바람직하다. 제2 전극은, 와이어 본딩을 위해, 릿지 상부 이외의 영역에 와이어를 접합 가능한 정도의 폭을 갖도록 한다. 이 영역은, 스트라이프의 전 영역 중의 일부만이어도 되기 때문에, 제2 전극의 폭은, 스트라이프의 전 영역에 걸쳐서 동일하지 않아도 된다.
도 7의 (a)에 도시한 바와 같이, 제2 전극의 형성 영역(폭) W2는, 제1 전극 의 형성 영역 W1보다도 크게 하는 것이 바람직하고, 이 경우에는, 제2 절연막(710)에 의해서, 절연성이 우수한 소자로 할 수 있기 때문에, 고출력 시의 신뢰성이 우수한 소자로 할 수 있다. 또한, 도 7의 (b)에 도시된 바와 같이, 제2 전극의 형성 영역(폭) W2를, 제1 전극의 형성 영역 W1보다도 작게 함으로써, 전극의 주위에 절연막 노출면을 형성할 수 있다. 이 노출된 절연막 영역에 의해서, 페이스다운 시에 제2 전극의 열에 수반하는 형상 변화를 원인으로 하는 단락을 저감하여, 높은 수율로 소자를 얻을 수 있다.
본 발명의 전극의 구성은, 질화물 반도체 소자의 p측 전극과 n측 전극의 양방에 형성하여도 되고, 어느 쪽이든 한쪽이어도 되지만, LD에서는, 특히, p측 전극에 형성하는 것이 바람직하다. 그 중에서도, 릿지를 갖는 LD에 매우 유효하다. 또한, 양방의 전극에 이용하는 경우에는, p측 전극과 n측 전극의 각각의 제1 전극과 제2 전극의 접합부의 백금족 원소는, 동일하여도 되고, 또한, 달라도 된다. 바람직하게는, p측 n측의 양방의 접합면에서, Pt를 이용함으로써, 이에 의해, 매우 우수한 밀착성을 실현할 수 있고, 또한, p측 전극과 n측 전극의 제2 전극을 동일 재료로 형성하여, 양 전극의 제2 전극을 동시에 형성할 수가 있어, 공정 상에 있어서도 유리하다.
제1 전극은 열처리에 의해서 양호한 오믹성을 실현할 수 있다. 열처리 온도로서는, 350℃∼1200℃의 온도 범위로 하는 것이 바람직하고, 더욱 바람직하게는 400℃∼750℃이고, 특히 바람직하게는 450℃∼600℃ 이다.
제1 전극의 상층은, 백금족 원소로 이루어지는 층으로 협지되는 중간층을 갖 고 있어도 된다. 제1 전극의 상층이 백금족 원소의 단일 원소, 또는 백금족 원소의 동일족 원소의 합금의 층이 1층인 경우에는, 그 층의 상면과 하면에서 각각 다른 기능을 갖고 있다. 상면은, 외기와의 반응을 일으키기 어렵고, 제2 전극과의 밀착성을 양호하게 하는 것이다. 또한, 하층은 그 아래에 형성되어 있는 합금화층과의 안정된 계면을 형성하고, 합금화 반응을 안정적으로 하는 것이다. 이 2 기능은, 분리시킬 수도 있다. 예를 들면, 반도체층의 위에, Ni/Au로 이루어지는 하층과, Pt/Ti/Pt로 이루어지는 상층으로 이루어지는 제1 전극으로 한다. 상층은, 상면과 하면과에 백금족 원소의 단일 원소층이 있고, 그 층에서, Ti(백금족 원소 이외의 원소로 이루어지는 층)으로 이루어지는 중간층을 개재시킨 형태로 하는 것도 가능하다. 이에 의해, 제1 전극의 하층과 접하고 있는 하측의 백금족 원소층에 의해서 제1층의 열변질이나 열처리 공정의 변동을 저감하여, 신뢰성이 우수한 소자로 할 수 있고, 또한, 중간층의 위에 형성되는 상측의 백금족 원소층에 의해서, 산소의 개재 확률이 매우 적은 계면을 제2 전극과의 사이에 형성하여, 저저항의 전극 구조로 할 수 있다. 이와 같이, 백금족 원소의 층을 상층과 하층으로 분리하여, 기능을 분리시킬 수 있다.
또한, 제1 전극의 상층의 중간층은, 백금족 원소로 이루어지는 상층의 상면과 하면과의 계면에 최적의 재료를 배치하여 기능 분리한다고 하는 기능 외에, 백금족 원소계의 층만으로서는 충분하지 않은 특성을 보충하는 층으로서 기능시킬 수 있다. 예를 들면, 중간층을 개재시킴으로써 제1 전극의 막두께를 두껍게 하여 방열성을 향상시킬 수 있다. 또한, 3층 이상의 다층막으로서, 단일 조성의 층으로 막두께를 두껍게 하는 경우에 비교하여 응력을 완화시킬 수도 있다. 특히, LD의 릿지에 형성되는 제1 전극은, 매우 폭이 좁은 영역에 형성되고, 더구나, 그 막질에 따라 릿지에 걸리는 부하가 크게 좌우되기 때문에, 다층 구조로서 릿지에 걸리는 응력을 완화함으로써 신뢰성이 우수한 LD 특성을 얻을 수 있다. 또한, 광흡수 계수를 변화시킬 수 있기 때문에, 광학 특성을 제어할 수도 있다.
상기한 바와 같이, 제1 전극의 상층과 제2 전극의 하층이, 모두 백금족 원소이므로, 우수한 밀착성을 갖는 접합층 영역을 형성시킬 수 있다. 이러한 경우의 제1 전극의 하층, 또는 제2 전극의 상층의 전극 재료로서는, 이하의 재료를 이용할 수 있다. 또한, 하기의 재료는, 제1 전극의 상층과 제2 전극의 하층을 동일 원소, 또는 동일 재료로 하는 경우의, 제1 전극의 상층 및 제2 전극의 하층으로서 이용할 수 있다.
n형 질화물 반도체층에 형성되는 제1 전극(제1 전극의 하층)으로서는, n형 질화물 반도체층과 오믹성 및 밀착성이 높은 재료를 선택할 수가 있고, 구체적으로는, Ni, Co, Fe, Ti, Cu, Au, W, Zr, Mo, Ta, Al, Ag, Pt, Pd, Rh, Ir, Ru, Os 등을 들 수 있고, 이들의 단층, 합금, 또는 다층막을 이용할 수 있다. 바람직하게는, Ti, Al을 순서대로 적층한 다층 구조이다. 제1 전극 형성 후에는, 반도체층과의 오믹성을 좋게 하기 위해서, 재료에 따라서는 열처리를 행하는 것이 바람직한 경우가 있다. 또한, n측의 제1 전극의 막두께로서는, 총 막두께로서 100Å∼30000Å 정도가 바람직하고, 더욱 3000Å∼15000Å 정도가 바람직하고, 특히 바람직하게는 5000Å∼10000Å이다. 이 범위 내에서 형성함으로써, 접촉 저항이 낮은 전극으 로 할 수 있기 때문에 바람직하다.
또한, n측의 제1 전극에 접하여 형성되는 n측의 제2 전극(제2 전극의 상층)의 전극 재료로서는, Ni, Co, Fe, Ti, Cu, Au, W, Zr, Mo, Ta, Al, Ag, Pt, Pd, Rh, Ir, Ru, Os 등을 들 수 있고, 이들의 단층, 합금, 또는 다층막을 이용할 수 있다. 바람직하게는 다층막으로서, 최상층은 와이어 등을 접속시키기 때문에 Au를 이용하는 것이 바람직하다. 그리고, 이 Au가 확산하지 않도록 그 하층에는 확산 방지층으로서 기능하는 비교적 고융점의 재료를 이용하는 것이 바람직하다. 예를 들면, Ti, Pt, W, Mo, TiN 등을 들 수 있다. 막두께로서는, 제2 전극 전체의 막두께로서 3000Å∼20000Å가 바람직하고, 더욱 바람직하게는 7000Å∼13000Å의 범위이다.
n측 전극은, 상기한 바와 같이 제1 전극과 제2 전극을 별도의 공정으로 형성하는 것은 아니고, 연속하여 형성하여 제1 전극과 제2 전극과의 양방의 기능을 겸하는, 즉, 반도체층과 오믹 접촉하는 오믹 전극이고, 또한, 와이어를 형성시키는 추출 전극(패드 전극)을 겸용하는 n 전극으로 하는 것도 가능하다. 이것은, p측 전극에 비하여 n형 반도체층과의 오믹 접촉이 비교적 용이하고, 더구나, 도파로 영역으로부터 약간 이격하는 영역이기 때문에, 광학 특성을 너무 고려할 필요가 없기 때문에 재료의 자유도가 크기 때문이다. 이러한 n 전극의 막두께로서는, 총 막두께로서 3000Å∼20000Å가 바람직하고, 더욱 바람직하게는 7000Å∼13000Å의 범위이다. n측 전극을, 제1 전극과 제2 전극과 분리하지 않는 경우에는, p측 전극에 본 발명의 구성을 적용시킨다.
다음으로, p형 질화물 반도체층에 형성되는 p측의 제1 전극(제1 전극의 하층)의 전극 재료로서는, p형 질화물 반도체층과 오믹성 및 밀착성이 높은 재료를 선택할 수가 있고, 구체적으로는, Ni, Co, Fe, Cr, Al, Cu, Au, W, Mo, Ta, Ag, Pt, Pd, Rh, Ir, Ru, Os 및 이들의 산화물, 질화물 등을 들 수 있고, 이들의 단층, 합금, 또는 다층막을 이용할 수 있다. 바람직하게는, Ni, Co, Fe, Cu, Au, Al에서 선택되는 적어도 1종, 및 이들의 산화물, 질화물 등이다.
또한, p측의 제2 전극(제2 전극의 상층)의 전극 재료로서는, Ni, Co, Fe, Ti, Cu, Au, W, Zr, Mo, Ta, Ag, Pt, Pd, Rh, Ir, Ru, Os 및 이들의 산화물, 질화물 등을 들 수 있고, 이들의 단층, 합금, 또는 다층막을 이용할 수 있다. 최상층은 와이어 등을 접속시키기 때문에 Au를 이용하는 것이 바람직하다. 그리고, 이 Au가 확산하지 않도록 그 하층에는 확산 방지층으로서 기능하는 비교적 고융점의 재료를 이용하는 것이 바람직하다. 예를 들면, Ti, Pt, W, Ta, Mo, TiN 등을 들 수 있고, 특히 바람직한 재료로서는 Ti를 들 수 있다. 막두께로서는, 제2 전극 전체의 막두께로서 3000Å∼20000Å가 바람직하고, 더욱 바람직하게는 7000Å∼13000Å의 범위이다.
제1 전극의 상층은, 백금족 원소로 이루어지는 층으로 협지되는 중간층을 갖는 것도 가능하다. 중간층은, 단일의 원소로 이루어지는 층이어도 되고, 또는 다층막이나 합금이어도 된다. 또한, 중간층을 협지하는 상측의 층과 하측의 층은, 모두 백금족 원소의 층으로 이루어져 있으면 되기 때문에, 동일한 백금족 원소이어도 되고, 상이한 백금족 원소이어도 된다. 각각, 제1 전극의 아래측 층과의 밀착 성이나, 중간층과의 밀착성, 또는, 합금화 처리 후, 제1 전극의 윗측 층의 위에 형성하는 추출 전극과의 밀착성 등을 고려하여 재료를 선택할 수 있다. 또는, 제1 전극을 마스크로 하여 에칭하는 셀프얼라인먼트 방식으로 메사부(릿지)를 형성하는 경우에는, 그 최상층의 백금족 원소를 에칭 가스의 종류 등도 고려하여 재료를 선택하는 것이 바람직하다.
제1 전극의 상층의 중간층은, 상하를 안정된 백금속 원소층으로 협지하고 있기 때문에, 제1 전극의 하층에 이용한 합금화층의 재료도 이용할 수 있다. 제1 전극의 하층과 동일한 재료이어도 되고, 또한, 다른 재료이어도 된다. 또는, 제1층으로서 이용할 수 없는 재료를 이용하는 것도 가능하다. 또한, 중간층으로서 바람직한 재료로서는, 상기에 예를 든 제1층의 바람직한 재료(Ni, Co, Fe, Cu, Au, W, Mo, Ti, Ta, Ag, Al, Cr, Pt, Pd, Ph, Ir, Ru, Os, 및 이들의 산화물, 질화물 등) 외에, Hf 등을 이용할 수 있다.
실시 형태1
도 1은, 본 발명의 실시 형태1에 따른 질화물 반도체 소자의 구성을 도시하는 것으로서, 기판(101) 상에, n형 질화물 반도체층(102), 활성층(104), p형 질화물 반도체층(103)이 적층되고, p형 질화물 반도체층에 스트라이프 형상의 릿지가 형성된 반도체 레이저(LD)이다. 릿지는, p형 질화물 반도체층의 일부를 에칭 등의 수단에 의해 제거함으로써 형성할 수가 있고, 이에 따라 실효 굴절률형의 도파로를 형성할 수 있다. 또한, 릿지로서, p형 질화물 반도체층에서 n형 질화물 반도체층까지의 일부를 에칭함으로써 형성하여, 완전 굴절률형의 도파로로 해도 되고, 또 는, 선택 성장에 의해 릿지를 형성해도 된다. 릿지는, 저면측의 폭이 넓고 상면에 근접함에 따라서 스트라이프 폭이 좁아지는 순(順)메사 형상에 한정되지 않고, 반대로 릿지 저면에 근접함에 따라서 스트라이프의 폭이 좁아지는 역(逆)메사 형상이어도 되고, 또한, 적층면에 수직인 측면을 갖는 스트라이프이어도 되고, 이들이 조합된 형상이어도 된다. 또한, 스트라이프 형상의 도파로는, 그 폭이 거의 동일할 필요는 없다. 또한, 이러한 릿지를 형성한 후에 릿지 표면이나 릿지 양편에 반도체층을 재성장시킨 매립형의 레이저 소자이어도 된다. 또한, 릿지를 갖지 않는 이득 도파형의 도파로이어도 된다. 또는, 소자 내부에 고저항층(절연층)으로 이루어지는 전류 협착층을 형성해도 된다. 전류 협착층은 n형 반도체층 내, 또는 p형 반도체층 내의 어느 쪽인가에 형성해도 된다. 바람직하게는 p형 반도체층 내에 형성한다. 또한, 이들 n형 반도체층 내, p형 반도체층 내에서, 컨택트층, 클래드층, 가이드층, 캡층, 활성층 등의 각 층의 경계에 전류 협착층을 형성해도 되고, 또는, 컨택트층 내, 클래드층 내, 가이드층 내 등, 각 기능층의 층 내에 형성해도 된다. 전류 협착층을 형성하기 위해서는, 반응을 일시 중단하게 되기 때문에, 그 때에 절연성의 산화물 등이 형성되는 등으로 하여 계면 준위를 생성하여 전류 주입 효율이 저하하는 것이 적은 조성의 층을 선택하는 것이 바람직하다. 또한, 재성장 개시 시에 재성장면을 에치백 등에 의해 매우 근소하게 제거하여 고저항화의 원인이 되는 층(표면막)을 제거해도 된다. 전류 협착층으로서는, 예를 들면 AlN이나, Al 결정비가 높은 AlGaN 등을 이용할 수 있다. 바람직하게는 AlN이며, 이것은, 절연성이 높은 외에, 그 보다 전의 층에 계속하여 동일 장치 내에서 연속 성장이 가능하 고, 또한, 도통 영역이 되는 부분으로서 AlN을 제거할 때에, 산 등으로 용이하게 선택적으로 제거할 수 있기 때문에, 소자 외의 부분에 손상을 주기 어렵다. 또한, 굴절률도 낮기 때문에 광 가두기(light confinement)에 적합하다. 그리고, 이들 고저항층으로 이루어지는 전류 협착층은, 막두께로서는 전류를 저지할 수 있는 막두께이면 된다. 도파로 영역이 되는 도통부의 형성은, 도통 부분 이외를 선택 성장시켜도 되고, 연속 성장시킨 층에 개구분을 형성하여 도통부로 해도 된다.
릿지의 측면 및 그 릿지로부터 연속하는 p형 질화물 반도체층의 상면에 걸쳐서 제1 절연막(109)이 형성되어 있다. 릿지 상면 및 제1 절연막의 상면에는 p측의 제1 전극(105)이, 또한, n형 질화물 반도체층의 상면에는 n측의 제1 전극(107)이 형성되어 있다. n측의 제1 전극 상부에 개구부를 갖는 제2 절연막(110)이, 제1 절연막의 상부에까지 연속하도록 형성되어 있다. p형 질화물 반도체층의 상부에는, 제2 절연막 및 p측의 제1 전극과 접하는 p측의 제2 전극(106)이 형성되어 있다. 또한, n측의 제1 전극 상에도 n측의 제2 전극(108)이 형성되어 있다.
또한, 상기 릿지의 스트라이프 방향을 공진기 방향으로 하기 위해서, 단면(end surface)에 형성되어 있는 한 쌍의 공진기면은, 벽개(cleavage) 또는 에칭 등에 의해서 형성할 수 있다. 벽개로 형성시키는 경우에는, 기판이나 반도체층이 벽개성을 갖고 있는 것이 필요하고, 그 벽개성을 이용하면 우수한 경면을 용이하게 얻을 수 있다. 또한, 벽개성이 없더라도, 에칭에 의해서 공진기면을 형성시킬 수 있어, 이 경우에는 n 전극 형성면을 노출시킬 때에 동시에 행함으로써, 적은 공정으로 얻을 수 있다. 또한, 릿지 형성과 동시에 형성할 수도 있다. 이와 같이 각 공정과 동시에 형성시킴으로써 공정을 적게 할 수 있지만, 보다 우수한 공진기면을 얻기 위해서는, 별도의 공정을 형성하는 것이 좋다. 또한, 이와 같이 벽개나 에칭에 의해서 형성한 공진기면은, 활성층의 발광 파장을 효율적으로 반사시키기 위해서, 단일막 또는 다층막으로 이루어지는 반사막을 형성시킬 수도 있다. 공진기면의 한쪽은 비교적 고반사율의 면으로 이루어지고 주로 빛을 도파로 영역 내로 반사하는 광반사측 공진기면으로서, 다른 한쪽은 비교적 저반사율의 면으로 이루어지고 주로 외부로 빛을 출사하는 광출사측 공진기면으로서 기능하고 있다.
실시 형태1에서는, 제2 절연막(110)과 p측의 제1 전극(105)이 이격하여 형성되어 있다. p측의 제1 전극의 형성 영역은, p형 질화물 반도체층의 상면을 넓은 범위에 걸쳐 피복하도록 형성할 수 있다. 이 때, 제1 절연막과, p측의 제1 전극과의 밀착성이 양호하면 문제는 없지만, 밀착성이 나쁜 경우에는, p측의 제1 전극의 형성 영역을 크게 함으로써, 박리되기 쉬워진다는 것과 같은 문제가 발생하는 경우가 있다. 실시 형태1에서는, p측의 제1 전극의 형성 영역을, p형 반도체층의 단부로부터 이격하도록 형성하고, 적어도 릿지 양편 근방에 형성하고 있다. 이에 의해, 전면에 제1 전극을 형성시키는 경우에 비하여, 제1 절연막과 접촉 영역을 작게 하여, 제1 절연막과의 밀착성이 약한 경우라도, 박리되기 어렵게 할 수 있다. 또한, 제2 절연막과 p측의 제1 전극이 이격하여 형성되어 있기 때문에, p측의 제2 전극과 제1 절연막이 접하는 구조로 되어 있다. 또한, p측 전극과 n측 전극과의 단락을 방지하기 위해서 비교적 두꺼운 막두께로 형성되어 있는 제2 절연막과, 릿지와의 사이에 약간 깊은 오목부가 형성되어 있게 되기 때문에, p측의 제2 전극의 접 합면은 요철 차가 큰 면이 된다. 이 요철에 의해, 접합 면적이 커져, 제2 전극이 박리되기 어렵게 할 수 있다.
제1 절연막은, 전류의 주입 영역을 릿지 상면에 한정하기 위해서 형성하고 있는 것이지만, 도파로 영역에 근접하여 형성되어 있기 때문에 광의 가두기 효율에도 작용하는 것이기 때문에, 무턱대고 막두께를 두껍게 형성할 수도 없다. 이용하는 절연막 재료에 따라서는, 막두께를 얇게 할 필요가 있다. 제1 절연막을 얇게 형성하는 경우에는, 절연성이 약간 약해지는 부분이 존재하는 경우도 있지만, 그와 같은 경우라도, 본 실시의 형태1과 같이 p측의 제2 전극과 제1 절연막과의 사이의, 제2 절연막을 비교적 릿지에 가까운 영역까지 개재시킴으로써, 전류 주입 영역을 릿지 근방으로 제어할 수 있다.
제1 절연막은, 도 1의 (a)와 같이, p형 질화물 반도체층과 거의 동일 폭이 되도록 형성시킬 수도 있다. 제1 전극보다도 전에 형성되는 제1 절연막은, 제1 전극의 열처리 시에, 함께 열처리된다. 열처리됨으로써, 단순히 퇴적된 막에 비하여 막의 강도(막 내의 원자 레벨에서의 결합력)가 증가하고, 반도체층과의 계면에서의 접합 강도도 향상된다. 그와 같은 제1 절연막을, 특히 제2 절연막이 형성되는 반도체층의 상면의 단부에까지 형성함으로써, 제2 절연막의 밀착성도 향상시킬 수 있다.
또한, 제2 전극은, 도 1의 (b)와 같이, 제2 절연막과 접하지 않도록 형성할 수도 있다. 특히, 페이스다운으로 이용하는 경우, 제2 전극에 열이 가해지지만, 그 때에, 열팽창에 의해서 체적이 커져 소자의 측면 방향(p형 반도체층의 끝 방향) 으로 유출되기 쉬워진다. 또한, 열 뿐만 아니라, 압력도 가해지기 때문에, 그것에 의해서도 전극 재료가 측면 방향으로 유출되기 쉬워진다. 그 때문에, 도 1의 (b)와 같이, 제2 절연막과 이격시키도록 함으로써, p측의 제2 전극 재료가 측면 방향으로 유출되어 단락이 발생하는 것을 방지할 수 있다.
실시 형태1에 한하지 않고, 이하의 실시 형태에 있어서도, 제1 절연막의 재료로서는 Si, Ti, V, Zr, Nb, Hf, Ta로 이루어지는 군 중에서 선택된 적어도 1종의 원소를 포함하는 산화물, SiN, BN, SiC, AlN, AlGaN 중의 적어도 1종으로 형성하는 것이 바람직하고, 그 중에서도 Zr, Hf, Si의 산화물, BN, AlN, AlGaN을 이용하는 것이 특히 바람직하다.
또한, 제1 절연막의 막두께로서는, 구체적으로는, 10Å 이상 10000Å 이하의 범위, 바람직하게는 100Å 이상 5000Å 이하의 범위로 하는 것이다. 왜냐하면, 10Å 이하이면, 전극의 형성 시에, 충분한 절연성을 확보하는 것이 곤란하고, 10000Å 이상이면, 오히려 보호막의 균일성을 잃어버려서, 양호한 절연막이 되지 않기 때문이다. 또한, 상기 바람직한 범위에 있음으로써, 릿지 측면에서, 릿지와의 사이에 양호한 굴절률 차를 갖는 균일한 막이 형성된다.
제2 절연막은, p측의 제1 전극의, 릿지 상부를 제외하는 전면에 형성할 수 있어, 에칭에 의해서 노출된 p형 반도체층 및 활성층의 측부 단면에도 연속하도록 형성하는 것이 바람직하다. 바람직한 재료로서는, Si, Ti, V, Zr, Nb, Hf, Ta로 이루어지는 군 중에서 선택된 적어도 1종의 원소를 포함하는 산화물, SiN, BN, SiC, AlN, AlGaN 중의 적어도 1종으로 형성하는 것이 바람직하고, 그 중에서도 특 히 바람직한 재료로서, SiO2, Al2O3, ZrO2, TiO2 등의 단층막 또는 다층막을 예를 들 수 있다.
실시 형태2
도 2는, 본 발명의 실시 형태2에 따른 질화물 반도체 소자의 구성을 도시하는 것이다. 본 실시의 형태2에서는, 실시 형태1과 같이, 기판(201)상에, n형 질화물 반도체층(202), 활성층(204), p형 질화물 반도체층(203)이 적층되고, p형 질화물 반도체층에 스트라이프 형상의 릿지가 형성된 반도체 레이저(LD)로서, p측의 제1 전극(205)은, 제1 절연막(209) 위를 넓게 피복하는 영역에 형성되고, 그 제1 전극의 릿지 이외로부터 이격하는 영역 상의 일부를 피복하도록 제2 절연막(210)이 형성되어 있다. 그리고, p측의 제2 전극(206)은, p측의 제1 전극과 제2 절연막의 위에 걸쳐서 형성되어 있다. 즉, 본 실시의 형태2에 있어서는, p측의 제2 전극은 제1 절연막과는 접하지 않도록 형성되어 있다. 릿지의 깊이(높이)나 제1 절연막의 광학 특성에 따라서, 도파로 영역에의 광의 가두기는 변화하지만, 제1 절연막을 두껍게 함으로써 이들을 제어하는 것이 가능한 경우에는, 제1 전극의 형성 영역을 크게 하여, 넓은 범위에 걸쳐 제2 전극과 밀착시킴으로써, 열이 집중하는 것을 억제하고, 제1 전극과 제2 전극과의 사이의 접합층 영역을 크게 하여, 밀착성이 우수한 전극으로 할 수 있다.
또한, 이 경우, 도 2의 (a)에 도시한 바와 같이, 제2 전극(206)을 제2 절연막(210)과 접하지 않도록 할 수도 있다. 이에 의해, 절연막과의 밀착성이 나쁜 제 2 전극이, 제1 전극과만 접하게 되기 때문에, 제2 전극이 박리되기 어렵게 할 수 있다. 또한, 실시 형태1에서 설명했지만, 페이스다운으로 이용하는 경우에, 가열에 의한 제2 전극 변형 시에 n형 반도체층 측으로 유출하는 것을 억제하여 신뢰성이 우수한 소자로 할 수 있다.
실시 형태3
도 3은, 본 발명의 실시 형태3에 따른 질화물 반도체 소자를 도시하는 것이다. 실시 형태3은, 실시 형태1과 같이, 기판(301) 상에, n형 질화물 반도체층(302), 활성층(304), p형 질화물 반도체층(303)이 적층되고, p형 질화물 반도체층에 스트라이프 형상의 릿지가 형성된 반도체 레이저(LD)로서, p측의 제2 전극(306)과, 제1 절연막(309) 및/또는 제2 절연막(310)과의 사이에, 밀착층(311)이 형성되어 있다. 이 밀착층은, p측의 제1 전극(305)과 제2 전극(306)의 접합 영역인 릿지 상면 및 그 근방에는 형성되지 않는 위치에 형성되고, 제2 전극과 제1 및/또는 제2 절연막과의 밀착성을 보강하는 기능을 갖는 것이다.
상술된 바와 같이, 전극 재료 및 절연막 재료는, 그것 자체가 형성되는 재료와의 밀착성이 우수할 필요가 있을 뿐만 아니라, 그 위에 형성되는 재료와의 밀착성도 우수할 필요가 있다. 그 때문에, 상층과 하층에서 서로 다른 재료를 이용함으로써 양자를 만족할 수 있지만, 실시 형태3과 같이, 밀착층을 더 형성함으로써, 보다 우수한 밀착성을 얻을 수 있다. 밀착층은, 도 3에서는, p측의 제1 전극과 제2 전극의 사이에 그 일부가 개재되어 있지만, 제1 전극과는 접하지 않도록 할 수도 있다.
밀착층은, 제1 전극과 같이 반도체층과의 접촉 저항이 낮고, 또한, 반도체층과의 밀착성이 우수한 재료를 선택할 필요는 없고, 제1 전극이나 제2 전극과의 계면 저항을 저하시키는 재료를 선택할 필요도 없다. 또한, 제1 및 제2 절연막과 같이, 전극과의 밀착성이 우수하고, 또한, 절연성이 높은 재료를 선택할 필요는 없다. 즉, 밀착층은, 도전성 재료라도 되고, 또는 절연성 재료라도 되고, 요구되는 기능은, 절연막 및 전극과의 밀착성 뿐이다. 그 때문에, 전극 재료로서는, 저항이 높다는 등의 문제가 있는 재료라도, 절연막과의 밀착성이 우수한 재료이면 이용할 수 있다. 그리고, 다층 구조로서 상층에 p측의 제2 전극과의 밀착성이 우수한 재료를 선택함으로써, 밀착성을 보강할 수 있다.
밀착층은, 단층 또는 다층 구조로 할 수 있다. 다층 구조로 하는 경우에는, 밀착층의 하층에는 절연막과의 밀착성이 우수한 재료를, 그리고 밀착층의 상층에는 제2 전극의 하층과 밀착성이 우수한 재료를 선택함으로써, 보다 우수한 밀착성을 실현할 수 있다.
또한, 밀착층의 바람직한 재료로서는, 상술된 바와 같이, 도전성 재료 또는 절연성 재료 등을 이용할 수 있지만, 예를 들면, 제1 전극의 상층이 Pt, 제2 전극의 하층이 Rh이고, 접합층 영역이 백금족 원소로 구성되는 경우에는, 밀착층의 상층을 Au로 하는 등, 백금족 원소 이외의 재료를 이용하는 것도 가능하다. 또는, 제1 전극의 상층과, 제2 전극의 하층과의 양방에 Pt를 이용하여, 접촉면을 동일 재료로 이루어지도록 구성하는 경우에도, 밀착층의 상층을 Au로 하는 등, 별도의 재료를 이용하여도 된다. 특히 바람직한 것은, 밀착층의 상층으로서 백금족 원소 또 는 백금족 원소의 동일족의 합금을 이용하는 경우이다. 예를 들면, 제1 전극의 상층이 Pt, 제2 전극의 하층이 Rh이고, 접합층 영역이 백금족 원소로 구성되는 경우에, 밀착층의 상층도 Pt로 하여 접합층 영역을 모두 백금족 원소로 구성하는 것이 바람직하다. 또는, 제1 전극의 상층과, 제2 전극의 하층의 양방에 Pt를 이용하여, 접촉면을 동일 재료로 이루어지도록 구성하는 경우에, 밀착층의 상층도 Pt를 이용하여, 접촉면을 모두 동일 원소로 이루어지도록 구성하는 것이 바람직하다. p측의 제2 전극은 요철을 갖는 동일 재료의 위에 형성시키게 되기 때문에, 상기한 바와 같은 구성으로 함으로써, 매우 우수한 밀착성을 실현할 수 있다. 백금족의 중에서도 특히 Pt가 바람직하다. 또한, 하층의 바람직한 재료로서는 Ti를 들 수 있다.
또한, 밀착층은 제2 전극보다도 크게 형성하는 것이 바람직하지만, 도 3의 (a)에 도시한 바와 같이, 밀착층(311)과 제2 전극(306)을 대략 동일한 크기로 해도 된다. 또한, 도 3의 (b)에 도시한 바와 같이, 밀착층(311)이 제2 절연막(310)보다도 아래에 있도록 할 수도 있다. 이에 의해, 페이스다운 시의 단락을 방지할 수 있다.
실시 형태4
도 4는, 본 발명의 실시 형태4에 따른 질화물 반도체 소자의 구성을 도시하는 것이다. 실시 형태4는, 실시 형태1과 같이, 기판(401) 상에, n형 질화물 반도체층(402), 활성층(404), p형 질화물 반도체층(403)이 적층되고, p형 질화물 반도체층에 스트라이프 형상의 릿지가 형성된 반도체 레이저(LD)로서, p측의 제1 전극(405)과 제1 절연막(409)과의 사이에, 밀착층(411)이 형성되어 있는 것이다. 제1 전극보다도 먼저 밀착층을 형성함으로써, 이러한 형태로 할 수 있다. 이 경우, 반도체층에 가까운 측에 밀착층이 배치되어 있게 되기 때문에, 그 형성 위치에 따라서는, 도파로 영역에의 광 가두기를 제어할 수 있다. 제1 전극의 하층의 재료를, 예를 들면 반도체층과의 오믹성을 중시하여 선택하는 경우에, 그 재료가 극단적으로 광흡수 계수가 크면 광학 특성을 악화시키는 경우가 있지만, 밀착층을 제1 전극보다도 아래에 형성해 둠으로써, 이들의 악영향을 완화시킬 수 있고, 또한, 제1 전극과 제1 절연막과의 밀착성이 나쁜 경우에도, 박리를 저감시킬 수 있다. 또한, 제1 전극보다도 먼저 형성되게 되기 때문에, 밀착층도 열처리가 실시되게 된다. 이에 의해, 재료에 따라서는, 제1 절연막과의 밀착성도 향상시킬 수 있다.
또한, 이러한 밀착층이, 제2 절연막의 위에까지 연속하도록 형성되어 있음으로써, 제2 전극과 제2 절연막과의 박리에 의한 소자 특성 저하를 억제할 수 있다. 또한, 도 4의 (a)와 같이, 밀착층(411)을 제1 절연막(409)상에 형성하여, 제2 절연막(410)과 제2 전극(406)이 중첩되는 부분이 없도록, 또는 이격하도록 형성한다. 이에 의해, 페이스다운 시의 단락을 방지할 수 있다. 또한, 도 4의 (b)와 같이, 밀착층(411)을 릿지 측면의 절연막(409)의 위에까지 연장하도록 형성할 수도 있다. 이에 의해, 보다 도파로 영역에 가까운 위치에 밀착층을 배치할 수 있기 때문에, 미광을 흡수시키는 등에 의해서 리플을 저감하여, 우수한 FFP로 할 수 있다.
실시 형태5
도 5는, 본 발명의 실시 형태5에 따른 질화물 반도체 소자의 구성을 도시하는 것이다. 실시 형태5는, 실시 형태1과 같이, 기판(501) 상에, n형 질화물 반도 체층(502), 활성층(504), p형 질화물 반도체층(503)이 적층되어, p형 질화물 반도체층에 스트라이프 형상의 릿지가 형성된 반도체 레이저(LD)로서, 제1 전극(505)이, 릿지 상부에만 형성되어 있는 것이다. 폭이 좁은 LD의 릿지 상부 폭과, 거의 동일 폭의 제1 전극을 형성하기 위해서는, 평탄한 웨이퍼 상에 원하는 릿지 폭의 제1 전극(505)을 형성하고, 그 제1 전극을 마스크로 하여 반도체층을 에칭함으로써, 릿지 상부에, 릿지와 동일 폭의 제1 전극이 형성된다. 이러한 셀프얼라인먼트 방식을 이용하여 반도체층을 에칭하기 위해서는, 주로 염소계의 에칭 가스를 이용하여 드라이 에칭하는 것이 바람직하다. 그리고, 이러한 에칭을 행할 때의 마스크인 제1 전극의 상층으로서 백금족 원소로 이루어지는 층을 이용함으로써, 에칭 후에 있어서도 표면이 비교적 거칠음이 적은 전극으로서 기능시킬 수 있다. 또한, 릿지 형성 후에 제1 전극을 형성하는 경우에는, SiO2이나 레지스트 등으로 원하는 릿지 폭의 마스크를 형성시켜, 반도체층을 에칭한 후에 이들 마스크를 제거하고, 그 제거한 부분에서 반도체층 표면과 접하는 제1 전극을 형성시키기 때문에, 반도체층 표면에 마스크가 잔존하는 경우가 있다. 이들에 의해서 제1 전극과 반도체층과의 오믹 접촉성이나 밀착성이 저하할 우려가 있지만, 실시 형태5에서는, 그와 같은 문제가 발생하기 어렵다.
도 5와 같이, 제1 전극과 릿지의 폭이 대략 일치한 형태인 경우에는, 제2 전극과 제1 전극과의 접합면이, 릿지의 폭이라는 매우 한정된 영역이 된다. 그 때문에, 제1 전극의 상층과 제2 전극의 하층(금속층을 개재시키는 경우에는, 금속층과 제1 전극과의 사이, 및 금속층과 제2 전극과의 사이)에, 백금족 원소로 이루어지는 접합층 영역을 형성시킴으로써, 폭이 좁은 접합 영역이더라도, 매우 우수한 밀착성으로 접합시킬 수 있고, 게다가, 계면 저항의 상승을 억제하여 동작 전압이 낮고, 동작 특성이 매우 안정되고 신뢰성이 우수한 소자를 실현할 수 있다.
셀프얼라인먼트 방식을 이용하여 릿지를 형성하는 경우, 제1 전극 상면은, 반도체층 에칭 시의 염소계 가스나, SiO2막 등의 에칭 시의 불소계 가스 등에 노출된다. 그 때문에, 산화물이 아니고, 염화물, 또는 불화물 등이 형성된다. 그러나, 백금족 원소의 층은, 이들 염소계 가스나 불소계 가스와 반응했다고 해도, 그 반응이 표면 근방에 한정된다. 따라서, 열처리시 등과 같이, 층 내부는 성막시와 마찬가지의 조성으로 유지되기 쉽다. 염소 또는 불소와의 화합물이 안정되고, 절연성을 나타내면, 제2 전극과의 사이에서 계면 저항이 발생하기 때문에, 그와 같은 경우에는, 표면을 세정함으로써, 층 내부의 화합물 비생성 영역을 노출시켜, 그 노출부에 제2 전극을 형성시킴으로써, 오믹성이 손상되기 어렵게 할 수 있다.
또한, n형 반도체층을 노출시킬 때에도, 금속층을 마스크로 하여 이용할 수 있다. 도 5에 도시하는 금속층(512)으로서 백금족 원소로 이루어지는 층을, 제1 전극(505) 상을 포함하는 영역의 원하는 형상으로 형성시켜, n형 반도체층이 노출할 때까지 에칭을 행한다. 금속층을 마스크로 하여 이용하는 경우에는, 그 후에 박리할 수도 있지만, 도 5와 같이, 에칭 후에도 형성시킨 채로 하는 것도 가능하다. 이와 같이, 금속층을 에칭 마스크로 하여 이용하고, 그 후, 제거하지 않고서 전극의 일부로서 이용하는 경우에는, 릿지 양편에 먼저 절연막을 형성해 놓고, 그 절연막의 위 및 릿지 상면의 제1 전극을 피복하도록 금속층을 형성해 두는 것이 바람직하다. 이에 의해, 도 5와 같은 구성으로 할 수 있다. 이러한 경우에는, 제1 전극과 접하는 금속층은, 제2 전극의 일부라고 볼 수 있기 때문에, 제2 전극의 하층으로서 바람직한 재료인 백금족 원소로 이루어지는 층을 이용한다. 바람직하게는 Pt이다.
또한, n형 반도체층을 노출시키기 위한 에칭을, 금속층이 아니고, SiO2 등을 이용하는 것도 가능하다. 그 경우에는, n형 반도체층 노출 후, SiO2를 제거하여, 릿지 양편에 절연막을 형성하고, 또한 릿지 상의 제1 전극과 접하는 제2 전극을 형성한다.
또한, 도 5의 (a)에 도시한 바와 같이, 제2 전극(506)을, 제2 절연막(510)과 접하지 않도록 형성시킴으로써, 페이스다운 시의 단락을 방지할 수 있다. 또한, 제2 전극(506)이, 금속층(512)과만 접하도록 할 수 있으므로, 밀착성이 우수한 전극 구조로 할 수 있다.
실시 형태6
도 8은, 본 발명의 실시 형태6에 따른 질화물 반도체 소자의 구성을 도시하는 것이다. 도 8의 (b)는, 도 8의 (a)의 X-Y 단면도이고, 기판 위(801)에 n형 반도체층(802), 활성층(804), p형 반도체층(803)이 적층된 질화물 반도체로서, p형 반도체층의 표면에 p측의 제1 전극(805)과 제2 전극(806)이, 또한, p형 반도체층 측에서 에칭에 의해 노출된 n형 반도체층의 표면에 n측의 제1 전극(807)과 제2 전극(808)이 각각 형성된 질화물 반도체 소자로 이루어지는 발광 다이오드(LED)이다. LD와 같이 릿지가 형성되어 있지 않고, 활성층으로부터의 발광은, p형 반도체층 측, 또는 n형 반도체층 측, 또는, 단면으로부터 외부로 방출된다. p형 반도체층의 상면의 거의 전면에 p측의 제1 전극이 형성되고, 참조번호 813으로 나타내는 영역에서 제2 전극과 접합되어 있다. 제1 전극은, 활성층으로부터의 빛이 투과 가능한 막두께로 제어하여, 열처리를 행함으로써 반도체층과의 오믹 접촉이 가능한 투명 전극으로 할 수 있다.
실시 형태6과 같은 LED에서는, 투명 전극인 제1 전극과, 패드 전극인 제2 전극과의 접합 영역이 작기 때문에, 도통 시에는 그 접합 영역에 대전류가 흐르게 된다. 그 접합 영역을, 높은 밀착성으로, 더구나, 저저항인 상태로 형성함으로써, 신뢰성이 우수한 LED로 할 수 있다.
또한, LED에서는, 도 8의 형태에 한하지 않고, p측의 제1 전극을, 막두께를 두껍게 하여 시트 저항을 저하시킴과 함께, 개구부를 형성하여 그 개구부로부터 빛을 추출하도록 한 형상의 전극으로 하는 것도 가능하다. 또는, p형 반도체층 표면에 요철이 형성되고, 그 오목부 내에 절연막이 충전되는 등, 여러 가지의 형태에 적용시킬 수 있다.
<실시예>
이하, 실시예로서 질화물 반도체를 이용한 반도체 레이저 소자에 대하여 설명하지만, 본 발명에 있어서, 질화물 반도체층을 구성하는 n형 질화물 반도체층, 활성층, p형 질화물 반도체층의 디바이스 구조로서는 특별히 한정되지 않고, 여러 가지의 층 구조를 이용할 수 있다. 디바이스의 구조로서는, 예를 들면 후술의 실시예에 기재되어 있는 레이저의 디바이스 구조를 들 수 있지만, 다른 레이저 구조나, LED에 대해서도 적용할 수 있다. 질화물 반도체가 구체적인 예로서는, GaN, AlN, 또는 InN 등의 질화물 반도체나, 이들의 혼정인 Ⅲ-V 족 질화물 반도체, 또한, 이들에 B, P 등이 포함되는 것 등을 이용할 수 있다. 질화물 반도체의 성장은, MOVPE, MOCVD(유기 금속 화학 기상 성장법), HVPE(수소화물 기상 성장법), MBE(분자선 기상 성장법) 등, 질화물 반도체를 성장시키는 데 알려져 있는 모든 방법을 적용할 수 있다.
[실시예1]
(기판)
기판은, C 면을 주면으로 하는 사파이어 기판을 이용한다. 기판으로서는 특히 이것에 한정되는 것이 아니고, 필요에 따라 R면, A면을 주면으로 하는 사파이어 기판, SiC 기판, Si 기판, 첨정석 기판, GaN 기판 등 여러 가지의 기판을 이용할 수 있다. GaN 기판으로서는, 사파이어, GaAs 등의 성장 기판 상에 성장을 억제하는 보호막을 형성한 후에 선택 성장(횡방향 성장)을 행하는 소위 ELOG법 등에 의해 질화물 반도체층(AlGaInN계)을 성장시키고, 그 후 성장 기판을 제거함으로써 결정성이 우수한 GaN기판(질화물 반도체 기판)을 얻을 수 있다. 질화물 반도체층 성장 시에 Si, 산소 등의 불순물을 첨가함으로써, 도전성을 조정하는 것도 가능하다. 또한, 이와 같은 ELOG법을 이용하여 얻어진 GaN 기판은, 그 선택 성장의 조건, 보 호막의 형상 등에 따라, 전위 밀도가 많은 영역과 적은 영역이 편재하는 기판으로서 형성되기 때문에, 전류 밀도가 높은 조건에서의 신뢰성이 요구되는 레이저 소자의 경우 등에는, 그 전위 밀도가 적은 영역에 도파로 영역을 형성함으로써, 우수한 특성의 반도체 레이저 소자로 할 수 있다. 또한, 사파이어 등의 절연성 기판을 이용하는 경우에는, p 전극과 n 전극은 동일면 측에 형성된다. 또한 GaN 기판 등의 도전성 기판은, p 전극과 n 전극은 동일면 측에 형성해도 되고, GaN 기판의 이면(기능층이 적층되어 있지 않은 측)에 n 전극을 형성해도 된다.
(기초층)
온도 1050℃로 비도핑된 GaN 층을 2.5㎛로 성장시키고, SiO2로 이루어지는 보호막을 0.27㎛의 막두께로 형성한다. 이 SiO2 보호막은, 에칭에 의해 스트라이프 형상의 개구부(비마스크 영역)를 형성한다. 이 보호막은, 스트라이프 폭이 1.8㎛로 배향 평탄면(original flat)과 대략 수직인 방향이 되도록 형성하고, 보호막과 개구부와의 폭의 비율은, 6:14가 되도록 한다. 계속해서, 비도핑된 GaN 층을 15㎛의 막두께로 성장시킨다. 이 때, 개구부 상에 성장된 GaN 층은, SiO2상에 횡방향 성장하고 있어, 최종적으로는 SiO2 상에서 GaN이 합쳐지도록 성장되어 있다. 이 기초층으로서는, GaN 외에, AlGaN, InGaN, AlInGaN 등도 이용할 수 있다.
(버퍼층)
계속해서, 온도를 500℃로 하여 트리메틸갈륨(TMG), 암모니아(NH3)를 이용하 여, Si 도핑된 Al0.02Ga0.98N으로 이루어지는 버퍼층을 1㎛의 막두께로 성장시킨다.
(n형 컨택트층)
계속해서 1050℃로, 동일하게 원료 가스로서 TMG, 암모니아 가스, 불순물 가스로서 실란 가스를 이용하여, Si 도핑된 n-Al0.02Ga0.98N으로 이루어지는 n형 컨택트층을 3.5㎛의 막두께로 성장시킨다. 이 n형 컨택트층의 막두께는 2∼30㎛ 이면 된다.
(크랙 방지층)
다음으로, TMG, TMI(트리메틸 인듐), 암모니아를 이용하여, 온도를 800℃로 하여 Si 도핑된 n-In0.05Ga0.95N으로 이루어지는 크랙 방지층을 0.15㎛의 막두께로 성장시킨다. 또한, 이 크랙 방지층은, 기판의 종류나, 다른 층의 성장 등에 따라서는 생략 가능하다.
(n형 클래드층)
다음으로, 온도를 1050℃로 하여, 원료 가스로서 TMA(트리메틸 알루미늄), TMG 및 암모니아를 이용하여, 비도핑된 Al0.05Ga0.95N으로 이루어지는 A층과, Si를 도핑한 GaN로 이루어지는 B층을 각각 50Å의 막두께로 성장시킨다. 그리고, 이 조작을 각각 110회 반복하여 A층과 B층을 교대로 적층하여 총 막두께 1.1㎛의 다층막(초격자 구조)으로 이루어지는 n형 클래드층을 성장시킨다. 이 때, 비도핑 AlGaN의 Al의 혼정비로서는, 0.02 이상 0.3 이하의 범위이면, 충분히 클래드층으로서 기능하는 굴절률 차를 생성할 수 있다. 초격자 구조를 성장시키고 있는 각 층은, 상기 조성 이외의 혼정비, 또는 InGaN계 등도 이용할 수 있고, 활성층에의 광 가두기에 유효한 조성을 선택하는 것이 가능하다. 또한, 이 n형 클래드층은, 초격자 구조가 아니어도 되고, Al0.05Ga0.95N으로 이루어지는 단일의 층 등이어도 된다.
(n형 광가이드층)
다음으로, 마찬가지의 온도로 원료 가스로서 TMG 및 암모니아를 이용하여, 비도핑된 GaN로 이루어지는 n형 광가이드층을 0.15㎛의 막두께로 성장시킨다. 이 층은, n형 불순물을 도핑시켜도 된다. 또한, 이 광가이드층은, 활성층의 조성 등에 따라서는 InGaN, AlGaN, AlInGaN 등의 층을 이용해도 된다. 또는, 클래드층의 조성 등에 따라서는, 생략하는 것도 가능하다.
(활성층)
다음으로, 온도를 800℃로 하고, 원료 가스로서 TMI(트리메틸 인듐), TMG 및 암모니아를 이용하고, 불순물 가스로서 실란 가스를 이용하여, Si 도핑된 In0.02Ga0.98N으로 이루어지는 장벽층을 140Å의 막두께로 성장시킨다. 계속해서 실란 가스를 중지하고, 비도핑된 In0.1Ga0.9N으로 이루어지는 웰층을 70Å의 막두께로 성장시킨다. 이 조작을 2회 반복하고, 마지막으로 Si 도핑된 In0.02 Ga0.98 N으로 이루어지는 장벽층을 140Å의 막두께로 성장시켜 총 막두께 560Å의 다중 양자 웰 구조(MQW)의 활성층을 성장시킨다. MQW의 적층수는, 2-30 정도가 바람직하고, 조성도 상기 이외에 InGaN/GaN, AlGaN/InGaN, InGaN/AlInGaN, AlGaN/AlInGaN 등의 조합을 선택할 수도 있다. 또한, SQW 구조이어도 된다.
(p형 전자 가두기층)
마찬가지의 온도로, N2 분위기 속에서, Mg 도핑된 Al0.25Ga0.75N으로 이루어지는 p형 전자 가두기층을 30Å의 막두께로 성장시킨다. 계속해서, H2 분위기 속에서, Mg 도핑된 Al0.25Ga0.75N으로 이루어지는 p형 전자 가두기층을 70Å의 막두께로 성장시킨다. 또한, 이 p형 전자 가두기층은, 1층이어도 되고, 활성층과 같은 정도의 온도에서 적층시킨다. 또한, 상기 조성비 이외의 AlGaN 계나 AlInGaN계, GaN 등을 이용할 수 있고, 또한, 막두께를 두껍게 함으로써 InGaN계도 이용할 수 있다.
(p형 광가이드층)
다음으로, 온도를 1050℃로 하여, 원료 가스로서 TMG 및 암모니아를 이용하여, 비도핑된 GaN로 이루어지는 p형 광가이드층을 0.15㎛의 막두께로 성장시킨다. 이 p형 광가이드층은 비도핑 성장시키지만, Mg을 도핑시켜도 된다. 또한, 이 광가이드층은, 활성층의 조성 등에 따라서는 InGaN, AlGaN, AlInGaN 등의 층을 이용해도 된다.
(p형 클래드층)
계속해서, 비도핑된 Al0.08Ga0.92N으로 이루어지는 A층을 80Å의 막두께로 성장시키고, 그 위에 Mg 도핑된 GaN로 이루어지는 B층을 80Å의 막두께로 성장시킨다. 이것을 28회 반복하여 A층과 B층을 교대로 적층시키고, 총 막두께 0.45㎛의 다층막(초격자 구조)으로 이루어지는 p형 클래드층을 성장시킨다. p형 클래드층은 적어도 한쪽이 Al을 포함하는 질화물 반도체층을 포함하고, 서로 밴드갭 에너지가 다른 질화물 반도체층을 적층한 초격자로 제작한 경우, 불순물은 어느 것이든 한쪽의 층에 더 많이 도핑하여, 소위 변조 도핑을 행하면 결정성이 잘 되는 경향에 있지만, 양방에 동일하게 도핑시켜도 된다. 초격자 구조를 성장시키고 있는 각 층은, 상기 조성 이외의 혼정비, 또는 InGaN계 등도 이용할 수 있고, 활성층에의 광 가두기에 유효한 조성을 선택할 수 있다. 또한, 이 p형 클래드층은, 초격자 구조가 아니어도 되고, Al0.05Ga0.95N으로 이루어지는 단일의 층 등이어도 된다.
(p형 컨택트층)
마지막으로 1050℃로 p형 클래드층의 위에 Mg 도핑된 GaN로 이루어지는 p형 컨택트층을 150Å의 막두께로 성장시킨다. p형 컨택트층은 p형의 InxAlyGa1-x-yN(x≥0, y≥0, x+y≤1)로 구성할 수가 있고, 바람직하게는 Mg을 도핑한 GaN으로 하면 p 전극과 가장 바람직한 오믹 접촉이 얻어진다. 반응 종료 후, 반응 용기 내에서 질소 분위기 속에서 웨이퍼를 700℃로 어닐링하여, p형층을 더욱 저저항화한다.
(n형층 노출)
이상과 같이 하여 질화물 반도체를 성장시켜 적층 구조체를 형성한 후, 웨이퍼를 반응 용기로부터 추출하여, 최상층의 p형 컨택트층의 표면에 SiO2로 이루어지는 보호막을 형성하고 RIE(반응성 이온 에칭)을 이용하여 Cl2 가스에 의해 에칭하여, n 전극을 형성시키는 n형 컨택트층의 표면을 노출시킨다. 또한, 이 때, 에칭에 의해 공진기면을 형성시켜도 된다. n형 컨택트층의 노출과 동시에 행하는 것이 바람직하지만, 별도의 공정으로 행할 수도 있다.
(릿지 형성)
다음으로, 스트라이프 형상의 도파로 영역을 형성하기 위해서, 최상층의 p형 컨택트층의 거의 전면에 CVD 장치에 의해, Si 산화물(주로 SiO2)로 이루어지는 보호막을 0.5㎛의 막두께로 형성한 후, 포토리소그래피 기술에 의해 보호막의 위에 소정의 형상의 마스크를 형성하고, RIE 장치에 의해 CHF3 가스를 이용한 에칭에 의해 스트라이프 형상의 Si 산화물로 이루어지는 보호막을 형성한다. 이 Si 산화물의 보호막을 마스크로 하여 SiCl4 가스를 이용하여 반도체층을 에칭하여, 활성층보다도 위에 릿지 스트라이프가 형성된다. 이 때, 릿지의 폭은 1.6㎛로 되도록 한다.
(제1 절연막)
SiO2 마스크를 형성시킨 상태에서, p형 반도체층 표면에 ZrO2로 이루어지는 제1 절연막을 형성한다. 이 제1 절연막은, n측의 제1 전극 형성면을 마스크하여 반도체층의 전면에 형성하여도 된다. 또한, 후에 분할되기 쉽도록 절연막을 형성시키지 않는 부분을 형성하는 것도 가능하다.
제1 절연막 형성 후, 웨이퍼를 600℃로 열처리한다. 이와 같이, SiO2 이외의 재료를 제1 절연막으로서 형성하는 경우, 제1 절연막 형성 후에, 300℃ 이상, 바람직하게는 400℃ 이상, 질화물 반도체의 분해 온도 이하(1200℃)로 열처리하는 것에 의해, 절연막 재료를 안정화시키는 코팅이 가능하다. 특히, 제1 절연막 형성 후의 공정에서, 주로 SiO2를 마스크로 하여 이용하여 디바이스 가공을 실시하는 경 우에는, 그 SiO2 마스크를 후에 제거할 때에 이용하는 마스크 용해 재료에 대하여 용해하기 어렵게 할 수 있다. 이 제1 절연막의 열처리 공정은, 제1 절연막의 재료나 공정 등에 따라서는 생략할 수도 있고, 또한, 오믹 전극의 열처리와 동시에 행하는 등, 공정 순서 등에 대해서도 적절하게 선택할 수 있다. 열처리 후, 완충액(buffered liquid)에 침지하여, 릿지 스트라이프의 상면에 형성한 SiO2를 용해 제거하여, 리프트 오프법에 의해 SiO2와 함께, p형 컨택트층 상(또는 n형 컨택트층 상)에 있는 ZrO2를 제거한다. 이에 의해, 릿지의 상면은 노출되고, 릿지의 측면은 ZrO2로 피복된 구조가 된다.
(제1 전극: 오믹 전극)
다음으로, p형 컨택트층 상의 릿지 스트라이프 표면 및 제1 절연막 위에 p측의 제1 전극을 스퍼터링에 의해 형성시킨다. 이 p측의 제1 전극은, 하층으로서 Ni/Au(100Å/1500Å), 상층으로서 Pt(1500Å)를 이용한다. 또한, n형 컨택트층 상면에도 n측의 제1 전극을 형성시킨다. n측의 제1 전극은 Ti/Al(200Å/8000Å)으로 이루어지고, 릿지와 평행하고, 또한, 같은 정도의 길이의 스트라이프 형상으로 형성되어 있다. 이들 전극 형성 후, 산소와 질소의 혼합 분위기 속에서, 600℃로 열처리한다.
(제2 절연막)
계속해서, 릿지 상의 p측의 제1 전극의 전면과, n측의 제1 전극 상부의 일부 를 피복하는 레지스트를 형성한다. 계속해서, SiO2로 이루어지는 제2 절연막을, 거의 전면에 형성하고, 리프트 오프함으로써, p측의 제1 전극 상면 전면과 n측의 제1 전극의 일부가 노출된 제2 절연막이 형성된다. 제2 절연막과 p측의 제1 전극은 이격하고 있고, 그 사이에 제1 절연막이 노출되어 있다. 제2 절연막은, 후의 분할을 고려하여, 분할 위치를 사이에 두고 폭 10㎛ 정도의 스트라이프 형상의 범위에는, 제1 및 제2 절연막이나 전극을 형성하지 않도록 해 두어도 된다.
제2 절연막은, p측 및 n측의 제1 전극 상부를 제외하는 전면에 걸치도록 형성하는 것이다. 바람직한 재료로서는, Si, Ti, V, Zr, Nb, Hf, Ta로 이루어지는 군중에서 선택된 적어도 1종의 원소를 포함하는 산화물, SiN, BN, SiC, AlN, AlGaN 중의 적어도 1종으로 형성하는 것이 바람직하고, 그 중에서도 특히 바람직한 재료로서, SiO2, Al2O3, ZrO2, TiO2 등의 단층막 또는 다층막을 예로 들 수 있다.
(제2 전극: 패드 전극)
다음으로, 상기의 제1 전극을 피복하도록 제2 전극을 형성한다. 이 때, 제2 절연막을 피복하도록 형성시키는 것이 바람직하다. p측의 제2 전극은, 하층이 Pt(1000Å)이고, 그 위에, Ti/Pt/Au(50Å/1000Å/6000Å)의 순으로 적층된다. 또한, n측의 제2 전극은, 아래로부터 Ni/Ti/Au(1000Å/1000Å/8000Å)로 형성된다. 이 제2 전극은, 제2 절연막을 개재하여 p측의 제1 전극 및 n측의 제1 전극에 각각 스트라이프 형상으로 접하고 있다.
(벽개 및 공진기면 형성)
계속해서, 기판을 연마하여 약 150㎛의 막두께가 되도록 조정한 후, 기판 이면에 스크라이브 홈을 형성하고, 질화물 반도체층 측으로부터 브레이킹하여, 벽개함으로써 바형의 레이저로 한다. 질화물 반도체층의 벽개면은, 질화물 반도체의 M 면(1-100면)이 되어 있고, 이 면을 공진기면으로 한다.
(단면 보호막 형성)
상기한 바와 같이 형성된 공진기면에는, 활성층에서 발생하는 빛을 효율적으로 공진시키기 위해서, 그 표면에 보호막을 형성하는 것이 바람직하다. 특히, 모니터측의 공진기면에는, 출사 측의 공진기면과 굴절률 차를 생성하기 위해서도 보호막을 형성하는 것이 바람직하다. 구체적인 재료로서, 도체 재료로서는, Si, Mg, Al, Hf, Nb, Zr, Sc, Ta, Ga, Zn, Y, B, Ti, 또는 이들의 산화물, 질화물, 불화물 등의 화합물로부터 선택된 어느 하나로부터 선택된 것을 이용할 수 있다. 이들은, 단독으로 이용하여도 되고, 복수를 조합한 화합물 또는 다층막으로서 이용하여도 된다. 바람직한 재료로서는 Si, Mg, Al, Hf, Zr, Y, Ga를 이용한 재료이다. 또한, 반도체 재료로서는 AlN, AlGaN, BN 등을 이용할 수 있다. 절연체 재료로서는 Si, Mg, Al, Hf, Nb, Zr, Sc, Ta, Ga, Zn, Y, B의 산화물, 질화물, 불화물 등의 화합물을 이용할 수 있다.
본 실시예에서는, 구체적으로는, 단면 보호막으로서 SiO2와 ZrO2로 이루어지는 유전체 다층막을 형성시킨다. 광반사측(모니터측)의 공진기면에는, 스퍼터링 장치를 이용하여 ZrO2로 이루어지는 보호막을 형성하고, 계속해서 SiO2와 ZrO2를 교 대로 6쌍 적층하여 고반사막을 형성한다. 여기서, 보호막과, 고반사막을 구성하는 SiO2막과 ZrO2막의 막두께는, 각각 활성층으로부터의 발광 파장에 대응하여 바람직한 두께로 설정할 수 있다. 또한, 광출사측의 공진기면에는, 아무것도 형성하지 않아도 되고, 스퍼터링 장치를 이용하여 ZrO2, Nb2O5, Al2O3, ZrO2로 이루어지는 제1 저반사막과 SiO2로 이루어지는 제2 저반사막을 형성시켜도 된다.
마지막으로, 릿지 스트라이프와 대략 평행하게 되도록 스크라이브에 의해 홈을 형성하고, 그 홈부에서 바를 절단하여 본 발명의 질화물 반도체 레이저 소자를 얻는다. 상기한 바와 같이 하여 얻어지는 질화물 반도체 레이저 소자는, 전극의 박리가 없고, 실온에서 임계값 전류 밀도 2.0㎄/㎠, 60㎽의 고출력에서 발진 파장 405㎚의 연속 발진이 가능한 것이다.
[실시예2]
실시예2에서는, p측의 제1 전극의 일부를 제2 절연막이 피복하도록 형성시킨다. 제2 절연막의 형성을 이하와 같이 행하는 이외에는, 실시예1과 같이 행한다.
(제2 절연막)
제1 전극 형성 후, SiO2로 이루어지는 제2 절연막을, 거의 전면에 형성하고, 릿지 상의 p측의 제1 전극 전면과 릿지 양측의 p형 반도체층 상면의 p측의 제1 전극의 일부, 및 n측의 제1 전극의 일부를 노출시키도록 레지스트를 도포하여, 드라이 에칭함으로써 각각의 전극의 일부를 노출시킨다. 이에 의해, p측 및 n측의 제1 전극의 일부와, 측면이 제2 절연막으로 피복된다. 여기서는, 제1 절연막은 노출되 지 않도록 형성되지만 노출되어 있어도 된다.
(제2 전극: 패드 전극)
다음으로, 상기의 제2 절연막을 피복하도록 스퍼터링에 의해 p측의 제2 전극을 형성시킨다. p측의 제2 전극은, 하층이 Pt(1000Å)이고, 그 위에 Ti/Pt/Au(50Å/1000Å/6000Å)가 형성된다. 또한, n측의 제2 전극은, 아래로부터 Ni/Ti/Au(1000Å/1000Å/6000Å)로 형성된다. 이 제2 전극은, 제2 절연막을 개재하여 p측의 제1 전극 및 n측의 제1 전극에 각각 스트라이프 형상으로 접하고 있다. 이와 같이 하여 얻어지는 질화물 반도체 레이저 소자는, 전극의 박리는 확인되지 않고, 실온에서 임계값 전류 밀도 2.0㎄/㎠, 60㎽의 고출력에서 발진 파장 405㎚의 연속 발진이 가능한 것이다.
[실시예3]
실시예3에서는, 밀착층을 형성시킨다. 실시예1에 있어서, 제1 절연막 위에, p측의 제1 전극을 Ni/Au/Pt(100Å/1500Å/1500Å)로 형성시킨다. 계속해서, 제2 절연막으로서 SiO2/TiO2(1500Å/1000Å)의 2쌍으로 이루어지는 다층막을 형성시키지만, 이 때 p측의 제1 전극과 약 225㎛ 이격하도록 형성시킨다. 계속해서, 밀착층으로서 Ti/Pt(100Å/500Å)를, p측의 제1 전극의 일부의 위와, p측의 제1 전극과 제2 절연막과의 사이에 노출되어 있는 제1 절연막 위와, 제2 절연막 위에 걸치도록 형성시킨다. 그리고, p측의 제1 전극 상으로부터 밀착층 상에 걸쳐서 p측의 제2 전극으로서 Pt/Ti/Pt/Au(1000Å/50Å/1000Å/6000Å)로 형성시킨다. 다른 공정은 실시예1과 같이 행하여, 본 발명의 질화물 반도체 레이저 소자를 얻는다. 상기한 바와 같이 하여 얻어지는 질화물 반도체 레이저 소자는, 전극의 박리는 확인되지 않고, 실온에서 임계값 전류 밀도 2.0㎄/㎠, 60㎽의 고출력에서 발진 파장 405㎚의 연속 발진이 가능한 것이다.
[실시예4]
실시예4에서는, 실시예1에 있어서, p측의 제1 전극의 하층을 Ni/Au(100Å/1500Å), 상층을 Pt/Ti/Pt(500Å/100Å/500Å), 제2 전극의 하층을 Pt(1000Å), 그 위에 Ti/Pt/Au(100Å/1000Å/6000Å)로 형성하는 이외에는, 실시예1과 같이 행한다. 얻어지는 질화물 반도체 레이저 소자는, 실온에서 임계값 전류 밀도 2.0㎄/㎠, 60㎽의 고출력에서 발진 파장 405㎚의 연속 발진이 가능한 것이다.
본 발명의 반도체 소자는, 열처리를 행함으로써 반도체층과의 오믹 접촉이 가능하게 되는 열처리층으로 이루어지는 제1 전극과, 그 위에 형성되는 인출용의 제2 전극과의 사이에, 접합층 영역을 형성함으로써, 우수한 밀착성을 가짐과 함께, 동작 전압이 낮고, 또한, 고출력 구동 시에 있어서도 경시 변화가 적어서, 매우 안정된 동작 특성을 갖는, 신뢰성이 우수한 질화물 반도체 소자로 할 수 있다. 또한, 전극과 절연막과의 사이에 밀착층을 개재시킴으로써, 전극 재료 및 절연막 재료를, 서로의 밀착성을 고려하지 않고서 선택할 수 있으므로, 더욱 양호한 동작 전압을 실현하고, 또한, 밀착성도 우수한 질화물 반도체 소자로 할 수 있다.

Claims (33)

  1. 반도체층;
    상기 반도체층의 표면의 한부분 상에 배치된 절연층;
    상기 반도체층의 다른 부분 상에 배치되고, 오믹 접촉을 설정하기 위한 제1 전극;
    상기 제1 전극의 적어도 한부분 상에 배치된 밀착층; 및
    상기 제1 전극의 형상과 다른 형상을 가지며, 상기 밀착층 상에 배치된 제2 전극
    을 포함하고,
    상기 제1 전극이 배치된 반도체층의 표면은 전극 형성 영역 및 절연층 형성 영역을 포함하고, 상기 제1 전극은 상층과 하층을 더 포함하고, 제2 전극은 상층과 하층을 더 포함하고, 상기 제1 전극의 상층 및 상기 제2 전극의 하층은 각각 Pt, Pd, Rh, Ir, Ru 및 Os 중 적어도 하나를 포함하는 단일원소 금속(elemental metal), 화합물 또는 합금을 포함하는 질화물 반도체 소자.
  2. 제1항에 있어서,
    상기 밀착층은 단층막을 포함하는 질화물 반도체 소자.
  3. 제1항에 있어서,
    상기 밀착층은 다층막을 포함하는 질화물 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전극의 상층은 Pt, Pd, Rh, Ir, Ru 및 Os로 구성된 그룹으로부터 선택된 단일원소 금속을 포함하는 질화물 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 전극의 하층은 Pt, Pd, Rh, Ir, Ru 및 Os로 구성된 그룹으로부터 선택된 단일원소 금속을 포함하는 질화물 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 전극의 상층 및 상기 제2 전극의 하층 각각은 Pt, Pd, Rh, Ir, Ru 및 Os로 구성된 그룹으로부터 선택된 단일원소 금속을 포함하는 질화물 반도체 소자.
  7. 제1항에 있어서,
    상기 밀착층은 도전성 재료를 포함하는 질화물 반도체 소자.
  8. 제1항에 있어서,
    상기 밀착층은 상기 절연층과 상기 제2 전극 간의 밀착성을 강화시키는 질화물 반도체 소자.
  9. 제1항에 있어서,
    상기 밀착층은 상기 제1 전극과 상기 제2 전극 간의 밀착성을 강화시키는 질화물 반도체 소자.
  10. 제1항에 있어서,
    상기 밀착층은 상기 절연층과 상기 제1 및 제2 전극 간의 밀착성을 강화시키는 질화물 반도체 소자.
  11. 제1항에 있어서,
    상기 밀착층과 상기 제2 전극 각각은 동일 평면 상에 있는 적어도 하나의 측면을 포함하는 질화물 반도체 소자.
  12. 제11항에 있어서,
    상기 밀착층과 상기 제2 전극 각각은 동일 평면 상에 있는 적어도 두개의 측면을 포함하는 질화물 반도체 소자.
  13. 제1항에 있어서,
    상기 절연층은 제1 절연 부층(sublayer) 및 제2 절연 부층을 더 포함하는 질화물 반도체 소자.
  14. 제1항에 있어서,
    상기 제2 전극은 상기 밀착층 상에 배치되는 질화물 반도체 소자.
  15. 반도체층;
    상기 반도체층의 표면의 한부분 상에 배치되는 절연층;
    상기 반도체층의 다른 부분 상에 배치되고, 오믹 접촉을 설정하기 위한 제1 전극;
    상기 제1 전극의 적어도 한부분 상에 배치된 밀착층; 및
    상기 제1 전극의 형상과 다른 형상을 가지며, 상기 밀착층 상에 배치된 제2 전극
    을 포함하고,
    상기 제1 전극이 배치되어 있는 반도체층의 표면은 전극 형성 영역 및 절연층 형성 영역을 포함하고, 상기 제1 전극은 상층과 하층을 더 포함하고, 상기 제2 전극은 상층과 하층을 더 포함하고, 상기 제1 전극의 상층 및 상기 제2 전극의 하층 각각은 Pt, Pd, Rh, Ir, Ru 및 Os 중 적어도 하나를 포함하는 단일원소 금속, 화합물 또는 합금을 포함하고,
    상기 밀착층은 상기 제1 전극과 상기 제2 전극 사이에 배치되는 질화물 반도체 소자.
  16. 제15항에 있어서,
    상기 밀착층은 단층막을 포함하는 질화물 반도체 소자.
  17. 제15항에 있어서,
    상기 밀착층은 다층막을 포함하는 질화물 반도체 소자.
  18. 제15항에 있어서,
    상기 제1 전극의 상층은 Pt, Pd, Rh, Ir, Ru 및 Os로 구성된 그룹으로부터 선택된 단일원소 금속을 포함하는 질화물 반도체 소자.
  19. 제15항에 있어서,
    상기 제2 전극의 하층은 Pt, Pd, Rh, Ir, Ru 및 Os로 구성된 그룹으로부터 선택된 단일원소 금속을 포함하는 질화물 반도체 소자.
  20. 제15항에 있어서,
    상기 제1 전극의 상층 및 상기 제2 전극의 하층 각각은 Pt, Pd, Rh, Ir, Ru 및 Os로 구성된 그룹으로부터 선택된 단일원소 금속을 포함하는 질화물 반도체 소자.
  21. 제15항에 있어서,
    상기 밀착층은 도전성 재료를 포함하는 질화물 반도체 소자.
  22. 제15항에 있어서,
    상기 밀착층은 상기 절연층과 상기 제2 전극 간의 밀착성을 강화시키는 질화물 반도체 소자.
  23. 제15항에 있어서,
    상기 밀착층은 상기 제1 전극과 상기 제2 전극 간의 밀착성을 강화시키는 질화물 반도체 소자.
  24. 제15항에 있어서,
    상기 밀착층은 상기 절연층과 상기 제1 및 제2 전극 간의 밀착성을 강화시키는 질화물 반도체 소자.
  25. 제15항에 있어서,
    상기 밀착층 및 상기 제2 전극 각각은 동일 평면 상에 있는 적어도 하나의 측면을 포함하는 질화물 반도체 소자.
  26. 제25항에 있어서,
    상기 밀착층 및 상기 제2 전극 각각은 동일 평면 상에 있는 적어도 두개의 측면을 포함하는 질화물 반도체 소자.
  27. 제15항에 있어서,
    상기 절연층은 제1 절연 부층 및 제2 절연 부층을 더 포함하는 질화물 반도체 소자.
  28. 제15항에 있어서,
    상기 제2 전극은 상기 밀착층 상에 배치되는 질화물 반도체 소자.
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
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