WO2022050510A1 - 자외선 발광소자 및 이를 포함하는 발광소자 패키지 - Google Patents

자외선 발광소자 및 이를 포함하는 발광소자 패키지 Download PDF

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성연준
오승규
소재봉
이길준
김원호
권태완
오에릭
최일균
정진영
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Definitions

  • the embodiment relates to an ultraviolet light emitting device and a light emitting device package including the same.
  • a light emitting diode is a type of important solid-state device that converts electrical energy into light, and generally includes an active layer of a semiconductor material interposed between two opposing doped layers. When a bias is applied to both ends of the two doped layers, holes and electrons are injected into the active layer and recombine there to generate light. Light generated in the active region is emitted in all directions and escapes out of the semiconductor chip through all exposed surfaces.
  • the packaging of LEDs is typically used to direct the escaping light to the desired output emission form.
  • the UV LED which has recently been attracting attention as the demand for water treatment and sterilization products has rapidly increased, can be manufactured by growing a buffer layer, an n-type semiconductor layer, an active layer, and a p-type semiconductor layer on a sapphire substrate or the like.
  • the embodiment may provide a light emitting device having a lowered operating voltage and a light emitting device package including the same.
  • an ultraviolet light emitting device capable of blocking the propagation of cracks and a light emitting device package including the same.
  • a light emitting device includes a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer, and the first conductivity type semiconductor layer a light emitting structure including an etched region to which the semiconductor layer is exposed; a first insulating layer disposed on the light emitting structure and including a first hole exposing a portion of the etched region; a first electrode electrically connected to the first conductivity-type semiconductor layer; and a second electrode electrically connected to the second conductivity type semiconductor layer, wherein the light emitting structure includes an intermediate layer regrown on the first conductivity type semiconductor layer exposed to the first hole, and the first electrode is disposed on the intermediate layer, and the etched region includes a first etched region disposed inside and a second etched region disposed outside of the outer surface of the first electrode, and an area of the first etched region and the ratio of the area of the intermediate layer is 1:0.3 to 1:0.7.
  • a thickness of the intermediate layer may be thinner than a thickness of the first insulating layer.
  • a ratio of the thickness of the first insulating layer to the thickness of the intermediate layer may be 1:0.03 to 1:0.5.
  • the first insulating layer may include a first extension extending over the intermediate layer.
  • the first electrode may include a second extension portion extending above the first insulating layer, and the width of the second extension portion may be 5 ⁇ m to 15 ⁇ m.
  • a first intermediate layer and a second intermediate layer having different aluminum compositions are stacked a plurality of times, and the aluminum composition of the first intermediate layer may be higher than the aluminum composition of the second intermediate layer.
  • the first conductivity-type semiconductor layer includes a first sub-semiconductor layer, a second sub-semiconductor layer disposed on the first sub-semiconductor layer, a third sub-semiconductor layer disposed on the second sub-semiconductor layer, and the third a fourth sub-semiconductor layer disposed on the sub-semiconductor layer, wherein an aluminum composition of the second sub-semiconductor layer is lower than an aluminum composition of the first sub-semiconductor layer and the fourth sub-semiconductor layer, and the third sub-semiconductor layer An aluminum composition of the layer may be lower than an aluminum composition of the second sub-semiconductor layer, and the intermediate layer may be disposed on the third sub-semiconductor layer.
  • the aluminum composition of the intermediate layer may be lower than the aluminum composition of the third sub-semiconductor layer.
  • the light emitting structure includes a plurality of light emitting regions extending in a first direction and spaced apart from each other in a second direction perpendicular to the first direction, and the intermediate layer is disposed between the plurality of light emitting regions and includes a first end and a second A plurality of finger portions having ends and an edge portion extending along an edge of the etched region may be included, and the edge portion may be connected to first and second ends of the plurality of finger portions.
  • a width of the first end of the plurality of finger portions may be wider than a width of the second end.
  • the first electrode includes a plurality of finger electrodes disposed between the plurality of light emitting regions and having first and second ends, and an edge electrode extending along an edge of the etching region, wherein the edge electrode includes the plurality of finger electrodes. It is connected to the first end and the second end of the finger electrode, and the width of the first end of the finger electrode may be wider than the width of the second end of the finger electrode.
  • a second insulating layer disposed on the first electrode and the second electrode and including a first opening exposing the first electrode and a second opening exposing the second electrode; a first pad disposed on the second insulating layer and electrically connected to the first electrode through the first opening; and a second pad disposed on the second insulating layer and electrically connected to the second electrode through the second opening.
  • the first opening may be disposed on a first end of the finger part, and the second opening may be disposed on the second electrode.
  • Each of the plurality of light-emitting areas includes a first end and a second end, the first ends of the plurality of light-emitting areas include curvatures curved in a direction away from each other, and the first pad includes a curvature of the plurality of light-emitting areas. It can overlap with wealth.
  • An ultraviolet light emitting device comprises: a substrate; a buffer layer disposed on the substrate; a first conductivity type semiconductor layer disposed on the buffer layer, an active layer disposed on the first conductivity type semiconductor layer, and a second conductivity type semiconductor layer disposed on the active layer, wherein the first conductivity type semiconductor layer a light emitting structure including the exposed first etched region; a first electrode disposed on the first conductivity-type semiconductor layer exposed to the first etch region; a second electrode disposed on the second conductivity-type semiconductor layer; and an insulating layer disposed on the first electrode and the second electrode, wherein side surfaces of the insulating layer include a plurality of protrusions protruding outward.
  • the side surface of the insulating layer may include a plurality of protrusions and a plurality of straight parts disposed between the plurality of protrusions.
  • the light emitting structure may include a second etch region formed outside the first etch region to expose the buffer layer, and the protrusion of the insulating layer may be formed in the second etch region.
  • An area of the second etch region may be larger than an area of the first etch region.
  • a depth of the second etch region may be greater than a depth of the first etch region.
  • a height of a side surface of the first conductivity-type semiconductor layer exposed by the second etch region may be greater than a height of a side surface of the buffer layer exposed by the second etch region.
  • the second etched region may include a cover region on which the insulating layer is disposed, and a ratio of an area of the cover region to an area of the first etched region may be 1:3.5 to 1:6.0.
  • An inclination angle of a side surface of the first conductivity-type semiconductor layer exposed to the second etch region may be greater than an inclination angle of a side surface of the buffer layer exposed to the second etch region.
  • the operating voltage of the ultraviolet light emitting device may be lowered by lowering the ohmic resistance between the semiconductor layer and the electrode.
  • FIG. 1 is a conceptual diagram of a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is an enlarged view of part A of Figure 1
  • FIG. 3 is a view showing a laminated structure of an intermediate layer
  • FIG. 7 is a plan view of a light emitting device according to an embodiment of the present invention.
  • 8A and 8B are a plan view and a cross-sectional view illustrating a state in which a light emitting region and an etched region are formed by mesa etching;
  • 9A and 9B are a plan view and a cross-sectional view showing a state in which the intermediate layer is regrown on the first conductivity type semiconductor layer;
  • 10A and 10B are a plan view and a cross-sectional view showing a state in which the first electrode is formed;
  • 11A and 11B are a plan view and a cross-sectional view showing a state in which a second electrode is formed;
  • FIGS. 12a and 12b are graphs for explaining the improvement effect of the electrical characteristics (VF improvement) and optical characteristics (optical output improvement) of a short-wavelength ultraviolet LED (Peak wavelength: 265nm) according to an embodiment of the present invention
  • FIG. 13 is a conceptual diagram of an ultraviolet light emitting device according to another embodiment of the present invention.
  • FIG. 14 is a view showing an inclination angle between the buffer layer and the first conductivity-type semiconductor layer
  • FIG. 15 is a cross-sectional view of an ultraviolet light emitting device according to another embodiment of the present invention.
  • 16 is a partial plan view of an ultraviolet light emitting device according to an embodiment of the present invention.
  • 17A to 17E are views illustrating various shapes of side surfaces of an insulating layer.
  • FIG. 1 is a conceptual diagram of a light emitting device according to an embodiment of the present invention
  • FIG. 2 is an enlarged view of part A of FIG. 1
  • FIG. 3 is a view showing a laminated structure of an intermediate layer
  • FIG. 4 is a modification of FIG. .
  • a light emitting structure may output light in an ultraviolet wavelength band.
  • the light emitting structure may output light (UV-A) of a near-ultraviolet wavelength band, may output light (UV-B) of a far-ultraviolet wavelength band, or emit light (UV-C) of a deep-ultraviolet wavelength band.
  • UV-A light of a near-ultraviolet wavelength band
  • UV-B light of a far-ultraviolet wavelength band
  • UV-C emit light
  • the light (UV-A) of the near-ultraviolet wavelength band may have a peak wavelength in the range of 320 nm to 420 nm
  • the light (UV-B) of the near-ultraviolet wavelength band may have a peak wavelength in the range of 280 nm to 320 nm
  • Light (UV-C) in the deep ultraviolet wavelength band may have a peak wavelength in the range of 100 nm to 280 nm.
  • each semiconductor layer of the light emitting structure includes In x1 Al y1 Ga 1-x1-y1 N (0 ⁇ x1 ⁇ 1) including aluminum (Al).
  • 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1) may include a material.
  • the composition of Al may be expressed as a ratio of the total atomic weight including the atomic weight of In, the atomic weight of Ga, and the atomic weight of Al to the atomic weight of Al.
  • the Al composition is 40%, the Ga composition may be 60% Al 0.4 Ga 0.6 N.
  • the meaning that the composition is low or high may be understood as a difference in composition % of each semiconductor layer.
  • the aluminum composition of the first semiconductor layer is 30% and the aluminum composition of the second semiconductor layer is 60%, it can be expressed that the aluminum composition of the second semiconductor layer is 30% higher than the aluminum composition of the first semiconductor layer. there is.
  • the substrate 110 may be formed of a material selected from among sapphire (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto.
  • the substrate 110 may be a light-transmitting substrate capable of transmitting light in an ultraviolet wavelength band.
  • a buffer layer may alleviate a lattice mismatch between the substrate 110 and the semiconductor layers.
  • the buffer layer may be a combination of Group III and Group V elements or may include any one of AlN, AlGaN, InAlGaN, and AlInN.
  • the buffer layer 111 may be AlN, but is not limited thereto.
  • the buffer layer 111 may include a dopant, but is not limited thereto.
  • the first conductivity-type semiconductor layer 120 may be implemented with a group III-V or group II-VI compound semiconductor, and may be doped with a first dopant.
  • the first conductivity type semiconductor layer 120 is a semiconductor material having a composition formula of In x1 Al y1 Ga 1-x1-y1 N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1), e.g. For example, it may be selected from AlGaN, AlN, InAlGaN, and the like.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductivity-type semiconductor layer 120 doped with the first dopant may be an n-type semiconductor layer.
  • the active layer 130 may be disposed between the first conductivity-type semiconductor layer 120 and the second conductivity-type semiconductor layer 140 .
  • the active layer 130 is a layer in which electrons (or holes) injected through the first conductivity type semiconductor layer 120 and holes (or electrons) injected through the second conductivity type semiconductor layer 140 meet.
  • the active layer 130 may transition to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.
  • the active layer 130 may have any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, and the active layer 130 .
  • the structure of is not limited thereto.
  • the active layer 130 may include a plurality of well layers and barrier layers.
  • the well layer and the barrier layer may have a compositional formula of In x2 Al y2 Ga 1-x2-y2 N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1).
  • the aluminum composition of the well layer may vary according to the wavelength of light emission. The higher the aluminum composition, the shorter the wavelength of light emitted from the well layer.
  • the second conductivity type semiconductor layer 140 is formed on the active layer 130 , and may be implemented with a compound semiconductor such as group III-V or group II-VI, and is formed on the second conductivity type semiconductor layer 140 .
  • a dopant may be doped.
  • the second conductivity type semiconductor layer 140 is a semiconductor material having a composition formula of In x5 Al y2 Ga 1-x5-y2 N (0 ⁇ x5 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x5+y2 ⁇ 1) or AlInN , AlGaAs, GaP, GaAs, GaAsP, may be formed of a material selected from AlGaInP.
  • the second conductivity-type semiconductor layer 140 doped with the second dopant may be a p-type semiconductor layer.
  • An electron-blocking layer may be disposed between the active layer 130 and the second conductivity-type semiconductor layer 140 .
  • the electron blocking layer is a constraint layer of the active layer 130 , and may reduce electron escape.
  • the active layer 130 and the second conductivity type semiconductor layer 140 are partially removed by mesa etching to form the etched region P1 in which the first conductivity type semiconductor layer 120 is exposed.
  • the light emitting structure may include the intermediate layer 160 selectively regrown on the first conductivity type semiconductor layer 120 in the etch region P1 .
  • the intermediate layer 160 may be a selectively regrown n-type ohmic semiconductor layer.
  • the aluminum composition of the intermediate layer 160 may be smaller than that of the first conductivity type semiconductor layer 120 .
  • the aluminum composition of the intermediate layer 160 may be 0% to 30%.
  • the intermediate layer 160 may be GaN or AlGaN. According to this configuration, the ohmic resistance of the first electrode 170 and the intermediate layer 160 is lowered, so that the operating voltage can be lowered.
  • the composition of the intermediate layer 160 may be the same as that of the first conductivity-type semiconductor layer 120 .
  • the composition of the first conductivity type semiconductor layer 120 and the intermediate layer 160 is In x1 Al y1 Ga 1-x1-y1 N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1) It may have a compositional formula of ⁇ 1).
  • the intermediate layer 160 may contain the first dopant (Si) at a concentration of 1E17/cm 3 to 1E20/cm 3 .
  • the first insulating layer 150 may include a first hole 150a exposing the first conductivity-type semiconductor layer 120 in the etch region P1 . That is, the first insulating layer 150 may cover a portion of the etched region P1 and expose a portion to adjust an area for regrowth of the intermediate layer 160 . At least one of the first insulating layer 150 may be selected from the group consisting of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, and the like.
  • the regrowth layer having a low surface roughness while the regrowth is completed relatively quickly by adjusting the area of the first hole 150a may be formed.
  • a ratio of the area of the etched region P1 to the area of the first hole 150a may be 1:0.3 to 1:0.7.
  • the area ratio is smaller than 1:0.3 (eg, 1:0.2)
  • the growth area of the intermediate layer 160 becomes small, making it difficult to inject current, and thus the voltage may increase.
  • the area ratio becomes larger than 1:0.7 (eg 1:0.8)
  • the growth area becomes too wide, and there is a problem in that the surface roughness increases.
  • the reflectance of the first electrode 170 may decrease, but the ohmic resistance may increase.
  • the thickness of the intermediate layer 160 may be smaller than the thickness of the first insulating layer 150 .
  • the thickness of the first insulating layer 150 may be 10 nm to 300 nm in order to effectively prevent moisture and contamination.
  • the intermediate layer 160 may have a thickness of 10 nm to 150 nm, or 10 nm to 100 nm to lower the light absorption rate.
  • a ratio of the thickness of the first insulating layer 150 to the thickness of the intermediate layer 160 may be 1:0.03 to 1:0.5. When the thickness ratio is smaller than 0.03, the intermediate layer 160 becomes too thin and it is difficult to achieve sufficient ohmic contact. There is a problem that the output is low. However, the present invention is not limited thereto, and the thickness of the intermediate layer 160 may be greater than the thickness of the first insulating layer 150 .
  • the first conductivity-type semiconductor layer 120 is formed on the first sub-semiconductor layer 121 , the second sub-semiconductor layer 122 disposed on the first sub-semiconductor layer 121 , and the second sub-semiconductor layer 122 . It may include a third sub-semiconductor layer 123 disposed on the third sub-semiconductor layer 123 and a fourth sub-semiconductor layer 124 disposed on the third sub-semiconductor layer 123 .
  • the aluminum composition of the second sub-semiconductor layer 122 is lower than that of the first sub-semiconductor layer 121 and the fourth sub-semiconductor layer 124 , and the aluminum composition of the third sub-semiconductor layer 123 is the second sub-semiconductor layer 123 . It may be lower than the aluminum composition of the semiconductor layer 122 .
  • the aluminum composition of the first sub-semiconductor layer 121 and the fourth sub-semiconductor layer 124 may be 70% to 90%, and the aluminum composition of the second sub-semiconductor layer 122 may be 55% to 70%. may be, and the aluminum composition of the third sub-semiconductor layer 123 may be 45% to 65%.
  • the intermediate layer 160 may be disposed on the third sub-semiconductor layer 123 having the lowest aluminum composition to improve current injection efficiency.
  • the aluminum composition of the intermediate layer 160 may be lower than the aluminum composition of the third sub-semiconductor layer 123 .
  • the first electrode 170 may be disposed on the intermediate layer 160 .
  • the first electrode 170 includes aluminum (Al), chromium (Cr), palladium (Pd), rhodium (Rh), platinum (Pt), titanium (Ti), nickel (Ni), gold (Au), and indium (In). ), tin (Sn), tungsten (W), and copper (Cu) may be formed of at least one.
  • the first electrode 170 may include a first layer including at least one of Cr, Ti, and TiN, and a second layer including at least one of Al, Rh, and Pt.
  • the present invention is not limited thereto, and the first electrode 170 may include various structures and materials to effectively block ultraviolet light emitted to the etch region P1 . According to the embodiment, since ultraviolet light is blocked by the first electrode, light extraction efficiency is improved.
  • the first electrode 170 may include a second extension portion 170a extending above the first insulating layer 150 .
  • the reflective area of the first electrode 170 may be increased, so that light extraction efficiency may be improved.
  • the width W3 of the second extension portion 170a may be 5 ⁇ m to 15 ⁇ m. When the width W3 is smaller than 5 ⁇ m, the intermediate layer 160 may be partially exposed when a manufacturing tolerance occurs, and when the width W3 is larger than 15 ⁇ m, the first electrode 170 and the second electrode 180 may be shorted. there is a risk that The width W3 of the second extension portion may be narrower than the width of the first electrode 170 .
  • the etch region P1 includes a first etch region P11 disposed inside with respect to the outer surface 170 - 1 of the first electrode 170 and the outer surface 170 - 1 of the first electrode 170 . It may include a second etched region P12 disposed outside as a reference.
  • the first etch region P11 is a region between the outer side of the emission region and the outer surface 170 - 1 of the first electrode 170 , and the second etch region P12 may be a dummy region in consideration of tolerance.
  • a ratio of the area of the first etch region P11 to the area W1 of the intermediate layer 160 may be 1:0.3 to 1:0.7.
  • the area ratio is smaller than 1:0.3 (eg, 1:0.2), the area of the intermediate layer 160 is small and the area in ohmic contact with the first electrode 170 may be reduced.
  • the area ratio is greater than 1:0.7 (eg, 1:0.8), the area of the intermediate layer 160 becomes too wide, so that the light absorptivity may increase.
  • the growth area is too wide, the surface roughness may increase, resulting in poor ohmic contact and a low reflectivity of the first electrode 170 .
  • a ratio of the area of the first etch region P11 to the area W4 of the first electrode 170 may be 1:0.4 to 1:0.9.
  • the area ratio is smaller than 1:0.4, the first electrode 170 may not sufficiently cover the intermediate layer 160 , and thus light extraction efficiency may be reduced.
  • the ratio of the areas of the first electrode 170 is greater than 1:0.9 (eg, 1:0.95), there is a risk of short circuit between the first electrode 170 and the second electrode 180 . Accordingly, the area of the first electrode may be larger than the area of the intermediate layer.
  • the intermediate layer 160 may have a superlattice structure in which a first intermediate layer 160a and a second intermediate layer 160b having different aluminum compositions are stacked a plurality of times.
  • the aluminum composition of the first intermediate layer 160a may be higher than the aluminum composition of the second intermediate layer 160b.
  • Each of the first intermediate layer 160a and the second intermediate layer 160b may have a thickness of 5 nm to 10 nm, but is not limited thereto.
  • the first intermediate layer 160a may satisfy the compositional formula of Al x Ga 1-x N (0.6 ⁇ x ⁇ 1), and the second intermediate layer 160b is composed of Al y Ga 1-y N (0 ⁇ y ⁇ 0.5).
  • the composition formula may be satisfied.
  • the first intermediate layer 160a may be AlGaN
  • the second intermediate layer 160b may be GaN.
  • the present invention is not limited thereto, and both the first intermediate layer 160a and the second intermediate layer 160b may be AlGaN.
  • the first insulating layer 150 may include a first extension part 151 extending above the intermediate layer 160 . According to this configuration, there is an advantage in that the area of the intermediate layer 160 electrically connected to the first electrode 170 can be adjusted by adjusting the width W5 of the first extension part 151 .
  • the reflective electrode is disposed on the first extension part 151 of the first insulating layer 150 , the reflectance may be increased due to an omni directional reflector (ODR) effect.
  • ODR omni directional reflector
  • FIG. 5 is a plan view showing the intermediate layer
  • FIG. 6 is a plan view showing the first electrode
  • FIG. 7 is a plan view of a light emitting device according to an embodiment of the present invention.
  • the plurality of light emitting regions P2 may extend in a first direction (X-axis direction) and spaced apart from each other in a second direction (Y-axis direction) by mesa etching.
  • the etched region P1 may be disposed to surround the plurality of light emitting regions P2 .
  • the UV semiconductor device has a relatively high emitting probability in a transverse magnetic mode (TM) mode that emits laterally compared to a semiconductor device that emits blue light, it may be advantageous to widen the side surface of the active layer as much as possible. Accordingly, by dividing the light emitting region P2 into a plurality of pieces, the exposure area of the active layer may be increased, thereby increasing the extraction efficiency of light emitted laterally.
  • the plurality of light-emitting areas P2 is three, the number of light-emitting areas P2 is not particularly limited.
  • the intermediate layer 160 is disposed between the plurality of light emitting areas P2 and includes a plurality of finger portions 161 having a first end 161a and a second end 161b and a border surrounding the plurality of light emitting areas P2 .
  • a portion 162 may be included.
  • the edge portion 162 may be connected to the first end 161a and the second end 161b of the plurality of finger portions 161 .
  • the width of the finger portion 161 and the edge portion 162 may be 10 ⁇ m to 40 ⁇ m, but is not limited thereto.
  • the plurality of light emitting areas P2 includes a first end P21 and a second end P22, respectively, and the first end P21 of the plurality of light emitting areas P2 is curved in a direction with opposite sides thereof away from each other. It may include a curvature part R1. A first end 161a of the finger portion 161 may be disposed between the curved portions R1 of the light emitting region P2 .
  • the curvature portion R1 is bent in a direction away from each other (Y-axis direction) so that the width W31 of the first end P21 becomes narrower than the width W32 of the second end P22.
  • the plurality of finger portions 161 may be formed so that the width W21 of the first end 161a is wider than the width W22 of the second end 161b.
  • the first electrode 170 may be disposed on the intermediate layer 160 .
  • the shape of the first electrode 170 may have a shape corresponding to that of the intermediate layer 160 .
  • the first electrode 170 is disposed between the plurality of light emitting regions P2 and includes a plurality of finger electrodes 171 having a first end 171a and a second end 171b and an edge of the first etching region P11 . It may include an edge electrode 172 extending along the.
  • the edge electrode 172 may be connected to the first end 171a and the second end 171b of the plurality of finger electrodes 171 . In this case, the width W41 of the first end 171a of the plurality of finger electrodes 171 may be wider than the width W42 of the second end 171b.
  • a ratio of the area of the first etch region P11 to the area of the intermediate layer 160 may be 1:0.3 to 1:0.7.
  • the first etch region P11 may be a region between the emission region P2 and the outer surface 170 - 1 of the first electrode 170 .
  • the area ratio is smaller than 1:0.3 (eg, 1:0.2), the area of the intermediate layer 160 is small and the area in ohmic contact with the first electrode 170 may be reduced. Accordingly, the operating voltage may increase.
  • the area ratio is greater than 1:0.7 (eg, 1:0.8), the area of the intermediate layer 160 becomes too wide, and the light absorption rate may increase.
  • the growth area is too wide, the surface roughness may increase, resulting in poor ohmic contact and a low reflectivity of the first electrode 170 .
  • a ratio of the area of the first etch region P11 to the area of the first electrode 170 may be 1:0.4 to 1:0.9.
  • the first electrode 170 may not sufficiently cover the intermediate layer 160 , and thus light extraction efficiency may be reduced.
  • the ratio of the areas of the first electrode 170 is greater than 1:0.9 (eg, 1:1.2), the first electrode 170 and the second electrode 180 are connected to each other and there is a risk of a short circuit.
  • the light emitting device is formed on the second insulating layer 152 and the second insulating layer 152 disposed on the first electrode 170 and the second electrode 180 .
  • the first pad 191 disposed on the first pad 191 and electrically connected to the first electrode 170 through the first opening 152a, and the second insulating layer 152 through the second opening 152b.
  • a second pad 192 electrically connected to the electrode 180 may be included.
  • the second insulating layer 152 may entirely cover the first electrode 170 and the second electrode 180 and expose only a portion of the first electrode 170 and the second electrode 180 .
  • the first opening 152a exposing the first electrode 170 may be formed on the first end 171a of the finger electrode 171 of the first electrode 170 .
  • the first opening 152a is formed wide to form the first pad 191 and the first The contact area of the electrode 170 may be increased.
  • the second opening 152b of the second insulating layer 152 may be disposed on the second electrode 180 .
  • the second electrode 180 may be disposed on the plurality of light emitting regions P2 , respectively, and the second opening 152b may overlap the plurality of second electrodes 180 , respectively.
  • the number of the first openings 152a is equal to that of the second openings ( 152b). Also, the area of the first opening 152a may be smaller than the area of the second opening 152b.
  • the first pad 191 and the second pad 192 may extend in the second direction (Y-axis direction) and may be spaced apart from each other in the first direction (X-axis direction).
  • the first pad 191 may be disposed to overlap the curved portion R1 and the first end 171a of the plurality of light emitting regions P2 .
  • FIGS. 8A and 8B are plan and cross-sectional views illustrating a state in which a light emitting region and an etched region are formed by mesa etching
  • FIGS. 9A and 9B are plan and cross-sectional views illustrating a state in which an intermediate layer is regrown on the first conductivity-type semiconductor layer.
  • 10A and 10B are plan views and cross-sectional views illustrating a state in which the first electrode is formed
  • FIGS. 11A and 11B are plan views and cross-sectional views illustrating a state in which the second electrode is formed.
  • the plurality of light emitting regions P2 may extend in a first direction and be spaced apart from each other in a second direction by mesa etching.
  • the etched region P1 may be disposed to surround the plurality of light emitting regions P2 .
  • the light emitting structure on the substrate may be epitaxially grown through methods such as Metal Organic Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Physical Vapor Deposition (PVD), and Atomic Layer Deposition (ALD).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • ALD Atomic Layer Deposition
  • the first insulating layer 150 forms a first hole 150a exposing the first conductivity-type semiconductor layer 120 in the etch region P1, and an intermediate layer 160 thereon. can be re-growth.
  • the intermediate layer 160 having a low surface roughness while regrowth is completed in a relatively fast time may be formed.
  • the intermediate layer 160 may be epitaxially grown through a method such as Metal Organic Chemical Vapor Deposition (MOCVD), Chemical Vapor Deposition (CVD), Physical Vapor Deposition (PVD), and Atomic Layer Deposition (ALD).
  • MOCVD Metal Organic Chemical Vapor Deposition
  • CVD Chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • ALD Atomic Layer Deposition
  • the dopant may be doped at a concentration of 1E17/cm 3 to 1E20/cm 3 .
  • the thickness of the intermediate layer 160 may be smaller than the thickness of the first insulating layer 150 .
  • the thickness of the first insulating layer 150 may be 10 nm to 300 nm in order to effectively prevent moisture penetration.
  • the intermediate layer 160 may be grown in a range of 10 nm to 150 nm to lower the light absorption rate. Accordingly, a ratio of the thickness of the first insulating layer 150 to the thickness of the intermediate layer 160 may be 1:0.03 to 1:0.5.
  • the present invention is not limited thereto, and the thickness of the intermediate layer 160 may be greater than the thickness of the first insulating layer 150 .
  • the first electrode 170 may be formed on the intermediate layer 160 .
  • the first electrode 170 includes aluminum (Al), chromium (Cr), palladium (Pd), rhodium (Rh), platinum (Pt), titanium (Ti), nickel (Ni), gold (Au), and indium (In). ), tin (Sn), tungsten (W), and copper (Cu) may be formed of at least one.
  • the first electrode 170 may include a first layer including at least one of Cr, Ti, and TiN, and a second layer including at least one of Al, Rh, and Pt.
  • the present invention is not limited thereto, and the first electrode 170 may include various structures to effectively block ultraviolet light emitted to the etch region P1 .
  • the second electrode 180 may be formed on the second conductivity-type semiconductor layer 140 .
  • the second electrode 180 may include at least one of Al, Cr, Pd, Rh, Pt, Ti, Ni, and Au.
  • the present invention is not limited thereto, and the regrown intermediate layer 160 may be formed on the second conductivity-type semiconductor layer 140 just as the intermediate layer 160 formed on the first conductivity-type semiconductor layer 120 is formed. there is.
  • the intermediate layer 160 may be a P-type regrowth layer.
  • FIGS. 12A and 12B are graphs for explaining the improvement effect of electrical characteristics (VF improvement) and optical characteristics (optical output improvement) of a short-wavelength ultraviolet LED (Peak wavelength: 265 nm) according to an embodiment of the present invention.
  • the short-wavelength UV light emitting device having the intermediate layer has improved electrical characteristics (VF reduction) compared to the device without the intermediate layer formed thereon.
  • the reflectivity of the metal electrode is increased by forming an ohmic contact without an alloy through high-temperature heat treatment, so that the optical properties (light output improvement) are improved.
  • FIG. 13 is a conceptual diagram of an ultraviolet light emitting device according to an embodiment of the present invention
  • FIG. 14 is a view showing an inclination angle between the buffer layer and the first conductivity type semiconductor layer.
  • the substrate 210 may be formed of a material selected from among sapphire (Al 2 O 3 ), SiC, GaAs, GaN, ZnO, Si, GaP, InP, and Ge, but is not limited thereto.
  • the substrate 210 may be a light-transmitting substrate capable of transmitting light in an ultraviolet wavelength band.
  • the buffer layer 211 may alleviate a lattice mismatch between the substrate 210 and the semiconductor layers.
  • the buffer layer 211 may be a combination of Group III and V elements, or may include any one of AlN, AlGaN, InAlGaN, and AlInN.
  • the buffer layer 211 may be AlN, but is not limited thereto.
  • the buffer layer 211 may include a dopant, but is not limited thereto.
  • the first conductivity-type semiconductor layer 220 may be implemented with a group III-V or group II-VI compound semiconductor, and may be doped with a first dopant.
  • the first conductivity type semiconductor layer 220 is a semiconductor material having a composition formula of In x1 Al y1 Ga 1-x1-y1 N (0 ⁇ x1 ⁇ 1, 0 ⁇ y1 ⁇ 1, 0 ⁇ x1+y1 ⁇ 1), e.g. For example, it may be selected from AlGaN, AlN, InAlGaN, and the like.
  • the first dopant may be an n-type dopant such as Si, Ge, Sn, Se, or Te.
  • the first conductivity-type semiconductor layer 220 doped with the first dopant may be an n-type semiconductor layer.
  • the active layer 230 may be disposed between the first conductivity-type semiconductor layer 220 and the second conductivity-type semiconductor layer 240 .
  • the active layer 230 is a layer in which electrons (or holes) injected through the first conductivity type semiconductor layer 220 and holes (or electrons) injected through the second conductivity type semiconductor layer 240 meet.
  • the active layer 230 may transition to a low energy level as electrons and holes recombine, and may generate light having an ultraviolet wavelength.
  • the active layer 230 may have any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, and the active layer 230 may have a structure.
  • the structure of is not limited thereto.
  • the active layer 230 may include a plurality of well layers and barrier layers.
  • the well layer and the barrier layer may have a compositional formula of In x2 Al y2 Ga 1-x2-y2 N (0 ⁇ x2 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x2+y2 ⁇ 1).
  • the aluminum composition of the well layer may vary according to the wavelength of light emission. The higher the aluminum composition, the shorter the wavelength of light emitted from the well layer.
  • the second conductivity-type semiconductor layer 240 is formed on the active layer 230 , and may be implemented as a compound semiconductor such as III-V group or II-VI group, and is formed on the second conductivity-type semiconductor layer 240 .
  • a dopant may be doped.
  • the second conductivity type semiconductor layer 240 is a semiconductor material having a composition formula of In x5 Al y2 Ga 1-x5-y2 N (0 ⁇ x5 ⁇ 1, 0 ⁇ y2 ⁇ 1, 0 ⁇ x5+y2 ⁇ 1) or AlInN , AlGaAs, GaP, GaAs, GaAsP, may be formed of a material selected from AlGaInP.
  • the second conductivity-type semiconductor layer 240 doped with the second dopant may be a p-type semiconductor layer.
  • An electron-blocking layer may be disposed between the active layer 230 and the second conductivity-type semiconductor layer 240 .
  • the electron blocking layer is a constraint layer of the active layer 230 and may reduce electron escape.
  • the light emitting structure P may include an etch region P1 partially exposing the first conductivity type semiconductor layer 220 and the buffer layer 211 .
  • the etch region P1 may include a first etch region W62 exposing the first conductivity-type semiconductor layer 220 and a second etch region W63 exposing the buffer layer 211 .
  • the second etch region W63 may be formed to surround the first etch region W62 .
  • the second etch region W63 may be formed after the first etch region W62 is formed, but is not limited thereto and may be formed simultaneously.
  • various semiconductor etching methods such as dry etching or wet etching may be used.
  • a depth d61 of the first etch region W62 may be different from a depth d62 of the second etch region W63.
  • a depth d62 of the second etch region W63 may be greater than a depth d61 of the first etch region W62.
  • a ratio (d61:d62) of the depth d61 of the first etch region W62 to the depth d62 of the second etch region W63 may be 1:4 to 1:9.
  • the depth ratio is less than 1:4 (eg 1:3), a part of the first conductivity type semiconductor layer may remain and become vulnerable to corrosion. If the depth ratio is greater than 1:9, the process time increases and the step difference increases. This may reduce productivity. In addition, the stability in the subsequent photographic process may decrease.
  • the first height d621 of the side surface of the first conductivity-type semiconductor layer 220 exposed by the second etch region W63 is the buffer layer 211 exposed by the second etch region W63 .
  • ) may be greater than the second height d622 of the side surface.
  • a ratio d621:d622 of the first height d621 to the second height d622 may be 1:0.1 to 1:1.
  • the height ratio is less than 1:0.1, the n-type semiconductor may remain and thus may be vulnerable to corrosion, and if the height ratio is greater than 1:1, productivity may decrease due to an increase in process time.
  • the first inclination angle ⁇ 2 of the side surface of the first conductivity-type semiconductor layer 220 exposed to the second etch region W63 is a second inclination angle ⁇ 2 of the side surface of the buffer layer 211 exposed to the second etch region W63. It may be greater than the angle ⁇ 1. This is because the compositions of the first conductivity-type semiconductor layer 220 and the buffer layer 211 are different even when the same etching gas or etching solution is used.
  • the first inclination angle ⁇ 2 of the side surface of the first conductivity-type semiconductor layer 220 may be 40 degrees to 65 degrees.
  • the second inclination angle ⁇ 1 of the side surface of the buffer layer 211 exposed to the second etch region W63 may be 30 degrees to 60 degrees.
  • the first electrode 261 may be disposed on the first conductivity-type semiconductor layer 220 disposed in the first etch region W62 .
  • the first electrode 261 includes aluminum (Al), chromium (Cr), palladium (Pd), rhodium (Rh), platinum (Pt), titanium (Ti), nickel (Ni), gold (Au), and indium (In). ), tin (Sn), oxide (O), tungsten (W6), and copper (Cu) may be formed of at least one.
  • the first electrode 261 may include a first layer including at least one of Cr, Ti, and TiN, and a second layer including at least one of Al, Rh, and Pt.
  • the present invention is not necessarily limited thereto.
  • an intermediate layer ( 160 of FIG. 1 ) regrown from the first conductivity type semiconductor layer may be formed under the first electrode 261 .
  • an intermediate layer regrown from the second conductivity-type semiconductor layer may be formed under the second electrode.
  • a first cover electrode 262 may be disposed on the first electrode 261 .
  • the first cover electrode 262 may be formed to cover the first electrode 261 .
  • the material of the first cover electrode 262 may be the same as that of the first electrode 261 , but is not limited thereto.
  • the first cover electrode 262 may include various structures and materials to effectively block ultraviolet light emitted to the etch region P1 . According to the embodiment, since ultraviolet light is blocked by the first electrode 261 or the first cover electrode 262 , light extraction efficiency is improved.
  • the second electrode 271 may be disposed on the second conductivity-type semiconductor layer 240 .
  • the second electrode 271 includes aluminum (Al), chromium (Cr), palladium (Pd), rhodium (Rh), platinum (Pt), titanium (Ti), nickel (Ni), gold (Au), and indium (In). ), tin (Sn), oxide (O), tungsten (W6), and copper (Cu) may be made of at least one, but is not necessarily limited thereto.
  • a second cover electrode 272 and a reflective electrode 273 may be disposed on the second electrode 271 .
  • the material of the second cover electrode 272 and the reflective electrode 273 may be the same as that of the second electrode 271 , but is not limited thereto.
  • the second cover electrode 272 may be formed to cover the second electrode 271 .
  • the second electrode 271 , the second cover electrode 272 , and the reflective electrode 273 may be made of a material that reflects light emitted to the second conductivity-type semiconductor layer 240 .
  • the second electrode 271 and the second cover electrode 272 may be made of a material that transmits ultraviolet light, and the reflective electrode may be omitted.
  • a first insulating layer 251 may be formed between the first electrode 261 and the second electrode 271 . At least one of the first insulating layer 251 may be selected from the group consisting of SiO 2 , SixOy, Si 3 N 4 , SixNy, SiOxNy, Al 2 O 3 , TiO 2 , AlN, and the like.
  • the first insulating layer 251 may be formed before the formation of the second etch region W63 , but is not limited thereto, and may be formed after even the second etch region W63 is formed.
  • a second insulating layer 252 may be formed on the first electrode 261 and the second electrode 271 .
  • the material of the second insulating layer 252 may be the same as that of the first insulating layer 251 .
  • the second insulating layer 252 may be thicker than the first insulating layer 251 , but is not limited thereto. The boundary between the first insulating layer 251 and the second insulating layer 252 may disappear in the final product.
  • the second etched region W63 may include a cover region W65 in which the second insulating layer 252 is formed and a dummy region W64 in which the second insulating layer 252 is not formed.
  • the dummy area W64 may be an area for cutting a chip. Accordingly, the dummy region W64 may be formed or the dummy region W64 may not be formed in the stage of the finished product according to cutting conditions.
  • the area of the first etch region W62 and the area of the cover region W65 may be different from each other.
  • a ratio (W65:W62) of the area of the cover region W65 to the area of the first etch region W62 may be 1:3.5 to 1:6.
  • the area ratio is greater than 1:6 (eg: 1:7), the area of the insulating layer disposed in the second etch region W63 becomes small, and a problem may occur in that the side surface of the first conductivity-type semiconductor layer cannot be sufficiently covered. , if it is smaller than 1:3.5, the end of the insulating layer may come into contact with the cut surface or cracks during chip cutting, causing defects.
  • 15 is a cross-sectional view of an ultraviolet light emitting device according to an embodiment of the present invention.
  • the side surface 252-1 of the second insulating layer 252 may be disposed in the cover area W65 of the second etch area W63 to surround the light emitting structure P. Referring to FIG. According to this configuration, since the second insulating layer 252 completely covers the side surface of the first conductivity type semiconductor layer 220 , it is possible to prevent the side surface of the first conductivity type semiconductor layer 220 from being corroded.
  • the second insulating layer 252 may include a first opening 252a exposing the first cover electrode 262 and a second opening 252b exposing the second cover electrode 272 .
  • the first pad 291 may be electrically connected to the first cover electrode 262 and the first electrode 261 through the first opening 252a, and the second pad 292 may be electrically connected to the second opening 252b.
  • Through the second cover electrode 272 and the second electrode 271 may be electrically connected.
  • Such a pad structure may be a flip chip structure.
  • the embodiment is not limited to the flip-chip structure and a horizontal structure may also be applied.
  • the side surface 252-1 of the second insulating layer 252 may be patterned to have a protruding shape. According to this configuration, it is possible to suppress the cracks generated in the chip from propagating to the active layer. When the side surface of the second insulating layer 252 is straight, the crack may extend through the insulating layer to the active layer. However, when the side surface 252-1 of the second insulating layer 252 is curved, propagation of cracks can be effectively suppressed.
  • the shape of the protrusion PT1 on the side surface of the second insulating layer 252 may have various curved shapes.
  • it may include an outwardly convex protrusion PT1 as shown in FIG. 17A
  • a straight part PT2 may be disposed between the plurality of convex protrusions PT1 as shown in FIG. 17B .
  • the widths of the protrusion PT1 and the straight portion PT2 may be the same or different.
  • the width of the protrusion PT1 and the straight portion PT2 may be 3 ⁇ m to 15 ⁇ m, but is not limited thereto.
  • the side surface of the second insulating layer 252 may include a concave protrusion PT3, and a straight line PT2 may be disposed between the plurality of concave protrusions PT3 as shown in FIG. 17D.
  • a structure in which the convex protrusion PT1 and the concave protrusion PT3 are mixed may have a structure.
  • an ultraviolet light emitting device it is possible to design an ultraviolet light emitting device to enable ohmic contact regardless of the Al composition ratio of the n-type semiconductor layer.
  • the light source device may be a concept including a sterilization device, a curing device, a lighting device, a display device, and a vehicle lamp. That is, the ultraviolet light emitting device may be applied to various electronic devices that are disposed on a case (body) and provide light.
  • the sterilization apparatus can sterilize a desired area by providing the ultraviolet light emitting device according to the embodiment.
  • the sterilizer may be applied to household appliances such as water purifiers, air conditioners, and refrigerators, but is not limited thereto. That is, the sterilization device may be applied to various products (eg, medical devices) requiring sterilization.
  • the water purifier may include a sterilizing device according to an embodiment to sterilize circulating water.
  • the sterilizer may be disposed at a nozzle or a discharge port through which water circulates to irradiate ultraviolet rays.
  • the sterilization device may include a waterproof structure.
  • the curing apparatus may be equipped with an ultraviolet light emitting device according to an embodiment to cure various types of liquids.
  • Liquid may be the broadest concept including all of the various materials that are cured when irradiated with ultraviolet rays.
  • the curing apparatus may cure various types of resins.
  • the curing device may be applied to curing cosmetic products such as nail polish.
  • the lighting device may include a light source module including a substrate and the ultraviolet light emitting device of the embodiment, a heat dissipation unit for dissipating heat from the light source module, and a power supply unit that processes or converts an electrical signal received from the outside and provides it to the light source module.
  • the lighting device may include a lamp, a head lamp, or a street lamp.
  • the display device may include a bottom cover, a reflector, a light emitting module, a light guide plate, an optical sheet, a display panel, an image signal output circuit, and a color filter.
  • the bottom cover, the reflector, the light emitting module, the light guide plate, and the optical sheet may constitute a backlight unit.

Abstract

실시예는 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층 및 상기 제1 도전형 반도체층이 노출되는 식각 영역을 포함하는 발광 구조물; 상기 발광 구조물 상에 배치되고 상기 식각 영역의 일부를 노출시키는 제1 홀을 포함하는 제1 절연층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 발광 구조물은 상기 제1 홀에 노출된 상기 제1 도전형 반도체층 상에서 재성장된 중간층을 포함하고, 상기 제1 전극은 상기 중간층 상에 배치되고, 상기 식각 영역은 상기 제1 전극의 외측면을 기준으로 내측에 배치되는 제1 식각 영역과 외측에 배치되는 제2 식각 영역을 포함하고, 상기 제1 식각 영역의 면적과 상기 중간층의 면적의 비는 1:0.3 내지 1:0.7인 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 개시한다.

Description

자외선 발광소자 및 이를 포함하는 발광소자 패키지
실시예는 자외선 발광소자 및 이를 포함하는 발광소자 패키지에 관한 것이다.
발광 다이오드(LED, Light Emitting Diode)는 전기 에너지를 빛으로 변환시키는 중요한 고체 소자의 일종으로서, 일반적으로 2개의 상반된 도핑층 사이에 개재된 반도체 재료의 활성층을 포함한다. 2개의 도핑층 양단에 바이어스가 인가되면, 정공과 전자가 활성층으로 주입된 후 그곳에서 재결합되어 빛이 발생된다. 활성 영역에서 발생된 빛은 모든 방향으로 방출되어 모든 노출 표면을 통해 반도체 칩 밖으로 탈출한다. LED의 패키징은 일반적으로 탈출하는 빛을 희망하는 출력 방출 형태로 지향하는데 사용된다.
최근 응용 분야가 확대되고 고출력 자외선 LED 제품에 대한 요구가 커짐에 따라 광출력을 향상시키기 위한 많은 연구 개발이 진행되고 있다.
최근 수처리 및 살균제품 등의 수요가 급증함에 따라 관심이 높아지고 있는 자외선 LED는 사파이어 기판 등의 상부에 버퍼층, n형 반도체층, 활성층, p형 반도체층을 성장하여 제조될 수 있다.
그러나, 자외선 LED는 Al 조성이 높은 AlGaN층이 사용됨에 따라 n형 반도체, p형 반도체와 금속 전극간의 오믹접촉(Ohmic contact)이 어려워 동작 전압이 높아지는 문제가 있으며, 금속 전극이 자외선 광을 충분히 반사시키지 못하여 광 추출 효율이 떨어지는 문제가 있다.
실시예는 동작전압이 낮아진 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.
또한, 광 출력이 개선된 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.
또한, 부식에 강인한 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.
또한, 크랙의 전파를 차단할 수 있는 자외선 발광소자 및 이를 포함하는 발광소자 패키지를 제공할 수 있다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 발광소자는, 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층 및 상기 제1 도전형 반도체층이 노출되는 식각 영역을 포함하는 발광 구조물; 상기 발광 구조물 상에 배치되고 상기 식각 영역의 일부를 노출시키는 제1 홀을 포함하는 제1 절연층; 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고, 상기 발광 구조물은 상기 제1 홀에 노출된 상기 제1 도전형 반도체층 상에서 재성장된 중간층을 포함하고, 상기 제1 전극은 상기 중간층 상에 배치되고, 상기 식각 영역은 상기 제1 전극의 외측면을 기준으로 내측에 배치되는 제1 식각 영역과 외측에 배치되는 제2 식각 영역을 포함하고, 상기 제1 식각 영역의 면적과 상기 중간층의 면적의 비는 1:0.3 내지 1:0.7이다.
상기 중간층의 두께는 상기 제1 절연층의 두께보다 얇을 수 있다.
상기 제1 절연층의 두께와 상기 중간층의 두께의 비는 1:0.03 내지 1:0.5일 수 있다.
상기 제1 절연층은 상기 중간층 상부로 연장되는 제1 연장부를 포함할 수 있다.
상기 제1 전극은 상기 제1 절연층의 상부로 연장되는 제2 연장부를 포함하고, 상기 제2 연장부의 폭은 5㎛ 내지 15㎛일 수 있다.
상기 중간층은 서로 알루미늄 조성이 다른 제1 중간층과 제2 중간층이 복수 회 적층되고, 상기 제1 중간층의 알루미늄 조성은 상기 제2 중간층의 알루미늄 조성보다 높을 수 있다.
상기 제1 도전형 반도체층은 제1 서브 반도체층, 상기 제1 서브 반도체층 상에 배치되는 제2 서브 반도체층, 상기 제2 서브 반도체층 상에 배치되는 제3 서브 반도체층, 및 상기 제3 서브 반도체층 상에 배치되는 제4 서브 반도체층을 포함하고, 상기 제2 서브 반도체층의 알루미늄 조성은 상기 제1 서브 반도체층 및 상기 제4 서브 반도체층의 알루미늄 조성보다 낮고, 상기 제3 서브 반도체층의 알루미늄 조성은 상기 제2 서브 반도체층의 알루미늄 조성보다 낮고, 상기 중간층은 상기 제3 서브 반도체층 상에 배치될 수 있다.
상기 중간층의 알루미늄 조성은 상기 제3 서브 반도체층의 알루미늄 조성보다 낮을 수 있다.
상기 발광 구조물은 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수 개의 발광 영역을 포함하고, 상기 중간층은 상기 복수 개의 발광 영역 사이에 배치되고 제1 끝단과 제2 끝단을 갖는 복수 개의 핑거부 및 상기 식각 영역의 가장자리를 따라 연장된 테두리부를 포함하고, 상기 테두리부는 상기 복수 개의 핑거부의 제1 끝단 및 제2 끝단에 연결될 수 있다.
상기 복수 개의 핑거부는 상기 제1 끝단의 폭이 상기 제2 끝단의 폭보다 넓을 수 있다.
상기 제1 전극은 상기 복수 개의 발광 영역 사이에 배치되고 제1 끝단과 제2 끝단을 갖는 복수 개의 핑거 전극 및 상기 식각 영역의 가장자리를 따라 연장된 테두리 전극을 포함하고, 상기 테두리 전극은 상기 복수 개의 핑거 전극의 제1 끝단 및 제2 끝단에 연결되고, 상기 핑거 전극의 제1 끝단의 폭은 상기 핑거 전극의 제2 끝단의 폭보다 넓을 수 있다.
상기 제1 전극 및 상기 제2 전극 상에 배치되고, 상기 제1 전극을 노출하는 제1 개구부 및 상기 제2 전극을 노출하는 제2 개구부를 포함하는 제2 절연층; 상기 제2 절연층 상에 배치되고 상기 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및 상기 제2 절연층 상에 배치되고 상기 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결되는 제 2 패드를 포함할 수 있다.
상기 제1 개구부는 상기 핑거부의 제1 끝단 상에 배치되고, 상기 제2 개구부는 상기 제2 전극 상에 배치될 수 있다.
상기 복수 개의 발광 영역은 각각 제1 끝단과 제2 끝단을 포함하고, 상기 복수 개의 발광 영역의 제1 끝단은 서로 멀어지는 방향으로 휘어진 곡률부를 포함하고, 상기 제1 패드는 상기 복수 개의 발광 영역의 곡률부와 중첩될 수 있다.
본 발명의 다른 특징에 따른 자외선 발광소자는, 기판; 상기 기판 상에 배치되는 버퍼층; 상기 버퍼층 상에 배치되는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제1 도전형 반도체층이 노출되는 제1 식각 영역을 포함하는 발광 구조물; 상기 제1 식각 영역으로 노출된 상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 상기 제2 도전형 반도체층 상에 배치되는 제2 전극; 및 상기 제1 전극과 제2 전극 상에 배치되는 절연층을 포함하고, 상기 절연층의 측면은 외측으로 돌출되는 복수 개의 돌출부를 포함한다.
상기 절연층의 측면은 복수 개의 돌출부 및 상기 복수 개의 돌출부 사이에 배치되는 복수 개의 직선부를 포함할 수 있다.
상기 발광 구조물은 상기 제1 식각 영역의 외곽에 형성되어 상기 버퍼층을 노출시키는 제2 식각 영역을 포함하고, 상기 절연층의 상기 돌출부는 상기 제2 식각 영역에 형성될 수 있다.
상기 제2 식각 영역의 면적은 상기 제1 식각 영역의 면적보다 넓을 수 있다.
상기 제2 식각 영역의 깊이는 상기 제1 식각 영역의 깊이보다 깊을 수 있다.
상기 제2 식각 영역에 의해 노출된 상기 제1 도전형 반도체층의 측면의 높이는 상기 제2 식각 영역에 의해 노출된 상기 버퍼층의 측면의 높이보다 클 수 있다.
상기 제2 식각 영역은 상기 절연층이 배치된 커버 영역을 포함하고, 상기 커버 영역의 면적과 상기 제1 식각 영역의 면적의 비는 1:3.5 내지 1:6.0일 수 있다.
상기 제2 식각 영역으로 노출된 상기 제1 도전형 반도체층의 측면의 경사 각도는 상기 제2 식각 영역으로 노출된 상기 버퍼층의 측면의 경사 각도보다 클 수 있다.
실시 예에 따르면, 반도체층과 전극 사이의 오믹저항을 낮추어 자외선 발광소자의 동작전압을 낮출 수 있다.
또한, 광 출력이 개선된 자외선 발광소자를 제작할 수 있다.
또한, 자외선 발광소자의 측면이 부식되는 문제를 개선하여 칩 신뢰성을 개선할 수 있다.
또한, 자외선 발광소자의 측면에 크랙이 발생하여 전파되는 것을 개선할 수 있어 칩 신뢰성을 개선할 수 있다. 또한, 칩 절삭이 용이한 장점이 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 발광소자의 개념도이고,
도 2는 도 1의 A 부분 확대도이고,
도 3은 중간층의 적층 구조를 보여주는 도면이고,
도 4는 도 2의 변형예이고,
도 5는 중간층을 보여주는 평면도이고,
도 6은 제1 전극을 보여주는 평면도이고,
도 7은 본 발명의 일 실시예에 따른 발광소자의 평면도이고,
도 8a 및 도 8b는 메사 식각에 의해 발광 영역 및 식각 영역을 형성한 상태를 보여주는 평면도 및 단면도이고,
도 9a 및 도 9b는 제1 도전형 반도체층 상에 중간층을 재성장한 상태를 보여주는 평면도 및 단면도이고,
도 10a 및 도 10b는 제1 전극을 형성한 상태를 보여주는 평면도 및 단면도이고,
도 11a 및 도 11b는 제2 전극을 형성한 상태를 보여주는 평면도 및 단면도이고,
도 12a 및 도 12b는 본 발명의 일 실시 예에 따른 단파장 자외선 LED(Peak wavelength: 265nm)의 전기적 특성(VF 향상)및 광학적 특성(광출력 향상)의 개선 효과를 설명하기 위한 그래프이고,
도 13은 본 발명의 다른 실시예에 따른 자외선 발광소자의 개념도이고,
도 14는 버퍼층과 제1 도전형 반도체층의 경사 각도를 보여주는 도면이고,
도 15는 본 발명의 다른 실시예에 따른 자외선 발광소자의 단면도이고,
도 16은 본 발명의 일 실시예에 따른 자외선 발광소자의 평면도 일부이고,
도 17a 내지 도 17e는 절연층 측면의 다양한 형상을 보여주는 도면이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 발광소자의 개념도이고, 도 2는 도 1의 A 부분 확대도이고, 도 3은 중간층의 적층 구조를 보여주는 도면이고, 도 4는 도 2의 변형예이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예에 따른 발광 구조물은 자외선 파장대의 광을 출력할 수 있다. 예시적으로 발광 구조물은 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수 도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수 있다.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위에서 피크 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위에서 피크 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위에서 피크 파장을 가질 수 있다.
발광 구조물(120, 130, 140)이 자외선 파장대의 광을 발광할 때, 발광 구조물의 각 반도체층은 알루미늄(Al)을 포함하는 In x1Al y1Ga 1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1) 물질을 포함할 수 있다. 여기서, Al의 조성은 In 원자량과 Ga 원자량 및 Al 원자량을 포함하는 전체 원자량과 Al 원자량의 비율로 나타낼 수 있다. 예를 들어, Al 조성이 40%인 경우 Ga 의 조성은 60%인 Al 0.4Ga 0.6N일 수 있다.
또한 실시 예의 설명에 있어서 조성이 낮거나 높다라는 의미는 각 반도체층의 조성 %의 차이로 이해될 수 있다. 예를 들면, 제1 반도체층의 알루미늄 조성이 30%이고 제2 반도체층의 알루미늄 조성이 60%인 경우, 제2 반도체층의 알루미늄 조성은 제1 반도체층의 알루미늄 조성보다 30% 더 높다고 표현할 수 있다.
기판(110)은 사파이어(Al 2O 3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(110)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
버퍼층(미도시)은 기판(110)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 AlN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시 예는 버퍼층(111)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(111)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(120)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(120)은 In x1Al y1Ga 1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(120)은 n형 반도체층일 수 있다.
활성층(130)은 제1 도전형 반도체층(120)과 제2 도전형 반도체층(140) 사이에 배치될 수 있다. 활성층(130)은 제1 도전형 반도체층(120)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(140)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(130)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(130)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(130)의 구조는 이에 한정하지 않는다.
활성층(130)은 복수 개의 우물층과 장벽층을 포함할 수 있다. 우물층과 장벽층은 In x2Al y2Ga 1-x2-y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다. 알루미늄 조성이 높아질수록 우물층에서 발광하는 파장은 짧아질 수 있다.
제2 도전형 반도체층(140)은 활성층(130) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(140)에 제2도펀트가 도핑될 수 있다.
제2 도전형 반도체층(140)은 In x5Al y2Ga 1-x5-y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(140)은 p형 반도체층일 수 있다.
활성층(130)과 제2 도전형 반도체층(140) 사이에는 전자 차단층(Electron-Blocking Layer; EBL)이 배치될 수 있다. 전자 차단층은 활성층(130)의 구속층으로 전자 이탈을 감소시킬 수 있다.
발광 구조물(120, 130, 140)은 메사 식각에 의해 활성층(130) 및 제2 도전형 반도체층(140)이 일부 제거됨으로써 제1 도전형 반도체층(120)이 노출된 식각 영역(P1)을 포함할 수 있다. 발광 구조물은 식각 영역(P1)에서 제1 도전형 반도체층(120) 상에 선택적으로 재성장한 중간층(160)을 포함할 수 있다.
중간층(160)은 선택적으로 재성장된 n형 오믹 반도체층일 수 있다. 중간층(160)의 알루미늄 조성은 제1 도전형 반도체층(120)보다 작을 수 있다. 예시적으로 중간층(160)의 알루미늄 조성은 0% 내지 30%일 수 있다. 중간층(160)은 GaN 또는 AlGaN일 수 있다. 이러한 구성에 의하면 제1 전극(170)과 중간층(160)의 오믹 저항이 낮아져 동작 전압이 낮아질 수 있다.
중간층(160)의 조성은 제1 도전형 반도체층(120)의 조성과 동일할 수 있다. 예시적으로 제1 도전형 반도체층(120)과 중간층(160)의 조성은 모두 In x1Al y1Ga 1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 가질 수 있다. 중간층(160)은 제1 도펀트(Si)가 1E17/cm 3 내지 1E20/cm 3 의 농도로 포함될 수 있다.
제1 절연층(150)은 식각 영역(P1)에서 제1 도전형 반도체층(120)을 노출시키는 제1 홀(150a)을 포함할 수 있다. 즉, 제1 절연층(150)은 식각 영역(P1)의 일부는 덮고 일부는 노출시켜 중간층(160)을 재성장시킬 면적을 조절할 수 있다. 제1 절연층(150)은 SiO 2, SixOy, Si 3N 4, SixNy, SiOxNy, Al 2O 3, TiO 2, AlN 등으로 이루어진 군에서 적어도 하나가 선택될 수 있다.
재성장 면적이 넓은 경우 재성장 속도가 상대적으로 빨라지나 표면이 거칠어질 수 있다. 이와 반대로 재성장 면적이 좁은 경우 재성장 속도가 상대적으로 느려지나 표면이 매끄러워질 수 있다. 따라서, 실시예에 따르면, 제1 홀(150a)의 면적을 조절하여 재성장이 상대적으로 빠른 시간에 완료되면서도 표면의 거칠기(Roughness)가 낮은 재성장층을 형성할 수 있다.
실시예에 따르면, 식각 영역(P1)의 면적과 제1 홀(150a)의 면적의 비는 1:0.3 내지 1:0.7일 수 있다. 면적의 비가 1:0.3보다 작아지면(예: 1:0.2), 중간층(160)의 성장 면적이 작아져 전류의 주입이 어려워져 전압이 상승할 수 있다. 또한, 면적의 비가 1:0.7보다 커지면(예 1:0.8) 성장 면적이 너무 넓어져 표면 거칠기가 증가하는 문제가 있다. 표면 거칠기가 증가하면 제1 전극(170)의 반사율이 낮아지나 오믹 저항이 높아질 수 있다.
중간층(160)의 두께는 제1 절연층(150)의 두께보다 작을 수 있다. 제1 절연층(150)의 두께는 수분 및 오염 등을 효과적으로 방지하기 위해 10nm 내지 300nm일 수 있다. 또한, 중간층(160)은 광 흡수율을 낮추도록 10nm 내지 150nm, 또는 10nm 내지 100nm의 두께를 가질 수 있다.
제1 절연층(150)의 두께와 중간층(160)의 두께의 비는 1:0.03 내지 1:0.5일 수 있다. 두께의 비가 0.03 보다 작아지는 경우 중간층(160)이 너무 얇아져 충분한 오믹 접촉을 이루기 어려운 문제가 있으며, 두께비가 0.5 보다 커지는 경우 Al 조성이 낮은 중간층(160)이 너무 두꺼워져 자외선 광의 흡수율이 증가함으로써 광 출력이 낮아지는 문제가 있다. 그러나, 반드시 이에 한정하는 것은 아니고 중간층(160)의 두께는 제1 절연층(150)의 두께보다 클 수도 있다.
제1 도전형 반도체층(120)은 제1 서브 반도체층(121), 제1 서브 반도체층(121) 상에 배치되는 제2 서브 반도체층(122), 제2 서브 반도체층(122) 상에 배치되는 제3 서브 반도체층(123), 및 제3 서브 반도체층(123) 상에 배치되는 제4 서브 반도체층(124)을 포함할 수 있다.
제2 서브 반도체층(122)의 알루미늄 조성은 제1 서브 반도체층(121) 및 제4 서브 반도체층(124)의 알루미늄 조성보다 낮고, 제3 서브 반도체층(123)의 알루미늄 조성은 제2 서브 반도체층(122)의 알루미늄 조성보다 낮을 수 있다.
예시적으로 제1 서브 반도체층(121)과 제4 서브 반도체층(124)의 알루미늄 조성은 70% 내지 90%일 수 있고, 제2 서브 반도체층(122)의 알루미늄 조성은 55% 내지 70%일 수 있고, 제3 서브 반도체층(123)의 알루미늄 조성은 45% 내지 65%일 수 있다.
중간층(160)은 알루미늄 조성이 가장 낮은 제3 서브 반도체층(123) 상에 배치되어 전류 주입 효율이 개선될 수 있다. 이때, 중간층(160)의 알루미늄 조성은 제3 서브 반도체층(123)의 알루미늄 조성보다 낮을 수 있다.
제1 전극(170)은 중간층(160) 상에 배치될 수 있다. 제1 전극(170)은 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 로듐(Rh), 백금(Pt), 티타늄(Ti), 니켈(Ni), 금(Au), 인듐(In), 주석(Sn), 텅스텐(W) 및 구리(Cu) 중 적어도 하나로 이루어질 수 있다.
예시적으로 제1 전극(170)은 Cr, Ti, TiN 중 적어도 하나를 포함하는 제1 층 및 Al, Rh, Pt 중 적어도 하나를 포함하는 제2 층으로 구성될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 전극(170)은 식각 영역(P1)으로 방출되는 자외선 광을 효과적으로 차단할 수 있도록 다양한 구조 및 재질을 포함할 수 있다. 실시예에 따르면, 제1 전극에 의해 자외선 광이 차단되므로 광 추출 효율이 개선되는 효과가 있다.
도 2를 참조하면, 제1 전극(170)은 제1 절연층(150)의 상부로 연장되는 제2 연장부(170a)를 포함할 수 있다. 이러한 구성에 의하면 제1 전극(170)의 반사 면적이 넓어져 광 추출 효율이 개선될 수 있다. 제2 연장부(170a)의 폭(W3)은 5㎛ 내지 15㎛일 수 있다. 폭(W3)이 5㎛ 보다 작은 경우 제조 공차 발생시 중간층(160)이 일부 노출될 수 있으며, 폭(W3)이 15㎛ 보다 커지는 경우 제1 전극(170)과 제2 전극(180)의 쇼트가 발생할 위험이 있다. 제2 연장부의 폭(W3)은 제1 전극(170)의 폭보다 좁을 수 있다.
식각 영역(P1)은 제1 전극(170)의 외측면(170-1)을 기준으로 내측에 배치되는 제1 식각 영역(P11) 및 제1 전극(170)의 외측면(170-1)을 기준으로 외측에 배치되는 제2 식각 영역(P12)을 포함할 수 있다. 제1 식각 영역(P11)은 발광 영역의 외측과 제1 전극(170)의 외측면(170-1) 사이의 영역이며, 제2 식각 영역(P12)은 공차를 고려한 더미 영역일 수 있다.제1 식각 영역(P11)의 면적과 중간층(160)의 면적(W1)의 비는 1:0.3 내지 1:0.7일 수 있다. 면적의 비가 1:0.3보다 작아지면(예: 1:0.2), 중간층(160)의 면적이 작아 제1 전극(170)과 오믹 접촉되는 면적이 작아질 수 있다. 또한, 면적의 비가 1:0.7보다 커지면(예 1:0.8) 중간층(160)의 면적이 너무 넓어져 광 흡수율이 증가할 수 있다. 또한, 성장 면적이 너무 넓어지면 표면 거칠기가 증가하여 오믹 접촉이 불량해지고 제1 전극(170)의 반사율이 낮아질 수 있다.
제1 식각 영역(P11)의 면적과 제1 전극(170)의 면적(W4)의 비는 1:0.4 내지 1:0.9일 수 있다. 면적의 비가 1:0.4 보다 작은 경우 제1 전극(170)이 중간층(160)을 충분히 덮지 못하여 광 추출 효율이 저하될 수 있다. 또한, 제1 전극(170)의 면적의 비가 1:0.9 보다 커지는 경우(예: 1:0.95), 제1 전극(170)과 제2 전극(180)의 쇼트가 발생할 위험이 있다. 따라서, 제1 전극의 면적은 중간층의 면적보다 클 수 있다.
도 3을 참조하면, 중간층(160)은 알루미늄 조성이 다른 제1 중간층(160a)과 제2 중간층(160b)이 복수 회 적층되는 초격자 구조를 가질 수 있다. 제1 중간층(160a)의 알루미늄 조성은 제2 중간층(160b)의 알루미늄 조성보다 높을 수 있다. 제1 중간층(160a)과 제2 중간층(160b)의 두께는 각각 5nm 내지 10nm일 수 있으나 반드시 이에 한정하지 않는다.
제1 중간층(160a)은 Al xGa 1-xN(0.6≤x≤1)의 조성식을 만족할 수 있고, 제2 중간층(160b)은 Al yGa 1-yN(0≤y≤0.5)의 조성식을 만족할 수 있다. 예시적으로 제1 중간층(160a)은 AlGaN이고 제2 중간층(160b)은 GaN일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 중간층(160a)과 제2 중간층(160b)은 모두 AlGaN일 수도 있다.
이러한 초격자 구성에 의하면, 자외선 광 흡수를 최소화하면서도 격자 부정합에 의한 스트레스를 저하시켜 소자 안정성을 개선할 수 있다.
도 4를 참조하면, 제1 절연층(150)은 중간층(160)의 상부로 연장되는 제1 연장부(151)를 포함할 수 있다. 이러한 구성에 의하면, 제1 연장부(151)의 폭(W5)을 조절하여 제1 전극(170)과 전기적으로 연결되는 중간층(160)의 면적을 조절할 수 있는 장점이 있다.
또한, 이러한 구성에 의하면, 제1 절연층(150)의 제1 연장부(151)의 상부에 반사 전극이 배치되므로 ODR(omni directional reflector) 효과로 반사율을 증가할 수 있다.
도 5는 중간층을 보여주는 평면도이고, 도 6은 제1 전극을 보여주는 평면도이고, 도 7은 본 발명의 일 실시예에 따른 발광소자의 평면도이다.
도 5를 참조하면, 메사 식각에 의해 복수 개의 발광 영역(P2)은 제1 방향(X축 방향)으로 연장되고 제2 방향(Y축 방향)으로 이격 배치될 수 있다. 식각 영역(P1)은 복수 개의 발광 영역(P2)을 둘러싸도록 배치될 수 있다.
자외선 반도체 소자는 청색광을 방출하는 반도체 소자에 비해 측면으로 발광하는 TM(Transverse Magnetic mode) 모드의 발광 확률이 상대적으로 높기 때문에 활성층의 측면을 최대한 넓히는 것이 유리할 수 있다. 따라서, 발광 영역(P2)을 복수 개로 분리함으로써 활성층의 노출 면적을 증가시켜 측면으로 방출되는 광의 추출 효율을 높일 수 있다. 실시예에서는 복수 개의 발광 영역(P2)이 3개인 것을 개시하였으나 발광 영역(P2)의 개수는 특별히 한정하지 않는다.
중간층(160)은 복수 개의 발광 영역(P2) 사이에 배치되고 제1 끝단(161a)과 제2 끝단(161b)을 갖는 복수 개의 핑거부(161) 및 복수 개의 발광 영역(P2)을 둘러싸는 테두리부(162)를 포함할 수 있다. 테두리부(162)는 복수 개의 핑거부(161)의 제1 끝단(161a) 및 제2 끝단(161b)에 연결될 수 있다. 핑거부(161) 및 테두리부(162)의 폭은 10㎛ 내지 40㎛일 수 있으나 반드시 이에 한정하지 않는다.
복수 개의 발광 영역(P2)은 각각 제1 끝단(P21)과 제2 끝단(P22)을 포함하고, 복수 개의 발광 영역(P2)의 제1 끝단(P21)은 마주보는 면이 서로 멀어지는 방향으로 휘어진 곡률부(R1)를 포함할 수 있다. 발광 영역(P2)의 곡률부(R1) 사이에는 핑거부(161)의 제1 끝단(161a)이 배치될 수 있다.
복수 개의 발광 영역(P2)은 곡률부(R1)가 서로 멀어지는 방향(Y축 방향)으로 휘어져 제1 끝단(P21)의 폭(W31)이 제2 끝단(P22)의 폭(W32)보다 좁아질 수 있다. 따라서, 상대적으로 복수 개의 핑거부(161)는 제1 끝단(161a)의 폭(W21)이 제2 끝단(161b)의 폭(W22)보다 넓게 형성될 수 있다.
도 6을 참조하면, 제1 전극(170)은 중간층(160) 상에 배치될 수 있다. 제1 전극(170)의 형상은 중간층(160)의 형상과 대응되는 형상을 가질 수 있다. 제1 전극(170)은 복수 개의 발광 영역(P2) 사이에 배치되고 제1 끝단(171a)과 제2 끝단(171b)을 갖는 복수 개의 핑거 전극(171) 및 제1 식각 영역(P11)의 가장자리를 따라 연장된 테두리 전극(172)을 포함할 수 있다. 테두리 전극(172)은 복수 개의 핑거 전극(171)의 제1 끝단(171a) 및 제2 끝단(171b)과 연결될 수 있다. 이때, 복수 개의 핑거 전극(171)은 제1 끝단(171a)의 폭(W41)이 제2 끝단(171b)의 폭(W42)보다 넓을 수 있다.
제1 식각 영역(P11)의 면적과 중간층(160)의 면적의 비는 1:0.3 내지 1:0.7일 수 있다. 전술한 바와 같이 제1 식각 영역(P11)은 발광 영역(P2)과 제1 전극(170)의 외측면(170-1) 사이의 영역일 수 있다.
면적의 비가 1:0.3보다 작아지면(예: 1:0.2), 중간층(160)의 면적이 작아 제1 전극(170)과 오믹 접촉되는 면적이 작아질 수 있다. 따라서 동작 전압이 증가할 수 있다. 또한, 면적의 비가 1:0.7보다 커지면(예 1:0.8), 중간층(160)의 면적이 너무 넓어져 광 흡수율이 증가할 수 있다. 또한, 성장 면적이 너무 넓어지면 표면 거칠기가 증가하여 오믹 접촉이 불량해지고 제1 전극(170)의 반사율이 낮아질 수 있다.
제1 식각 영역(P11)의 면적과 제1 전극(170)의 면적의 비는 1:0.4 내지 1:0.9일 수 있다. 면적의 비가 1:0.4 보다 작은 경우 제1 전극(170)이 중간층(160)을 충분히 덮지 못하여 광 추출 효율이 저하될 수 있다. 또한, 제1 전극(170)의 면적의 비가 1:0.9 보다 커지는 경우(예: 1:1.2), 제1 전극(170)과 제2 전극(180)이 연결되어 쇼트가 발생할 위험이 있다.
도 6 및 도 7을 참조하면, 실시예에 따른 발광소자는 제1 전극(170) 및 제2 전극(180) 상에 배치되는 제2 절연층(152), 제2 절연층(152) 상에 배치되고 제1 개구부(152a)를 통해 제1 전극(170)과 전기적으로 연결되는 제1 패드(191), 및 제2 절연층(152) 상에 배치되고 제2 개구부(152b)를 통해 제2 전극(180)과 전기적으로 연결되는 제 2 패드(192)를 포함할 수 있다.
제2 절연층(152)은 제1 전극(170)과 제2 전극(180)을 전체적으로 덮고 일부만을 노출시킬 수 있다. 제1 전극(170)을 노출하는 제1 개구부(152a)는 제1 전극(170)의 핑거 전극(171)의 제1 끝단(171a) 상에 형성될 수 있다. 전술한 바와 같이 제1 전극(170)의 핑거 전극(171)의 제1 끝단(171a)은 상대적으로 폭이 넓게 형성되므로 제1 개구부(152a)를 넓게 형성하여 제1 패드(191)와 제1 전극(170)의 접촉 면적을 증가시킬 수 있다.
제2 절연층(152)의 제2 개구부(152b)는 제2 전극(180) 상에 배치될 수 있다. 제2 전극(180)은 복수 개의 발광 영역(P2) 상에 각각 배치되고 제2 개구부(152b)는 복수 개의 제2 전극(180) 상에 각각 중첩될 수 있다.
제1 개구부(152a)는 복수 개의 발광 영역(P2) 사이에 배치되고 제2 개구부(152b)는 복수 개의 발광 영역(P2) 상부에 각각 배치되므로 제1 개구부(152a)의 개수는 제2 개구부(152b)의 개수보다 적을 수 있다. 또한, 제1 개구부(152a)의 면적은 제2 개구부(152b)의 면적보다 작을 수 있다.
제1 패드(191)와 제2 패드(192)는 제2 방향(Y축 방향)으로 연장되고 제1 방향(X축 방향)으로 이격 배치될 수 있다. 제1 패드(191)는 복수 개의 발광 영역(P2)의 곡률부(R1) 및 제1 끝단(171a)과 중첩되도록 배치될 수 있다.
도 8a 및 도 8b는 메사 식각에 의해 발광 영역 및 식각 영역을 형성한 상태를 보여주는 평면도 및 단면도이고, 도 9a 및 도 9b는 제1 도전형 반도체층 상에 중간층을 재성장한 상태를 보여주는 평면도 및 단면도이고, 도 10a 및 도 10b는 제1 전극을 형성한 상태를 보여주는 평면도 및 단면도이고, 도 11a 및 도 11b는 제2 전극을 형성한 상태를 보여주는 평면도 및 단면도이다.
도 8a 및 도 8b를 참조하면, 메사 식각에 의해 복수 개의 발광 영역(P2)은 제1 방향으로 연장되고 제2 방향으로 이격 배치될 수 있다. 식각 영역(P1)은 복수 개의 발광 영역(P2)을 둘러싸도록 배치될 수 있다. 실시예에서는 복수 개의 발광 영역(P2)이 3개인 것을 개시하였으나 발광 영역(P2)의 개수는 특별히 한정하지 않는다.
기판 상에 발광 구조물은 MOCVD(Metal Organic Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 등의 방식을 통해 에피텍셜 성장시킬 수 있다.
도 9a 및 도 9b를 참조하면, 제1 절연층(150)은 식각 영역(P1)에서 제1 도전형 반도체층(120)을 노출시키는 제1 홀(150a)을 형성하고 그 위에 중간층(160)을 재성장시킬 수 있다.
재성장 면적이 넓은 경우 재성장이 상대적으로 빨라지고 표면이 거칠어질 수 있다. 이와 반대로 재성장 면적이 좁은 경우 재성장이 상대적으로 느려지고 표면이 매끄러워질 수 있다. 실시예에 따르면, 제1 홀(150a)의 면적을 조절하여 상대적으로 재성장이 빠른 시간에 완료되면서도 표면의 거칠기(Roughness)가 낮은 중간층(160)을 형성할 수 있다.
중간층(160)은 MOCVD(Metal Organic Chemical Vapor Deposition), CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition) 및 ALD(Atomic Layer Deposition) 등의 방식을 통해 에피텍셜 성장시킬 수 있다. 이때, 도펀트를 1E17/cm 3 내지 1E20/cm 3 의 농도로 도핑시킬 수 있다.
중간층(160)의 두께는 제1 절연층(150)의 두께보다 작을 수 있다. 제1 절연층(150)의 두께는 수분 침투 등을 효과적으로 방지하기 위해 10nm 내지 300nm일 수 있다. 또한, 중간층(160)은 광 흡수율을 낮추도록 10nm 내지 150nm로 성장시킬 수 있다. 따라서, 제1 절연층(150)의 두께와 중간층(160)의 두께의 비는 1:0.03 내지 1:0.5일 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 중간층(160)의 두께는 제1 절연층(150)의 두께보다 클 수도 있다.
도 10a 및 도 10b를 참조하면, 제1 전극(170)을 중간층(160) 상에 형성할 수 있다. 제1 전극(170)은 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 로듐(Rh), 백금(Pt), 티타늄(Ti), 니켈(Ni), 금(Au), 인듐(In), 주석(Sn), 텅스텐(W) 및 구리(Cu) 중 적어도 하나로 이루어질 수 있다.
예시적으로 제1 전극(170)은 Cr, Ti, TiN 중 적어도 하나를 포함하는 제1 층 및 Al, Rh, Pt 중 적어도 하나를 포함하는 제2 층으로 구성될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 전극(170)은 식각 영역(P1)으로 방출되는 자외선 광을 효과적으로 차단할 수 있도록 다양한 구조를 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 제2 도전형 반도체층(140) 상에 제2 전극(180)을 형성할 수 있다. 제2 전극(180)은 Al, Cr, Pd, Rh, Pt, Ti, Ni 및 Au 중 적어도 하나를 포함할 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 제1 도전형 반도체층(120) 상에 형성된 중간층(160)을 형성한 것과 같이 제2 도전형 반도체층(140) 상에도 재성장된 중간층(160)을 형성할 수 있다. 이때 중간층(160)은 P 타입의 재성장층일 수 있다.
도 12a 및 도 12b는 본 발명의 일 실시 예에 따른 단파장 자외선 LED(Peak wavelength: 265nm)의 전기적 특성(VF 향상)및 광학적 특성(광출력 향상)의 개선 효과를 설명하기 위한 그래프이다.
도 12a에 도시된 바와 같이, 중간층이 형성된 단파장 자외선 발광소자가 중간층이 형성되지 않은 소자보다 전기적 특성(VF 감소)이 개선되었음을 알 수 있다.
또한, 도 12b에 도시된 바와 같이, 중간층을 선택적 재성장시킨 단파장 자외선 발광소자의 경우, 고온 열처리를 통한 합금 없이 오믹접촉을 형성함으로써 금속전극의 반사도가 증가하여 광학적 특성(광 출력 향상)이 개선되었음을 보여준다.
도 13은 본 발명의 일 실시예에 따른 자외선 발광소자의 개념도이고, 도 14는 버퍼층과 제1 도전형 반도체층의 경사 각도를 보여주는 도면이다.
기판(210)은 사파이어(Al 2O 3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 기판(210)은 자외선 파장대의 광이 투과할 수 있는 투광기판일 수 있다.
버퍼층(211)은 기판(210)과 반도체층들 사이의 격자 부정합을 완화할 수 있다. 버퍼층(211)은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 AlN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 본 실시 예는 버퍼층(211)은 AlN일 수 있으나 이에 한정하지 않는다. 버퍼층(211)은 도펀트를 포함할 수도 있으나 이에 한정하지 않는다.
제1 도전형 반도체층(220)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(220)은 In x1Al y1Ga 1-x1-y1N(0≤x1≤1, 0<y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, AlN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1 도전형 반도체층(220)은 n형 반도체층일 수 있다.
활성층(230)은 제1 도전형 반도체층(220)과 제2 도전형 반도체층(240) 사이에 배치될 수 있다. 활성층(230)은 제1 도전형 반도체층(220)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(240)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(230)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(230)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(230)의 구조는 이에 한정하지 않는다.
활성층(230)은 복수 개의 우물층과 장벽층을 포함할 수 있다. 우물층과 장벽층은 In x2Al y2Ga 1-x2-y2N(0≤x2≤1, 0<y2≤1, 0≤x2+y2≤1)의 조성식을 가질 수 있다. 우물층은 발광하는 파장에 따라 알루미늄 조성이 달라질 수 있다. 알루미늄 조성이 높아질수록 우물층에서 발광하는 파장은 짧아질 수 있다.
제2 도전형 반도체층(240)은 활성층(230) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 반도체층(240)에 제2도펀트가 도핑될 수 있다.
제2 도전형 반도체층(240)은 In x5Al y2Ga 1-x5-y2N (0≤x5≤1, 0<y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다.
제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2 도전형 반도체층(240)은 p형 반도체층일 수 있다.
활성층(230)과 제2 도전형 반도체층(240) 사이에는 전자 차단층(Electron-Blocking Layer; EBL)이 배치될 수 있다. 전자 차단층은 활성층(230)의 구속층으로 전자 이탈을 감소시킬 수 있다.
발광 구조물(P)은 제1 도전형 반도체층(220)과 버퍼층(211)을 일부 노출시키는 식각 영역(P1)을 포함할 수 있다. 식각 영역(P1)은 제1 도전형 반도체층(220)을 노출시키는 제1 식각 영역(W62) 및 버퍼층(211)을 노출시키는 제2 식각 영역(W63)을 포함할 수 있다. 제2 식각 영역(W63)은 제1 식각 영역(W62)을 둘러싸도록 형성될 수 있다.
제2 식각 영역(W63)은 제1 식각 영역(W62)을 형성한 이후에 형성될 수 있으나 반드시 이에 한정하는 것은 아니고 동시에 형성될 수도 있다. 또한, 식각 방법은 건식 식각 또는 습식 식각과 같은 다양한 반도체 식각 방법이 사용될 수 있다.
제1 식각 영역(W62)의 깊이(d61)와 제2 식각 영역(W63)의 깊이(d62)는 상이할 수 있다. 제2 식각 영역(W63)의 깊이(d62)는 제1 식각 영역(W62)의 깊이(d61)보다 클 수 있다. 예시적으로 제1 식각 영역(W62)의 깊이(d61)와 제2 식각 영역(W63)의 깊이(d62)의 비(d61:d62)는 1:4 내지 1:9일 수 있다.
깊이의 비가 1:4보다 작으면(예: 1:3) 제1 도전형 반도체층의 일부가 잔존하여 부식에 취약해질 수 있으며, 깊이의 비가 1:9보다 크면 공정시간이 증가하고 단차가 증가하여 생산성이 감소할 수 있다. 또한 이후 사진공정에서의 안정성이 감소할 수 있다.
도 14를 참조하면, 제2 식각 영역(W63)에 의해 노출된 제1 도전형 반도체층(220)의 측면의 제1 높이(d621)는 제2 식각 영역(W63)에 의해 노출된 버퍼층(211)의 측면의 제2 높이(d622)보다 클 수 있다. 제2 식각 영역(W63)의 깊이(d62)가 더 깊어지면 버퍼층(211)이 더 많이 식각되므로 제2 높이(d622)가 더 커질 수 있다. 제1 높이(d621)와 제2 높이(d622)의 비(d621:d622)는 1:0.1 내지 1:1일 수 있다.
높이의 비가 1:0.1보다 작으면 n형 반도체가 남을 수 있어서 부식에 취약해질 수 있으며, 1:1보다 크면 공정시간의 증가로 생산성이 감소할 수 있다.
제2 식각 영역(W63)으로 노출된 제1 도전형 반도체층(220)의 측면의 제1 경사 각도(θ2)는 제2 식각 영역(W63)으로 노출된 버퍼층(211)의 측면의 제2 경사 각도(θ1)보다 클 수 있다. 동일한 식각 가스 또는 식각 용액을 사용하여도 제1 도전형 반도체층(220)과 버퍼층(211)의 조성이 다르기 때문이다. 예시적으로 제1 도전형 반도체층(220)의 측면의 제1 경사 각도(θ2)는 40도 내지 65도일 수 있다. 또한, 제2 식각 영역(W63)으로 노출된 버퍼층(211)의 측면의 제2 경사 각도(θ1)는 30도 내지 60도일 수 있다.
도 13을 참조하면, 제1 전극(261)은 제1 식각 영역(W62)에 배치된 제1 도전형 반도체층(220) 상에 배치될 수 있다. 제1 전극(261)은 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 로듐(Rh), 백금(Pt), 티타늄(Ti), 니켈(Ni), 금(Au), 인듐(In), 주석(Sn), 옥사이드(O), 텅스텐(W6)및 구리(Cu) 중 적어도 하나로 이루어질 수 있다.
예시적으로 제1 전극(261)은 Cr, Ti, TiN 중 적어도 하나를 포함하는 제1 층 및 Al, Rh, Pt 중 적어도 하나를 포함하는 제2 층으로 구성될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니다.
제1 전극(261)의 하부에는 도 1에서 설명한 바와 같이 제1 도전형 반도체층에서 재성장된 중간층(도 1의 160)이 형성될 수도 있다. 이와 동일하게 제2 전극의 하부에는 제2 도전형 반도체층에서 재성장된 중간층이 형성될 수도 있다.
제1 전극(261) 상에는 제1 커버전극(262)이 배치될 수 있다. 제1 커버전극(262)은 제1 전극(261)을 덮도록 형성될 수 있다. 제1 커버전극(262)의 재질은 제1 전극(261)과 동일할 수 있으나 반드시 이에 한정하지 않는다. 제1 커버전극(262)은 식각 영역(P1)으로 방출되는 자외선 광을 효과적으로 차단할 수 있도록 다양한 구조 및 재질을 포함할 수 있다. 실시예에 따르면, 제1 전극(261) 또는 제1 커버전극(262)에 의해 자외선 광이 차단되므로 광 추출 효율이 개선되는 효과가 있다.
제2 전극(271)은 제2 도전형 반도체층(240) 상에 배치될 수 있다. 제2 전극(271)은 알루미늄(Al), 크롬(Cr), 팔라듐(Pd), 로듐(Rh), 백금(Pt), 티타늄(Ti), 니켈(Ni), 금(Au), 인듐(In), 주석(Sn), 옥사이드(O), 텅스텐(W6)및 구리(Cu) 중 적어도 하나로 이루어질 수 있으나 반드시 이에 한정하지 않는다.
제2 전극(271) 상에는 제2 커버전극(272)과 반사전극(273)이 배치될 수 있다. 제2 커버전극(272)과 반사전극(273)의 재질은 제2 전극(271)과 동일할 수 있으나 반드시 이에 한정하지 않는다. 제2 커버전극(272)은 제2 전극(271)을 덮도록 형성될 수 있다. 제2 전극(271), 제2 커버전극(272) 및 반사전극(273)은 제2 도전형 반도체층(240)으로 출사되는 광을 반사시키는 재질로 제작될 수 있다. 그러나, 수평형 구조에서는 제2 전극(271), 제2 커버전극(272)은 자외선 광을 투과시키는 재질로 제작될 수 있으며 반사전극은 생략될 수 있다.
제1 전극(261)과 제2 전극(271) 사이에는 제1 절연층(251)이 형성될 수 있다. 제1 절연층(251)은 SiO 2, SixOy, Si 3N 4, SixNy, SiOxNy, Al 2O 3, TiO 2, AlN 등으로 이루어진 군에서 적어도 하나가 선택될 수 있다. 제1 절연층(251)은 제2 식각 영역(W63) 형성 전에 형성될 수 있으나 반드시 이에 한정하는 것은 아니고 제2 식각 영역(W63)까지 형성한 후에 형성될 수도 있다.
제1 전극(261)과 제2 전극(271) 상에는 제2 절연층(252)이 형성될 수 있다. 제2 절연층(252)의 재질은 제1 절연층(251)과 동일할 수 있다. 제2 절연층(252)은 제1 절연층(251)보다 두꺼울 수 있으나 반드시 이에 한정하지 않는다. 제1 절연층(251)과 제2 절연층(252)은 최종 제품에서 경계가 소멸할 수도 있다.
제2 식각 영역(W63)은 제2 절연층(252)이 형성된 커버 영역(W65) 및 제2 절연층(252)이 형성되지 않은 더미 영역(W64)을 포함할 수 있다. 더미 영역(W64)은 칩을 절삭하기 위한 영역일 수 있다. 따라서, 절삭 조건에 따라 완성품 단계에서는 더미 영역(W64)이 형성될 수도 있고 더미 영역(W64)이 형성되지 않을 수도 있다.
제1 식각 영역(W62)의 면적과 커버 영역(W65)의 면적은 상이할 수 있다. 커버 영역(W65)의 면적과 제1 식각 영역(W62)의 면적의 비(W65:W62)는 1:3.5 내지 1:6일 수 있다.
면적의 비가 1:6보다 크면(예:1:7) 제2 식각 영역(W63)에 배치된 절연층의 면적이 작아져 제1 도전형 반도체층의 측면을 충분히 커버하지 못하는 문제가 발생할 수 있고, 1:3.5보다 작으면 칩 절단시 절연층의 끝단이 절단면이나 크랙과 접촉되어 불량을 발생시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 자외선 발광소자의 단면도이다.
도 15를 참조하면, 제2 절연층(252)의 측면(252-1)은 제2 식각 영역(W63)의 커버 영역(W65)에 배치되어 발광 구조물(P)을 둘러싸도록 배치될 수 있다. 이러한 구성에 의하면 제2 절연층(252)이 제1 도전형 반도체층(220)의 측면을 전체적으로 커버하므로 제1 도전형 반도체층(220)의 측면이 부식되는 것을 방지할 수 있다.
제2 절연층(252)은 제1 커버전극(262)을 노출시키는 제1 개구부(252a) 및 제2 커버전극(272)을 노출시키는 제2 개구부(252b)를 포함할 수 있다. 제1 패드(291)는 제1 개구부(252a)를 통해 제1 커버전극(262) 및 제1 전극(261)과 전기적으로 연결될 수 있고, 제2 패드(292)는 제2 개구부(252b)를 통해 제2 커버전극(272) 및 제2 전극(271)과 전기적으로 연결될 수 있다.
이러한 패드 구조는 플립칩 구조일 수 있다. 그러나, 실시예는 플립칩 구조에 한정되지 않고 수평형 구조도 적용될 수 있다.
도 16을 참조하면, 제2 절연층(252)의 측면(252-1)은 패터닝되어 돌출 형상을 가질 수 있다. 이러한 구성에 의하면 칩에 발생한 크랙이 활성층까지 전파되는 것을 억제할 수 있다. 제2 절연층(252)의 측면이 직선인 경우 크랙이 절연층을 통해 활성층까지 연장될 수 있다. 그러나, 제2 절연층(252)의 측면(252-1)이 곡선인 경우 크랙이 전파되는 것을 효과적으로 억제할 수 있다.
도 17a 내지 도 17e를 참조하면, 제2 절연층(252)의 측면의 돌출부(PT1) 형상은 다양한 곡선 형상을 가질 수 있다. 예시적으로 도 17a와 같이 외측으로 볼록한 돌출부(PT1)를 포함할 수 있고, 도 17b와 같이 복수 개의 볼록한 돌출부(PT1) 사이에 직선부(PT2)가 배치될 수도 있다. 돌출부(PT1)와 직선부(PT2)의 폭은 동일할 수도 있고 상이할 수도 있다. 예시적으로 돌출부(PT1)와 직선부(PT2)의 폭은 3㎛ 내지 15㎛일 수 있으나 반드시 이에 한정하지 않는다.
도 17c을 참조하면, 제2 절연층(252)의 측면은 오목한 돌출부(PT3)를 포함할 수 있고, 도 17d와 같이 복수 개의 오목한 돌출부(PT3) 사이에 직선부(PT2)가 배치될 수도 있다. 또한, 도 17e와 같이 볼록한 돌출부(PT1)와 오목한 돌출부(PT3)가 혼합된 구조를 가질 수도 있다.
이상과 같은 본 발명의 다양한 실시예에 따르면, n형 반도체층의 Al 조성비에 상관없이 오믹접촉이 가능하도록 자외선 발광소자를 설계할 수 있다.
이러한 자외선 발광소자는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 자외선 발광소자는 케이스(몸체)에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 자외선 발광소자를 구비하여 원하는 영역을 살균할 수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 자외선 발광소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시예의 자외선 발광소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
표시 장치는 바텀 커버, 반사판, 발광 모듈, 도광판, 광학 시트, 디스플레이 패널, 화상 신호 출력 회로 및 컬러 필터를 포함할 수 있다. 바텀 커버, 반사판, 발광 모듈, 도광판 및 광학 시트는 백라이트 유닛(Backlight Unit)을 구성할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (15)

  1. 제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층 및 상기 제1 도전형 반도체층이 노출되는 식각 영역을 포함하는 발광 구조물;
    상기 발광 구조물 상에 배치되고 상기 식각 영역의 일부를 노출시키는 제1 홀을 포함하는 제1 절연층;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 발광 구조물은 상기 제1 홀에 노출된 상기 제1 도전형 반도체층 상에서 재성장된 중간층을 포함하고,
    상기 제1 전극은 상기 중간층 상에 배치되고,
    상기 식각 영역은 상기 제1 전극의 외측면을 기준으로 내측에 배치되는 제1 식각 영역과 외측에 배치되는 제2 식각 영역을 포함하고,
    상기 제1 식각 영역의 면적과 상기 중간층의 면적의 비는 1:0.3 내지 1:0.7인 자외선 발광소자.
  2. 제1항에 있어서,
    상기 중간층의 두께는 상기 제1 절연층의 두께보다 얇은 자외선 발광소자.
  3. 제2항에 있어서,
    상기 제1 절연층의 두께와 상기 중간층의 두께의 비는 1:0.03 내지 1:0.5인 자외선 발광소자.
  4. 제1항에 있어서,
    상기 제1 절연층은 상기 중간층 상부로 연장되는 제1 연장부를 포함하는 자외선 발광소자.
  5. 제1항에 있어서,
    상기 제1 전극은 상기 제1 절연층의 상부로 연장되는 제2 연장부를 포함하고,
    상기 제2 연장부의 폭은 5㎛ 내지 15㎛인 자외선 발광소자.
  6. 제1항에 있어서,
    상기 중간층은 서로 알루미늄 조성이 다른 제1 중간층과 제2 중간층이 복수 회 적층되고,
    상기 제1 중간층의 알루미늄 조성은 상기 제2 중간층의 알루미늄 조성보다 높은 자외선 발광소자.
  7. 제1항에 있어서,
    상기 제1 도전형 반도체층은 제1 서브 반도체층, 상기 제1 서브 반도체층 상에 배치되는 제2 서브 반도체층, 상기 제2 서브 반도체층 상에 배치되는 제3 서브 반도체층, 및 상기 제3 서브 반도체층 상에 배치되는 제4 서브 반도체층을 포함하고,
    상기 제2 서브 반도체층의 알루미늄 조성은 상기 제1 서브 반도체층 및 상기 제4 서브 반도체층의 알루미늄 조성보다 낮고,
    상기 제3 서브 반도체층의 알루미늄 조성은 상기 제2 서브 반도체층의 알루미늄 조성보다 낮고,
    상기 중간층은 상기 제3 서브 반도체층 상에 배치되는 자외선 발광소자.
  8. 제7항에 있어서,
    상기 중간층의 알루미늄 조성은 상기 제3 서브 반도체층의 알루미늄 조성보다 낮은 자외선 발광소자.
  9. 제1항에 있어서,
    상기 발광 구조물은 제1 방향으로 연장되고 상기 제1 방향과 수직한 제2 방향으로 서로 이격된 복수 개의 발광 영역을 포함하고,
    상기 중간층은 상기 복수 개의 발광 영역 사이에 배치되고 제1 끝단과 제2 끝단을 갖는 복수 개의 핑거부 및 상기 복수 개의 발광 영역을 둘러싸는 테두리부를 포함하고,
    상기 테두리부는 상기 복수 개의 핑거부의 제1 끝단 및 제2 끝단에 연결되는 자외선 발광소자.
  10. 제9항에 있어서,
    상기 복수 개의 핑거부는 상기 제1 끝단의 폭이 상기 제2 끝단의 폭보다 넓은 자외선 발광소자.
  11. 제10항에 있어서,
    상기 제1 전극은 상기 복수 개의 발광 영역 사이에 배치되고 제1 끝단과 제2 끝단을 갖는 복수 개의 핑거 전극 및 상기 복수 개의 발광 영역을 둘러싸는 테두리 전극을 포함하고,
    상기 테두리 전극은 상기 복수 개의 핑거 전극의 제1 끝단 및 제2 끝단에 연결되고,
    상기 핑거 전극의 제1 끝단의 폭은 상기 핑거 전극의 제2 끝단의 폭보다 넓은 자외선 발광소자.
  12. 제11항에 있어서,
    상기 제1 전극 및 상기 제2 전극 상에 배치되고, 상기 제1 전극을 노출하는 제1 개구부 및 상기 제2 전극을 노출하는 제2 개구부를 포함하는 제2 절연층;
    상기 제2 절연층 상에 배치되고 상기 제1 개구부를 통해 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및
    상기 제2 절연층 상에 배치되고 상기 제2 개구부를 통해 상기 제2 전극과 전기적으로 연결되는 제 2 패드를 포함하는 자외선 발광소자.
  13. 제12항에 있어서,
    상기 제1 개구부는 상기 핑거부의 제1 끝단 상에 배치되고,
    상기 제2 개구부는 상기 제2 전극 상에 배치되는 자외선 발광소자.
  14. 제13항에 있어서,
    상기 복수 개의 발광 영역은 각각 제1 끝단과 제2 끝단을 포함하고,
    상기 복수 개의 발광 영역의 제1 끝단은 서로 멀어지는 방향으로 휘어진 곡률부를 포함하고,
    상기 제1 패드는 상기 복수 개의 발광 영역의 곡률부와 중첩되는 자외선 발광소자.
  15. 캐비티를 포함하는 몸체; 및
    상기 몸체 상에 배치되는 자외선 발광소자를 포함하고,
    상기 자외선 발광소자는,
    제1 도전형 반도체층, 제2 도전형 반도체층, 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 배치되는 활성층 및 상기 제1 도전형 반도체층이 노출되는 식각 영역을 포함하는 발광 구조물;
    상기 발광 구조물 상에 배치되고 상기 식각 영역의 일부를 노출시키는 제1 홀을 포함하는 제1 절연층;
    상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층과 전기적으로 연결되는 제2 전극을 포함하고,
    상기 발광 구조물은 상기 제1 홀에 노출된 상기 제1 도전형 반도체층 상에서 재성장된 중간층을 포함하고,
    상기 제1 전극은 상기 중간층 상에 배치되고,
    상기 식각 영역은 상기 제1 전극의 외측면을 기준으로 내측에 배치되는 제1 식각 영역과 외측에 배치되는 제2 식각 영역을 포함하고,
    상기 제1 식각 영역의 면적과 상기 중간층의 면적의 비는 1:0.3 내지 1:0.7인 발광소자 패키지.
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