KR20200065872A - 발광 소자 - Google Patents

발광 소자 Download PDF

Info

Publication number
KR20200065872A
KR20200065872A KR1020180152769A KR20180152769A KR20200065872A KR 20200065872 A KR20200065872 A KR 20200065872A KR 1020180152769 A KR1020180152769 A KR 1020180152769A KR 20180152769 A KR20180152769 A KR 20180152769A KR 20200065872 A KR20200065872 A KR 20200065872A
Authority
KR
South Korea
Prior art keywords
layer
substrate
region
light emitting
layers
Prior art date
Application number
KR1020180152769A
Other languages
English (en)
Inventor
이진웅
서덕일
우상원
김경완
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Priority to KR1020180152769A priority Critical patent/KR20200065872A/ko
Priority to PCT/KR2019/008275 priority patent/WO2020111429A1/ko
Priority to CN201910694186.8A priority patent/CN111261760A/zh
Publication of KR20200065872A publication Critical patent/KR20200065872A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/10—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a light reflecting structure, e.g. semiconductor Bragg reflector

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

발광 소자를 제공한다. 발광 소자는, 기판, 기판 상에 배치되며 기판을 구성하는 물질과 동일한 물질을 포함하는 제1 층과, 제1 층 상에 상기 기판을 구성하는 물질과 다른 물질을 포함하는 제2 층을 포함하는 복수의 돌출 패턴들, 및 기판의 제1 영역에 배치되는 발광부를 포함하되, 제2 영역은 제1 영역과 기판의 외곽 사이의 영역을 포함하며, 제1 영역에 배치된 돌출 패턴의 높이와 제2 영역에 배치된 돌출 패턴의 높이는 서로 상이할 수 있다.

Description

발광 소자{LIGHT EMITTING DEVICE}
본 발명은 발광 소자에 관한 것으로, 보다 상세하게는 질화갈륨계 반도체층을 포함하는 발광 소자에 관한 것이다.
발광 다이오드는 무기 광원으로서, 디스플레이 장치, 차량용 램프, 일반 조명과 같은 여러 분야에 다양하게 이용되고 있다. 발광 다이오드는 수명이 길고, 소비 전력이 낮으며, 응답속도가 빠른 장점이 있어 기존 광원을 빠르게 대체하고 있다.
본원 발명이 해결하고자 하는 과제는 광효율 및 광추출이 향상된 발광 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
해결하고자 하는 일 과제를 달성하기 위하여 본 발명의 실시예들에 따른 발광 소자는, 기판, 상기 기판 상에 배치되며, 상기 기판을 구성하는 물질과 동일한 물질을 포함하는 제1 층과, 상기 제1 층 상에 상기 기판을 구성하는 물질과 다른 물질을 포함하는 제2 층을 포함하는 복수의 돌출 패턴들, 및 상기 기판의 제1 영역에 배치되는 발광부를 포함하되, 상기 제2 영역은 상기 제1 영역과 상기 기판의 외곽 사이의 영역을 포함하며, 상기 제1 영역에 배치된 돌출 패턴의 높이와 상기 제2 영역에 배치된 돌출 패턴의 높이는 서로 상이하다.
실시예들에 따르면, 상기 제1 영역에 배치된 돌출 패턴의 제2 층과 상기 제2 영역에 배치된 돌출 패턴의 제2 층의 높이가 상이할 수 있다.
실시예들에 따르면, 상기 발광 소자는 상기 기판의 제2 영역으로 연장하는 절연막을 더 포함할 수 있다.
실시예들에 따르면, 상기 제2 영역에 배치된 돌출 패턴과 상기 절연막이 접할 수 있다.
실시예들에 따르면, 상기 절연막은 복수의 실리콘 산화물층 및 복수의 타타늄 산화물층이 교번되어 적층된 분산 브래그 반사기(Distributed Bragg Reflector)를 포함할 수 있다.
실시예들에 따르면, 상기 제2 층은 실리콘 산화물을 포함하고, 상기 제2 층과 접하는 절연막은 제1 실리콘 산화물층을 포함하되, 상기 제2 영역에 배치된 돌출 패턴의 제1 층 상에 통합 실리콘 산화물층이 형성될 수 있다.
실시예들에 따르면, 상기 절연막의 제1 실리콘 산화물층은 상기 기판 상에서 제1 두께를 가지며, 상기 통합 실리콘 산화물층에서 상기 제1 두께를 뺀 제2 두께는 상기 제2 영역에서 상기 돌출 패턴의 제2 층의 높이일 수 있다.
실시예들에 따르면, 상기 제1 영역에 배치된 돌출 패턴의 제2 층의 높이는 상기 제2 영역에 배치된 돌출 패턴의 제2 층의 높이보다 클 수 있다.
실시예들에 따르면, 상기 돌출 패턴들 각각은 상기 기판으로부터 멀어질수록 좁아지는 폭을 가질 수 있다.
실시예들에 따르면, 상기 돌출 패턴들 각각은 그 단면이 원형을 가지며 일 정점으로 수렴하며, 곡면의 측벽을 가질 수 있다.
실시예들에 따르면, 상기 발광부는, 상기 제1 및 제2 층들 계면에서 상기 제1 층에 접하여 형성되는 제1 공동(void)를 포함할 수 있다.
실시예들에 따르면, 상기 발광부는, 상기 공동들과 상기 기판 사이에 생성되며, 상기 제1 공동보다 작은 크기를 갖는 제2 공동을 더 포함할 수 있다.
실시예들에 따르면, 상기 제2 층은 상기 제1 층보다 큰 굴절률을 가질 수 있다.
실시예들에 따르면, 상기 돌출 패턴들 각각의 제2 층은 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition) 공정으로 형성될 수 있다.
본 발명의 실시예들에 따른 발광 소자는, 기판, 상기 기판 상에 배치되며, 상기 기판을 구성하는 물질과 동일한 물질을 포함하는 제1 층과, 상기 제1 층 상에 상기 기판을 구성하는 물질과 다른 물질을 포함하는 제2 층을 포함하는 복수의 돌출 패턴들, 상기 기판의 제1 영역에 배치되는 제1 발광 셀, 및 상기 기판의 제2 영역에 배치되는 제2 발광 셀을 포함하되, 상기 제3 영역은 상기 제1 및 제2 영역들 사이의 영역과, 상기 제1 및 제2 영역들 각각과 상기 기판의 외곽 사이의 영역을 포함하며, 상기 제1 및 제2 영역들에 배치된 돌출 패턴들 각각의 높이는 상기 제3 영역에 배치된 돌출 패턴의 높이와 상이하다.
실시예들에 따르면, 상기 제1 및 제2 영역들 각각에 배치된 돌출 패턴의 제2 층과 상기 제3 영역에 배치된 돌출 패턴의 제2 층의 높이가 상이할 수 있다.
실시예들에 따르면, 상기 제1 및 제2 발광 셀들 사이에서, 상기 기판의 제3 영역으로 연장하는 절연막을 더 포함할 수 있다.
실시예들에 따르면, 상기 제3 영역에 배치된 돌출 패턴과 상기 절연막이 접할 수 있다.
실시예들에 따르면, 상기 절연막은 복수의 실리콘 산화물층 및 복수의 티타늄 산화물층이 교번되어 적층된 분산 브래그 반사기를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 발광 소자에 따르면, 굴절률이 다른 제1 층 및 제2 층을 갖는 돌출 패턴들이 기판에 제공됨으로써, 발광 소자의 광 추출 효율을 증가시킬 수 있다. 또한, 제2 층이 SiO2를 포함하며 기판의 가장자리에서 분산 브래그 반사기의 SiO2층과 접착함으로써, 접착 신뢰성이 향상되어, 후속 공정에서 분사 브래그 반사기가 박리되는 것을 방지할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 1c는 도 1a의 B 부분을 확대한 도면이다.
도 1d는 도 1a의 기판의 제1 영역을 설명하기 위한 평면도이다.
도 1e는 도 1c의 C 부분을 확대한 도면이다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 3a는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이다.
도 3b는 도 3a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 발광 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다.
또한, 본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 발광 소자에 대하여 상세하게 설명한다.
도 1a는 본 발명의 일 실시예에 따른 발광 소자를 설명하기 위한 평면도이고, 도 1b는 도 1a의 발광 소자를 A-A'으로 절단한 단면도이고, 도 1c는 도 1a의 B 부분을 확대한 도면이고, 도 1d는 도 1a의 기판의 제1 영역을 설명하기 위한 평면도이고, 도 1e는 도 1c의 C 부분을 확대한 도면이다.
도 1a 내지 도 1e를 참조하면, 발광 소자는 기판(100) 및 기판(100)의 일 면(102)에 배치되는 발광부를 포함할 수 있다.
기판(100)은 반도체 단결정, 예를 들어, 질화물 단결정 성장을 위한 성장용 기판이 사용될 수 있다. 기판(100)으로는 사파이어(Al2O3) 기판이 사용될 수 있다. 그러나, 기판(100)의 재료는 이에 한정되는 것이 아니며, 다양한 재료, 예를 들어, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, Ga2O3 등의 재료로 이루질 수 있다.
일 실시예에 따르면, 기판(100)은 패터닝된 것으로서, 기판(100)의 일 면(102)에 복수의 돌출 패턴들(PRT1, PRT2)이 제공될 수 있다. 돌출 패턴들(PRT1, PRT2) 각각은 기판(100)의 일 면(102) 상에 순차적으로 배치된 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)을 포함할 수 있다.
제1 층(LY1-1, LY2-1)은 기판(100)과 분리되지 않은 일체로 형성될 수 있다. 제1 층(LY1-1, LY2-1)은 기판(100)과 동일 물질을 포함할 수 있다. 본 실시예에서, 기판(100)은 사파이어를 포함하고, 제1 층(LY1-1, LY2-1)도 사파이어를 포함할 수 있다.
제2 층(LY1-2, LY2-2)은 제1 층(LY1-1, LY2-1) 상에 배치될 수 있다. 제2 층(LY1-2, LY2-2)은 제1 층(LY1-1, LY2-1)과 상이한 물질을 포함할 수 있다. 제2 층(LY1-2, LY2-2)은 제1 층(LY1-1, LY2-1)과 다른 굴절률을 가질 수 있다. 일 실시예에 따르면, 제1 층(LY1-1, LY2-1)의 굴절률이 제2 층(LY1-2, LY2-2)의 굴절률보다 클 수 있다. 제2 층(LY1-2, LY2-2)은 제1 층(LY1-1, LY2-1)보다 작은 굴절률을 갖는 물질, 예를 들면 1.0 내지 1.7의 굴절률을 갖는 절연물을 포함할 수 있다. 예컨대, 제2 층(LY1-2, LY2-2)은 SiO2, SiOxNy, 및 SiNx 중 하나를 포함할 수 있다. 일 실시예에 따르면, 제2 층(LY1-2, LY2-2)은 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정을 통해 형성된 SiO2를 포함할 수 있다. PECVD 공정을 통해 형성된 SiO2는 e-빔(e-beam) 공정을 통해 형성된 SiO2보다 결정의 밀도가 클 수 있다.
예를 들면, 제1 층(LY1-1, LY2-1)은 사파이어를 포함하고, 제2 층(LY1-2, LY2-2)은 SiO2를 포함하는 경우, 제1 층(LY1-1, LY2-1)의 굴절률은 1.76이며, 제2 층(LY1-2, LY2-2)의 굴절률은 1.46으로 기판(100)의 굴절률보다 작을 수 있다.
돌출 패턴들(PRT1, PRT2) 각각은 기판(100)의 일 면(102)으로부터 돌출된 형태로 제공된다. 돌출 패턴은 기판(100)으로부터 멀어질수록 폭이 감소할 수 있다.
일 실시예에 따르면, 돌출 패턴은 그 단면이 원형을 가지며 일 정점으로 수렴하며, 곡면의 측벽을 가질 수 있다. 일 예로, 돌출 패턴(PRT1, PRT2)은 총알 형상(bullet shape)을 가질 수 있다.
전술한 바와 같이, 돌출 패턴(PRT1, PRT2)은 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2) 각각은 상이한 물질을 포함하는데, 돌출 패턴(PRT1, PRT2)의 측벽은 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2) 사이 계면에서 단차(stepped portion) 없이 연속적인 곡면을 가질 수 있다. 즉, 돌출 패턴(PRT1, PRT2)의 측벽의 접점들에 대한 미분값들(접점의 기울기값)은 정점에서 하부까지 변곡점 없이 연속적으로 증가할 수 있다.
다른 예로, 돌출 패턴(PRT1, PRT2)은 원뿔 형상을 가질 수 있다. 원뿔 형상의 돌출 패턴(PRT1, PRT2)은 단면적 관점에서 삼각형 구조를 가질 수 있다.
돌출 패턴들(PRT1, PRT2)은 서로 규칙적으로 이격될 수 있다. 이와는 다르게, 돌출 패턴들(PRT1, PRT2)은 불규칙하게 이격될 수 있다. 일 실시예에 따르면, 이격된 돌출 패턴들(PRT1, PRT2) 사이에 기판(100)의 일 면(102)이 노출될 수 있다.
일 실시예에 따르면, 돌출 패턴들(PRT1, PRT2) 각각이 사파이어 하나의 물질로 이루어질 경우, 사파이어만을 식각하여 돌출 패턴들을 형성할 때, 돌출 패턴들의 높이를 구현하는데 한계가 있을 수 있다. 따라서, 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)으로 이루어진 돌출 패턴들(PRT1, PRT2) 각각의 높이가 사파이어 단일 층으로 이루어진 돌출 패턴들(PRT1, PRT2) 각각의 높이보다 크게 형성될 수 있다. 본 실시예에 따라 돌출 패턴들(PRT1, PRT2)이 큰 높이를 가짐으로써, 발광 소자의 광 추출 효율이 증가될 수 있다. 또한, 돌출 패턴들(PRT1, PRT2) 각각의 높이는 증가하지만, 돌출 패턴들(PRT1, PRT2) 각각의 형상 및 이웃하는 돌출 패턴들(PRT1, PRT2) 사이의 간격이 기존과 동일함으로써, 후속 에피택시얼 공정에 대한 변경 없이 진행할 수 있다.
기판(100)은 발광부가 배치되는 제1 영역(AR1)과, 제1 영역(AR1)과 기판(100)의 외곽(104) 사이의 제2 영역(AR2)을 포함할 수 있다. 일 예로, 제1 영역(AR1)은 기판(100)의 중앙 영역이며, 제2 영역(AR2)은 가장자리 영역일 수 있다.
일 실시예에 따르면, 도 1c에 도시된 바와 같이 돌출 패턴들(PRT1, PRT2)은 기판(100)의 제1 영역(AR1)에 배치되는 제1 돌출 패턴들(PRT1)과 제2 영역(AR2)에 배치되는 제2 돌출 패턴들(PRT2)을 포함할 수 있다. 제1 돌출 패턴들(PRT1) 각각은 제1 높이(height, HT1)를 가지며, 제2 돌출 패턴들(PRT2) 각각은 제1 높이(HT1)와 다른 제2 높이(HT2)를 가질 수 있다. 제1 돌출 패턴들(PRT1) 각각의 제1 층(LY1-1, LY2-1)의 높이(HT1-1)와 제2 돌출 패턴들(PRT2) 각각의 제1 층(LY1-1, LY2-1)의 높이(HT2-1)는 동일하며, 제1 돌출 패턴들(PRT1) 각각의 제2 층(LY1-2, LY2-2)의 높이(HT1-2)가 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY1-2, LY2-2)의 높이(HT2-2)와 상이할 수 있다. 일 예로, 제1 돌출 패턴(PRT1)의 제2 층(LY1-2, LY2-2)의 높이(HT1-2)가 제2 돌출 패턴(PRT2)의 제2 층(LY1-2, LY2-2)의 높이(HT2-2)보다 클 수 있다.
도 1a 및 도 1b를 참조하면, 발광부는 제1 도전형 반도체층(110)과, 활성층(120), 제2 도전형 반도체층(130), 및 오믹층(140)을 포함하는 메사 구조물(MS)을 포함할 수 있다.
일 실시예에 따르면, 제1 도전형 반도체층(110)은 기판(100)의 제1 영역(AR1)을 덮으며 배치될 수 있다. 메사 구조물(MS)은 제1 도전형 반도체층(110)의 일부를 노출시킬 수 있다. 제1 도전형 반도체층(110) 및 메사 구조물(MS) 각각은 식각 공정에 의해 경사진 측면을 가질 수 있다.
제1 도전형 반도체층(110)은 기판(100)의 일 면(102)에 배치될 수 있다. 일 실시예에 따르면, 제1 도전형 반도체층(110)은 기판(100)의 일 면(102)에서 제1 돌출 패턴들(PRT1)을 덮으며 배치될 수 있다. 이를 위해, 제1 도전형 반도체층(110)은 제1 돌출 패턴들(PRT1) 사이에 노출된 기판(100)의 일 면(102)으로부터 에피택시얼 성장(epitaxial growth)될 수 있다. 이 경우, 제1 도전형 반도체층(110)은 제1 돌출 패턴들(PRT1) 각각의 측면 및 상면을 완전히 덮도록 상부 방향으로 성장할 수 있다. 일 실시예에 따르면, 제1 도전형 반도체층(110)은 돌출 패턴들 각각의 측부에 대응하는 위치에 복수의 공동들(voids, VD1, VD2)을 포함할 수 있다. 이에 대해서는 후술한다.
제1 도전형 반도체층(110)은 제1 도전형 도펀트가 도핑된 반도체층일 수 있다. 제1 도전형 도펀트는 n형 도펀트일 수 있다. 제1 도전형 도펀트는 Si, Ge, Se, Te, 및 C 중 하나를 포함할 수 있다.
일 실시예에 따르면, 제1 도전형 반도체층(110)은 질화물계 반도체 재료를 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(110)은 InxAlyGa1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. 일 실시예에 있어서, 제1 도전형 반도체층(110)의 질화물계 반도체 재료로는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 하나를 포함할 수 있다. 제1 도전형 반도체층(110)은 반도체 재료를 이용하여 Si, Ge, Sn, Se, 및 Te 중 하나의 n형 도펀트를 포함하도록 성장시키는 방식으로 형성될 수 있다.
활성층(120)은 제1 도전형 반도체층(110) 상에 제공되며 발광층에 해당할 수 있다. 활성층(120)은 제1 도전형 반도체층(110)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(130)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 활성층(120)의 형성 물질에 따른 에너지 밴드(energy band)의 밴드 갭(band gap) 차이에 의해서 빛을 방출하는 층일 수 있다. 활성층(120)은 자외선, 청색, 녹색, 및 적색 중 적어도 하나의 피크 파장을 발광할 수 있다.
활성층(120)은 화합물 반도체로 구현될 수 있다. 활성층(120)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 활성층(120)에는 양자 우물 구조가 채용될 수 있으며, 양자 우물층과 장벽층이 교대로 적층된 다중 양자 우물 구조(multi quantum well) 구조를 가질 수 있다. 그러나, 활성층(120)의 구조는 이에 한정되지 않으며, 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조일 수 있다.
일 실시예에 따르면, 양자 우물층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 재료로 배치될 수 있다. 장벽층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있으며, 우물층과 다른 조성비로 제공될 수 있다. 여기서, 장벽층은 우물층의 밴드 갭보다 넓은 밴드 갭을 가질 수 있다.
우물층과 장벽층은 예를 들어, AlGaAs/GaAs, InGaAs/GaAs, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 쌍 중 적어도 하나로 이루어질 수 있다. 일 실시예에 따르면, 활성층(120)의 우물층은 InGaN으로 구현될 수 있으며, 장벽층은 AlGaN계 반도체로 구현될 수 있다. 또한, 우물층의 인듐 조성은 장벽층의 인듐 조성보다 높은 조성을 가질 수 있으며, 장벽층은 인듐 조성이 없을 수 있다. 또한, 우물층에는 알루미늄이 포함되지 않으며 장벽층에는 알루미늄이 포함될 수 있다. 그러나, 우물층과 장벽층의 조성은 이에 한정되지 않는다.
제2 도전형 반도체층(130)은 활성층(120) 상에 배치될 수 있다. 제2 도전형 반도체층(130)은 제1 도전형 도펀트와 반대의 극성을 갖는 제2 도전형 도펀트를 갖는 반도체층일 수 있다. 제2 도전형 도펀트는 p형 도펀트일 수 있으며, 제2 도전형 도펀트는 예를 들어, Mg, Zn, Ca, Sr, 및 Ba 중 하나를 포함할 수 있다.
일 실시예에 따르면, 제2 도전형 반도체층(130)은 질화물계 반도체 재료를 포함할 수 있다. 제2 도전형 반도체층(130)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. 제2 도전형 반도체층(130)의 질화물계 반도체 재료는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, 및 AlGaInP 중 하나를 포함할 수 있다. 제2 도전형 반도체층(130)은 반도체 재료를 이용하여 Mg, Zn, Ca, Sr, 및 Ba 중 하나의 p형 도펀트를 포함하도록 성장시키는 방식으로 형성될 수 있다.
본 실시예에서는 제1 도전형 반도체층(110)이 n형 도펀트를 포함하는 n형 반도체층이고, 제2 도전형 반도체층(130)이 p형 도펀트를 포함하는 p형 반도체층인 것으로 설명하나, 제1 도전형 반도체층(110)이 p형 반도체층이고 제2 도전형 반도체층(130)이 n형 반도체층일 수 있다.
오믹층(140)은 제2 도전형 반도체층(130) 상에 배치될 수 있다. 오믹층(140)은 ZnO 또는 ITO(Indium Tin Oxide)와 같은 투명 산화물층(Transparent Conductive Oxide: TCO)이 사용될 수 있다.
도시되지 않았으나, 기판(100), 제1 도전형 반도체층(110), 활성층(120), 및 제2 도전형 반도체층(130) 이외에, 추가적으로 버퍼층 및/또는 전자 차단층과 같은 기능층이 더 제공될 수 있다. 예를 들어, 기판(100)과 제1 도전형 반도체층(110) 상에는 버퍼층이 제공될 수 있다. 버퍼층은 단층 또는 복층으로 형성될 수 있다. 일 실시예에 따르면, 버퍼층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 이루어질 수 있는바, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs,GaAsP, AlGaInP, 및 ZnO 중 적어도 하나를 포함할 수 있다. 또한, 제2 도전형 반도체층(130)과 활성층(120) 사이에는 전자 차단층이 추가로 배치될 수 있다. 전자 차단층은 제2 도전형 반도체층(130) 내의 도펀트에 의한 결정성 저하를 감소시키며 제2 도전형 반도체층(130) 내 도펀트의 활성층(120)으로의 확산을 방지할 수 있다. 전자 차단층은 활성층(120)으로부터의 전자가 제2 도전형 반도체층(130)으로 진행하는 것을 차단할 수 있으며, 이에 따라 전자 차단층과 제2 도전형 반도체층(130) 사이의 전류의 퍼짐 현상을 방지할 수 있다. 일 실시예에 따르면, 전자 차단층은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 전자 차단층은, 일 예로서 GaN, AlGaN, InGaN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다.
버퍼층 및 전자 차단층은 일예로서 개시된 것으로서, 버퍼층 또는 전자 차단층 중 적어도 하나는 생략될 수도 있다. 또한, 버퍼층 및 전자 차단층 이외의 추가적이 기능성 층이 발광 소자에 더 추가될 수도 있다.
발광 소자는, 메사 구조물(MS)에 의해 노출된 제1 도전형 반도체층(110) 상에서 제1 도전형 반도체층(110)과 전기적으로 접착하는 제1 도전 패턴(CP1)과, 메사 구조물(MS) 상에서 오믹층(140)과 전기적으로 접착하는 제2 도전 패턴(CP2)을 더 포함할 수 있다.
일 실시예에 따르면, 제1 도전 패턴(CP1)은 제2 도전 패턴(CP2)으로 연장하는 제1 부분(PT1)과, 제1 부분(PT1)으로부터 연장되고 제1 부분(PT1)의 연장 방향에 수직인 방향으로 연장하는 제2 부분(PT2)을 포함할 수 있다. 제2 부분(PT2)의 양단부는 제2 도전 패턴(CP2) 방향으로 꺾인 구조를 가질 수 있다. 제1 도전 패턴(CP1)이 제2 도전 패턴(CP2) 방향으로 확장된 구조를 가짐으로써, 발광 소자의 전류 스프레딩(current spreading)이 향상될 수 있다.
제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2) 각각은 다층 구조를 가질 수 있다. 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 열거된 물질들의 합금을 포함할 수 있다.
발광 소자는, 발광부 상에서 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 덮으며, 제2 영역(AR2)의 제2 돌출 패턴들(PRT2) 상으로 연장하는 절연막(DL)을 더 포함할 수 있다. 일 실시예에 따르면, 절연막(DL)의 단부는 기판(100)의 외곽(104)과 동일 평면일 수 있다.
절연막(DL)은 복수의 SiO2층들 및 복수의 TiO2층들이 교번되어 적층된 분산 브래그 반사기(Distributed Bragg Reflector: DBR)를 포함할 수 있다. 분산 브래그 반사기를 포함하는 절연막(DL)은 절연 특성과 함께 활성층(120)으로부터 발생된 광을 기판(100) 방향으로 반사시킬 수 있다.
절연막(DL)은 SiO2층(S1)을 시작으로, TiO2층(T1), SiO2층(S2), TiO2층(T2) 순으로 교번되어 적층될 수 있다. 따라서, 절연막(DL)의 첫 번째 SiO2층(S1)이 발광부뿐만 아니라, 제2 영역(AR2)에 배치된 제2 돌출 패턴들(PRT2)과 접할 수 있다.
일 실시예에 따르면, 도 1c에 도시된 바와 같이, 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY1-2, LY2-2)이 SiO2을 포함하고, 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY1-2, LY2-2)과 접하는 절연막(DL)의 첫 번째 층(S1)이 SiO2을 포함할 수 있다. 따라서, 제2 돌출 패턴들(PRT2) 및 절연막(DL)의 접착 신뢰성이 향상될 수 있다.
한편, 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY1-2, LY2-2)과 절연막(DL)의 첫 번째 층(S1)이 SiO2을 포함함으로써, 제2 영역(AR2)에서 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY1-2, LY2-2)과 절연막(DL)의 첫 번째 층(S1) 사이 계면이 불명확할 수 있다.
일 실시예에 따르면, 제1 돌출 패턴들(PRT1) 각각의 높이(HT1)는 제2 돌출 패턴들(PRT2) 각각의 높이(HT2)보다 클 수 있다. 제1 돌출 패턴(PRT1)의 제1 층(LY1-1, LY2-1)의 높이(HT1-1)와 제2 돌출 패턴(PRT2)의 제1 층(LY1-1, LY2-1)의 높이(HT2-1)는 동일하나, 제1 돌출 패턴(PRT1)의 제2 층(LY1-2, LY2-2)의 높이(HT1-2)가 제2 돌출 패턴(PRT2)의 제2 층(LY1-2, LY2-2)의 높이(HT2-2)보다 클 수 있다. 그러나, 절연막(DL)의 첫 번째 층(S1)이 제2 층(LY1-2, LY2-2)과 동일한 물질 즉, SiO2을 포함함으로써, 제2 층(LY1-2, LY2-2) 및 절연막(DL) 사이의 계면이 불명확하다. 이때, 제2 돌출 패턴(PRT2)의 제1 층(LY1-1, LY2-1)은 사파이어이고, 제2 층(LY1-2, LY2-2)이 SiO2을 포함하기 때문에 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 계면이 명확하고, 절연막(DL)의 첫 번째 층(S1)은 SiO2층이고 두 번째 층(T2)은 TiO2층이기 때문에 절연막(DL)의 첫 번째 층(S1) 및 두 번째 층(T2) 사이의 계면이 명확할 수 있다. 따라서, 제2 돌출 패턴(PRT2)의 제2 층(LY1-2, LY2-2)의 높이(HT2-2)는, 제2 돌출 패턴(PRT2)의 제1 층(LY1-1, LY2-1)의 상부면부터 절연막(DL)의 두 번째 층(T2)인 TiO2층의 하부면까지 두께(HTA)에서, 제2 영역(AR2)의 기판(100)의 일 면(102)과 접하는 절연막(DL)의 첫 번째 층(S1)의 두께(TH)를 제외하면 확인할 수 있다.
돌출 패턴들(PRT1, PRT2) 각각의 제2 층(LY1-2, LY2-2)은 PECVD로 형성된 SiO2을 포함하는 반면, 절연막(DL)의 복수의 SiO2층들 각각은 e-빔으로 형성될 수 있다. e-빔은 통상적으로 작은 두께의 SiO2층을 형성하는데 사용될 수 있다. 이 경우, 제2 층(LY1-2, LY2-2)의 SiO2의 결정이 절연막(DL)의 SiO2층의 결정보다 높은 밀도를 가질 수 있다. 제2 층(LY1-2, LY2-2)이 PECVD로 형성된 SiO2을 포함함으로써, 절연막(DL)의 첫 번째 SiO2층(S1)과 접착력이 우수할 수 있다.
도 1a 및 도 1b를 참조하면, 발광 소자는, 절연막(DL) 상에 배치되며, 제1 도전 패턴(CP1)과 전기적으로 연결되는 제1 패드(PD1) 및 제2 도전 패턴(CP2)과 전기적으로 연결되는 제2 패드(PD2)를 더 포함할 수 있다. 제1 패드(PD1)는 제1 도전 패턴(CP1)을 통해 제1 도전형 반도체층(110)으로 음의 전압을 인가하고, 제2 패드(PD2)는 제2 도전 패턴(CP2) 및 오믹층(140)을 통해 제2 도전형 반도체층(130)으로 양의 전압을 인가할 수 있다.
일 실시예에 따르면, 제1 패드(PD1) 및 제2 패드(PD2) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 열거된 물질들의 합금을 포함할 수 있다.
전술한 바와 같이, 본 발명의 실시예들에 따른 발광 소자에 있어서, 기판(100) 상에는 복수의 돌출 패턴들(PRT1, PRT2)과 공동들을 제공되는데, 이하 돌출 패턴들(PRT1, PRT2) 및 공동들(VD1, VD2)에 대하여 상세하게 설명하기로 한다.
도 1c 내지 도 1e를 참조하면, 기판(100)의 일 면(102)에 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)을 포함하는 돌출 패턴들(PRT1, PRT2)이 배치될 수 있다. 각 돌출 패턴(PRT1, PRT2)은 평면적 관점에서 원 형상을 가질 수 있다. 돌출 패턴이 총알 형상을 갖는 경우, 총알의 정점이 원의 중심일 수 있다. 돌출 패턴의 직경(DM)은 단면적 관점에서, 돌출 패턴(PRT1, PRT2)의 최하단의 폭이며, 돌출 패턴(PRT1, PRT2)의 높이(HT1, HT2)는 기판(100)의 일 면(102)으로부터 돌출 패턴(PRT1, PRT2)의 정점까지의 거리일 수 있다.
평면적 관점에서, 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)은 직경(DM)이 서로 다르되, 중심이 동일한 동심원 형상을 가질 수 있다. 돌출 패턴(PRT1, PRT2)이 총알 형상을 가질 경우, 제1 층(LY1-1, LY2-1)의 직경(DM)은 제2 층(LY1-2, LY2-2)의 직경(DM)보다 클 수 있다. 이때, 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2) 각각의 직경(DM)은 단면적 관점에서, 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2) 각각의 최하단의 폭일 수 있다.
도 1d를 참조하면, 돌출 패턴들(PRT1)은 기판(100)의 일 면(102) 상에서 다양한 형태로 배열될 수 있다. 본 실시예에서, 돌출 패턴들(PRT1)은 제1 열에서 이웃하는 두 개의 돌출 패턴들(PRT1) 사이에 제2 열의 일 돌출 패턴(PRT1)이 배치되는 구조를 예시적으로 설명하나, 본 발명이 돌출 패턴들(PRT1)의 배열 형태를 이로 한정하지 않는다.
돌출 패턴들(PRT1) 각각의 직경(DM)은 이웃하는 두 개의 돌출 패턴들(PRT1) 사이 피치(pitch, PTC)와 동일하거나 작을 수 있다. 이때, 피치(PTC)는 이웃하는 두 개의 돌출 패턴들(PRT1) 각각의 중심 사이의 거리이다. 돌출 패턴(PRT1)의 직경(DM)이 피치(PTC)보다 큰 경우, 돌출 패턴들(PRT1)이 평면 상에서 중첩되고 돌출 패턴들(PRT1)에 의해 노출되는 기판(100)의 일 면(102)의 면적이 제1 도전형 반도체층(110)이 에피택시얼 성장하기에 충분하지 않을 수 있다.
전술한 바와 같이, 돌출 패턴들(PRT1, PRT2)은 기판(100)의 제1 영역(AR1)에 배치되는 제1 돌출 패턴들(PRT1)과 기판(100)의 제2 영역(AR2)에 배치되는 제2 돌출 패턴들(PRT2)을 포함할 수 있다.
일 실시예에 따르면, 제1 돌출 패턴들(PRT1) 각각에 인접하게 복수의 제1 공동들(VD1)이 제공될 수 있다. 제1 돌출 패턴(PRT1)의 측부, 즉, 제1 돌출 패턴(PRT1)과 제1 도전형 반도체층(110) 사이에 복수의 제1 공동들(VD1)이 제공될 수 있다. 특히, 제1 돌출 패턴(PRT1)에서 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 계면의 가장자리 부근에 제1 공동들(VD1)이 형성될 수 있다. 제1 공동들(VD1)은 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 계면의 연장면을 기준으로 연장면의 하측 방향, 즉 기판(100)을 향하는 방향으로 연장되는 형태를 가질 수 있다. 이에 따라, 제1 층(LY1-1, LY2-1)의 최상부 바깥쪽을 따라 적어도 일 측에 제1 공동들(VD1)이 형성될 수 있다.
여기에서, 제1 공동들(VD1)은 결정면의 성장 방향에 대응하여 형성되며, 제1 돌출 패턴(PRT1)의 중심을 기준으로 육각형의 각 꼭지점에 대응하는 측부에 형성될 수 있다. 각 제1 공동(VD1)은 평면 상에서 볼 때 삼각형 형상을 가질 수 있다. 즉, 제1 공동들(VD1) 각각은 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 계면에서 기판(100)으로 갈수록 좁아지는 폭을 가질 수 있다. 상세하게 설명하면, 제1돌출 패턴(PRT1)이 총알 형태로 제공되는 경우, 제1 층(LY1-1, LY2-1)의 상면은 원 형상을 가지며, 평면적 관점에서, 제1 공동들(VD1)은 제1 층(LY1-1, LY2-1) 상면 원에 내접하는 정육각형의 꼭지점에 대응하는 위치에 제공될 수 있다. 또한, 제1 공동들(VD1)은 기판(100)의 일 면(102)에 수직하고, 원의 중심을 지나는 면을 따라 절단하면 직각 삼각형 형상을 가질 수 있다. 이때, 직각 삼각형 형상에 있어서, 빗변은 제1 층(LY1-1, LY2-1)의 측면에 해당할 수 있다. 일 예로, 빗면은 곡면일 수 있어, 완전한 직각 삼각형 형상은 아닐 수 있다. 이에 더해, 각 제1 공동(VD1)에 있어서, 제1 공동(VD1)의 최상부를 이루는 면은 제1 층(LY1-1, LY2-1)의 상면을 연장한 면과 실질적으로 동일한 면일 수 있다. 즉, 각 제1 공동(VD1)은 제1 층(LY1-1, LY2-1)의 상면의 외측에 대응하는 제1 도전형 반도체층(110)에 형성되며 제1 층(LY1-1, LY2-1)의 상면이 각 제1 공동(VD1)을 이루는 구조에 있어서의 상측면이 될 수 있다.
일 실시예에 따르면, 제1 도전형 반도체층(110)은 기판(100)의 일 면(102)으로부터 상부 방향 및/또는 측부 방향으로 성장되는 과정에서 하나의 결정으로 병합하는 과정을 거칠 수 있다. 제1 공동들(VD1)은 이러한 병합 과정에서 제1 돌출 패턴(PRT1)의 제1 층(LY1-1, LY2-1)의 측면에 밀착되지 않는 부분이 형성되도록 의도적으로 제어함으로써 형성할 수 있다.
제1 공동들(VD1)은 제1 층(LY1-1, LY2-1) 및 제1 도전형 반도체층(110)이 제공되지 않은 빈 공간일 수 있다. 이에 따라, 제1 공동들(VD1)은 제1 층(LY1-1, LY2-1) 및 제1 도전형 반도체층(110)과 서로 다른 굴절률을 가질 수 있다. 제1 층(LY1-1, LY2-1)과 각 제1 공동(VD1) 사이의 계면과 제1 도전형 반도체층(110)과 제1 공동(VD1) 사이에서의 광 굴절, 산란, 및 반사가 일어나게 되며, 이에 따라 제1 공동(VD1)에 의한 광 추출 효율이 증가할 수 있다. 그러나, 일반적으로 광의 굴절, 산란, 및 반사의 증가는 광 추출 효율을 향상시키지만, 제1 공동(VD1)이 생성되는 위치가 기판(100)의 일 면(102)에 지나치게 가깝거나 지나치게 먼 경우에는 오히려 광 추출 효율이 감소할 수도 있다.
일 실시예에서는, 제1 공동들(VD1)에 의한 광 추출 효율이 높아질 수 있도록 제1 돌출 패턴(PRT1)에서의 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2) 각각의 높이를 소정 범위 내로 유지할 수 있다. 전술한 바와 같이, 제1 공동들(VD1)의 위치는 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 계면과 대응하는 위치에 제공되기 때문에 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 위치를 특정 범위로 조절함으로써, 제1 공동들(VD1)의 위치도 조절할 수 있다. 여기서, 제1 층(LY1-1, LY2-1)의 높이가 0인 경우, 공정 중 기판(100)의 일 면(102)에 남은 불순물 등에 의해 기판(100)으로부터 제1 도전형 반도체층(110)의 성장이 방해될 수 있다. 또한, 제2 층(LY1-2, LY2-2)의 높이가 제1 층(LY1-1, LY2-1)의 높이보다 크면, 제1 층(LY1-1, LY2-1)의 측면 방향으로의 결정의 성장이 감소하여 결정의 품질이 향상될 수 있으므로, 제2 층(LY1-2, LY2-2)의 높이는 제1 층(LY1-1, LY2-1)의 높이보다 클 수 있다.
다시 말해, 제1 공동들(VD1)이 광 추출 효율을 충분히 향상시키기 위해 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 높이와 이에 따른 제1 공동들(VD1)의 위치가 소정 범위 내에 있을 수 있다. 예를 들어, 제1 층(LY1-1, LY2-1)에 대한 제2 층(LY1-2, LY2-2)의 높이는 2.5배 초과 9.5배 미만일 수 있다. 일 실시예에 있어서, 제1 층(LY1-1, LY2-1)에 대한 제2 층(LY1-2, LY2-2)의 높이는 4.25배일 수 있다. 일 예로, 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 높이의 합이 약 2.1um일 때, 제1 층(LY1-1, LY2-1)은 약 0.2um 초과 약 0.6um 미만의 높이를 가질 수 있다. 다른 실시예에 따르면, 제1 층(LY1-1, LY2-1) 및 제2 층(LY1-2, LY2-2)의 높이의 합이 약 2.1um일 때, 제1 층(LY1-1, LY2-1)은 약 0.25um 이상 약 0.55um 이하의 높이를 가질 수 있다. 또 다른 실시예에 따르면, 제1 층(LY1-1, LY2-1)은 약 0.3um 이상 약 0.5um 이하의 높이를 가질 수 있다.
제1 층(LY1-1, LY2-1)의 높이가 기판(100)의 일 면(102)으로부터 상기한 범위보다 작으면 제1 공동들(VD1)이 충분히 형성되지 않으며, 형성되더라도 제1 공동들(VD1)로 인한 광의 산란 효과가 충분히 나타나지 않을 수 있다. 또한, 제1 공동들(VD1)의 크기가 작거나 충분히 생성되지 않거나 결함으로 작용함으로써 제1 공동들(VD1)을 지나는 광의 투과율이 감소할 수 있다. 이 경우, 결과적으로, 제1 도전형 반도체층(110)으로부터 기판(100)의 내부 방향으로의 광 입사 비율이 감소할 수 있다.
제1 층(LY1-1, LY2-1)의 높이가 기판(100)의 일 면(102)으로부터 상기한 범위 내에 있는 경우, 제1 공동들(VD1)이 충분히 형성되며, 제1 공동들(VD1)에 의해 산란 효과가 증가할 뿐만 아니라, 제1 도전형 반도체층(110)으로부터 기판(100) 방향으로 제1 공동들(VD1)을 거쳐 입사하는 광의 비율이 증가할 수 있다. 특히, 제1 도전형 반도체층(110)으로부터 곧바로 기판(100)으로 입사되는 광들에 더해, 제1 공동들(VD1)을 통과하여 걸쳐 굴절된 후 기판(100)의 일 면(102)으로 투과하는 추가적인 광이 있게 됨으로써, 전체적인 광 출사 효율이 향상될 수 있다.
제1 층(LY1-1, LY2-1)의 높이가 기판(100)의 일 면(102)으로부터 상기한 범위를 벗어나 더 크게 형성된 경우, 제1 도전형 반도체층(110)으로부터 기판(100) 방향으로 진행하는 광에 대해 기판(100) 내에 진행하는 광의 경로가 증가함으로써 기판(100)에서의 광의 흡수율이 높아지며 이에 따라 기판(100)을 통과하는 광의 투과량이 감소할 수 있다. 또한, 이 경우, 제1 층(LY1-1, LY2-1)의 높이가 상대적으로 높아지기 때문에 제1 층(LY1-1, LY2-1)의 측면 방향으로의 결정의 성장이 일어나 결정의 품질이 감소될 수 있으며 이는 곧 광 효율의 저하를 야기할 수 있다.
일 실시예에 따르면, 제1 공동들(VD1) 및 기판(100) 사이에 제2 공동들(VD2)을 제공될 수 있다. 제2 공동들(VD2)은 제1 돌출 패턴(PRT1)의 제1 층(LY1-1, LY2-1)의 측부 즉, 제1 층(LY1-1, LY2-1) 및 제1 도전형 반도체층(110) 사이에 제공될 수 있다.
전술한 바와 같이, 제1 공동들(VD1) 각각은 의도적으로 제어하여 형성하기 때문에, 평면적 관점에서 삼각형 단면을 가지며, 단면적 관점에서 직각 삼각형 단면을 가질 수 있다. 이와는 다르게, 제2 공동들(VD2)은 제1 도전형 반도체층(110)을 성장하는 동안 생성되는 것으로, 그 크기 및 구조가 다양할 수 있다. 일 예로, 제2 공동들(VD2) 각각의 크기는 제1 공동들(VD1) 각각의 크기보다 작을 수 있다.
제2 공동들(VD2)은 제1 층(LY1-1, LY2-1) 및 제1 도전형 반도체층(110)이 제공되지 않은 빈 공간일 수 있다. 이에 따라, 제2 공동들(VD2)은 제1 층(LY1-1, LY2-1) 및 제1 도전형 반도체층(110)과 서로 다른 굴절률을 가지나, 상기에서 설명된 바와 같이 광 추출 효율 향상에 큰 영향을 미치지 않을 수 있다.
한편, 제1 공동들(VD1) 및 제2 공동들(VD2)은 제2 영역(AR2)의 제2 돌출 패턴들(PRT2)에는 제공되지 않을 수 있다. 전술한 바와 같이, 제1 공동들(VD1) 및 제2 공동들(VD2) 각각은 기판(100)의 일 면(102)에서 제1 도전형 반도체층(110)을 에피택시얼 성장하는 동안 형성 및 생성되는 것으로써, 제2 영역(AR2)의 제2 돌출 패턴들(PRT2)에는 제공되지 않을 수 있다.
도 2a는 본 발명의 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이고, 도 2b는 도 2a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 2a 및 도 2b를 참조하면, 발광 소자는 기판(100) 및 기판(100) 상에 배치되는 발광부를 포함할 수 있다.
기판(100)의 일 면(102)에 기판(100)과 동일한 물질의 제1 층(LY1-1, LY2-1)과, 기판(100)과 상이한 물질의 제2 층(LY1-2, LY2-2)이 순차적으로 적층된 돌출 패턴들(PRT1, PRT2)이 제공될 수 있다. 일 실시예에 따르면, 제1 층(LY1-1, LY2-1)은 사파이어를 포함하고, 제2 층(LY1-2, LY2-2)은 SiO2을 포함할 수 있다.
기판(100)은 발광부가 배치되는 제1 영역(AR1)과, 제1 영역(AR1)을 제외한 제2 영역(AR2)을 포함할 수 있다. 제2 영역(AR2)은 제1 영역(AR1)과 기판(100)의 외곽(104) 사이의 공간일 수 있다. 돌출 패턴들(PRT1, PRT2)은 제1 영역(AR1)에 형성된 제1 돌출 패턴들(PRT1)과 제2 영역(AR2)에 형성된 제2 돌출 패턴들(PRT2)을 각각 포함할 수 있다.
한편, 도 1a 내지 도 1e에서 설명된 바와 같이 제1 돌출 패턴들(PRT1)과 제1 도전형 반도체층(110) 사이에 제1 공동들(VD1) 및 제2 공동들(VD2)이 제공될 수 있다.
발광부는 제1 도전형 반도체층(110)과, 제1 도전형 반도체층(110)의 일부를 노출시키며 활성층(120), 제2 도전형 반도체층(130), 및 오믹층(140)이 순차적으로 적층된 메사 구조물(MS)을 포함할 수 있다. 제1 도전형 반도체층(110) 및 메사 구조물(MS)들 각각은 경사진 측면을 가질 수 있다.
제1 도전형 반도체층(110)은 기판(100)의 제1 영역(AR1)을 덮으며 배치될 수 있다. 즉, 제1 도전형 반도체층(110)은 제1 돌출 패턴들(PRT1)을 덮으며 배치될 수 있다.
일 실시예에 따르면, 평면적 관점에서 메사 구조물(MS)의 가장자리 일부에 오목부(CCV)가 형성될 수 있다. 오목부(CCV)는 기판(100)의 가장자리에서 메사 구조물(MS)의 중심 방향으로 들어간 영역으로, 본 실시예에 메사 구조물(MS)은 4개의 오목부들(CCV)을 가질 수 있다. 그러나, 오목부(CCV)의 수량을 이로 한정하지 않는다. 오목부(CCV)에 대응하는 위치에 제1 도전형 반도체층(110)이 더 많이 노출될 수 있다.
메사 구조물(MS)은 수직 적층된 활성층(120), 제2 도전형 반도체층(130), 및 오믹층(140)을 포함할 수 있다. 한편, 메사 구조물(MS)은 경사진 측면을 가질 수 있다.
일 실시예에 따르면, 메사 구조물(MS)은 제1 도전형 반도체층(110)의 일부를 노출시키는 홀을 가질 수 있다. 도 2에 도시된 바와 같이 본 실시예에서는 2개의 홀들을 도시하나, 홀들의 수량을 이로 한정하지 않는다.
발광 소자는 오믹층(140) 상에 배치되는 제1 절연막(DL1)을 더 포함할 수 있다. 제1 절연막(DL1)은 SiN, TiN, TiO2, Ta2O5, ZrOx, HfOx, 및 SiO2 중 적어도 하나를 포함할 수 있다.
제1 절연막(DL1)은 메사 구조물(MS)의 오목부(CCV)에 의해 노출된 제1 도전형 반도체층(110)을 노출시키는 제1 개구(OP1)와, 메사 구조물(MS)의 홀의 저면의 제1 도전형 반도체층(110)을 노출시키는 제2 개구(OP2)와, 오믹층(140)을 부분적으로 노출시키는 제3 개구(OP3)를 가질 수 있다. 본 실시예에서는 4개의 제1 개구들(OP1)과 2개의 제2 개구들(OP2)과 3개의 제3 개구들(OP3)을 도시하나, 본 발명은 제1 개구(OP1), 제2 개구(OP2), 및 제3 개구(OP3)의 수량을 이로 한정하지 않는다.
일 실시예에 따르면, 제1 절연막(DL1)은 메사 구조물(MS)을 덮고 제1 도전형 반도체층(110)의 측면으로 연장되되, 제2 영역(AR2)으로 연장되지 않은 구조를 가질 수 있다. 이와는 다르게, 제1 절연막(DL1)은 제2 영역(AR2)의 제2 돌출 패턴들(PRT2)을 덮을 수도 있다.
발광 소자는, 제1 개구들(OP1) 및 제2 개구들(OP2)에 의해 노출된 제1 도전형 반도체층(110)과 전기적으로 연결되는 제1 도전 패턴(CP1)과, 제3 개구들(OP3)에 의해 노출된 오믹층(140)과 전기적으로 연결되는 제2 도전 패턴(CP2)을 더 포함할 수 있다. 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2) 각각은 Au, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Hf, Cr, Ti, 및 Cu 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 평면적 관점에서 제1 도전 패턴(CP1)은 메사 구조물(MS)의 오목부(CCV)에 대응하는 볼록부(CVX)를 가질 수 있다. 일 에로, 제1 도전 패턴(CP1)은 4개의 오목부들(CCV)에 대응하는 4개의 볼록부들(CVX)을 가질 수 있다. 볼록부들(CVX) 각각은 제1 개구들(OP1)을 채우며 제1 도전형 반도체층(110)과 전기적으로 연결될 수 있다.
발광 소자는, 발광부 상에서 제1 도전 패턴(CP1) 및 제2 도전 패턴(CP2)을 덮으며 제2 영역(AR2)으로 연장하는 제2 절연막(DL2)을 더 포함할 수 있다. 제2 절연막(DL2)은 제1 영역(AR1)의 발광부를 덮고, 제2 영역(AR2)으로 연장하여 기판(100)의 외곽(104)까지 형성될 수 있다. 즉, 제2 절연막(DL2)의 단부는 기판(100)의 외곽(104)과 동일 평면일 수 있다.
일 실시예에 따르면, 제2 절연막(DL2)은 복수의 SiO2층 및 복수의 TiO2층이 교번되어 적층된 분산 브래그 반사기를 포함할 수 있다. 제2 영역(AR2)에서, 제2 절연막(DL2)은 제2 돌출 패턴들(PRT2)의 제2 층들(LY2-2) 각각과 접착될 수 있다. 이 경우, 제2 층들(LY2-2)은 SiO2을 포함하고, 제2 절연막(DL)의 첫 번째 층이 SiO2층이어서, 동질의 물성으로 접착력을 향상시킬 수 있다.
제2 절연막(DL2)은 도 1a 내지 도 1e에서 설명된 절연막(DL)과 동일하여 그 상세한 설명을 생략하기로 한다.
발광 소자는, 제2 절연막(DL2) 상에서, 제1 도전 패턴(CP1)과 전기적으로 연결되는 제1 패드(PD1) 및 제2 도전 패턴(CP2)과 전기적으로 연결되는 제2 패드(PD2)를 더 포함할 수 있다.
본 실시예에 따른 발광 소자의 구성요소들은 도 1a 내지 도 1e에서 설명된 발광 소자의 구성요소들과 유사하여 그 상세한 설명을 생략하기로 한다.
도 3a는 본 발명의 또 다른 실시예에 따른 발광 소자를 설명하기 위한 평면도이고, 도 3b는 도 3a의 발광 소자를 A-A'으로 절단한 단면도이다.
도 3a 및 도 3b를 참조하면, 발광 소자는 기판(100) 및 복수의 발광 셀들을 포함하는 발광부를 포함할 수 있다. 설명의 용이함을 위해 발광 셀들은 제1 발광 셀(LEC1) 및 제2 발광 셀(LEC2)을 포함하는 것으로 설명한다.
기판(100)의 일 면(102)에 기판(100)과 동일한 물질의 제1 층(LY1-1, LY2-1)과, 기판(100)과 상이한 물질의 제2 층(LY1-2, LY2-2)이 순차적으로 적층된 돌출 패턴들(PRT1, PRT2)이 제공될 수 있다. 일 실시예에 따르면, 제1 층(LY1-1, LY2-1)은 사파이어를 포함하고, 제2 층(LY1-2, LY2-2)은 SiO2을 포함할 수 있다.
기판(100)은 제1 발광 셀(LEC1)이 배치되는 제1 영역(AR1), 제2 발광 셀(LEC12이 배치되는 제2 영역(AR2), 제1 영역(AR1) 및 제2 영역(AR2) 사이에 배치되는 제3 영역(AR3), 및 제1 영역(AR1) 및 제2 영역(AR2)과 기판(100)의 외곽(104) 사이의 제4 영역(AR4)을 포함할 수 있다. 제3 영역(AR3) 및 제4 영역(AR4)은 연결된 구조를 가질 수 있다.
돌출 패턴들(PRT1, PRT2)은 제1 영역(AR1) 및 제2 영역(AR2)에 배치되는 제1 돌출 패턴들(PRT1)과, 제3 영역(AR3) 및 제4 영역(AR4)에 배치되는 제2 돌출 패턴들(PRT2)을 포함할 수 있다. 제1 돌출 패턴들(PRT1) 각각의 높이와 제2 돌출 패턴들(PRT2) 각각의 높이는 상이할 수 있다. 일 실시예에 따르면, 제1 돌출 패턴들(PRT1) 각각의 제2 층(LY1-2, LY2-2)의 높이가 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY1-2, LY2-2)의 높이와 상이할 수 있다.
제1 발광 셀(LEC1) 및 제2 발광 셀(LEC2) 각각은 제1 도전형 반도체층(110) 및 메사 구조물(MS)을 포함할 수 있다. 메사 구조물(MS)은 제1 도전형 반도체층(110)의 일부를 노출시키도록 제1 도전형 반도체층(110)보다 작은 크기를 가질 수 있다. 제1 도전형 반도체층(110) 및 메사 구조물(MS) 각각은 경사진 측면을 가질 수 있다. 한편, 메사 구조물(MS)은 수직 적층된 활성층(120), 제2 도전형 반도체층(130), 및 오믹층(140)을 포함할 수 있다.
발광 소자는 제1 발광 셀(LEC1) 및 제2 발광 셀(LEC2)을 덮도록 기판(100) 상에 배치된 절연막(DL)을 더 포함할 수 있다. 절연막(DL)은 제1 발광 셀(LEC1) 및 제2 발광 셀(LEC2)을 덮고, 제1 발광 셀(LEC1) 및 제2 발광 셀(LEC2) 사이의 기판(100)의 제3 영역(AR3)과, 제1 영역(AR1) 및 제2 영역(AR2)과 기판(100)의 외곽(104) 사이의 기판(100)의 제4 영역(AR4)으로 연장될 수 있다. 일 실시예에 따르면, 절연막(DL)의 단부는 기판(100)의 외곽(104)과 동일 평면일 수 있다.
절연막(DL)은 복수의 SiO2층 및 복수의 TiO2층이 교번되어 적층된 분산 브래그 반사기를 포함할 수 있다. 제2 영역(AR2)에서, 절연막(DL)은 제2 돌출 패턴들(PRT2)의 제2 층들(LY2-2) 각각과 접착될 수 있다. 이 경우, 제2 층들(LY2-2)은 SiO2을 포함하고, 절연막(DL)의 첫 번째 층이 SiO2층이어서, 동질의 물성으로 접착력을 향상시킬 수 있다. 절연막(DL)은 도 1에서 설명된 절연막(DL)과 동일하여 그 상세한 설명을 생략하기로 한다.
발광 소자는, 절연막(DL) 상에서 제2 발광 셀(LEC2)의 제1 도전형 반도체층(110)과 전기적으로 연결되는 제1 패드(PD1)과, 제1 발광 셀(LEC1)의 오믹층(140)과 전기적으로 연결되는 제2 패드(PD2)와, 절연막(DL) 상에서 제1 발광 셀(LEC1)의 제1 도전형 반도체층(110)과 제2 발광 셀(LEC2)의 오믹층(140)과 전기적으로 연결되는 연결 패드(CPD)를 포함할 수 있다.
본 실시예에 따른 발광 소자의 구성요소들은 도 1a 내지 도 1e에서 설명된 발광 소자의 구성요소들과 유사하여 그 상세한 설명을 생략하기로 한다.
이하, 도 1a 및 도 1b에 도시된 발광 소자를 제조하는 방법을 설명하기로 한다.
도 4 내지 도 9는 본 발명의 일 실시예에 따른 발광 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 초기 기판(100p)을 마련할 수 있다.
초기 기판(100p)의 일 면(102) 상에 일 물질막(ML)을 형성할 수 있다. 물질막(ML)은 기판(100)과 굴절률이 상이한 물질을 포함할 수 있다. 일 실시예에 따르면, 초기 기판(100p)은 사파이어를 포함하고, 물질막(ML)은 SiO2을 포함할 수 있다.
일 실시예에 따르면, SiO2을 포함하는 물질막(ML)은 PECVD에 의해 형성될 수 있다. PECVD 공정을 이용하여 형성된 SiO2은 e-빔을 통해 형성된 SiO2보다 더 조밀한 결정 구조를 가질 수 있다.
도 5를 참조하면, 물질막(ML) 상에 마스크 패턴을 형성한 후, 마스크 패턴을 식각 마스크로 사용하여 물질막(ML) 및 초기 기판(100p)을 식각하여, 복수의 돌출 패턴들(PRT)을 형성할 수 있다. 물질막(ML) 및 초기 기판(100p)은 Cl2 및 BCl3 에천트(echant)를 이용하는 건식 식각 공정으로 식각될 수 있다.
돌출 패턴들(PRT)을 형성한 후, 마스크 패턴은 제거될 수 있다.
돌출 패턴들(PRT)을 형성함으로써, 초기 기판(100p)의 일 면(102)보다 낮은 일 면(102)을 갖는 기판(100)이 형성될 수 있다. 돌출 패턴들(PRT) 각각은 기판(100)과 동일한 물질을 포함하는 제1 층(LY1)과, 제1 층(LY1) 상에 기판(100)과 상이한 물질을 포함하는 제2 층(LY2)을 포함할 수 있다. 예컨대, 제1 층(LY1)은 사파이어를 포함하고, 제2 층(LY2)은 SiO2을 포함할 수 있다.
일 실시예에 따르면, 돌출 패턴들(PRT) 사이는 기판(100)의 일 면(102)이 노출될 수 있다.
도 6을 참조하면, 돌출 패턴들(PRT)이 형성된 기판(100) 상에 제1 도전형 반도체층(110), 활성층(120), 제2 도전형 반도체층(130), 및 오믹층(140)을 순차적으로 형성할 수 있다.
기판(100) 상에 제1 도전형 반도체층(110), 활성층(120), 및 제2 도전형 반도체층(130)은 MOCVD(Metal-Organic Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), HVPE(Hydride Vapor Phase Epitaxy), MOC(Metal-Organic Chloride) 등의 성장법을 이용하여 순차적으로 형성할 수 있다.
돌출 패턴들(PRT)의 제2 층(LY2)은 SiO2을 포함하며, 돌출 패턴들(PRT) 사이에 노출된 기판(100)의 일 면(102)은 사파이어를 포함함으로써, 제1 도전형 반도체층(110)은 돌출 패턴들(PRT) 사이에 노출된 기판(100)의 일 면(102)으로부터 성장될 수 있다. 제1 도전형 반도체층(110)은 돌출 패턴들(PRT)의 측면 및 상면을 완전하게 덮도록 상부 방향으로 성장될 수 있다. 제1 도전형 반도체층(110)은 돌출 패턴들(PRT) 각각의 측부에 대응하는 위치에 제1 공동들(VD1)을 의도적으로 형성할 수 있다. 제2 공동들(VD2)은 제1 도전형 반도체층(110)을 성장하는 동안 생성될 수 있다.
이어서, 제2 도전형 반도체층(130) 상에 화학적 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 오믹층(140)을 형성할 수 있다.
도 7을 참조하면, 오믹층(140), 제2 도전형 반도체층(130), 및 활성층(120)을 식각하여 제1 도전형 반도체층(110)을 노출시키는 메사 구조물(MS)을 형성할 수 있다. 이어서, 제1 도전형 반도체층(110)을 식각하여, 기판(100)의 제2 영역(AR2)을 노출시킬 수 있다.
일 실시예에 따르면, 제1 도전형 반도체층(110)을 식각하는 동안, 제1 영역(AR1)에서 제1 도전형 반도체층(110)에 의해 덮인 돌출 패턴들(PRT1)은 식각되지 않으나, 제2 영역(AR2)에 형성된 돌출 패턴들(PR1)의 제2 층(LY2)들이 식각될 수 있다.
설명의 용이함을 위해, 돌출 패턴들(PRT1, PRT2)은 제1 영역(AR1)에서 제1 도전형 반도체층(110)에 덮인 제1 돌출 패턴들(PRT1)과, 제2 영역(AR2)에 배치된 제2 돌출 패턴들(PRT2)을 형성할 수 있다. 제2 돌출 패턴들(PRT2)은 제1 도전형 반도체층(110)의 식각(또는 메사 구조물(MS) 형성)에 의해 제1 돌출 패턴들(PRT1) 각각보다 작은 높이를 가질 수 있다. 일 실시예에 따르면, 제1 돌출 패턴들(PRT1) 각각의 제2 층(LY2)의 높이가 제2 돌출 패턴(PRT2)의 제2 층(LY2)의 높이보다 클 수 있다.
본 실시예에서는 메사 구조물(MS)을 형성한 후, 제1 도전형 반도체층(110)을 식각하는 것으로 설명하였으나, 제1 도전형 반도체층(110)을 식각한 후 메사 구조물(MS)을 형성할 수도 있다. 제1 도전형 반도체층(110)을 식각하는 동안 제2 영역(AR2)의 돌출 패턴들(PRT2)이 식각되고 메사 구조물(MS)을 형성하는 동안 제2 영역(AR2)의 돌출 패턴들(PRT2)이 더 식각될 수 있다.
도 8을 참조하면, 메사 구조물(MS)에 의해 노출된 제1 도전형 반도체층(110) 상에서 제1 도전형 반도체층(110) 전기적으로 접촉되는 제1 도전 패턴(CP1)과, 오믹층(140) 상에서 오믹층(140)과 전기적으로 접촉되는 제2 도전 패턴(CP2)을 형성할 수 있다.
도 9를 참조하면, 제1 도전 패턴(CP1), 제2 도전 패턴(CP2), 메사 구조물(MS) 및 제1 도전형 반도체층(110)을 덮도록 기판(100) 상에 절연막(DL)을 형성할 수 있다.
절연막(DL)은 복수의 SiO2층 및 복수의 TiO2층이 교번되어 적층된 분산 브래그 반사기를 포함할 수 있다. 이 경우, 절연막(DL) 내 SiO2층은 e-빔에 의해 형성될 수 있다.
일 실시예에 따르면, 제2 영역(AR2)에서 절연막(DL)은 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY2)과 접착할 수 있다. 전술한 바와 같이, 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY2)은 PECVD로 형성된 SiO2을 포함하고, 제2 층(LY2)과 접하는 절연막(DL)의 첫 번째 층은 e-빔으로 형성된 SiO2층이어서, 동일 물성의 두 개의 층이 접할 수 있다. 따라서, 제2 층(LY2) 및 절연막(DL) 사이의 계면이 구분하기 어려우나, 제2 돌출 패턴들(PRT2)과 절연막(DL)은 서로 접하는 부분이 동일 물성을 가짐으로써, 접착 신뢰성이 향상될 수 있다. 따라서, 후속 공정에서 절연막(DL)이 박리되는 문제를 방지할 수 있다. 특히, 제2 돌출 패턴들(PRT2) 각각의 제2 층(LY2)이 PECVD로 형성되어 밀도 높은 구조를 가짐으로써, 절연막(DL)과의 접착력을 향상시킬 수 있다.
도 1b를 참조하면, 절연막(DL)을 식각하여, 제1 도전 패턴(CP1)을 노출시키는 제1 홀과 제2 도전 패턴(CP2)을 노출시키는 제2 홀을 형성한 후, 제1 홀을 통해 제1 도전 패턴(CP1)과 전기적으로 연결되는 제1 패드(PD1)와 제2 홀을 통해 제2 도전 패턴(CP2)과 전기적으로 연결되는 제2 패드(PD2)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
PRT1, PRT2, PRT: 돌출 패턴
LY1-1, LY2-1, LY1: 제1 층
LY1-2, LY2-2, LY2: 제2 층
110: 제1 도전형 반도체층
120: 활성층
130: 제2 도전형 반도체층
140: 오믹층
MS: 메사 구조물

Claims (19)

  1. 기판;
    상기 기판 상에 배치되며, 상기 기판을 구성하는 물질과 동일한 물질을 포함하는 제1 층과, 상기 제1 층 상에 상기 기판을 구성하는 물질과 다른 물질을 포함하는 제2 층을 포함하는 복수의 돌출 패턴들; 및
    상기 기판의 제1 영역에 배치되는 발광부를 포함하되,
    상기 제2 영역은 상기 제1 영역과 상기 기판의 외곽 사이의 영역을 포함하며,
    상기 제1 영역에 배치된 돌출 패턴의 높이와 상기 제2 영역에 배치된 돌출 패턴의 높이는 서로 상이한 발광 소자.
  2. 제1항에 있어서,
    상기 제1 영역에 배치된 돌출 패턴의 제2 층과 상기 제2 영역에 배치된 돌출 패턴의 제2 층의 높이가 상이한 발광 소자.
  3. 제1항에 있어서,
    상기 발광부 상에서, 상기 기판의 제2 영역으로 연장하는 절연막을 더 포함하는 발광 소자.
  4. 제3항에 있어서,
    상기 제2 영역에 배치된 돌출 패턴과 상기 절연막이 접하는 발광 소자.
  5. 제3항에 있어서,
    상기 절연막은 복수의 실리콘 산화물층 및 복수의 타타늄 산화물층이 교번되어 적층된 분산 브래그 반사기(Distributed Bragg Reflector)를 포함하는 발광 소자.
  6. 제5항에 있어서,
    상기 제2 층은 실리콘 산화물을 포함하고,
    상기 제2 층과 접하는 절연막은 제1 실리콘 산화물층을 포함하되,
    상기 제2 영역에 배치된 돌출 패턴의 제1 층 상에 통합 실리콘 산화물층이 형성되는 발광 소자.
  7. 제6항에 있어서,
    상기 절연막의 제1 실리콘 산화물층은 상기 기판 상에서 제1 두께를 가지며,
    상기 통합 실리콘 산화물층에서 상기 제1 두께를 뺀 제2 두께는 상기 제2 영역에서 상기 돌출 패턴의 제2 층의 높이인 발광 소자.
  8. 제7항에 있어서,
    상기 제1 영역에 배치된 돌출 패턴의 제2 층의 높이는 상기 제2 영역에 배치된 돌출 패턴의 제2 층의 높이보다 큰 발광 소자.
  9. 제1항에 있어서,
    상기 돌출 패턴들 각각은 상기 기판으로부터 멀어질수록 좁아지는 폭을 갖는 발광 소자.
  10. 제1항에 있어서,
    상기 돌출 패턴들 각각은 그 단면이 원형을 가지며 일 정점으로 수렴하며, 곡면의 측벽을 갖는 발광 소자.
  11. 제1항에 있어서,
    상기 발광부는, 상기 제1 및 제2 층들 계면에서 상기 제1 층에 접하여 형성되는 제1 공동(void)를 포함하는 발광 소자.
  12. 제11항에 있어서,
    상기 발광부는, 상기 공동들과 상기 기판 사이에 생성되며, 상기 제1 공동보다 작은 크기를 갖는 제2 공동을 더 포함하는 발광 소자.
  13. 제1항에 있어서,
    상기 제2 층은 상기 제1 층보다 큰 굴절률을 갖는 발광 소자.
  14. 제1항에 있어서,
    상기 돌출 패턴들 각각의 제2 층은 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition) 공정으로 형성된 실리콘 산화물을 포함하는 발광 소자.
  15. 기판;
    상기 기판 상에 배치되며, 상기 기판을 구성하는 물질과 동일한 물질을 포함하는 제1 층과, 상기 제1 층 상에 상기 기판을 구성하는 물질과 다른 물질을 포함하는 제2 층을 포함하는 복수의 돌출 패턴들;
    상기 기판의 제1 영역에 배치되는 제1 발광 셀; 및
    상기 기판의 제2 영역에 배치되는 제2 발광 셀을 포함하되,
    상기 제3 영역은 상기 제1 및 제2 영역들 사이의 영역과, 상기 제1 및 제2 영역들 각각과 상기 기판의 외곽 사이의 영역을 포함하며,
    상기 제1 및 제2 영역들에 배치된 돌출 패턴들 각각의 높이는 상기 제3 영역에 배치된 돌출 패턴의 높이와 상이한 발광 소자.
  16. 제15항에 있어서,
    상기 제1 및 제2 영역들 각각에 배치된 돌출 패턴의 제2 층과 상기 제3 영역에 배치된 돌출 패턴의 제2 층의 높이가 상이한 발광 소자.
  17. 제15항에 있어서,
    상기 제1 및 제2 발광 셀들 상에서, 상기 기판의 제3 영역으로 연장하는 절연막을 더 포함하는 발광 소자.
  18. 제17항에 있어서,
    상기 제3 영역에 배치된 돌출 패턴과 상기 절연막이 접하는 발광 소자.
  19. 제17항에 있어서,
    상기 절연막은 복수의 실리콘 산화물층 및 복수의 티타늄 산화물층이 교번되어 적층된 분산 브래그 반사기를 포함하는 발광 소자.
KR1020180152769A 2018-11-30 2018-11-30 발광 소자 KR20200065872A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180152769A KR20200065872A (ko) 2018-11-30 2018-11-30 발광 소자
PCT/KR2019/008275 WO2020111429A1 (ko) 2018-11-30 2019-07-05 발광 소자
CN201910694186.8A CN111261760A (zh) 2018-11-30 2019-07-30 发光元件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180152769A KR20200065872A (ko) 2018-11-30 2018-11-30 발광 소자

Publications (1)

Publication Number Publication Date
KR20200065872A true KR20200065872A (ko) 2020-06-09

Family

ID=70854095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180152769A KR20200065872A (ko) 2018-11-30 2018-11-30 발광 소자

Country Status (3)

Country Link
KR (1) KR20200065872A (ko)
CN (1) CN111261760A (ko)
WO (1) WO2020111429A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022050510A1 (ko) * 2020-09-04 2022-03-10 주식회사 포톤웨이브 자외선 발광소자 및 이를 포함하는 발광소자 패키지
KR20220040180A (ko) * 2020-09-23 2022-03-30 주식회사 포톤웨이브 자외선 발광소자 및 이를 포함하는 발광소자 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140038785A (ko) * 2012-09-21 2014-03-31 서울바이오시스 주식회사 요철 패턴을 갖는 기판을 구비하는 발광다이오드 및 그의 제조방법
CN103811612B (zh) * 2012-11-12 2017-01-18 展晶科技(深圳)有限公司 发光二极管制造方法及发光二极管
KR20140078250A (ko) * 2012-12-17 2014-06-25 엘지이노텍 주식회사 발광소자, 발광 소자 제조방법 및 조명 시스템
KR20150035211A (ko) * 2013-09-27 2015-04-06 서울바이오시스 주식회사 넓은 지향각 및 균일한 조도를 갖는 발광 소자 및 그 제조 방법
KR20150072068A (ko) * 2013-12-19 2015-06-29 서울바이오시스 주식회사 개선된 광 추출 효율을 갖는 발광 다이오드 및 그것을 제조하는 방법
KR20160015731A (ko) * 2014-07-31 2016-02-15 서울바이오시스 주식회사 발광 다이오드 및 그 제조 방법
KR102284535B1 (ko) * 2014-11-12 2021-08-02 서울바이오시스 주식회사 발광 소자 및 그 제조 방법
KR102282137B1 (ko) * 2014-11-25 2021-07-28 삼성전자주식회사 반도체 발광소자 및 이를 구비한 반도체 발광장치
KR102382440B1 (ko) * 2015-06-22 2022-04-05 삼성전자주식회사 반도체 발광소자
KR102440222B1 (ko) * 2016-05-27 2022-09-06 서울바이오시스 주식회사 발광 다이오드

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022050510A1 (ko) * 2020-09-04 2022-03-10 주식회사 포톤웨이브 자외선 발광소자 및 이를 포함하는 발광소자 패키지
US11682747B2 (en) 2020-09-04 2023-06-20 Photon Wave Co.. Ltd. Ultraviolet light emitting element and light emitting element package including the same
KR20220040180A (ko) * 2020-09-23 2022-03-30 주식회사 포톤웨이브 자외선 발광소자 및 이를 포함하는 발광소자 패키지

Also Published As

Publication number Publication date
WO2020111429A1 (ko) 2020-06-04
CN111261760A (zh) 2020-06-09

Similar Documents

Publication Publication Date Title
US10749075B2 (en) Semiconductor light-emitting device
US8772805B2 (en) High efficiency light emitting diode and method for fabricating the same
US8410506B2 (en) High efficiency light emitting diode
CN210489638U (zh) 发光元件
EP2747156A2 (en) High efficiency light emitting diode
KR102022659B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
US11894491B2 (en) Semiconductor light-emitting device
JP2008066554A5 (ko)
US10862004B2 (en) Ultraviolet semiconductor light emitting devices
KR20200065872A (ko) 발광 소자
KR101154511B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR101669640B1 (ko) 고효율 발광 다이오드 및 그 제조 방법
KR101916369B1 (ko) 발광 다이오드
KR101773582B1 (ko) 고효율 발광 다이오드
TWI816191B (zh) 發光元件
JP5404808B2 (ja) 発光素子
KR102673668B1 (ko) 발광 소자 및 이의 제조 방법
US20240136472A1 (en) Semiconductor light-emitting device
KR101791159B1 (ko) 고효율 발광 다이오드 및 그 제조 방법
KR101744933B1 (ko) 고효율 발광 다이오드
KR20220161191A (ko) 발광 소자
KR20230026248A (ko) 발광소자
KR101138978B1 (ko) 고효율 발광 다이오드 및 그것을 제조하는 방법
KR101478334B1 (ko) 발광 다이오드 및 그 제조방법
KR20130037625A (ko) 발광다이오드 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal