KR20230026248A - 발광소자 - Google Patents

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KR20230026248A
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light emitting
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semiconductor
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자오-싱 전
즈-샹 쉬
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에피스타 코포레이션
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Abstract

발광소자는, 제1 표면 및 제1 표면에 대향하는 제2 표면을 구비한 기판; 및 기판의 제1 표면에 위치하고, 제1 반도체층 및 제1 반도체층에 위치하는 반도체 메사를 포함하는 제1 발광유닛을 포함하고, 발광소자의 평면도에서 보면, 제1 반도체층은 제1 측변 및 제1 측변으로부터 돌출된 제1 돌출부를 포함하고, 반도체 메사는 제2 측변 및 제2 측변으로부터 함몰되고, 제1 돌출부에 대향하는 제2 오목부를 포함한다.

Description

발광소자{LIGHT-EMITTING DEVICE}
본 발명은 발광소자에 관한 것으로, 특히 복수의 발광유닛을 포함하는 발광소자에 관한 것이다.
발광 다이오드(Light-Emitting Diode, LED)는 고체 상태의 반도체 발광 소자로서, 전력 소비가 낮고, 생성되는 열 에너지가 적고, 작동 수명이 길고, 충격을 방지하며, 부피가 작고, 반응 속도가 빠르고, 안정된 발광 파장과 같은 우수한 광전 특성을 갖는 장점이 있다. 따라서 발광 다이오드는 가전 제품, 장치 지시등 및 광전 제품 등에 널리 사용된다.
본 발명은 전술한 상황을 감안하여 이루어진 발명이다.
본 발명의 일 실시예에 따르면, 발광소자는 제1 표면 및 제1 표면에 대향하는 제2 표면을 구비한 기판; 및 기판의 제1 표면에 위치하고, 제1 반도체층 및 제1 반도체층상에 위치하는 반도체 메사를 포함하는 제1 발광유닛;을 포함하고, 발광소자의 평면도에서 보면, 제1 반도체층은 제1 측변 및 제1 측변으로부터 돌출된 제1 돌출부를 포함하고, 반도체 메사는 제2 측변 및 제2 측변으로부터 함몰되고, 제1 돌출부에 대향하는 제2 오목부를 포함한다.
도 1은 본 발명의 일 실시예에 의해 개시된 발광소자(1)의 평면도이다.
도 2는 도 1의 절단선 Y-Y'에 따른 발광소자(1)의 단면도이다.
도 3은 도 1의 위치 I의 부분 확대도이다.
도 4는 본 발명의 일 실시예에 의해 개시된 발광소자(2)의 평면도이다.
도 5는 도 4의 절단선 Y-Y'에 따른 발광소자(2)의 단면도이다.
도 6은 도 4의 위치 II의 부분 확대도이다.
도 7은 도 1의 위치 III 또는 도 4의 위치 III의 부분 평면도이다.
도 8은 본 발명의 일 실시예에 따른 발광장치(3)의 개략도이다.
도 9는 본 발명의 일 실시예에 따른 발광장치(4)의 개략도이다.
본 발명의 설명을 보다 상세하고 완전하게 하기 위해, 하기 실시예의 설명 및 관련 도면을 결합하여 참조하기 바란다. 다만, 하기 실시예는 본 발명의 발광 소자에 대한 예시일 뿐, 본 발명은 하기 실시예에 의해 한정되지 않는다. 또한, 별도로 한정하지 않는 한, 본 명세서의 실시예에 기재된 구성 부품의 크기, 재질, 형상, 상대적인 배치 등은 단순한 설명일 뿐, 본 발명의 범위는 이에 한정되지 않는다. 또한 각 도면에 나타낸 구성 요소의 크기 또는 위치 관계 등은 명확한 설명을 위해 확대될 수 있다. 또한, 하기 설명에서, 상세한 설명을 적절하게 생략하기 위해, 동일하거나 또는 유사한 구성요소에 대해 동일한 명칭, 부호로 나타냈다.
도 1은 본 발명의 일실시예에 의해 개시된 발광소자(1)의 평면도이다. 도 2는 도 1의 절단선 Y-Y'에 따른 발광소자(1)의 단면도이다. 도 3은 도 1의 위치 I의 부분 확대도이다. 도 4는 본 발명의 일 실시예에 의해 개시된 발광소자(2)의 평면도이다. 도 5는 도 4의 절단선 Y-Y'에 따른 발광소자(2)의 단면도이다. 도 6은 도 4의 위치 II의 부분 확대도이다.
발광소자(1 또는 2)는 작은 수평 면적을 가진 소형 발광다이오드칩을 구비하고, 적어도 임의의 한 변은 200㎛ 이하이지만, 80㎛보다 큰 길이를 가진다. 예를 들면 230㎛×180㎛ 또는 150㎛×90㎛의 크기를 가진다. 그러나 실시예의 발광소자(1 또는 2)의 가로 길이 및 세로 길이는 상기 내용에 한정되지 않는다. 또한, 발광소자(1 또는 2)는 얇은 두께의 소형 발광다이오드칩을 구비한다. 발광소자(1 또는 2)는 약 100㎛ 이하의 두께를 가질 수 있고, 바람직하게는 40㎛ 이상 90㎛ 이하의 두께를 가진다. 발광소자(1 또는 2)는 7mA/mm2 이상, 250mA/mm2 이하의 전류 밀도로 구동될 수 있다. 본 실시예의 발광소자(1 또는 2)는 소형 또는 박형의 다양한 발광장치에 응용될 수 있다.
도 1 ~ 도 2 및 도 4 ~ 도 5에 도시한 바와 같이, 발광소자(1 또는 2)는 기판(10)을 포함한다. 기판(10)은 제1 표면(100) 및 제1 표면(100)에 대향하는 제2 표면(110)을 구비한다. 복수의 발광유닛(1a, 1b)은 트렌치(100)를 통해 기판(10)의 제1 표면(100)에 서로 이격되어 형성된다. 본 발명의 실시예는 2개의 발광유닛(1a, 1b)으로만 예시적으로 설명하였으나, 본 발명의 발광소자(1 또는 2)에 포함된 발광유닛의 수는 2개에 한정되지 않는다.
도 1 및 도 4에 도시한 바와 같이, 트렌치(1000)는 발광유닛(1a, 1b)에 의해 서로 이격된다. 이에 따라, 기판(10)의 제1 표면(100)은 트렌치(1000)에 노출된다. 트렌치(1000)는 리소그래피 및 식각 공정으로 형성된다. 발광유닛(1a, 1b)은 트렌치(1000)를 사이에 두고 서로 마주한다. 도 2 또는 도 5에 도시한 바와 같이, 제1 발광유닛(1b) 및 제2 발광유닛(1a)은 반도체 적층(20b, 20a)를 각각 포함한다. 반도체 적층(20b, 20a)은 각 제1 반도체층(21b, 21a), 제2 반도체층(22a, 22b), 및 활성층(23a, 23b)을 포함하고, 활성층(23a, 23b)은 제1 반도체층(21a, 21b) 및 제2 반도체층(22a, 22b)사이에 각각 위치한다. 발광유닛(1a, 1b)의 서로 마주하는 측면을 내측면으로 정의하고, 이외의 측면은 외측면으로 정의한다. 제1 발광유닛(1b)의 제1 반도체층(21b) 및 제2 발광유닛(1a)의 제1 반도체층(21a)도 내측면 및 외측면을 각각 포함한다. 예를 들면, 제1 반도체층(21a, 21b)은 내측면(20a1, 20b1) 및 3개의 외측면(20a2, 20b2)를 각각 포함한다. 도 2 또는 도 5에 도시한 바와 같이, 제1 반도체층(21a, 21b)의 외측면(20a2, 20b2) 및 내측면(20a1, 20b1)은 경사질 수 있다. 그러나 본 발명은 이에 한정하지 않으며, 또한 트렌치(1000)에 인접한 내측면(20a1, 20b1)만이 상대적으로 경사지고, 외측면(20a2, 20b2)은 기판(10)의 측면(10s)에 대해 정렬될 수 있다. 예를 들면, 제1 반도체층(21a, 21b)의 외측면(20a2, 20b2)은 기판(10)과 같이 스크라이빙으로 형성된다. 내측면(20a1, 20b1)에 비해, 외측면(20a2, 20b2)은 비교적 가파르고, 예를 들면 기판(10)의 제1 표면(100)의 수직면과 수직하다.
도 1 또는 도 4에 도시한 바와 같이, 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 주변에 기판(10)의 제1 표면(100)을 노출시킨다. 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 주변에 노출된 영역을 분리영역(ISO)으로 칭한다. 발광소자(1 또는 2)는 제1 변(11) 및 제1 변(11)과 연결된 제2 변(12)을 구비한다. 도 7은 도 1의 위치 III 또는 도 4의 위치 III의 부분 평면도이다. 도 7에 도시한 바와 같이, 분리영역(ISO)은 제1 변(11)에 대하여 제1 거리(d1)를 구비하고, 분리영역(ISO)은 제2 변(12)에 대하여 제2 거리(d2)를 구비하고, 제1 거리(d1)와 제2 거리(d2)는 다른 폭을 가진다. 제1 거리(d1), 제2 거리(d2)는 1㎛~50㎛이고, 바람직하게는 30㎛ 미만이고, 더욱 바람직하게는 15㎛ 미만인 폭을 포함한다. 일 실시예에서, 제1 거리(d1)는 1㎛~30㎛이고, 바람직하게는 3㎛~20㎛이고, 더욱 바람직하게는 5㎛~15㎛인 폭을 포함한다. 제2 거리(d2)는 0.5㎛~20㎛이고, 바람직하게는 2㎛~12㎛이고, 더욱 바람직하게는 3㎛~9㎛인 폭을 포함한다.
도 2 및 또는 도 5에 도시한 바와 같이, 반도체 적층(20a, 20b)의 가장자리 부분을 건식 식각 또는 습식 식각하여 제1 반도체층(21a, 21b)를 노출시킨다. 식각 후 남은 부분은 제1 반도체층(21a, 21b) 상에 설치된 반도체 메사(20ma, 20mb)를 구성한다. 반도체 메사(20ma, 20mb)는 제1 반도체층(21a, 21b)에 의해 둘러싸인 내측에 위치 한정될 수 있다. 반도체 메사(20ma, 20mb)는 제2 반도체층(22a, 22b) 및 활성층(23a, 23b)을 포함하고, 활성층(23a, 23b)은 제1 반도체층(21a, 21b) 및 제2 반도체층(22a, 22b) 사이에 각각 위치한다.
반도체 메사(20ma)는 제2 반도체층(22a) 및 활성층(23a)을 관통하는 통홀(200)을 포함할 수 있다. 도 1에 도시한 바와 같이, 반도체 메사(20ma)에 복수의 통홀(200)이 형성될 수 있으나, 또한 도 4에 도시한 바와 같이 단일의 통홀(200)이 형성될 수도 있다. 평면도에서, 통홀(200)은 긴 스트립 형상, 타원형 또는 원형일 수 있다.
도 1 또는 도 4에 도시한 바와 같이, 제1 발광유닛(1b) 및 제2 발광유닛(1a)에 위치하는 제1 반도체층(21b, 21b)은 평면도에서 서로 보완된 형상을 구비한다. 구체적으로, 제1 발광유닛(1b)상의 제1 반도체층(21b)에는 제1 발광유닛(1b) 밖으로 연신되는 제1 돌출부(210b)가 형성되고, 제2 발광유닛(1a)상의 제1 반도체층(21a)에는 제2 발광유닛(1a) 안으로 연신되는 제1 오목부(210a)가 대응하여 형성된다.
제1 발광유닛(1b) 상의 반도체 메사(20ma) 및 제2 발광유닛(1a) 상의 반도체 메사(20ma)에는 반도체 메사(20mb, 20ma) 내로 연신된 제2 오목부(220b) 및 제3 오목부(220a)가 각각 형성될 수 있다. 제1 반도체층(21b, 21b)은 제2 오목부(220b) 및 제3 오목부(220a)를 통해 노출된다. 제2 오목부(220b) 및 제3 오목부(220a)는 각각 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 반도체 메사(20mb, 20ma)의 내부로 연신되어 형성된다. 구체적으로, 도 1 또는 도 4에 도시한 바와 같이, 제2 오목부(220b) 및 제3 오목부(220a)는 반도체 메사(20mb, 20ma)의 일 측변(m1, m1')으로부터 대향하는 타 측변(m2, m2')을 향해 연신된다. 제2 오목부(220b) 및 제3 오목부(220a)의 수는 1개일 수도 있고, 2개(포함) 이상일 수도 있다. 제1 발광유닛(1b)에 설치된 제1 돌출부(210b)의 수는 제1 발광유닛(1b)에 설치된 제2 오목부(220b)의 수와 동일하다. 제1 발광유닛(1b)에 설치된 제2 오목부(220b)의 수는 제2 발광유닛(1a)에 설치된 제3 오목부(220a)의 수와 동일하다.
본 실시예에서, 발광소자(1 또는 2)의 평면도에서 보면, 도 1 또는 도 4에 도시한 바와 같이, 발광소자(1 또는 2)의 제1 변(11)에 평행한 방향에서, 제2 발광유닛(1a)에 설치된 제1 오목부(210a) 및/또는 제3 오목부(220a)는 제1 발광유닛(1b)에 설치된 제2 오목부(220b)보다 큰 최대폭을 각각 구비한다. 발광소자(1 또는 2)의 제2 변(12)에 평행한 방향에서, 제1 발광유닛(1b)에 설치된 제2 오목부(220b) 또는 제2 발광유닛(1a)에 설치된 제3 오목부(220a)는 각자의 최대폭보다 작은 함몰 깊이를 구비한다. 일 실시예에서, 제2 오목부(220b)의 함몰 깊이는 제3 오목부(220a)의 함몰 깊이보다 크다.
도 3은 도 1의 위치 I의 부분 확대도이다. 도 6은 도 4의 위치 II의 부분 확대도이다. 도 3 또는 도 6에 도시한 바와 같이, 제1 발광유닛(1b)의 제1 반도체층(21b)은 제1 측변(211b) 및 제1 발광유닛(1b)의 외부의 방향으로 제1 측변(211b)으로부터 돌출된 제1 돌출부(210b)를 포함한다. 상기 제1 돌출부(210b)는 제1 돌출부(210b)의 2개의 엔드포인트 사이의 가상선이 제1 반도체층(21b)의 내부에 위치함을 의미한다. 제1 발광유닛(1b)상의 반도체 메사(20mb)는 제2 측변(222b) 및 제1 발광유닛(1b)의 내부의 방향으로 제2 측변(222b)로부터 함몰된 제2 오목부(220b)를 포함한다. 상기 제2 오목부(220b)는 제2 오목부(220)상의 2개의 엔드포인트 사이의 가상선이 반도체 메사(20mb)의 외부에 위치함을 의미한다. 평면도에서, 제1 돌출부(210b)는 제1 발광유닛(1b)의 제1 측변(211b)을 넘어 돌출된 형상을 구비하고, 제1 반도체층(21b)의 제1 돌출부(210b)의 위치는 반도체 메사(20mb)의 제2 오목부(220b)에 대응된다. 즉, 제1 발광유닛(1b)의 제1 반도체층(21b)의 제1 돌출부(210b)와 반도체 메사(20mb)의 제2 오목부(220b)의 연신 방향은 반대이다. 후속 제조 공정에서 형성된 제1 전극(51b)이 더욱 좋은 전류 분산 효과에 도달하도록 하기 위해, 제1 돌출부(210b)는 제2 오목부(220b)의 제2 곡률 반경보다 큰 제1 곡률 반경을 포함한다.
도 3 또는 도 6에 도시한 바와 같이, 제2 발광유닛(1a)의 제1 반도체층(21a)은 내부로 연신된 제1 오목부(210a)를 구비한다. 제2 발광유닛(1a)의 제1 오목부(210a)의 형상은 제1 발광유닛(1b)상의 제1 돌출부(210b)의 형상과 서로 보완적이고, 반도체 메사(20ma)의 제3 오목부(220a)의 위치 및 형상은 제1 반도체층(21a)의 제1 오목부(210a)의 위치 및 형상과 대응된다.
구체적으로, 제2 발광유닛(1a)상의 제1 반도체층(21a)은 제1 측변(211a) 및 제1 오목부(210a)를 포함한다. 제2 발광유닛(1a)의 내부 방향을 향해, 제1 오목부(210a)는 제1 측변(211a)으로부터 함몰되고, 제1 발광유닛(1b)상의 제1 돌출부(210b)에 대향된다. 제2 발광유닛(1a)상의 반도체 메사(20ma)는, 제2 측변(222a) 및 제2 측변(222a)으로부터 함몰되면서 제1 발광유닛(1b)상의 제1 돌출부(210b)에 대향되는 제3 오목부를 포함한다.
2개의 인접한 발광유닛(1a, 1b)의 반도체 메사(20ma, 20mb)의 제3 오목부(220a) 및 제2 오목부(220b)의 위치는 서로 대응된다. 제1 돌출부(210b) 및 제2 오목부(220b)의 수량 증가에 따라, 후속 제조 공정에서 제1 돌출부(210b)에 형성된 제1 전극(51b)의 수량도 증가하게 되므로, 전류 분산 성능을 개선한다. 도 1은 제1 발광유닛(1b)이 2개의 제1 돌출부(210b)를 포함하고 제2 발광유닛(1a)은 2개의 제1 오목부(210a)를 포함함을 도시하였다. 도 4는 제1 발광유닛(1b)은 제1 돌출부(210b)를 포함하고, 제2 발광유닛(1a)는 제1 오목부(210a)를 포함함을 도시하였다.
도 3에 도시된 발광소자(1)의 일부와 도 6에 도시한 발광소자(2)의 일부는 실질적으로 유사하고, 주요한 차이점은 발광소자(1)의 제1 발광유닛(1b)의 제1 반도체층(21b)의 제1 측변(211b)과 제2 발광유닛(1a)의 제1 반도체층(21b)의 제1 측변(211a)사이의 간격은 제1 돌출부(210b)와 제1 오목부(210a)사이의 간격과 실질적으로 동일하고, 발광소자(1)의 트렌치(1000)는 평면도에서 보면, 등 간격의 폭(S)을 가진다. 도 6에 도시한 바와 같이, 발광소자(2)의 제1 발광유닛(1b)의 제1 반도체층(21b)의 제1 측변(211b)과 제2 발광유닛(1a)의 제1 반도체층(21a)의 제1 측변(211a)사이의 간격은 제1 돌출부(210b)와 제1 오목부(210a)사이의 간격과 다르고, 발광소자(2)의 트렌치(1000)는 평면도에서 보면 서로 다른 간격의 폭(S1 및 S2)을 구비한다. 구체적으로 말하자면, 발광소자(2)의 제1 발광유닛(1b)의 제1 돌출부(210b)와 제2 발광유닛(1a)의 제1 오목부(210a)사이에 제1 간격(S1)를 구비한다. 발광소자(2)의 제1 발광유닛(1b)의 제1 반도체층(21b)의 제1 측변(211b)와 제2 발광유닛(1a)의 제1 반도체층(21a)의 제1 측변(211a)사이는 제2 간격(S2)를 가진다. 본 실시예에서, 제1 간격(S1)은 제2 간격(S2)보다 크거나 작을 수 있다.
기판(10)은 반도체 적층(20a, 20b)을 에피택셜 성장시키기 위한 성장 기판일 수 있다. 기판(10)은 인화알루미늄갈륨인듐(AlGaInP)을 에피택셜 성장시키기 위한 갈륨비소(GaAs)웨이퍼, 또는 질화갈륨(GaN), 질화인듐갈륨(InGaN) 또는 질화알루미늄갈륨(AlGaN)을 성장시키기 위한 사파이어((Al2O3)웨이퍼, 질화갈륨(GaN) 웨이퍼, 탄화규소(SiC)웨이퍼 또는 질화알루미늄(AlN)웨이퍼를 포함한다.
기판(10)과 반도체 적층(20a, 20b)이 접하는 제1 표면(100)은 조면화된 표면일 수 있다. 조면화된 표면은 불규칙적인 형태를 갖는 표면이거나 규칙적인 형태를 갖는 표면일 수 있다. 예를 들면 기판(10)의 제1 표면(100)에 대해, 기판(10)은 제1 표면(100)으로부터 돌출된 돌출부 또는, 제1 표면(100)으로부터 함몰된 복수의 오목부(미도시)를 포함한다. 단면도에서, 돌출부 또는 오목부는 반구 형상 또는 다각추 형상일 수 있다.
본 발명의 일 실시예에서, 금속 유기 화학 기상 증착(MOCVD), 분자선 에피택시(MBE), 수소화물 기상 증착(HVPE), 물리 기상 증착(PVD) 또는 이온 도금 방법에 의해 기판(10) 상에 광전 특성을 가진 반도체 적층(20a, 20b)(예를 들어 발광(light-emitting) 적층)을 형성할 수 있고, 물리 기상 증착법은 스퍼터링(Sputtering) 또는 증발(Evaporation)법을 포함한다.
반도체 적층(20a, 20b) 중 하나 이상의 층의 물리적 및 화학적 구성을 변경함으로써 발광 소자(1 또는 2)가 방출하는 파장을 조정한다. 반도체 적층(20a, 20b)의 재료는 III-V족 반도체 재료, 예를 들면 AlxInyGa(1-x-y)N 또는 AlxInyGa(1-x-y)P를 포함하고, 0≤x, y≤1이고, (x+y)≤1이다. 반도체 적층(20a, 20b)의 재료가 AlInGaP계열 재료인 경우, 파장이 610nm 내지 650nm인 적색광을 방출할 수 있다. 반도체 적층(20a, 20b)의 재료가 InGaN계열 재료인 경우, 파장이 400nm 내지 490nm인 남색광, 파장이 490nm 내지 500nm인 청색광, 또는 파장이 500nm 내지 570nm인 녹색광을 방출할 수 있다. 반도체 적층(20a, 20b)의 재료가 AlGaN계열 또는 AlInGaN계열 재료인 경우, 파장이 250nm 내지 400nm인 자외선을 방출할 수 있다.
제1 반도체층(21a, 21b) 및 제2 반도체층(22a, 22b)은 클래딩층(cladding layer) 또는 제한층(confinement layer)일 수 있다. 양자는 서로 다른 도전 형태, 전기적 특성, 극성을 가지거나, 또는 도핑 원소에 따라 전자 또는 정공을 제공하고, 예를 들면 제1 반도체층(21a, 21b)은 n형 전기적 특성의 반도체이고, 제2 반도체층(22a, 22b)은 p형 전기적 특성의 반도체이다. 활성층(23a, 23b)은 제1 반도체층(21a, 21b)과 제2 반도체층(22a, 22b) 사이에 각각 형성되고, 전자와 정공은 전류 구동에 의해 활성층(23a, 23b)에서 재결합되어, 광선이 방출되도록 전기 에너지를 빛 에너지로 변환시킨다. 활성층(23a, 23b)은 싱글 헤테로구조(single heterostructure, SH), 더블 헤테로구조(double heterostructure, DH), 더블사이드 헤테로구조(double-side double heterostructure, DDH), 또는 다중 양자우물구조(multi-quantum well, MQW)일 수 있다. 활성층(23a, 23b)의 재료는 중성, p형 또는 n형 전기적 특성의 반도체일 수 있다. 제1 반도체층(21a, 21b), 제2 반도체층(22a, 22b) 또는 활성층(23a)은 단층 또는 복수의 서브층을 포함한 구조일 수 있다.
본 발명의 일 실시예에서, 반도체 적층(20a, 20b)은 제1 반도체층(21a, 21b)과 기판(10) 사이에 위치하는 완충층(미도시)을 더 포함할 수 있고, 완충층은 전위 및 격자 결함을 감소시켜, 에피택셜 품질을 향상시키도록, 기판(10)과 반도체 적층(20a, 20b) 사이의 재료 격자 불일치로 인해 발생한 응력을 방출한다. 완충층은 단층 또는 복수의 서브층을 포함하는 구조일 수 있다. 일 실시예에서, PVD질화알루미늄(AlN)을 완충층으로 선택하여, 반도체 적층(20a, 20b)과 기판(10) 사이에 형성함으로써, 반도체 적층(20a, 20b)의 에피택셜 품질을 개선할 수 있다. 일 실시예에서, PVD질화알루미늄(AlN)을 형성하기 위한 타켓은 질화알루미늄으로 구성된다. 다른 일 실시예에서, 알루미늄으로 구성된 타켓을 사용하여, 질소 소스 분위기에서 알루미늄 타켓과 반응적으로 질화알루미늄을 형성시킨다.
도 1 ~ 도 2 및 도 4 ~ 도 5에 도시한 바와 같이, 접촉 전극(40b, 40a)은 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 제2 반도체층(22b, 22a)상에 각각 설치되고, 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 제2 반도체층(22a, 22b)에 전기적으로 연결된다. 접촉 전극(40a, 40b)은 제2 반도체층(22a, 22b)의 전체 영역을 거의 커버하고, 또한 반도체 메사(20m)의 가장자리와 거리를 두고 있다. 예를 들면, 접촉 전극(40a, 40b)은 제2 반도체층(22a, 22b)의 80%이상, 더욱 바람직하게는 90%이상을 커버할 수 있다. 발광유닛(1a, 1b)의 측벽 또는 기판(10)의 가장자리로부터 수증기가 유입되어 손상시키는 것을 방지하기 위하여, 반도체 메사(20mb)의 가장자리에 대해, 접촉 전극(40a, 40b)의 가장자리 부위는 발광유닛(1a, 1b)의 내측에 설치될 수 있다. 접촉 전극(40a, 40b)은 각각 반사성을 가진 금속층을 포함하여, 활성층(23a, 23b)에서 생성되어 접촉 전극(40a, 40b)를 향해 진행되는 광을 기판(10)의 제2 표면(110)으로 반사시킬 수 있다. 일 실시예에서, 접촉 전극(40a, 40b)은 Ag 또는 Al과 같은 단일 반사 금속층으로 형성될 수 있다. 그러나 이에 한정되지 않으며, 접촉 전극(40a, 40b)은 또한 옴 접촉층으로서 투명 산화물층을 포함할 수도 있다. 접촉 저항을 감소시키고 전류 확산 효율을 향상시키기 위하여, 투명 산화층의 재료는 활성층(23a, 23b)이 방출하는 광선에 대해 투명한 재료를 포함한다. 접촉 전극(40a, 40b)은 ITO(Indium Tin Oxide), ZnO (Zinc Oxide), ZITO(Zinc Indium TinOxide), ZIO(Zinc Indium Oxide), ZTO (Zinc Tin Oxide), GITO(Gallium Indium Tin Oxide), GIO(Gallium Indium Oxide), GZO(Gallium Zinc Oxide), AZO(Aluminum doped Zinc Oxide), FTO(Fluorine Tin Oxide)등의 투광성 도전 산화물 및 알루미늄(Al), 니켈(Ni), 금(Au) 등과 같은 두께가 500Å 미만인 투광성 금속층 중의 적어도 한 종류를 포함한다. 상기 투광성 도전성 산화물은 또한 다양한 도펀트를 포함할 수 있다.
본 발명의 실시예에서, 발광소자(1 또는 2)의 제1 전극(51b, 51a) 및 제2 전극(52b, 52a)은 기판(10)의 동일측에 형성된다. 발광소자(1 또는 2)는 플립칩(flip chip) 구조 또는 수평형 칩(lateral chip) 구조일 수 있다.
도 1 ~ 도 2 및 도 4 ~ 도 5에 도시한 바와 같이, 제1 전극(51b, 51a)은 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 제1 반도체층(21b, 21a)에 각각 설치된다. 제2 전극(52b, 2a)은 제1 발광유닛(1b) 및 제2 발광유닛(1a)의 제2 반도체층(21b, 21a) 및/또는 접촉 전극(40b, 40a)에 각각 설치된다.
제1 전극(51b, 51a) 및 제2 전극(52b, 52a)은 동일 제조 공정에서 동일한 재료를 사용하여 동일한 금속 적층을 가지도록 함께 형성될 수 있다. 제1 전극(51b, 51a) 및 제2 전극(52b, 52a)은 알루미늄(Al)층 등과 같은 높은 반사율을 가진 금속을 포함하고, 또한 높은 반사율의 금속층은 티타늄(Ti), 크롬(Cr) 또는 니켈(Ni)를 포함하는 점결층상에 형성될 수 있다. 또한, 상기 높은 반사율을 가진 금속층상에는 니켈(Ni), 크롬(Cr), 금(Au)등의 단층 또는 복합층 구조의 배리어층을 형성하여, 높은 반사율을 가진 금속층을 보호하고 그 표면이 산화되는 것을 방지한다. 제1 전극(51b, 51a) 및 제2 전극(52b, 52a)는 예를 들면 Cr/Al/Ni/Ti/Ni/Ti/Au/Ti의 다층 구조를 포함할 수 있다.
도 1~ 도 2 및 도 4~도 5에 도시한 바와 같이, 전류 배리어층(30b, 30a)은 제2 전극(52b, 52a) 및 접촉 전극(40b, 40a) 사이에 각각 설치되어, 전류가 제2 전극(52b, 52a) 부근으로 집중되는 것을 방지하므로, 전류의 수평 분산을 돕는다. 전류 배리어층(30b, 30a)의 선폭은 제2 전극(52b, 52a)의 선폭보다 크다. 전류 배리어층(30b, 30a)은 절연물질로 구성되며, 단층 또는 다층으로 형성될 수 있다. 예를 들면, 전류 배리어층(30b, 30a)은 SiOx 또는 SiNx를 포함할 수 있고, 굴절률이 다른 절연성 재료층이 서로 적층된 브래그 반사경(DBR)을 포함할 수 있다. 평면도에서, 도 1에 도시한 바와 같이, 전류 배리어층(30b, 30a)의 평면도안과 제2 전극(52b, 52a)의 평면도안은 동일할 수도 있고, 또는 도 4에 도시한 바와 같이, 전류 배리어층(30b, 30a)의 평면도안과 제2 전극(52b, 52a)의 평면도안은 다를 수 있다.
도 2 또는 도 5에 도시한 바와 같이, 절연층(60)은 발광유닛(1b, 1a)의 주변으로부터 제1 반도체층(21b, 21a) 및 반도체 메사(20mb, 20ma)의 측면을 커버한다. 절연층(60)은 제1 발광유닛(1b)의 제1 돌출부(210)에서 제1 반도체층(21b)을 부분적으로 커버하여 제1 절연층 개구(601b)를 형성하고, 제2 발광유닛(1a)의 통홀(200)에서 제1 반도체층(21a)을 부분적으로 커버하여 제1 절연층 개구(601a)를 형성한다. 절연층(60)은 제1 발광유닛(1b)의 반도체 메사(20mb)에서 제2 반도체층(22b)을 부분적으로 커버하여 제2 절연층 개구(602b)를 형성하고, 제2 발광유닛(1a)의 반도체 메사(20ma)에서 제2 반도체층(22a)을 부분적으로 커버하여, 제2 절연층 개구(602a)를 형성한다.
도 1~ 도 2 및 도 4~ 도 5에 도시한 바와 같이, 제1 연신 전극(71) 및 제2 연신 전극(72)은 제2 발광유닛(1a)의 반도체 메사(20ma) 및 제1 발광유닛(1b)의 반도체 메사(20mb)에 각각 위치하고, 제2 발광유닛(1a)의 제2 반도체층(21a) 및 제2 발광유닛(1b)의 제2 반도체층(22b)에 각각 전기적으로 연결된다. 제1 연신 전극(71)은 제1 절연층 개구(601a)를 통해 제2 발광유닛(1a)의 제1 전극(51a)에 직접 접촉하고, 제2 연신 전극(72)은 제2 절연층 개구(602a)를 통해 제1 발광유닛(1b)의 제2 전극(52b)에 직접 접촉할 수 있다.
절연층(60)은 제1 전극(51b, 51a), 제2 전극(52b, 52a) 및 제1 연신 전극(71), 제2 연신 전극(72)사이에 설치되고, 제1 전극(51b, 51a)를 각각 노출시키는 제1 절연층 개구(601b, 601a) 및 제2 전극(52b, 52a)를 각각 노출시키는 제2 절연층 개구(602b, 602a)를 포함한다. 도1 또는 도4에 도시한 바와 같이, 절연층(60)의 제1 절연층 개구(601b)는 제1 발광유닛(1b)의 제1 돌출부(210b)에 위치한 제1 전극(51b)를 노출시키고, 절연층(60)의 제2 절연층 개구(601a)는 제2 발광유닛(1a)의 통홀(200)에 위치한 제1 전극(51a)을 노출시킨다. 도 2 또는 도 5에 도시한 바와 같이, 제1 연신 전극(71)은 제1 절연층 개구(601a)를 통해 제1 전극(51a)에 접촉하여, 제2 발광유닛(1a)의 제1 반도체층(21a)에 전기적으로 연결된다. 제2 연신 전극(72)은 제2 절연층 개구(602b)를 통해 제2 전극(52b)에 접촉하여, 제1 발광유닛(1b)의 제2 반도체층(22b)에 전기적으로 연결된다.
도 1~ 도 2 및 도 4~도 5에 도시한 바와 같이, 연결 전극(70)은 제1 발광유닛(1b), 제2 발광유닛(1a) 및 트렌치(1000)를 부분적으로 커버한다. 연결 전극(70)은 제1 발광유닛(1b)의 제1 돌출부(210b)에 위치하고 제1 발광유닛(1b)의 제1 전극(51b)과 접촉하는 제1 연결부(702), 제2 발광유닛(1a)의 반도체 메사(20ma)에 위치하고 제2 발광유닛(1a)의 제2 전극(52a)과 접촉하는 제2 연결부(701) 및 트렌치(1000)에 위치하는 브릿지부(700)를 포함한다.
인접한 발광유닛(1a, 1b)을 연결하기 위하여, 도 3 및 도 6에 도시한 바와 같이, 연결 전극(70)의 브릿지부(700)는 트렌치(1000)를 넘어 인접한 발광유닛(1a, 1b)의 제1 반도체층(21a, 21b)의 제1 측변(211a, 211b)를 커버한다. 즉, 본 실시예에서, 각 발광유닛(1a, 1b)의 반도체 적층(20b, 20a)은 4개의 가장자리 부분을 구비하나, 연결 전극(70)은 이러한 가장자리부분 중 하나만을 커버한다.
도 1의 연결 전극(70)은 제1 연결부(702)가 2개의 제1 전극(51b)을 커버하는 것을 도시하였으나, 제1 연결부(702)도 도 4에 도시된 1개의 제1 전극(51b) 또는 3개 이상의 제1 전극(51b)을 커버할 수 있다(미도시). 일 실시예에 따르면, 도 1 또는 도 4에 도시한 바와 같이, 제2 연결부(701)와 접촉하는 제2 전극(52a)의 수는 제1 연결부(702)와 접촉하는 제1 전극(51b)의 수보다 많다. 연결 전극(70)이 제1 전극(51b) 및 제2 전극(52a)에 접촉하는 수를 증가시켜 발광소자(1 또는 2)의 전류 분산을 개선할 수 있다. 연결 전극(70)은 제1 절연층 개구(601b)를 통해 제1 발광유닛(1b)상의 제1 전극(51b)과 전기적으로 연결되고, 제2 발광유닛(1a)의 제2 절연층 개구(602a)를 통해 제2 발광유닛(1a)의 제2 전극(52a)과 전기적으로 연결된다. 따라서, 제1 발광유닛(1b) 및 제2 발광유닛(1a)은 연결 전극(70)을 통해 서로 전기적으로 직렬 연결된다.
일 실시예에 따르면, 평면도에서 보면, 도 3 및 도 6에 도시한 바와 같이, 연결 전극(70)의 제1 연결부(702)는 제1 발광유닛(1b)의 반도체 메사(20mb) 및 제1 돌출부(210b)를 커버하고, 제2 오목부(220b)에 대응되는 형상을 구비한다. 구체적으로, 제1 연결부(702)는 제1 연결부 플랫 엣지(7021) 및 제1 연결부 플랫 엣지(7021)로부터 돌출된 제1 연결 돌출부(7022)를 포함한다. 제1 연결 돌출부(7022)의 형성 위치 및/또는 형상은 제1 발광유닛(1b)의 반도체 메사(20mb)의 제2 오목부(220b)에 대응된다. 제2 연결부(701)는 제2 발광유닛(1a)의 반도체 메사(20ma)의 제3 오목부(220a)에 평행하지 않은 제2 연결부 플랫 엣지(7011)을 포함한다. 제1 연결부(702)의 제1 연결부 플랫 엣지(7021)는 제2 연결부(701)의 제2 연결부 플랫 엣지(7011)에 실질적으로 평행한다.
일 실시예에서, 평면도에서 보면, 도 1 및 도 4에 도시한 바와 같이, 복수의 제2 전극(52a, 52b)은 전류를 분산시키기 위해, 제2 오목부(220a, 220b)의 2개의 대향측에 설치된다.
제1 절연층 개구(601a, 601b) 및 제2 절연층 개구(602a, 602b)의 수는 1개일 수 있으나, 이에 한정되지 않으며, 또한 복수개 일 수도 있다. 제1 절연층 개구(601a, 601b) 및 제2 절연층 개구(602a, 602a)의 수는 제1 전극(51a, 51b), 제2 전극(52a, 52b), 연결 전극(70), 제1 연신 전극(71) 및 제2 연신 전극(72)에 전기적으로 연결되도록 제1 전극(51b, 51a) 및 제2 전극(52b, 52a)의 수에 따라 정해진다.
도 3 및 도 6에 도시한 바와 같이, 제1 전극(51b)과 제1 돌출부(210b)사이에 제1 간격(D1)을 구비하고, 제1 전극(51b)와 제2 오목부(220b)는 제2 간격(D2)를 구비하고, 제1 간격(D1)은 제2 간격(D2)보다 크다. 다른 일 실시예에서, 제1 간격(D1)은 제2 간격(D2)보다 작거나 실질적으로 같다. 제1 전극(51b)은 제1 간격(D1)보다 크거나 같은, 및/또는 제2 간격(D2)보다 크거나 같은 직경 또는 폭을 포함한다. 제1 전극(51b)의 반경(R)은 제1 간격(D1) 작거나 같을 수 있다. 제1 측변(211b)과 제2 측변(222b) 사이는 제3 간격(D3)을 구비하고, 제3 간격(D3)은 제1 간격(D1)보다 작거나 같고, 및/또는 제3 간격(D3)은 제2 간격(D2)보다 크거나 같다. 본 실시예에서, 제3 간격(D3)은 제2 간격(D2)보다 크나 제1 간격(D1)보다 작다. 도 3에 도시한 바와 같이, 트렌치(1000)의 간격(S)은 제1 간격(D1), 제2 간격(D2) 및/또는 제3 간격(D3)보다 작다. 도 6에 도시한 바와 같이, 트렌치(1000)사이의 간격(S1, S2)은 제1 간격(D1) 및/또는 제3 간격(D3)보다 작으나, 제2 간격(D2)보다 크거나, 작거나 또는 같다.
도 3에 도시한 바와 같이, 제1 연결 돌출부(7022)와 제2 오목부(220b)사이에 제1 최소 폭(W1)을 구비하고, 제1 연결부 플랫 엣지(7021)와 제2 측변(222b)사이는 제2 최소 폭(W2)을 구비하고, 제1 최소 폭(W1)은 제2 최소 폭(W2)보다 작다. 도 6에 도시한 바와 같이, 제1 연결 돌출부(7022)와 제2 오목부(220b)사이에 제1 최소 폭(W1)을 구비하고, 제1 연결부 플랫 엣지(7021)와 제2 측변(222b)사이는 제2 최소 폭(W2)을 구비하고, 제1 최소 폭(W1)은 제2 최소폭(W2)과 실질적으로 동일하다. 다른 일 실시예에서(미도시), 제1 최소 폭(W1)은 제2 최소 폭(W2)보다 클 수 있다.
제1 연신 전극(71) 및 제2 연신 전극(72)은 반사성을 가진 금속층을 포함할 수 있으므로, 활성층(23b, 23a)에서 생성되어 제1 연신 전극(71) 및 제2 연신 전극(72)을 향해 전달되는 광을 기판(10)의 일측으로 반사시킬 수 있다. 예를 들면, 제1 연신 전극(71) 및 제2 연신 전극(72)은 단일 반사 금속층으로 형성될 수 있으나, 이에 한정되지 않으며, 또한 반사층 및 배리어층을 포함할 수도 있다. 제1 연신 전극(71) 및 제2 연신 전극(72)은 니켈(Ni), 티타늄(Ti), 또는 텅스텐(W)등과 같은 금속층을 배리어층으로 사용할 수 있고, 은(Ag) 또는 알루미늄(Al)등과 같은 반사율이 높은 금속층을 반사층으로 사용할 수 있다.
제1 전극패드(91) 및 제2 전극패드(92)는 다른 도전성을 가지며, 예를 들면 제1 전극패드(91)는 N형 전극 패드일 수 있고, 제2 전극패드(92)는 P형 전극패드일 수 있다. 제1 전극패드(91) 및 제2 전극패드(92)는 제2 발광유닛(1a) 및 제1 발광유닛(1b)의 반도체 메사(20m)에 각각 위치하고, 제1 연신 전극(71) 및 제2 연신 전극(72)의 주변에 설치되고, 실질적으로 동일한 형상을 가진다. 제1 전극패드(91) 및 제2 전극패드(92)는 각각 보호층(80)의 제1 보호층 개구(801) 및 제2 보호층 개구(802)를 통해 제1 연신 전극(71) 및 제2 연신 전극(72)에 접촉되고, 제2 발광유닛(1a) 및 제1 발광유닛(1b)에 각각 전기적으로 연결된다. 제1 보호층 개구(801) 및 제2 보호층 개구(802)의 개구 수는 제1 전극(51a) 및 제2 전극(52b)의 수에 따라 결정된다. 도 1에 도시한 바와 같이, 복수의 제1 보호층 개구(801)는 서로 인접한 2개의 전극(52a)사이에 각각 위치하고, 복수의 제1 보호층 개구(801)의 개구 수는 제1 전극(51a)의 수와 동일하다. 복수의 제2 보호층 개구(802)는 인접한 2개의 제2 전극(52b)사이에 각각 위치한다.
제1 전극패드(91)는 제2 발광유닛(1a)의 제1 전극(51a) 및 제2 전극(52a)에 설치되고, 제2 전극패드(92)는 제1 발광유닛(1b)의 제2 전극(52b)에 설치되어, 제1 전극패드(91) 및 제2 전극패드(92)의 상부 표면이 평탄하지 않도록 한다.
도 1~ 도 2 및 도 4~ 도 5에 도시한 바와 같이, 보호층(80)의 제1 보호층 개구(801)와 절연층(60)의 제1 절연층 개구(601a)는 중첩되지 않고, 보호층(80)의 제2 보호층 개구(802)와 절연층(60)의 제2 절연층 개구(602b)는 중첩되지 않는다. 따라서, 설령 납땜을 보호층(80)의 제1 절연층 개구(801), 제2 절연층 개구(802)를 통해 발광소자(1 또는 2)에 침투시킨다 해도, 납땜이 절연층(60)의 제1 절연층 개구(601a), 제2 절연층 개구(602b)를 향해 확산되는 것을 방지할 수 있으므로, 납땜이 접촉 전극(40a, 40b)를 오염시키는 것을 방지할 수 있다.
제1 발광유닛(1a)에 위치하는 제2 전극(52b) 및 제2 보호층 개구(802)는 가로 방향을 따라 상호 교대 배치된다. 제2 발광유닛(1a)에 위치하는 제2 전극(52a) 및 제1 보호층 개구(801)는 가로 방향을 따라 상호 교대 배치된다. 보호층 개구(801, 802)의 수 또는 그 배치는 연신 전극(71, 72)이 납땜에 의해 오염되는 것뿐만 아니라, 또한 전류 분산의 효율성 및 발광 패턴의 대칭성등을 추가로 고려하여 선택하므로, 다양한 변경이 가능하다.
평면도에서, 도 7에 도시한 바와 같이, 반도체 메사(20m)는 반경이 5㎛ 이상, 바람직하게는 10㎛ 이상, 더욱 바람직하게는 15㎛인 원호 코너를 포함함으로써 제2 연신 전극(72) 또는 제2 전극패드(29)로부터 주입되는 전류가 반도체 메사(20m)의 코너로 집중되는 것을 방지한다. 제2 연신 전극(72) 또는 제2 전극패드(92)는 반도체 메사(20ma)에 대응하는 원호 코너를 구비하고, 제2 연신 전극(72) 또는 제2 전극 패드(92)의 원호 코너와 반도체 메사(20m)의 원호 코너 사이는, 제2 연신 전극(72) 또는 제2 전극패드(92)의 일측과 반도체 메사(20m)의 일측 사이의 최대 거리보다 큰 최대 거리(R1 또는 R2)를 가진다.
제1 전극(51a, 51b)，제2 전극(52a, 52b)，제1 연신 전극(72), 제2 연결 전극(70), 제2 연신 전극(71), 제1 전극패드(91) 및 제2 전극패드(92)는 크롬(Cr), 티타늄(Ti), 텅스텐(W), 금(Au), 알루미늄(Al), 인듐(In), 주석(Sn), 니켈(Ni), 백금(Pt), 은(Ag) 등 금속 또는 이들의 합금과 같은 금속 재료를 포함한다. 제1 전극(51a, 51b) 및 제2 전극(52a, 52b), 제1 연신 전극(72), 연결 전극(70), 제2 연신 전극(71), 제1 전극패드(91) 및 제2 전극패드(92)는 단층 또는 다층으로 구성될 수 있다. 예를 들면, 제1 전극(51a, 51b)，제2 전극(52a, 52b)，제1 연신 전극(72), 제2 연결 전극(70), 제2 연신 전극(71), 제1 전극패드(91) 및 제2 전극패드(92)는 Ti/Au층, Ti/Pt/Au층, Cr/Au층, Cr/Pt/Au층, Ni/Au층, Ni/Pt/Au층, Cr/Al/Ni/Ti/Ni/Ti/Au/Ti, Cr/Al/Cr/Ni/Au층 또는 Ag/NiTi/TiW/Pt층을 포함할 수 있다. 제1 전극패드(91) 및 제2 전극패드(92)는 외부 전원이 제1 발광유닛(1b) 및 제2 발광유닛(1a)에 전류를 공급하는 전류 경로로 사용될 수 있다. 제1 전극(51a, 51b)，제2 전극(52a, 52b)，제1 연신 전극(72), 제2 연결 전극(70), 제2 연신 전극(71), 제1 전극패드(91) 또는 제2 전극패드(92)는 1 ~ 100㎛, 바람직하게는 1.2 ~ 60㎛, 가장 바람직하게는 1.5 ~ 6㎛인 두께를 가진다.
제1 연신전극(72), 연결 전극(70) 및 제2 연신전극(71)은 동일 제조 공정에서 동일한 금속적층을 갖도록 함께 형성된다. 제1 전극패드(91) 및 제2 전극패드(92)는 동일 제조 공정에서 동일한 금속적층을 갖도록 함께 형성된다. 본 실시예에서, 서로 다른 제조 공정의 금속적층은 서로 다른 두께와 적층 구조를 가진다.
절연층(60) 또는 보호층(80)은 단층 구조일 수 있고, 산화규소, 질화규소 또는 질산화규소로 구성된다. 절연층(60) 또는 보호층(80)도 높은 굴절율층 및 낮은 굴절율층이 교대로 적층되어 분산 브래그 반사경(DBR)구조를 형성하여, 특정 파장의 광을 선택적으로 반사할 수 있다. 예를 들면, SiO2/TiO2 또는 SiO2/Nb2O5등 층을 적층하여 반사율이 높은 절연 반사 구조를 형성할 수 있다. SiO2/TiO2 또는 SiO2/Nb2O5가 분산 브레그 반사경(DBR) 구조를 형성할 경우, 분산 브레그 반사경(DBR) 구조의 각 층은 활성층(23a, 23b)에서 방출되는 광의 파장의 1/4의 광학 두께의 1배 또는 정수배로 설계된다. 분산 브레그 반사경(DBR) 구조의 각 층의 광학 두께는 λ/4의 1배 또는 정수배인 것을 기반으로 ±30%의 편차를 가질 수 있다. 분산 브레그 반사경(DBR) 구조의 각 층의 광학 두께가 반사율에 영향을 줄 수 있으므로, 분산 브레그 반사경(DBR) 구조의 각 층의 두께를 안정적으로 제어하기 위하여 전자빔 증착(E-beam evaporation)을 이용하여 형성하는 것이 바람직하다. 절연층(60) 또는 보호층(80)은 바람직하게는 0.5㎛ ~ 4㎛의 두께, 더 바람직하게는 2.5㎛ ~ 3.5㎛의 두께를 가지고, 더욱 바람직하게는 2.7㎛ ~ 3.3㎛의 두께를 가진다. 인접한 2개의 높은 굴절율층 및 낮은 굴절율층의 광학 두께 차이는 0.05λ보다 작고, 더욱 바람직하게는 0.025 λ보다 작다. 광학 두께(optical thickness)는 물리적 두께(physical thickness)와 재료층 굴절율(n)의 곱이다.
본 발명의 일 실시예에서, 발광소자(1 또는 2)는 기판(10)의 제2 표면(110)에 설치된 변조층(90)을 더 포함한다. 변조층(90)은 광 필드 변조층을 포함하고, 높은 굴절율층 및 낮은 굴절율층이 교대로 적층되어 분산 브래그 반사경(DBR)구조를 형성한다. 광 필드 변조층(90)은 반도체 적층(20a, 20b)이 방출하는 피크 파장(λ)을 구비한 광선에 대해 선택적 반사 및 투과 작용을 가져, 광선의 투과율이 입사각에 의해 변화하도록 하여, 발광소자(1 또는 2)의 광 필드 분포를 조절한다. 광 필드 변조층(90)은 바람직하게는 0.5㎛ ~ 5㎛, 더 바람직하게는 1㎛ ~ 3㎛, 더욱 바람직하게는 1.5㎛ ~ 2㎛를 가진다. 인접한 2개의 높은 굴절율층 및 낮은 굴절율층의 광학 두께 차이는 0.025 λ보다 크고, 더 바람직하게는 0.05λ보다 크고, 더욱 바람직하게는 0.1λ보다 크다. 광학 두께(optical thickness)는 물리적 두께(physical thickness)와 재료층 굴절율(n)의 곱이다. 일 실시예에서, 변조층(90)은 광 필터층을 포함하고, 높은 굴절율층 및 낮은 굴절율층이 교대로 적층되어, 파장이 특정 파장보다 크거나 작은 광을 반사 또는 흡수하고, 특정 파장의 광만 투과시키고, 이를 통해 발광소자(1 또는 2)가 방출하는 광을 정화시킨다. 일 실시예에서, 변조층(90)은 광 필터층을 포함하고, 높은 굴절율층 및 낮은 굴절율층이 교대로 적층되어 특정 각도 범위보다 큰 광을 반사 또는 흡수하고, 특정 각도 범위의 광만 투과시키고, 이를 통해 발광소자(1 또는 2)의 출광 각도를 축소한다.
도 8은 발명의 일 실시예에 따른 발광 장치(3)의 개략도이다. 상술한 실시예의 발광 소자(1, 2)를 플립칩 형식으로 패키징 기판(51)의 제1 패드(511), 제2 패드(512) 상에 설치한다. 제1 패드(511), 제2 패드(512) 사이는 절연 재료를 포함하는 절연부(53)에 의해 전기적으로 절연된다. 플립칩의 설치는 발광소자(1, 2)의 기판(10)의 제2 표면(110)을 주요 광 추출면으로 설정한다. 발광 장치(3)의 광 추출 효율을 증가시키기 위해, 발광 소자(1) 또는 발광 소자(2)의 주변에 반사 구조(54)를 설치할 수 있다. 발광 소자(1) 또는 발광소자(2)는 전극패드(91) 및 제2 전극패드(92)를 통해 패키징 기판(51)의 제1 패드(511) 및 제2 패드(512)에 각각 전기적으로 연결된다.
도 9는 발명의 일 실시예에 따른 발광 장치(4)의 개략도이다. 발광 장치(4)는 전구램프로서, 등갓(603), 반사경(604), 발광 모듈(611), 램프 베이스(610), 히트싱크(614), 연결부(616) 및 전기적 연결 소자(618)를 포함한다. 발광 모듈(611)은 캐리어부(606) 및 캐리어부(606) 상에 위치하는 복수개의 발광 유닛(608)을 포함하고, 복수개의 발광체(608)는 상술한 실시예의 발광 소자(1, 2) 또는 발광 장치(3)일 수 있다.
본 발명의 상술한 실시예들은 본 발명을 설명하기 위한 것일 뿐, 본 발명의 범위를 한정하기 위한 것은 아니다. 본 발명에 대한 명백한 수정 또는 변경은 모두 본 발명의 정신과 범위를 벗어나지 않는다.
1, 2: 발광소자
1a: 제2 발광유닛
1b: 제1 발광유닛
10: 기판
10s : 측면
100: 제1 표면
110: 제2 표면
1000: 트렌치
11: 제1 변
12: 제2 변
20a, 20b: 반도체 적층
20a1, 20b1: 내측면
20a2, 20b2: 외측면
20ma, 20mb: 반도체 메사
200: 통홀
21a, 21b: 제1 반도체층
210a: 제1 오목부
210b: 제1 돌출부
211a, 211b: 제1 측변
22a，22b: 제2 반도체층
220a: 제3 오목부
220b: 제2 오목부
222a, 222b: 제2 측변
23a, 23b: 활성층
3: 발광장치
30a, 30b: 전류 배리어층
4: 발광장치
40a, 40b: 접촉 전극
51: 패키징 기판
51a, 51b: 제1 전극
511: 제1 패드
512: 제2 패드
52a, 52b: 제2 전극
53: 절연부
54: 반사구조
60: 절연층
601a, 601b: 제1 절연층 개구
602a, 602b: 제2 절연층 개구
603: 등갓
604:반사경
606: 캐리어부
608: 발광체
610: 램프 베이스
611: 발광 모듈
614 :히트 싱크
616: 연결부
618: 전기적 연결 소자
70: 연결 전극
700: 브릿지부
701: 제2 연결부
7011: 제2 연결부 플랫 엣지
702: 제1 연결부
7021: 제1 연결부 플랫 엣지
7022: 제1 연결 돌출부
71: 제1 연신 전극
72: 제2 연신 전극
80: 보호층
801: 제1 보호층 개구
802: 제2 보호층 개구
90: 광 필드 변조층
91: 제1 전극패드
92: 제2 전극패드
D1: 제1 간격
D2: 제2 간격
D3: 제3 간격
d1: 제1 거리
d2: 제2 거리
ISO: 분리영역
m1, m1', m2, m2': 측변
R: 반경
R1，R2: 최대 거리
S: 간격
S1: 제1 간격
S2: 제2 간격
W1: 제1 최소폭
W2: 제2 최소폭

Claims (21)

  1. 제1 표면 및 상기 제1 표면에 대향하는 제2 표면을 포함하는 기판; 및
    상기 기판의 상기 제1 표면에 위치하고, 제1 반도체층 및 상기 제1 반도체층에 위치하는 반도체 메사를 포함하는 제1 발광유닛
    을 포함하고,
    발광소자의 평면도에서 보면, 상기 제1 반도체층은 제1 측변 및 상기 제1 측변으로부터 돌출된 제1 돌출부를 포함하고, 상기 반도체 메사는 제2 측변 및 상기 제2 측변으로부터 함몰되고 상기 제1 돌출부에 대향하는 제2 오목부를 포함하는,
    발광소자.
  2. 제1항에 있어서,
    상기 제1 돌출부는 상기 제2 오목부의 제2 곡률 반경보다 큰 제1 곡률 반경을 포함하는, 발광소자.
  3. 제1항에 있어서,
    상기 제1 반도체층에 위치하는 제1 전극을 더 포함하고, 상기 제1 전극과 상기 제1 돌출부 사이는 제1 간격을 포함하고, 상기 제1 전극과 상기 제2 오목부 사이는 제2 간격을 포함하는, 발광소자.
  4. 제3항에 있어서,
    상기 제1 간격은 상기 제2 간격보다 큰, 발광소자.
  5. 제3항에 있어서,
    상기 제1 간격은 상기 제2 간격보다 작은, 발광소자.
  6. 제3항에 있어서,
    상기 제1 간격은 상기 제2 간격과 실질적으로 동일한, 발광소자.
  7. 제3항에 있어서,
    상기 발광소자의 상기 평면도에서 보면, 상기 제1 전극은 상기 제1 간격보다 크거나 같은 직경 또는 폭을 포함하는, 발광소자.
  8. 제3항에 있어서,
    상기 발광소자의 평면도에서 보면, 상기 제1 측변과 상기 제2 측변 사이에 제3 간격을 포함하고, 상기 제3 간격은 상기 제2 간격보다 크거나 같고, 상기 제1 간격보다 작은, 발광소자.
  9. 제3항에 있어서,
    상기 기판에 위치하는 제2 발광유닛 및 상기 제1 발광유닛과 상기 제2 발광유닛 사이에 위치하는 트렌치를 더 포함하는, 발광소자.
  10. 제9항에 있어서,
    상기 트렌치는 상기 제1 간격 또는 상기 제3 간격보다 작고, 상기 제2 간격보다 크거나 같은 간격을 포함하는, 발광소자.
  11. 제9항에 있어서,
    상기 제2 발광유닛에 위치하는 제2 전극을 더 포함하는, 발광소자.
  12. 제11항에 있어서,
    상기 발광유닛을 커버하고 상기 제1 전극에 접촉하는 제1 연결부, 상기 제2 발광유닛을 커버하고 상기 제2 전극에 접촉하는 제2 연결부, 및 상기 트렌치를 커버하는 브릿지부를 포함하는 연결 전극을 더 포함하는, 발광소자.
  13. 제12항에 있어서,
    상기 제1 연결부는 제1 연결부 플랫 엣지 및 상기 제1 연결부 플랫 엣지로부터 돌출된 제1 연결 돌출부를 포함하는, 발광소자.
  14. 제13항에 있어서,
    상기 발광소자의 상기 평면도에서 보면, 상기 제1 연결 돌출부와 상기 제2 오목부 사이에는 제1 최소 폭을 구비하고, 상기 제1 연결부 플랫 엣지와 상기 제2 측변 사이에 제2 최소 폭을 구비하는, 발광소자.
  15. 제14항에 있어서,
    상기 제1 최소 폭은 상기 제2 최소 폭보다 작은, 발광소자.
  16. 제14항에 있어서,
    상기 제1 최소 폭은 상기 제2 최소 폭보다 큰, 발광소자.
  17. 제14항에 있어서,
    상기 제1 최소 폭은 상기 제2 최소 폭과 실질적으로 같은, 발광소자.
  18. 제12항에 있어서,
    상기 연결 전극 및 상기 제1 전극 사이에 위치하고, 또한 상기 연결 전극 및 상기 제2 전극 사이에 위치하는, 절연층을 더 포함하는, 발광소자.
  19. 제1항에 있어서,
    상기 기판의 상기 제2 표면에 위치하는 변조층을 더 포함하는, 발광소자.
  20. 제11항에 있어서,
    상기 제1 발광유닛 및 상기 제2 발광유닛을 둘러싸고, 상기 기판의 상기 제1 표면을 노출시키는, 분리영역을 더 포함하는, 발광소자.
  21. 제20항에 있어서,
    상기 발광소자는 제1 변 및 상기 제1 변과 연결된 제2 변을 구비하고, 상기 분리영역은 상기 제1 변에서 제1 거리를 구비하고, 상기 분리영역은 상기 제2 변에서 제2 거리를 구비하고, 상기 제1 거리와 상기 제2 거리는 다른 폭을 구비하는, 발광소자.
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